KR0158065B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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Abstract

P형 반도체기판상에는 바이폴라 트랜지스터와 CMOS트랜지스터가 집적되어 있다. 바이폴라 트랜지스터는 베이스 인출전극 측면부의 산화막, 베이스 인출전극 측면의 실리콘 질화막 및 베이스 인출전극 측면의 다결정 실리콘막을 가지고 있다.
CMOS트랜지스터는 게이트전극 측면부의 산화막, 게이트전극 측면의 실리콘 질화막 및 게이트전극 절연측벽을 가지고 있다. 베이스 인출전극 측면의 실리콘 질화막과 게이트전극 측면의 실리콘 질화막은 동일 공정으로 형성되어 있다.

Description

반도체 집적회로장치 및 그 제조방법
제1도는 본 발명 제1실시예에 관한 반도체 집적회로장치의 단면도.
제2도는 본 발명 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도.
제3도는 본 발명 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도.
제4도는 본 발명 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도.
제5도는 본 발명 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도.
제6도는 본 발명 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도.
제7도는 본 발명 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도.
제8도는 종래 반도체 집적회로장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : P형 반도체기판 1 : NPN 바이폴라 트랜지스터
2 : P채널 MOS트랜지스터 3 : N채널 MOS트랜지스터
14A : 소자분리층 14B : P형 웰층
15A∼15E : LOCOS막 17 : 에미터·베이스 형성영역
18A : 베이스 인출전극 19A : 절연막
20A : 산화막 21A : 실리콘 질화막
22A, 22B : 다결정 실리콘막 23 : 에미터층
24 : 콜렉터층 25 : 에미터 인출전극
26 : 콜렉터 인출전극
본 발명은 자기정합형의 초고속 바이폴라 트랜지스터 및 CMOS 트랜지스터가 동일 반도체기판상에 형성된 반도체 집적회로 장치와 그 제조방법에 관한 것이다.
최근, 휴대전화 등의 이동체 통신기기의 현저한 진보에 따라, 반도체 집저회로에서 고주파회로와 고집적논리회로를 집적화하는 것이 필요하게 되었다. 따라서, 고속 ECL회로나 아날로그회로 등에 적합한 자기정합형의 초고속 바이폴라 트랜지스터와, 고집적이면서 저소비전력의 CMOS 논리회로를 동일 반도체기판상에 집적하는 기술이 강력히 요망되고 있다.
이하, 자기정합기술 중에서도 널리 이용되고 있는 베이스 인출전극 및 에미터 인출부가 자기정합적으로 형성되는 2층 다결정 실리콘 자기정합형 트랜지스터와 CMOS 트랜지스터를 동일 반도체기판상에 집적한, 일본국 특개소 63-28145호에도 나타나 있는 종래 기술을 도면을 참조하면서 설명한다.
제8도는 종래 반도체 집적회로장치의 단면도이다. 제8도에서, 54는 실리콘으로 이루어지는 P형 반도체기판, 51은 P형 반도체기판(54)상의 NPN 바이폴라 트랜지스터, 52는 P형 반도체기판(54)상의 P채널 MOS트랜지스터, 53은 P형 반도체기판(54)상의 N채널 MOS트랜지스터, 57은 P형 반도체기판(54)상의 전면에 퇴적한 N형 반도체 에피택셜층내의 소자분리영역에 이온주입 및 열처리로 P형 반도체기판(54)에 이르도록 형성된 제1 P 형 웰층, 59는 소자를 분리하는 LOCOS막이다. 이하에서는 NPN 바이폴라 트랜지스터(51), P채널 MOS트랜지스터(52) 및 N채널 MOS트랜지스터(53)의 각 소자로 설명한다.
우선, 제8도의 NPN 바이폴라 트랜지스터(51)에서, 55A는 이온주입 및 열처리로 P형 반도체기판(54)에 형성된 N형 매립 콜렉터층, 56A는 P형 반도체기판(54)상의 전면에 퇴적한 N형 반도체의 에피택셜층 내에 이온주입 및 열처리로 형성된 N형 콜렉터층, 61은 자기정합적으로 형성된 에미터·베이스 형성영역, 62A는 P형 불순물이 도입된 다결정 실리콘으로 형성된 NPN 바이폴라 트랜지스터(51)의 베이스 인출전극, 63A는 TEOS막 등으로 형성된 베이스 인출전극 상면의 절연막, 64A, 64B, 64C 및 64D는 TEOS막 등으로 형성된 베이스 인출전극의 절연측벽, 65는 베이스 인출전극의 절연측벽(64B) 및 (64C)에 의해 자기정합적으로 형성된 에미터 인출 개구부, 66은 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 에미터 인출전극, 67은 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 콜렉터 인출전극, 68은 베이스 인출전극(62A)을 통해 열처리로 불순물이 도입된 외부베이스층, 69는 열처리로 형성된 활성베이스층, 70은 에미터 인출전극(66)을 통해 열처리로 베이스 인출전극의 절연측벽(64B) 및 (64C)에 의해 자기정합적으로 형성된 에미터층, 71은 열처리로 형성된 콜렉터 콘택트층이다.
다음에, 제8도의 P채널 MOS트랜지스터(52)에서, 55B는 이온주입법으로 P형 반도체기판(54)에 형성된 N형 매립웰층, 56B는 상기 에피택셜층내의 이온주입 및 열처리로 형성된 N형 웰층, 60A는 상기 에피택셜층 표면이 산화되어 형성된 제1게이트 절연막, 62C는 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 제1게이트전극, 63C는 TEOS막 등으로 이루어지는 제1게이트전극 상면의 절연막, 64E는 TEOS막 등으로 이루어지는 제1게이트전극의 절연측벽, 72A는 제1게이트전극(62C)의 측면을 측벽으로 하여 형성된 제1 LDD층, 73A는 제1게이트전극의 절연측벽(64E)을 측벽으로 이온주입함으로써 자기정합적으로 형성된 제1소스·드레인층이다.
다음에, 제8도의 N채널 MOS트랜지스터(53)에서, 58은 상기 에피택셜층내의 이온주입 및 열처리로 P형 반도체기판(54)에 이르도록 형성된 제2 P형 웰층, 60B는 상기 에피택셜층 표면이 산화되어 형성된 제2게이트 절연막, 62D는 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 제2게이트전극, 63D는 TEOS막 등으로 이루어지는 제2게이트전극 상면의 절연막, 64G는 TEOS막 등으로 이루어지는 제2게이트전극의 절연측벽, 72C는 제2게이트전극(62D)측면을 측벽으로 하여 형성된 제2 LDD층, 73C는 제2게이트전극의 절연측벽(64G)을 측벽으로 하여 이온주입함으로써 자기정합적으로 형성된 제2 소스·드레인층이다.
이상의 구성으로, 각 MOS트랜지스터 예를 들면 P채널 MOS트랜지스터(52)에서는 동작특성을 열화시키는 핫캐리어가 생기기 어려운 LDD 구조를 실현하기 위해, 제1게이트전극(62C)의 측면과 제1게이트전극의 절연측벽(64E)을 측벽으로 하여 이용하고 있다.
NPN 바이폴라 트랜지스터(51)는 제1게이트전극의 절연측벽(64E)와 같은 공정에 의한, 베이스 인출전극의 절연측벽(64B) 및 (64C)가 자기정합적으로 형성됨으로써, 에미터층(70)의 크기를 축소하여 접합용량을 떨어뜨리고, 베이스 인출전극(62A)과 에미터층(70)의 거리를 줄여 베이스 저항을 감소하고, 고주파특성의 대폭적인 개선을 다하고 있다.
바이폴라 트랜지스터(51)의 동작특성을 좌우하는 베이스 저항값 및 베이스 중의 캐리어 주행시간으로서 외부베이스층(68)과 에미터층(70)의 간격(이하, 「제1파라미터」로 약칭함)은 중요한 요인이고, 예를 들면, MOS 트랜지스터(52)의 동작특성을 좌우하는 내핫캐리어성 및 포화드레인 전류값에 있어서는 제1게이트전극(62C)과 제1소스·드레인층(73A)의 간격(이하, 「제2파라미터」로 약칭함)은 중요한 요인이다.
그러나, 상기 종래의 반도체 집적회로장치에서는, 하나의 공정에서 자기정합적으로 형성되는 베이스 인출전극의 절연측벽(64B) 및 제1게이트전극의 절연측벽(64E)의 막두께로, 제1파리미터와 제2파라미터가 결정된다. 따라서, 이 절연측벽(64B) 및 (64E)의 막두께를 한번의 공정으로 모든 동작특성을 최적화하는 것은 매우 곤란하므로, 종래는 MOS 트랜지스터(52)의 성능을 확보하기 위하여 LDD구조를 결정하는 제1게이트전극의 절연측벽(64E)을 베이스 인출전극의 절연측벽(64)보다도 우선시켜 최적화하는 경향이 있고, 공정의 마진을 충분하게 확보하는 것도 어렵다는 문제를 가지고 있었다.
또한, NPN 바이폴라 트랜지스터(51)에서, 에미터·베이스 접합의 주변부에 두꺼운 절연막으로 이루어지는 베이스 인출전극의 절연측벽(64B) 및 (64C)가 형성되어 있기 때문에, 열용량이 큰 이 절연측벽이 식을 때에, 그 수축응력이 에미터·베이스접합의 주변부에 미치므로, 에미터·베이스간의 리크 특성등이 열화하거나, 에미터층의 폭이 미세화에 의해 좁아지기 때문에, 에미터인출 개구부(65)의 가로세로비(에미터인출개구부의 높이와 직경의 비)가 커지게 되므로, 에미터 인출전극(66)에 의한 에미터 저항이 중대한다는 문제를 가지고 있었다.
[발명의 개요]
본 발명은 상기 종래의 문제를 해결하고, 바이폴라 트랜지스터 및 MOS트랜지스터의 동작특성을 소자마다 최적화하고, 에미터·베이스간의 리크 특성등을 개선하고, 또는 에미터 저항을 작게함으로써, 성능이 더 향상하는 반도체 집적회로장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 베이스 인출전극 측면의 제1측벽과 게이트전극 측면의 제2측벽을 다른 공정으로 형성하고, 또 상기 제1측벽을 절연막 및 도체막으로 구성하고, 상기 제2측벽을 절연막으로 구성하는 것이다.
본 발명에 관한 반도체 집적회로장치는, 동일 반도체기판상에 형성된 바이폴라 트랜지스터와 MOS트랜지스터를 구비하고, 상기 바이폴라 트랜지스터는 베이스층을 에워싸는 외부베이스층에 접속된, 상면에 제1절연막을 가짐과 동시에 측면에 제1측벽을 갖는 베이스 인출전극과, 상기 제1측벽에 의해 자기정합적으로 형성된 에미터층 및 에미터 인출전극을 갖고, 상기 MOS 트랜지스터는, 상면에 제2절연막을 가짐과 동시에 측면에 제2측벽을 갖는 게이트전극과, 상기 제2측벽에 의해 자기정합적으로 형성된 소스·드레인층을 갖고, 상기 제1측벽은 베이스 인출전극측의 제3절연막 및 반대 베이스 인출전극측의 도체막으로 구성되고, 상기 제2측벽은 상기 제3절연막과 동일 공정으로 형성된 제4절연막으로 구성되어 있다.
상기 반도체 집적회로장치에 의하면, 바이폴라 트랜지스터의 제1측벽은, 베이스 인출전극측의 얇은 절연막 및 반대 베이스 인출전극층의 도체막으로 구성되어있기 때문에, 두꺼운 절연막으로 형성되어 있는 경우보다도 제1측벽의 열용량이 떨어지므로, 에미터·베이스 접합의 주변부에 걸리는 수축하는 응력이 감소함과 동시에, 제1측벽의 도체막과 에미터 인출전극이 일체로 되기 위하여, 에미터 인출개구부의 실질적인 직경이 크게 되므로, 가로세로비(에미터 인출개구부의 높이와 직경의 비)가 작아지고, 에미터 인출전극의 에미터 저항이 감소한다.
또한, 바이폴라 트랜지스터의 베이스 인출전극 측면에 형성되는 제1측벽과, MOS트랜지스터의 게이트전극 측면에 형성하는 제2측벽을 다른 공정으로 형성할 수 있다. 따라서, 바이폴라 트랜지스터의 외부 베이스층과 에미터층의 간격 및 MOS 트랜지스터의 게이트전극과 소스·드레인층의 간격을 독립적으로 조정할 수 있기 때문에 이들의 간격은 각각 최적화되어 있다.
더욱이, 바이폴라 트랜지스터의 베이스 인출전극 측면에 형성된 제1측벽은, 베이스 인출전극측의 얇은 절연막 및 반대 베이스 인출전극측의 도체막으로 구성되어 있기 때문에, 이 절연막에 기인하는 에미터·베이스 접합의 주변부에 걸리는 수축 응력이 감소하므로, 에미터·베이스간 리크등의 특성열화를 피할 수 있다.
상기 반도체 집적회로장치에서, 제2측벽은 게이트전극측의 제4절연막 및 반대 게이트전극측의 제5절연막으로 구성되어 있는 것이 바람직하다. 이와 같이 하면, 바이폴라 트랜지스터의 외부 베이스층과 에미터층의 간격 및 MOS트랜지스터의 게이트전극과 소스·드레인층과의 간격을 독립하여 조정할 수 있는 자유도가 증가하기 때문에, 제1 및 제2파라미터는 더욱 최적화된다.
또한, 제4절연막과 동일 공정으로 형성된 제3절연막이 얇아짐과 동시에 도체막이 두껍게 되므로, 에미터·베이스간 리크등의 특성열화는 더 개선됨과 동시에 에미터 저항도 더욱 감소한다.
상기의 반도체 집적회로장치에서, 제5절연막은 실리콘산화막인 것이 바람직하다. 이와 같이 하면, 제5절연막을 확실하게 얻을 수 있다.
상기의 반도체 집적회로장치에서, 제2측벽은, 베이스 인출전극이 외부베이스를 에워싸는 소자분리막상에 연장하는 쪽의 측면에도 형성되어 있는 것이 바람직하다. 이와 같이 하면, 도체막이 제거되어 있지 않은 경우와 비교하여 이 도체막을 통하여 다른 도체측 끼리가 리크하거나 기생용량이 증대하거나 하는 바이폴라 트랜지스터의 특성열화를 공정의 증가없이 방지할 수 있다.
상기의 반도체 집적회로장치에서, 제3절연막은 베이스 인출전극에 접하는 쪽에서 차례로 형성된 이 베이스 인출전극의 산화막 및 실리콘 질화막으로 구성되어 있는 것이 바람직하다. 이와 같이 하면, 제3절연막을 확실하게 얻을 수 있다. 상기의 반도체 집적회로장치에서, 도체막은 다결정 실리콘으로 이루어지는 것이 바람직하다. 이와 같이 하면, 도체막을 확실하게 얻을 수 있다.
본 발명에 관한 반도체 집적회로장치의 제조방법은 반도체기판상에 바이폴라 트랜지스터 및 MOS트랜지스터를 절연하는 소자분리막을 형성함과 동시에, 이 소자분리막을 없앤 소자영역에 게이트 절연막을 형성하는 제1공정과, 바이폴라 트랜지스터를 형성하는 영역의 이 게이트 절연막을 에칭으로 제거한 후, 반도체기판상의 전면에 제1도체막 및 제1절연막을 순차 퇴적하는 제2공정과, 이 제1절연막 및 제1도체막에 대하여 에칭을 행하고, 바이폴라 트랜지스터의 베이스 인출전극 및 이 베이스 인출전극상의 절연막과, MOS트랜지스터의 게이트전극 및 이 게이트전극상의 절연막을 형성하는 제3공정과, 베이스 인출전극의 측면, 이 베이스 인출전극에 에워싸인 에미터 형성영역과 상면 및 게이트전극의 측면에 제2절연막을 형성한 후, 반도체기판상의 전면에 제3절연막 및 제2도체막을 순차 퇴적하는 제4공정과, 이 제2도체막에 대해 에칭을 행하고, 베이스 전극의 측면 및 게이트전극의 측면에 제2절연막, 제3절연막 및 제2도체막으로 구성되는 제1측벽을 형성하는 제5공정과, 에미터 형성영역 및 소스·드레인 형성영역상의 제3절연막 및 제2절연막을 제1측벽을 마스크로하여 에칭으로 제거함으로써, 에미터 인출전극의 개구부를 자기정합적으로 형성하는 제6공정과, 반도체기판상의 전면에 제3도체막을 퇴적한 후, 이 제3도체막을 선택적으로 에칭함으로써, 에미터 인출전극의 개구부상에 에미터 인출전극을 형성함과 동시에, 이 에미터 인출전극에 덮힌 베이스 인출전극의 측면 이외의 이 베이스 전극 측면 및 게이트전극 측면에서 제1측벽내의 제2도체막을 에칭으로 제거하여 제2측벽을 형성하는 제7공정과, 소스·드레인 형성영역을 이 제2측벽에 의해 자기정합적으로 형성하는 제8공정을 구비하고 있다.
상기의 반도체 집적회로장치의 제조방법에 의하면, 바이폴라 트랜지스터의 제1측벽을, 베이스 인출전극측의 얇은 절연막 및 반대 베이스 인출전극측의 도체막으로 구성하기 때문에, 두꺼운 절연막을 이용하여 형성하는 경우보다도 제1측벽의 열용량이 떨어지므로, 에미터·베이스 접합의 주변부에 걸리는 수축 응력이 감소하게 되고, 에미터·베이스간 리크등의 특성열화를 방지할 수 있다.
또한, 제1측벽의 반대 베이스 인출전극측 도체막과 에미터 인출전극이 일체로 되기 위하여, 에미터 인출개구부의 실질적인 직경이 커지게 되므로, 가로세로비(에미터 인출개구부의 높이와 직경의 비)가 작아지게 되고, 에미터 인출전극의 에미터 저항이 감소한다.
또한, 바이폴라 트랜지스터의 베이스 인출전극 측면에 형성하는 제1측벽과 MOS 트랜지스터의 게이트전극 측면에 형성하는 제2측벽을 다른 공정으로 형성하기 위하여, 바이폴라 트랜지스터의 외부 베이스층과 에미터층의 간격 및 MOS 트랜지스터의 게이트전극과 소스·드레인층의 간격을 독립하여 결정할 수 있으므로, 바이폴라 트랜지스터의 동작특성을 좌우하는 베이스 저항값 및 베이스중의 캐리어 주행시간과, MOS 트랜지스터의 동작특성을 좌우하는 내핫캐리어성 및 포화드레인 전류값이 최적화된다.
더욱이, 베이스 인출전극이 상기 외부베이스를 에워싸는 소자분리막상에 연장하는 쪽의 측면에 형성되어 있는 제1측벽에서의 도체막은 제거되어 있으므로, 도체막이 제거되어 있지 않은 경우와 비교하여 이 도체막을 통해 다른 배선층끼리가 리크하거나 기생용량이 증대하거나 하는 바이폴라 트랜지스터의 특성열화를 공정의 증가없이 방지할 수 있다.
상기의 반도체 집적회로장치의 제조방법에서, 제7공정후에 반도체기판상의 전면에 제4절연막을 퇴적한 후, 이 제4절연막에 대해 에칭을 행하고, 게이트전극의 측면에 제2절연막, 제3절연막 및 제4절연막으로 구성되는 제2측벽을 형성하는 공정을 더 구비하고 있는 것이 바람직하다. 이와 같이 하면, 바이폴라 트랜지스터의 외부베이스층과 에미터층의 간격 및 MOS트랜지스터의 게이트전극과 소스·드레인층의 간격을 독립적으로 조정하는 자유도가 증가하기 때문에, 제1 및 제2파라미터를 더욱 최적할 수 있다. 또, 제3절연막을 얇게 하루 수 있기 때문에, 결과적으로 제1도체막이 두껍게 되므로, 에미터·베이스간의 리크 등 특성열화는 더욱 개선됨과 동시에 에미터 저항도 더욱 감소한다.
[실시예]
이하 본 발명의 제1실시예를 도면에 기초하여 설명한다.
제1도는 본 발명 제1실시예에 관한 반도체 집적회로장치의 단면 구성을 도시하고 있다. 제1도에서, 10은 실리콘으로 이루어지는 P형 반도체기판, 1은 P형 반도체기판(10)상의 NPN 바이폴라 트랜지스터, 2는 P형 반도체기판(10)상의 P채널 MOS트랜지스터, 3은 P형 반도체기판(10)상의 N채널 MOS트랜지스터, 14A는 P형 반도체기판(10)상의 전면에 퇴적한 N형 반도체의 에피택셜층내의 소자분리영역에 이온주입 및 열처리로 P형 반도체기판(10)에 이르도록 형성된 소자분리층, 14B는 P형 반도체기판(10)상의 전면에 퇴적한 N형 반도체의 에피택셜층내에 이온주입 및 열처리로 P형 반도체기판(10)에 이르도록 형성된 P형 웰층, 15A, 15B, 15C, 15D 및 15E는 소자를 분리하는 LOCOS막이다. 이하에서는 NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 각 소자마다 그 구조를 설명한다.
우선, 제1도에 도시한 NPN 바이폴라 트랜지스터(1)에서, 12A는 이온주입 및 열처리로 P형 반도체기판(10)에 형성된 N형 매립콜렉터층, 13A는 P형 반도체기판(10)상의 전면에 퇴적한 N형 반도체의 에피택셜층내의 이온주입 및 열처리로 형성된 N형 콜렉터층, 17은 자기정합적으로 형성되는 에미터·베이스 형성영역, 18A는 P형 불순물이 도입된 다결정 실리콘으로 이루어지는 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극, 19A는 TEOS막 등으로 이루어지는 베이스 인출전극 상면의 절연막, 20A는 베이스 인출전극(18A)을 열처리로 산화하여 형성된 베이스 인출전극 측면부의 산화막, 21A는 감압 CVD법으로 퇴적되어 에칭으로 형성된 베이스 인출전극 측면부의 산화막, 21A는 감압 CVD법으로 퇴적되어 에칭으로 형성된 베이스 인출전극 측면의 실리콘 질화막, 22A 및 22B는 감압 CVD법으로 퇴적되어 에칭으로 형성된 베이스 인출전극 측면의 다결정 실리콘막, 23은 에미터 인출전극(25)을 통하여 열처리로 베이스 인출전극 측면의 다결정 실리콘막(22A) 및 (22B)에 의해 자기정합적으로 형성된 에미터층, 24는 열처리로 형성된 콜렉터 콘택트층, 25는 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 에미터 인출전극, 26은 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 콜렉터 인출전극, 32A는 TEOS막 등으로 이루어지는 베이스 인출전극이 절연측벽, 33은 베이스 인출전극이 절연측벽(22A) 및 (22B)에 의해 자기정합적으로 형성된 에미터 인출개구부, 34는 베이스 인출전극(18A)을 통하여 열처리로 불순물이 도입된 외부베이스층, 35는 열처리로 형성된 활성베이스층이다.
다음에, 제1도에 도시한 P채널 MOS트랜지스터(2)에서, 12B는 이온주입법으로 P형 반도체기판(10)에 형성된 N형 매립웰층, 13B는 상기 에피택셜층내의 이온주입 및 열처리로 형성된 N형 웰층, 16C는 상기 에피택셜층 표면을 산화하여 형성된 제1게이트절연막, 18C는 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 제1게이트전극, 19C는 TEOS막 등으로 이루어지는 제1게이트전극 상면의 절연막, 20C는 제1게이트전극(18C)을 열처리로 산화하여 형성된 제1게이트전극 측면부의 산화막, 21C는 감압 CVD법으로 퇴적되어 에칭으로 형성된 제1게이트전극 측면의 실리콘 질화막, 27A는 제1게이트전극 측면의 실리콘 질화막(21C)을 측벽으로 하여 형성된 제1 LDD층, 29A는 TEOS막 등으로 이루어지는 제1게이트전극의 절연측벽, 30A는 제1게이트전극의 절연측벽(29A)을 측벽으로 하여 이온주입함으로써 자기정합적으로 형성된 제1소스·드레인층이다.
다음에, 제1도에 도시한 N채널 MOS트랜지스터(3)에서, 14B는 상기 에피택셜층내의 이온주입 및 열처리로 P형 반도체기판(10)에 이르도록 형성된 제2 P형 웰층, 16D는 상기 에피택셜층 표면을 산화하여 형성된 제2게이트절연막, 18D는 N형 불순물이 도입된 다결정 실리콘으로 이루어지는 제2게이트전극, 19D는 TEOS막등으로 이루어지는 제2게이트전극 상면의 절연막, 20D는 제2게이트전극(18D)을 열처리로 산화하여 형성된 제2게이트전극 측면부의 산화막, 21D는 감압 CVD법으로 퇴적되어 에칭으로 형성된 제2게이트전극 측면의 실리콘 질화막, 28A는 제2게이트전극 측면의 실리콘 질화막(21D)을 측벽으로 하여 형성된 제2 LDD층, 29B는 TEOS막 등으로 이루어지는 제2게이트전극의 절연측벽, 31A는 제2게이트전극의 절연측벽(29B)을 측벽으로 하여 이온주입함으로써 자기정합적으로 형성된 제2소스·드레인층이다.
P형 반도체기판(10)은 붕소가 도입된 비저항이 1Ω·㎝ 정도의 면방위가 (100)실리콘이고, 기판상에 NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)가 집적되어 있다.
NPN 바이폴라 트랜지스터(1)의 N형 매립 콜렉터층(12A)은 비소 또는 안티몬 불순물이 시트저항 50∼150Ω/□로 도입되고, 1∼2㎛의 접합깊이로 형성된다. P채널 MOS트랜지스터(2)의 N형 매립 웰층(12B)은 비소 또는 안티몬 불순물이 시트저항 50∼150Ω/□로 도입되고, 1∼2㎛의 접합깊이로 형성된다. N형 매립웨층(12B)을 형성함으로써, P채널 MOS트랜지스터(2)의 소스·드레인층(30A)과 P형 반도체기판(10)의 전기적 내압을 개선할 수 있다.
P형 반도체기판(10)의 상부 전면에는 두께 0.8∼1.5㎛의 비소 또는 불순물이 도입되고, 비저항 1∼5Ω.㎝의 N형 에피택셜이 퇴적하고 있다. 에피택셜층의 두께는 N형 콜렉터층(13A) 및 N형 웨층(13B)의 수직방향에 나타나는 영역이다. N형 콜렉터층(13A)은 NPN 바이폴라 트랜지스터(1)의 N형 매립콜렉터층(12A)에 이르도록 표면농도가 5×1016㎝-3정도의 인 불순물을 도입하여 에피택셜층에 형성되고, 그 확산층의 깊이는 0.8∼1.5㎛이다. N형 웰층(13B)은 P채널 MOS트랜지스터(2)의 N형 매립웰층(12B)에 이르도록 표면농도가 5×1016㎝-3정도의 인 불순물을 도입하여 에피택셜층에 형성되고, 그 확산층의 깊이는 0.8∼1.5㎛이다.
에피택셜층의 두께, N형 매립콜렉터층(12A) 및 N형 웰층(13B)의 불순물 농도는 NPN 바이폴라 트랜지스터(1)에서의 소자내압, 캐리어 주행시간 및 베이스 접합용량과, P채널 MOS트랜지스터(2)의 소자내압 및 소스·드레인 접합용량 등의 소자 성능을 결정하는 중요한 파라미터이고, 상기과 같은 조건으로 최적화된다.
소자분리층(14A)은 NPN 바이폴라 트랜지스터(1)의 소자분리영역의 P형 반도체기판(10)에 이르도록 표면농도가 7×1016㎝-3정도의 붕소 불순물을 도입하여 에피택셜층에 형성되고, 그 확산층의 깊이는 1.2∼2.0㎛이다. P형 웰층(14B)은 N채널 MOS트랜지스터(3)의 P형 반도체기판(10)에 이르도록 표면농도가 7×1016㎝-3정도의 붕소 불순물을 도입하여 에피택셜층에 형성되고, 그 확산층의 깊이는 1.2∼2.0㎛이다.
소자분리층(14A) 및 P형 웰층(14B) 확산층의 깊이 및 불순물 농도는 N채널 MOS트랜지스터(3)의 소자내압이나 접합용량등의 소자성능뿐만 아니라, NPN 바이폴라 트랜지스터(1)의 소자분리내압도 결정한다. 따라서, 소자분리층(14A) 및 P형 웰층(14B)의 확산층 깊이나 불순물 농도가 충분하지 않은 경우는 N형 매립콜렉터층(12A)과 N형 매립 웰층(12B) 사이의 내압이 저하한다.
LOCOS막(15A), (15C), (15D) 및 (15E)는 NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 소자분리영역에, 또 LOCOS막(15B)은 NPN 바이폴라 트랜지스터(1)의 베이스·콜렉터 전극인출부 분리영역에, 선택적으로 산화하여 형성된 두께 400∼800㎚의 소자분리막이다.
LOCOS막(15B)이 얇을 경우는 NPN 바이폴라 트랜지스터(1)의 베이스·콜렉터간 기생용량의 증가에 관계되고, LOCOS막(15D)이 얇을 경우는 P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 소자분리내압에 관계된다. 또 두꺼운 경우는 LOCOS막 끝의 단차증가에 관계된다.
제1게이트산화막(16C)은 P채널 MOS트랜지스터(2)의 에피택셜층 표면에 파이로제닉 산화법으로 형성된 두께 10㎚ 정도의 절연막이다. 제2게이트산화막(16D)은 N채널 MOS트랜지스터(3)의 에피택셜층 표면에 파이로제닉 산화법으로 형성된 두께 10㎚ 정도의 절연막이다.
베이스 인출전극(18A)은 NPN 바이폴라 트랜지스터(1)에서, 한쪽 끝은 외부베이스층(34)에 접착하고, 또 한쪽 끝은 LOCOS막(15B) 및 (15C)에 얹히도록 두께 300∼400㎚의 다결정 실리콘막이 퇴적한 후, 시트저항이 100∼200Ω/□ 으로 되는 P형 불순물의 붕소가 도입되고, 에칭으로 형성된다.
게이트전극(18C) 및 (18D)는 P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)에, 두께 300∼400㎚의 다결정 실리콘막이 퇴적한 후, 시트저항 20∼40Ω/□으로 되는 N형 불순물의 인 또는 비소가 도입되고, 에칭으로 형성된다.
베이스 인출전극 상면의 절연막(19A), 제1게이트전극 상면의 절연막(19C) 및 제2게이트전극 상면의 절연막(19D)은 각각의 전극상에 두께 120∼250㎚의 TEOS막 등이 퇴적하고, 에칭으로 형성된다.
P채널 MOS트랜지스터(2)에서, 제1게이트전극 측면부의 산화막(20C), 제1게이트전극 측면의 실리콘 질화막(21C) 및 제1게이트전극의 절연측벽(29A)로 이루어지는 두께 100∼200㎚의 측벽은, 제1게이트전극(18C)에 대해 제1소스·드레인층(30A)을 자기정합적으로 형성한다.
제1소스·드레인층(30A)은 접합깊이가 0.2㎛ 정도에서 붕소 불순물이 표면농도1×1020㎝-3정도로 도입되어 형성된다. 제1 LDD층(27A)은 접합깊이 0.2㎛ 정도에서 붕소 불순물이 표면농도 1×1018㎝-3정도로 도입되고, 제1게이트전극 측면의 실리콘 질화막(21C)이 측벽으로 하여 형성된다.
N채널 MOS트랜지스터(3)에서, 제2게이트전극 측면부의 산화막(20D), 제2게이트전극 측면의 실리콘 질화막(21D) 및 제2게이트전극의 절연측벽(29B)로 이루어지는 두께 100∼200㎚의 측벽은 제2게이트전극(18D)에 대해 제2소스·드레인층(31A)을 자기정합적으로 형성한다.
제2소스·드레인층(31A)은 접합깊이가 0.1㎛ 정도이고 비소의 불순물이 표면농도 1×1020㎝-3정도로 도입되어 형성된다. 제2 LDD 층(28A)은 접합깊이 0.2㎛ 정도에서 인 불순물이 표면농도 1×1018㎝-3정도로 도입되고, 제2게이트전극 측면의 실리콘 질화막(21D)을 측벽으로 하여 형성한다.
이들의 LDD구조로 P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 내핫캐리어성을 향상시킴과 동시에, 제1게이트전극의 절연측벽(29A) 및 제2게이트전극의 절연측벽(29B) 두께를 상술한 바와 같이 100∼200㎚로 최적화함으로써, 내핫캐리어성이나 포화드레인 전류값 등의 소자특성을 충분한 것을 할 수 있다.
NPN 바이폴라 트랜지스터(1)에서, 두께 15∼30㎚의 제1베이스 인출전극 측면부의 산화막(20A), 두께 40∼80㎚의 제1베이스 인출전극 측면의 실리콘 질화막(21A) 및 두께 200㎚ 정도의 제1베이스 인출전극 측면의 다결정 실리콘막(22A)의 3층으로 이루어지는 200∼300㎚의 측벽은 에미터 인출개구부(33)를 자기정합적으로 형성한다.
에미터 인출전극(25) 및 콜렉터 인출전극(26)은 막두께가 150∼300㎚에서 시트저항이 150∼300Ω/□로 되는 N형 불순물인 비소가 도입되고, 에칭으로 형성된다.
외부제이스층(34)은 접합깊이 0.2∼0.4㎛에서 표면농도가 1×1020㎝-3∼3×1020㎝-3으로 되는 베이스 인출전극(18A)에서 불순물인 붕소가 도입되어 형성된다.
활성베이스층(35)은 접합깊이가 0.15∼0.25㎛이고, 표면농도가 1×1019㎝-3∼3×1019㎝-3으로 되는 불순물인 붕소가 도입되어 형성된다.
에미터층(23)은 접합깊이가 0.05∼0.1㎛이고, 표면농도가 1×1020㎝-3∼3×1020㎝-3으로 되는 불순물인 비소가 에미터 인출전극(25)에서 도입되어 형성된다.
콜렉터 콘택트층(24)은 접합깊이가 0.05∼0.1㎛이고 표면농도가 1×1020㎝-3∼3×1020㎝-3으로 되는 불순물인 비소가 콜렉터 인출전극(26)에서 도입되어 형성된다.
상술과 같이, 베이스 인출전극(18A) 측면에서, 베이스 인출전극(18A) 측면부에서 차례로 베이스 인출전극 측면부의 산화막(20A), 베이스 인출전극 측면의 실리콘 질화막(21A) 및 베이스 인출전극 측면의 다결정 실리콘막(22A)의 3층으로 이루어지는 측벽이 형성됨으로써, 베이스 인출전극(18A)과 외부 베이스층(34)에 대해 에미터 인출개구부(33)와 에미터층(23)이 자기정합적으로 형성됨과 동시에, 베이스 인출전극 측면부의 산화막(20A) 및 베이스 인출전극 측면의 실리콘 질화막(21A)이 베이스 인출전극(18A)과 에미터 인출전극(25) 사이의 전기적 절연막으로 된다.
본 실시예의 특징으로서, 종래의 베이스 인출전극(18A) 측벽의 두꺼운 절연막이 얇은 절연막으로 구성되어 있기 때문에, 에미터·베이스 접합의 주변부에 걸리는 절연막의 수축 응력이 작아지고, 에미터·베이스간에 발생하는 리크등을 억지할 수 있다. 게다가, 베이스 인출전극(18A) 측면의 에미터 인출전극(25)에 접하는 측을 도체인 다결정 실리콘으로 구성함으로써, 에미터 인출개구부(33)의 다결정 실리콘의 실질적인 직경이 커지게 되므로, 가로세로비(에미터 인출개구부의 높이와 직경의 비)가 작아져서 다결정 실리콘으로 이루어지는 에미터 인출전극(25)의 에미터 저항이 감소한다.
또한, 베이스 인출전극(18A)측면에 형성된 다결정 실리콘막(22A)과 동일 공정으로 LOCOS막(150B)에 연장하는 쪽의 측면에도 형성되는 다결정 실리콘막은, 제거되지 않은 경우에는 도체막인 이 다결정 실리콘막을 통하여 다른 배선층끼리를 리크시키거나 기생용량을 증대시키거나 하여 NPN 바이폴라 트랜지스터(1)의 특성을 열화시키는 것도 충분하게 고려할 수 있으나, 제1게이트전극의 절연측벽(29A)을 형성하는 공정으로 제거되어 있기 때문에 특별한 공정을 늘릴 필요도 없이 이 문제를 회피할 수 있다.
NPN 바이폴라 트랜지스터(1) 베이스 인출전극(18A)의 3층으로 이루어지는 측벽은 측벽의 폭이 두꺼울 경우는 베이스 저항의 증가에 관련되고, 얇은 경우는 높은 불순물 농도가 외부 베이스층(34)에 영향을 주는 캐리어 주행시간의 증가에 관련된다. NPN 바이폴라 트랜지스터(1) 동작특성의 제1파리미터를 결정하는 3층으로 이루어지는 측벽의 두께는, 전술한 바와 같이 200∼300㎚으로 최적화되어 있다. 또, P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3) 동작특성의 제2파리미터를 결정하는, 제1게이트전극(18C) 및 제2게이트전극(18D) 측벽의 두께는 전술한 바와 같이 100∼200㎚으로 최적화되어 있고, NPN 바이폴라 트랜지스터(1)와 MOS트랜지스터(2) 및 (3) 각 전극의 측벽 두께를 독립적으로 최적화하는 효과는 매우 크다.
이하 본 발명의 제2실시예를 도면에 기초하여 설명한다.
제2도∼제7도는 본 발명의 제2실시예에 관한 반도체 집적회로장치 제조방법의 공정순서 단면도이다. 제2도에서, 10은 실리콘으로 이루어지는 P형 반도체기판, 11은 P형 반도체기판(10)상의 전면에 퇴적한 N형 반도체의 에피택셜층, 1은 P형 반도체기판(10)상의 NPN 바이폴라 트랜지스터, 2는 P형 반도체기판(10)상의 P채널 MOS트랜지스터, 3은 P형 반도체기판(10)상의 N채널 MOS트랜지스터, 12A는 P형 반도체기판(10) 상부에 형성된 NPN 바이폴라 트랜지스터(1)의 N형 매립콜렉터층, 12B는 P형 반도체기판(10) 상부에 형성된 P채널 MOS트랜지스터(2)의 N형 매립웰층이다.
이하에 나타낸 본 실시예에 관한 반도체 집적회로장치는, 붕소를 도입한 비저항이 10Ω.㎝ 정도에서 면방위가 (100)의 실리콘으로 이루어지는 P형 반도체기판(10)상에, NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)를 집적하는 구성이다.
우선, P형 반도체기판(10)의 표면에 포토리소그라피를 이용하여 레지스트의 NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2)를 형성하는 영역에 창을 연다. 이 레지스트패턴을 마스크로하여, P형 반도체기판(10) 표면에서 비소 또는 안티몬 이온을 주입한다. 이온주입의 도즈량은 1×1015㎝-2 정도이고 가속에너지는 40∼60KeV이다.
다음에, 산소가스를 이용한 플라즈마애싱으로 레지스트를 제거한 후, 온도 1150∼1200℃에서 15∼30분 정도 열처리를 행하고, 접합 깊이가 1∼2㎛에서 시트저항이 50∼150Ω/□의 N형 매립 콜렉터층(12A) 및 N형 매립 웰층(12B)을 형성한다.
다음에, P형 반도체기판(10) 표면에 두께가 0.8∼1.5㎛이고 비소 또는 인 불순물로 비저항이 1∼5Ω.㎝로 되는 N형 에피택셜층(11)을 퇴적한다. N형 에피택셜층(11)은 디클로르시란과 알신의 혼합가스를 이용하여 온도가 1050℃, 압력이 80×133.322Pa 정도에서 퇴적한다.
다음에, 제3도에서, 제2도에 새로이 추가된 부호를 설명한후, 제조방법을 설명한다. 13A는 N형 에피택셜층(11)의 상부에 형성된 N형 콜렉터층, 13B는 N형 에피택셜층(11) 상부에 형성된 N형 웰층, 14A는 N형 에피택셜층(11) 상부에 형성된 P형 반도체기판(10)에 이르도록 형성된 소자분리층, 14B는 N형 에피택셜층(11) 상부에 P형 반도체기판(10)에 이르도록 형성된 N채널 MOS트랜지스터(3)의 P형 웰층, 15A, 15B, 15C, 15D 및 15E는 각 소자를 분리하는 LOCOS막과, 16A는 N형 에피택셜층(11) 표면을 산화하여 형성된 절연막, 16C는 N형 에피택셜층(11) 표면을 산화하여 형성된 P채널 MOS트랜지스터(2)의 제1게이트절연막, 16D는 N형 에피택셜층(11)표면을 산화하여 형성된 N채널 MOS트랜지스터(3)의 제2게이트절연막이다.
우선, N형 에피택셜층(11)표면에 포토리소그라피를 이용하여 레지스트의 NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2)를 형성하는 소정 영역에 창을 연다. 이 레지스트패턴을 마스크로 하여 N형 에피택셜층(11) 표면에서 인이온을 주입한다. 이온주입의 도즈량은 1×1013㎝-2정도이고 가속에너지 100KeV 정도이다.
다음에, 산소가스를 이용한 플라즈마애싱으로 레지스트를 제거한 후, NPN 바이폴라 트랜지스터(1)의 소자분리영역 및 N채널 MOS트랜지스터(3)의 형성영역에 포토리소그라피를 이용하여 레지스트의 창을 열고, 이 레지스트패턴을 마스크로 하여 붕소이온을 주입한다. 이온주입의 도즈량은 1×1013㎝-2∼2×1013㎝-2이고 가속에너지는 20KeV 정도이다. 산소가스에 의한 플라즈마애싱으로 레지스트를 제거한 후, 질소가스 분위기중에서 온도가 1100℃ 정도에서 90∼150분 열처리를 행한다.
이로써, NPN 바이폴라 트랜지스터(1)의 N매립콜렉터층(12A)에 이르는 확산층의 깊이가 0.8∼1.5㎛이고 표면농도가 5×1016㎝-3정도인 N형 콜렉터층(13A)과, P채널 MOS트랜지스터(2)의 N형 매립웰층(12B)에 이르는, 확산충의 깊이가 0.8∼1.5㎛이고 표면농도가 5×1016㎝-3정도인 N형 웰층(13B)이 형성된다. 또 NPN 바이폴라 트랜지스터(1)의 소자분리영역에 P형 반도체기판(10)에 이르는, 확산층의 깊이가 1.2∼2.0㎛이고 표면농도가 7×1016㎝-3정도인 소자분리층(14A)과, N채널 MOS트랜지스터(3)의 P형 반도체기판(10)에 이르는, 확산층의 깊이가 1.2∼2.0㎛이고 표면농도가 7×1016㎝-3정도인 P형 웰층(14B)이 형성된다.
다음에, 에피택셜층(11) 표면에 LOCOS막 생성시 선택적 마스크로서 이용하는 실리콘 질화막을 형성한다. 실리콘 질화막은, 디클로르시란과 암모니아의 혼합가스를 이용하여 감압 CVD법으로 120㎚ 정도의 두께로 퇴적한다. 이 실리콘 질화막상에 포토리소그라피를 이용하고, NPN 바이폴라 트랜지스터(1), P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 소자분리영역과 NPN 바이폴라 트랜지스터(1)의 베이스 콜렉터전극 인출부 분리영역의 소정 레지스트패턴을 마스크로 하여, 드라이에칭으로 실리콘 질화막을 제거한다. 드라이에칭에는 프레온가스와 브롬계 가스의 혼합가스를 이용한다. 이 드라이에칭으로 소자분리영역 소정 위치의 실리콘 질화막이 제거된다. 산소플라즈마애싱으로 레지스트를 제거한 후, 온도 1050℃ 정도에서 파이로제닉산화를 60분 정도 행하고, 소자분리용의 LOCOS막(15A, 15B, 15C, 15D 및 15E)을 형성한다. 이들 LOCOS막의 막두께는 400∼800㎚이다.
다음에, 인산액을 이용하여 실리콘 질화막을 제거한 후, P채널 MOS트랜지스터(2)를 형성하는 소정 영역에 포토리소그라피를 이용하여 레지스트의 창을 열고, 이 레지스트패턴을 마스크로하여 도즈량이 4×1012㎝-2정도이고 가속에너지가 20KeV 정도의 붕소이온을 주입한다. 이것은 P채널 MOS트랜지스터(2)의 임계값 전압을 제어하기 위한 불순물 도입이다. 산소플라즈마애싱으로 레지스트를 제거한 후, 마찬가지로 N채널 MOS트랜지스터(3)를 형성하는 소정 영역에 포토리소그라피를 이용하여 레지스트의 창을 열고, 이 레지스트패턴을 마스크로하여 도즈량이 3×1012㎝-2정도이고 가속에너지가 40KeV 정도인 붕소이온을 주입한다. 이로써 N채널 MOS트랜지스터(3)의 임계값 전압을 제어한다. 상기 임계값 제어의 이온주입으로 P채널 MOS트랜지스터(2)의 임계값 전압은 -0.5∼-0.8V, N채널 MOS트랜지스터(3)의 임계값 전압 0.5∼0.8V로 된다.
다음에, 산소플라즈마애싱으로 레지스트를 제거한 후, N형 에피택셜층(11)상의 전면에 온도 900℃ 정도에서 30분 정도의 파이로제닉산화를 하고, 두께 10㎚ 정도의 절연막(16A), 제1게이트절연막(16C)과 제2게이트절연막(16D)을 형성한다.
다음에, 제4도에서, 제3도에 새로이 추가된 부호를 설명한 후, 제조방법을 설명한다. 17은 자기정합적으로 형성되는 에미터·베이스 형성영역, 18A는 다결정 실리콘으로 이루어지는 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극, 18C는 P채널 MOS트랜지스터(2)의 다결정 실리콘으로 이루어지는 제1게이트전극, 18D는 N채널 MOS트랜지스터(3)의 다결정 실리콘으로 이루어지는 제2게이트전극, 19A는 NPN 바이폴라 트랜지스터(1)의 TEOS막으로 이루어지는 인출전극 상면의 절연막, 19C는 P채널 MOS트랜지스터(2)의 TEOS막으로 이루어지는 제1게이트전극 상면의 절연막, 19D는 N채널 MOS트랜지스터(3)의 TEOS막으로 이루어지는 제2게이트전극 상면의 절연막, 20A는 NPN 바이폴라 트랜지스터(1)의 열처리로 산화하여 형성된 베이스 인출전극측면부의 산화막, 20C는 P채널 MOS트랜지스터(2)의 열처리로 산화하여 형성된 제1게이트전극측면부의 산화막, 20D는 N채널 MOS트랜지스터(3)의 열처리로 산화하여 형성된 제2게이트전극측면부의 산화막, 34는 NPN 바이폴라 트랜지스터(1)의 외부베이스층, 35는 NPN 바이폴라 트랜지스터(1)의 활성 베이스층이다.
우선, 포토리소그라피를 이용한 소정 레지스트패턴을 마스크로하여 플루오르화 암모늄과 플루오르산의 혼합액을 이용하여 NPN 바이폴라 트랜지스터(1) 영역의 제3도에 도시한 절연막(16A)을 선택적으로 에칭하여 제거한다.
다음에, 산소플라즈마애싱으로 레지스트를 제거한 후, 에피택셜층(11)상의 전면에 시란가스를 이용한 감압 CVD 법으로 두께 300∼400㎚이고, 각 소자의 전극을 형성하기 위한 다결정 실리콘막을 퇴적한 후, NPN 바이폴라 트랜지스터(1)의 소정 레지스트패턴을 마스크로하여, 도즈량이 5×1015㎝-2∼1×1016㎝-2이고 가속에너지가 40KeV 정도인 붕소이온을 주입한다. 그 후, 산소플라즈마애싱으로 레지스트를 제거한다. 다음에, P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 소정 레지스트패턴을 마스크로하여 도즈량이 1.5×1015㎝-2∼3×1016㎝-2이고 가속에너지가 40KeV 정도인 인이온을 주입한다.
다음에, 산소플라즈마애싱으로 레지스트를 제거한 후, 퇴적한 다결정 실리콘막상에 전면에 TEOS와 산소 혼합가스를 이용하여 온도 700℃ 정도의 감압 CVD법으로 두께 120∼250㎚의 산화막을 퇴적한다. 다음에, 소정 레지스트패턴을 마스크로하여, CHF3, 암모니아 및 산소 혼합가스를 이용하여 퇴적한 산화막을 드라이에칭한다. 계속하여 SF6와 C2ClF5의 혼합가스를 이용하여 퇴적한 다결정 실리콘막에 이방성 에칭을 행하고, NPN 바이폴라 트랜지스터(1)의 시트저항이 100∼200Ω/□으로 되는 베이스 인출전극(18A)을 형성함과 동시에, P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 시트저항이 20∼40Ω/□으로 되는 제1게이트전극(18C) 및 제2게이트전극(18D)을 형성한다. 각 전극상에는 두께 120∼250㎚ 산화막으로 이루어지는 절연막(19A), (19C) 및 (19D)가 형성되고, 동시에 NPN 바이폴라 트랜지스터(1)의 에미터·베이스 형성영역(17)이 개구한다.
다음에, 레지스트패턴을 산소플라즈마애싱으로 제거한후, 산소분위기중의 온도 900℃에서 30분 정도의 열처리로 두께 15∼30㎚의 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극 측면부의 산화막(20A), P채널 MOS트랜지스터(2)의 제1게이트전극 측면부의 산화막(20C)과 N채널 MOS트랜지스터(3)의 제2게이트전극 측면부의 산화막(20D)을 형성한다.
다음에, 질소분위기중의 온도 950℃ 정도에서 30분 정도의 열처리로 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극(18A)중의 붕소 불순물을 N형 콜렉터층(13A)에 도입하고, 접합깊이가 0.2∼0.4㎛이고 표면농도가 1×1020㎝-3∼3×1020㎝-3인 외부 베이스층(34)을 형성한다.
다음에, 포토리소그라피에 의한 레지스트패턴과 NPN 바이폴라 트랜지스터(1)의 베이스 인츨전극(18A)을 마스크로 하여 도즈량이 1×1013㎝-2 정도에서 가속에너지가 10KeV 정도인 붕소이온을 에미터·베이스 형성영역(17)에 주입하고, 접합깊이가 150∼250㎚이고 표면농도가 1×1019㎝-3∼3×1019㎝-3인 활성베이스층(35)을 형성한다. 그 후, 레지스트패턴을 산소플라즈마애싱으로 제거한다.
다음에, 제5도에서, 제4도에 새로이 추가된 부호를 설명한 후, 제조방법의 설명을 한다. 21A는 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극 측면의 실리콘 질화막, 21C는 P채널 MOS트랜지스터(2)의 제1게이트전극 측면의 실리콘 질화막, 21D는 N채널 MOS트랜지스터(3)의 제2게이트전극 측면의 실리콘 질화막, 22A 및 22B는 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극 측면의 다결정 실리콘막, 22E는 P채널 MOS트랜지스터(2)의 제1게이트전극 측면의 다결정 실리콘막, 22F는 N채널 MOS트랜지스터(3)의 제2게이트전극 측면의 다결정 실리콘막, 33은 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극의 절연측벽(22A) 및 (22B)에 의해 자기정합적으로 형성된 에미터 인출개구부이다.
우선, N형 에피택셜층(11)상의 각 소자 전면에 디클로르시란과 암모니아의 혼합가스를 이용하여 감압 CVD법으로 40∼80㎚의 각 전극 측면의 절연막을 형성하기 위해 실리콘 질화막을 퇴적한다.
다음에, 시란가스를 이용한 감압 CVD법으로 퇴적한 실리콘 질화막상에 두께 200㎚ 정도의 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극(18A) 및 (18C) 측벽을 형성하기 위한 다결정 실리콘막을 퇴적한다.
다음에, SF6과 CCl4의 혼합가스를 이용하여 퇴적한 다결정 실리콘막에 이방성에칭을 행하고, 베이스 인출전극 측면의 다결정 실리콘막(22A) 및 (22B), 제1게이트전극 측면의 다결정 실리콘막(22E)과 제2게이트전극 측면의 다결정 실리콘막(22F)을 형성한다.
다음에, 프레온가스와 브롬계 가스의 혼합가스를 이용하여 에칭을 행하고, 상기 다결정 실리콘막을 이루어지는 측벽을 마스크로 하여, 베이스 인출전극 측면의 실리콘 질화막(21A), 제1게이트전극 측면의 실리콘 질화막(21C)과 제2게이트전극 측면의 실리콘 질화막(21D)을 형성한다.
다음에, 플루오르화 암모늄과 플루오르산의 혼합액을 이용하여, NPN 바이폴라 트랜지스터(1)의 콜렉터 전극형성영역 및 에미터 인출개구부(33)와 MOS트랜지스터(2) 및 (3)의 소스·드레인 형성영역을 에칭하여 산화막을 제거한다. 이로써, NPN 바이폴라 트랜지스터(1)에서, 베이스 인출전극 측면부의 산화막(20A), 베이스 인출전극 측면의 실리콘 질화막(21A) 및 베이스 인출전극 측면의 다결정 실리콘막(22A)의 3층으로 이루어지는 두께 200∼300의 측벽이 형성되고, 동시에 에미터 인출개구부(33)가 자기정합적으로 형성된다.
본 실시예의 특징으로서, NPN 바이폴라 트랜지스터(1)의 베이스 저항값 및 베이스중의 캐리어 주행시간을 좌우하는 제1파라미터는, 이상의 공정에서 구성된 3층으로 된 측벽에 의해 자기정합적으로 결정된다.
다음에, 제6도에서, 제5도에 새로이 추가된 부호를 설명한 후, 제조방법을 설명한다. 23은 NPN 바이폴라 트랜지스터(1)의 베이스 인출전극 측면의 다결정 실리콘막(22A) 및 (22B)에 의해 자기정합적으로 형성된 에미터층, 24는 NPN 바이폴라 트랜지스터(1)의 열처리로 형성된 콜렉터 콘택트층, 25는 NPN 바이폴라 트랜지스터(1)의 다결정 실리콘으로 이루어지는 에미터 인출전극, 26은 NPN 바이폴라 트랜지스터(1)의 다결정 실리콘으로 이루어지는 콜렉터 인출전극, 27A는 P채널 MOS트랜지스터(2)의 제1게이트전극 측면의 실리콘 질화막(21C)을 측벽으로 하여 형성된 제1 LDD층, 28A는 N채널 MOS트랜지스터(3)의 제2게이트전극 측면의 실리콘 질화막(21D)을 측벽으로 하여 형성된 제2 LDD층이다.
우선, N형 에피택셜층(11)상의 각 소자 전면에 시란가스를 이용한 감압 CVD법으로 막두께 150∼300㎚이고 에미터 인출전극(25) 및 콜렉터 인출전극(26)을 형성하기 위한 다결정 실리콘막을 퇴적한다. 퇴적한 실리콘막에 도즈량이 1×1016㎝-2정도이고 가속에너지가 60KeV 정도인 비소이온을 주입한다.
다음에, 질소 분위기중에서 온도 900℃에서 30∼60분의 열처리를 행하고, 퇴적한 실리콘막중의 비소 불순물을 NPN 바이폴라 트랜지스터(1)의 N형 콜렉터층(13A)으로 확산하여 콜렉터 콘택트층(24)을 형성하고, 또 활성베이스층(35)으로 확산하여 에미터층(23)을 형성한다. 콜렉터 콘택트층(24) 및 에미터층(23)의 접합깊이는 50∼100㎚이고 표면농도는 1×1020㎝-3∼3×1020㎝-3이다.
다음에, 포토리소그라피에 의한 소정 레지스트패턴을 마스크로하여 HCl, HBr 및 산소 혼합가스를 이용하여 압력 100×133.322mPa∼200×133.322mPa로, 퇴적한 다결정 실리콘막에 RF에칭을 행하고, 시트저항이 150∼300Ω/□인 NPN 바이폴라 트랜지스터(1)의 에미터 인출전극(25) 및 콜렉터 인출전극(26)을 형성한다.
다음에, 상기 에칭과 같은 조건의 RF에칭을 연속하여 행하고, NPN 바이폴라 트랜지스터(1)의 에미터·베이스 형성영역(17) 이외의 베이스 인출전극(18A)의 측면, P채널 MOS트랜지스터(2)의 제1게이트전극 측면의 다결정 실리콘막(22E)과 N채널 MOS트랜지스터(3)의 제2게이트전극 측면의 다결정 실리콘막(22F)을 제거한다. 그 후, 산소플라즈마애싱으로 레지스트를 제거한다.
다음에, 포토리소그라피로 레지스트패턴과 P채널 MOS트랜지스터(2)의 제1게이트전극 측면의 실리콘 질화막(21C)을 마스크로 하여, 도즈량이 5×1012㎝-2정도이고 가속에너지가 20KeV 정도의 붕소이온을 주입하고, 제1게이트전극 측면의 실리콘 질화막(21C)에 대해 자기정합적으로 P채널 MOS트랜지스터(2)의 제1 LDD층(27A)을 형성한다. 제1 LDD층(27A)의 접합깊이는 0.2㎛ 정도이고 표면농도는 1×1018㎝-3정도이다. 그 후, 산소플라즈마애싱으로 레지스트를 제거한다.
다음에, 포토리소그라피로 레지스트패턴과 N채널 MOS트랜지스터(3)의 제2게이트전극 측면의 실리콘 질화막(21D)을 마스크로 하여, 도즈량이 1×1013㎝-2정도이고 가속에너지가 40KeV 정도인 인이온을 주입하고, 제2게이트전극 측면의 실리콘 질화막(21D)에 대해 자기정합적으로 N채널 MOS트랜지스터(3)의 제2 LDD층(28A)을 형성한다. 제2 LDD층(28A)의 접합깊이는 0.2㎛ 정도이고 표면농도는 1×1018㎝-3정도이다. 그 후, 산소플라지마애싱으로 레지스트를 제거한다.
본 실시예의 특징으로서, 종래 에미터 인출전극(18A)측벽의 두꺼운 절연막을 얇은 2층의 절연막으로 했기 때문에, 에미터·베이스 접합의 주변부에 걸리는 절연막의 수축 응력이 작아지고, 에미터·베이스간의 리크등을 억제할 수 있다. 게다가, 베이스 인출전극(18A)측면의 에미터 인출전극(25)에 접하는 측벽을 도체인 다결정 실리콘으로 하기 때문에, 에미터 인출개구부(33)의 실질적인 직경이 커지게 되므로, 가로세로비(에미터 인출개구부의 높이와 직경의 비)가 작아지고, 다결정 실리콘으로 이루어지는 에미터 인출전극(25)의 에미터 저항이 감소한다.
또한, NPN 바이폴라 트랜지스터(1)의 에미터·베이스 형성영역(17)이외의 베이스 인출전극(18A) 측면에 형성되는 다결정 실리콘막은, 제거하지 않은 경우는 도체막인 다결정 실리콘막을 통하여 다른 도체층끼리를 리크시키거나 기생용량을 증대시키거나 하여 NPN 바이폴라 트랜지스터(1)의 특성을 열화시킬 가능성이 있다. 그러나, 이 다결정 실리콘막은 제1게이트전극 측면의 다결정 실리콘막(22E)등을 제거하는 공정에 의해 빠져 있기 때문에, 특별한 공정을 늘리지 않고 이문제를 회피할 수 있다.
다음에, 제7도에서, 제6도에 새로이 추가된 부호를 설명한 후, 제조방법을 설명을 한다. 29A는 P채널 MOS트랜지스터(2)의 TEOS막으로 이루어지는 제1게이트전극의 절연측벽, 29B는 N채널 MOS트랜지스터(3)의 TEOS막으로 이루어지는 제2게이트전극의 절연측벽, 30A는 P채널 MOS트랜지스터(2)의 제1게이트전극의 절연측벽(29A)을 측벽으로 하여 자기정합적으로 형성된 제1소스·드레인층, 31A는 N채널 MOS트랜지스터(3)의 제2게이트전극의 절연측벽(29B)을 측벽으로 하여 자기정합적으로 형성된 제2소스·드레인층, 32A는 NPN 바이폴라 트랜지스터(1)의 TEOS막으로 이루어지는 베이스 인출전극의 절연측벽이다.
우선, N형 에피택셜층(11)상의 각 소자 전면에 TEOS와 산소의 혼합가스를 이용하여 온도 700℃ 정도의 감압 CVD법으로 두께 150㎚ 정도의 게이트전극 측벽의 절연막을 형성하기 위한 산화막을 퇴적한다.
다음에, CHF3, 산소 및 헬륨의 혼합가스를 이용하여 퇴적한 산화물로 이방성에칭을 행하고, P채널 MOS트랜지스터(2)의 제1게이트전극 절연측벽(29A), N채널 MOS트랜지스터(3)의 제2게이트전극의 절연측벽(29B) 및 NPN 바이폴라 트랜지스터(1) 베이스 인출전극의 절연측벽(32A)을 형성한다.
이로써, P채널 MOS트랜지스터(2)의 제1게이트전극 측면부의 산화막(20C), 제1게이트전극 측면의 실리콘 질화막(21C) 및 제1게이트전극 절연측벽(29A)의 3층으로 이루어지는 측벽이 형성된다. 또, N채널 MOS트랜지스터(3)의 제2게이트전극 측면부의 산화막(20D), 제2게이트전극 측면의 실리콘 질화막(21D) 및 제2게이트전극 절연측벽(29B)의 층으로 이루어지는 측벽이 형성된다.
본 실시예의 특징으로서, P채널 MOS트랜지스터(2)의 내핫캐리어성 및 포화드레인 전류값을 좌우하는 제2파라미터는 이상의 공정으로 형성된 3층으로 이루어지는 측벽에 의해 자기정합적으로 결정된다. 또, N채널 MOS트랜지스터(3)에서도 마찬가지이다. 따라서, NPN 바이폴라 트랜지스터(1)의 동작특성을 결정하는 제1파라미터와 P채널 MOS트랜지스터(2) 및 N채널 MOS트랜지스터(3)의 동작특성을 결정하는 제2파라미터는 독립적으로 결정할 수 있고, 각각의 최적값을 얻을 수 있다.
다음에, 포토리소그라피로 레지스트패턴 및 P채널 MOS트랜지스터(2)의 제1게이트전극의 절연측벽(29A)을 마스크로 하여, 도즈량이 5×1015㎝-2정도이고, 가속에너지가 10KeV 정도인 붕소 이온을 주입하고, 제1게이트전극의 절연측벽(29A)에 대해 P채널 MOS트랜지스터(2)의 제1소스·드레인층(30A)을 자기정합적으로 형성한다. 제1소스·드레인층(30A)은 접합깊이가 0.2㎛ 정도이고 표면농도가 1×1020㎝-3정도이다.
다음에, 산소플라즈마애싱으로 레지스트를 제거한 후, 포토리소그라피에 의한 레지스트패턴 및 N채널 MOS트랜지스터(3)의 제2게이트전극 절연측벽(29B)을 마스크로 하여, 도즈량이 5×1015㎝-2정도이고 가속에너지가 40KeV 정도인 비소이온을 주입하고, 제2게이트전극의 절연측벽(29B)에 대해 N채널 MOS트랜지스터(3)의 제2소스·드레인층(31A)을 자기정합적으로 형성한다. 제2소스·드레인층(31A)은 접합깊이가 0.1㎛ 정도이고 표면농도가 1×1020㎝-3정도이다. 그 후, 산소플라즈마애싱으로 레지스트를 제거한다.

Claims (8)

  1. 동일 반도체기판상에 형성된 바이폴라 트랜지스터와 MOS트랜지스터를 구비하고, 상기 바이폴라 트랜지스터는 베이스층을 에워싸는 외부베이스층에 접속된, 상면에 제1절연막을 가짐과 동시에 측면에 제1측벽을 갖는 베이스 인출전극과, 상기 제1측벽에 의해 자기정합적으로 형성된 에미터층 및 에미터 인출전극을 갖고, 상기 MOS트랜지스터는 상면에 제2절연막을 가짐과 동시에 측면에 제2측벽을 갖는 게이트전극과, 상기 제2측벽에 의해 자기정합적으로 형성된 소스·드레인층을 갖고, 상기 제1측벽은 베이스 인출전극측의 제3절연막 및 반대 베이스 인출전극측의 도체막으로 구성되고, 상기 제2측벽은 상기 제3절연막과 동일 공정으로 형성된 제4절연막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 제2측벽은 게이트전극측의 상기 제4절연막 및 반대 게이트전극측의 제5절연막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서, 상기 제5절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 제2측벽은 상기 베이스 인출전극이 상기 외부베이스를 에워싸는 소자분리막상에 연장하는 쪽의 측면에도 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제1항에 있어서, 상기 제3절연막은 상기 베이스 인출전극에 접하는 쪽에서 차례로 형성된 상기 전극의 산화막 및 실리콘 질화막으로 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제1항에 있어서, 상기 도체막은 다결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  7. 반도체기판상에 바이폴라 트랜지스터 및 MOS트랜지스터를 절연하는 소자분리막을 형성함과 동시에, 이 소자분리막을 제거한 소자영역에 게이트 절연막을 형성하는 제1공정과, 바이폴라 트랜지스터를 형성하는 영역의 상기 게이트 절연막을 에칭으로 제거한 후, 상기 반도체기판상의 전면에 제1도체막 및 제1절연막을 순차 적층하는 제2공정과, 상기 제1절연막 및 제1도체막에 대해 에칭을 행하고, 상기 바이폴라 트랜지스터의 베이스 인출전극 및 이 베이스 인출전극상의 절연막과, 상기 MOS트랜지스터의 게이트전극 및 이 게이트전극상의 절연막을 형성하는 제3공정과, 상기 베이스 인출전극의 측면, 베이스 인출전극에 에워싸인 에미터 형성영역의 상면 및 게이트전극 측면에 제2절연막을 형성한 후, 상기 반도체 기판상의 전면에 제3절연막 및 제2도체막을 순차 퇴적하는 제4공정과, 상기 제2도체막에 대해 에칭을 행하고, 상기 베이스 전극 측면 및 게이트전극 측면에 상기 제2절연막, 제3절연막 및 제2도체막으로 구성되는 제1측벽을 형성하는 제5공정과, 상기 에미터 형성영역 및 소스·드레인 형성영역상의 상기 제3절연막 및 제2절연막을 상기 제1측벽을 마스크로 하여 에칭으로 제거함으로써, 에미터 인출전극의 개구부를 자기정합적으로 형성하는 제6공정과, 상기 반도체기판상의 전면에 제3도체막을 퇴적한 후, 이 제3도체막을 선택적으로 에칭함으로써, 상기 에미터 인출전극의 개구부상에 에미터 인출전극을 형성함과 동시에, 상기 에미터 인출전극에 덮힌 상기 베이스 인출전극 측면 이외의 이 베이스 전극의 측면 및 게이트전극 측면에서의 상기 제1측벽내의 상기 제2도체막을 에칭으로 제거하여 제2측벽을 형성하는 제7공정과, 상기 소스·드레인 형성영역을 상기 제2측벽에 의해 자기정합적으로 형성하는 제8공정을 구비하고 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제7항에 있어서, 상기 제7공정 후에, 상기 반도체 기판상의 전면에 제4절연막을 퇴적한 후, 이 제4절연막에 대해 에칭을 행하고, 상기 게이트전극의 측면에 상기 제2절연막, 제3절연막 및 제4절연막으로 구성되는 제2측벽을 형성하는 공정을 더 구비하고 있는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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