CN108878278B - 栅氧化层的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000007613 environmental effect Effects 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01—ELECTRIC ELEMENTS
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种栅氧化层的制造方法，包括步骤：步骤一、提供表面形成有第一介质层的半导体衬底并形成光刻胶图形。步骤二、以光刻胶图形为掩膜对第一介质层进行刻蚀。步骤三、在去胶机台中进行去胶，在去胶的同时在第一介质层的保留区域外形成栅氧化层。本发明能提高栅氧化层的生长速率，降低工艺成本。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种栅氧化层的制造方法。
背景技术
在集成电路中，MOS晶体管如PMOS管和NMOS管的栅极结构通常都采用栅氧化层(Gate Oxide)叠加多晶硅栅的结构。栅氧化层位于多晶硅栅和底部的半导体衬底如硅衬底之间，对于MOS晶体管的特性有很重要的影响。
现有工艺中，栅氧化层的生长工艺大多使用炉管生长，其时间较长，效率较慢。如果能进一步提高栅氧化层的生产效率，缩短生长时间，则势必能达到降低的工艺成本。
发明内容
本发明所要解决的技术问题是提供一种栅氧化层的制造方法，能提高栅氧化层的生长速率，降低工艺成本。
为解决上述技术问题，本发明提供的栅氧化层的制造方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成有第一介质层，在所述第一介质层上涂布光刻胶并进行光刻形成光刻胶图形，所述光刻胶图形的覆盖区域为所述第一介质层的保留区域，所述光刻胶图形的打开区域为所述第一介质层的去除区域。
步骤二、以所述光刻胶图形为掩膜对所述第一介质层进行刻蚀并将所述光刻胶图形的打开区域的所述第一介质层都去除。
步骤三、将所述半导体衬底放置在去胶机台中进行去胶，在去胶的同时在所述第一介质层的保留区域外的所述半导体衬底表面形成栅氧化层。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第一介质层为由第一氧化层、第二氮化层和第三氧化层叠加而成的ONO层。
进一步的改进是，所述ONO层作为SONOS器件的栅介质层。
进一步的改进是，步骤二中的刻蚀工艺为干法刻蚀。
进一步的改进是，步骤三中，去胶的工艺参数包括：
温度为250℃±20℃；
工艺气体包括：O2、H2和N2。
进一步的改进是，所述栅氧化层的氧化速率通过调节所述去胶的环境压力控制，所述栅氧化层的厚度为
进一步的改进是，所述去胶的时间为60秒以内。
进一步的改进是，所述栅氧化层为MOS晶体管的栅氧化层。
本发明的栅氧化层的形成工艺是结合到去胶工艺中，通过去胶工艺在实现光刻胶去除的同时在光刻胶图形的打开区域的半导体衬底表面形成栅氧化层；相对于炉管氧化形成栅氧化层的现有工艺，去胶工艺形成栅氧化层的氧化速率更快，从而能提高栅氧化层的形成速率；而且，本发明的栅氧化层的形成工艺不需要单独额外在采用其它氧化工艺，而是在去胶的同时形成栅氧化层，这能进一步提高整个工艺的生产速率，能高效形成栅氧化层，并降低形成栅氧化层的工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例方法流程图。
具体实施方式
如图1所示，是本发明实施例方法流程图，本发明实施例栅氧化层的制造方法包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成有第一介质层，在所述第一介质层上涂布光刻胶并进行光刻形成光刻胶图形，所述光刻胶图形的覆盖区域为所述第一介质层的保留区域，所述光刻胶图形的打开区域为所述第一介质层的去除区域。
本发明实施例中，所述半导体衬底为硅衬底。
所述第一介质层为由第一氧化层、第二氮化层和第三氧化层叠加而成的ONO层。
所述ONO层作为SONOS器件的栅介质层。
步骤二、以所述光刻胶图形为掩膜对所述第一介质层进行刻蚀并将所述光刻胶图形的打开区域的所述第一介质层都去除。较佳为，刻蚀工艺为干法刻蚀。
步骤三、将所述半导体衬底放置在去胶机台中进行去胶，在去胶的同时在所述第一介质层的保留区域外的所述半导体衬底表面形成栅氧化层。
本发明实施例中，去胶的工艺参数包括：温度为250℃±20℃；工艺气体包括：O2、H2和N2。其中，H2和N2作为保护气体，O2作为正常的去胶气体。
所述栅氧化层的氧化速率通过调节所述去胶的环境压力控制，所述栅氧化层的厚度为
所述去胶的时间为60秒以内。
本发明实施例的所述栅氧化层为MOS晶体管的栅氧化层。所以本发明实施例方法能很好的适用于同时形成有ONO层和栅氧化层的集成电路中。
本发明实施例栅氧化层的形成工艺是结合到去胶工艺中，通过去胶工艺在实现光刻胶去除的同时在光刻胶图形的打开区域的半导体衬底表面形成栅氧化层；相对于炉管氧化形成栅氧化层的现有工艺，去胶工艺形成栅氧化层的氧化速率更快，从而能提高栅氧化层的形成速率；而且，本发明实施例的栅氧化层的形成工艺不需要单独额外在采用其它氧化工艺，而是在去胶的同时形成栅氧化层，这能进一步提高整个工艺的生产速率，能高效形成栅氧化层，并降低形成栅氧化层的工艺成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (8)
1.一种栅氧化层的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，在所述半导体衬底上形成有第一介质层，在所述第一介质层上涂布光刻胶并进行光刻形成光刻胶图形，所述光刻胶图形的覆盖区域为所述第一介质层的保留区域，所述光刻胶图形的打开区域为所述第一介质层的去除区域；
步骤二、以所述光刻胶图形为掩膜对所述第一介质层进行刻蚀并将所述光刻胶图形的打开区域的所述第一介质层都去除；
步骤三、将所述半导体衬底放置在去胶机台中进行去胶，在去胶的同时在所述第一介质层的保留区域外的所述半导体衬底表面形成栅氧化层；
步骤三中，去胶的工艺参数包括：
温度为250℃±20℃；
工艺气体包括：O2、H2和N2。
2.如权利要求1所述的栅氧化层的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的栅氧化层的制造方法，其特征在于：所述第一介质层为由第一氧化层、第二氮化层和第三氧化层叠加而成的ONO层。
4.如权利要求3所述的栅氧化层的制造方法，其特征在于：所述ONO层作为SONOS器件的栅介质层。
5.如权利要求3所述的栅氧化层的制造方法，其特征在于：步骤二中的刻蚀工艺为干法刻蚀。
6.如权利要求1所述的栅氧化层的制造方法，其特征在于：所述栅氧化层的氧化速率通过调节所述去胶的环境压力控制，所述栅氧化层的厚度为
7.如权利要求1所述的栅氧化层的制造方法，其特征在于：所述去胶的时间为60秒以内。
8.如权利要求1或6所述的栅氧化层的制造方法，其特征在于：所述栅氧化层为MOS晶体管的栅氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810696546.3A CN108878278B (zh) | 2018-06-29 | 2018-06-29 | 栅氧化层的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810696546.3A CN108878278B (zh) | 2018-06-29 | 2018-06-29 | 栅氧化层的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108878278A CN108878278A (zh) | 2018-11-23 |
| CN108878278B true CN108878278B (zh) | 2020-09-29 |
Family
ID=64297103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810696546.3A Active CN108878278B (zh) | 2018-06-29 | 2018-06-29 | 栅氧化层的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108878278B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109817608A (zh) * | 2019-01-08 | 2019-05-28 | 上海华虹宏力半导体制造有限公司 | Mim电容的制造方法 |
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-
2018
- 2018-06-29 CN CN201810696546.3A patent/CN108878278B/zh active Active
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| CN106024718A (zh) * | 2016-05-31 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 可优化去胶工艺的sonos存储器制造方法 |
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|---|---|
| CN108878278A (zh) | 2018-11-23 |
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| PB01 | Publication | ||
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