CN114121630A - 栅氧化层的制造方法 - Google Patents

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Abstract

本发明公开了一种栅氧化层的制造方法包括如下步骤：步骤一、通过沉积工艺在半导体衬底表面形成第一氧化层。步骤二、对第一氧化层进行氮化处理。步骤三、进行热氧化工艺在第一氧化层底部形成对半导体衬底氧化形成的第二氧化层，由第一和第二氧化层叠加形成栅氧化层。本发明能保证栅氧化层的电学厚度以及质量的条件下，降低对半导体衬底的损耗，特别适用于鳍式晶体管的输入输出器件的制造中用于降低对鳍体的损耗，使鳍体的关键尺寸得到保持。

Description

栅氧化层的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种栅氧化层的制造方法。
背景技术
鳍式晶体管(FinFET)中的栅介质层会覆盖在鳍体(Fin)的顶部表面和侧面。鳍体通常是通过对半导体衬底进行图形化后形成，半导体衬底通常为硅衬底，故鳍体也通常为硅鳍体。
在同一半导体衬底上通常会同时集成核心(Core)器件(device)和输入输出(IO)器件。IO device所承受的电压更大一些，器件的尺寸也会更大，其中栅介质层通常采用栅氧化层。现有方法中，栅氧化层是通过对鳍体进行热氧化形成，热氧化工艺能采用原位水汽生成(in-situ stream generation，ISSG)工艺。
随着器件的尺寸不断等比例缩小，鳍体的关键尺寸(CD)也会不断缩小。但是，满足耐压要求，栅氧化层的厚度并不会同等比例缩小，这样栅氧化层的厚度会相对较厚。对较小尺寸的鳍体进行热氧化形成栅氧化层时，栅氧化层对鳍体产生的尺寸消耗占整个鳍体的关键尺寸的大小比例增加，栅氧化层形成后，鳍体的关键尺寸会产生较大的变化，这样会影响器件的性能。
发明内容
本发明所要解决的技术问题是提供一种栅氧化层的制造方法，能保证栅氧化层的电学厚度以及质量的条件下，降低对半导体衬底的损耗，特别适用于鳍式晶体管的输入输出器件的制造中用于降低对鳍体的损耗，使鳍体的关键尺寸得到保持。
为解决上述技术问题，本发明提供的栅氧化层的制造方法包括如下步骤：
步骤一、提供半导体衬底，通过沉积工艺在所述半导体衬底表面形成第一氧化层。
步骤二、对所述第一氧化层进行氮化处理。
步骤三、进行热氧化工艺在所述第一氧化层底部形成对所述半导体衬底氧化形成的第二氧化层，由所述第一氧化层和所述第二氧化层叠加形成栅氧化层，利用氮化后的所述第一氧化层增加所述栅氧化层的介电常数并同时控制所述热氧化工艺中对所述半导体衬底的消耗量。
进一步的改进是，所述半导体衬底的材料包括硅。
进一步的改进是，在所述半导体衬底上形成有鳍体，步骤一中，所述第一氧化层形成在所述鳍体的顶部表面和侧面。
进一步的改进是，所述鳍体通过对所述半导体衬底进行图形化刻蚀形成。
进一步的改进是，步骤一中，采用ALD工艺沉积所述第一氧化层。
进一步的改进是，步骤二中，采用解耦等离子体氮化处理工艺(decoupled plasmanitridation，DPN)对所述第一氧化层进行氮化处理。
进一步的改进是，所述解耦等离子体氮化处理包括分步骤：
对所述第一氧化层进行浸没氮化等离子体掺杂。
进行氮化掺杂后的热处理。
进一步的改进是，所述栅氧化层作为输入输出器件的栅极结构的栅介质层。
进一步的改进是，步骤一中沉积的所述第一氧化层的厚度为
Figure BDA0003347771290000021
进一步的改进是，步骤三中，所述第二氧化层的厚度小于
Figure BDA0003347771290000022
进一步的改进是，在步骤三之后，还包括形成多晶硅层，对所述多晶硅层进行图形化在栅极结构形成区域形成多晶硅栅。
进一步的改进是，所述鳍体之间形成有浅沟槽隔离。
本发明通过先沉积第一氧化层，之后对第一氧化层进行氮化处理，再采用热氧化工艺对第一氧化层的底部的半导体衬底进行氧化形成第二氧化层，由第一氧化层和第二氧化层叠加形成栅氧化层，其中，第一氧化层掺氮后，能控制第二氧化层的最大厚度如小于
Figure BDA0003347771290000023
这样就能降低对半导体衬底的损耗且将对半导体衬底的损耗的最大值限定在一定的范围。
另外，第一氧化层掺氮后会具有更高的介电常数，从而能增加栅氧化层的电学厚度，使栅氧化层的电学性能更好。
由上可知，本发明能保证栅氧化层的电学厚度以及质量的条件下，降低对半导体衬底的损耗。本发明特别适用于鳍式晶体管的输入输出器件的制造中用于降低对鳍体的损耗，使鳍体的关键尺寸得到保持。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例栅氧化层的制造方法的流程图；
图2A-图2E是本发明实施例栅氧化层的制造方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例栅氧化层104的制造方法的流程图；如图2A至图2E所示，是本发明实施例栅氧化层104的制造方法各步骤中的器件结构示意图；本发明实施例栅氧化层104的制造方法包括如下步骤：
步骤一、如图2A所示，提供半导体衬底101。
本发明实施例中，所述半导体衬底101的材料包括硅。
在所述半导体衬底101上形成有鳍体102。所述鳍体102通过对所述半导体衬底101进行图形化刻蚀形成。
在一种较佳实施例中，图形化刻蚀工艺包括：在所述半导体衬底101的顶部表面形成硬质掩膜层。之后，定义出所述鳍体102的形成区域，之后依次对所述硬质掩膜层和所述半导体衬底101进行刻蚀形成所述鳍体102。
所述鳍体102之间形成有浅沟槽隔离103。在一种较佳实施例中，所述浅沟槽隔离103的形成工艺包括：
采用流体化学气相沉积(FCVD)工艺沉积氧化层将所述鳍体102之间的区域完全填充且延伸到所述鳍体102的顶部。
采用化学机械研磨和回刻工艺将所述鳍体102顶部的氧化层去除以及将所述鳍体102之间的氧化层的顶部表面降低到所述浅沟槽隔离103所需要的厚度的顶部表面处，由刻蚀后的氧化层组成所述浅沟槽隔离103。
如图2B所示，通过沉积工艺在所述半导体衬底101表面形成第一氧化层104a。
本发明实施例中，所述第一氧化层104a形成在所述鳍体102的顶部表面和侧面。
采用ALD工艺沉积所述第一氧化层104a。
所述第一氧化层104a的厚度为
Figure BDA0003347771290000031
步骤二、如图2C所示，对所述第一氧化层104a进行氮化处理。
本发明实施例中，采用解耦等离子体氮化处理工艺对所述第一氧化层104a进行氮化处理。
较佳为，所述解耦等离子体氮化处理包括分步骤：
对所述第一氧化层104a进行如箭头线201所示的浸没氮化等离子体掺杂。
进行氮化掺杂后的热处理。
步骤三、如图2D所示，进行热氧化工艺在所述第一氧化层104a底部形成对所述半导体衬底101氧化形成的第二氧化层104b，由所述第一氧化层104a和所述第二氧化层104b叠加形成栅氧化层104，利用氮化后的所述第一氧化层104a增加所述栅氧化层104的介电常数并同时控制所述热氧化工艺中对所述半导体衬底101的消耗量。
本发明实施例中，所述栅氧化层104作为输入输出器件的栅极结构的栅介质层。所述第二氧化层104b的厚度小于
Figure BDA0003347771290000041
如图2E所示，在步骤三之后，还包括形成多晶硅层，对所述多晶硅层进行图形化在栅极结构形成区域形成多晶硅栅105。
通常，在FinFET的形成工艺的后续工艺中，所述多晶硅栅105作为多晶硅伪栅。所述多晶硅栅105作为源漏区的自对准结构。在源漏区形成之后，会形成第零层层间膜。对第零层层间膜平坦化后，所述多晶硅栅105的顶部表面会露出。后续则会进行栅极置换工艺，栅极置换工艺首先需要将所述多晶硅栅105去除。输入输出器件形成于输入输出区，核心器件形成于核心区，通常，输入输出器件还是采用所述栅氧化层104，而核心器件则需要额外再形成采用了高介电常数层的栅介质层。故在去除所述多晶硅栅105之后，需要再去除核心区中的所述栅氧化层104，但是输入输出区的所述栅氧化层104会保留。之后，再在核心区中形成所述核心器件的栅介质层。最后再在核心区和输入输出区形成金属栅。
本发明实施例通过先沉积第一氧化层104a，之后对第一氧化层104a进行氮化处理，再采用热氧化工艺对第一氧化层104a的底部的半导体衬底101进行氧化形成第二氧化层104b，由第一氧化层104a和第二氧化层104b叠加形成栅氧化层104，其中，第一氧化层104a掺氮后，能控制第二氧化层104b的最大厚度如小于
Figure BDA0003347771290000042
这样就能降低对半导体衬底101的损耗且将对半导体衬底101的损耗的最大值限定在一定的范围。
另外，第一氧化层104a掺氮后会具有更高的介电常数，从而能增加栅氧化层104的电学厚度，使栅氧化层104的电学性能更好。
由上可知，本发明实施例能保证栅氧化层104的电学厚度以及质量的条件下，降低对半导体衬底101的损耗。本发明实施例特别适用于鳍式晶体管的输入输出器件的制造中用于降低对鳍体102的损耗，使鳍体102的关键尺寸得到保持。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (12)

1.一种栅氧化层的制造方法，其特征在于，包括如下步骤：
步骤一、提供半导体衬底，通过沉积工艺在所述半导体衬底表面形成第一氧化层；
步骤二、对所述第一氧化层进行氮化处理；
步骤三、进行热氧化工艺在所述第一氧化层底部形成对所述半导体衬底氧化形成的第二氧化层，由所述第一氧化层和所述第二氧化层叠加形成栅氧化层，利用氮化后的所述第一氧化层增加所述栅氧化层的介电常数并同时控制所述热氧化工艺中对所述半导体衬底的消耗量。
2.如权利要求1所述的栅氧化层的制造方法，其特征在于：所述半导体衬底的材料包括硅。
3.如权利要求2所述的栅氧化层的制造方法，其特征在于：在所述半导体衬底上形成有鳍体，步骤一中，所述第一氧化层形成在所述鳍体的顶部表面和侧面。
4.如权利要求3所述的栅氧化层的制造方法，其特征在于：所述鳍体通过对所述半导体衬底进行图形化刻蚀形成。
5.如权利要求3所述的栅氧化层的制造方法，其特征在于：步骤一中，采用ALD工艺沉积所述第一氧化层。
6.如权利要求5所述的栅氧化层的制造方法，其特征在于：步骤二中，采用解耦等离子体氮化处理工艺对所述第一氧化层进行氮化处理。
7.如权利要求6所述的栅氧化层的制造方法，其特征在于：所述解耦等离子体氮化处理包括分步骤：
对所述第一氧化层进行浸没氮化等离子体掺杂；
进行氮化掺杂后的热处理。
8.如权利要求6所述的栅氧化层的制造方法，其特征在于：所述栅氧化层作为输入输出器件的栅极结构的栅介质层。
9.如权利要求8所述的栅氧化层的制造方法，其特征在于：步骤一中沉积的所述第一氧化层的厚度为
Figure FDA0003347771280000011
10.如权利要求9所述的栅氧化层的制造方法，其特征在于：步骤三中，所述第二氧化层的厚度小于
Figure FDA0003347771280000012
11.如权利要求8所述的栅氧化层的制造方法，其特征在于：在步骤三之后，还包括形成多晶硅层，对所述多晶硅层进行图形化在栅极结构形成区域形成多晶硅栅。
12.如权利要求3所述的栅氧化层的制造方法，其特征在于：所述鳍体之间形成有浅沟槽隔离。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114724940A (zh) * 2022-06-09 2022-07-08 合肥新晶集成电路有限公司 半导体器件制备方法
CN115064437A (zh) * 2022-08-19 2022-09-16 广州粤芯半导体技术有限公司 半导体器件的制造方法及半导体器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114724940A (zh) * 2022-06-09 2022-07-08 合肥新晶集成电路有限公司 半导体器件制备方法
CN115064437A (zh) * 2022-08-19 2022-09-16 广州粤芯半导体技术有限公司 半导体器件的制造方法及半导体器件
CN115064437B (zh) * 2022-08-19 2022-11-29 广州粤芯半导体技术有限公司 半导体器件的制造方法及半导体器件

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