KR102301251B1 - 게이트 올 어라운드 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

게이트 올 어라운드 반도체 장치 제조 방법이 제공된다. 게이트 올 어라운드 반도체 장치 제조 방법은 제1 영역 및 제1 영역에 인접한 제2 영역에서, 제1 방향으로 연장되는 복수의 액티브 핀(active fin)과, 복수의 액티브 핀 각각 상에 적층된 복수의 게이트 올 어라운드 채널(gate all around channel)과, 제1 영역 및 제2 영역을 가로질러 제2 방향으로 연장되고 복수의 액티브 핀과 교차하는 복수의 게이트 개구부(gate opening)를 갖는 반도체 기판을 제공하고, 복수의 게이트 개구부는 복수의 액티브 핀 각각과, 복수의 액티브 핀 각각에 인접한 게이트 올 어라운드 채널 사이, 및 인접한 두개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스(cave-like gate space)를 포함하고, 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 각각의 하면과 측면 상에 유전체층을 형성하고, 복수의 게이트 올 어라운드 채널 상에 복수의 게이트 올 어라운드 채널을 둘러싸도록 유전체층을 형성하고, 유전체층은 동굴형 게이트 스페이스 각각의 제1 부분을 채우고, 제1 영역 및 제2 영역에서, 유전체층 상에 제1 일함수 금속을 형성하고, 제1 일함수 금속은 동굴형 게이트 스페이스 각각의 제2 부분을 채우고, 제1 영역 및 제2 영역에서, 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해, 적어도 복수의 게이트 올 어라운드 채널 전부를 덮는 높이로 복수의 게이트 개구부를 채우는 제1 탄소계 마스크(carbon-based mask)를 형성하고, 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 상의 높이까지, 제1 탄소계 마스크의 상면 상에 제2 탄소계 마스크를 형성하고, 제2 영역에서, 제1 및 제2 탄소계 마스크를 제거하고, 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 식각 마스크로 이용하여, 제2 영역에서 제1 일함수 금속을 식각하여 제거하고, 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 제거하고, 제2 영역에서 유전체층 상에 제2 일함수 금속을 형성하고, 제1 영역에서 제1 일함수 금속 상에 제2 일함수 금속을 형성하는 것을 포함한다.

Description

게이트 올 어라운드 반도체 장치 및 그 제조 방법{A GATE ALL AROUND SEMICONDUCTOR DEVICE AND A MEHTOD FOR FABRICATING THE SAME}
본 발명은 게이트 올 어라운드(gate all around) 반도체 장치를 제조하는 방법, 및 게이트 올 어라운드 반도체 장치의 구조와 연관된다.
반도체 장치의 칩 집적도와 속도가 증가함에 따라, 트랜지스터의 크기는 꾸준히 감소되고 있다. 평면 트랜지스터의 경우, 크기가 감소함에 따라 단락 채널 효과(short channel effect)가 유발될 가능성이 증가된다. 이러한 문제를 해결하기 위해, 반도체 산업은 다중 게이트 장치(multi-gate device)로 관심을 돌리고 있다. 즉, 반도체 산업은 핀형 전계 효과 트랜지스터(FinFET)과 같은 다중 게이트 3차원 트랜지스터를 주목하고 있다.
다중 게이트 3차원 트랜지스터는 종래의 평면 트랜지스터에 비해, 더 나은 성능과 에너지 효율을 갖는다. 핀형 전계 효과 트랜지스터의 경우, 얇은 실리콘 핀의 주변이 2개 이상의 게이트로 감겨져, 채널에 대한 전기적 제어 능력이 향상되므로, 누설 전류를 줄이고 단락 채널 효과를 극복하는데 도움이 된다.
그러나, 핀형 전계 효과 트랜지스터의 크기가 계속 감소되면서, 핀형 전계 효과 트랜지스터 장치는, 예를 들어, 채널 폭 변화, 기생 캐패시턴스(parasitic capacitance), 및 기생 저항(parasitic resistance) 등과 같은 새로운 문제에 직면해 있다. 게이트 올 어라운드 트랜지스터(gate all around transistor)는 미래의 기술 세대에서 핀형 전계 효과 트랜지스터를 대체할 수 있는 후보로 대두되고 있다. 게이트 올 어라운드 트랜지스터와 같이, 게이트가 채널의 4 방향에서 모두 둘러싸도록 배치되는 경우, 트랜지스터는 뛰어난 정전기 제어 기능을 제공할 수 있다. 따라서, CMOS(complementary metal oxide semiconductor) 장치의 스케일링(scaling)이 가능해진다.
일반적으로, CMOS 트랜지스터를 제조하기 위해서, CMOS를 구성하는 n-타입 전계 효과 트랜지스터(NFET)의 일함수 금속(WFM: Work Function Metal)과 p-타입 전계 효과 트랜지스터(PFET)의 일함수 금속이 증착된다. 평면 전계 효과 트랜지스터나 핀형 전계 효과 트랜지스터에서, 포토리소그래피(photolithography) 공정과 이방성(anisotropic) 식각 공정을 통해, NFET과 PFET 각각에 대한 일함수 금속이 증착될 수 있다. 그러나, 기판 상에 수직 방향으로 여러개의 채널이 배열된 게이트 올 어라운드 구조의 전계 효과 트랜지스터를 제조할 때, 채널들이 포토 리소그래피 공정에서 사용되는 탄소계 재료(carbon-based material)로 채워진 동굴에 식각액(etchant)이 도달하는 것을 막을 수 있기 때문에, 이방성 식각 공정을 수행하기 어렵다. 그러므로, 게이트 올 어라운드 구조에 대해 NFET과 PFET의 각각에 대한 일함수 금속을 증착하는 것은 종래의 기술과는 다른 공정이 요구될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 올 어라운드 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 게이트 올 어라운드 반도체 구조를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
몇몇 실시예에서, 제1 일함수 금속은 동굴형 게이트 스페이스 각각의 간격을 1nm 이상 남긴 채로, 게이트 올 어라운드 채널을 둘러싸고 동굴형 게이트 스페이스를 채우도록 증착될 수 있고, 제1 탄소계 마스크를 게이트 올 어라운드 구조에 화학 기상 증착(CVD) 공정으로 증착함으로써, 동굴형 게이트 스페이스에 제1 탄소계 마스크가 채워지지 않아, CMOS 장치의 패터닝이 가능할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치의 제조 방법은, 제1 영역 및 제1 영역에 인접한 제2 영역에서, 제1 방향으로 연장되는 복수의 액티브 핀(active fin)과, 복수의 액티브 핀 각각 상에 적층된 복수의 게이트 올 어라운드 채널(gate all around channel)과, 제1 영역 및 제2 영역을 가로질러 제2 방향으로 연장되고 복수의 액티브 핀과 교차하는 복수의 게이트 개구부(gate opening)를 갖는 반도체 기판을 제공하고, 복수의 게이트 개구부는 복수의 액티브 핀 각각과, 복수의 액티브 핀 각각에 인접한 게이트 올 어라운드 채널 사이, 및 인접한 두개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스(cave-like gate space)를 포함하고, 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 각각의 하면과 측면 상에 유전체층을 형성하고, 복수의 게이트 올 어라운드 채널을 둘러싸도록 복수의 게이트 올 어라운드 채널 상에 유전체층을 형성하고, 유전체층은 동굴형 게이트 스페이스 각각의 제1 부분을 채우고, 제1 영역 및 제2 영역에서, 유전체층 상에 제1 일함수 금속을 형성하고, 제1 일함수 금속은 동굴형 게이트 스페이스 각각의 제2 부분을 채우고, 제1 영역 및 제2 영역에서, 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해, 적어도 복수의 게이트 올 어라운드 채널 전부를 덮는 높이로 복수의 게이트 개구부를 채우는 제1 탄소계 마스크(carbon-based mask)를 형성하고, 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 상의 높이까지, 제1 탄소계 마스크의 상면 상에 제2 탄소계 마스크를 형성하고, 제2 영역에서, 제1 및 제2 탄소계 마스크를 제거하고, 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 식각 마스크로 이용하여, 제2 영역에서 제1 일함수 금속을 식각하여 제거하고, 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 제거하고, 제2 영역에서 유전체층 상에 제2 일함수 금속을 형성하고, 제1 영역에서 제1 일함수 금속 상에 제2 일함수 금속을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치의 제조 방법은, 제1 영역, 및 제1 영역과 인접한 제2 영역을 가로질러 연장되는 복수의 게이트 개구부(gate opening)와, 각각의 복수의 게이트 개구부내에서 반도체 기판 상에 적층되는 복수의 게이트 올 어라운드 채널을 갖는 반도체 기판을 제공하고, 복수의 게이트 개구부는 게이트 기판과 게이트 기판에 인접한 게이트 올 어라운드 채널 사이, 및 인접한 두개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스(cave-like gate space)를 포함하고, 제1 영역 및 제2 영역에서, 복수의 게이트 개구부의 하면과 측면 상에 유전체층을 형성하고, 복수의 게이트 올 어라운드 채널 상에 복수의 게이트 올 어라운드 채널을 둘러싸도록 유전체층을 형성하고, 유전체층은 동굴형 게이트 스페이스 각각의 제1 부분을 채우고, 제1 영역 및 제2 영역에서, 유전체층 상에 제1 일함수 금속을 형성하고, 제1 일함수 금속은 동굴형 게이트 스페이스의 각각의 제2 부분을 채우고, 제1 일함수 금속으로 덮인 두개의 인접한 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스 각각의 간격은 1nm 이상이고, 제1 영역 및 제2 영역에서, 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해, 적어도 복수의 게이트 올 어라운드 채널 전부를 덮는 높이로 복수의 게이트 개구부를 채우는 제1 탄소계 마스크(carbon-based mask)를 형성하고, 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 상의 높이까지, 제1 탄소계 마스크의 상면 상에 상면이 평탄화된 제2 탄소계 마스크를 형성하고, 제2 영역에서, 포토리소그래피(photolithography) 공정 및 이방성 식각(anisotropic etching) 공정을 통해 제1 및 제2 탄소계 마스크를 제거하고, 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 식각 마스크로서 이용하여, 제2 영역에서 제1 일함수 금속을 식각하여 제거하고, 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 제거하고, 제2 영역에서 유전체층 상에 제2 일함수 금속을 형성하고, 제1 영역에서 제1 일함수 금속 상에 제2 일함수 금속을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치는, p-타입 전계 효과 트랜지스터(PFET: P-type Field Effect Transistor) 영역과, p-타입 전계 효과 트랜지스터 영역과 인접한 n-타입 전계 효과 트랜지스터(NFET: N-type Field Effect Trnasistor) 영역을 갖는 반도체 기판, p-타입 전계 효과 트랜지스터 영역과 n-타입 전계 효과 트랜지스터 영역에서, 반도체 기판상에 수직으로 적층된 게이트 올 어라운드 채널(gate all around channel), p-타입 전계 효과 트랜지스터 영역과 n-타입 전계 효과 트랜지스터 영역에서, 각각의 게이트 올 어라운드 채널 상에 형성되어, 각각의 게이트 올 어라운드 채널을 둘러싸는 유전체층, p-타입 전계 효과 트랜지스터 영역에서, 유전체층 상에 형성되어, 유전체층을 둘러싸도록 형성된 p-타입 일함수 금속(p-type workfunction metal), 및 n-타입 전계 효과 트랜지스터 영역에서, 유전체층 상에 형성되어, 유전체층을 둘러싸도록 형성된 n-타입 일함수 금속(n-type workfunction metal)을 포함하되, n-타입 일함수 금속은 p-타입 일함수 금속의 물질을 포함하고, 두께가 1nm 내지 8nm인 층을 포함하는 다중층을 포함하고, p-타입 전계 효과 트랜지스터 영역에서 p-타입 일함수 금속을 포함하는 게이트 올 어라운드 채널 중 하나와, 이와 인접한 n-타입 전계 효과 트랜지스터 영역에서 n-타입 일함수 금속을 포함하는 게이트 올 어라운드 채널 중 하나 사이의 간격은 게이트 올 어라운드 채널의 너비의 절반, 유전체층의 두께, 및 p-타입 일함수 금속의 두께의 두배보다 작다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치를 제조하는 방법을 설명하기 위한 예시적인 순서도이다.
도 2는 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치를 도시한 예시적인 평면도이다.
도 3은 몇몇 실시예에 따른 게이트 올 어라운드 채널을 둘러싸도록 형성된 유전체층과, 유전체층 상에 형성된 제1 일함수 금속을 갖는, 기판상에 적층된 복수의 게이트 올 어라운드 채널을 도시한 단면도이다.
도 4는 몇몇 실시예에 따라, 게이트 올 어라운드 채널 전부를 덮는 높이로 게이트 개구부를 채우도록 형성된 제1 탄소계 마스크를 도시한 단면도이다.
도 5는 몇몇 실시예에 따른 제1 탄소계 마스크 상에 게이트 개구부의 상면보다 높은 높이로 형성된 제2 탄소계 마스크, 제2 탄소계 마스크 상에 형성된 실리콘 함유 반사 방지 코팅, 및 실리콘 함유 반사 방지 코팅 상에 형성된 포토 레지스트 패턴을 도시한 예시적인 단면도이다.
도 6은 몇몇 실시예에 따라, 제2 영역에서 제1 및 제2 탄소계 마스크를 제거한 후, 제1 영역에 남아있는 제1 및 제2 탄소계 마스크를 도시한 예시적인 도면이다.
도 7은 몇몇 실시예에 따라, 제2 영역에서 제1 일함수 금속을 제거된 것을 도시한 예시적인 도면이다.
도 8은 몇몇 실시예에 따라, 제1 영역에서 제1 일함수 금속 상에 형성되고, 제2 영역에서 유전체층 상에 형성된 제2 일함수 금속을 도시한 예시적인 단면도이다.
도 9는 몇몇 실시예에 따라, 게이트 개구부 내에 형성된 게이트 금속 라인(gate metal line)을 도시하는 예시적인 단면도이다.
본 발명은 일반적으로 게이트 올 어라운드 반도체 장치(gate all around semiconductor device)를 제조하는 방법, 및 게이트 올 어라운드 반도체 장치의 구조와 연관된다.
본 발명의 몇몇 실시예에 따르면, 게이트 올 어라운드 반도체 장치에 대해, p-타입 전계 효과 트랜지스터(PFET: P-type Field Effect Transistor) 영역에서 p-타입 일함수 금속(p-type work function metal)을 형성하는 방법과 n-타입 전계 효과 트랜지스터(NFET: N-type Field Effect Transistor) 영역에서 n-타입 일함수 금속(n-type work function metal)을 형성하는 방법이 제공된다.
기판 상에 수직 방향으로 여러개의 채널이 배열된 게이트 올 어라운드 구조의 전계 효과 트랜지스터를 제조할 때, 채널들은, 포토 리소그래피 공정에서 사용되는 탄소계 재료(carbon-based material)로 채워진 동굴형 게이트 스페이스(cave-like gate space)에 식각액(etchant)이 도달하는 것을 막을(block) 수 있다. 식각액이 동굴형 게이트 스페이스에 도달하지 않으면, 이방성 식각 공정이 수행되기 어려울 수 있다. 게다가, 동굴형 게이트 스페이스가 제1 일함수 금속 물질로 완전히 채워진 경우, 이방성 식각 공정으로 제1 일함수 금속 물질을 제거하는 것이 어려울 수 있다.
본 발명의 몇몇 실시예에 따르면, 제1 일함수 금속과 탄소계 마스크가 동굴형 스페이스(cave-like space)를 채우지 않도록 증착하여, 게이트 올 어라운드 반도체 장치의 제조 공정에서 이방성 식각이 성공적으로 수행되도록 하는 방법이 제공될 수 있다. 따라서, 몇몇 실시예에서, 게이트 올 어라운드 반도체 장치에 대해 p-타입 일함수 금속을 PFET 영역에 형성하고, n-타입 일함수 금속을 NFET 영역에 형성할 때 발생할 수 있는, 식각 공정과 관련된 제조상의 문제점들이 해결될 수 있다.
몇몇 실시예에 따르면, 화학 기상 증착(DVD) 공정을 이용하여, 게이트 올 어라운드 구조에 이후에 쉽게 식각될 수 있는 탄소계 마스크를 증착함으로써, CMOS 장치를 패터닝할 수 있는 게이트 올 어라운드 반도체 장치, 예를 들어, 핀형 전계 효과 트랜지스터의 제조 방법이 제공될 수 있다.
몇몇 실시예에 따르면, 각각의 동굴형 게이트 스페이스에 대해 1nm 이상의 간격을 남겨둔 채 제1 일함수 금속을 게이트 올 어라운드 채널을 둘러싸도록 증착하여, 이후에 탄소계 마스크와 제1 일함수 금속이 쉽게 식각되어, CMOS 장치 패터닝할 수 있는 게이트 올 어라운드 반도체 장치 제조 방법이 제공될 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
본 발명의 몇몇 실시예에 따르면, 게이트 올 어라운드 반도체 장치의 제조 방법은 다음과 같은 단계들을 포함할 수 있다.
제1 영역 및 제1 영역에 인접한 제2 영역에서, 제1 방향으로 연장되는 복수의 액티브 핀(active fin)과, 복수의 액티브 핀 각각 상에 적층된 복수의 게이트 올 어라운드 채널(gate all around channel)과, 제1 영역 및 제2 영역을 가로질러 제2 방향으로 연장되고 복수의 액티브 핀과 교차하는 복수의 게이트 개구부(gate opening)를 갖는 반도체 기판을 제공하고, 복수의 게이트 개구부는 복수의 액티브 핀 각각과, 복수의 액티브 핀 각각에 인접한 게이트 올 어라운드 채널 사이, 및 인접한 두개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스(cave-like gate space)를 포함하고; 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 각각의 하면과 측면 상에 유전체층을 형성하고, 복수의 게이트 올 어라운드 채널 상에 복수의 게이트 올 어라운드 채널을 둘러싸도록 유전체층을 형성하고, 유전체층은 동굴형 게이트 스페이스 각각의 제1 부분을 채우고; 제1 영역 및 제2 영역에서, 유전체층 상에 제1 일함수 금속을 형성하고, 제1 일함수 금속은 동굴형 게이트 스페이스 각각의 제2 부분을 채우고; 제1 영역 및 제2 영역에서, 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해, 적어도 복수의 게이트 올 어라운드 채널 전부를 덮는 높이로 복수의 게이트 개구부를 채우는 제1 탄소계 마스크(carbon-based mask)를 형성하고; 제1 영역 및 제2 영역에서, 복수의 게이트 개구부 상의 높이까지, 제1 탄소계 마스크의 상면 상에 제2 탄소계 마스크를 형성하고; 제2 영역에서, 제1 및 제2 탄소계 마스크를 제거하고; 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 식각 마스크로 이용하여, 제2 영역에서 제1 일함수 금속을 식각하여 제거하고; 제1 영역에 남아 있는 제1 및 제2 탄소계 마스크를 제거하고; 제2 영역에서 유전체층 상에 제2 일함수 금속을 형성하고, 제1 영역에서 제1 일함수 금속 상에 제2 일함수 금속을 형성할 수 있다.
도 1은 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치를 제조하는 방법을 설명하기 위한 예시적인 순서도이다.
도 2는 몇몇 실시예에 따른 게이트 올 어라운드 반도체 장치를 도시한 예시적인 평면도이다.
도 3은 몇몇 실시예에 따른 게이트 올 어라운드 채널을 둘러싸도록 형성된 유전체층과, 유전체층 상에 형성된 제1 일함수 금속을 갖는, 기판상에 적층된 복수의 게이트 올 어라운드 채널을 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 제1 및 제2 영역에서, 게이트 올 어라운드 채널(gate all around channel)을 포함하는 반도체 기판이 제공될 수 있다(S110). 도 2 및 도 3에 도시된 바와 같이, 제공된 반도체 기판(100)은 제1 영역 및 제1 영역과 인접한 제2 영역에서, 제1 방향(예를 들어, X 방향)으로 연장된 복수의 액티브 핀 구조(active fin structure, 10 또는 액티브 핀(101))와, 제2 방향(예를 들어, Y 방향)으로 연장되고, 제1 및 제2 영역을 가로질러 복수의 액티브 핀 구조(10)와 교차하는 복수의 게이트 구조(gate structure, 40 또는 게이트 개구부(gate opening, 401))를 포함할 수 있다.
몇몇 실시예에서, 예를 들어, 제1 영역은 PFET 영역일 수 있다. 예를 들어, 제2 영역은 NFET 영역일 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 영역은 NFET 영역일 수 있고, 제2 영역은 PFET일 수 있다. 복수의 액티브 핀(101)은 반도체 기판(100)의 부분일 수 있다. 복수의 액티브 핀(101)은 제1 방향(예를 들어, X 방향)과 제2 방향(예를 들어, Y 방향)과 수직인 제3 방향(예를 들어, Z 방향)으로 돌출될 수 있다.
도 3은 도 2의 게이트 올 어라운드 반도체 장치에 I-I', II-II', 및 III-III' 라인을 따라 절단한 3개의 단면도를 도시한다. 도 3에 도시된 바와 같이, 제공된 반도체 기판(100)은 복수의 게이트 올 어라운드 채널(102), 및 복수의 게이트 개구부(401)를 포함할 수 있다. 복수의 게이트 올 어라운드 채널(102)은 복수의 액티브 핀(101) 각각 상에, 제3 방향(예를 들어, Z 방향)으로 수직으로 적층될 수 있다. 복수의 게이트 개구부(401)는 제2 방향(예를 들어, Y 방향)으로 연장되어 제1 및 제2 영역(PFET 및 NFET 영역)을 가로지르고, 복수의 액티브 핀(101)과 교차할 수 있다. 복수의 게이트 개구부(401)는 각각의 액티브 핀(101)과 인접한 게이트 올 어라운드 채널(102) 사이, 및 두 개의 인접한 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402)를 포함할 수 있다. 게이트 올 어라운드 채널(102)은 게이트 올 어라운드 전계 효과 트랜지스터(gate all around field effect transistor)에 대한 채널일 수 있다. 게이트 올 어라운드 전계 효과 트랜지스터는 모스펫(MOSFET: Metal Oxide Silicon Field Effect Transistor)일 수 있다.
반도체 기판(100)은, 예를 들어, 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 나이트라이드(GaN) 또는 갈륨 아세나이드(GaAs)와 같은 반도체 물질을 포함할 수 있다. 반도체 기판(100)은, 예를 들어, 실리콘 옥사이드(SiO2), 알루미늄(Al), 알루미늄 옥사이드(Al2O3), 세라믹, 쿼츠, 또는 구리(Cu)와 같은 비-반도체 물질을 포함할 수도 있다. 반도체 기판(100)은, 예를 들어, 저마늄 온 실리콘(germanium on silicon) 또는 실리콘 온 인슐레이터(SOI: Silicon On Insulator)와 같은 다중층을 포함할 수 있다.
몇몇 실시예에서, 반도체 기판(100)은 p-타입 또는 n-타입 반도체 기판이 되도록, 불순물이 도핑된 반도체 기판(100)일 수 있다. p-타입 실리콘(Si) 기판의 경우, 실리콘(Si) 기판은 예를 들어 보론(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)과 같은 p-타입 도펀트(dopant)로 도핑되어 있을 수 있다. n-타입 실리콘(Si) 기판의 경우, 실리콘(Si) 기판은 예를 들어 안티몬(Sb), 아세닉(As), 및 인(P)과 같은 n-타입 도펀트로 도핑되어 있을 수 있다.
반도체 기판(100)은 하나 이상의 반도체 층 또는 반도체 구조를 포함할 수 있다. 반도체 기판(100)은 반도체 장치의 액티브(active) 부분 또는 동작(operable) 부분을 포함할 수 있다. 반도체 장치의 액티브 부분 또는 동작 부분은 트랜지스터를 포함할 수 있다. 반도체 기판(100) 상에 수직으로 적층된 게이트 올 어라운드 채널(102)은 실리콘 나노 와이어(nanowire)를 포함할 수 있다. 몇몇 실시예에서, 게이트 올 어라운드 채널(102)은 예를 들어, 저마늄(Ge), 인듐 갈륨 아세나이드(InGaAs), 또는 다른 III-V족 물질을 포함할 수 있다.
반도체 기판(100) 및/또는 액티브 핀(101) 주변부 내에서, 게이트 올 어라운드 반도체 장치는 STI(Shallow Trench Isolation) 구조(201)를 포함할 수 있다. STI 구조(201)는, 예를 들어, 실리콘 옥사이드(SiO2) 또는 실리콘 옥시 나이트라이드(SiON) 등과 같은 절연 물질을 포함할 수 있다. 소오스/드레인(103)은 각각의 게이트 개구부(401) 양 측에 형성될 수 있다. 소오스/드레인(103)은 불순물이 도핑된 반도체 층을 포함할 수 있다. 몇몇 실시예에서, 예를 들어, 소오스/드레인(103)은 불순물이 도핑된 실리콘(Si), 실리콘 저마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다.
소오스/드레인(103)은 반도체 기판(100)의 액티브 핀(101)에서 에피택셜하게(epitaxially) 성장된 반도체층을 포함할 수 있다. 제1 스페이서(601)와 제2 스페이서(602)는 게이트 개구부(401)의 측벽 상에 형성될 수 있다. 제1 스페이서(601)는 소오스/드레인(103)과 접촉되도록 형성될 수 있다. 제1 스페이서(601)는 인접한 게이트 올 어라운드 채널(102) 사이에 형성될 수 있다. 반면, 제2 스페이서(602)는 STI 구조(201)와 접촉되도록 형성될 수 있다. 제2 스페이서(602)는 인터 게이트 절연층(202, inter-gate insulating layer)과 인접하여 형성될 수 있다. 그러나, 제1 스페이서(601) 및 제2 스페이서(602)는 한번에 형성되어 구분이 불가능할 수 있다. 제1 스페이서(601) 및 제2 스페이서(602)는, 예를 들어, 실리콘 나이트라이드(SiN), 실리콘 옥시 나이트라이드(SiON), 또는 이들의 조합을 포함할 수 있다.
유전체층(301)은 게이트 올 어라운드 채널(102)을 둘러싸도록 형성될 수 있다(S120). 도 3에 도시된 바와 같이, 유전체층(301)은, 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 복수의 게이트 개구부(401) 각각의 하면과 측벽 상에 형성될 수 있다. 또한, 유전체층(301)은, 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 복수의 게이트 올 어라운드 채널(102) 각각을 둘러싸도록 복수의 게이트 올 어라운드 채널(102) 상에 형성될 수 있다. 유전체층(301)은 각각의 동굴형 게이트 스페이스(402)의 일부를 채울 수 있다. 따라서, 각각의 동굴형 게이트 스페이스(402)는 더 작아질 수 있다.
몇몇 실시예에서, 유전체층(301)은 게이트 개구부(401)의 하부의 측벽 상에만 형성될 수 있다. 게이트 개구부(401)의 하부는 게이트 올 어라운드 채널(102)과 인접한 부분일 수 있다. 그러나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 유전체층(301)은 게이트 개구부(401)의 상부 측벽 상에도 형성될 수 있다.
비록 도면에 도시되지는 않았지만, 산화층(oxidation layer)이 액티브 핀(101)과 유전체층(301) 사이, 및 게이트 올 어라운드 채널(102)와 유전체층(301) 사이에 형성될 수 있다. 산화층은 예를 들어, 실리콘 옥사이드(SiO2), 실리콘 옥시 나이트라이드(SiON) 등과 같은 절연 물질일 수 있으나, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에서, 유전체층(301)은, 예를 들어, 실리콘 산화층(silicon oxide layer), 고유전율 유전체층(high-k dielectric layer), 또는 이들의 조합을 포함할 수 있다. 고유전율 유전체층은, 실리콘 산화층의 유전 상수(예를 들어, 10 내지 25)보다 큰 유전 상수를 갖는 물질을 포함할 수 있다. 예를 들어, 고유전율 유전체층은 하프늄 옥사이드(HfO2), 하프늄 옥시 나이트라이드(HfON), 하프늄 실리콘 옥사이드(HfSiOx), 란타넘 옥사이드(La2O3), 란타넘 알루미늄 옥사이드(LaAlO3), 지르코늄 옥사이드(ZrO2), 지르코늄 실리콘 옥사이드(ZrSixOy), 탄탈럼 옥사이드(Ta2O5), 바륨 스트론튬 티타늄 옥사이드(BaO6SrTi2), 바륨 티타늄 옥사이드(BaTiO3), 스트론튬 티타늄 옥사이드(SrTiO3), 이트륨 옥사이드(Y2O3), 알루미늄 옥사이드(Al2O3), 납 스칸디움 탄탈럼 옥사이드(Pb2ScTaO6), 납 징크 나이오븀산염(Pb(Zn1/3Nb2/3)O3), 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다.
몇몇 실시예에서, 유전체층(301)은, 예를 들어, ALD(Atomic Layer Deposition) 공정, CVD(Chemical Vapor Deposition) 공정, 또는 PVD(Physical Vapor Deposition) 공정에 의해 형성될 수 있다.
제1 일함수 금속(501, WFM: Work Function Metal)은, 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 유전체층(301) 상에 형성될 수 있다(S130). 도 3에 도시된 바와 같이, 제1 일함수 금속(501)은, 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 유전체층(301) 상에 형성되어, 동굴형 게이트 스페이스(402) 각각의 일부를 채울 수 있다. 따라서, 동굴형 게이트 스페이스(402) 각각은 더 작아질 수 있다.
제1 일함수 금속(501)은 p-타입 일함수 금속(PWFM)일 수 있으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 일함수 금속(501)은 n-타입 일함수 금속(NWFM)일 수 있다.
p-타입 일함수 금속은, 예를 들어, 텅스텐 나이트라이드(WN), 루테늄 나이트라이드(RuN), 몰리브데넘 나이트라이드(MoN), 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN), 티타늄 알루미늄 나이트라이드(TiAlN), 탄탈럼 알루미늄 나이트라이드(TaAlN), 텅스텐 카바이드(WC), 탄탈럼 카바이드(TaC), 또는 티타늄 카바이드(TiC)를 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다.
n-타입 일함수 금속은, 예를 들어, 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 텅스텐 알루미나이드(WAl), 탄탈럼 알루미나이드(TaAl), 하프늄 알루미나이드(HfAl), 또는 티타늄 알루미늄 카바이드(TiAlC)를 포함할 수 있으나, 실시예들이 이에 제한되지 않는다.
몇몇 실시예에서, 제1 일함수 금속(501)은, 예를 들어, 티타늄 나이드라이드(TiN)를 포함하는 p-타입 일함수 금속(PWFM)일 수 있다.
제1 일함수 금속(501)은, 예를 들어, ALD 공정, CVD 공정, 또는 PVD 공정에 의해 형성될 수 있다.
제1 일함수 금속(501)이 유전체층(301) 상에 형성된 후, 게이트 올 어라운드 채널(102) 은 제1 일함수 금속(501)으로 둘러싸일 수 있다. 이때, 서로 인접한 두개의 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402)의 간격은 1nm 이상일 수 있다.
몇몇 실시예에서, 게이트 올 어라운드 채널(102)은 제1 일함수 금속(501)로 둘러싸일 수 있다. 이때, 서로 인접한 두개의 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402)의 간격은, 예를 들어, 1 nm 내지 8 nm의 범위를 가질 수 있다. 또는, 동굴형 게이트 스페이스(402)의 간격은, 예를 들어, 1 nm 내지 5 nm의 범위를 가질 수 있다. 이 간격으로 인해, 동굴형 게이트 스페이스(402)의 내부 영역에 식각액(etchant)이 도달될 수 있다. 이후의 식각 공정 단계에서, 동굴형 게이트 스페이스(402) 내부에 식각액이 도달되면, 동굴형 게이트 스페이스(402) 내부에 형성된 제1 일함수 금속(501)은 제거될 수 있다.
도 4는 몇몇 실시예에 따라, 게이트 올 어라운드 채널(102) 전부를 덮는 높이로 게이트 개구부를 채우도록 형성된 제1 탄소계 마스크를 도시한 단면도이다.
도 1 및 도 4를 참조하면, 제1 탄소계 마스크(701)는 CVD 공정에 의해 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에 형성될 수 있다(S140). 도 4에 도시된 바와 같이, 제1 탄소계 마스크(701)는 CVD 공정에 의해 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 적어도 복수의 게이트 올 어라운드 채널(102)을 전부 덮는 높이로, 복수의 게이트 개구부(401)를 채우도록 형성될 수 있다.
제1 탄소계 마스크(701)는, 예를 들어, 비정질 탄소(amorphous carbon)를 포함할 수 있다. 비정질 탄소를 증착하기 위한 전구체(precursor)는, 예를 들어, 메탄(CH4), 에탄(C2H6), 또는 아세탄(C2H2) 등과 같은 CxHy를 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다.
증착 공정에서, 수소(H2), 또는 예를 들어 헬륨(He), 아르곤(Ar), 또는 질소(N2)와 같은 다른 비활성 캐리어 가스 같은 공정 가스(process gas)가 포함될 수 있다.
제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에, 비정질 탄소를 제1 탄소계 마스크(701)로 증착하는 CVD 공정에서, 전구체 가스 및 캐리어 가스의 다양한 유량과 함께, 다양한 증착 시간, 온도, 및 압력이 적절히 이용될 수 있다. 이로 인해, 제1 탄소계 마스크(701)는 복수의 게이트 개구부(401)를, 적어도 복수의 게이트 올 어라운드 채널(102)을 전부 덮는 높이로 채울 수 있다. 이때, 제1 탄소계 마스크(701)는 동굴형 게이트 스페이스(402)를 채우지 않을 수 있다. 동굴형 게이트 스페이스(402)는 제1 탄소계 마스크(701)가 채워지지 않기 때문에, 후속하는 식각 공정에서, 제1 탄소계 마스크(701)가 채워진 게이트 올 어라운드 채널(102)이 식각액이 동굴형 게이트 스페이스(402)에 도달하는 것을 막는지 여부를 고려할 필요가 없다.
몇몇 실시예에서, "동굴형 게이트 스페이스(402)에 제1 탄소계 마스크(701)이 채워지지 않는다"는 표현은, 동굴형 게이트 스페이스(402)에 제1 탄소계 마스크(701)가 전혀 존재하지 않은 것뿐만 아니라, 본 발명의 기술 분야에서 통상의 지식을 가진 자의 판단 수준에서, 동굴형 게이트 스페이스(402)에 제1 탄소계 마스크(701)가 거의 존재하지 않는 것을 포함한다. 실제 공정에서는 제1 탄소계 마스크(701)가 동굴형 게이트 스페이스(402)에 일부 존재할 수 있으나, 이는 다른 공정에 영향을 끼치지 않을만큼 매우 적은 양일 수 있다. 따라서, 본 명세서에서는, 이를 "동굴형 게이트 스페이스(402)에 제1 탄소계 마스크(701)가 채워지지 않는다"고 표현한다.
도 5는 몇몇 실시예에 따른 제1 탄소계 마스크 상에 게이트 개구부의 상면보다 높은 높이로 형성된 제2 탄소계 마스크, 제2 탄소계 마스크 상에 형성된 실리콘 함유 반사 방지 코팅, 및 실리콘 함유 반사 방지 코팅 상에 형성된 포토 레지스트 패턴을 도시한 예시적인 단면도이다.
도 1 내지 도 5를 참조하면, 제2 탄소계 마스크(702)는, 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 제1 탄소계 마스크(701)의 상면 상에 형성될 수 있다(S150). 도 5에 도시된 바와 같이, 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 제2 탄소계 마스크(702)는 제1 탄소계 마스크(701)의 상면 상에, 복수의 게이트 개구부(401)의 상면보다 높아지도록 형성될 수 있다.
제2 탄소계 마스크(702)는 스핀-온 하드 마스크층(spin-on hard mask layer)을 포함할 수 있다. 제2 탄소계 마스크(702)는 평탄화층(planarization layer)의 기능을 가질 수 있다. 제2 탄소계 마스크(702)는 높은 탄소 함량을 가질 수 있다.
스핀-온 하드 마스크층은 기판을 평탄화할 수 있다. 스핀-온 하드 마스크층은 패턴 전사층으로서 효과적으로 작용할 수 있다. 스핀-온 하드 마스크의 물질은 코팅 물질로서 중합체 용액(polymer solution)을 포함할 수 있다. 중합체는 융합 방향족 구조(fused aromatic structure)를 포함할 수 있고, 유기 용매에 용해될 수 있고, 코팅 및 경화(curing) 후에는 불용성이 될 수 있다.
제2 탄소계 마스크(702)는 스핀-코팅 공정이 수행되어, 평탄화된 탄소 마스크층이 형성될 수 있으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제2 탄소계 마스크(702)는 ALD 공정, CVD 공정, 또는 PVD 공정에 의해 형성될 수 있다. 제2 탄소계 마스크(702)를 평탄화하기 위해, 예를 들어, 화학-기계 폴리싱(CMP: Chemical-Mechanical Polishing)이 추가적으로 수행될 수 있다.
도 6은 몇몇 실시예에 따라, 제2 영역에서 제1 및 제2 탄소계 마스크를 제거한 후, 제1 영역에 남아있는 제1 및 제2 탄소계 마스크를 도시한 예시적인 도면이다.
도 1 및 도 6을 참조하면, 제1 탄소계 마스크(701) 및 제2 탄소계 마스크(702)는 제2 영역(NFET 영역)에서 제거될 수 있다(S160). 도 6은 몇몇 실시예에 따라, 제2 영역(NFET 영역)에서 제1 탄소계 마스크(701) 및 제2 탄소계 마스크(702)를 제거되고, 제1 영역에 남아있는 제1 탄소계 마스크(701R) 및 제2 탄소계 마스크(702R)를 도시한다.
도 5 및 도 6을 참조하면, 제2 영역(NFET 영역)에서 제1 탄소계 마스크(701) 및 제2 탄소계 마스크(702)를 제거하는 것은 다음과 같은 단계들을 포함할 수 있다.
제2 탄소계 마스크(702) 상에 실리콘 함유 반사 방지 코팅(203)을 증착한다; 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서 실리콘 함유 반사 방지 코팅(203) 상에 포토레지스트 층(photoresist layer)을 스핀 코팅한다; 포토마스크를 이용하여 포토레지스트 층을 노광한다; 노광된 포토레지스트 층을 베이킹(baking) 하고 현상(developing)하여, 제1 영역(PFET 영역)을 덮는 포토레지스트 패턴(703)을 형성한다; 포토레지스트 패턴(703)의 이미지를 실리콘 함유 반사 방지 코팅(203)에 전사(transferring)한다; 포토레지스트 패턴(703)이 전사된 실리콘 함유 반사 방지 코팅(203)을 식각 마스크로 이용하는 이방성 식각을 수행하여, 제1 탄소계 마스크(701) 및 제2 탄소계 마스크(702)를 제2 영역(NFET 영역)에서 제거한다.
그러나, 실시예들이 상술한 단계들과 순서에 제한되지는 않는다. 많은 다른 단계들이 상술한 단계들 이전에, 사이에, 또는 후에 적용될 수 있다. 다시 말해서, 제2 영역(NFET 영역)에 있는 제1 탄소계 마스크(701)와 제2 탄소계 마스크(702)는 포토리소그래피 공정 및 이방성 식각 공정의 조합을 통해 제거될 수 있다.
포토마스크로 포토레지스트 층을 노광하는 것은, 예를 들어, 193nm ArF 딥-자외선 이머젼 리소그래피(deep UV immersion lithography)와 같은 통상적인 리소그래피를 이용하여 수행될 수 있다. 실리콘 함유 반사 방지 코팅(203)을 식각하기 위하여, CF4, CHF3, CH2F2, CH3F, 또는 이들의 조합이 이용될 수 있다.
실리콘 함유 반사 방지 코팅(203)이 식각된 후, 제1 탄소계 마스크(701)와 제2 탄소계 마스크(702)를 제2 영역(NFET 영역)에서 식각되도록 식각 화학물을 바꿀 수 있다. 예를 들어, 제1 탄소계 마스크(701)와 제2 탄소계 마스크(702)를 식각하기 위해, O2 식각액을 이용하거나 H2, NH3 또는 이들의 조합을 이용한 환원성 플라즈마를 이용할 수 있다. 제1 탄소계 마스크(701)와 제2 탄소계 마스크(702)를 제2 영역(NFET 영역)에서 식각하면, 제1 영역(PFET 영역)을 덮는 포토레지스트 패턴(703)은 보통 제거된다(소비된다). 반면, 전사된 실리콘 함유 반사 방지 코팅(203)은 완전히 제거되거나, 완전히 제거되지는 않을 수 있다.
도 7은 몇몇 실시예에 따라, 제2 영역에서 제1 일함수 금속을 제거된 것을 도시한 예시적인 도면이다.
도 1 및 도 7을 참조하면, 제2 영역(NFET 영역)에서 제1 일함수 금속(501)이 제거될 수 있다(S170). 도 7에 도시된 바와 같이, 제1 영역(PFET)에 남아 있는 제1 탄소계 마스크(701R) 및 제2 탄소계 마스크(702R)를 식각 마스크로 이용하는 식각 공정을 통해, 제2 영역(NFET 영역)에 있는 제1 일함수 금속(501)이 제거될 수 있다. 제1 일함수 금속(501)이 티타늄 나이트라이드(TiN)를 포함하는 경우, 티타늄 나이트라이드(TiN)를 제거하기 위해, 염소계 식각액(chlorine based etchant)을 이용하는 방향성 반응 이온 식각(directional reactive ion etching) 공정이 이용될 수 있다.
제2 영역(NFET 영역)에 있는 제1 일함수 금속(501)을 제거하는 공정에서, 제1 영역(PFET 영역)에 남아있는 제1 탄소계 마스크(701R) 아래에, 제1 일함수 금속(501)의 언더컷(undercut)이 형성될 수 있다. 제1 일함수 금속(501)의 언더컷은 5nm 이하일 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 일함수 금속(501)이 상대적으로 두꺼운 경우, 5 nm 보다 약간 더 큰 언더컷이 발생될 수 있다.
유전체층(301) 상에 제1 일함수 금속(501)을 형성하는 이전 단계 S130에서, 제1 일함수 금속(501)으로 덮인, 인접한 두개의 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402) 각각의 간격은 1 nm 이상일 수 있다. 그러므로 식각액들은 동굴형 게이트 스페이스(402) 내부에 잘 도달할 수 있다. 결국, 동굴형 게이트 스페이스(402) 내부에 형성된 제1 일함수 금속(501)은 쉽게 제거될 수 있다. 따라서, 단계 S170에서 과도한 식각이 요구되지 않으므로, 5 nm 이하의 작은 언더컷이 형성될 수 있다. 즉, 제2 영역(NFET 영역)의 제1 일함수 금속(501)을 제거할 때, 제2 영역(NFET 영역)의 제1 일함수 금속(501)뿐만 아니라, 제1 영역(PFET 영역)의 제1 일함수 금속(501)도 5 nm 이하의 언더컷을 가지도록 일부 제거될 수 있다.
도 8은 몇몇 실시예에 따라, 제1 영역에서 제1 일함수 금속 상에 형성되고, 제2 영역에서 유전체층 상에 형성된 제2 일함수 금속을 도시한 예시적인 단면도이다.
도 1 및 도 8을 참조하면, 제1 영역(PFET 영역)에 남아있는 제1 탄소계 마스크(701R) 및 제2 탄소계 마스크(702R)가 제거될 수 있다(S180). O2 식각액을 이용하거나 예를 들어, N2, H2, NH3, 또는 이들의 조합을 이용한 환원성 플라즈마를 이용한 이방성 식각 공정을 수행하여, 제1 영역(PFET 영역)에 남아있는 제1 탄소계 마스크(701R) 및 제2 탄소계 마스크(702R)를 제거할 수 있다. 그러나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 달느 종래의 포토레지스트 애싱(ashing) 공정 및/또는 스트립핑(stripping) 공정을 이용하여, 제1 영역(PFET 영역)에 남아있는 제1 탄소계 마스크(701R) 및 제2 탄소계 마스크(702R)를 제거할 수 있다.
제2 영역(NFET 영역)에서, 제2 일함수 금속(502)은 유전체층(301) 상에 형성될 수 있다. 제1 영역(PFET 영역)에서, 제2 일함수 금속(502)은 제1 일함수 금속(501) 상에 형성될 수 있다(S190).
도 8에 도시된 바와 같이, 제2 일함수 금속(502)은 게이트 개구부(401)의 측벽 상의 제2 스페이서(602)의 바로 위에 형성될 수 있다. 제2 일함수 금속(502)은 n-타입 일함수 금속(NWFM)일 수 있다. 제2 일함수 금속(502)은 예를 들어, 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 텅스텐 알루미나이드(WAl), 탄탈럼 알루미나이드(TaAl), 하프늄 알루미나이드(HfAl), 티타늄 알루미늄 카바이드(TiAlC), 또는 이들의 조합을 포함할 수 있다.
제2 일함수 금속(502)은 티타늄 나이트라이드(TiN)/티타늄 알루미늄 카바이드(TiAlC)/티타늄 나이트라이드(TiN)를 포함하거나, 티타늄 나이트라이드(TiN)/티타늄 알루미늄 카바이드(TiAlC)를 포함하는 다중층일 수 있다.
몇몇 실시예에서, 제2 일함수 금속(502)을 형성하기 전, 제1 영역(PFET 영역)의 동굴형 게이트 스페이스(402)를 완전히 채우도록 추가적으로 제1 일함수 금속(501)을 형성할 수 있다. 도 8에 도시되지는 않았지만, 제1 영역(PFET 영역)의 동굴형 게이트 스페이스(402)에 제1 일함수 금속(501)을 채울 때, 제2 영역(NFET 영역) 역시 제1 일함수 금속(501)이 형성될 수 있다. 따라서, 도시되지는 않았지만, 몇몇 실시예에서 제2 영역(NFET 영역)의 제2 일함수 금속(502)은 다중층으로 형성될 수 있다. 즉, 제2 영역(NFET 영역)의 제2 일함수 금속(502)은 제1 일함수 금속(501)의 물질을 포함하는 얇은 층과, 상기 얇은 층 상에 n-타입 일함수 금속 물질을 포함하는 상대적으로 두꺼운 층을 포함할 수 있다. 예를 들어, 제1 일함수 금속(501)은 TiN을 포함하고, 제2 일함수 금속(502)은 TiN/TiAlC/TiN을 포함할 수 있다.
몇몇 실시예에서, 제2 일함수 금속(502)은 ALD 공정, CVD 공정, 또는 PVD 공정에 의해 형성될 수 있다.
도 9는 몇몇 실시예에 따라, 게이트 개구부 내에 형성된 게이트 금속 라인(gate metal line)을 도시하는 예시적인 단면도이다.
도 9를 참조하면, 게이트 올 어라운드 반도체 장치를 제조하는 방법은 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)의 복수의 게이트 개구부(401) 내에서 제2 일함수 금속(502) 상에 게이트 금속 라인(503)을 증착하고, 게이트 금속 라인(503)을 채우는 것을 더 포함할 수 있다.
제1 영역(PFET 영역) 및 제2 영역(NFET 영역)의 복수의 게이트 개구부(401) 내에서 제2 일함수 금속(502) 상에 게이트 금속 라인(503)을 채우는 공정에서, 금속층은 게이트 개구부(401)를 채우도록 증착되고, 게이트 금속 라인(503)을 형성하도록 평탄화될 수 있다.
금속층은, 예를 들어, 금(Au), 티타늄(Ti), 구리(Cu), 은(Ag), 알루미늄(Al), 텅스텐(W), 코발트(Co), 크롬(Cr), 몰리브데넘(Mo), 지르코늄(Zr), 니켈(ni), 탄탈럼(Ta), 플래티넘(Pt), 또는 이들의 합금을 포함하는 도전성 금속을 포함할 수 있다.
금속층은 다중층일 수 있다. 금속층은 금속에서 유전체층(301)으로 확산되는 것을 방지하기 위해, 예를 들어, 티타늄(Ti), 티타늄 나이트라이드(TiN), 탄탈럼(Ta), 탄탈럼 나이트라이드(TaN), 텅스텐 나이트라이드(WN), 및/또는 이들의 조합과 같은 배리어층을 하나 이상 포함할 수 있다.
다음과 같은 다양한 증착 공정을 이용하여, 도전성 물질이 게이트 개구부(401)에 채워질 수 있으나, 실시예들이 이에 제한되지는 않는다: 물리 기상 증착(PVD), 화학 기상 증착(CVD), 원자층 증착(ALD), 전기 화학 증착(ECD: ElectroChemical Deposition), 전기 도금(electroplating), 무전해 도금(electroless plating), 및 스핀 코팅(spin coating).
게이트 금속 라인(503)은 금속층에 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정은 예를 들어, 화학적-기계적 폴리싱(CMP: Chemical Mechanical Polishing) 공정을 포함할 수 있다.
몇몇 실시예에 따르면, 게이트 올 어라운드 반도체 장치를 제조하는 방법은 다음과 같은 단계들을 포함할 수 있다.
제1 영역(PFET 영역), 및 제1 영역(PFET 영역)과 인접한 제2 영역(NFET 영역)을 가로질러 연장되는 복수의 게이트 개구부(401)와, 각각의 복수의 게이트 개구부(401)내에서 반도체 기판(100) 상에 적층되는 복수의 게이트 올 어라운드 채널(102)을 갖는 반도체 기판(100)을 제공하고, 복수의 게이트 개구부(401)는 게이트 기판(100)과 게이트 기판에 인접한 게이트 올 어라운드 채널(102) 사이, 및 인접한 두개의 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402)를 포함하고; 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 복수의 게이트 개구부(401)의 하면과 측면 상에 유전체층(301)을 형성하고, 복수의 게이트 올 어라운드 채널(102) 상에 복수의 게이트 올 어라운드 채널(102)을 둘러싸도록 유전체층(301)을 형성하고, 유전체층(301)은 동굴형 게이트 스페이스(401) 각각의 제1 부분을 채우고; 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 유전체층(301) 상에 제1 일함수 금속(501)을 형성하고, 제1 일함수 금속(501)은 동굴형 게이트 스페이스(401)의 각각의 제2 부분을 채우고, 제1 일함수 금속(501)으로 덮인 두개의 인접한 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(401) 각각의 간격은 1nm 이상이고; 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 화학 기상 증착(CVD) 공정에 의해, 적어도 복수의 게이트 올 어라운드 채널(102) 전부를 덮는 높이로 복수의 게이트 개구부(401)를 채우는 제1 탄소계 마스크(701)를 형성하고; 제1 영역(PFET 영역) 및 제2 영역(NFET 영역)에서, 복수의 게이트 개구부(401) 상의 높이까지, 제1 탄소계 마스크(701)의 상면 상에 상면이 평탄화된 제2 탄소계 마스크(702)를 형성하고; 제2 영역(NFET 영역)에서, 포토리소그래피 공정 및 이방성 식각 공정을 통해 제1 및 제2 탄소계 마스크(701, 702)를 제거하고, 제1 영역(PFET 영역)에 남아 있는 제1 및 제2 탄소계 마스크(701R, 702R)를 식각 마스크로서 이용하여, 제2 영역(NFET 영역)에서 제1 일함수 금속(501)을 식각하여 제거하고; 제1 영역(PFET 영역)에 남아 있는 제1 및 제2 탄소계 마스크(701R, 702R)를 제거하고; 제2 영역(NFET 영역)에서 유전체층(301) 상에 제2 일함수 금속(502)을 형성하고, 제1 영역(PFET 영역)에서 제1 일함수 금속(501) 상에 제2 일함수 금속(502)을 형성할 수 있다.
반도체 기판(100)은 액티브 핀(101)을 포함하거나 포함하지 않을 수 있다. 그러나 실시예들이 상술한 단계와 순서에 제한되지는 않는다. 많은 단계들이 상술한 단계 전, 사이, 또는 후에 적용될 수 있다.
제2 일함수 금속(502)을 형성하기 전에, 제1 영역(PFET 영역)에서, 동굴형 게이트 스페이스(402)를 완전히 채우도록 제1 일함수 금속(501)을 추가적으로 형성할 수 있다. 도시되지는 않았지만, 몇몇 실시예에서, 제1 영역(PFET 영역)의 동굴형 게이트 스페이스(402)에 제1 일함수 금속(501)을 채울 때, 제2 영역(NFET 영역) 역시 제1 일함수 금속(501)이 형성될 수 있다. 전술한 바와 같이, 제1 일함수 금속(501)으로 덮인 두개의 인접한 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402) 각각의 간격은 1nm 이상, 예를 들어, 1nm 내지 8nm일 수 있다. 따라서, 동굴형 게이트 스페이스(402)의 간격을 제1 일함수 금속(501)으로 채우는 경우, 제2 영역(NFET 영역)에 형성된 제2 일함수 금속(502)은 1nm 내지 8nm 두께의 제1 일함수 금속(501)의 물질을 포함하는 얇은 층을 포함할 수 있다. 이어서, 주로 제2 일함수 금속(502)의 물질을 포함하는 두꺼운층이 제1 일함수 금속(501)의 물질을 포함하는 얇은 층 상에 형성될 수 있다. 즉 제2 일함수 금속(502)은 다중층을 포함할 수 있다. 예를 들어, 제1 일함수 금속(501)은 TiN을 포함할 수 있다. 예를 들어, 제2 일함수 금속(502)은 TiN/TiAlC/TiN을 포함할 수 있다.
몇몇 실시예에서, 게이트 올 어라운드 반도체 장치는 PFET 영역에서 게이트 올 어라운드 채널(102)의 유전체층(301)을 둘러싸는 p-타입 일함수 금속(PWFM)과 NFET 영역에서 게이트 올 어라운드 채널(102)의 유전체층(301)을 둘러싸는 n-타입 일함수 금속(NWFM)을 포함할 수 있다. n-타입 일함수 금속(NWFM)은 적어도 두께가 1 nm 내지 8nm 인(예를 들어, 1nm 내지 5nm의 범위를 갖는) p-타입 일함수 금속(PWFM)이 포함된 다중층을 포함할 수 있다.
비록 도면은, 제1 영역(PFET)과 제2 영역(NFET)이 구분되도록, 제1 영역(PFET)의 게이트 올 어라운드 반도체 구조와 제2 영역(NFET)의 게이트 올 어라운드 반도체 구조를 과장되게 이격시켜 도시하였으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, PFET 영역에서 p-타입 일함수 금속을 포함하는 게이트 올 어라운드 채널(102) 중 하나와, NFET 영역에서 n-타입 일함수 금속을 포함하는 게이트 올 어라운드 채널(102) 중 하나 사이의 간격은 게이트 올 어라운드 채널(102)의 너비의 절반, 유전체층(301)의 두께, 및 p-타입 일함수 금속의 두께의 두배보다 작을 수 있다.
도 6 및 도 7에 도시된 바와 같이, 제1 일함수 금속(501)에 덮인 두개의 인접한 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402) 각각의 간격은 1nm 이상일 수 있다. 따라서, 몇몇 실시예에서, 식각액은 이러한 간격을 통과하여, PFET 영역으로 현저히 침투되지 않은 채, NFET 영역의 제1 일함수 금속(501)을 제거할 수 있다. 다시 말해서, PFET 영역의 제1 탄소계 마스크(701R)의 하부에 작은 언더컷만 형성한 채로, NFET 영역의 제1 일함수 금속(501)을 제거할 수 있다.
그러나, 종래의 공정에서, NFET 영역 내의 제1 일함수 금속(501)을 제거하기 위해서, 제1 일함수 금속(501)에 덮인 두개의 인접한 게이트 올 어라운드 채널(102) 사이의 동굴형 게이트 스페이스(402) 사이의 간격이 없거나 매우 좁기 때문에, 제2 방향(Y 방향)으로의 제1 일함수 금속(501)의 레터럴 식각(lateral etching)이 요구될 수 있다. NFET 영역에서 제1 일함수 금속(501)을 완전히 제거하기 위해 요구되는 제2 방향(Y 방향)의 레터럴 식각 길이는, 제2 방향(Y 방향)으로의 게이트 올 어라운드 채널(102)의 폭의 절반, 유전체층(301)의 두께, 및 p-타입 일함수 금속(PWFM)의 두께와 거의 동일할 수 있다. 즉, 종래의 공정에서, NFET 영역에서 제1 일함수 금속(501)이 완전히 제거될 때, PFET 영역에서의 제1 일함수 금속(501)은 제2 방향(Y 방향)으로의 게이트 올 어라운드 채널(102)의 너비의 절반, 유전체층(301)의 두께, 및 p-타입 일함수 금속의 두께와 동일한 길이로 레터럴 식각될 수 있다.
그러므로, PFET 영역에서 제1 일함수 금속(501)을 포함하는 게이트 올 어라운드 채널(102)과, NFET 영역에서 이와 인접한 제1 일함수 금속(501)을 포함하는 게이트 올 어라운드 채널(102) 사이의 공간이, 게이트 올 어라운드 채널(102)의 너비의 절반, 유전체층(301)의 두께, 및 제1 일함수 금속(501)의 두께의 두배보다 좁은 경우, NFET 영역에서 제1 일함수 금속(501)을 완전히 제거하면, PFET 영역의 제1 일함수 금속(501)이 과도하게 많이 식각되고, 손상을 입을 수 있다.
게이트 올 어라운드 반도체 장치의 최종 구조에서, 제2 일함수 금속(502)의 두께는 제1 일함수 금속(501)의 두께와 거의 동일할 수 있다. 따라서, 제조 공정의 중간 단계에서, PFET 영역의 제1 일함수 금속(501)을 포함하는 게이트 올 어라운드 채널(102)과 NFET 영역의 제1 일함수 금속(501)을 포함하는 게이트 올 어라운드 채널(102) 사이의 간격은, 게이트 올 어라운드 반도체 장치의 최종 구조에서, PFET 영역의 제1 일함수 금속(501)을 포함하는 게이트 올 어라운드 채널(102)과 NFET 영역의 제2 일함수 금속(502)을 포함하는 게이트 올 어라운드 채널(102) 사이의 간격과 거의 동일할 수 있다.
따라서, 종래의 공정으로는 PFET 영역의 p-타입 일함수 금속(PWFM)을 과도하게 제거하거나 p-타입 일함수 금속(PWFM)에 손상을 가하지 않고서는, PFET 영역에서 p-타입 일함수 금속(PWFM)을 포함하는 게이트 올 어라운드 채널(102)과, NFET 영역에서 n-타입 일함수 금속(NWFM)을 포함하는 게이트 올 어라운드 채널(102) 사이의 간격을 게이트 올 어라운드 채널(102)의 절반, 유전체층(301)의 두께, 및 p-타입 일함수 금속(PWFM)의 두께의 두배보다 작도록 형성할 수 없다.
리소그래피가 변형되면, 전술한 치수를 갖는 게이트 올 어라운드 반도체 장치를 제조하기 위한 종래의 방법의 성능은 제한될 수 있다. NFET 영역에서 PFWM을 완전히 제거하기 위해, 과도한 레터럴 식각이 요구되기 때문에, 상술한 종래의 공정은 PFET 영역에서 p-타입 일함수 금속(PWFM)을 포함하는 게이트 올 어라운드 채널(102) 중 하나와, 이와 인접하고 NFET 영역에서 n-타입 일함수 금속(NWFM)을 포함하는 게이트 올 어라운드 채널(102) 사이의 간격이 게이트 올 어라운드 채널(102)의 폭의 절반, 유전체층(301)의 두께, 및 p-타입 일함수 금속(PWFM)의 두께의 두배보다 작은 간격을 갖도록 게이트 올 어라운드 반도체 장치를 제조할 수 없다.
본 발명의 몇몇 실시예에 따른 방법에 의하면, 이러한 과도한 레터럴 식각 문제를 극복할 수 있고, 게이트 올 어라운드 반도체 장치의 면적을 감소시킬 수 있다. 몇몇 실시예에 따르면, 게이트 올 어라운드 반도체 장치는 PFET 영역에서 각각의 게이트 올 어라운드 채널(102)의 유전체층(301) 상에, 유전체층(301)을 둘러싸도록 형성되는 p-타입 일함수 금속(PWFM)과, NFET 영역에서 각각의 게이트 올 어라운드 채널(102)의 유전체층(301) 상에 형성되고, 유전체층(301)을 둘러싸도록 형성되는 n-타입 일함수 금속(NWFM)을 포함할 수 있다. 이때, n-타입 일함수 금속(NWFM)은, p-타입 일함수 금속(PWFM)의 물질을 포함하고 1 nm 내지 8 nm 의 두께를 갖는(예를 들어, 두께가 1 nm 내지 5nm 범위를 갖는) 하나의 층이 포함된 다중층일 수 있다. 그리고, PFET 영역에서 p-타입 일함수 금속(PWFM)을 포함하는 게이트 올 어라운드 채널(102) 중 하나와, 이와 인접한 NFET 영역의 n-타입 일함수 금속(NWFM)을 포함하는 게이트 올 어라운드 채널(102) 중 하나 사이의 간격은, 게이트 올 어라운드 채널(102)의 너비의 절반, 유전체층(301)의 두께, 및 p-타입 일함수 금속(PWFM)의 두께의 두배보다 작을 수 있다.
p-타입 일함수 금속(PWFM)은, 예를 들어, 텅스텐 나이트라이드(WN), 루테늄 나이트라이드(RuN), 몰리브데넘 나이트라이드(MoN), 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN), 티타늄 알루미늄 나이트라이드(TiAlN), 탄탈럼 알루미늄 나이트라이드(TaAlN), 텅스텐 카바이드(WC), 탄탈럼 카바이드(TaC), 또는 티타늄 카바이드(TiC)를 포함할 수 있으나, 실시예들이 이에 제한되지는 않는다.
n-타입 일함수 금속(NWFM)은, 예를 들어, 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 텅스텐 알루미나이드(WAl), 탄탈럼 알루미나이드(TaAl), 하프늄 알루미나이드(HfAl), 또는 티타늄 알루미늄 카바이드(TiAlC)를 포함할 수 있으나, 실시예들이 이에 제한되지 않는다.
예를 들어, 게이트 올 어라운드 반도체 장치의 p-타입 일함수 금속(PWFM)이 TiN을 포함하고, n-타입 일함수 금속(NWFM)은 TiN/TiAlC/TiN을 포함할 수 있다.
상술한 바와 같이, 몇몇 실시예에서, 쉽게 식각될 수 있는 탄소계 마스크를, CVD 공정을 이용하여 증착하는 게이트 올 어라운드 반도체 장치, 예를 들어, 핀형 전계 효과 트랜지스터(FinFET)를 제조하는 방법이 제공된다.
또한, 몇몇 실시예에서, 탄소계 마스크가 쉽게 식각될 수 있도록, 동굴형 게이트 스페이스 각각의 크기를 1nm 이상으로 남겨둔 채로 제1 일함수 금속을 게이트 올 어라운드 채널을 둘러싸도록 증착하는 게이트 올 어라운드 반도체 장치, 예를 들어, 핀형 전계 효과 트랜지스터(FinFET)를 제조하는 방법이 제공된다.
따라서, 몇몇 실시예에 따르면, 크기가 감소된 게이트 올 어라운드 반도체 장치가 제조될 수 있다. 이러한 게이트 올 어라운드 반도체 장치에서, n-타입 일함수 금속(NWFM)은 p-타입 일함수 금속(PWFM)의 물질을 포함하는 하나의 얇은 층이 포함된 다중층을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 액티브 핀
102: 게이트 올 어라운드 채널 301: 유전체층
401: 게이트 개구부 402: 동굴형 게이트 스페이스
501: 제1 일함수 금속 502: 제2 일함수 금속
601: 제1 스페이서 602: 제2 스페이서
701: 제1 탄소계 마스크 702: 제2 탄소계 마스크

Claims (10)

  1. 제1 영역 및 상기 제1 영역에 인접한 제2 영역에서,
    제1 방향으로 연장되는 복수의 액티브 핀(active fin)과, 상기 복수의 액티브 핀 각각 상에 적층된 복수의 게이트 올 어라운드 채널(gate all around channel)과, 상기 제1 영역 및 상기 제2 영역을 가로질러 제2 방향으로 연장되고 상기 복수의 액티브 핀과 교차하는 복수의 게이트 개구부(gate opening)를 갖는 반도체 기판을 제공하되,

    상기 복수의 게이트 개구부는 상기 복수의 액티브 핀 각각과, 상기 복수의 액티브 핀 각각에 인접한 게이트 올 어라운드 채널 사이 및 인접한 두개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스(cave-like gate space)를 포함하는 반도체 기판을 제공하고,

    상기 제1 영역 및 상기 제2 영역에서, 상기 복수의 게이트 개구부 각각의 하면과 측면 상에 유전체층을 형성하되,
    상기 유전체층이 상기 복수의 게이트 올 어라운드 채널을 둘러싸도록 상기 복수의 게이트 올 어라운드 채널 상에 상기 동굴형 게이트 스페이스 각각의 제1 부분을 채우는 상기 유전체층을 형성하고,

    상기 제1 영역 및 상기 제2 영역에서, 상기 유전체층 상에 제1 일함수 금속을 상기 동굴형 게이트 스페이스 각각의 제2 부분을 채우도록 형성하고,

    상기 제1 영역 및 상기 제2 영역에서, 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해, 적어도 상기 복수의 게이트 올 어라운드 채널 전부를 덮는 높이로 상기 복수의 게이트 개구부를 채우는 제1 탄소계 마스크(carbon-based mask)를 형성하고,

    상기 제1 영역 및 상기 제2 영역에서, 상기 복수의 게이트 개구부 상의 높이까지, 상기 제1 탄소계 마스크의 상면 상에 제2 탄소계 마스크를 형성하고,

    상기 제2 영역에서, 상기 제1 및 제2 탄소계 마스크를 제거하고,

    상기 제1 영역에 남아 있는 상기 제1 및 제2 탄소계 마스크를 식각 마스크로 이용하여, 상기 제2 영역에서 상기 제1 일함수 금속을 식각하여 제거하고,

    상기 제1 영역에 남아 있는 상기 제1 및 제2 탄소계 마스크를 제거하고,

    상기 제2 영역에서 상기 유전체층 상에 제2 일함수 금속을 형성하고, 상기 제1 영역에서 상기 제1 일함수 금속 상에 상기 제2 일함수 금속을 형성하는 것을 포함하는 게이트 올 어라운드 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 일함수 금속을 형성한 후, 상기 제1 일함수 금속으로 덮인 인접한 두개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스 각각의 간격은 1nm 이상인 게이트 올 어라운드 반도체 장치 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 일함수 금속을 형성하기 전, 상기 제1 영역에서 상기 동굴형 게이트 스페이스가 완전히 채워지도록, 추가적인 제1 일함수 금속이 형성되는 게이트 올 어라운드 반도체 장치 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 영역에서 상기 제1 및 제2 탄소계 마스크를 제거하는 것은,

    상기 제2 탄소계 마스크 상에 실리콘 함유 반사 방지 코팅을 증착하고,
    상기 실리콘 함유 반사 방지 코팅 상에 포토레지스트 층(photoresist layer)을 스핀 코팅하고,

    포토마스크를 이용하여, 상기 포토레지스트 층을 노광(expose)하고,

    상기 노광된 포토레지스트 층을 베이킹(baking)하고 현상(develop)하여,
    상기 제1 영역을 덮는 포토레지스트 패턴(photoresist pattern)을 형성하고,

    상기 포토레지스트 패턴의 이미지를 상기 실리콘 함유 반사 방지 코팅으로 전사(transferring)하고,

    상기 제2 영역에서, 상기 제1 및 제2 탄소계 마스크를 제거하기 위해, 상기 이미지가 전사된 실리콘 함유 반사 방지 코팅을 식각 마스크로 이용하여 이방성 식각(anisotropic etching)을 수행하는 것을 포함하는 게이트 올 어라운드 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 제2 영역에서 상기 제1 일함수 금속을 제거한 후, 상기 제1 영역에서 남아있는 상기 제1 탄소계 마스크 하에 형성된 상기 제1 일함수 금속의 언더컷(undercut)은 5nm 이하인 게이트 올 어라운드 반도체 장치 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 일함수 금속은 티타늄 나이트라이드(TiN: titanium nitride)을 포함하는 p-타입 일함수 금속(p-type work function metal)이고,

    상기 제2 일함수 금속은 티타늄 나이트라이드(TiN)/티타늄 알루미늄 카바이드(TiAlC: titanium aluminum carbide)/티타늄 나이트라이드(TiN)를 포함하는 n-타입 일함수 금속(n-type workfunction metal)인 게이트 올 어라운드 반도체 장치 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 영역 및 상기 제2 영역에서, 화학 기상 증착(CVD) 공정에 의해, 상
    기 제1 탄소계 마스크를 형성할 때, 상기 제1 탄소계 마스크는 상기 동굴형 게이트
    스페이스에 채워지지 않는 게이트 올 어라운드 반도체 장치 제조 방법.
  8. 제1 영역, 및 상기 제1 영역과 인접한 제2 영역을 가로질러 연장되는 복수의 게이트 개구부(gate opening)와, 상기 각각의 복수의 게이트 개구부내에서 반도체 기판 상에 적층되는 복수의 게이트 올 어라운드 채널을 갖는 상기 반도체 기판을 제공하고,

    상기 복수의 게이트 개구부는 상기 반도체 기판과 상기 반도체 기판에 인접한 게이트 올 어라운드 채널 사이 및 인접한 두 개의 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스(cave-like gate space)를 포함하고,

    상기 제1 영역 및 상기 제2 영역에서, 상기 복수의 게이트 개구부의 하면과 측면 상에 유전체층을 형성하고,
    상기 복수의 게이트 올 어라운드 채널 상에 상기 복수의 게이트 올 어라운드 채널을 둘러싸도록 상기 동굴형 게이트 스페이스 각각의 제1 부분을 채우는 상기 유전체층을 형성하고,


    상기 제1 영역 및 상기 제2 영역에서, 상기 유전체층 상에 제1 일함수 금속을 상기 동굴형 게이트 스페이스의 각각의 제2 부분을 채우도록 형성하고,
    상기 제1 일함수 금속으로 덮인 두개의 인접한 게이트 올 어라운드 채널 사이의 동굴형 게이트 스페이스 각각의 간격은 1nm 이상이고,

    상기 제1 영역 및 상기 제2 영역에서, 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정에 의해, 적어도 상기 복수의 게이트 올 어라운드 채널 전부를 덮는 높이로 상기 복수의 게이트 개구부를 채우는 제1 탄소계 마스크(carbon-based mask)를 형성하고,

    상기 제1 영역 및 상기 제2 영역에서, 상기 복수의 게이트 개구부 상의 높이까지, 상기 제1 탄소계 마스크의 상면 상에 상면이 평탄화된 제2 탄소계 마스크를 형성하고,

    상기 제2 영역에서, 포토리소그래피(photolithography) 공정 및 이방성 식각(anisotropic etching) 공정을 통해 상기 제1 및 제2 탄소계 마스크를 제거하고,
    상기 제1 영역에 남아 있는 상기 제1 및 제2 탄소계 마스크를 식각 마스크로서 이용하여, 상기 제2 영역에서 상기 제1 일함수 금속을 식각하여 제거하고,
    상기 제1 영역에 남아 있는 상기 제1 및 제2 탄소계 마스크를 제거하고,
    상기 제2 영역에서 상기 유전체층 상에 제2 일함수 금속을 형성하고,
    상기 제1 영역에서 상기 제1 일함수 금속 상에 상기 제2 일함수 금속을 형성하는 것을 포함하는 게이트 올 어라운드 반도체 장치 제조 방법.
  9. 제 8항에 있어서,
    상기 제2 영역에서 상기 제1 일함수 금속을 제거한 후,
    상기 제1 영역에서 남아있는 상기 제1 탄소계 마스크 하에 형성된 상기 제1 일함수 금속의 언더컷(undercut)은 5nm 이하인 게이트 올 어라운드 반도체 장치 제조 방법.
  10. 삭제
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