CN218004866U - 半导体装置 - Google Patents

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Abstract

本实用新型提出一种半导体装置。半导体装置与相关方法可用于形成栅极结构。半导体装置包括鳍状物自基板延伸。鳍状物包括多个半导体通道层。半导体装置还包括栅极介电层，围绕每一半导体通道层。半导体通道层的最顶部的半导体通道层的上表面上的栅极介电层的第一厚度，大于最顶部的半导体通道层之下的另一半导体通道层的表面上的栅极介电层的第二厚度。

Description

半导体装置
技术领域
本实用新型实施例涉及多栅极装置，尤其涉及在最顶部的半导体通道层上形成较厚栅极介电层的方法与结构。
背景技术
电子产业对更小、更快、且可同时支持大量复杂功能的电子装置的需求持续增加。综上所述，半导体产业的持续趋势为制造低成本、高效能、与低能耗的集成电路。达成这些目标的主要方法为缩小半导体集成电路的尺寸(如最小结构尺寸)，进而改善产能并降低相关成本。然而缩小尺寸亦增加半导体制造工艺的复杂度。因此为了实现半导体集成电路的持续进展，半导体制造工艺与技术亦需类似进展。
近来导入多栅极装置以增加栅极-通道耦合而改善栅极控制、减少关闭状态电流、以及减少短通道效应。导入的多栅极装置之一为全绕式栅极晶体管。全绕式栅极晶体管的名称来自于其栅极结构完全延伸于通道周围，以提供通道的良好静电控制。全绕式栅极晶体管亦可提供高驱动电流并与公知的互补式金属氧化物半导体工艺相容。此外，其三维结构可大幅缩小尺寸并维持栅极控制且缓解短通道效应。
然而全绕式栅极晶体管除了具有许多所需结构，其制作持续面临半导体集成电路尺寸缩小所造成的挑战。因此现有技术仍未完全符合所有方面的需求。
实用新型内容
本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。
本实用新型一实施例说明半导体装置，其包括鳍状物自基板延伸。在一些实施例中，鳍状物包括多个半导体通道层。在一些例子中，半导体装置包括栅极介电层，围绕每一半导体通道层。在一些实施例中，半导体通道层的最顶部的半导体通道层的上表面上的栅极介电层的第一厚度，大于最顶部的半导体通道层之下的另一半导体通道层的表面上的栅极介电层的第二厚度。
根据本实用新型其中的一个实施方式，该最顶部的半导体通道层的上表面上的该栅极介电层的第一厚度，等于该最顶部的半导体通道层的横向表面上的该栅极介电层的第三厚度。
根据本实用新型其中的一个实施方式，该最顶部的半导体通道层的上表面上的该栅极介电层的第一厚度，等于该最顶部的半导体通道层的横向表面与下表面上的该栅极介电层的第三厚度。
根据本实用新型其中的一个实施方式，该另一半导体通道层的表面上的该栅极介电层的第二厚度，大于多个所述半导体通道层的一最底部的半导体通道层的表面上的该栅极介电层的第三厚度。
根据本实用新型其中的一个实施方式，该另一半导体通道层包括一中间半导体通道层，其夹设于该最顶部的半导体通道层与该最底部的半导体通道层之间。
在另一实施例中，半导体装置包括鳍状物单元，其包括多个外延层。在一些实施例中，半导体装置还包括混合鳍状物，与鳍状物单元相邻。在一些例子中，外延层各自与混合鳍状物隔有距离。在一些例子中，半导体装置还包括栅极介电层，其包覆半导体装置的通道区中的每一外延层。在一些实施例中，外延层的最顶部的外延层的第一表面上的栅极介电层的第一厚度，大于最顶部的外延层之下的外延层的至少一外延层的第二表面上的栅极介电层的第二厚度。
根据本实用新型其中的一个实施方式，该最顶部的外延层的第一表面包括该最顶部的外延层的上表面。
根据本实用新型其中的一个实施方式，该最顶部的外延层的第三表面上的该栅极介电层的第三厚度等于该最顶部的外延层的第一表面上的该栅极介电层的第一厚度。
根据本实用新型其中的一个实施方式，该最顶部的外延层的第三表面包括该最顶部的外延层的横向表面或该最顶部的外延层的下表面。
根据本实用新型其中的一个实施方式，该最顶部的外延层之下的该至少一外延层的第二表面上的该栅极介电层的第二厚度，大于多个所述外延层的一最底部的外延层的第三表面上的该栅极介电层的第三厚度。
附图说明
图1为一些实施例中，多栅极装置的简化俯视布局图。
图2为一些实施例中，制作多栅极装置的方法的流程图。
图3、图4、图5及图6为一些实施例中，半导体装置于图2的方法的不同工艺阶段沿着实质上平行于图1的剖面BB’的平面的剖视图。
图7、图8、图9及图10为一些实施例中，图5的鳍状物其最顶部、中间、与最底部的外延层的放大图。
图11为一些实施例中，图5的鳍状物的最顶部、中间、与最底部的外延层的放大图，其包括金属栅极层。
附图标记如下：
AA’,BB’:剖面
D:距离
S:空间
T,T1,T2,T3,T4,T5:厚度
100:多栅极装置
104:鳍状物单元
105,107:源极/漏极结构
108:栅极结构
110,306:混合鳍状物
200:方法
202,204,204-1,204-2,206:步骤
300:装置
302:基板
302A:基板部分
304:鳍状物
312:外延层
314:浅沟槽隔离结构
316,317:介电层
318:高介电常数的介电层
402:界面层
502:高介电常数的栅极介电层
602:金属层
504A,504B,504C,504D:前驱物流
具体实施方式
下述详细描述可搭配附图说明，以利理解本实用新型的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或实例可实施本实用新型的不同结构。下述特定构件与排列的实施例用以简化本实用新型内容而非局限本实用新型。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本实用新型的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间相对用语如“在…下方”、“下方”、“较低的”、“上方”、“较高的”、或类似用词，用于描述附图中一些元件或结构与另一元件或结构之间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及附图中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使用的空间相对形容词也将依转向后的方向来解释。
此外，在后续内容中，给定层或其他结构的尺寸(如厚度、宽度、长度、或类似尺寸)有时可以采用“实质上相同”、“相同”、或“大约”等用语说明，此类用语可理解成列举值的+/-10％内或在比较值之间。举例来说，若将尺寸A描述为“实质上等于”尺寸B，则应理解尺寸A为尺寸B的+/-10％内。在另一例中，若层状物的厚度为大约100nm，则应理解层状物的厚度可介于90nm至110nm之间。
值得注意的是，本实用新型实施例的形式为多栅极晶体管，包括形成这些晶体管所用的栅极堆叠的方法。多栅极晶体管的栅极结构形成于通道区的至少两侧上。这些多栅极装置可包括p型金属氧化物半导体装置或n型金属氧化物半导体装置的多栅极装置。此处所述的具体例子可为鳍状场效晶体管，其名称来自于其鳍状结构。此处所述的多栅极晶体管的实施例亦可视作全绕式栅极晶体管。全绕式栅极晶体管包括栅极结构或其部分形成于通道区的四侧上(比如围绕通道区的一部分)的任何装置。此处所述的装置的实施例具有通道区位于半导体通道层中。在多种实施例中，半导体通道层可包括纳米片通道、纳米线通道、棒状通道及/或其他合适的通道设置。此处所述的装置的实施例具有的一或多个通道区(如半导体通道层)可与单一的连续栅极结构相关。然而本技术领域中技术人员应理解此教示可用于单一通道(如单一半导体通道层)与任何数目的通道。本技术领域中技术人员应理解其他例子的半导体装置亦可得利于本实用新型实施例。
晶体管栅极结构通常包括栅极介电层与金属栅极形成于栅极介电层上。在多种例子中，栅极介电层可包括界面层与高介电常数的栅极介电层形成于界面层上。对全绕式栅极晶体管而言，可形成栅极介电层以包覆定义全绕式栅极晶体管的多个通道区所用的每一半导体通道层。在至少一些现有的全绕式栅极晶体管的实施方式中，每一半导体通道层上的栅极介电层厚度可实质上相同。在一些例子中，形成栅极介电层之后，可进行后续装置工艺的部分如蚀刻工艺及/或清洁工艺(如湿式清洁工艺)。如此一来，蚀刻工艺及/或清洁工艺可能损伤全绕式栅极晶体管装置的最顶部的半导体通道层上的栅极介电层。由于最顶部的半导体通道层最直接暴露至蚀刻工艺及/或清洁工艺，可能发生上述损伤。在至少一些例子中，损伤的栅极介电层之下的最顶部的半导体通道层本身可能损伤。在多种例子中，此损伤可能增加漏电流并劣化装置效能。
本实用新型实施例与现有技术相较下可提供优点，但应理解其他实施例可提供不同优点，此处不必说明所有优点，且所有实施例不必具有特定优点。举例来说，此处说明的实施例包括多栅极装置(如全绕式栅极晶体管)所用的栅极结构与其形成方法。在多种实施例中，多个通道层的最顶部的半导体通道层上的栅极介电层，可比位于最顶部的半导体通道层之下的一或多个其他半导体通道层上的栅极介电层厚。在一些例子中，亦可形成较厚的栅极介电层于最顶部的半导体通道层之下的至少一半导体通道层上。一般而言，多种实施例可采用热原子层沉积工艺沉积较厚的栅极介电层(如界面层与高介电常数的栅极介电层)，以沿着最顶部的半导体通道层的上表面、横向或侧表面、下表面、或上述的组合提供较厚的栅极介电层，并视情况沿着最顶部的半导体通道层之下的至少一半导体通道层的上表面、横向或侧表面、下表面、或上述的组合提供较厚的栅极介电层。在一些例子中，栅极介电层的沉积方法可采用一或多道沉积工艺。在多种实施例中，沉积较厚的栅极介电层于最顶部的半导体通道层上，可保护最顶部的半导体通道层免于后续蚀刻工艺及/或清洁工艺可能造成的损伤，进而避免漏电流增加与装置效能劣化。在一些例子中，可采用电子束检测扫描法轻易确认最顶部的半导体通道层上的较厚栅极介电层所减少的缺陷。在多种例子中，最顶部的半导体通道层上的较厚栅极介电层亦可降低栅极至通道的电容以减少交流电延迟。此外，可沉积较厚栅极介电层于最顶部的半导体通道层上，而不增加工艺复杂度。本技术领域中技术人员在本实用新型实施例的教示下，可轻易理解其他实施例与优点。
为了下述说明，图1提供多栅极装置100的简化俯视图。在多种实施例中，多栅极装置100可包括鳍状场效晶体管装置、全绕式栅极晶体管、或其他种类的多栅极装置。多栅极装置100可包括多个鳍状物单元104与混合鳍状物110、栅极结构108位于鳍状物单元104与混合鳍状物110之上与周围、以及源极/漏极结构105及107形成于栅极结构108的两侧并与栅极结构108相邻的源极/漏极区中，其中源极/漏极结构105及107形成于鳍状物单元104之中、之上及/或周围。多栅极装置100的通道区可包括多个半导体通道层(当多栅极装置100包括全绕式栅极晶体管时)，且半导体通道层位于鳍状物单元104中、位于栅极结构108之下、且沿着实质上平行于图1的剖面AA’的平面。在一些实施例中，侧壁间隔物亦可形成于栅极结构108的侧壁上。多栅极装置100的多种其他结构将搭配图2详述于下。
图2为多种实施例中，制作半导体装置300(包括多栅极装置)的方法200。方法200的下述内容说明全绕式栅极晶体管的制作方法。然而应理解方法200在不偏离本实用新型实施例的范畴下，同样可用于其他种类的多栅极装置，或多栅极装置所实施的其他种类装置。在一些实施例中，方法200可用于制作图1所示的上述多栅极装置100。因此上述的一或多个实施例所述的多栅极装置100亦可用于方法200。应理解方法200的步骤具有互补式金属氧化物半导体技术工艺流程的特征，因此仅简述于此。此外，可在方法200之前、之后及/或之中进行额外步骤。
值得注意的是在一些实施例中，半导体装置300可包括多种其他装置与结构，比如其他种类的装置如额外晶体管、双极接面晶体管、电阻、电容器、电感、二极管、熔丝及/或其他逻辑电路，但简化说明以利理解本实用新型实施例的实用新型概念。在一些实施例中，半导体装置300包括内连线的多个半导体装置(如晶体管)。此外，应注意方法200的工艺步骤包括搭配附图的任何说明，其仅为例示性而非局限本实用新型实施例至权利要求未实际记载处。
方法200一开始的步骤202提供基板，其包括部分制作的装置。如图3所示的一实施例，步骤202提供部分制作的装置300。图3、图4、图5及图6为一实施例中，半导体装置300沿着实质上平行于图1的剖面BB’的平面(如沿着栅极结构108的方向)的剖视图。
装置300形成于基板302上，且包括鳍状物304与混合鳍状物306。举例来说，鳍状物304可包括上述的鳍状物单元104，而混合鳍状物306可包括上述的混合鳍状物110。在一些实施例中，基板302可为半导体基板如硅基板。基板302可包括多种层状物，比如形成于半导体基板上的导电层或绝缘层。基板302可包括多种掺杂设置，端视本技术领域已知的设计需求而定。基板302亦可包括其他半导体如锗、碳化硅、硅锗、或钻石。基板302可改为包含半导体化合物及/或半导体合金。此外，基板302可视情况包含外延层、可具有应力以增进效能、可包括绝缘层上硅结构及/或具有其他合适的增进结构。
一些实施例可在形成混合鳍状物306之前，形成自基板302延伸的鳍状物304。在一些例子中，鳍状物304可包括基板部分302A(由基板302形成)与多个外延层312，而外延层312包括半导体通道层。在一实施例中，外延层312包括硅。在多种实施例中，外延层312可形成全绕式栅极晶体管的通道区，且通道区位于装置300的个别源极/漏极区之间。如上所述，外延层312可视作半导体通道层，其可用于形成全绕式栅极晶体管的通道区。在多种实施例中，半导体通道层(如外延层312或其部分)可包括纳米片通道、纳米线通道、棒状通道及/或其他合适的通道设置。在一些实施例中，半导体通道层亦可用于形成全绕式栅极晶体管的源极/漏极结构的部分。
值得注意的是，附图中的鳍状物304包括三个外延层312，其仅用于说明而非局限本实用新型实施例至权利要求未实际记载处。可以理解的是，可形成任何数目的外延层。举例来说，外延层的数目取决于全绕式栅极晶体管所用的半导体通道层所需的数目。在一些实施例中，外延层312的数目(与半导体通道层的数目)可介于3至10之间。在一些实施例中，外延层312(半导体通道层)各自的厚度T可为约5nm至15nm，而相邻的外延层312(半导体通道层)之间的空间S可为约5nm至15nm。如上所述，外延层312可作为后续形成的多栅极装置(如全绕式栅极晶体管)所用的通道区，且外延层312的厚度与相邻的外延层312之间的空间选择至少部分取决于装置效能考虑。
在多种实施例中，鳍状物304与其对应的半导体通道层(外延层312)的形成方法，可为先成长第一组成的层状物与第二组成的层状物交错的外延层堆叠。第一组成的层状物可包括半导体通道层(可含硅的外延层312)，而第二组成的层状物可包括虚置层(如硅锗虚置层)。在一些实施例中，外延成长外延层堆叠的方法可为分子束外延工艺、化学气相沉积工艺、有机金属化学气相沉积工艺、其他合适的外延成长工艺、或上述的组合。
在形成第一组成的外延层(比如可含硅的外延层312)与第二组成的外延层(比如硅锗虚置层)之后，可形成硬掩模层于装置300上。在一些实施例中，硬掩模层包括氧化物层(如含氧化硅的垫氧化物层)与氮化物层(如含氮化硅的垫氮化物层)位于氧化物层上。在一些例子中，氧化物层可包括热成长的氧化物、化学气相沉积所沉积的氧化物及/或原子层沉积所沉积的氧化物，而氮化物层可包括化学气相沉积或其他合适技术所沉积的氮化物层。一般而言，一些实施例的硬掩模层可包括含氮化物的材料，其沉积方法可为化学气相沉积、原子层沉积、物理气相沉积、或其他合适工艺。
在形成硬掩模层之后，可采用合适工艺形成鳍状物，包括光刻与蚀刻工艺。光刻工艺可包括形成光刻胶层于装置300上、曝光光刻胶至一图案、进行曝光后烘烤工艺、以及显影光刻胶以形成含光刻胶的掩模单元。在一些实施例中，图案化光刻胶以形成掩模单元的方法，可采用电子束光刻工艺。掩模单元之后可用于保护基板302的区域与形成其上的层状物，而蚀刻工艺可穿过硬掩模层、穿过第一组成与第二组成的外延层、并穿入基板302以形成沟槽余味保护的区域中，进而保留多个延伸鳍状物。鳍状物各自包括基板部分、第一组成与第二组成的外延层的部分、与硬掩模层的部分。蚀刻沟槽的方法可采用干蚀刻(如反应性离子蚀刻)、湿蚀刻及/或其他合适工艺。一些实施例可在形成鳍状物之后，移除硬掩模层(比如采用化学机械研磨工艺)。然而至少一些例子可在形成鳍状物之前移除硬掩模层。
在后续工艺时，可采用选择性蚀刻工艺进行通道层释放工艺，其可选择性移除装置300的通道区中的虚置层(如硅锗虚置层)，而半导体通道层(外延层312)维持实质上未蚀刻以提供图3所示的鳍状物304。在一些例子中，选择性移除虚置层(如硅锗虚置层)的方法可视作通道层释放工艺(比如自虚置层释放半导体通道层)。在一些实施例中，选择性蚀刻工艺可包括选择性湿蚀刻工艺。在一些例子中，选择性湿蚀刻可包括氨及/或臭氧。在一例中，选择性湿蚀刻工艺可包括氢氧化四甲基铵。在一些实施例中，选择性干蚀刻工艺可包括干式的无等离子体蚀刻工艺，比如采用
Figure BDA0003728350520000091
气体化学蚀刻系统(购自日本东京Tokyo Electron Limited)。
值得注意的是，选择性移除虚置层(硅锗虚置层)可形成间隙于装置300的通道区中的相邻的半导体通道层(外延层312)之间。举例来说，间隙可露出外延层312的表面，且之后可形成栅极结构的一或多层于露出的表面上。举例来说，栅极结构的部分(其可包括界面层、高介电常数的介电层、与一或多个金属栅极层的金属栅极堆叠)可形成于相邻的半导体通道层(外延层312)之间的间隙中。一些实施例在移除虚置层(硅锗虚置层)之后与形成栅极结构的部分之前，可进行片状物修整工艺(如蚀刻工艺)调整半导体通道层(如外延层312)的轮廓，以达半导体通道层所需的尺寸及/或所需的形状(如圆柱体(纳米线)、矩形(纳米棒)、片状(纳米片)、或类似形状)。
在形成上述鳍状物之后与进行通道释放工艺之前，可将介电材料填入夹设于鳍状物之间的沟槽，以形成浅沟槽隔离结构夹设于鳍状物之间。之后可使浅沟槽隔离结构凹陷(比如在形成混合鳍状物306之后)，以形成浅沟槽隔离结构314。在一些实施例中，用于填入沟槽的介电层可包括氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电物、上述的组合及/或本技术领域已知的其他合适材料。在多种例子中，介电层的沉积方法可为化学气相沉积工艺、次压化学气相沉积工艺、可流动的化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺及/或其他合适工艺。
在一些实施例中，可采用光刻与蚀刻工艺图案化夹设于鳍状物之间的浅沟槽隔离结构，以形成沟槽于浅沟槽隔离结构之中，且之后将形成混合鳍状物306于沟槽中。形成浅沟槽隔离结构的其他介电材料，可改为顺应性地沉积于鳍状物上，使顺应性沉积本身形成沟槽于浅沟槽隔离结构之中与相邻的鳍状物之间。不论形成方法为何，介电层316可顺应性地沉积于浅沟槽隔离结构中的沟槽之中。之后可沉积介电层317于介电层316上。一般而言，一些实施例的介电层316及317可包括氮化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、氧化硅、或其他合适材料。在一些例子中，介电层316可包括低介电常数的介电层，且介电层317可包括可流动的氧化物层。在多种例子中，介电层316及317的沉积方法可为化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、旋转涂布与烘烤工艺及/或其他合适工艺。在一些例子中，沉积介电层316及317之后可进行化学机械研磨工艺，以移除多余材料部分并平坦化装置300的上表面。
在一些实施例中，可进行凹陷工艺以移除介电层316及317的顶部。在一些实施例中，凹陷工艺可包括干蚀刻工艺、湿蚀刻工艺及/或上述的组合。在进行凹陷工艺之后，可沉积高介电常数的介电层318于凹陷的介电层316及317上，以提供混合鳍状物306。在一些实施例中，高介电常数的介电层318可包括氧化铪、氧化锆、氧化铪铝、氧化铪硅、氧化钇、氧化铝、或另一高介电常数的材料。高介电常数的介电层318的沉积方法可为化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺及/或其他合适工艺。在沉积高介电常数的介电层318之后，可进行化学机械研磨工艺以移除多余材料部分并平坦化装置300的上表面。因此在多种例子中，混合鳍状物306可定义为具有下侧部分与上侧部分，下侧部分包括介电层316及317的凹陷部分，而上侧部分包括高介电常数的介电层318。在一些例子中，混合鳍状物306可改称作双层介电物，其具有高介电常数的上侧部分与低介电常数的下侧部分。在一些例子中，上侧部分与下侧部分的高度比例可为约1/20至20/1。在一些实施例中，混合鳍状物306在后续工艺时，可有效避免相邻鳍状物上的源极/漏极外延层产生不想要的横向合并。
在形成混合鳍状物306之后，可使浅沟槽隔离结构凹陷以提供浅沟槽隔离结构314。如图3所示的例子，凹陷的浅沟槽隔离结构314可使鳍状物304与混合鳍状物306延伸高于浅沟槽隔离结构314。在一些实施例中，凹陷工艺可包括干蚀刻工艺、湿蚀刻工艺及/或上述的组合。在一些实施例中，使浅沟槽隔离结构314凹陷的步骤亦露出鳍状物304的每一外延层(如外延层312)。换言之，使浅沟槽隔离结构314凹陷的步骤可露出第一组成的外延层(外延层312)与第二组成的外延层(虚置层)，之后可进行通道释放工艺以提供露出的鳍状物304。
如上所述，对此处所述的多种实施例所制作的多栅极晶体管(如全绕式栅极晶体管)而言，最顶部的半导体通道层上的栅极介电层，可比最顶部的半导体通道层之下的一或多个半导体通道层上的栅极介电层厚。为了达到此结构，一些实施例的相邻混合鳍状物306与外延层312(半导体通道层)的横向末端之间的距离D为关键参数而需仔细选择。如下详述，适当的距离D可定义高介电常数的栅极介电层的前驱物所流过的狭窄路径，以沉积高介电常数的栅极介电层于最顶部的半导体通道层之下的半导体通道层上。换言之，高介电常数的栅极介电层的前驱物可具有较短且较直接的路径以达最顶部的半导体通道层，其可有效提供较多的沉积时间与较厚的高介电常数的栅极介电层以用于最顶部的半导体通道层。另一方面，高介电常数的栅极介电层的前驱物具有较长且较不直接的路径以达最顶部的通道层之下的半导体通道层，其可提供较少的沉积时间与较薄的高介电常数的栅极介电层(与沉积于最顶部的半导体层上的高介电常数的栅极介电层相较)。在一些实施例中，此现象可称作“阴影效应”。一般而言，多种实施例在距离D小于或等于20nm时，可能发生阴影效应。此外，阴影效应的程度可能随着距离D变化，如下所述。
方法200的步骤204形成栅极介电层。在多种实施例中，形成栅极介电层的步骤204可包括形成界面层的步骤204-1，以及之后形成高介电常数的栅极介电层的步骤204-2。如图3及图4所示的一实施例，步骤204-1形成界面层402于外延层312(半导体通道层)以及基板部分302A的露出表面上，包括包覆(围绕)装置300的通道区中的外延层312。在一些实施例中，界面层402可包括介电材料如氧化硅、氧化铪硅、或氮氧化硅，且界面层402的形成方法可为热氧化、原子层沉积、物理气相沉积、脉冲激光沉积、化学气相沉积及/或其他合适方法。在一些例子中，界面层402的形成方法不受阴影效应影响。如此一来，一些实施例的装置300的每一半导体通道层上的界面层402的厚度实质上相同。可确认在至少一些例子中，形成界面层402可能受到阴影效应影响，因此最顶部的半导体通道层上的界面层402，比最顶部的半导体通道层之下的一或多个其他半导体通道层上的界面层402厚。然而为了下述说明的目的，假定界面层402不受阴影效应影响。
如图4及图5所示的一实施例，步骤204-2可形成高介电常数的栅极介电层502于界面层402上，包括包覆(围绕)外延层312的表面上的界面层402、形成于浅沟槽隔离结构314的上表面的部分上、以及沿着混合鳍状物306的侧壁与上表面。此处所述的高介电常数的栅极介电层所包括的介电材料，其介电常数大于热氧化硅的介电常数(约3.9)。在多种实施例中，界面层402与高介电常数的栅极介电层502可一起定义装置300所用的栅极结构的栅极介电层。在一些例子中，高介电常数的栅极介电层502可包括氧化铪。高介电常数的栅极介电层502可改为包括其他高介电常数的介电层，比如二氧化钛、氧化铪锆、三氧化二钽、硅酸铪、二氧化锆、硅酸锆、氧化镧、氧化铝、氧化锆、氧化钛、五氧化二钽、氧化钇、钛酸锶、钛酸钡、氧化钡锆、氧化铪锆、氧化铪镧、氧化铪硅、氧化镧硅、氧化铝硅、氧化铪钽、氧化铪钛、钛酸钡锶、三氧化二铝、三氧化二镧、氮化硅、氮氧化硅、上述的组合、或其他合适材料。在多种实施例中，高介电常数的栅极介电层502的形成方法可为原子层沉积、物理气相沉积、脉冲激光沉积、化学气相沉积及/或其他合适方法。
图5显示每一外延层312的表面上的界面层402之上的高介电常数的栅极介电层502的原子层沉积，其采用的前驱物流504A、504B、504C及504D。举例来说，当高介电常数的栅极介电层502包括氧化铪时，四氯化铪可作为铪前驱物。在一些其他实施例中，当高介电常数的栅极介电层502包括二氧化铪时，四(乙基甲基胺基)铪可作为铪前驱物。在多种例子中，原子层沉积工艺的一部分可将氧化剂(如水或臭氧)与铪前驱物的交错脉冲导入含有装置300的工艺腔室，以沉积高介电常数的栅极介电层502。虽然提供沉积高介电常数的栅极介电层所用的前驱物与氧化剂的一些例子，这些例子仅用于说明而非局限本实用新型实施例。举例来说，应理解当高介电常数的栅极介电层502包括上列的不同高介电常数的介电材料时，可采用其他合适的前驱物与氧化剂以沉积高介电常数的栅极介电层502。
箭头的尺寸变化用于定性地表示高介电常数的材料的前驱物(如四氯化铪)的前驱物流504A、504B、504C及504D，抵达每一外延层312的给定表面的量，由最高的前驱物流504A至最低的前驱物流504D。换言之，提供前驱物流504A、504B、504C及504D以大致说明阴影效应。在此处所述的实施例中，阴影效应造成最顶部的半导体通道层(最顶部的外延层312)上的高介电常数的栅极介电层502的厚度，可大于最顶部的半导体通道层之下的一或多个其他半导体通道层(外延层312)上的高介电常数的栅极介电层502的厚度。如上所述，相邻的混合鳍状物306与外延层312的横向末端之间的距离D，可定义高介电常数的栅极介电层的前驱物(如四氯化铪)流过的狭窄路径(用于沉积高介电常数的栅极介电层于最顶部的外延层312(最顶部的半导体通道层)之下的每一外延层312上)。对前驱物流504A而言，高介电常数的栅极介电层的前驱物具有最短且最直接的路径以抵达最顶部的外延层312的上表面与侧表面，其可有效地提供更多沉积时间与更厚的高介电常数的栅极介电层502以用于最顶部的外延层312。对前驱物流504B而言，高介电常数的栅极介电层的前驱物穿过最顶部的外延层312与混合鳍状物306之间的狭窄路径，其比前驱物流504A的路径更长且更不直接，且比前驱物流504A提供较少的沉积时间与较薄的高介电常数的栅极介电层502。对前驱物流504C而言，高介电常数的栅极介电层的前驱物穿过最顶部的外延层312与混合鳍状物306之间的狭窄路径，并穿过中间外延层312与混合鳍状物306之间的狭窄路径，其比前驱物流504B的路径更长且更不直接，且比前驱物流504A及504B提供较少的沉积时间与较薄的高介电常数的栅极介电层502。对前驱物流504D而言，高介电常数的栅极介电层的前驱物穿过最顶部的外延层312与混合鳍状物306之间的狭窄路径，穿过中间外延层312与混合鳍状物306之间的狭窄路径，并穿过最底部的外延层312与混合鳍状物306之间的狭窄路径，其比前驱物流504C的路径更长且更不直接，且比前驱物流504A、504B及504C提供较少的沉积时间与较薄的高介电常数的栅极介电层502。
虽然图5显示每一外延层312上的高介电常数的栅极介电层502具有实质上相同的厚度，但应理解由于上述的阴影效应，每一外延层312的一或多个表面上的高介电常数的栅极介电层502的厚度不同。举例来说，多种实施例的最顶部的外延层312的一或多个表面上的高介电常数的栅极介电层502的厚度，可大于中间外延层312的一或多个表面上的高介电常数的栅极介电层502的厚度。中间外延层312的一或多个表面上的高介电常数的栅极介电层502的厚度，可大于最底部的外延层312的一或多个表面上的高介电常数的栅极介电层502的厚度。
为了更清楚显示形成于每一外延层312上的高介电常数的栅极介电层502的厚度差异，图7至图10提供多种实施例的图5的鳍状物304的最顶部、中间、与最底部的外延层312的放大图。如前所述，当距离D小于或等于约20nm时可能产生阴影效应，且阴影效应的程度可随着距离D变化。考虑这一点，图7至图10提供的例子中，每一外延层312上的高介电常数的栅极介电层502的厚度(以及更一般的栅极介电层总厚度)为距离D的函数。如上所述，界面层402与高介电常数的栅极介电层502可一起定义装置300所用的栅极结构的栅极介电层，因此装置300的栅极介电层总厚度可由界面层402的厚度T1与高介电常数的栅极介电层502的厚度T2、T3、或T4的总和所定义。对此例而言，由于假定界面层402不受阴影效应影响，最顶部、中间、与最底部的外延层312上的界面层402的厚度T1可实质上相同。因此最顶部、中间、与最底部的外延层312上的栅极介电层总厚度的差异，可来自于高介电常数的栅极介电层502的厚度变化(如T2、T3及T4)。
以图7为例，距离D可介于约10nm至15nm之间，其阴影效应的程度大于距离D较大的实施例。如图所示，最顶部的外延层312的上表面与横向表面上的栅极介电层总厚度(如T1+T2)，大于最顶部的外延层312的下表面上的栅极介电层总厚度(如T1+T3)。在一些实施例中，最顶部的外延层312的上表面与横向表面上的栅极介电层总厚度(如T1+T2)介于约2.7nm至3nm之间，而最顶部的外延层312的下表面上的栅极介电层总厚度(如T1+T3)介于约2nm至2.5nm之间。在此例中，中间外延层312与最底部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T3)可实质上相同(一致)。举例来说，中间外延层312与最底部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T3)可介于约2nm至2.5nm，其实质上等于最顶部的外延层312的下表面上的栅极介电层总厚度(如T1+T3)。
以图8为例，距离D可介于约15nm至20nm之间，且阴影效应的程度小于距离D较小的实施例(如图7的例子)。如图所示，最顶部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T2)实质上相同(一致)；中间的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T4)实质上相同(一致)；且最底部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T3)实质上相同(一致)。然而虽然给定的半导体通道层(外延层312)所用的栅极介电层总厚度实质上一致，但不同半导体通道层的栅极介电层总厚度不同。举例来说，一些实施例的最顶部的外延层312上的栅极介电层总厚度(如T1+T2)可大于中间外延层312上的栅极介电层总厚度(如T1+T4)，而中间外延层312上的栅极介电层总厚度(如T1+T4)可大于最底部的外延层312上的栅极介电层总厚度(如T1+T3)。在一些实施例中，最顶部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T2)介于约2.7nm至3nm之间，中间的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T4)介于约2.2nm至2.7nm，而最底部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T3)可介于约2nm至2.5nm。在多种实施例中，最顶部的外延层312的上表面、下表面及/或横向表面上的栅极介电层总厚度(如T1+T2)，可比最顶部的外延层312之下的其他外延层312的上表面、下表面及/或横向表面上的栅极介电层的总厚度大至少0.2nm。
虽然图7及图8提供一些具体例子，比如每一外延层312上的高介电常数的栅极介电层502的厚度(与更一般的栅极介电层总厚度)为距离D的函数，这些例子并非用于局限本实用新型实施例，且其他实施例亦属可能且属于本实用新型实施例的范畴。举例来说，图9所示的实施例中的最顶部的外延层312的上表面上的栅极介电层总厚度(如T1+T2)增加，而最顶部的外延层312的横向表面上的栅极介电层总厚度(如T1+T3)与最顶部的外延层312的下表面上的栅极介电层总厚度(如T1+T3)实质上相同(一致)且小于最顶部的外延层312的上表面上的栅极介电层总厚度(如T1+T2)。此外，在图9的例子中，中间的外延层312与最底部的外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T3)可实质上彼此相同，且等于最顶部的外延层312的横向表面与下表面上的栅极介电层总厚度(如T1+T3)。值得注意的是，图9所示的栅极介电层总厚度(如T1+T2与T1+T3)可实质上如上述。在一些实施例中，图9的例子亦对应距离D小于约10nm的例子，且其阴影效应的程度大于图7的例子。然而值得进一步注意的是，若距离D远小于10nm，则可能无法完全沉积高介电常数的栅极介电层502于最顶部的外延层312的横向表面与下表面；中间的外延层312的上表面、下表面、与横向表面；以及最底部的外延层312的上表面、下表面、与横向表面的一或多者之上。
在另一例中，图10所示的实施例中的最顶部外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T2)实质上相同或一致；中间外延层312的上表面、下表面、与横向表面上的栅极介电层总厚度(如T1+T4)实质上相同或一致；而最底部的外延层312的上表面与横向表面上的栅极介电层总厚度(如T1+T4)实质上相同或一致。最底部的外延层312的下表面上的栅极介电层总厚度(如T1+T3)小于最底部的外延层312的上表面与横向表面上的栅极介电层总厚度(如T1+T4)。此外在图10的例子中，最顶部的外延层312上的栅极介电层总厚度(如T1+T2)大于中间外延层上的栅极介电层总厚度(如T1+T4)，而中间外延层上的栅极介电层总厚度(如T1+T4)实质上等于最底部的外延层312的上表面与横向表面上的栅极介电层总厚度(如T1+T4)且亦大于最底部的外延层312的下表面上的栅极介电层总厚度(如T1+T3)。值得注意的是，图10所示的栅极介电层总厚度(如T1+T2、T1+T3、与T1+T4)可实质上与前述相同。在一些实施例中，图10的例子可对应距离D大于约20nm的情况，其阴影效应更小于图8的例子。然而值得进一步注意的是若距离D远大于20nm，则可能完全损失阴影效应，造成最顶部、中间、与最底部的外延层312的上表面、下表面、与横向表面上的高介电常数的栅极介电层502的沉积实质上一致，进而提供实质上一致的栅极介电层总厚度于每一外延层312上。
为了避免疑虑，图7至图10所示的多个实施例可同时形成于基板302上。举例来说，可制作第一全绕式栅极晶体管于基板302上，其距离D可介于约15nm至20nm之间。因此在此例中，第一全绕式栅极晶体管的最顶部、中间、与最底部的外延层312的栅极介电层总厚度，可与图7所提供的例子实质上相同。此外，此例中的第二全绕式栅极晶体管的最顶部、中间、与最底部的外延层312的栅极介电层总厚度，可与图8所提供的例子实质上相同。类似地，一些实施例中的其他全绕式栅极晶体管具有其他轮廓的栅极介电层总厚度(如图9及图10所示)，其亦可形成于相同基板302上，如此例的第一全绕式栅极晶体管与第二全绕式栅极晶体管。
在步骤204形成栅极介电层之后，方法200的步骤206形成金属栅极层以完成装置300所用的栅极结构。一些实施例在形成栅极介电层之后与形成金属栅极层之前，可进行蚀刻工艺及/或清洁工艺(如湿式清洁工艺)。由于较厚的栅极介电层总厚度至少沉积于最顶部的外延层312上，可保护最顶部的外延层312免于蚀刻工艺及/或清洁工艺造成的任何可能损伤，进而避免漏电流增加与装置300的效能劣化。不论是否进行蚀刻工艺及/或清洁工艺，形成于最顶部的外延层312上的栅极介电层的总厚度较厚，可降低栅极至通道的电容而减少交流电延迟。
如图5及图6所示的一实施例，步骤206形成含有金属层602的金属栅极于高介电常数的栅极介电层502上，而金属层602可包覆(围绕)高介电常数的栅极介电层502(其包覆外延层312)。如图所示，金属层602可合并于相邻的外延层312之间，而金属层602可接触混合鳍状物306的侧壁。在一些实施例中，金属层602可包括金属、金属合金、金属硅化物、或上述的组合。在沉积金属层602之后，可进行化学机械研磨工艺以移除沉积的金属层的多余部分，进而平坦化装置300的上表面。在一些例子中，化学机械研磨工艺之后进行凹陷工艺(包括湿蚀刻或干蚀刻工艺)，可相对于混合鳍状物306的上表面使金属层602的上表面凹陷。
在一些实施例中，金属层602可包括单层或多层结构，比如具有选定功函数以增进装置效能的金属层(功函数金属层)、衬垫层、湿润层、粘着层及金属合金或金属硅化物的多种组合。举例来说，金属层602可包括钛、银、铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、氮化钽、钌、钼、铝、氮化钨、铜、钨、铼、铱、钴、镍、其他合适的金属材料、或上述的组合。在多种实施例中，金属层602的形成方法可为原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀、或其他合适工艺。此外，可分别形成n型晶体管与p型晶体管所用的金属层602，其可采用不同金属层。此外，金属层602可提供n型功函数或p型功函数以作为晶体管(如全绕式栅极装置或鳍状场效晶体管装置)的栅极。在至少一些实施例中，金属层602可包括多晶硅层。对所述的全绕式栅极装置300而言，栅极结构包括部分夹设于每一外延层312(其各自形成全绕式栅极装置300的通道)之间。
可对方法200制作的装置300进行后续工艺，以形成本技术领域已知的多种结构与区域。举例来说，后续工艺可形成多种接点、通孔、与线路以及多层内连线结构(如金属层与层间介电层)于含有装置300的基板上，其设置以连接多种结构而形成含有一或多个装置(如一或多个装置300)的功能电路。在此例中，多层内连线可包括垂直内连线如通孔或接点，以及水平内连线如金属线路。多种内连线结构可采用多种导电材料如铜、钨及/或硅化物。在一例中，可采用镶嵌及/或双镶嵌工艺以形成铜相关的多层内连线结构。此外，可在方法200之前、之中、与之后实施额外工艺步骤，且方法的多种实施例可置换或省略一些上述工艺步骤。
依据上述说明，图11提供图5的鳍状物304的最顶部、中间、与最底部的外延层312的放大图，其每一外延层312所用的介电层总厚度与图7所示的介电层总厚度实质上相同，且包括金属层602。具体而言，多种实施例可提供一些通用规则，其考虑到图11的例子所确认的多种尺寸。确认的尺寸包括外延层312(半导体通道层)的厚度T，相邻的外延层312之间的空间S、沿着最顶部的外延层312的上表面的栅极介电层的总厚度(T1+T2)、沿着最顶部的外延层312的下表面的栅极介电层的总厚度(T1+T3)，以及位于最顶部的外延层312上的金属层602的厚度T5。为了说明目的，沿着最顶部的外延层312的下表面的栅极介电层总厚度(如T1+T3)的规则，可通用于任何外延层312的任何表面(上表面、下表面、与横向表面)，除了最顶部的外延层312的上表面。因此在第一规则中，沿着最顶部的外延层312的下表面的栅极介电层总厚度，以及更一般的任何外延层312的任何表面(除了最顶部的外延层312的上表面)上的栅极介电层总厚度，可大于或等于约2nm。在另一规则中，沿着最顶部的外延层312的上表面的栅极介电层总厚度可大于或等于约2.7nm，因为蚀刻或清洁可能造成的损伤增加，如上所述。此外，沿着最顶部的外延层312的上表面的栅极介电层总厚度，可小于或等于约70％的外延层312的厚度T。在第四规则中，相邻的外延层312之间的空间S可小于或等于约4倍的外延层312的厚度T，且大于或等于约2倍的外延层312的厚度T，以容纳金属栅极的金属层602与栅极介电层(如界面层402与高介电常数的栅极介电层502)的总厚度。在另一规则中，最顶部的外延层312上的金属层602的厚度T5，可小于或等于约4倍的外延层312的厚度T，且可大于或等于约1.5倍的外延层312的厚度T。尽管已参考实施例说明上述规则，比如每一外延层312的介电层总厚度实质上与图7所示相同。但应理解这些规则同样可用于外延层312上的介电层厚度不同的其他实施例(如图8至图10的例子或此处未提及的其他实施例)。
此处所述的多种实施例与现有技术相较，可提供多种优点。可以理解的是，此处不必说明所有优点、所有实施例不必具有特定优点，且其他实施例可提供不同优点。举例来说，此处所述的实施例包括多栅极装置所用的栅极结构与其形成方法，其中最顶部的半导体通道层上的栅极介电层的厚度，大于最顶部的半导体通道层之下的一或多个半导体通道层上的栅极介电层的厚度。一般而言，可沿着最顶部的半导体通道层的上表面、横向或侧表面、下表面、或上述的组合沉积较厚的栅极介电层(如界面层与高介电常数的栅极介电层)，且可视情况在最顶部的半导体通道层之下的至少一半导体通道层上沉积较厚的栅极介电层(如界面层与高介电常数的栅极介电层)。在多种实施例中，沉积较厚的栅极介电层于最顶部的半导体通道层上，可保护最顶部的半导体通道层免于后续蚀刻工艺及/或清洁工艺可能造成的损伤，进而避免漏电流增加与装置效能劣化。在一些实施例中，最顶部的半导体通道层上的较厚栅极介电层，亦可减少通道至栅极的电容而减少交流电延迟。此外，可沉积较厚的栅极介电层于最顶部的半导体通道层上，而不增加工艺复杂度。本技术领域中技术人员在阅读本实用新型实施例后，应易于理解其他实施例与优点。
因此本实用新型一实施例说明半导体装置，其包括鳍状物自基板延伸。在一些实施例中，鳍状物包括多个半导体通道层。在一些例子中，半导体装置包括栅极介电层，围绕每一半导体通道层。在一些实施例中，半导体通道层的最顶部的半导体通道层的上表面上的栅极介电层的第一厚度，大于最顶部的半导体通道层之下的另一半导体通道层的表面上的栅极介电层的第二厚度。
在一些实施例中，最顶部的半导体通道层的上表面上的栅极介电层的第一厚度，等于最顶部的半导体通道层的横向表面上的栅极介电层的第三厚度。
在一些实施例中，最顶部的半导体通道层的上表面上的栅极介电层的第一厚度，等于最顶部的半导体通道层的横向表面与下表面上的栅极介电层的第三厚度。
在一些实施例中，另一半导体通道层的表面上的栅极介电层的第二厚度，大于半导体通道层的最底部的半导体通道层的表面上的栅极介电层的第三厚度。
在一些实施例中，另一半导体通道层包括中间半导体通道层，其夹设于最顶部的半导体通道层与最底部的半导体通道层之间。
在一些实施例中，栅极介电层包括界面层与高介电常数的栅极介电层位于界面层上。
在一些实施例中，围绕每一半导体通道层的界面层的第三厚度实质上相同。
在一些实施例中，最顶部的半导体通道层的上表面上的高介电常数的栅极介电层的第三厚度，大于最顶部的半导体通道层之下的另一半导体通道层的表面上的高介电常数的栅极介电层的第四厚度。
在一些实施例中，半导体装置还包括混合鳍状物与鳍状物相邻。
在一些实施例中，半导体通道层的横向末端与混合鳍状物之间的横向距离小于或等于20nm。
在另一实施例中，半导体装置包括鳍状物单元，其包括多个外延层。在一些实施例中，半导体装置还包括混合鳍状物，与鳍状物单元相邻。在一些例子中，外延层各自与混合鳍状物隔有距离。在一些例子中，半导体装置还包括栅极介电层，其包覆半导体装置的通道区中的每一外延层。在一些实施例中，外延层的最顶部的外延层的第一表面上的栅极介电层的第一厚度，大于最顶部的外延层之下的外延层的至少一外延层的第二表面上的栅极介电层的第二厚度。
在一些实施例中，最顶部的外延层的第一表面包括最顶部的外延层的上表面。
在一些实施例中，最顶部的外延层的第三表面上的栅极介电层的第三厚度等于最顶部的外延层的第一表面上的栅极介电层的第一厚度。
在一些实施例中，最顶部的外延层的第三表面包括最顶部的外延层的横向表面或最顶部的外延层的下表面。
在一些实施例中，最顶部的外延层之下的至少一外延层的第二表面上的栅极介电层的第二厚度，大于外延层的最底部的外延层的第三表面上的栅极介电层的第三厚度。
在一些实施例中，最顶部的外延层之下的至少一外延层包括中间外延层，其夹设于最顶部的外延层与最底部的外延层之间。
在一些实施例中，外延层各自与混合鳍状物相隔的该距离小于或等于20nm。
在又一实施例中，半导体装置的制作方法包括形成鳍状物，其包括多个半导体通道层；以及形成混合鳍状物以与鳍状物相邻。在一些实施例中，混合鳍状物与半导体通道层的横向末端隔有距离D。在一些例子中，方法还包括沉积栅极介电层以包覆每一半导体通道层。在一些例子中，距离D在沉积栅极介电层时造成阴影效应。在一些实施例中，阴影效应造成半导体通道层的最顶部的半导体通道层的第一表面上的栅极介电层的第一厚度，大于最顶部的半导体通道层之下的至少一半导体通道层的第二表面上的栅极介电层的第二厚度。
在一些实施例中，阴影效应造成至少一半导体通道层的第二表面上的栅极介电层的第二厚度，大于半导体通道层的最底部的半导体通道层的第三表面上的栅极介电层的第三厚度。
在一些实施例中，方法还包括形成金属栅极层于栅极介电层上，以提供半导体装置所用的栅极结构。
上述实施例的特征有利于本技术领域中技术人员理解本实用新型。本技术领域中技术人员应理解可采用本实用新型作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本实用新型精神与范畴，并可在未脱离本实用新型的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一鳍状物，自一基板延伸，其中该鳍状物包括多个半导体通道层；以及
一栅极介电层，围绕每一多个所述半导体通道层，
其中多个所述半导体通道层的一最顶部的半导体通道层的上表面上的该栅极介电层的第一厚度，大于该最顶部的半导体通道层之下的另一半导体通道层的表面上的该栅极介电层的第二厚度。
2.如权利要求1所述的半导体装置，其特征在于，该最顶部的半导体通道层的上表面上的该栅极介电层的第一厚度，等于该最顶部的半导体通道层的横向表面上的该栅极介电层的第三厚度。
3.如权利要求1或2所述的半导体装置，其特征在于，该最顶部的半导体通道层的上表面上的该栅极介电层的第一厚度，等于该最顶部的半导体通道层的横向表面与下表面上的该栅极介电层的第三厚度。
4.如权利要求1或2所述的半导体装置，其特征在于，该另一半导体通道层的表面上的该栅极介电层的第二厚度，大于多个所述半导体通道层的一最底部的半导体通道层的表面上的该栅极介电层的第三厚度。
5.如权利要求4所述的半导体装置，其特征在于，该另一半导体通道层包括一中间半导体通道层，其夹设于该最顶部的半导体通道层与该最底部的半导体通道层之间。
6.一种半导体装置，其特征在于，包括：
一鳍状物单元，包括多个外延层；
一混合鳍状物，与该鳍状物单元相邻，其中多个所述外延层各自与该混合鳍状物隔有一距离；以及
一栅极介电层，包覆该半导体装置的一通道区中的每一多个所述外延层，
其中多个所述外延层的一最顶部的外延层的第一表面上的该栅极介电层的第一厚度，大于该最顶部的外延层之下的多个所述外延层的至少一外延层的第二表面上的该栅极介电层的第二厚度。
7.如权利要求6所述的半导体装置，其特征在于，该最顶部的外延层的第一表面包括该最顶部的外延层的上表面。
8.如权利要求6或7所述的半导体装置，其特征在于，该最顶部的外延层的第三表面上的该栅极介电层的第三厚度等于该最顶部的外延层的第一表面上的该栅极介电层的第一厚度。
9.如权利要求8所述的半导体装置，其特征在于，该最顶部的外延层的第三表面包括该最顶部的外延层的横向表面或该最顶部的外延层的下表面。
10.如权利要求6或7所述的半导体装置，其特征在于，该最顶部的外延层之下的该至少一外延层的第二表面上的该栅极介电层的第二厚度，大于多个所述外延层的一最底部的外延层的第三表面上的该栅极介电层的第三厚度。
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