TWI810998B - 半導體裝置與其製作方法 - Google Patents

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Abstract

半導體裝置與相關方法可用於形成閘極結構。半導體裝置包括鰭狀物自基板延伸。鰭狀物包括多個半導體通道層。半導體裝置更包括閘極介電層，圍繞每一半導體通道層。半導體通道層的最頂部的半導體通道層的上表面上的閘極介電層的第一厚度，大於最頂部的半導體通道層之下的另一半導體通道層的表面上的閘極介電層的第二厚度。

Description

半導體裝置與其製作方法
本發明實施例關於多閘極裝置，更特別關於在最頂部的半導體通道層上形成較厚閘極介電層的方法與結構。
電子產業對更小、更快、且可同時支援大量複雜功能的電子裝置的需求持續增加。綜上所述，半導體產業的持續趨勢為製造低成本、高效能、與低能耗的積體電路。達成這些目標的主要方法為縮小半導體積體電路的尺寸(如最小結構尺寸)，進而改善產能並降低相關成本。然而縮小尺寸亦增加半導體製造製程的複雜度。因此為了實現半導體積體電路的持續進展，半導體製造製程與技術亦需類似進展。
近來導入多閘極裝置以增加閘極-通道耦合而改善閘極控制、減少關閉狀態電流、以及減少短通道效應。導入的多閘極裝置之一為全繞式閘極電晶體。全繞式閘極電晶體的名稱來自於其閘極結構完全延伸於通道周圍，以提供通道的良好靜電控制。全繞式閘極電晶體亦可提供高驅動電流並與習知的互補式金氧半製程相容。此外，其三維結構可大幅縮小尺寸並維持閘極控制且緩解短通道效應。
然而全繞式閘極電晶體除了具有許多所需結構，其製作持續面臨半導體積體電路尺寸縮小所造成的挑戰。因此現有技術仍未完全符合所有方面的需求。
本發明一實施例說明半導體裝置，其包括鰭狀物自基板延伸。在一些實施例中，鰭狀物包括多個半導體通道層。在一些例子中，半導體裝置包括閘極介電層，圍繞每一半導體通道層。在一些實施例中，半導體通道層的最頂部的半導體通道層的上表面上的閘極介電層的第一厚度，大於最頂部的半導體通道層之下的另一半導體通道層的表面上的閘極介電層的第二厚度。
在另一實施例中，半導體裝置包括鰭狀物單元，其包括多個磊晶層。在一些實施例中，半導體裝置更包括混合鰭狀物，與鰭狀物單元相鄰。在一些例子中，磊晶層各自與混合鰭狀物隔有距離。在一些例子中，半導體裝置更包括閘極介電層，其包覆半導體裝置的通道區中的每一磊晶層。在一些實施例中，磊晶層的最頂部的磊晶層的第一表面上的閘極介電層的第一厚度，大於最頂部的磊晶層之下的磊晶層之至少一磊晶層的第二表面上的閘極介電層的第二厚度。
在又一實施例中，半導體裝置的製作方法包括形成鰭狀物，其包括多個半導體通道層；以及形成混合鰭狀物以與鰭狀物相鄰。在一些實施例中，混合鰭狀物與半導體通道層的橫向末端隔有距離D。在一些例子中，方法更包括沉積閘極介電層以包覆每一半導體通道層。在一些例子中，距離D在沉積閘極介電層時造成陰影效應。在一些實施例中，陰影效應造成半導體通道層的最頂部 的半導體通道層的第一表面上的閘極介電層的第一厚度，大於最頂部的半導體通道層之下的至少一半導體通道層的第二表面上的閘極介電層的第二厚度。
AA’,BB’:剖面
D:距離
S:空間
T,T1,T2,T3,T4,T5:厚度
100:多閘極裝置
104:鰭狀物單元
105,107:源極/汲極結構
108:閘極結構
110,306:混合鰭狀物
200:方法
202,204,204-1,204-2,206:步驟
300:裝置
302:基板
302A:基板部分
304:鰭狀物
312:磊晶層
314:淺溝槽隔離結構
316,317:介電層
318:高介電常數的介電層
402:界面層
502:高介電常數的閘極介電層
602:金屬層
504A,504B,504C,504D:前驅物流
圖1係一些實施例中，多閘極裝置的簡化上視布局圖。
圖2係一些實施例中，製作多閘極裝置的方法的流程圖。
圖3、4、5、及6係一些實施例中，半導體裝置於圖2的方法之不同製程階段沿著實質上平行於圖1的剖面BB’的平面的剖視圖。
圖7、8、9、及10係一些實施例中，圖5的鰭狀物304其最頂部、中間、與最底部的磊晶層312的放大圖。
圖11係一些實施例中，圖5的鰭狀物304的最頂部、中間、與最底部的磊晶層312的放大圖，其包括金屬閘極層。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複 採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在...下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
此外，在後續內容中，給定層或其他結構的尺寸(如厚度、寬度、長度、或類似尺寸)有時可以採用「實質上相同」、「相同」、或「大約」等用語說明，此類用語可理解成列舉值的+/- 10%內或在比較值之間。舉例來說，若將尺寸A描述為「實質上等於」尺寸B，則應理解尺寸A為尺寸B的+/-10%內。在另一例中，若層狀物的厚度為大約100nm，則應理解層狀物的厚度可介於90nm至110nm之間。
值得注意的是，本發明實施例的形式為多閘極電晶體，包括形成這些電晶體所用的閘極堆疊的方法。多閘極電晶體的閘極結構形成於通道區的至少兩側上。這些多閘極裝置可包括p型金氧半裝置或n型金氧半裝置的多閘極裝置。此處所述的具體例子可為鰭狀場效電晶體，其名稱來自於其鰭狀結構。此處所述的多閘極電晶體的實施例亦可視作全繞式閘極電晶體。全繞式閘極電晶體包括閘極結構或其部分形成於通道區的四側上(比如圍繞通道區的一部分)的任何裝置。此處所述的裝置的實施例具有通道區位於半導體通道層中。在多種實施例中，半導體通道層可包括奈米片通道、奈米線通道、棒狀通道、及/或其他合適的通道設置。此處所述的裝置的實施例具有的一或多個通道區(如半導 體通道層)可與單一的連續閘極結構相關。然而本技術領域中具有通常知識者應理解此教示可用於單一通道(如單一半導體通道層)與任何數目的通道。本技術領域中具有通常知識者應理解其他例子的半導體裝置亦可得利於本發明實施例。
電晶體閘極結構通常包括閘極介電層與金屬閘極形成於閘極介電層上。在多種例子中，閘極介電層可包括界面層與高介電常數的閘極介電層形成於界面層上。對全繞式閘極電晶體而言，可形成閘極介電層以包覆定義全繞式閘極電晶體的多個通道區所用的每一半導體通道層。在至少一些現有的全繞式閘極電晶體的實施方式中，每一半導體通道層上的閘極介電層厚度可實質上相同。在一些例子中，形成閘極介電層之後，可進行後續裝置製程的部分如蝕刻製程及/或清潔製程(如濕式清潔製程)。如此一來，蝕刻製程及/或清潔製程可能損傷全繞式閘極電晶體裝置的最頂部的半導體通道層上的閘極介電層。由於最頂部的半導體通道層最直接暴露至蝕刻製程及/或清潔製程，可能發生上述損傷。在至少一些例子中，損傷的閘極介電層之下的最頂部的半導體通道層本身可能損傷。在多種例子中，此損傷可能增加漏電流並劣化裝置效能。
本發明實施例與現有技術相較下可提供優點，但應理解其他實施例可提供不同優點，此處不必說明所有優點，且所有實施例不必具有特定優點。舉例來說，此處說明的實施例包括多閘極裝置(如全繞式閘極電晶體)所用的閘極結構與其形成方法。在多種實施例中，多個通道層之最頂部的半導體通道層上的閘極介電層，可比位於最頂部的半導體通道層之下的一或多個其他半導體通道層上的閘極介電層厚。在一些例子中，亦可形成較厚的閘極介電層於最頂部的半導體通道層之下的至少一半導體通道層上。一般而言，多種實施例可採用熱原子層沉積製程沉積較厚的閘極介電層(如界面層與高介電常數的閘極介電 層)，以沿著最頂部的半導體通道層的上表面、橫向或側表面、下表面、或上述之組合提供較厚的閘極介電層，並視情況沿著最頂部的半導體通道層之下的至少一半導體通道層的上表面、橫向或側表面、下表面、或上述之組合提供較厚的閘極介電層。在一些例子中，閘極介電層的沉積方法可採用一或多道沉積製程。在多種實施例中，沉積較厚的閘極介電層於最頂部的半導體通道層上，可保護最頂部的半導體通道層免於後續蝕刻製程及/或清潔製程可能造成的損傷，進而避免漏電流增加與裝置效能劣化。在一些例子中，可採用電子束檢測掃描法輕易確認最頂部的半導體通道層上的較厚閘極介電層所減少的缺陷。在多種例子中，最頂部的半導體通道層上的較厚閘極介電層亦可降低閘極至通道的電容以減少交流電延遲。此外，可沉積較厚閘極介電層於最頂部的半導體通道層上，而不增加製程複雜度。本技術領域中具有通常知識者在本發明實施例的教示下，可輕易理解其他實施例與優點。
為了下述說明，圖1提供多閘極裝置100的簡化上視圖。在多種實施例中，多閘極裝置100可包括鰭狀場效電晶體裝置、全繞式閘極電晶體、或其他種類的多閘極裝置。多閘極裝置100可包括多個鰭狀物單元104與混合鰭狀物110、閘極結構108位於鰭狀物單元104與混合鰭狀物110之上與周圍、以及源極/汲極結構105及107形成於閘極結構108的兩側並與閘極結構108相鄰的源極/汲極區中，其中源極/汲極結構105及107形成於鰭狀物單元104之中、之上、及/或周圍。多閘極裝置100的通道區可包括多個半導體通道層(當多閘極裝置100包括全繞式閘極電晶體時)，且半導體通道層位於鰭狀物單元104中、位於閘極結構108之下、且沿著實質上平行於圖1的剖面AA’的平面。在一些實施例中，側壁間隔物亦可形成於閘極結構108的側壁上。多閘極裝置100的多種其他結構將搭配圖2 詳述於下。
圖2係多種實施例中，製作半導體裝置300(包括多閘極裝置)的方法200。方法200的下述內容說明全繞式閘極電晶體的製作方法。然而應理解方法200在不偏離本發明實施例的範疇下，同樣可用於其他種類的多閘極裝置，或多閘極裝置所實施的其他種類裝置。在一些實施例中，方法200可用於製作圖1所示的上述多閘極裝置100。因此上述的一或多個實施例所述的多閘極裝置100亦可用於方法200。應理解方法200的步驟具有互補式金氧半技術製程流程的特徵，因此僅簡述於此。此外，可在方法200之前、之後、及/或之中進行額外步驟。
值得注意的是在一些實施例中，半導體裝置300可包括多種其他裝置與結構，比如其他種類的裝置如額外電晶體、雙極接面電晶體、電阻、電容器、電感、二極體、熔絲、及/或其他邏輯電路，但簡化說明以利理解本發明實施例的發明概念。在一些實施例中，半導體裝置300包括內連線的多個半導體裝置(如電晶體)。此外，應注意方法200的製程步驟包括搭配圖式的任何說明，其僅為例示性而非侷限本發明實施例至請求項未實際記載處。
方法200一開始的步驟202提供基板，其包括部分製作的裝置。如圖3所示的一實施例，步驟202提供部分製作的裝置300。圖3、4、5、及6係一實施例中，半導體裝置300沿著實質上平行於圖1的剖面BB’的平面(如沿著閘極結構108的方向)的剖視圖。
裝置300形成於基板302上，且包括鰭狀物304與混合鰭狀物306。舉例來說，鰭狀物304可包括上述的鰭狀物單元104，而混合鰭狀物306可包括上述的混合鰭狀物110。在一些實施例中，基板302可為半導體基板如矽基板。基板302可包括多種層狀物，比如形成於半導體基板上的導電層或絕緣層。基板302 可包括多種摻雜設置，端視本技術領域已知的設計需求而定。基板302亦可包括其他半導體如鍺、碳化矽、矽鍺、或鑽石。基板302可改為包含半導體化合物及/或半導體合金。此外，基板302可視情況包含磊晶層、可具有應力以增進效能、可包括絕緣層上矽結構、及/或具有其他合適的增進結構。
一些實施例可在形成混合鰭狀物306之前，形成自基板302延伸的鰭狀物304。在一些例子中，鰭狀物304可包括基板部分302A(由基板302形成)與多個磊晶層312，而磊晶層312包括半導體通道層。在一實施例中，磊晶層312包括矽。在多種實施例中，磊晶層312可形成全繞式閘極電晶體的通道區，且通道區位於裝置300的個別源極/汲極區之間。如上所述，磊晶層312可視作半導體通道層，其可用於形成全繞式閘極電晶體的通道區。在多種實施例中，半導體通道層(如磊晶層312或其部分)可包括奈米片通道、奈米線通道、棒狀通道、及/或其他合適的通道設置。在一些實施例中，半導體通道層亦可用於形成全繞式閘極電晶體的源極/汲極結構的部分。
值得注意的是，圖式中的鰭狀物304包括三個磊晶層312，其僅用於說明而非侷限本發明實施例至請求項未實際記載處。可以理解的是，可形成任何數目的磊晶層。舉例來說，磊晶層的數目取決於全繞式閘極電晶體所用的半導體通道層所需的數目。在一些實施例中，磊晶層312的數目(與半導體通道層的數目)可介於3至10之間。在一些實施例中，磊晶層312(半導體通道層)各自的厚度T可為約5nm至15nm，而相鄰的磊晶層312(半導體通道層)之間的空間S可為約5nm至15nm。如上所述，磊晶層312可作為後續形成的多閘極裝置(如全繞式閘極電晶體)所用的通道區，且磊晶層312的厚度與相鄰的磊晶層312之間的空間選擇至少部分取決於裝置效能考量。
在多種實施例中，鰭狀物304與其對應的半導體通道層(磊晶層312)的形成方法，可為先成長第一組成的層狀物與第二組成的層狀物交錯的磊晶層堆疊。第一組成的層狀物可包括半導體通道層(可含矽的磊晶層312)，而第二組成的層狀物可包括虛置層(如矽鍺虛置層)。在一些實施例中，磊晶成長磊晶層堆疊的方法可為分子束磊晶製程、化學氣相沉積製程、有機金屬化學氣相沉積製程、其他合適的磊晶成長製程、或上述之組合。
在形成第一組成的磊晶層(比如可含矽的磊晶層312)與第二組成的磊晶層(比如矽鍺虛置層)之後，可形成硬遮罩層於裝置300上。在一些實施例中，硬遮罩層包括氧化物層(如含氧化矽的墊氧化物層)與氮化物層(如含氮化矽的墊氮化物層)位於氧化物層上。在一些例子中，氧化物層可包括熱成長的氧化物、化學氣相沉積所沉積的氧化物、及/或原子層沉積所沉積的氧化物，而氮化物層可包括化學氣相沉積或其他合適技術所沉積的氮化物層。一般而言，一些實施例的硬遮罩層可包括含氮化物的材料，其沉積方法可為化學氣相沉積、原子層沉積、物理氣相沉積、或其他合適製程。
在形成硬遮罩層之後，可採用合適製程形成鰭狀物，包括微影與蝕刻製程。微影製程可包括形成光阻層於裝置300上、曝光光阻至一圖案、進行曝光後烘烤製程、以及顯影光阻以形成含光阻的遮罩單元。在一些實施例中，圖案化光阻以形成遮罩單元的方法，可採用電子束微影製程。遮罩單元之後可用於保護基板302的區域與形成其上的層狀物，而蝕刻製程可穿過硬遮罩層、穿過第一組成與第二組成的磊晶層、並穿入基板302以形成溝槽餘味保護的區域中，進而保留多個延伸鰭狀物。鰭狀物各自包括基板部分、第一組成與第二組成的磊晶層的部分、與硬遮罩層的部分。蝕刻溝槽的方法可採用乾蝕刻(如反應 性離子蝕刻)、濕蝕刻、及/或其他合適製程。一些實施例可在形成鰭狀物之後，移除硬遮罩層(比如採用化學機械研磨製程)。然而至少一些例子可在形成鰭狀物之前移除硬遮罩層。
在後續製程時，可採用選擇性蝕刻製程進行通道層釋放製程，其可選擇性移除裝置300的通道區中的虛置層(如矽鍺虛置層)，而半導體通道層(磊晶層312)維持實質上未蝕刻以提供圖3所示的鰭狀物304。在一些例子中，選擇性移除虛置層(如矽鍺虛置層)的方法可視作通道層釋放製程(比如自虛置層釋放半導體通道層)。在一些實施例中，選擇性蝕刻製程可包括選擇性濕蝕刻製程。在一些例子中，選擇性濕蝕刻可包括氨及/或臭氧。在一例中，選擇性濕蝕刻製程可包括氫氧化四甲基銨。在一些實施例中，選擇性乾蝕刻製程可包括乾式的無電漿蝕刻製程，比如採用CERTAS®氣體化學蝕刻系統(購自日本東京Tokyo Electron Limited)。
值得注意的是，選擇性移除虛置層(矽鍺虛置層)可形成間隙於裝置300的通道區中的相鄰的半導體通道層(磊晶層312)之間。舉例來說，間隙可露出磊晶層312的表面，且之後可形成閘極結構的一或多層於露出的表面上。舉例來說，閘極結構的部分(其可包括界面層、高介電常數的介電層、與一或多個金屬閘極層的金屬閘極堆疊)可形成於相鄰的半導體通道層(磊晶層312)之間的間隙中。一些實施例在移除虛置層(矽鍺虛置層)之後與形成閘極結構的部分之前，可進行片狀物修整製程(如蝕刻製程)調整半導體通道層(如磊晶層312)的輪廓，以達半導體通道層所需的尺寸及/或所需的形狀(如圓柱體(奈米線)、矩形(奈米棒)、片狀(奈米片)、或類似形狀)。
在形成上述鰭狀物之後與進行通道釋放製程之前，可將介電材料 填入夾設於鰭狀物之間的溝槽，以形成淺溝槽隔離結構夾設於鰭狀物之間。之後可使淺溝槽隔離結構凹陷(比如在形成混合鰭狀物306之後)，以形成淺溝槽隔離結構314。在一些實施例中，用於填入溝槽的介電層可包括氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃、低介電常數的介電物、上述之組合、及/或本技術領域已知的其他合適材料。在多種例子中，介電層的沉積方法可為化學氣相沉積製程、次壓化學氣相沉積製程、可流動的化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、及/或其他合適製程。
在一些實施例中，可採用光微影與蝕刻製程圖案化夾設於鰭狀物之間的淺溝槽隔離結構，以形成溝槽於淺溝槽隔離結構之中，且之後將形成混合鰭狀物306於溝槽中。形成淺溝槽隔離結構的其他介電材料，可改為順應性地沉積於鰭狀物上，使順應性沉積本身形成溝槽於淺溝槽隔離結構之中與相鄰的鰭狀物之間。不論形成方法為何，介電層316可順應性地沉積於淺溝槽隔離結構中的溝槽之中。之後可沉積介電層317於介電層316上。一般而言，一些實施例的介電層316及317可包括氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、氧化矽、或其他合適材料。在一些例子中，介電層316可包括低介電常數的介電層，且介電層317可包括可流動的氧化物層。在多種例子中，介電層316及317的沉積方法可為化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、旋轉塗佈與烘烤製程、及/或其他合適製程。在一些例子中，沉積介電層316及317之後可進行化學機械研磨製程，以移除多餘材料部分並平坦化裝置300的上表面。
在一些實施例中，可進行凹陷製程以移除介電層316及317的頂部。在一些實施例中，凹陷製程可包括乾蝕刻製程、濕蝕刻製程、及/或上述之組合。在進行凹陷製程之後，可沉積高介電常數的介電層318於凹陷的介電層316 及317上，以提供混合鰭狀物306。在一些實施例中，高介電常數的介電層318可包括氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、氧化釔、氧化鋁、或另一高介電常數的材料。高介電常數的介電層318的沉積方法可為化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、及/或其他合適製程。在沉積高介電常數的介電層318之後，可進行化學機械研磨製程以移除多餘材料部分並平坦化裝置300的上表面。因此在多種例子中，混合鰭狀物306可定義為具有下側部分與上側部分，下側部分包括介電層316及317的凹陷部分，而上側部分包括高介電常數的介電層318。在一些例子中，混合鰭狀物306可改稱作雙層介電物，其具有高介電常數的上側部分與低介電常數的下側部分。在一些例子中，上側部分與下側部分的高度比例可為約1/20至20/1。在一些實施例中，混合鰭狀物306在後續製程時，可有效避免相鄰鰭狀物上的源極/汲極磊晶層產生不想要的橫向合併。
在形成混合鰭狀物306之後，可使淺溝槽隔離結構凹陷以提供淺溝槽隔離結構314。如圖3所示的例子，凹陷的淺溝槽隔離結構314可使鰭狀物304與混合鰭狀物306延伸高於淺溝槽隔離結構314。在一些實施例中，凹陷製程可包括乾蝕刻製程、濕蝕刻製程、及/或上述之組合。在一些實施例中，使淺溝槽隔離結構314凹陷的步驟亦露出鰭狀物304的每一磊晶層(如磊晶層312)。換言之，使淺溝槽隔離結構314凹陷的步驟可露出第一組成的磊晶層(磊晶層312)與第二組成的磊晶層(虛置層)，之後可進行通道釋放製程以提供露出的鰭狀物304。
如上所述，對此處所述的多種實施例所製作的多閘極電晶體(如全繞式閘極電晶體)而言，最頂部的半導體通道層上的閘極介電層，可比最頂部的半導體通道層之下的一或多個半導體通道層上的閘極介電層厚。為了達到此結構，一些實施例的相鄰混合鰭狀物306與磊晶層312(半導體通道層)的橫向末端之 間的距離D為關鍵參數而需仔細選擇。如下詳述，適當的距離D可定義高介電常數的閘極介電層的前驅物所流過的狹窄路徑，以沉積高介電常數的閘極介電層於最頂部的半導體通道層之下的半導體通道層上。換言之，高介電常數的閘極介電層的前驅物可具有較短且較直接的路徑以達最頂部的半導體通道層，其可有效提供較多的沉積時間與較厚的高介電常數的閘極介電層以用於最頂部的半導體通道層。另一方面，高介電常數的閘極介電層的前驅物具有較長且較不直接的路徑以達最頂部的通道層之下的半導體通道層，其可提供較少的沉積時間與較薄的高介電常數的閘極介電層(與沉積於最頂部的半導體層上的高介電常數的閘極介電層相較)。在一些實施例中，此現象可稱作「陰影效應」。一般而言，多種實施例在距離D小於或等於20nm時，可能發生陰影效應。此外，陰影效應的程度可能隨著距離D變化，如下所述。
方法200的步驟204形成閘極介電層。在多種實施例中，形成閘極介電層的步驟204可包括形成界面層的步驟204-1，以及之後形成高介電常數的閘極介電層的步驟204-2。如圖3及4所示的一實施例，步驟204-1形成界面層402於磊晶層312(半導體通道層)以及基板部分302A的露出表面上，包括包覆(圍繞)裝置300的通道區中的磊晶層312。在一些實施例中，界面層402可包括介電材料如氧化矽、氧化鉿矽、或氮氧化矽，且界面層402的形成方法可為熱氧化、原子層沉積、物理氣相沉積、脈衝雷射沉積、化學氣相沉積、及/或其他合適方法。在一些例子中，界面層402的形成方法不受陰影效應影響。如此一來，一些實施例的裝置300的每一半導體通道層上的界面層402的厚度實質上相同。可確認在至少一些例子中，形成界面層402可能受到陰影效應影響，因此最頂部的半導體通道層上的界面層402，比最頂部的半導體通道層之下的一或多個其他半導體通道 層上的界面層402厚。然而為了下述說明的目的，假定界面層402不受陰影效應影響。
如圖4及5所示的一實施例，步驟204-2可形成高介電常數的閘極介電層502於界面層402上，包括包覆(圍繞)磊晶層312的表面上的界面層402、形成於淺溝槽隔離結構314的上表面的部分上、以及沿著混合鰭狀物306的側壁與上表面。此處所述的高介電常數的閘極介電層所包括的介電材料，其介電常數大於熱氧化矽的介電常數(約3.9)。在多種實施例中，界面層402與高介電常數的閘極介電層502可一起定義裝置300所用的閘極結構的閘極介電層。在一些例子中，高介電常數的閘極介電層502可包括氧化鉿。高介電常數的閘極介電層502可改為包括其他高介電常數的介電層，比如二氧化鈦、氧化鉿鋯、三氧化二鉭、矽酸鉿、二氧化鋯、矽酸鋯、氧化鑭、氧化鋁、氧化鋯、氧化鈦、五氧化二鉭、氧化釔、鈦酸鍶、鈦酸鋇、氧化鋇鋯、氧化鉿鋯、氧化鉿鑭、氧化鉿矽、氧化鑭矽、氧化鋁矽、氧化鉿鉭、氧化鉿鈦、鈦酸鋇鍶、三氧化二鋁、三氧化二鑭、氮化矽、氮氧化矽、上述之組合、或其他合適材料。在多種實施例中，高介電常數的閘極介電層502的形成方法可為原子層沉積、物理氣相沉積、脈衝雷射沉積、化學氣相沉積、及/或其他合適方法。
圖5顯示每一磊晶層312的表面上的界面層402之上的高介電常數的閘極介電層502的原子層沉積，其採用的前驅物流504A、504B、504C、及504D。舉例來說，當高介電常數的閘極介電層502包括氧化鉿時，四氯化鉿可作為鉿前驅物。在一些其他實施例中，當高介電常數的閘極介電層502包括二氧化鉿時，四(乙基甲基胺基)鉿可作為鉿前驅物。在多種例子中，原子層沉積製程的一部分可將氧化劑(如水或臭氧)與鉿前驅物的交錯脈衝導入含有裝置300的製程腔室， 以沉積高介電常數的閘極介電層502。雖然提供沉積高介電常數的閘極介電層所用的前驅物與氧化劑的一些例子，這些例子僅用於說明而非侷限本發明實施例。舉例來說，應理解當高介電常數的閘極介電層502包括上列的不同高介電常數的介電材料時，可採用其他合適的前驅物與氧化劑以沉積高介電常數的閘極介電層502。
箭頭的尺寸變化用於定性地表示高介電常數的材料的前驅物(如四氯化鉿)的前驅物流504A、504B、504C、及504D，抵達每一磊晶層312的給定表面的量，由最高的前驅物流504A至最低的前驅物流504D。換言之，提供前驅物流504A、504B、504C、及504D以大致說明陰影效應。在此處所述的實施例中，陰影效應造成最頂部的半導體通道層(最頂部的磊晶層312)上的高介電常數的閘極介電層502的厚度，可大於最頂部的半導體通道層之下的一或多個其他半導體通道層(磊晶層312)上的高介電常數的閘極介電層502的厚度。如上所述，相鄰的混合鰭狀物306與磊晶層312的橫向末端之間的距離D，可定義高介電常數的閘極介電層的前驅物(如四氯化鉿)流過的狹窄路徑(用於沉積高介電常數的閘極介電層於最頂部的磊晶層312(最頂部的半導體通道層)之下的每一磊晶層312上)。對前驅物流504A而言，高介電常數的閘極介電層的前驅物具有最短且最直接的路徑以抵達最頂部的磊晶層312的上表面與側表面，其可有效地提供更多沉積時間與更厚的高介電常數的閘極介電層502以用於最頂部的磊晶層312。對前驅物流504B而言，高介電常數的閘極介電層的前驅物穿過最頂部的磊晶層312與混合鰭狀物306之間的狹窄路徑，其比前驅物流504A的路徑更長且更不直接，且比前驅物流504A提供較少的沉積時間與較薄的高介電常數的閘極介電層502。對前驅物流504C而言，高介電常數的閘極介電層的前驅物穿過最頂部的磊晶層312與混合 鰭狀物306之間的狹窄路徑，並穿過中間磊晶層312與混合鰭狀物306之間的狹窄路徑，其比前驅物流504B的路徑更長且更不直接，且比前驅物流504A及504B提供較少的沉積時間與較薄的高介電常數的閘極介電層502。對前驅物流504D而言，高介電常數的閘極介電層的前驅物穿過最頂部的磊晶層312與混合鰭狀物306之間的狹窄路徑，穿過中間磊晶層312與混合鰭狀物306之間的狹窄路徑，並穿過最底部的磊晶層312與混合鰭狀物306之間的狹窄路徑，其比前驅物流504C的路徑更長且更不直接，且比前驅物流504A、504B、及504C提供較少的沉積時間與較薄的高介電常數的閘極介電層502。
雖然圖5顯示每一磊晶層312上的高介電常數的閘極介電層502具有實質上相同的厚度，但應理解由於上述的陰影效應，每一磊晶層312的一或多個表面上的高介電常數的閘極介電層502的厚度不同。舉例來說，多種實施例的最頂部的磊晶層312的一或多個表面上的高介電常數的閘極介電層502的厚度，可大於中間磊晶層312的一或多個表面上的高介電常數的閘極介電層502的厚度。中間磊晶層312的一或多個表面上的高介電常數的閘極介電層502的厚度，可大於最底部的磊晶層312的一或多個表面上的高介電常數的閘極介電層502的厚度。
為了更清楚顯示形成於每一磊晶層312上的高介電常數的閘極介電層502的厚度差異，圖7至10提供多種實施例的圖5的鰭狀物304的最頂部、中間、與最底部的磊晶層312的放大圖。如前所述，當距離D小於或等於約20nm時可能產生陰影效應，且陰影效應的程度可隨著距離D變化。考量這一點，圖7至10提供的例子中，每一磊晶層312上的高介電常數的閘極介電層502的厚度(以及更一般的閘極介電層總厚度)為距離D的函數。如上所述，界面層402與高介電常 數的閘極介電層502可一起定義裝置300所用的閘極結構的閘極介電層，因此裝置300的閘極介電層總厚度可由界面層402的厚度T1與高介電常數的閘極介電層502的厚度T2、T3、或T4的總和所定義。對此例而言，由於假定界面層402不受陰影效應影響，最頂部、中間、與最底部的磊晶層312上的界面層402的厚度T1可實質上相同。因此最頂部、中間、與最底部的磊晶層312上的閘極介電層總厚度的差異，可來自於高介電常數的閘極介電層502的厚度變化(如T2、T3、及T4)。
以圖7為例，距離D可介於約10nm至15nm之間，其陰影效應的程度大於距離D較大的實施例。如圖所示，最頂部的磊晶層312的上表面與橫向表面上的閘極介電層總厚度(如T1+T2)，大於最頂部的磊晶層312的下表面上的閘極介電層總厚度(如T1+T3)。在一些實施例中，最頂部的磊晶層312的上表面與橫向表面上的閘極介電層總厚度(如T1+T2)介於約2.7nm至3nm之間，而最頂部的磊晶層312的下表面上的閘極介電層總厚度(如T1+T3)介於約2nm至2.5nm之間。在此例中，中間磊晶層312與最底部的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T3)可實質上相同(一致)。舉例來說，中間磊晶層312與最底部的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T3)可介於約2nm至2.5nm，其實質上等於最頂部的磊晶層312的下表面上的閘極介電層總厚度(如T1+T3)。
以圖8為例，距離D可介於約15nm至20nm之間，且陰影效應的程度小於距離D較小的實施例(如圖7的例子)。如圖所示，最頂部的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T2)實質上相同(一致)；中間的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T4)實質上相同(一致)；且最底部的磊晶層312的上表面、下表面、與橫向表 面上的閘極介電層總厚度(如T1+T3)實質上相同(一致)。然而雖然給定的半導體通道層(磊晶層312)所用的閘極介電層總厚度實質上一致，但不同半導體通道層的閘極介電層總厚度不同。舉例來說，一些實施例的最頂部的磊晶層312上的閘極介電層總厚度(如T1+T2)可大於中間磊晶層312上的閘極介電層總厚度(如T1+T4)，而中間磊晶層312上的閘極介電層總厚度(如T1+T4)可大於最底部的磊晶層312上的閘極介電層總厚度(如T1+T3)。在一些實施例中，最頂部的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T2)介於約2.7nm至3nm之間，中間的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T4)介於約2.2nm至2.7nm，而最底部的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T3)可介於約2nm至2.5nm。在多種實施例中，最頂部的磊晶層312的上表面、下表面、及/或橫向表面上的閘極介電層總厚度(如T1+T2)，可比最頂部的磊晶層312之下的其他磊晶層312的上表面、下表面、及/或橫向表面上的閘極介電層的總厚度大至少0.2nm。
雖然圖7及8提供一些具體例子，比如每一磊晶層312上的高介電常數的閘極介電層502的厚度(與更一般的閘極介電層總厚度)為距離D的函數，這些例子並非用於侷限本發明實施例，且其他實施例亦屬可能且屬於本發明實施例的範疇。舉例來說，圖9所示的實施例中的最頂部的磊晶層312的上表面上的閘極介電層總厚度(如T1+T2)增加，而最頂部的磊晶層312的橫向表面上的閘極介電層總厚度(如T1+T3)與最頂部的磊晶層312的下表面上的閘極介電層總厚度(如T1+T3)實質上相同(一致)且小於最頂部的磊晶層312的上表面上的閘極介電層總厚度(如T1+T2)。此外，在圖9的例子中，中間的磊晶層312與最底部的磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T3)可實質 上彼此相同，且等於最頂部的磊晶層312的橫向表面與下表面上的閘極介電層總厚度(如T1+T3)。值得注意的是，圖9所示的閘極介電層總厚度(如T1+T2與T1+T3)可實質上如上述。在一些實施例中，圖9的例子亦對應距離D小於約10nm的例子，且其陰影效應的程度大於圖7的例子。然而值得進一步注意的是，若距離D遠小於10nm，則可能無法完全沉積高介電常數的閘極介電層502於最頂部的磊晶層312的橫向表面與下表面；中間的磊晶層312的上表面、下表面、與橫向表面；以及最底部的磊晶層312的上表面、下表面、與橫向表面的一或多者之上。
在另一例中，圖10所示的實施例中的最頂部磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T2)實質上相同或一致；中間磊晶層312的上表面、下表面、與橫向表面上的閘極介電層總厚度(如T1+T4)實質上相同或一致；而最底部的磊晶層312的上表面與橫向表面上的閘極介電層總厚度(如T1+T4)實質上相同或一致。最底部的磊晶層312的下表面上的閘極介電層總厚度(如T1+T3)小於最底部的磊晶層312的上表面與橫向表面上的閘極介電層總厚度(如T1+T4)。此外在圖10的例子中，最頂部的磊晶層312上的閘極介電層總厚度(如T1+T2)大於中間磊晶層上的閘極介電層總厚度(如T1+T4)，而中間磊晶層上的閘極介電層總厚度(如T1+T4)實質上等於最底部的磊晶層312的上表面與橫向表面上的閘極介電層總厚度(如T1+T4)且亦大於最底部的磊晶層312的下表面上的閘極介電層總厚度(如T1+T3)。值得注意的是，圖10所示的閘極介電層總厚度(如T1+T2、T1+T3、與T1+T4)可實質上與前述相同。在一些實施例中，圖10的例子可對應距離D大於約20nm的情況，其陰影效應更小於圖8的例子。然而值得進一步注意的是若距離D遠大於20nm，則可能完全損失陰影效應，造成最頂部、中間、與最底部的磊晶層312的上表面、下表面、與橫向表面上的高介 電常數的閘極介電層502的沉積實質上一致，進而提供實質上一致的閘極介電層總厚度於每一磊晶層312上。
為了避免疑慮，圖7至10所示的多個實施例可同時形成於基板302上。舉例來說，可製作第一全繞式閘極電晶體於基板302上，其距離D可介於約15nm至20nm之間。因此在此例中，第一全繞式閘極電晶體的最頂部、中間、與最底部的磊晶層312的閘極介電層總厚度，可與圖7所提供的例子實質上相同。此外，此例中的第二全繞式閘極電晶體的最頂部、中間、與最底部的磊晶層312的閘極介電層總厚度，可與圖8所提供的例子實質上相同。類似地，一些實施例中的其他全繞式閘極電晶體具有其他輪廓的閘極介電層總厚度(如圖9及10所示)，其亦可形成於相同基板302上，如此例的第一全繞式閘極電晶體與第二全繞式閘極電晶體。
在步驟204形成閘極介電層之後，方法200的步驟206形成金屬閘極層以完成裝置300所用的閘極結構。一些實施例在形成閘極介電層之後與形成金屬閘極層之前，可進行蝕刻製程及/或清潔製程(如濕式清潔製程)。由於較厚的閘極介電層總厚度至少沉積於最頂部的磊晶層312上，可保護最頂部的磊晶層312免於蝕刻製程及/或清潔製程造成的任何可能損傷，進而避免漏電流增加與裝置300的效能劣化。不論是否進行蝕刻製程及/或清潔製程，形成於最頂部的磊晶層312上的閘極介電層的總厚度較厚，可降低閘極至通道的電容而減少交流電延遲。
如圖5及6所示的一實施例，步驟206形成含有金屬層602的金屬閘極於高介電常數的閘極介電層502上，而金屬層602可包覆(圍繞)高介電常數的閘極介電層502(其包覆磊晶層312)。如圖所示，金屬層602可合併於相鄰的磊晶層 312之間，而金屬層602可接觸混合鰭狀物306的側壁。在一些實施例中，金屬層602可包括金屬、金屬合金、金屬矽化物、或上述之組合。在沉積金屬層602之後，可進行化學機械研磨製程以移除沉積的金屬層的多餘部分，進而平坦化裝置300的上表面。在一些例子中，化學機械研磨製程之後進行凹陷製程(包括濕蝕刻或乾蝕刻製程)，可相對於混合鰭狀物306的上表面使金屬層602的上表面凹陷。
在一些實施例中，金屬層602可包括單層或多層結構，比如具有選定功函數以增進裝置效能的金屬層(功函數金屬層)、襯墊層、濕潤層、黏著層、及金屬合金或金屬矽化物的多種組合。舉例來說，金屬層602可包括鈦、銀、鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、銅、鎢、錸、銥、鈷、鎳、其他合適的金屬材料、或上述之組合。在多種實施例中，金屬層602的形成方法可為原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍、或其他合適製程。此外，可分別形成n型電晶體與p型電晶體所用的金屬層602，其可採用不同金屬層。此外，金屬層602可提供n型功函數或p型功函數以作為電晶體(如全繞式閘極裝置或鰭狀場效電晶體裝置)的閘極。在至少一些實施例中，金屬層602可包括多晶矽層。對所述的全繞式閘極裝置300而言，閘極結構包括部分夾設於每一磊晶層312(其各自形成全繞式閘極裝置300的通道)之間。
可對方法200製作的裝置300進行後續製程，以形成本技術領域已知的多種結構與區域。舉例來說，後續製程可形成多種接點、通孔、與線路以及多層內連線結構(如金屬層與層間介電層)於含有裝置300的基板上，其設置以連接多種結構而形成含有一或多個裝置(如一或多個裝置300)的功能電路。在此例中，多層內連線可包括垂直內連線如通孔或接點，以及水平內連線如金屬線 路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物。在一例中，可採用鑲嵌及/或雙鑲嵌製程以形成銅相關的多層內連線結構。此外，可在方法200之前、之中、與之後實施額外製程步驟，且方法的多種實施例可置換或省略一些上述製程步驟。
依據上述說明，圖11提供圖5的鰭狀物304的最頂部、中間、與最底部的磊晶層312的放大圖，其每一磊晶層312所用的介電層總厚度與圖7所示的介電層總厚度實質上相同，且包括金屬層602。具體而言，多種實施例可提供一些通用規則，其考量到圖11的例子所確認的多種尺寸。確認的尺寸包括磊晶層312(半導體通道層)的厚度T，相鄰的磊晶層312之間的空間S、沿著最頂部的磊晶層312的上表面的閘極介電層的總厚度(T1+T2)、沿著最頂部的磊晶層312的下表面的閘極介電層的總厚度(T1+T3)，以及位於最頂部的磊晶層312上的金屬層602的厚度T5。為了說明目的，沿著最頂部的磊晶層312的下表面的閘極介電層總厚度(如T1+T3)的規則，可通用於任何磊晶層312的任何表面(上表面、下表面、與橫向表面)，除了最頂部的磊晶層312的上表面。因此在第一規則中，沿著最頂部的磊晶層312的下表面的閘極介電層總厚度，以及更一般的任何磊晶層312的任何表面(除了最頂部的磊晶層312的上表面)上的閘極介電層總厚度，可大於或等於約2nm。在另一規則中，沿著最頂部的磊晶層312的上表面的閘極介電層總厚度可大於或等於約2.7nm，因為蝕刻或清潔可能造成的損傷增加，如上所述。此外，沿著最頂部的磊晶層312的上表面的閘極介電層總厚度，可小於或等於約70%的磊晶層312的厚度T。在第四規則中，相鄰的磊晶層312之間的空間S可小於或等於約4倍的磊晶層312的厚度T，且大於或等於約2倍的磊晶層312的厚度T，以容納金屬閘極的金屬層602與閘極介電層(如界面層402與高介電常數的閘 極介電層502)的總厚度。在另一規則中，最頂部的磊晶層312上的金屬層602的厚度T5，可小於或等於約4倍的磊晶層312的厚度T，且可大於或等於約1.5倍的磊晶層312的厚度T。儘管已參考實施例說明上述規則，比如每一磊晶層312的介電層總厚度實質上與圖7所示相同。但應理解這些規則同樣可用於磊晶層312上的介電層厚度不同的其他實施例(如圖8至10的例子或此處未提及的其他實施例)。
此處所述的多種實施例與現有技術相較，可提供多種優點。可以理解的是，此處不必說明所有優點、所有實施例不必具有特定優點，且其他實施例可提供不同優點。舉例來說，此處所述的實施例包括多閘極裝置所用的閘極結構與其形成方法，其中最頂部的半導體通道層上的閘極介電層的厚度，大於最頂部的半導體通道層之下的一或多個半導體通道層上的閘極介電層的厚度。一般而言，可沿著最頂部的半導體通道層的上表面、橫向或側表面、下表面、或上述之組合沉積較厚的閘極介電層(如界面層與高介電常數的閘極介電層)，且可視情況在最頂部的半導體通道層之下的至少一半導體通道層上沉積較厚的閘極介電層(如界面層與高介電常數的閘極介電層)。在多種實施例中，沉積較厚的閘極介電層於最頂部的半導體通道層上，可保護最頂部的半導體通道層免於後續蝕刻製程及/或清潔製程可能造成的損傷，進而避免漏電流增加與裝置效能劣化。在一些實施例中，最頂部的半導體通道層上的較厚閘極介電層，亦可減少通道至閘極的電容而減少交流電延遲。此外，可沉積較厚的閘極介電層於最頂部的半導體通道層上，而不增加製程複雜度。本技術領域中具有通常知識者在閱讀本發明實施例後，應易於理解其他實施例與優點。
因此本發明一實施例說明半導體裝置，其包括鰭狀物自基板延伸。在一些實施例中，鰭狀物包括多個半導體通道層。在一些例子中，半導體 裝置包括閘極介電層，圍繞每一半導體通道層。在一些實施例中，半導體通道層的最頂部的半導體通道層的上表面上的閘極介電層的第一厚度，大於最頂部的半導體通道層之下的另一半導體通道層的表面上的閘極介電層的第二厚度。
在一些實施例中，最頂部的半導體通道層的上表面上的閘極介電層的第一厚度，等於最頂部的半導體通道層的橫向表面上的閘極介電層的第三厚度。
在一些實施例中，最頂部的半導體通道層的上表面上的閘極介電層的第一厚度，等於最頂部的半導體通道層的橫向表面與下表面上的閘極介電層的第三厚度。
在一些實施例中，另一半導體通道層的表面上的閘極介電層的第二厚度，大於半導體通道層的最底部的半導體通道層的表面上的閘極介電層的第三厚度。
在一些實施例中，另一半導體通道層包括中間半導體通道層，其夾設於最頂部的半導體通道層與最底部的半導體通道層之間。
在一些實施例中，閘極介電層包括界面層與高介電常數的閘極介電層位於界面層上。
在一些實施例中，圍繞每一半導體通道層的界面層的第三厚度實質上相同。
在一些實施例中，最頂部的半導體通道層的上表面上的高介電常數的閘極介電層的第三厚度，大於最頂部的半導體通道層之下的另一半導體通道層的表面上的高介電常數的閘極介電層的第四厚度。
在一些實施例中，半導體裝置更包括混合鰭狀物與鰭狀物相鄰。
在一些實施例中，半導體通道層的橫向末端與混合鰭狀物之間的橫向距離小於或等於20nm。
在另一實施例中，半導體裝置包括鰭狀物單元，其包括多個磊晶層。在一些實施例中，半導體裝置更包括混合鰭狀物，與鰭狀物單元相鄰。在一些例子中，磊晶層各自與混合鰭狀物隔有距離。在一些例子中，半導體裝置更包括閘極介電層，其包覆半導體裝置的通道區中的每一磊晶層。在一些實施例中，磊晶層的最頂部的磊晶層的第一表面上的閘極介電層的第一厚度，大於最頂部的磊晶層之下的磊晶層之至少一磊晶層的第二表面上的閘極介電層的第二厚度。
在一些實施例中，最頂部的磊晶層的第一表面包括最頂部的磊晶層的上表面。
在一些實施例中，最頂部的磊晶層的第三表面上的閘極介電層的第三厚度等於最頂部的磊晶層的第一表面上的閘極介電層的第一厚度。
在一些實施例中，最頂部的磊晶層的第三表面包括最頂部的磊晶層的橫向表面或最頂部的磊晶層的下表面。
在一些實施例中，最頂部的磊晶層之下的至少一磊晶層的第二表面上的閘極介電層的第二厚度，大於磊晶層的最底部的磊晶層的第三表面上的閘極介電層的第三厚度。
在一些實施例中，最頂部的磊晶層之下的至少一磊晶層包括中間磊晶層，其夾設於最頂部的磊晶層與最底部的磊晶層之間。
在一些實施例中，磊晶層各自與混合鰭狀物相隔的該距離小於或等於20nm。
在又一實施例中，半導體裝置的製作方法包括形成鰭狀物，其包括多個半導體通道層；以及形成混合鰭狀物以與鰭狀物相鄰。在一些實施例中，混合鰭狀物與半導體通道層的橫向末端隔有距離D。在一些例子中，方法更包括沉積閘極介電層以包覆每一半導體通道層。在一些例子中，距離D在沉積閘極介電層時造成陰影效應。在一些實施例中，陰影效應造成半導體通道層的最頂部的半導體通道層的第一表面上的閘極介電層的第一厚度，大於最頂部的半導體通道層之下的至少一半導體通道層的第二表面上的閘極介電層的第二厚度。
在一些實施例中，陰影效應造成至少一半導體通道層的第二表面上的閘極介電層的第二厚度，大於半導體通道層的最底部的半導體通道層的第三表面上的閘極介電層的第三厚度。
在一些實施例中，方法更包括形成金屬閘極層於閘極介電層上，以提供半導體裝置所用的閘極結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
306:混合鰭狀物
300:裝置
302:基板
302A:基板部分
304:鰭狀物
312:磊晶層
314:淺溝槽隔離結構
316,317:介電層
318:高介電常數的介電層
402:界面層
502:高介電常數的閘極介電層
602:金屬層

Claims (10)

  1. 一種半導體裝置，包括：一鰭狀物，自一基板延伸，其中該鰭狀物包括多個半導體通道層；以及一閘極介電層，圍繞每一該些半導體通道層，其中該些半導體通道層的一最頂部的半導體通道層的上表面上的該閘極介電層的第一厚度，大於該最頂部的半導體通道層之下的另一半導體通道層的表面上的該閘極介電層的第二厚度。
  2. 如請求項1之半導體裝置，其中該最頂部的半導體通道層的上表面上的該閘極介電層的第一厚度，等於該最頂部的半導體通道層的橫向表面上的該閘極介電層的第三厚度。
  3. 如請求項1之半導體裝置，其中該最頂部的半導體通道層的上表面上的該閘極介電層的第一厚度，等於該最頂部的半導體通道層的橫向表面與下表面上的該閘極介電層的第三厚度。
  4. 如請求項1之半導體裝置，其中該另一半導體通道層的表面上的該閘極介電層的第二厚度，大於該些半導體通道層的一最底部的半導體通道層的表面上的該閘極介電層的第三厚度。
  5. 一種半導體裝置，包括：一鰭狀物單元，包括多個磊晶層；一混合鰭狀物，與該鰭狀物單元相鄰，其中該些磊晶層各自與該混合鰭狀物隔有一距離；以及一閘極介電層，包覆該半導體裝置的一通道區中的每一該些磊晶層，其中該些磊晶層的一最頂部的磊晶層的第一表面上的該閘極介電層的第一 厚度，大於該最頂部的磊晶層之下的該些磊晶層之至少一磊晶層的第二表面上的該閘極介電層的第二厚度。
  6. 如請求項5之半導體裝置，其中該最頂部的磊晶層的第一表面包括該最頂部的磊晶層的上表面。
  7. 如請求項5或6之半導體裝置，其中該最頂部的磊晶層的第三表面上的該閘極介電層的第三厚度等於該最頂部的磊晶層的第一表面上的該閘極介電層的第一厚度。
  8. 一種半導體裝置的製作方法，包括：形成一鰭狀物，其包括多個半導體通道層；形成一混合鰭狀物以與該鰭狀物相鄰，其中該混合鰭狀物與該些半導體通道層的橫向末端隔有一距離D；以及沉積一閘極介電層以包覆每一該些半導體通道層，其中該距離D在沉積該閘極介電層時造成陰影效應，其中該陰影效應造成該些半導體通道層的一最頂部的半導體通道層的第一表面上的該閘極介電層的第一厚度，大於該最頂部的半導體通道層之下的一至少一半導體通道層的第二表面上的該閘極介電層的第二厚度。
  9. 如請求項8之半導體裝置的製作方法，其中該陰影效應造成該至少一半導體通道層的第二表面上的該閘極介電層的第二厚度，大於該些半導體通道層的一最底部的半導體通道層的第三表面上的該閘極介電層的第三厚度。
  10. 如請求項8或9之半導體裝置的製作方法，更包括形成一金屬閘極層於該閘極介電層上，以提供該半導體裝置所用的一閘極結構。
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