TW202139264A - 半導體裝置的製造方法 - Google Patents

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dielectric
fin
isolation
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潘冠廷
蘇煥傑
林志昌
朱熙甯
詹易叡
江國誠
王志豪
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置的製造方法包括於複數個鰭片之上形成虛置閘極。接著，移除虛置閘極的第一部分以形成第一溝槽，第一溝槽露出第一混合鰭片以及第二混合鰭片的第一部分。半導體裝置的製造方法更包括以第一介電材料填充第一溝槽，第一介電材料設置於第一混合鰭片以及第二混合鰭片的第一部分之上。接著，移除虛置閘極的第二部分以形成第二溝槽，且以金屬層填充第二溝槽。半導體裝置的製造方法更包括回蝕刻金屬層，其中在回蝕刻金屬層的步驟之後，金屬層的第一頂表面定義出第一平面，第二混合鰭片的第二部分的第二頂表面定義出第二平面，且第一平面設置於第二平面下方。

Description

半導體裝置的製造方法
本發明實施例是關於一種半導體裝置及其製造方法，特別是關於一種多閘極裝置及其製造方法。
電子產業對較小且快速的電子裝置的需求不斷增長，這些電子裝置同時能夠支持許多日益複雜且精密的功能。因此，半導體產業中出現製造低成本、高性能與低功率的積體電路的持續趨勢。至今，透過微縮化半導體積體電路尺寸（例如，最小部件尺寸）而改善生產效率並降低相關成本，從而在很大的程度上實現了這些目標。然而，此微縮化也增加了半導體製程的複雜度。因此，欲實現半導體積體電路及裝置的持續演進需要在半導體製程與技術方面具有相似的進展。
近來，為了透過提升閘極-通道耦合、降低關閉電流以及減少短通道效應（short channel effects, SCEs）改善閘極控制而導入多閘極裝置。一種所導入的多閘極裝置為鰭狀場效電晶體（fin field-effect transistor, FinFET）。鰭狀場效電晶體因鰭狀結構而得名，鰭狀結構從其形成之處的基板延伸而出且用以形成場效電晶體通道。另一個多閘極裝置是全繞式閘極（gate-all-around, GAA）電晶體，一部分是為了解決與鰭狀場效電晶體性能相關的問題而導入。全繞式閘極裝置因閘極結構而得名，閘極結構延伸且完全包覆通道，進而比場效電晶體提供更好的靜電控制。場效電晶體與全繞式閘極裝置相容於常規的互補式金屬氧化物半導體製程，且它們的三維立體結構使其得以快速的微縮化並同時維持閘極控制以及減緩短通道效應。
為了持續對先進技術節點中的多閘極裝置（例如，鰭狀場效電晶體與全繞式閘極裝置）提供所欲的微縮化及增加的密度，需要持續縮小單元（cell）高度及接觸多晶矽閘極節距（contacted poly pitch, CPP，或閘極節距）。在至少一些現有的實施方式中，利用光學微影製程定義作為部分的金屬閘極隔離製程而形成的切割金屬閘極（cut metal gate, CMG）區域，且切割金屬閘極區域會造成較差的圖案對準（例如，疊對控制（overlay control））與減損的臨界尺寸均勻度（critical dimension uniformity, CDU）。同樣地，至少一些現有的實施使用光學微影製程來進行對裝置微縮化有所侷限的主動區隔離製程。因此，對單元高度與接觸多晶矽閘極節距進行微縮化仍是一項挑戰。因此，現有技術並非在所有方面被證實完全令人滿意。
本發明實施例提供一種半導體裝置的製造方法。半導體裝置的製造方法包括：於複數個鰭片之上形成虛置閘極；移除虛置閘極的第一部分以形成第一溝槽，第一溝槽露出鰭片的第一混合鰭片以及鰭片的第二混合鰭片的第一部分；以第一介電材料填充第一溝槽，其中第一介電材料設置於第一混合鰭片之上以及第二混合鰭片的第一部分之上；移除虛置閘極的第二部分以形成第二溝槽；以金屬層填充第二溝槽；以及回蝕刻金屬層，其中在回蝕刻金屬層的步驟之後，金屬層的第一頂表面定義出第一平面，第二混合鰭片的第二部分的第二頂表面定義出第二平面，且第一平面設置於第二平面下方。
本發明實施例亦提供一種半導體裝置的製造方法。半導體裝置的製造方法包括：於虛置閘極的切割金屬閘極區之中形成第一氮化物層與第二氮化物層，其中第一氮化物層至少部分地與第一混合鰭片重疊，且其中第二氮化物層至少部分地與第二混合鰭片重疊；蝕刻主動區隔離區域中的溝槽，且以介電層填充溝槽，主動區隔離區域位於第一氮化物層與第二氮化物層之間；移除第一氮化物層與第二氮化物層，且部分地移除虛置閘極位於主動區隔離區域以外的部分；以及於閘極連接區域中形成金屬閘極層，其中第一混合鰭片與第二混合鰭片的至少其中一者的上部延伸至金屬閘極層之上。
本發明實施例亦提供一種半導體裝置。半導體裝置包括：第一主動鰭片與第二主動鰭片，第一主動鰭片包括第一金屬閘極層且第二主動鰭片包括第二金屬閘極層；主動區隔離區域，設置於第一主動鰭片與第二主動鰭片之間；第一混合鰭片，設置於主動區隔離區域之中；以及第二混合鰭片，設置於主動區隔離區域與第二主動鰭片之間。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複元件符號以及∕或字母。這樣的重複是出於簡明和清楚之目的，而其本身並不是用以表示所討論的各種實施例及∕或配置之間的關係。
再者，其中可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。空間相對用詞意欲涵蓋使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
亦應注意的是，本發明實施例是以多閘極電晶體的形式呈現實施例。多閘極電晶體包括閘極結構形成於通道區的至少兩側的電晶體。這些多閘極裝置可包括p型金屬氧化物半導體裝置或n型金屬氧化物半導體多閘極裝置。具體範例由於其鰭狀結構而可於本文呈現為或稱為鰭狀場效電晶體。本文也呈現稱為全繞式閘極裝置的一種型態的多閘極電晶體實施例。全繞式閘極裝置包括閘極結構或其部分形成於通道區四側（例如，圍繞一部分的通道區）的任何裝置。本文呈現的裝置也包括具有通道區設置於奈米片（nanosheet）通道、奈米線（nanowire）通道、柱狀（bar-shaped）通道及∕或其他合適的通道組態的實施例。本文呈現的裝置實施例可具有與單一、相連的閘極結構相關聯的一或多個通道區（例如，奈米線∕奈米片）。然而，具有通常知識者應可認知到這樣的教示可應用至單一通道（例如，單一奈米線∕奈米片）或任何數量的通道。具有通常知識者可認知到受益於本發明實施例態樣的其他半導體裝置範例。
先進技術節點中持續提供多閘極裝置（例如，鰭狀場效電晶體與全繞式閘極裝置）所欲的微縮化與增加的密度需要微縮化單元（cell）高度與接觸多晶矽閘極節距（contacted poly pitch, CPP，或閘極節距）。在一些實施例中，單元高度可指的是標準單元（例如，功能單元）或填充單元（filler cell）的佈局高度，且接觸多晶矽閘極節距可描述為鄰近閘極結構之間的距離。一般而言，期望能微縮化單元高度與接觸多晶矽閘極節距以改善裝置性提能並增加裝置密度。在至少一些現有的實施方式中，利用光學微影製程定義作為部分的金屬閘極隔離製程的而於混合鰭片（hybrid fin）之上形成切割金屬閘極（cut metal gate, CMG）區域，且切割金屬閘極區域會造成較差的圖案對準（例如，疊對控制（overlay control））與減損的臨界尺寸均勻度（critical dimension uniformity, CDU）。同樣地，至少一些現有的實施使用光學微影製程來進行對接觸多晶矽閘極節距微縮化有所侷限的主動區隔離製程。為了達到本發明實施例的目的，主動區包括形成電晶體結構（例如，包括源極、汲極與閘極∕通道結構）的區域。在一些範例中，主動區隔離製程可提供相鄰主動區之間的隔離，因而提供相鄰電晶體之間的隔離。詳細而言，由於在至少一些現有實施方式中所使用的製程，單元高度與接觸多晶矽閘極節距的微縮化仍是一項挑戰。因此，現有技術並非在所有方面被證實完全令人滿意。
本發明實施例提供對現有技術提供許多優點，雖然應能理解其他實施例可提供不同的優點，但並非所有優點皆於本文中討論，且所有實施例不需要具有特定的優點。例如，本文討論的實施例包括提供自對準（self-aligned）主動區以及自對準金屬閘極隔離方案（也稱為切割金屬閘極隔離）的方法與結構以達到極致的密度微縮化。在一些實施例中，由於揭示的切割金屬閘極隔離製程為自對準的，可克服前文所提及較差的對準以及減損的臨界尺寸均勻度問題，進而提供改善的單元高度微縮化。在一些實施例中，單元高度可微縮化至約20至40nm之間的範圍。在各種範例中，揭示的自對準主動區隔離製程也用以克服至少一些現有實施方式的障礙，進而提供改善的接觸多晶矽閘極節距微縮化以及改善的隔離。在一些實施例中，接觸多晶矽閘極節距可微縮化至約10至100nm之間的範圍。
在一些實施例中，揭示的結構包括作為部分的主動區隔離的介電層。在一些範例中，介電層可夾設於形成在主動區隔離之中的複數個介電混合鰭片。作為範例，介電層可包括SiN、SiCN、SiOCN、SiON或前述之組合。在一些實施例中，揭示的結構也包括具有自對準金屬閘極隔離與自對準主動區隔離的高介電常數介電頂部的介電混合鰭片。在一些情況下，介電混合鰭片的高介電常數介電頂部的高度可為約10至30nm。在一些實施例中，高介電常數介電頂部的介電材料可包括HfO2 、ZrO2 、HfAlOx 、HfSiOx 、Al2 O3 或其他合適的材料。在一些實施例中，介電混合鰭片可包括雙層介電材料，其中上部是高介電常數介電部分，且下部是低介電常數介電部分。在一些實施例中，低介電常數介電部分的介電材料可包括SiN、SiCN、SiOC、SiOCN、SiON或其他合適的材料。在一些情況下，裝置也可包括設置於主動區隔離區域之中的介電混合鰭片（具有高介電常數介電頂部），其中這些介電混合鰭片的高介電常數介電頂部相較於如主動區隔離區域以外的介電混合鰭片矮（例如，因為高度損失）。在一些實施例中，主動區隔離區域之中的高介電常數介電頂部的高度損失可大於約2nm。在一些範例中， 主動區隔離區域之中的高介電常數介電頂部的高度損失可歸因於主動區隔離的蝕刻製程，主動區隔離的蝕刻製程可將高介電常數介電頂部凹蝕大於約2nm。在各種範例中，閘極連接區域中沒有高介電常數介電頂部，僅有低介電常數介電混合鰭片（例如，包括SiN、SiCN、SiOC、SiOCN、SiON或其他合適的材料）。使用所揭示提供自對準主動區與自對準切割金屬閘極隔離方案的實施例，可微縮化接觸多晶矽閘極節距與單元高度以提供增加的裝置密度、改善裝置隔離且提升裝置性能。通過閱讀本發明實施例，本發明所屬技術領域中具有通常知識者將能明顯思及其他實施例與優點。
為了進行以下的討論，第1圖根據各種實施例，提供多閘極裝置100由上而下的簡化佈局圖。在一些實施例中，多閘極裝置100可包括鰭狀場效電晶體、全繞式閘極電晶體或其他型態的多閘極裝置。多閘極裝置100可包括從基板延伸而出的複數個鰭片元件104、複數個混合鰭片106、106’、106’’、閘極結構108、提供鄰近結構（例如，切割金屬閘極區110的任一側）金屬層之間隔離的切割金屬閘極區110、以及提供相鄰主動區（例如，主動區隔離區域112任一側的區域）之間隔離的主動區隔離區域112。每一個切割金屬閘極區域110與一或多個閘一結構108重疊。多閘極裝置100的通道區設置於鰭片104之中、位於閘極結構108下方且沿著實質上與第1圖剖面AA’所定義的平面平行的平面，多閘極裝置100可包括複數層半導體通道層（例如，當多閘極裝置100包括全繞式閘極電晶體）。在一些實施例中，也可形成源極∕汲極區使其與鰭片104通道區的兩端接觸。在一些實施例中，也可於閘極結構108的側壁上形成側壁間隔物。此外，且在一些情況下，切割金屬閘極區110可與主動區隔離區域112的兩端重疊。在一些實施例中，與主動區隔離區域112的第一端重疊的切割金屬閘極區110也可與具有寬度W2的混合鰭片106’重疊，且可將切割金屬閘極區110轉向使其與具有寬度W2的混合鰭片106’平行。再者，與主動區隔離區域112的第二端重疊的切割金屬閘極區110也可與具有寬度W1的混合鰭片106’’重疊，且可將切割金屬閘極區110轉向使其與具有寬度W1的混合鰭片106’’平行，其中寬度W1大於寬度W2。在一些情況下，剩餘的混合鰭片106也可具有寬度W2。在一些情況下，位於主動區隔離區域112兩端的混合鰭片106’與混合鰭片106’’具有實質上相同的寬度。在一些實施例中，切割金屬閘極區110對準於主動區隔離區域112的兩端。然而，每個混合鰭片106、106’、106’’也可能具有其他的寬度組態。下文將參照第2圖的方法更加詳細地討論多閘極裝置100的各種其他部件。
第2圖中所示為根據各種實施例使用自對準主動區與自對準金屬閘極隔離方案的半導體裝置300的半導體製造方法200，方法200包括製造多閘極裝置。如前文所討論，多閘極裝置可包括鰭狀場效電晶體、全繞式閘極裝置或具有閘極結構形成於通道區兩側的其他裝置，且多閘極裝置可包括通道區形成為奈米片通道、奈米線通道、柱狀通道及∕或其他合適的通道組態的裝置。以下參照具有通道區的全繞式閘極裝置對方法200進行討論，通道區可稱為奈米線及∕或奈米片，且可包括各種幾何形狀（例如，圓柱形、柱狀）與尺寸。然而，將能理解包括揭示的自對準主動區與自對準金屬閘極隔離方案的方法200的態樣在不背離本發明實施例的範圍下，可同樣應用至其他型態的多閘極裝置（例如，鰭狀場效電晶體或包含全繞式閘極裝置與鰭狀場效電晶體兩者的裝置）。應能理解的是，方法200包括具有互補是金屬氧化物半導體技術製程特徵的步驟，因此於本文僅簡短地描述。此外，可於方法200之前、之後及∕或期間進行額外的步驟。
方法200將參照各種圖式進行描述，各種圖式是根據第2圖方法200的各個階段繪示出半導體裝置300的例示性實施例的不同示意圖。例如，第3、4、5、6、7、8、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A與24A是沿著實質上與第1圖的剖面CC’定義的平面平行的平面，提供半導體裝置300一實施例的剖面圖。第9、10、11、12與13圖是根據第2圖方法200的各個階段半導體裝置300一實施例的等角視圖（isometric view）。第14B、15B、16B、17B、18B、19B、20B、21B、22B、23B與24B是沿著實質上與第1圖的剖面BB’定義的平面平行的平面，提供半導體裝置300一實施例的剖面圖。
再者，半導體裝置300可包括各種其他裝置與部件，例如其他的裝置型態，其他的裝置型態如額外的電晶體、雙極性接面電晶體（bipolar junction transistor, BJT）、電阻器、電容器、電感器、二極體、熔斷器（fuse）、靜態隨機存取記憶體（static random access memory, SRAM）及∕或其他邏輯電路等，但這僅是為了能夠較易理解本發明實施例的發明概念而簡化半導體裝置300。在一些實施例中，半導體裝置300包括複數個半導體裝置（例如，電晶體），半導體裝置包括可相互連接的p型場效電晶體、n型場效電晶體等。再者，應注意的是，包括參照圖式所提供的任何描述的方法200製程步驟僅是例示性的，並非意圖作出除了請求項中明確記載範圍之外的限制。
方法200始於步驟202，其中提供包括磊晶層堆疊與硬遮罩層的基板。參照第3圖的範例，在步驟202的一實施例中，提供包括磊晶層堆疊304的基板302。在一些實施例中，基板302可為如矽基板的半導體基板。基板302可包括各種膜層，包括形成於半導體基板上的導電層或絕緣層。取決於如本發明所屬技術領域中所習知的設計需求，基板302可包括各種摻雜組態。基板302也可包括其他半導體，例如鍺、碳化矽（SiC）、矽鍺（SiGe）或鑽石。或者，基板302可包括化合物半導體及∕或合金半導體。再者，基板302可視需要地包括應變的磊晶層（strained epi-layer）以增強性能、可包括絕緣體上覆矽（silicon-on-insulator, SOI）基板及∕或具有其他合適的增強部件。
在一些實施例中，磊晶層堆疊304包括具有第一組成的磊晶層310，具有第二組成的磊晶層308夾設於磊晶層310。在一實施例中，具有第一組成的磊晶層310為SiGe，且具有第二組成的磊晶層308為矽（Si）。然而，也可能是包括提供具有不同氧化速率及∕或蝕刻選擇性的第一組成與第二組成的其他實施例。例如，在一些實施例中，第一組成或第二組成的磊晶層308、310任一者可包括其他材料，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦；合金半導體，例如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及∕或磷砷化鎵銦；或前述之組合。作為範例，可利用分子束磊晶（molecular beam epitaxy, MBE）製程、有機金屬化學氣相沉積（metalorganic chemical vapor deposition, MOCVD）製程及∕或其他合適的磊晶成長製程來進行第一組成或第二組成的磊晶層308、310的磊晶成長。亦應注意的是，雖然磊晶層308、310係繪示為具有特定堆疊順序，其中磊晶層310為磊晶層堆疊304的最頂層，但也可能是其他組態。例如，在一些情況下，磊晶層308或可為磊晶層堆疊304的最頂層。換言之，可交換磊晶層308、310的成長順序及其堆疊順序，或可與圖式中所示不同，但仍保留在本發明實施例的範圍之內。
形成磊晶層堆疊304之後，可於裝置300之上形成硬遮罩層，其中可圖案化硬遮罩層（例如，使用微影與蝕刻製程）以形成圖案化的硬遮罩層312。在各種範例中，圖案化的硬遮罩層312可定義出用於後續形成主動鰭片與混合鰭片的圖案，如下文所討論。在一些實施例中，圖案化的硬遮罩層312包括氮化物層312A（例如，可包括Si3 N4 的墊氮化物（pad nitride）層）以及形成於氮化物層312A之上的氧化物層312B（例如，可包括SiO2 的墊氧化物層）。在一些範例中，氧化物層312B可包括熱成長氧化物、以化學氣相沉積所沉積的氧化物及∕或以原子層沉積所沉積的氧化物，且氮化物層312A可包括利用化學氣相沉積或其他合適的技術所沉積的氮化物層。一般而言，在一些實施例中，圖案化的硬遮罩層312可包括利用化學氣相沉積、原子層沉積、物理氣相沉積或其他合適的製程所沉積的含氮材料。
形成圖案化的硬遮罩層312之後，方法200接著進行至步驟204，其中形成鰭片與淺溝槽隔離（shallow trench isolation, STI）部件。參照第3與4圖的範例，在步驟204的一實施例中，使用圖案化的硬遮罩層312作為遮罩元件來蝕刻磊晶層堆疊304與基板302而製造鰭片402。在各種範例中，可使用遮罩元件（例如，圖案化的硬遮罩層312）保護基板302的區域及其上形成的膜層，同時蝕刻製程於未受保護的區域中形成溝槽穿過磊晶層堆疊304直至基板302，以保留從基板302延伸而出的複數個鰭片402。在一些實施例中，鰭片402可視為主動鰭片。可利用乾式蝕刻（例如，反應離子蝕刻（reactive ion etching, RIE）、濕式蝕刻及∕或其他合適的製程來蝕刻出溝槽。
在各種實施例中，鰭片402各包括從基板302形成的基板部分302A、從磊晶層310形成的磊晶層部分310A、從磊晶層308形成的磊晶層部分308以及包括氮化物層312A的圖案化的硬遮罩層312。在一些實施例中，可在形成鰭片402之前及∕或期間移除圖案化的硬遮罩層312的氧化物層312B（例如，利用化學機械平坦化製程）。在各種實施例中，磊晶層部分308A或其部分可形成裝置300全繞式閘極電晶體的通道區。例如，磊晶層部分308A可視為用於形成全繞式閘極裝置通道區的奈米片或奈米線。如下文所討論，這些奈米片或奈米線也可用以形成全繞式閘極裝置部分的源極∕汲極部件。在形成鰭狀場效電晶體的實施例中，鰭片402或可各包括形成於基板部分之上均勻組成的磊晶層，或鰭片402可各包括一部分圖案化的基板，其不具有形成於基板部分之上額外的磊晶層。
應注意的是，雖然鰭片402繪示為包括四層磊晶層部分310A與三層磊晶層部分308A，但這僅是出於說明的目的而非意圖作出除了請求項中明確記載範圍之外的限制。應可理解可形成任何數量的磊晶層，例如，其中磊晶層的數量取決於全繞式閘極裝置通道區的所欲數量。在一些實施例中，磊晶層部分308A的數量為4至10。
在一些實施例中，磊晶層部分310A具有約6至15nm之間的厚度。在一些情況下，磊晶層部分308A具有約4至8nm之間的厚度。如前文所提及，磊晶層部分308A可作為後續形成的多閘極裝置（例如，全繞式閘極裝置）的通道區，且可基於裝置性能考量而選擇磊晶層部分308A的厚度。磊晶層部分310A可用以定義出後續形成的多閘極裝置的鄰近通道區之間的間隙（gap），且可基於裝置性能考量而選擇磊晶層部分310A的厚度。
形成鰭片402之後，且在步驟204的更一實施例中，可利用介電材料填充夾設於鰭片402的溝槽，以形成夾設於鰭片402的淺溝槽隔離部件，其中後續將凹蝕淺溝槽隔離部件而形成淺溝槽隔離部件404。在一些範例中，形成淺溝槽隔離部件404的凹蝕步驟可露出部分的氮化物層312A、磊晶層部分308A的側壁、磊晶層部分310A的側壁以及基板部分302A一部分的側壁。在一些實施例中，用於填充溝槽而形成淺溝槽隔離部件404的介電材料可包括SiO2 、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低介電常數介電質、前述之組合及∕或本發明所屬技術領域中習知的其他合適材料。在各種範例中，可利用化學氣相沉積製程、次常壓化學氣相沉積（subatmospheric chemical vapor deposition, SACVD）製程、流動式化學氣相沉積（flowable CVD, FCVD）製程、原子層沉積製程、物理氣相沉積製程及∕或其他合適的製程來沉積介電材料。
方法200接著進行至步驟206，其中形成選擇性介電蓋層。參照第4與5圖的範例，在步驟206的一實施例中，於裝置300之上選擇性地沉積介電蓋層502。詳細而言，可於鰭片402之上選擇性及順應地沉積介電蓋層502，包括於氮化物層312A的頂部與側壁部分之上、磊晶層部分308A的側壁之上、磊晶層部分310A的側壁之上以及基板部分302A一部分的側壁之上（若有露出）選擇性及順應地沉積介電蓋層502。然而，介電蓋層502可不沉積在設置於鰭片402之間的淺溝槽隔離部件404的頂表面上。在一些實施例中，介電蓋層502的沉積步驟形成夾設於鄰近鰭片402的溝槽504。在一些範例中，介電蓋層502可包括SiGe。或者，在一些情況下，介電蓋層502可包括SiN、SiCN、SiOCN或其他合適的材料。作為範例，可利用分子束磊晶製程、有機金屬化學氣相沉積製程、原子層沉積及∕或其他合適的磊晶成長製程來沉積介電蓋層502。在各種實施例中，介電蓋層502為犧牲層，如以下所述，將於後續處理階段移除。
方法200接著進行至步驟208，其中沉積介電層且進行化學機械平坦化製程。參照第5與6圖的範例，在步驟208的一實施例中，於溝槽504之中順應地沉積介電層602，包括沿著介電蓋層502的側壁以及沿著淺溝槽隔離部件404的頂表面順應地沉積介電層602。接著，於介電層602之上沉積介電層604。在至少一些實施例中，介電層602、604可共同定義出混合鰭片606。然而，在一些情況下，例如，如下文所討論，在凹蝕介電層602、604之後，混合鰭片可更包括形成於介電層602、604之上的高介電常數介電層。一般而言，且在一些實施例中，介電層602、604可包括SiN、SiCN、SiOC、SiOCN、SiOx 或其他合適的材料。在一些範例中，介電層602可包括低介電常數介電層，且介電層604可包括流動式氧化物層。在各種情況下，可利用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、旋轉塗佈（spin-on coating）與烘乾（baking）製程及∕或其他合適的製程來沉積介電層602、604。在一些範例中，沉積介電層602、604之後，可進行化學機械平坦化製程移除過多的材料部分且平坦化裝置300的頂表面。
方法200接著進行至步驟210，其中進行凹蝕製程、高介電常數介電層沉積製程以及化學機械平坦化製程。參照第6與7圖的範例，在步驟210的一實施例中，進行凹蝕製程移除介電層602與604的頂部。在一些實施例中，凹蝕製程可包括乾式蝕刻製程、濕式蝕刻製程及∕或前述之組合。在一些實施例中，控制凹蝕深度（例如，控制蝕刻時間）以產生所欲的凹口深度D。在一些情況下，凹蝕製程可視需要地移除至少部分的介電蓋層502。進行凹蝕製程之後，且在步驟210的更一實施例中，高介電常數介電層702沉積於凹蝕製程所形成的溝槽之中。在一些實施例中，高介電常數介電層702可包括HfO2 、ZrO2 、HfAlOx 、HfSiOx 、Y2 O3 、Al2 O3 或另一高介電常數材料。可利用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程及∕或其他合適的製程來沉積高介電常數介電層702。沉積高介電常數介電層702之後，且在步驟210的更一實施例中，進行化學機械平坦化製程移除過多的材料部分並平坦化裝置300的頂表面。在一些範例中，平坦化製程從鰭片402的頂部移除一部分的介電蓋層502以露出氮化物層312A。因此，在各種情況下，混合鰭片706是定義為具有包括介電層602、604凹蝕部分的下部以及包括高介電常數介電層702的上部。在一些範例中，高介電常數介電層702的高度H1可為約10至30nm。應注意的是，高度H1可由凹口深度D所定義，且大於約30nm的高度H1可能無法提供顯著的優點。例如，大於約30nm的凹口深度D，且因此為大於約30nm的高度H1，可能會導致高介電常數介電層702直接鄰近於裝置300的通道層（例如，磊晶層部分308A）。在這樣的情況下，高介電常數介電層702可能會於鄰近鰭片的通道層之間產生寄生耦合（parasitic coupling），進而減損裝置性能。更應注意的是，若高度H1小於約10nm，高介電常數介電層702可能不夠厚而足以承受後續的蝕刻製程（例如，步驟230的主動區隔離蝕刻製程）。在一些情況下，或可將混合鰭片706描述為具有高介電常數上部與低介電常數下部的雙層介電質。在一些範例中，上部與下部的高度比可為約1/20至20/1。例如，如前文所提及，可改變凹口深度D（因此為高度H1）來調整高度比。在一些實施例中，可使用混合鰭片706（具有高介電常數上部）或混合鰭片606（不具有高介電常數上部），以有效地防止形成於鄰近鰭片上的源極∕汲極磊晶層不合意的橫向合併，如下文更詳細地討論。亦如第7圖所示，混合鰭片706的其中一者表示為混合鰭片706’’，其中混合鰭片706’’具有寬度W1並對應至第1圖的混合鰭片106’’，且混合鰭片706的另一者表示為混合鰭片706’，其中混合鰭片706’具有寬度W2並對應至第1圖的混合鰭片106’。
方法200接著進行至步驟212，其中形成虛置閘極結構。雖然此處的討論是關於取代閘極（閘極後製（gate-last））製程，其中形成虛置閘極結構且之後再將其取代，但也可能是其他組態。參照第7、8與9圖，在步驟212的一實施例中，最初可回蝕刻氮化物層312A與部分的介電蓋層502，使得回蝕刻的介電蓋層502的頂表面實質上與鰭片402最頂層磊晶層部分310A的頂表面齊平。在一些實施例中，可利用濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程及∕或前述之組合來回蝕刻氮化物層312A與部分的介電蓋層502。進行回蝕刻製程之後，且在步驟212的更一實施例中，於鰭片402之上與混合鰭片706之上形成閘極堆疊802，包括於回蝕刻的介電蓋層502的頂表面之上以及鰭片402最頂層磊晶層部分310A的頂表面之上形成閘極堆疊802。在一實施例中，閘極堆疊802為虛置（犧牲）閘極堆疊，稍後將被移除並在裝置300的後續處理階段以最終閘極堆疊取代，如下文所討論。在一些實施例中，閘極堆疊802形成於基板302之上，且至少部分地設置於鰭片402與混合鰭片706之上。鰭片402位於閘極堆疊802下方的部分可視為通道區。閘極堆疊802也可定義出鰭片402的源極∕汲極區，例如，鰭片402鄰近於且位於通道區兩側的區域。
在一些實施例中，閘極堆疊802包括介電層804與電極層806。閘極堆疊802也可包括一或多層硬遮罩層808、810。在一些實施例中，硬遮罩層808可包括氮化物層（例如，SiN），且硬遮罩層810可包括氧化物層。在一些範例中，利用各種製程步驟形成閘極堆疊802，各種製程步驟如膜層沉積、圖案化、蝕刻以及其他合適的處理步驟。在一些實施例中，膜層沉積製程包括化學氣相沉積（包括低壓化學氣相沉積及∕或電漿增強化學氣相沉積兩者）、物理氣相沉積、原子層沉積、熱成長、電子束蒸鍍（e-beam evaporation）、或前他合適的沉積技術或前述之組合。例如，在閘極堆疊802的形成步驟中，圖案化製程包括微影製程（例如，光學微影或電子束微影），微影製程可更包括光阻塗佈（例如，旋轉塗佈）、軟烘烤（soft baking）、遮罩對準、曝光、曝光後烘烤、光阻顯影（developing）、潤洗（rinsing）、乾燥（例如，旋轉乾燥（spin-drying）及∕或硬烘烤（hard baking））、其他合適的微影技術及∕或前述之組合。在一些實施例中，蝕刻製程可包括乾蝕刻（反應離子蝕刻）、濕式蝕刻及∕或其他蝕刻方法。
在一些實施例中，介電層804包括氧化矽。或者或更甚者，介電層804可包括氮化矽、高介電常數介電材料或其他合適的材料。在一些實施例中，電極層806可包括多晶矽（polycrystalline silicon, polysilicon）。在一些實施例中，硬遮罩層808的氮化物包括墊氮化物層，墊氮化物層可包括Si3 N4 、氮氧化矽或碳化矽。在一些實施例中，硬遮罩層810的氧化物包括墊氧化物層，墊氧化物層可包括SiO2 。
在步驟212的更一實施例中，側壁間隔物902形成於閘極堆疊802的側壁上。側壁間隔物902可具有約2至10nm的厚度。在一些範例中，側壁間隔物902可包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、低介電常數材料（例如，具有小於7的介電常數）及∕或前述之組合。在一些實施例中，側壁間隔物902包括多層膜層，例如主間隔物層、襯層（liner layer）等。作為範例，可利用如化學氣相沉積製程、次常壓化學氣相沉積製程、流動式化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程或其他合適的製程，於裝置300之上順應地沉積介電材料以形成側壁間隔物902。順應地沉積介電材料之後，可回蝕刻介電材料用於形成側壁間隔物902的部分，以露出鰭片402沒有被閘極堆疊802覆蓋的部分（例如，源極∕汲極區中）。在一些範例中，回蝕刻製程也可蝕刻混合鰭片706的高介電常數介電層702沒有被閘極堆疊802覆蓋的一部分。在一些情況下，回蝕刻製程移除用於形成側壁間隔物902的介電材料沿著閘極堆疊802頂表面的部分，進而露出每個閘極堆疊802的硬遮罩層810。在一些實施例中，回蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程及∕或前述之組合，應注意的是，回蝕刻製程之後，側壁間隔物902保留設置於閘極堆疊802的側壁上。
方法200接著進行至步驟214，其中進行源極∕汲極蝕刻製程。參照第9圖，在步驟214的一實施例中，進行源極∕汲極蝕刻製程移除鰭片402沒有被閘極堆疊802覆蓋（例如，源極∕汲極區中）且先前露出（例如，側壁間隔物902回蝕刻製程時）的部分。詳細而言，源極∕汲極蝕刻製程可用以移除裝置300源極∕汲極區中露出的磊晶層部分308A、310A，以形成露出下方鰭片402基板部分302A的溝槽904。在一些實施例中，源極∕汲極蝕刻製程可包括乾式蝕刻製程、濕式蝕刻製程及∕或前述之組合。
方法200接著進行至步驟612，其中形成內間隔物。參照第9、10與11圖，在步驟216的一實施例中，形成內間隔物1102。在一些實施例中，內間隔物1102的形成步驟可包括對磊晶層部分310A（矽鍺層）橫向蝕刻（或介電凹蝕）以形成凹口1002，接著沉積介電材料（包括於凹口1002之中沉積介電材料），且進行回蝕刻製程以形成內間隔物1102。在一些實施例中，內間隔物1102包括非晶矽（amorphous silicon）。在一些範例中，內間隔物1102可包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、低介電常數材料（例如，具有小於7的介電常數）及∕或前述之組合。在各種範例中，內間隔物1102可延伸於側壁間隔物902（形成於閘極堆疊802的側壁上）下方並抵接後續形成的源極∕汲極部件，如下文所述。
方法200接著進行至步驟218，其中形成源極∕汲極部件。參照第11與12圖，在步驟218的一實施例中，在鄰近於且位於閘極堆疊802任一側的源極∕汲極區中形成源極∕汲極部件1202。例如，源極∕汲極部件1202可形成於溝槽904之中、露出的基板部分302A之上且與鄰近的內間隔物1102及半導體通道層接觸（磊晶層部分308A）。在一些實施例中，可於源極∕汲極區中磊晶成長半導體材料層以形成源極∕汲極部件1202。在各種實施例中，成長形成源極∕汲極部件1202的半導體材料層可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。可利用一或多道磊晶製程形成源極∕汲極部件1202。在一些實施例中，可在磊晶製程時於原位（in-situ ）摻雜源極∕汲極部件1202。例如，在一些實施例中，可利用硼摻雜磊晶成長SiGe的源極∕汲極部件。在一些情況下，可利用碳摻雜磊晶成長Si的磊晶源極∕汲極部件以形成Si:C源極∕汲極部件、可利用磷摻雜磊晶成長Si的磊晶源極∕汲極部件以形成Si:P源極∕汲極部件、或可利用碳與磷兩者摻雜雜磊晶成長Si的磊晶源極∕汲極部件以形成SiCP源極∕汲極部件。在一些實施例中，源極∕汲極部件1202並不是於原位摻雜，而是進行佈植（implantation）製程摻雜源極∕汲極部件1202。在一些實施例中，對於每個n型與p型源極∕汲極部件可以獨自的處理順序形成源極∕汲極部件1202。如第12圖所示，可具有部分回蝕刻的高介電常數介電層702的混合鰭片706有效地防止形成於鄰近鰭片402上的源極∕汲極部件1202不合意的橫向合併。
方法200接著進行至步驟220，形成層間介電層且進行化學機械平坦化製程。參照第12與13圖，在步驟220的一實施例中，於裝置300之上形成層間介電層1302。在一些實施例中，形成層間介電層1302之前，於裝置300之上形成接觸蝕刻停止層（contact etch stop layer, CESL）1304。在一些範例中，接觸蝕刻停止層1304包括氮化矽層、氧化矽層、氮氧化矽層及∕或本發明所屬技術領中習知的其他材料。可利用電漿增強化學氣相沉積製程及∕或其他合適的沉積或氧化製程形成接觸蝕刻停止層1304。在一些實施例中，層間介電層1302包括材料如四乙氧基矽烷（tetraethoxysilane, TEOS）氧化物、未摻雜矽酸鹽玻璃或摻雜氧化矽，摻雜氧化矽如硼磷矽酸鹽玻璃（borophosphocilicate glass, BPSG）、摻氟矽酸鹽玻璃（fluoride-doped silicate glass, FSG）、磷矽酸鹽玻璃（phosphocilicate glass, PSG）、摻硼矽酸鹽玻璃（boron doped silicate glass,BSG）及∕或其他合適的介電材料。可利用電漿增強化學氣相沉積製程或其他合適的沉積技術來沉積層間介電層1302。在一些實施例中，形成層間介電層1302之後，可對裝置300進行高熱預算製程（high thermal budget process）以退火層間介電層1302。
在步驟220的更一實施例中，沉積層間介電層1302（及∕或接觸蝕刻停止層1304或其他介電層）之後，可進行平坦化製程以露出閘極堆疊802的頂表面。例如，平坦化製程包括化學機械平坦化製程，其移除層間介電層1302（若有，以及接觸蝕刻停止層1304）位於閘極堆疊802下方的部分，且平坦化裝置300的頂表面。此外，化學機械平坦化製程可移除位於閘極堆疊802上覆的硬遮罩層808、810，以露出下方虛置閘極的電極層806，例如多晶矽電極層。
方法200接著進行至步驟222，其中沉積且圖案化隔離硬遮罩層。參照第13與14A∕14B圖，在步驟222的一實施例中，於閘極堆疊802的電極層806之上沉積硬遮罩層1402。如前文所提及，步驟220的化學機械平坦化製程可移除閘極堆疊802上覆的硬遮罩層808、810以露出下方的電極層806。因此，硬遮罩層1402可直接沉積於電極層806之上。在各種實施例中，硬遮罩層1402包括氧化物層（例如，SiO2 ）、氮化物層（例如，SiN層）或前述之組合。在一些範例中，可利用熱成長、化學氣相沉積、原子層沉積、物理氣相沉積或其他合適的製程來沉積硬遮罩層1402。可利用如光學微影製程圖案化硬遮罩層1402。在一些實施例中，光阻層沉積於裝置300之上，將其曝光並顯影後以形成圖案化的光阻層1404。圖案化的光阻層1404可接著用以圖案化下方的硬遮罩層（例如，利用蝕刻製程），進而形成包括開口1406的圖案化的硬遮罩層1402。如圖所示，圖案化的硬遮罩層1402的開口1406至少部分地與混合鰭片706’與706’’重疊，混合鰭片706’與706’’分別對應至第1圖的混合鰭片106’與106’’。 圖案化的硬遮罩層1402因此也定義出金屬閘極隔離區（例如，切割金屬閘極區），如本文所述，金屬閘極隔離區用以提供自對準主動區隔離及∕或自對準切割金屬閘極隔離。
第14B圖也繪示出在一些實施例中，沉積層間介電層1302與化學機械平坦化製程（步驟220）之後可形成的犧牲硬遮罩層1408。例如，沉積層間介電層1302與化學機械平坦化製程之後，可進行層間介電質凹蝕製程以凹蝕層間介電層1302（例如，利用乾式蝕刻、濕式蝕刻或前述之組合），接著沉積犧牲硬遮罩層1408且進行另一化學機械平坦化製程，以移除過多的材料並平坦化裝置300的頂表面。在一些實施例中，犧牲硬遮罩層1408可包括SiN、SiOCN、SiCN、SiC或金屬氧化物，金屬氧化物如HfO2 、ZrO2 、YOx 、LaOx 、HfAlOx 、HfSiOx 或Al2 O3 。在各種情況下，犧牲硬遮罩層1408於主動區隔離與金屬隔離蝕刻製程時提供保護。
方法200接著進行至步驟224，其中進行第一虛置閘極蝕刻製程。參照第14A∕14B與15A∕15B圖，在步驟224的一實施例中，蝕刻閘極堆疊802部分的電極層806穿過圖案化的硬遮罩層1402中的開口1406以形成溝槽1502。在各種範例中，用以形成溝槽1502的蝕刻製程包括濕式蝕刻、乾式蝕刻或前述之組合。如圖所示，溝槽1502的蝕刻製程與形成步驟可露出部分的混合鰭片706’與706’’之上閘極堆疊802的介電層804。在一些實施例中，如圖所示，設置於混合鰭片706’之上溝槽1502的側壁可實質上對準於混合鰭片706’的高介電常數介電層702的橫向表面。在一些情況下，蝕刻製程可額外地蝕刻介電層804。因此，步驟224的虛置閘極蝕刻製程有效地將金屬閘極隔離區的圖案從圖案化的硬遮罩層1402轉移至電極層806並沿著切割金屬閘極區切割虛置閘極。
方法200接著進行至步驟226，其中進行氮化物再填充製程。參照第15A∕15B與16A∕16B圖，在步驟226的一實施例中，可於虛置閘極蝕刻製程（步驟224）形成的溝槽1502之中沉積介電層1602。因此，介電層1602形成於部分的混合鰭片706’與706’’之上。在一些範例中，如圖所示，設置於混合鰭片706’之上介電層1602的側壁可實質上對準於混合鰭片706’的高介電常數介電層702的橫向表面。在一些實施例中，介電層1602包括含氮層。因此，在一些情況下，介電層1602可稱為氮化物層。可利用原子層沉積、化學氣相沉積、物理氣相沉積或其他合適的製程來沉積介電層1602。在一些情況下，沉積介電層1602之後，可進行化學機械平坦化製程移除過多的材料並平坦化裝置300的頂表面。應注意的是，介電層1602可對自對準主動區隔離區域提供保護（例如，製造自對準主動區隔離區域時），且可作為後續金屬閘極隔離圖案化製程的硬遮罩，如下文所討論。
方法200接著進行至步驟228，其中進行第二虛置閘極蝕刻製程。參照第16A∕16B與17A∕17B圖，在步驟228的一實施例中，蝕刻圖案化的硬遮罩層1402的一部分與電極層806的一份部（兩者皆設置在形成於每個混合鰭片706’與706’’之上的介電層1602之間）以形成溝槽1702。在各種範例中，用於形成溝槽1702的蝕刻製程包括濕式蝕刻、乾式蝕刻或前述之組合。如圖所示，溝槽1702的蝕刻製程與形成步驟可露出介電層804，介電層804位於部分的混合鰭片706’與706’’之上以及位於設置在混合鰭片706’與706’’之間的混合鰭片706之上。在一些情況下，蝕刻製程可額外地蝕刻介電層804。在各種實施例中，溝槽1702的區域實質上對應至第1圖的主動區隔離區域112，因此提供主動區隔離區域112。可以肯定的是，在一些實施例中，主動區隔離區域可延伸超過溝槽1702的邊界，且至少部分地與介電層1602重疊。
方法200接著進行至步驟230，其中進行主動區隔離蝕刻製程。參照第17A∕17B與18A∕18B圖，在步驟230的一實施例中，主動區隔離蝕刻製程可用以於主動區隔離區域（例如，主動區隔離區域112）之中形成溝槽1802。如圖所示，主動區隔離蝕刻製程可用以從溝槽1702之中移除介電層804與回蝕刻的介電蓋層502。此外，主動區隔離蝕刻製程移除設置於溝槽1702之中的鰭片402，包括每個鰭片402的基板部分302A、磊晶層部分310A與磊晶層部分308A。可利用濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程及∕或前述之組合來移除這些每層膜層且形成溝槽1802。在一些實施例中，主動區隔離蝕刻製程時，介電層1602可保護自對準主動區隔離區域（例如，溝槽1702對應至主動區隔離區域112的區域），且防止對溝槽1702區域之外不合意的蝕刻。在各種範例中，圖案化的硬遮罩層1402的剩餘部分也可用以防止對溝槽1702區域之外的區域蝕刻。亦應注意的是，主動區隔離蝕刻製程可以凹口高度H2凹蝕混合鰭片706的高介電常數介電層702保留設置於溝槽1702之中的部分，以及至少部分的混合鰭片706’’的高介電常數介電層702。應注意的是，混合鰭片706’’的高介電常數介電層702的凹蝕部分可於混合鰭片706’’ 的高介電常數介電層702上形成曲面、非平面的角1804。在一些實施例中，凹口高度H2可大於約2nm。應注意的是，在一些實施例中，高介電常數介電層702約2nm的高度損失在很大程度上可能是主動區隔離蝕刻製程無意間的結果。然而，如前文所討論，因為高介電常數介電層702的高度H1為約10至30nm，高介電常數介電層702能夠承受主動區隔離蝕刻製程所造成約2nm的高度損失。在一些情況下，由於介電層1602的側壁實質上對準於混合鰭片706’高介電常數介電層702的橫向表面（因此保護混合鰭片706’），主動區隔離蝕刻製程實質上可能不會蝕刻及∕或凹蝕混合鰭片706’部分的高介電常數介電層702。然而，在一些實施例中，可蝕刻及∕或凹蝕混合鰭片706’至少一部分的高介電常數介電層702。
方法200接著進行至步驟232，其中進行介電質再填充製程。參照第18A∕18B與19A∕19B圖，在步驟232的一實施例中，可於主動區隔離蝕刻製程（步驟230）所形成的溝槽1802之中沉積介電層1902。因此，介電層1902形成於主動區隔離區域之中（例如，介電層1602之間）的混合鰭片706之上以及至少部分的混合鰭片706’’之上（例如，混合鰭片706’’高介電常數介電層702的凹蝕部分之上）。介電層1902也於主動區隔離區域的一端抵接混合鰭片706’’的側壁，且於主動區隔離區域的另一端抵接混合鰭片706’的側壁。如圖所示，介電層1902可更抵接介電層1602設置於主動區隔離區域兩端的側壁。在一些實施例中，介電層1902包括SiN、SiCN、SiOC、SiOCN、SiON或前述之組合或其他合適的材料。可利用原子層沉積、化學氣相沉積、物理氣相沉積或其他合適的製程來沉積介電層1902。在至少一實施例中，介電層1902包括不同材料的多層次層。例如，介電層1902可包括沿著混合鰭片側壁的含氮襯層以及含氮襯層之上的氧化矽（SiOx ）層。在一些情況下，沉積介電層1902之後且在步驟232的更一實施例中，可進行化學機械平坦化製程移除過外的材料並平坦化裝置300的頂表面。在一些範例中，化學機械平坦化製程移除圖案化的硬遮罩層1402的剩餘部分，以露出電極層806的剩餘部分。此外，由於化學機械平坦化製程，電極層806、介電層1602與介電層1902的頂表面可實質上彼此齊平。
方法200接著進行至步驟234，其中進行第三虛置閘極蝕刻製程。參照第19A∕19B與20A∕20B圖，在步驟234的一實施例中，部分地移除電極層806的剩餘部分（例如，於步驟232的化學機械平坦化製程時露出）以形成溝槽2002、2004，溝槽2002、2004包括凹蝕的電極層部分806A。凹蝕的電極層部分806A可至少部分地用以保護下方的鰭片402，下方的鰭片402設置於主動區隔離區域與切割金屬閘極隔離區域之外的主動區之中。在各種範例中，用以形成溝槽2002、2004的蝕刻製程包括濕式蝕刻、乾式蝕刻或前述之組合。如圖所示，詳細而言，溝槽2004的蝕刻製程與形成步驟可露出區域2006中一部分的混合鰭片706’’之上以及設置於閘極連接區域2008之中的混合鰭片706之上的介電層804。在一些情況下，第三虛置閘極蝕刻製程也可蝕刻介電層804的露出部分。
方法200接著進行至步驟236，其中進行高介電常數層蝕刻製程。參照第20A∕20B與21A∕21B圖，在步驟236的一實施例中，蝕刻步驟234的第三虛置閘極蝕刻製程露出的區域2006中一部分的混合鰭片706’’以及閘極連接區域2008中一部分的混合鰭片706。例如，可實質上從區域2006中部分的混合鰭片706’’以及從閘極連接區域2008中的混合鰭片706移除部分的高介電常數介電層702（包括介電層804形成於其上的部分）。如圖所示，高介電常數層蝕刻製程可露出區域2006中與閘極連接區域2008中介電層602、604的頂表面。詳細而言，可從閘極連接區域2008中的混合鰭片706完全地移除高介電常數介電層702以提供不具有高介電常數上部的混合鰭片706A（例如，相似於前文所討論的混合鰭片606）。在一些實施例中，高介電常數層蝕刻製程可更凹蝕鰭片402之上的區域中的電極層部分806A與介電層804，但不會完全移除電極層部分806A與介電層804。因此，下方的鰭片402（包括磊晶層部分308A與磊晶層部分310A）仍受到保護。在各種範例中，高介電常數層蝕刻製程包括濕式蝕刻、乾式蝕刻或前述之組合。應注意的是，步驟236的高介電常數層蝕刻製程自對準於介電層1602。如先前所提及，介電層1602可作為金屬閘極隔離圖案化製程的硬遮罩。因此，在各種實施例中，步驟236的高介電常數層蝕刻製程可稱為自對準金屬閘極隔離圖案化製程，其使用介電層1602作為硬遮罩。金屬閘極隔離圖案化製程的金屬閘極隔離效應將於下文的討論中更加顯而易見。
方法200接著進行至步驟238，其中進行第四虛置閘極蝕刻與通道釋出製程。參照第21A∕21B與22A∕22B圖，在步驟238的一實施例中，可利用合適的蝕刻製程移除鰭片402之上的區域中的電極層部分806A與介電層804（例如，於步驟236的高介電常數層蝕刻製程之後保留），進而露出下方鰭片402的磊晶層。在一些範例中，蝕刻製程也可移除介電層1602以及介電層804設置於介電層1602之下的部分。在各種實施例中，蝕刻製程可包括濕式蝕刻、乾式蝕刻、多步驟蝕刻製程或前述之組合。移除電極層部分806A、介電層1602與介電層804之後，且在步驟238的更一實施例中，選擇性地移除裝置300每個鰭片402的通道區中的SiGe層（包括回蝕刻的介電蓋層502與磊晶層部分310A）。在各種範例中，利用選擇性的濕式蝕刻製程從露出的鰭片402移除SiGe層（包括回蝕刻的介電蓋層502與磊晶層部分310A）。在一些實施例中，選擇性的濕式蝕刻製程包括氨及∕或臭氧。僅是作為一範例，選擇性的濕式蝕刻製程包括四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）。在一實施例中，回蝕刻的介電蓋層502與磊晶層部分310A為SiGe且磊晶層部分308A為矽，使SiGe層得以被選擇性地移除。應注意的是，選擇性地移除SiGe層之後，通道區中鄰近的半導體通道層之間可形成間隙（例如，磊晶層部分308A之間的間隙2202）。在一些範例中，如前文所述，SiGe層的選擇性移除步驟可稱為半導體通道層釋出製程。
方法200接著可進行至步驟240，其中形成閘極結構。參照第22A∕22B與23A∕23B圖，在步驟240的一實施例中，於裝置300之上形成閘極結構。閘極結構可包括高介電常數∕金屬閘極堆疊，然而也可能是其他組成。在一些實施例中，閘極結構可形成與多通道相關聯的閘極，多通道是透過裝置300通道區中複數個露出的半導體通道層所提供（磊晶層部分308A，目前磊晶層部分308A之間具有間隙2202）。一般而言，在其他製程之中，如下文所述，高介電常數∕金屬閘極堆疊的形成步驟可包括形成各種閘極材料、一或多層襯層的沉積步驟，以及一或多道化學機械平坦化製程以移除過多的閘極材料並平坦化裝置300的頂表面。
在一些實施例中，閘極介電質2302最初可形成於裝置300的溝槽之中，如前文所述，溝槽是透過移除虛置閘極及∕或透過釋出半導體通道層所提供。在各種實施例中，閘極介電質2302包括界面層與形成於界面層之上的高介電常數閘極介電層。在一些實施例中，閘極介電質2302具有約1至5nm的總厚度。如本文所使用及所述，高介電常數閘極介電質包括具有高介電常數的介電材料，例如介電常數大於熱氧化矽的介電常數（約3.9）。
在一些實施例中，閘極介電質2302的界面層可包括介電材料如氧化矽（SiO2 ）、HfSiO或氮氧化矽（SiON）。可利用化學氧化、熱氧化、原子層沉積、化學氣相沉積及∕或其他合適的方法形成界面層。閘極介電質2302的高介電常數閘極介電層可包括如氧化鉿（HfO2 ）的高介電常數介電層。或者，高介電常數閘極介電層可包括其他高介電常數介電質，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 （STO）、BaTiO3 （BTO）、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba,Sr）TiO3 （BST）、Al2 O3 、Si3 N4 、氮氧化物（SiON）、前述之組合或其他合適的材料。可利用原子層沉積、物理氣相沉積、化學氣相沉積、氧化及∕或其他合適的方法形成高介電常數閘極介電層。
在步驟240的更一實施例中，包括金屬層2304的金屬閘極形成於裝置300的閘極介電質2302之上。在一些實施例中，如下文所討論，最初可於裝置300之上沉積金屬層2304並將其回蝕刻以形成如第23A圖所示的金屬層2304。金屬層2304可包括金屬、金屬合金或金屬矽化物。在一些實施例中，金屬層2304可包括單一層或多層結構，例如為了增強裝置性能而具有所選擇功函數的金屬層（功函數金屬層）、襯層、潤濕層（wetting layer）、黏著層（adhesion layer）、金屬合金或金屬矽化物的各種組合。作為範例，金屬層2304可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。在各種實施例中，可利用原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍或其他合適的製程形成金屬層2304。在者，可各別形成n型與p型電晶體的金屬層2304，n型與p型電晶體可使用不同金屬材料。此外，金屬層2304可提供n型與p型功函數、可作為電晶體（例如，全繞式閘極電晶體）的閘極電極，且在至少一些實施例中，金屬層2304可包括多晶矽層。關於所示與所討論的全繞式閘極裝置，閘極結構包括夾設於每個磊晶層部分308A的部分，各自為裝置300提供半導體通道層。
形成金屬層2304之後，且在步驟240的更一實施例中，可回蝕刻金屬層2304且於回蝕刻的金屬層2304之上沉積金屬層2306。在一些實施例中，金屬層2306包括選擇性成長的鎢（W），但也可使用其他合適的金屬。在至少一些範例中，金屬層2306包括不含氟的鎢（fluorine-free W, FFW）層。在各種範例中，可作為蝕刻停止層且也可提供減少的接觸阻抗（例如，對金屬層2304）。詳細而言，由於回蝕刻金屬層2304（且在一些情況下，金屬層2306），且由於高介電常數介電層702的高度H1，完成了自對準金屬閘極隔離製程，且鄰近結構的金屬層彼此有效地相互隔離。例如，區域2308中裝置（例如，電晶體）的金屬閘極結構與區域2310中的裝置（例如，電晶體）隔離。換言之，金屬層2304（或在一些情況下，金屬層2306）的頂表面可定義出第一水平平面，且高介電常數介電層702（例如，混合鰭片706’’的高介電常數介電層702）的頂表面可定義出第二水平平面，且回蝕刻金屬層2304（且在一些情況下，金屬層2306）導致第一平面設置於第二平面下方。
在一些實施例中，磊晶層部分308A所形成且定義出半導體通道層的通道區可具有各式各樣的尺寸。例如，從磊晶層部分308A的側視圖（例如，第23A圖）來考量磊晶層部分308A的X與Y尺寸，X尺寸可等於約5至100nm，且Y尺寸可等於約4至8nm。在一些情況下，X尺寸實質上與Y尺寸相同。作為範例，若X尺寸大於Y尺寸，磊晶層部分308A可稱為奈米片。在一些情況下，鄰近半導體通道層（磊晶層部分308A）之間的間距∕間隙等於約6至15nm。
方法200接著進行至步驟242，其中形成接觸部件。參照第23A∕23B與24A∕24B圖，在步驟242的一實施例中，可於裝置300之上形成自對準接觸層2402，其中自對準接觸層2402可包括介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽、前述之組合或另一合適的材料。在各種實施例中，接著形成源極∕汲極接觸件以提供對源極∕汲極部件的接觸件（例如，源極∕汲極部件1202），且可形成導孔（via）以提供電性連接至源極∕汲極接觸件。在一些實施例中，也可形成金屬接觸蝕刻停止層（metal CESL, MCESL）與層間介電層。
一般而言，半導體裝置300可進行進一步的處理以形成本發明所屬技術領域中習知的各種部件與區域。例如，後續處理可於基板302上形成用以連接各種部件的接觸開口、接觸金屬以及各種接觸件∕導孔∕線路與多層內連線部件（例如，金屬層與層間介電質），進而形成可包括一或多個閘極裝置的功能電路。在進一步的範例中，多層內連線可包括如導孔或接觸件的垂直內連線以及如金屬線的水平內連線。各種內連線部件可採用各種導電材料如銅、鎢及∕或矽化物。在一範例中，使用鑲嵌（damascene）及∕或雙重鑲嵌製程形成銅相關的多層內連線結構。再者，可於方法200之前、期間及之後執行額外的製程步驟，且根據方法200的各種實施例，前文所述的一些製程步驟可被取代或刪除。再者，雖然方法200是繪示且描述為包括具有全繞式閘極電晶體的裝置300，但將能理解也可能是其他的裝置組態。在一些實施例中，可使用方法200製造鰭狀場效電晶體裝置或其他多閘極裝置。
關於本文所提供的描述說明，所揭示的是提供自對準主動區與自對準金屬閘極隔離方案的方法與結構，以達到極致密度的微縮化。在一些實施例中，揭示的結構包括作為部分的主動區隔離的介電層。介電層可夾設於形成在主動區隔離之中的複數個混合鰭片。作為範例，介電層可包括SiN、SiCN、SiOCN、SiON或前述之組合。在一些實施例中，揭示的結構也包括具有自對準金屬閘極隔離與自對準主動區隔離的高介電常數介電頂部的介電混合鰭片。在一些情況下，介電混合鰭片的高介電常數介電頂部的高度可為約10至30nm。在一些實施例中，高介電常數介電頂部的介電材料可包括HfO2 、ZrO2 、HfAlOx 、HfSiOx 、Al2 O3 、或其他合適的材料。在一些情況下，裝置也可包括設置於主動區隔離區域之中的介電混合鰭片（具有高介電常數介電頂部），其中這些介電混合鰭片的高介電常數介電頂部相較於如主動區隔離區域之外的混合鰭片矮（例如，由於高度損失）。在一些實施例中，主動區隔離區域之中的高介電常數介電頂部的高度損失可大於約2nm，且可歸因於主動區隔離蝕刻製程。在各種範例中，閘極連接區域中沒有高介電常數介電頂部，但只有低介電常數介電混合鰭片（例如，包括SiN、SiCN、SiOC、SiOCN、SiON或其他合適的材料）。採用所揭示提供自對準主動區與自對準切割金屬閘極隔離方案的實施例，可微縮化接觸多晶矽閘極節距與單元高度以提供增加的裝置密度、可改善裝置隔離以及提升置裝置性能。本發明所屬技術領域中具有通常知識者將能輕易理解本文所述的方法與結構可應用至各式各樣其他的半導體裝置，以在不背離本發明實施例的範圍下有助於從這些其他裝置達到相似的好處。
因此，本發明的其中一實施例描述一種半導體裝置的製造方法。半導體裝置的製造方法包括於複數個鰭片之上形成虛置閘極。在一些範例中，半導體裝置的製造方法更包括移除虛置閘極的第一部分以形成第一溝槽，第一溝槽露出鰭片的第一混合鰭片以及鰭片的第二混合鰭片的第一部分。在一些實施例中，半導體裝置的製造方法更包括以第一介電材料填充第一溝槽，其中第一介電材料設置於第一混合鰭片之上以及第二混合鰭片的第一部分之上。接著，可移除虛置閘極的第二部分以形成第二溝槽，且可以金屬層填充第二溝槽。在一些實施例中，半導體裝置的製造方法更包括回蝕刻金屬層，其中在回蝕刻金屬層的步驟之後，金屬層的第一頂表面定義出第一平面，第二混合鰭片的第二部分的第二頂表面定義出第二平面，且第一平面設置於第二平面下方。在一些實施例中，半導體裝置的製造方法更包括在移除虛置閘極的第一部分的步驟之前，移除虛置閘極的第三部分以形成第三溝槽，第三溝槽露出第二混合鰭片的第二部分，其中虛置閘極的第三部分介於虛置閘極的第一部分與虛置閘極的第二部分之間；以及以第二介電層填充第三溝槽。在一些實施例中，半導體裝置的製造方法更包括在以金屬層填充第二溝槽的步驟之前，移除第二介電層。在一些實施例中，半導體裝置的製造方法更包括在移除虛置閘極的第一部分的步驟之後以及在填充第一溝槽的步驟之前，進行蝕刻製程以移除主動鰭片設置於第一混合鰭片與第二混合鰭片之間的一部分。在一些實施例中，上述的蝕刻製程凹蝕第一混合鰭片的第一高介電常數上部。在一些實施例中，第二混合鰭片包括第二高介電常數上部，且其中第一高介電常數上部的第一高度小於第二高介電常數上部的第二高度。在一些實施例中，第二溝槽露出鰭片的第三混合鰭片，以及設置於第二混合鰭片與第三混合鰭片之間的主動鰭片。在一些實施例中，半導體裝置的製造方法更包括在以金屬層填充第二溝槽的步驟之前，移除第二混合鰭片的第三部分以及第三混合鰭片的第三高介電常數上部。在一些實施例中，移除第二混合鰭片的第三部分的步驟包括進行金屬閘極隔離圖案化製程，金屬閘極隔離圖案化製程自對準於設置於第二混合鰭片的第二部分之上的第二介電層。
在另一實施例中，所討論半導體裝置的製造方法包括於虛置閘極的切割金屬閘極區之中形成第一氮化物層與第二氮化物層，其中第一氮化物層至少部分地與第一混合鰭片重疊，且其中第二氮化物層至少部分地與第二混合鰭片重疊。在一些實施例中，半導體裝置的製造方法更包括蝕刻主動區隔離區域中的溝槽，且以介電層填充溝槽，主動區隔離區域位於第一氮化物層與第二氮化物層之間。在一些範例中，半導體裝置的製造方法更包括移除第一氮化物層與第二氮化物層，且部分地移除虛置閘極位於主動區隔離區域以外的一部分。在各種實施例中，半導體裝置的製造方法更包括於閘極連接區域中形成金屬閘極層，其中第一混合鰭片與第二混合鰭片的至少其中一者的上部延伸至金屬閘極層之上。在一些實施例中，半導體裝置的製造方法更包括在移除第一氮化物層與第二氮化物層的步驟之前，以及在部分地移除虛置閘極位於主動區隔離區域以外的部分的步驟之後，進行金屬閘極隔離圖案化製程，金屬閘極隔離圖案化製程移除設置於主動區隔離區域以外第二混合鰭片部分的第一高介電常數上部。在一些實施例中，蝕刻該溝槽的步驟凹蝕設置於主動區隔離區域之中的第三混合鰭片的上部，且其中蝕刻溝槽的步驟移除設置於主動區隔離區域之中的主動鰭片。在一些實施例中，第一混合鰭片包括第一高介電常數上部，第二混合鰭片包括第二高介電常數上部，且第三高介電常數上部相較於第一高介電常數上部及第二高介電常數上部凹入。在一些實施例中，部分地移除虛置閘極的一部分的步驟露出設置於主動區隔離區域以外的第四混合鰭片，且金屬閘極隔離圖案化製程移除第四混合鰭片的第二高介電常數上部。在一些實施例中，半導體裝置的製造方法更包括在進行金屬閘極隔離圖案化製程之後，移除虛置閘極位於主動區隔離區域以外的剩餘部分；以及在移除虛置閘極的剩餘部分的步驟之後，於閘極連接區域中形成金屬閘極層。
在更另一實施例中，所討論的半導體裝置包括第一主動鰭片與第二主動鰭片，第一主動鰭片包括第一金屬閘極層且第二主動鰭片包括第二金屬閘極層。在一些實施例中，半導體裝置更包括主動區隔離區域，其設置於第一主動鰭片與第二主動鰭片之間。在一些情況下，半導體裝置更包括設置於主動區隔離區域之中的第一混合鰭片以及設置於主動區隔離區域與第二主動鰭片之間的第二混合鰭片。在一些實施例中，第一混合鰭片包括具有第一高度的第一高介電常數上部，且第二混合鰭片包括具有第二高度的第二高介電常數上部，第二高度大於第一高度。在一些實施例中，第一金屬閘極層與第二金屬閘極層的第一頂表面定義出第一平面，第二混合鰭片的第二頂表面定義出第二平面，且第一平面設置於第二平面下方。在一些實施例中，第一混合鰭片具有第一寬度，且該第二混合鰭片具有第二寬度，第二寬度大於第一寬度。在一些實施例中，半導體裝置更包括第三混合鰭片，第二主動鰭片設置於第二混合鰭片與第三混合鰭片之間 ，且第三混合鰭片缺少高介電常數上部。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:多閘極裝置 104:鰭片元件 106,106’,106’’,606,706,706’,706’’,706A:混合鰭片 108:閘極結構 110:切割金屬閘極區 112:主動區隔離區域 200:方法 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236,238,240,242:步驟 300:裝置 302:基板 302A:基板部分 304:磊晶層堆疊 308,310:磊晶層 308A,310A:磊晶層部分 312:圖案化的硬遮罩層 312A:氮化物層 312B:氧化物層 402:鰭片 404:淺溝槽隔離部件 502:介電蓋層 504,904,1502,1702,1802,2002,2004:溝槽 602,604,804,1602,1902:介電層 702:高介電常數介電層 802:閘極堆疊 806:電極層 806A:電極層部分 808,810,1402:硬遮罩層 902:側壁間隔物 1002:凹口 1102:內間隔物 1202:源極/汲極部件 1302:層間介電層 1304:接觸蝕刻停止層 1404:圖案化的光阻層 1406:開口 1408:犧牲硬遮罩層 1804:曲面、非平面的角 2006,2308,2310:區域 2008:閘極連接區域 2202:間隙 2302:閘極介電質 2304,2306:金屬層 2402:自對準接觸層 AA’,BB’,CC’:剖面 D:深度 H1,H2:高度 W1,W2:寬度 X,Y:尺寸
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據各種實施例，提供多閘極裝置100由上而下的簡化佈局圖； 第2圖是根據一些實施例的多閘極裝置的製造方法流程圖； 第3、4、5、6、7、8、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A與24A是沿著實質上與第1圖的剖面CC’定義的平面平行的平面，提供根據第2圖的方法所製造的一些半導體裝置實施例的剖面圖； 第9、10、11、12與13圖是根據第2圖的方法所製造的一些半導體裝置實施例的等角視圖（isometric view）；以及 第14B、15B、16B、17B、18B、19B、20B、21B、22B、23B與24B是沿著實質上與第1圖的剖面BB’定義的平面平行的平面，提供根據第2圖的方法所製造的一些半導體裝置實施例的剖面圖。
200:方法
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234,236,238,240,242:步驟

Claims (1)

  1. 一種半導體裝置的製造方法，包括： 於複數個鰭片之上形成一虛置閘極； 移除該虛置閘極的一第一部分以形成一第一溝槽，該第一溝槽露出該些鰭片的一第一混合鰭片（hybrid fin）以及該些鰭片的一第二混合鰭片的一第一部分； 以一第一介電材料填充該第一溝槽，其中該第一介電材料設置於該第一混合鰭片之上以及該第二混合鰭片的該第一部分之上； 移除該虛置閘極的一第二部分以形成一第二溝槽； 以一金屬層填充該第二溝槽；以及 回蝕刻該金屬層，其中在回蝕刻該金屬層的步驟之後，該金屬層的一第一頂表面定義出一第一平面，該第二混合鰭片的一第二部分的一第二頂表面定義出一第二平面，且該第一平面設置於該第二平面下方。
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