TW202347525A - 半導體裝置及其製造方法 - Google Patents

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沙哈吉Ｂ 摩爾
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Abstract

一種半導體裝置的製造方法，包含形成自半導體基板突出的半導體鰭片。半導體鰭片具有磊晶部分及位於磊晶部分下方的台面部分。磊晶部分具有與複數個犧牲層交錯的複數個通道層。半導體基板具有在（110）晶面中的頂表面。方法亦包含形成虛置閘極結構橫跨半導體鰭片，至少移除半導體鰭片在相鄰於虛置閘極結構的區域中的磊晶部分以形成凹槽，磊晶地成長緩衝半導體區於凹槽中，磊晶地成長源極∕汲極部件於緩衝半導體區上，以及以金屬閘極結構替換虛置閘極結構。緩衝半導體區具有在（110）晶面中的頂表面

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於緩衝磊晶區。
半導體積體電路（integrated circuits；IC）產業經歷了指數性的成長。現代科技在積體電路材料與設計上的進步已產生了好幾世代的積體電路，其中每一世代與上一世代相比都具有更小、更複雜的電路。在積體電路的發展過程中，功能密度（functional density）（亦即，單位晶片面積的互連裝置數目）大抵上會增加而幾何尺寸（geometry size）（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程總體上會增加生產效率並降低相關成本而提供助益。此微縮化同樣增加了生產以及製造積體電路的複雜度。
舉例來說，隨著半導體技術進展至更小的技術節點，多閘極裝置已被導入以藉由增加閘極通道耦合、降低截止狀態（OFF-state）電流、及降低短通道效應（short-channel effects；SCEs）來試圖改善閘極控制。多閘極裝置大抵上是指具有設置於通道區的一側或更多側上方的閘極結構或閘極結構的一部份。全繞式閘極（gate-all-around；GAA）電晶體作為多閘極裝置的示例，其已成為高性能以及低漏電流應用的熱門及有前途的候選裝置。全繞式閘極電晶體的名稱是來自於其具有能夠完全繞著通道區延伸的閘極結構，提供對堆疊的通道層在四個側面上的存取。相較於平面電晶體，此配置可以更好地控制通道區且顯著地減少短通道效應（特別是藉由減少次臨界漏電流（sub-threshold leakage））。隨著半導體產業為了追求更高的裝置密度、更高的性能和更低的成本而進一步進展至亞10奈米（nm）技術製程節點，在堆疊的通道層周圍製造全繞式閘極部件的整合可能具有挑戰性。舉例來說，在全繞式閘極部件之中，圍繞最底通道層延伸的閘極結構亦可能與其下方的半導體基板的頂部嚙合（engage），導致在堆疊的通道層下方引起強大的漏電流。因此，儘管現有的方法在許多面向中通常都能滿足其預期的目的，但所得到的裝置在性能方面的挑戰並非在所有面向中都完全令人滿意。
本發明實施例提供一種半導體裝置的製造方法，包含形成自半導體基板突出的半導體鰭片，半導體鰭片具有磊晶部分及位於磊晶部分下方的台面部分，磊晶部分具有與複數個犧牲層交錯的複數個通道層，半導體基板具有在（110）晶面中的頂表面；形成虛置閘極結構橫跨半導體鰭片；至少移除半導體鰭片在相鄰於虛置閘極結構的區域中的磊晶部分，從而形成凹槽；磊晶地成長緩衝半導體區於凹槽中，緩衝半導體區具有在（110）晶面中的頂表面；磊晶地成長源極∕汲極部件於緩衝半導體區上；以及以金屬閘極結構替換虛置閘極結構。
本發明實施例提供一種半導體裝置的製造方法，包含形成自基板突出的半導體鰭片，基板具有在（110）晶面中的頂表面；形成披覆層於半導體鰭片的側壁上；形成第一介電鰭片及第二介電鰭片於披覆層的側壁上；形成虛置閘極結構於半導體鰭片以及第一介電鰭片與第二介電鰭片上；凹蝕相鄰於虛置閘極結構的區域中的半導體鰭片，從而形成凹槽；橫向地凹蝕披覆層以及凹槽中露出的半導體鰭片的一部份，從而形成多個凹孔；沉積多個介電間隔物於凹孔中；成長緩衝磊晶層於凹槽中且被第一介電鰭片與第二介電鰭片包夾，緩衝磊晶層具有在（110）晶面中的頂表面，緩衝磊晶層與最底介電間隔物實體接觸；成長源極∕汲極部件於緩衝磊晶層上，源極∕汲極部件包含不同摻質濃度的複數個磊晶層；沉積介電層於源極∕汲極部件上方；以及以金屬閘極結構替換虛置閘極結構。
本發明實施例提供一種半導體裝置，包含多個通道部件，垂直地堆疊於基板上方；導電結構，包繞每個通道部件；磊晶部件，抵靠通道部件；多個內間隔物，介於磊晶部件與導電結構之間；以及未摻雜半導體區，垂直地堆疊於基板與磊晶部件之間，其中基板及未摻雜半導體區的頂表面兩者皆在（110）晶面中。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成於第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成於第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。更再者，當使用 「大約」、「近似」等描述一個數字或數字範圍時，除非另行說明，否則此用語意圖涵蓋包括所述數字在內的合理範圍，例如所述數字的+∕-10%以內。舉例來說，用語 「約5奈米」可以涵蓋4.5奈米至5.5奈米的尺寸範圍。
本揭露大抵上涉及半導體裝置中的多閘極電晶體的半導體製造。如本揭露所使用，半導體裝置是指例如一或多個電晶體、積體電路、半導體晶片（例如，記憶體晶片、半導體晶粒上的邏輯晶片）、半導體晶片的堆疊、半導體封裝體、半導體晶圓、以及其類似物。用詞「多閘極電晶體」是指諸如場效電晶體（field effect transistor；FET）的電晶體，其具有設置於電晶體的通道區的多側上的閘極材料。
GAA電晶體是一種多閘極電晶體，其具有圍繞通道區延伸的閘極結構，提供對堆疊的通道層在四個側面上的存取。下方將結合附圖詳細描述本揭露的結構以及製造方法，附圖是根據一些實施例，繪示了製造GAA電晶體的製程。GAA電晶體具有垂直地堆疊且水平地排列的多個通道層。用詞「通道層」在本揭露中用於代指具有奈米級或甚至微米級尺寸，且具有細長形狀的任何材料部分，無論此部分的剖面形狀為何。因此，此用詞表示圓形以及實質上為圓形的剖面的細長材料部分兩者，以及包含例如圓柱狀或實質上為矩形的剖面的束或條狀材料部分。在一些示例中，通道層被稱作「奈米線」、「奈米片」、以及類似的名稱，如本揭露所使用，其包含了各種幾何形狀（例如，圓柱狀、條狀）以及各種尺寸的通道層。由於GAA電晶體具有更好的閘極控制能力、更低的漏電流、以及完全兼容鰭式場效電晶體（fin field-effect transistor；FinFET）裝置的佈局（layout），因此是將互補式金屬-氧化物-半導體（complementary metal-oxide-semiconductor；CMOS）帶入下一階段的路程圖（roadmap）的有利候選者。為了簡單起見，本揭露以GAA裝置作為示例。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構（例如其他類型的多閘極電晶體），以達到與在此介紹的實施例相同之目的及∕或優勢。
本揭露的實施例提供了優於現有技術的優點，但應理解的是，其他實施例可以提供不同的優點，並非所有優點都必須在本揭露中討論，且所有實施例都不需要具備特定的優點。舉例來說，本揭露討論的實施例包含用於在源極∕汲極（source∕drain；S∕D）磊晶部件與具有（110）晶向的半導體基板之間提供緩衝半導體區的方法以及結構，而此基板被稱作（110）基板（亦即，半導體基板的頂表面是在（110）平面中）。S∕D磊晶部件（或稱作S∕D區）可根據上下文單獨地或共同地代指源極或汲極。在GAA部件中，圍繞堆疊的通道結構延伸的閘極結構亦可直接嚙合最底通道層下方的半導體基板的頂部（或稱作鰭狀基底或台面（mesa））。來自S∕D磊晶部件的摻質可能會擴散到台面之中，並導致在施加閘極驅動電壓時會有強大的漏電流流入半導體基板之中。緩衝半導體區阻擋了S∕D磊晶部件中的摻質擴散到台面之中，從而抑制通過台面的漏電流。
一般來說，會形成GAA部件於具有（100）晶向的半導體基板上，此基板被稱作（100）基板（亦即，半導體基板的頂表面位於（100）平面中）。如果從（100）晶面磊晶地成長緩衝半導體區，由於沿著＜100＞方向的沉積速率較大於沿著＜111＞方向的沉積速率，因此緩衝半導體區的最終形狀可能無法充分地覆蓋台面的側壁，且不能有效地防止摻質從S∕D磊晶部件擴散。緩衝半導體區沿＜110＞方向的不足的橫向成長亦可能在淺溝槽隔離（shallow trench isolation；STI）部件與台面之間留下空間，這也可能導致摻質擴散到台面之中。作為對比，在本揭露的實施例中，半導體基板具有（110）晶向，且緩衝半導體區由（110）晶面磊晶地成長。在＜110＞與＜111＞方向之間的沉積速率不匹配相對較小。緩衝半導體區的最終形狀充分地覆蓋台面的側壁並填充STI部件與台面之間的空間。
現在將參考附圖更詳細地描述本揭露的各種面向。第1圖繪示出包含製造多閘極裝置的製造半導體的方法100。方法100僅是示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。可以在方法100之前、期間、以及之後提供額外的操作，且一些描述的操作可以為了方法的額外實施例進行替換、消除、或前後移動。方法100在下文中結合第2A圖至第19D圖進行描述。第2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A圖以及第19A圖是根據第1圖的方法100的各種階段，繪示出半導體裝置200的實施例的透視示意圖。第2B、3B、4B、5B、6B、7B圖以及第8B圖是在標有後綴「A」的相應附圖中沿著剖線B—B在平面X-Z中截取的剖面示意圖，其切割穿過閘極區並垂直於將要形成的多閘極裝置的通道區的長度方向。第9B、10B、11B、12B、13B、14B、15B、16B、17B、18B圖以及第19B圖是在標有後綴「A」的相應附圖中沿著剖線B—B在平面Y-Z中截取的剖面示意圖，其切割穿過通道區且相鄰於將要形成的多閘極裝置的源極∕汲極區。第9C、10C、11C、12C、13C、14C、15C、16C、17C、18C圖以及第19C圖是在標有後綴「A」的相應附圖中沿著剖線C—C在平面X-Z中截取的剖面示意圖，其切割穿過閘極區且垂直於將要形成的多閘極裝置的通道區的長度方向。第9D、10D、11D、12D、13D、14D、15D、16D、17D、18D圖以及第19D圖是在標有後綴「A」的相應附圖中沿著剖線D—D在平面X-Z中截取的剖面示意圖，其切割穿過源極∕汲極區且垂直於將要形成的多閘極裝置的通道區的長度方向。
如同本揭露所討論的其他方法實施例以及例示性裝置，應理解的是，半導體裝置200的多個部分可以藉由CMOS技術製程流程來製造，因此本揭露僅簡要描述一些製程。此外，例示性半導體裝置可以包含各種其他裝置以及部件，諸如其他類型的裝置，如額外的電晶體、雙極性接面電晶體（bipolar junction transistors；BJT）、電阻器、電容器、電感器、二極體、保險絲、靜態隨機存取記憶體（static random access memory；SRAM）、及∕或其他邏輯電路等，但為了更好地理解本揭露的發明構思而被簡化。在一些實施例中，例示性裝置包含可以互相連接的複數個半導體裝置（例如，電晶體），包含P型場效電晶體（P-field effect transistor；P-FET）、N型場效電晶體（N-field effect transistor；N-FET）等。此外，值得注意的是，方法100的製程步驟，包含參見第2A圖至第19D圖所給出的任何描述，與本揭露中提供的方法以及例示性附圖的其餘部分一樣，僅是作為示例且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。。
方法100在操作102（第1圖）提供了（或者被提供）半導體裝置（或裝置）200。參見第2A圖以及第2B圖，半導體裝置200包含基板202以及基板202上方的磊晶堆疊204。在一些實施例中，基板202可以是半導體基板，諸如矽基板。基板202可以包含各種膜層，包含形成於半導體基板上的導電層或絕緣層。基板202可以包含根據本發明所屬技術領域中已知的設計要求的各種摻雜配置。舉例來說，在為不同裝置類型（例如，n型場效電晶體（N-FET）、p型場效電晶體（P-FET））設計的區域中，可以形成不同的摻雜分佈（例如，n型井、p型井）於基板202上。合適的摻雜可以包含摻質的離子佈植及∕或擴散製程。基板202可以具有隔離部件（例如，淺溝槽隔離（STI）部件），其介於提供不同裝置類型的區域之間。基板202亦可包含其他半導體，諸如鍺、碳化矽（SiC）、矽鍺（SiGe）、或鑽石。替代地，基板202可以包含化合物半導體及∕或合金半導體。此外，基板202可以可選地（optionally）包含磊晶層（epi-layer），其可以被應變（strained）以增強性能，可以包含絕緣體上覆矽（silicon-on-insulator；SOI）結構，及∕或可以具有其他合適的增強部件。在本揭露的實施例中，基板202為具有在（110）平面的頂表面的晶體矽基板。基板202亦稱作（110）基板。
磊晶堆疊204包含由第二成分的磊晶層208穿插的第一成分的磊晶層206。第一成分可以不同於第二成分。磊晶層208可以包含與基板202相同的成分。在所繪示的實施例中，磊晶層206為矽鍺（SiGe）且磊晶層208為矽（Si）。然而，其他實施例可能具有其他配置，包含提供具有不同氧化速率及∕或蝕刻選擇性的第一成分以及第二成分的那些實施例。舉例來說，在一些實施例中，無論是第一成分或第二成分的磊晶層206、磊晶層208都可以包含其他材料，諸如鍺，化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及∕或銻化銦，合金半導體，諸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及∕或GaInAsP，或上述之組合。在一些實施例中，磊晶層206以及磊晶層208實質上不含摻質（亦即，具有範圍為約0 cm -3至約1x10 17cm -3的非本徵（extrinsic）摻質濃度），例如在磊晶成長期間沒有執行有意的摻雜。舉例來說，分別具有第一成分以及第二成分的磊晶層206以及磊晶層208的磊晶成長可以藉由分子束磊晶（molecular beam epitaxy；MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition；MOCVD）製程、及∕或其他合適的磊晶製程來執行。在各種實施例中，基板202是（110）基板，且磊晶層206以及磊晶層208各自為頂表面在（110）平面中的相應的晶體半導體層。
在一些實施例中，每個磊晶層206具有範圍為約4奈米（nm）至約8 nm的厚度。磊晶層206可以具有實質上均勻的厚度。然而在一些實施例中，頂部的磊晶層206可以比其下方的其他磊晶層206更薄（例如，具有一半的厚度）。頂部的磊晶層206用作蓋層，其為後續製程中的其他磊晶層提供保護。在一些實施例中，每個磊晶層208具有範圍為約4 nm至約8 nm的厚度。在一些實施例中，堆疊的磊晶層208的具有實質上均勻的厚度。如下文更詳細地描述，磊晶層208或磊晶層208的多個部分可以形成為後續形成的多閘極的半導體裝置200的（多個）通道部件，且基於裝置性能的考量來選擇厚度。用詞通道部件（或通道層）在本揭露中用於代指具有奈米級或甚至微米級尺寸，且具有細長形狀的任何材料部分，無論此部分的剖面形狀為何。因此，此用詞表示圓形以及實質上為圓形的剖面的細長材料部分兩者，以及包含例如圓柱狀或實質上為矩形的剖面的束或條狀材料部分。（多個）通道區中的磊晶層206最終可以被移除且用於定義隨後形成的多閘極裝置的相鄰的通道部件之間的垂直距離，且基於裝置性能的考量來選擇厚度。因此，磊晶層206亦可稱作犧牲層，而磊晶層208亦可稱作通道層。
值得注意的是，如第2A圖以及第2B圖所繪示，四（4）層的磊晶層206以及三（3）層的磊晶層208交替配置，這僅是為了說明的目的，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。應理解的是，可以形成任意數目的磊晶層於磊晶堆疊204中；膜層的數目取決於半導體裝置200所需的通道部件數目。在一些實施例中，磊晶層208的數目範圍為2至10。亦值得注意的是，雖然磊晶層206、磊晶層208被繪示為具有特定的堆疊順序，其中磊晶層206是磊晶堆疊204的最頂層，但其他配置也是可能的。舉例來說，在一些情況下，磊晶層208可以交替地成為磊晶堆疊204的最頂層。換句話說，磊晶層206、磊晶層208的成長順序以及其堆疊順序可以被調換或者以與圖示中所繪示的不同的其他方式來進行，但仍維持在本揭露的範圍之內。
方法100接著進行到操作104（第1圖），藉由圖案化來形成半導體鰭片（亦稱作裝置鰭片或鰭片元件）。參見第3A圖以及第3B圖的示例，在操作104的實施例中，形成自基板202延伸的複數個半導體鰭片210。在各種實施例中，每個半導體鰭片210包含自基板202形成的鰭片狀基底（也稱作台面203）以及自包含磊晶層206以及磊晶層208的磊晶堆疊的每個磊晶層的多個部分形成的磊晶堆疊204的部分。半導體鰭片210可以使用合適製程來製造，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物或心軸作為遮罩以藉由蝕刻初始的磊晶堆疊204來圖案化半導體鰭片210。蝕刻製程可以包含乾式蝕刻、濕式蝕刻、反應式離子蝕刻（reactive ion etching ；RIE）、及∕或其他合適的製程。
在所繪示實施例中，在圖案化半導體鰭片210之前，形成硬遮罩（hard mask；HM）層212於磊晶堆疊204上方。在一些實施例中，硬遮罩層212包含氧化層212A（例如，墊氧化層，其可以包含氧化矽）以及形成於氧化層212A上方的氮化層212B（例如，墊氮化層，其可以包含氮化矽）。氧化層212A可以作為磊晶堆疊204與氮化層212B之間的黏合層，且可以作為用於蝕刻氮化層212B的蝕刻停止層。在一些示例中，硬遮罩層212包含熱成長的氧化物、化學氣相沉積（chemical vapor deposition；CVD）所沉積的氧化物、及∕或原子層沉積（atomic layer deposition；ALD）所沉積的氧化物。在一些實施例中，硬遮罩層212包含藉由CVD及∕或其他合適的技術來沉積的氮化層。
隨後可以使用包含光學微影以及蝕刻製程的合適製程來製造半導體鰭片210。光學微影製程可以包含形成光阻層（未繪示）於硬遮罩層212上方，將阻抗曝光至圖案，執行曝光後烘烤製程，以及顯影阻抗以形成包含阻抗的遮罩元件。在一些實施例中，圖案化阻抗以形成遮罩元件可以使用電子束（e-beam）光學微影製程來執行。遮罩元件可接著用於保護基板202的多個區域以及形成於其上方的膜層，同時蝕刻製程在未保護區域中形成穿過硬遮罩層212、穿過磊晶堆疊204、並進入基板202之中的溝槽214，從而留下延伸的複數個半導體鰭片210。溝槽214可以使用乾式蝕刻、濕式蝕刻、RIE、及∕或其他合適的製程來蝕刻。在一些示例中，半導體鰭片210沿著X軸測量的寬度之範圍為約20 nm至約30 nm。如第3B圖所繪示，半導體鰭片210的長度方向沿Y軸進出紙面，即＜ ＞結晶方向。
亦可使用方法的許多其他實施例來形成半導體鰭片於基板上，包含例如定義鰭片區（例如，藉由遮罩或隔離區）以及磊晶地成長半導體鰭片210形式的磊晶堆疊204。在一些實施例中，形成半導體鰭片210可以包含修整（trim）製程以降低半導體鰭片210的寬度。修整製程可以包含濕式及∕或乾式蝕刻製程。
在操作106，方法100（第1圖）形成諸如淺溝槽隔離（STI）部件的隔離部件於半導體鰭片210之間。參見第4A圖以及第4B圖，淺溝槽隔離部件220設置於基板202上且介於半導體鰭片210之間。舉例來說，在一些實施例中，首先沉積介電層於基板202上方，以介電材料填充溝槽214。在一些實施例中，介電層可以包含氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、低介電常數介電質、上述之組合、及∕或其他合適的材料。在各種示例中，介電層可以藉由CVD製程、次常壓化學氣相沉積（sub-atmospheric chemical vapor deposition；SACVD）製程、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）製程、ALD製程、物理氣相沉積（physical vapor deposition；PVD）製程、及∕或其他合適的製程來沉積。在一些實施例中，在沉積介電層之後，可以對半導體裝置200進行例如退火（annealed），以提高介電層的品質。在一些實施例中，介電層可以包含多膜層結構，例如，具有一或多層襯層。
在形成隔離（STI）部件的一些實施例中，在介電層的沉積之後，沉積的介電材料被薄化以及平坦化，例如藉由化學機械拋光（chemical mechanical polishing；CMP）處理。在一些實施例中，硬遮罩層212用作CMP停止層。隨後，凹蝕介於半導體鰭片210之間的介電層。仍參見第4A圖以及第4B圖的示例，凹蝕淺溝槽隔離部件220以提供在淺溝槽隔離部件220上方延伸的半導體鰭片210。在一些實施例中，凹蝕製程可以包含乾式蝕刻製程、濕式蝕刻製程、及∕或上述之組合。在一些實施例中，控制內凹深度（例如，藉由控制蝕刻時間）以便形成半導體鰭片210的露出的上部的期望高度。在所繪示實施例中，期望高度露出磊晶堆疊204的每一層膜層。在進一步的實施例中，淺溝槽隔離部件220的頂表面內凹於最底部的磊晶層206之下。
在操作108，方法100（第1圖）沉積披覆（cladding）層於半導體鰭片的頂部以及側壁表面上。參見第5A圖以及第5B圖，在所繪示實施例中，選擇性地沉積披覆層222於半導體裝置200上方。具體地說，可以選擇性地且順應地（conformally）沉積披覆層222於半導體鰭片210的露出表面上方。在各種實施例中，披覆層222並未沉積於半導體鰭片210之間的淺溝槽隔離部件220的頂表面上。舉例來說，披覆層222可以是半導體層且藉由磊晶成長製程來沉積，使得披覆層222的磊晶成長受限於半導體鰭片210的露出的半導體表面（作為晶種層），而不形成於淺溝槽隔離部件220的介電材料表面上。替代地，披覆層222可以沉積為覆蓋半導體裝置200的坦覆（blanket）層。隨後，在諸如乾式蝕刻製程（例如，RIE蝕刻）的非等向性（anisotropic）蝕刻製程中移除披覆層222的多個水平部分，留下半導體鰭片210的殘留部分於頂部以及側壁表面上。非等向性蝕刻製程露出了溝槽214中的淺溝槽隔離部件220的頂表面。由於有限的蝕刻對比度，淺溝槽隔離部件220的露出的頂表面可能具有一些蝕刻損失，且具有位於溝槽214底部的碟狀（dishing）輪廓。舉例來說，可以藉由MBE製程、MOCVD製程、ALD製程、及∕或其他合適的沉積製程來沉積披覆層222。如將在下方詳述，披覆層222為後續形成的金屬閘極堆疊預留了空間，且將在後續的製程階段被移除。因此，披覆層222亦稱作犧牲披覆層。在一些示例中，披覆層222的厚度的範圍為約5 nm至約20 nm。
在一些實施例中，披覆層222包含與磊晶層206相同的半導體材料，諸如矽鍺（SiGe），但差別在於具有不同的鍺濃度。舉例來說，磊晶層206中鍺的莫耳比（molar ratio）的範圍可為約15％至約25％，而披覆層222中鍺的莫耳比的範圍可為約40％至約50％。鍺濃度的差異提供了披覆層222與磊晶層206之間的蝕刻選擇性。在一些替代實施例中，披覆層222包含與磊晶層206相同的半導體材料，諸如矽鍺（SiGe），且包含相同的鍺濃度。在進一步的實施例中，可以在沉積披覆層222之前形成氧化襯層（未繪示）於半導體鰭片210的露出的半導體表面上。氧化襯層將披覆層222與磊晶層206分隔並在隨後移除披覆層222的製程中保護磊晶層206。氧化襯層可藉由氧化半導體鰭片210的露出的半導體表面來形成。氧化製程導致氧化襯層具有確定的厚度。舉例來說，氧化襯層可具有範圍為約1 nm至約3 nm的厚度。在一些實施例中，氧化製程包含快速熱氧化（rapid thermal oxidation；RTO）製程、高壓氧化（high pressure oxidation；HPO）、化學氧化製程、原位蒸氣生成（in-situ stream generation；ISSG）製程、或增強原位蒸氣生成（enhanced in-situ stream generation；EISSG）製程。在一些實施例中，RTO製程是在範圍為約400℃至約700℃的溫度下，使用O 2以及O 3作為反應氣體，執行約1秒至約30秒。在其他實施例中，HPO是使用O 2、O 2+N 2、N 2、或類似的製程氣體，在範圍為約1 atm至約25 atm的壓力以及範圍為約300℃至約700℃的溫度下，執行約1分鐘至約10分鐘。化學氧化製程的示例包含濕式硫酸過氧化氫混合物（sulfuric acid peroxide mixture；SPM）清洗、濕式O 3∕H 2O、或類似的製程。O 3可具有範圍為約1 ppm至約50 ppm的濃度。
在一些實施例中，披覆層222中的半導體材料為非晶（amorphous）形式或多晶（polycrystalline）形式，諸如在一些實施例中為非晶SiGe或多晶SiGe。在又一些實施例中，披覆層222可以具有非晶形式以及多晶形式兩者的半導體材料的混合物，諸如60％的非晶形式的SiGe以及40％的多晶形式的SiGe。用詞「非晶或多晶」在本揭露中用於表示非晶形式、多晶形式、或上述之組合的成分。
在操作110，方法100（第1圖）形成介電鰭片於相鄰的半導體鰭片之間。參見第6A圖以及第6B圖，在操作110的實施例中，順應地沉積介電層224於溝槽214之內，包含沿著披覆層222的側壁以及沿著淺溝槽隔離部件220的頂表面。在此之後，沉積介電層226於介電層224上方。在至少一些實施例中，介電層224以及介電層226可以共同定義介電鰭片（或混成鰭片）228。在一些情況下，例如在凹蝕介電層224以及介電層226之後，介電鰭片228亦可進一步包含形成於介電層224以及介電層226上方的高介電常數介電層，將在下方描述。一般來說，且在一些實施例中，介電層224以及介電層226可以包含SiN、SiCN、SiOC、SiOCN、SiO x、或其他合適的材料。在一些示例中，介電層224可以包含低介電常數介電層，且介電層226可以包含可流動氧化層。在各種情況下，介電層224以及介電層226可以藉由CVD製程、ALD製程、PVD製程、旋轉塗佈（spin-coating）與烘烤製程、及∕或其他合適的製程來沉積。在一些示例中，在沉積介電層224以及介電層226之後，可以執行CMP製程以移除多餘的材料部分且平坦化半導體裝置200的頂表面。
方法100在操作110亦可包含凹蝕製程、高介電常數介電層沉積製程、以及CMP製程。仍然參見第6A圖以及第6B圖，在操作110的實施例中，執行凹蝕製程以移除介電層224以及介電層226的頂部。在一些實施例中，凹蝕製程可以包含乾式蝕刻製程、濕式蝕刻製程、及∕或上述之組合。在一些實施例中，控制內凹深度（例如，藉由控制蝕刻時間）以產生期望的內凹深度。在一些實施例中，凹蝕製程可以可選地移除至少一部分的披覆層222。在執行凹蝕製程之後，且在操作110的進一步的實施例中，沉積高介電常數介電層230於由凹蝕製程所形成的溝槽之內。在一些實施例中，高介電常數介電層230可以包含HfO 2、ZrO 2、HfAlO x、HfSiO x、Y 2O 3、Al 2O 3、或其他的高介電常數材料。高介電常數介電層230可以藉由CVD製程、ALD製程、PVD製程、及∕或其他合適的製程來沉積。在沉積高介電常數介電層230之後，且在操作110的進一步的實施例中，執行CMP製程以移除多餘的材料部分並平坦化半導體裝置200的頂表面。在一些示例中，CMP製程自半導體鰭片210的頂部移除了披覆層222的一部分以露出硬遮罩層212。因此，在各種情況下，介電鰭片228被定義為具有包含介電層224、介電層226的內凹部分的下部，以及具有包含高介電常數介電層230的上部。在一些示例中，高介電常數介電層230的高度的範圍可為約20 nm至約30 nm，寬度的範圍可為約15 nm至約25 nm。在一些情況下，介電鰭片228可替代地描述為具有高介電常數上部以及低介電常數下部的雙層（bi-layer）介電質。在一些示例中，上部對下部的高度比的範圍可為約1：20至約20：1。可以藉由例如改變內凹深度且因此改變高介電常數介電層230的高度來調整高度比，如上方所述。如同將於下方進行更詳細地討論，介電鰭片228用於有效地防止形成於相鄰的半導體鰭片210之間的源極∕汲極磊晶部件的橫向合併。在磊晶成長期間，源極∕汲極磊晶部件在介電鰭片228的相對側壁之間橫向地擴展，且至少部分地填充相鄰的介電鰭片228之間的空間。
在操作112，方法100（第1圖）移除硬遮罩層212以及披覆層222的頂部。參見第7A圖以及第7B圖，在操作112的實施例中，硬遮罩層212以及披覆層222的頂部可以先被回蝕刻（etched-back）。最頂部的磊晶層206可以作為用於蝕刻硬遮罩層212的蝕刻停止層且隨後被移除。披覆層222的頂部可以與最頂部的磊晶層206一起藉由以相同的半導體材料（諸如SiGe）作為目標的相同蝕刻劑來移除。在一些實施例中，回蝕刻的披覆層222的頂表面與半導體鰭片210的最頂部的磊晶層208的頂表面實質上齊平。在一些實施例中，硬遮罩層212以及披覆層222的頂部的回蝕刻可以使用濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程、及∕或上述之組合來執行。硬遮罩層212可以藉由例如使用H 3PO 4或其他合適的蝕刻劑的濕式蝕刻製程來移除。
方法100接著進行至操作114（第1圖），形成虛置（dummy）閘極結構。雖然本揭露的討論涉及替換閘極（或閘極後製（gate-last））製程，由此形成虛置閘極結構並隨後被替換，但是其他配置也是可能的。參見第8A圖以及第8B圖，形成虛置閘極結構234。虛置閘極結構234將在半導體裝置200的後續製程階段由最終的閘極堆疊替換。具體而言，虛置閘極結構234可在後續製程階段由高介電常數介電層（high-k；HK）以及金屬閘極電極（metal gate；MG）替換，如同將在下方進行更詳細地討論。在一些實施例中，虛置閘極結構234設置於半導體鰭片210、披覆層222、以及介電鰭片228上方。半導體鰭片210位於虛置閘極結構234下方的部分可以稱作通道區。虛置閘極結構234亦可定義半導體鰭片210的源極∕汲極（S∕D）區，例如，半導體鰭片210與通道區相鄰且位於通道區的兩側上的區域。
在一些實施例中，虛置閘極結構234藉由各種製程步驟來形成，諸如膜層沉積、圖案化、蝕刻、以及其他合適的製程步驟。例示性膜層沉積製程包含CVD（包含低壓CVD、電漿增強CVD、及∕或可流動CVD）、PVD、ALD、熱氧化、電子束蒸鍍（e-beam evaporation）、或其他合適的沉積技術、或上述之組合。在一些實施例中，虛置閘極結構234包含虛置介電層以及虛置電極層。在一些實施例中，虛置介電層可以包含SiO 2、氮化矽、高介電常數介電材料、及∕或其他合適的材料。隨後，沉積虛置電極層。在一些實施例中，虛置電極層可以包含多晶矽（polysilicon）。舉例來說，在形成虛置閘極結構時，圖案化製程包含微影製程（例如，光學微影或電子束微影），其亦可進一步包含光阻塗佈（例如，旋轉塗佈）、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、潤洗、乾燥（例如，旋轉乾燥及∕或硬烤）、其他合適的微影技術、及∕或上述之組合。在一些實施例中，蝕刻製程可以包含乾式蝕刻（例如，RIE蝕刻）、濕式蝕刻、及∕或其他蝕刻方法。在一些實施例中，虛置閘極結構234透過硬遮罩236來圖案化。硬遮罩236可以包含多層膜層，諸如氧化層以及位於氧化層上方的氮化層。在一些實施例中，在形成虛置閘極結構234之後，自半導體鰭片210的S∕D區移除虛置介電層。蝕刻製程可以包含濕式蝕刻、乾式蝕刻、及∕或上述之組合。選擇蝕刻製程以選擇性地蝕刻虛置介電層而實質上不蝕刻半導體鰭片210、硬遮罩236、以及虛置電極層。
在操作116，方法100（第1圖）形成閘極間隔物於虛置閘極結構234的側壁表面上。參見第9A圖至第9D圖，形成閘極間隔物242。閘極間隔物242可以具有範圍為約2 nm至約10 nm的厚度。在一些示例中，閘極間隔物242可以包含介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低介電常數材料、及∕或上述之組合。在一些實施例中，閘極間隔物242包含多層膜層，諸如內襯間隔物層以及主間隔物層、以及類似的膜層。舉例來說，閘極間隔物242可以藉由順應地沉積介電材料於半導體裝置200上方來形成，諸如使用CVD製程、次常壓CVD（SACVD）製程、可流動CVD製程、ALD製程、PVD製程、或其他合適的製程。在介電材料的順應沉積之後，用於形成閘極間隔物242的介電材料的多個部分可以被回蝕刻以露出半導體鰭片210未被虛置閘極結構234覆蓋的多個部分（例如，在源極∕汲極區中）。在一些情況下，回蝕刻製程移除用於沿著虛置閘極結構234的頂表面形成閘極間隔物242的介電材料的多個部分，從而露出硬遮罩層236。在一些實施例中，回蝕刻製程可以包含濕式蝕刻製程、乾式蝕刻製程、多步驟蝕刻製程、及∕或上述之組合。值得注意的是，在回蝕刻製程之後，閘極間隔物242仍然設置於虛置閘極結構234的側壁表面上。
在操作118，方法100（第1圖）凹蝕S∕D區中的半導體鰭片210以形成S∕D凹槽。參見第10A圖至第10D圖，執行源極∕汲極蝕刻製程以藉由移除半導體鰭片210以及披覆層222未被虛置閘極結構234覆蓋的多個部分（例如，在源極∕汲極區中）來形成多個源極∕汲極凹槽246。具體地說，源極∕汲極蝕刻製程可以用於移除磊晶層206以及磊晶層208在半導體裝置200的源極∕汲極區中露出的多個部分，以露出半導體鰭片210的台面203。在一些實施例中，源極∕汲極蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、及∕或上述之組合。在一些實施例中，控制內凹深度（例如，藉由控制蝕刻時間）使得台面203的頂表面S 203內凹至淺溝槽隔離部件220的頂表面下方。為了更好地說明， 第10D圖重疊繪示了在通道區中的磊晶堆疊204與台面203的剩餘部分，其由虛線形狀表示。磊晶堆疊204具有厚度T1。內凹的頂表面S 203上方的台面203具有厚度T2。在一些實施例中，厚度T1的範圍為約30 nm至約80 nm，而厚度T2的範圍為約15 nm至約60 nm。在各種實施例中，T1大於T2，且T1-T2的範圍為約0 nm至約30 nm。T1-T2的範圍並非微不足道。如果T1-T2大於約30 nm，則製造成本將會不必要地增加；如果T1-T2小於約0 nm，則裝置性能將會因可用的通道層高度降低而下降。
仍然參見第10D圖，由於有限的蝕刻選擇性，介電鰭片228的介電層224可能具有蝕刻損失，使得介電鰭片228的側壁在高介電常數介電層230下方可能具有漸縮（tapered）輪廓。在第10D圖所繪示的實施例中，藉由源極∕汲極蝕刻製程來修整介電鰭片228，使得高介電常數介電層230的底表面被露出。此外，由於在源極∕汲極蝕刻製程期間有限的蝕刻選擇性，淺溝槽隔離部件220亦可被部分地蝕刻。淺溝槽隔離部件220的頂部的寬度可以被修整為比介電鰭片228的底部的寬度來得窄。可以形成多個凹口（notches）（或稱作凹陷（dips））於淺溝槽隔離部件220的側壁上。凹口的尖端被表示為P1以及P2。在一些實施例中，尖端P1以及尖端P2位於介電層224正下方。在進一步的一些實施例中，尖端P1以及尖端P2位於介電層226正下方。尖端P1至尖端P2沿著軸X測量的橫向距離表示在源極∕汲極凹槽246的底部的最寬開口。
參見第10B圖，由於源極∕汲極蝕刻製程期間的負載效應（loading effect），源極∕汲極凹槽246的側壁可以具有漸縮輪廓，使得源極∕汲極凹槽246在底部較窄而在頂部較寬，且因此兩個相鄰的源極∕汲極凹槽246之間的半導體鰭片210在底部較寬而在頂部較窄。
在操作120，方法100（第1圖）形成多個內間隔物凹孔（cavities）。參見第11A圖至第11D圖，藉由透過源極∕汲極凹槽246橫向地凹蝕磊晶層206，形成內間隔物凹孔248。在操作120的一些實施例中，執行橫向蝕刻（或水平凹蝕）以凹蝕磊晶層206且形成內間隔物凹孔248。在一些實施例中，磊晶層206的蝕刻量的範圍為約2 nm至約10 nm。橫向蝕刻亦在軸Y上凹蝕披覆層222（第11A圖）。當磊晶層206以及披覆層222為SiGe時，橫向蝕刻製程可以使用的蝕刻劑擇自但不限於氫氧化銨（NH 4OH）、氫氧化四甲基銨（tetramethylammonium hydroxide；TMAH）、乙二胺鄰苯二酚（ethylenediamine pyrocatechol；EDP）、以及氫氧化鉀（KOH）溶液。在一些實施例中，披覆層222的內凹側壁與虛置閘極結構234的側壁表面實質上齊平。在此，「實質上齊平」是指相對位置的差異小於約1 nm。
在操作122，方法100（第1圖）形成內間隔物。參見第12A圖至第12D圖，形成內間隔物250於內間隔物凹孔248中。在一些實施例中，內間隔物250的長度（沿著軸Y）的範圍可為約3 nm至約8 nm。在操作122的一些實施例中，形成絕緣層於磊晶層206的橫向末端以填充內間隔物凹孔248，從而形成內間隔物250。絕緣層可以包含介電材料，諸如SiN、SiOC、SiOCN、SiCN、SiO 2、及∕或其他合適的材料。在一些實施例中，順應地沉積絕緣層於源極∕汲極凹槽246中，例如，藉由ALD或任何其他合適的方法。在順應地沉積絕緣層之後，執行回蝕刻製程以從內間隔物凹孔248的外側部分地移除絕緣層。藉由此蝕刻，絕緣層實質上保留於內間隔物凹孔248之內。在一些示例中，回蝕刻製程亦可蝕刻介電鰭片228的高介電常數介電層230未被虛置閘極結構234覆蓋的一部分。為了更好地說明，第12D圖亦繪示了重疊的內間隔物250的位置。
在操作124，方法100（第1圖）形成緩衝半導體區於源極∕汲極凹槽246的底部。參見第13A圖至第13D圖，自台面203的內凹的頂表面S 203磊晶地成長緩衝半導體區254。舉例來說，緩衝半導體區254的磊晶成長可以藉由氣相磊晶（vapor-phase epitaxy；VPE）、超高真空CVD（ultra-high vacuum CVD；UHV-CVD）、分子束磊晶（molecular beam epitaxy；MBE）、及∕或其他合適的製程來執行。在一些實施例中，緩衝半導體區254包含與基板202相同的材料，諸如矽（Si）。緩衝半導體區254亦可稱作緩衝矽區或緩衝磊晶層。在一些替代實施例中，緩衝半導體區254包含與基板202不同的半導體材料，諸如矽鍺（SiGe）。在一些實施例中，緩衝半導體區254不含摻質，舉例來說，在磊晶成長製程期間不執行有意的摻雜。替代地，緩衝半導體區254可以以諸如Ge或Sn的摻質來輕微地摻雜。作為對比，在一個實例中，基板202被輕摻雜且具有大於緩衝半導體區254的摻雜濃度。緩衝半導體區254提供從將要形成的源極∕汲極磊晶部件到半導體基板的高電阻路徑，使得半導體基板中的漏電流（亦即，通過台面203的漏電流）被抑制。
介電鰭片228以及內間隔物250的介電材料限制了緩衝半導體區254從源極∕汲極凹槽246底部的磊晶成長。緩衝半導體區254的成長是在時間控制下進行，使得緩衝半導體區254的頂表面位於通道區中的台面203的頂表面上方，且亦與最底的內間隔物250部分地重疊（第13B圖）。最底的內間隔物250介於緩衝半導體區254與最底的磊晶層206之間。緩衝半導體區254與最底的內間隔物250的下部實體（physical）接觸。
參見第13D圖，繪示了重疊的通道區中的磊晶堆疊204以及台面203，通道區中的台面203的垂直側壁（在X-Z平面中）（暴露在源極∕汲極凹槽246中）與緩衝半導體區254實體接觸且被緩衝半導體區254完全地覆蓋。當後續形成源極∕汲極磊晶部件於源極∕汲極凹槽246中時，緩衝半導體區254保護了通道區中的台面203免受摻質擴散的影響。實質上未摻雜的台面203仍然是抑制基板漏電流的高電阻路徑。
仍然參見第13D圖，當緩衝半導體區254升高到台面203的內凹的頂表面S 203上方時，緩衝半導體區254呈現出刻面（facet）成長。由於基板202是（110）基板，因此緩衝半導體區254相應地是具有在（110）晶面中的頂表面的晶體半導體層。刻面F 203位於（111）晶面中。在緩衝半導體區254的磊晶成長之後，可選的鹽酸後清洗（post hydrochloric acid cleaning）製程亦對刻面F 203進行塑型。在繪示的實施例中，刻面F 203與淺溝槽隔離部件220的側壁在交點P3處相交，其位於尖端P1以及尖端P2上方。在一些實施例中，交點P3位於介電鰭片228的介電層224正下方。刻面F 203從交點P3延伸，且緩衝半導體區254不與介電鰭片228接觸。在一些替代實施例中，刻面F 203與介電鰭片228的側壁相交，且緩衝半導體區254與介電鰭片228實體接觸。
一般來說，（100）基板是用於半導體製造。在＜100＞方向的磊晶成長速率可以比在＜111＞方向的磊晶成長速率快兩到四倍。從（100）基板磊晶成長，刻面F 203通常與法線方向形成大於54.7°的角度θ。因此，緩衝半導體區254的高度會上升太快，使得最底的通道層（磊晶層208）在緩衝半導體區254完全地擴展於尖端P1與尖端P2之間的空間之間之前，已經與緩衝半導體區254重疊。與最底的通道層（磊晶層208）的重疊降低了電晶體的有效通道高度，且降低了裝置的電流驅動能力。另一方面，如果緩衝半導體區254的高度被控制在最底的通道層（磊晶層208）下方，則淺溝槽隔離部件220之間的空間可能不會被填滿，這可能導致摻質擴散到台面203之中。
作為對比，自（110）基板磊晶地成長，在＜110＞方向與＜111＞方向之間的磊晶成長速率不匹配會遠低於在＜100＞方向與＜111＞方向之間的不匹配，允許緩衝半導體區254能在緩衝半導體區254的頂表面太快上升至最底的內間隔物250的頂表面上方之前，完全地擴展於尖端P1與尖端P2之間的空間。換句話說，當源極∕汲極凹槽246的底部被緩衝半導體區254完全地佔據時，最底的通道層（磊晶層208）仍在緩衝半導體區254的頂表面上方且不與其接觸。在各種實施例中，角度θ的範圍為約5°至約35.5°。此範圍並非微不足道。如果角度θ大於約35.5°，則所形成的緩衝半導體區254可能不足以保護台面203免受摻質擴散的影響；如果角度θ小於約5°，則刻面接近理想的表面且在製造製程中難以保持。
在一些實施例中，緩衝半導體區254與最底的內間隔物250（最底的磊晶層206）重疊約1 nm至約5 nm的厚度T3（在軸Z上測量）；自刻面F 203的交點P3至磊晶堆疊204的底表面（最底的磊晶層206的底表面）的距離T4之範圍為約0 nm至約5 nm；緩衝半導體區254具有範圍為約10 nm至約50 nm的厚度T5（在軸Z上測量）。這些範圍並非微不足道。如果厚度T3小於約1 nm，則台面203的覆蓋度可能不夠；如果厚度T3大於約5 nm，則因為緩衝半導體區254的總高度可能變得太大而使通道層的使用率可能會降低。如果距離T4小於0 nm，則最底的通道層亦可能被覆蓋；如果距離T4大於約5 nm，則可能導致摻質擴散至台面203之中。如果厚度T5小於約10 nm，則台面203可能未被充分地覆蓋；如果厚度T5大於約50 nm，則可能不必要地增加生產成本。
在操作126，方法100（第1圖）形成源極∕汲極磊晶部件（也稱作S∕D部件）。參見第14A圖至第14D圖，形成源極∕汲極部件252於源極∕汲極凹槽246中。舉例來說，源極∕汲極部件252的磊晶成長可以藉由氣相磊晶（VPE）、超高真空CVD（UHV-CVD）、分子束磊晶（MBE）、及∕或其他合適的製程來執行。源極∕汲極部件252與基板202以及緩衝半導體區254具有相同的結晶方向（crystalline orientation）。源極∕汲極部件252形成於相鄰於虛置閘極結構234且位於其兩側的S∕D區中。舉例來說，可以形成源極∕汲極部件252於半導體鰭片210的露出的台面203上方且與相鄰的內間隔物250以及通道層（磊晶層208）接觸。在第14D圖所繪示的實施例中，源極∕汲極部件252的底部（亦即，第一磊晶成長摻雜層252a）與介電鰭片228接觸，而源極∕汲極部件252的頂部以及中間部分（亦即，第二磊晶成長摻雜層252b以及第三磊晶成長摻雜層252c）並未橫向地擴展到足以與介電鰭片228接觸。介電鰭片228有效地防止形成於半導體鰭片210上的相鄰源極∕汲極部件252的橫向合併。
總的來說，源極∕汲極部件252對通道區提供了拉伸或壓縮應力（stress）。在各種實施例中，源極∕汲極部件252可以包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他合適的材料。在一些實施例中，源極∕汲極部件252藉由在S∕D區中磊晶地成長一或多層半導體材料層（例如，第一磊晶成長摻雜層252a、第二磊晶成長摻雜層252b、以及第三磊晶成長摻雜層252c）來形成。在一些實施例中，第一磊晶成長摻雜層252a與緩衝半導體區254接觸且與最底的內間隔物250以及最底的通道層（磊晶層208）接觸，其也被視為磊晶成長的摻雜襯件以促進後續的第二磊晶成長摻雜層252b的磊晶成長。第一磊晶成長摻雜層252a形成U形或V形結構於S∕D區中（第14B圖）。第二磊晶成長摻雜層252b位於第一磊晶成長摻雜層252a上。第三磊晶成長摻雜層252c覆蓋第一磊晶成長摻雜層252a以及第二磊晶成長摻雜層252b。第二磊晶成長摻雜層252b以及第三磊晶成長摻雜層252c的頂表面兩者皆可以位於介電鰭片228的介電層224以及介電層226的頂表面上方，但皆低於介電鰭片228的高介電常數介電層230的頂表面。在一些替代實施例中，第三磊晶成長摻雜層252c的頂表面可以位於介電鰭片228的高介電常數介電層230的頂表面上方。
在一實施例中，第一磊晶成長摻雜層252a是由矽鍺所形成，其與第二磊晶成長摻雜層252b相同。此外，鍺的濃度從第一磊晶成長摻雜層252a到第二磊晶成長摻雜層252b逐漸增加。具體地說，第一磊晶成長摻雜層252a包含範圍為約15％至約35％的鍺濃度（以莫耳比計算）。第二磊晶成長摻雜層252b包含範圍為約35％至約55％的鍺濃度。鍺濃度可以為了滿足不同的應變需求而進行調整。此外，第一磊晶成長摻雜層252a以及第二磊晶成長摻雜層252b各自包含梯度分佈。舉例來說，第一磊晶成長摻雜層252a從其最底部到其最頂部逐漸增加。第三磊晶成長摻雜層252c是由矽所形成，其是指接觸並覆蓋第一磊晶成長摻雜層252a以及第二磊晶成長摻雜層252b的矽蓋層。替代地，第三磊晶摻雜層252c是由矽鍺所形成，其具有範圍為約45％至約50％的鍺濃度。第一磊晶成長摻雜層252a的厚度的範圍可為約5 nm至約15 nm。第二磊晶成長摻雜層252b的厚度的範圍可為約30 nm至約60 nm。第三磊晶成長摻雜層252c的厚度的範圍可為約5 nm至約10 nm。
源極∕汲極部件252可以在磊晶製程期間藉由導入多個摻質種類來原位摻雜，其包含：p型摻質，諸如硼或BF 2；n型摻質，諸如磷或砷；及∕或其他合適的摻質，包含上述之組合。如果源極∕汲極部件252沒有進行原位摻雜，則執行佈植製程（亦即，接面佈植製程（junction implant process））以摻雜源極∕汲極部件252。在例示性實施例中，NMOS裝置中的源極∕汲極部件252包含SiP，而PMOS裝置中的源極∕汲極部件252包含GeSnB及∕或SiGeSnB。在一實施例中，第一磊晶成長摻雜層252a包含與第二磊晶成長摻雜層252b以及第三磊晶成長摻雜層252c相同的摻質種類。摻質濃度從第一磊晶成長摻雜層252a到第三磊晶成長摻雜層252c逐漸增加。第三磊晶成長摻雜層252c包含大於第一磊晶成長摻雜層252a以及第二磊晶成長摻雜層252b的摻質濃度，這有利於後續的矽化製程（例如，形成矽化鎳），以便在S∕D部件上著陸（landing）S∕D接觸件。第二磊晶成長摻雜層252b包含大於第一磊晶成長摻雜層252a的摻質濃度。此外，在一些實施例中，第一磊晶成長摻雜層252a、第二磊晶成長摻雜層252b、以及第三磊晶成長摻雜層252c分別包含恆定分佈的摻質濃度。舉例來說，第二磊晶成長摻雜層252b包含從其最底部到其最頂部皆為恆定分佈的摻質濃度。第一磊晶成長摻雜層252a完全地覆蓋緩衝半導體區254但與台面203分隔。換句話說，緩衝半導體區254完全地覆蓋台面203的側壁且具有足夠的寬裕度，使得源極∕汲極部件252藉由緩衝半導體區254能夠與台面203分隔至足以防止摻質擴散到台面203之中的距離。
在操作128，方法100（第1圖）形成接觸蝕刻停止層（contact etch stop layer；CESL）以及層間介電層（inter-layer dielectric；ILD）。參見第15A圖至第15D圖，沉積接觸蝕刻停止層256於源極∕汲極部件252以及閘極間隔物242上方，且沉積層間介電層258於接觸蝕刻停止層256上方。在操作128的一些實施例中，接觸蝕刻停止層256包含氮化矽層，氧化矽層、氮氧化矽層、及∕或本發明所屬技術領域中已知的其他材料。接觸蝕刻停止層256可以藉由電漿增強化學氣相沉積（PECVD）製程及∕或其他合適的沉積或氧化製程來形成。在一些實施例中，層間介電層258包含諸如四乙氧基矽烷（tetraethylorthosilicate；TEOS）氧化物、未摻雜矽酸鹽玻璃、或摻雜的氧化矽諸如硼磷矽酸鹽玻璃（borophosphosilicate glass；BPSG）、熔融石英玻璃（fused silica glass；FSG）、磷矽酸鹽玻璃（phosphosilicate glass；PSG）、硼摻雜矽玻璃（boron doped silicon glass；BSG）、及∕或其他合適的介電材料。層間介電層258可以藉由PECVD製程或其他合適的沉積技術來沉積。在一些實施例中，在形成層間介電層258之後，半導體裝置200可以經受高熱預算製程以退火層間介電層。參見第15D圖，在所繪示實施例中，接觸蝕刻停止層256、第一磊晶成長摻雜層252a、第二磊晶成長摻雜層252b、以及介電鰭片228的介電層224共同地陷捕（trap）了接觸蝕刻停止層256下方的空孔（voids）（間隙）259（亦位於第三磊晶成長摻雜層252c下方）。空孔259可以以大氣環境條件（例如，空氣、氮氣）來填充。
在一些示例中，在沉積層間介電層258之後，可以執行平坦化製程以移除多餘的介電材料。舉例來說，平坦化製程包含化學機械平坦化（CMP）製程，其移除了虛置閘極結構234上方的層間介電層258（以及接觸蝕刻停止層256，如果存在的話）的多個部分且平坦化半導體裝置200的頂表面。在一些實施例中，CMP製程亦移除了硬遮罩236並露出虛置閘極結構234的虛置電極層。
在操作130，方法100（第1圖）移除虛置閘極結構234以形成閘極溝槽260。參見第16A圖至第16D圖，移除虛置閘極結構234以露出閘極溝槽260中的介電鰭片228、半導體鰭片210、以及披覆層222的頂表面。介電鰭片228的高介電常數介電層230的側壁亦露出於閘極溝槽260中。操作130可以包含對虛置閘極結構234中的材料具有選擇性的一或多道蝕刻製程。舉例來說，凹蝕虛置閘極結構234可以使用諸如選擇性濕式蝕刻、選擇性乾式蝕刻、或上述之組合的選擇性蝕刻製程來執行。最終的閘極結構（例如，高介電常數金屬閘極堆疊）可以隨後形成於閘極溝槽260中，如在下方進行的描述。
在操作132，方法100（第1圖）自半導體鰭片210移除磊晶層206，且自閘極溝槽260移除披覆層222。所得的結構繪示於第17A圖至第17D圖中。在實施例中，磊晶層206以及披覆層222兩者皆包含SiGe，而磊晶層208為矽，因此允許了選擇性地移除磊晶層206以及披覆層222。在實施例中，磊晶層206以及披覆層222是藉由選擇性濕式蝕刻製程來移除。在一些實施例中，選擇性濕式蝕刻包含氫氧化銨-過氧化氫-水混合物蝕刻（例如， ammonia hydroxide-hydrogen peroxide-water mixture；APM）。在一些實施例中，選擇性移除包含了氧化SiGe並接著移除SiGeO x。舉例來說，可以藉由O 3清洗來提供氧化，且接著藉由諸如NH 4OH的蝕刻劑來移除SiGeO x。應注意的是，在操作138的中間製程階段期間，提供了間隙262於通道區中的相鄰的通道部件（例如，奈米線或奈米片）之間（例如，磊晶層208之間的間隙262）。間隙262可以以大氣環境條件（例如，空氣、氮氣）來填充。
方法100接著進行至操作134（第1圖），形成閘極結構。閘極結構可以是一或多個多閘極電晶體的閘極。閘極結構可以是高介電常數金屬閘極（high-k metal gate；HK MG）堆疊，但是其他成分也是可能的。在一些實施例中，閘極結構形成了與通道區中的複數個通道部件（例如，其之間具有間隙的奈米片或奈米線）提供的多通道相關的閘極。所得的結構繪示於第18A圖至第18D圖。在操作138的實施例中，高介電常數金屬閘極堆疊270形成於半導體裝置200藉由釋放磊晶層208所提供的閘極溝槽260之內，如上方參見之前對操作132的描述。在各種實施例中，高介電常數金屬閘極堆疊270包含界面層（未繪示）、形成於界面層上方的高介電常數閘極介電層272、以及形成於高介電常數閘極介電層272上方的閘極電極層274。本揭露所使用以及描述的高介電常數閘極介電質包含了具有高介電常數的介電材料，例如大於熱氧化矽的介電常數（～3.9）。HK MG堆疊之內所使用的閘極電極層可以包含金屬、金屬合金、或金屬矽化物。另外，HK MG堆疊的形成可以包含沉積以形成各種閘極材料、一或多層襯層，以及包含一或多道CMP製程以移除多餘的閘極材料，且從而平坦化半導體裝置200的頂表面。以內間隔物250介於高介電常數金屬閘極堆疊270與源極∕汲極部件252之間來提供隔離。
高介電常數金屬閘極堆疊270包含了介於每個磊晶層208（通道部件）的多個部分，磊晶層208形成為多閘極的半導體裝置200的通道。在一些實施例中，高介電常數金屬閘極堆疊270的界面層可以包含介電材料，諸如氧化矽（SiO 2）、HfSiO、或氮氧化矽（SiON）。界面層可以藉由化學氧化、熱氧化、原子層沉積（ALD）、化學氣相沉積（CVD）、及∕或其他合適的方法來形成。高介電常數金屬閘極堆疊270的高介電常數閘極介電層272可以包含諸如氧化鉿（HfO 2）的高介電常數介電質。替代地，高介電常數金屬閘極堆疊270的高介電常數閘極介電層272可以包含其他高介電常數介電質，諸如TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba,Sr）TiO 3（BST）、Al 2O 3、Si 3N 4、氮氧化物（SiON）、上述之組合、或其他合適的材料。高介電常數閘極介電層272可以藉由ALD、物理氣相沉積（PVD）、CVD、氧化、及∕或其他合適的方法來形成。如第18B圖以及第18C圖所繪示，在一些實施例中，高介電常數閘極介電層272順應地沉積於介電鰭片228的側壁、內間隔物250、以及淺溝槽隔離部件220的頂表面上。
高介電常數金屬閘極堆疊270的閘極電極層274可以包含單層或替代的多層結構，諸如具有選定的功函數的金屬層（功函數金屬層）、襯層、潤濕層、黏合層、金屬合金、或金屬矽化物的各種組合，以增強裝置性能。舉例來說，高介電常數金屬閘極堆疊270的閘極電極層274可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料、或上述之組合。在各種實施例中，高介電常數金屬閘極堆疊270的閘極電極層274可以藉由ALD、PVD、CVD、電子束蒸鍍、或其他合適的製程來形成。此外，閘極電極層274可以為了N-FET以及P-FET電晶體來分別形成，其可以使用不同的金屬層（例如，用於提供N型或P型的功函數）。
參見第18C圖，在所繪示的實施例中，可以回蝕刻高介電常數金屬閘極堆疊270，以使高介電常數金屬閘極堆疊270的頂表面低於介電鰭片228的頂表面，例如低於約2 nm至約10 nm。每個高介電常數金屬閘極堆疊270的兩側的介電鰭片228用作將高介電常數金屬閘極堆疊270與其他相鄰的閘極堆疊互相隔離的閘極隔離部件。回蝕刻的高介電常數金屬閘極堆疊270位於最頂的磊晶層208上方的多個部分可以具有範圍為約10 nm至約20 nm的厚度。在高介電常數金屬閘極堆疊270的回蝕刻之後，藉由CVD、PECVD、或合適的沉積製程沉積自對準蓋層278（self-aligned cap；SAC）於半導體裝置200上方。自對準蓋層278可以包含氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、氮碳氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、或合適的介電材料。在各種實施例中，可以執行CMP製程以從自對準蓋層278移除多餘的金屬，從而提供半導體裝置200實質上平坦的頂表面。
可選地，第18C圖所繪示的中間的介電鰭片228可以被凹蝕（例如，藉由移除高介電常數介電層230），諸如在形成閘極溝槽260之後且在沉積高介電常數金屬閘極堆疊270之前，允許了高介電常數金屬閘極堆疊270跨越（straddle）中間的介電鰭片228，並在中間的介電鰭片228的兩側上嚙合兩堆（或更多堆）通道部件（磊晶層208）。在這樣的配置中，兩個電晶體共享同一閘極堆疊。高介電常數金屬閘極堆疊270亦稱作聯合閘極堆疊。
半導體裝置200可經受進一步的製程以形成本發明所屬技術領域中已知的各種部件以及區域。舉例來說，後續製程可以形成接觸開口、接觸金屬、以及各種接觸件∕導孔∕導線與多膜層互連部件（例如，金屬層以及層間介電質），配置成連接各種部件以形成可以包含一或多個多閘極裝置的功能性電路。參見第19A圖至第19D圖，可以形成（多個）源極∕汲極接觸件280於一或多個源極∕汲極部件252上方。在例示性製程中，接觸件空孔可以藉由光學微影以及蝕刻製程來形成，露出源極∕汲極部件252於接觸件空孔中。形成矽化物部件286（例如，TiSi）於源極∕汲極部件252露出的頂表面上。矽化物部件286可以具有範圍為約3 nm至約10 nm的厚度。坦覆沉積阻障層282（例如，TiN）於接觸件空孔中。阻障層282可具有範圍為約2 nm至約5 nm的厚度。隨後，沉積諸如銅或鎢的導電材料於接觸件空孔中以形成源極∕汲極接觸件280的金屬填充件284。源極∕汲極部件252可以具有在軸Y上測量的範圍為約20 nm至約60 nm的寬度，且源極∕汲極接觸件280可具有在軸Y上測量的範圍為約10 nm至約40 nm的寬度。在進一步的示例中，多膜層互連可以包含垂直互連，諸如導孔或接觸件，以及水平互連，諸如金屬導線。各種互連部件可以採用各種導電材料，包含銅、鎢、及∕或矽化物。在一示例中，使用鑲嵌（damascene）及∕或雙重鑲嵌製程來形成與銅相關的多膜層互連結構。此外，可以在方法100之前、期間、以及之後實施額外的製程步驟，且可以根據方法100的各種實施例替換或移除上述的一些製程步驟。
本發明所屬技術領域中具有通常知識者可以了解儘管第2A圖至第19D圖繪示了GAA裝置作為實施例，但是半導體裝置的其他示例亦可以受益於本揭露的多個面向，諸如FinFET裝置。
儘管不意圖作出限制，但本揭露的一或多個實施例為半導體裝置及其形成提供了許多益處。舉例來說，本揭露的實施例提供了具有形成於（110）基板上的緩衝半導體區的多閘極裝置。自（110）基板的磊晶成長允許了緩衝半導體區具有適合於阻擋後續形成的源極∕汲極部件中的摻質擴散到多閘極裝置的台面區之中的輪廓，這抑制了通過台面區的基板漏電流。此外，緩衝半導體區的形成可以容易地整合至現有的半導體製造製程中。
在一例示性面向中，本揭露涉及一種半導體裝置的製造方法。此方法包含形成自半導體基板突出的半導體鰭片，半導體鰭片具有磊晶部分及位於磊晶部分下方的台面部分，磊晶部分具有與複數個犧牲層交錯的複數個通道層，半導體基板具有在（110）晶面中的頂表面，形成虛置閘極結構橫跨半導體鰭片，至少移除半導體鰭片在相鄰於虛置閘極結構的區域中的磊晶部分，從而形成凹槽，磊晶地成長緩衝半導體區於凹槽中，緩衝半導體區具有在（110）晶面中的頂表面，磊晶地成長源極∕汲極部件於緩衝半導體區上，以及以金屬閘極結構替換虛置閘極結構。在一些實施例中，緩衝半導體區具有在（111）晶面中的刻面。在一些實施例中，刻面與半導體基板的頂表面的法線方向之間的角度的範圍為約5°至約35.5°。在一些實施例中，凹槽露出台面部分位於虛置閘極結構下方的側壁，且其中緩衝半導體區完全地覆蓋台面部分的側壁。在一些實施例中，從半導體鰭片的長度方向觀察，緩衝半導體區與最底犧牲層部分地重疊。在一些實施例中，緩衝半導體區與最底犧牲層部分地重疊約1nm至約5nm的厚度。在一些實施例中，緩衝半導體區的摻質濃度小於半導體基板及源極∕汲極部件的摻質濃度。在一些實施例中，緩衝半導體區實質上不含摻質。在一些實施例中，緩衝半導體區基本上為矽。在一些實施例中，方法更包含形成多個內間隔物介於源極∕汲極部件與金屬閘極結構之間，其中緩衝半導體區與最底內間隔物實體接觸。
在另一例示性面向中，本揭露涉及一種半導體裝置的製造方法。此方法包含形成自基板突出的半導體鰭片，基板具有在（110）晶面中的頂表面，形成披覆層於半導體鰭片的側壁上，形成第一介電鰭片及第二介電鰭片於披覆層的側壁上，形成虛置閘極結構於半導體鰭片以及第一介電鰭片與第二介電鰭片上，凹蝕相鄰於虛置閘極結構的區域中的半導體鰭片，從而形成凹槽，橫向地凹蝕披覆層以及凹槽中露出的半導體鰭片的一部份，從而形成多個凹孔，沉積多個介電間隔物於凹孔中，成長緩衝磊晶層於凹槽中且被第一介電鰭片與第二介電鰭片包夾，緩衝磊晶層具有在（110）晶面中的頂表面，緩衝磊晶層與最底介電間隔物實體接觸，成長源極∕汲極部件於緩衝磊晶層上，源極∕汲極部件包含不同摻質濃度的複數個磊晶層，沉積介電層於源極∕汲極部件上方，以及以金屬閘極結構替換虛置閘極結構。在一些實施例中，半導體鰭片包含多個通道層及多個犧牲層交替地設置於垂直方向上，且其中緩衝磊晶層的頂表面低於最底通道層的底表面。在一些實施例中，緩衝磊晶層具有範圍為約10nm至約50nm的厚度。在一些實施例中，緩衝磊晶層包含在（111）晶面中的刻面，且其中刻面與垂直方向之間的角度的範圍為約5°至約35.5°。在一些實施例中，緩衝磊晶層不與第一介電鰭片及第二介電鰭片接觸。在一些實施例中，緩衝磊晶層為未摻雜。在一些實施例中，介電層陷捕氣隙於源極∕汲極部件的最頂磊晶層下方。
在又一例示性面向中，本揭露涉及一種半導體裝置。此半導體裝置包含多個通道部件，垂直地堆疊於基板上方，導電結構，包繞每個通道部件，磊晶部件，抵靠（abutting）通道部件，多個內間隔物，介於磊晶部件與導電結構之間，以及未摻雜半導體區，垂直地堆疊於基板與磊晶部件之間，其中基板及未摻雜半導體區的頂表面兩者皆在（110）晶面中。在一些實施例中，半導體裝置更包含台面區，位於通道部件正下方，其中未摻雜半導體區將磊晶部件與實體接觸的台面區分隔。在一些實施例中，未摻雜半導體區與最底內間隔物部份地重疊。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102,104,106:操作 108,110,112:操作 114,116,118:操作 120,122,124:操作 126,128,130:操作 132,134:操作 200:半導體裝置 202:基板 203:台面 204:磊晶堆疊 206:磊晶層 208:磊晶層 210:半導體鰭片 212:硬遮罩層 212A:氧化層 212B:氮化層 214:溝槽 220:淺溝槽隔離部件 222:披覆層 224:介電層 226:介電層 228:介電鰭片 230:高介電常數介電層 234:虛置閘極結構 236:硬遮罩 242:閘極間隔物 246:源極∕汲極凹槽 248:內間隔物凹孔 250:內間隔物 252:源極∕汲極部件 252a:第一磊晶成長摻雜層 252b:第二磊晶成長摻雜層 252c:第三磊晶成長摻雜層 254:緩衝半導體區 256:接觸蝕刻停止層 258:層間介電層 259:空孔 260:閘極溝槽 262:間隙 270:高介電常數金屬閘極堆疊 272:高介電常數閘極介電層 274:閘極電極層 278:自對準蓋層 280:源極∕汲極接觸件 282:阻障層 284:金屬填充件 286:矽化物部件 B—B:剖線 C—C:剖線 D—D:剖線 F 203:刻面 P1:尖端 P2:尖端 P3:交點 S 203:頂表面 T1:厚度 T2:厚度 T3:厚度 T4:距離 T5:厚度 X:軸 Y:軸 Z:軸
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據本揭露的一或多個面向，繪示出形成多閘極裝置的方法的流程示意圖。 第2A、 3A、 4A、 5A、 6A、 7A、 8A、 9A、 10A、 11A、 12A、 13A、 14A、 15A、 16A、 17A、 18A圖以及第19A圖是根據本揭露的多個面向，繪示出根據第1圖的方法的製造製程期間半導體結構的透視示意圖。 第2B、 3B、 4B、 5B、 6B、 7B、 8B、 9B、 9C、 9D、 10B、 10C、 10D、 11B、 11C、 11D、 12B、 12C、 12D、 13B、 13C、 13D、 14B、 14C、 14D、 15B、 15C、 15D、 16B、 16C、 16D、 17B、 17C、 17D、 18B、 18C、 18D、 19B、 19C圖以及第19D圖是根據本揭露的多個面向，繪示出根據第1圖的方法的製造製程期間半導體結構的剖面示意圖。
202:基板
203:台面
220:淺溝槽隔離部件
224:介電層
226:介電層
228:介電鰭片
230:高介電常數介電層
252:源極/汲極部件
252a:第一磊晶成長摻雜層
252b:第二磊晶成長摻雜層
252c:第三磊晶成長摻雜層
254:緩衝半導體區
256:接觸蝕刻停止層
258:層間介電層
259:空孔
X:軸
Y:軸
Z:軸

Claims (20)

  1. 一種半導體裝置的製造方法，包括： 形成自一半導體基板突出的一半導體鰭片，該半導體鰭片具有一磊晶部分及位於該磊晶部分下方的一台面（mesa）部分，該磊晶部分具有與複數個犧牲層交錯的複數個通道層，該半導體基板具有在（110）晶面中的頂表面； 形成一虛置閘極結構橫跨該半導體鰭片； 至少移除該半導體鰭片在相鄰於該虛置閘極結構的一區域中的該磊晶部分，從而形成一凹槽（recess）； 磊晶地成長一緩衝半導體區於該凹槽中，該緩衝半導體區具有在（110）晶面中的頂表面； 磊晶地成長一源極∕汲極部件於該緩衝半導體區上；以及 以一金屬閘極結構替換該虛置閘極結構。
  2. 如請求項1之半導體裝置的製造方法，其中該緩衝半導體區具有在（111）晶面中的一刻面（facet）。
  3. 如請求項2之半導體裝置的製造方法，其中該刻面與該半導體基板的頂表面的一法線方向之間的角度的範圍為約5°至約35.5°。
  4. 如請求項1之半導體裝置的製造方法，其中該凹槽露出該台面部分位於該虛置閘極結構下方的側壁，且其中該緩衝半導體區完全地覆蓋該台面部分的側壁。
  5. 如請求項1之半導體裝置的製造方法，其中從該半導體鰭片的長度方向觀察，該緩衝半導體區與一最底犧牲層部分地重疊。
  6. 如請求項5之半導體裝置的製造方法，其中該緩衝半導體區與該最底犧牲層部分地重疊約1nm至約5nm的厚度。
  7. 如請求項1之半導體裝置的製造方法，其中該緩衝半導體區的摻質濃度小於該半導體基板及該源極∕汲極部件的摻質濃度。
  8. 如請求項1之半導體裝置的製造方法，其中該緩衝半導體區實質上不含摻質。
  9. 如請求項1之半導體裝置的製造方法，其中該緩衝半導體區基本上為矽。
  10. 如請求項1之半導體裝置的製造方法，更包括： 形成多個內間隔物介於該源極∕汲極部件與該金屬閘極結構之間，其中該緩衝半導體區與一最底內間隔物實體（physical）接觸。
  11. 一種半導體裝置的製造方法，包括： 形成自一基板突出的一半導體鰭片，該基板具有在（110）晶面中的頂表面； 形成一披覆層於該半導體鰭片的側壁上； 形成一第一介電鰭片及一第二介電鰭片於該披覆層的側壁上； 形成一虛置閘極結構於該半導體鰭片以及該第一介電鰭片與該第二介電鰭片上； 凹蝕相鄰於該虛置閘極結構的一區域中的該半導體鰭片，從而形成一凹槽； 橫向地凹蝕該披覆層以及該凹槽中露出的該半導體鰭片的一部份，從而形成多個凹孔（cavities）； 沉積多個介電間隔物於該些凹孔中； 成長一緩衝磊晶層於該凹槽中且被該第一介電鰭片與該第二介電鰭片包夾，該緩衝磊晶層具有在（110）晶面中的頂表面，該緩衝磊晶層與一最底介電間隔物實體接觸； 成長一源極∕汲極部件於該緩衝磊晶層上，該源極∕汲極部件包括不同摻質濃度的複數個磊晶層； 沉積一介電層於該源極∕汲極部件上方；以及 以一金屬閘極結構替換該虛置閘極結構。
  12. 如請求項11之半導體裝置的製造方法，其中該半導體鰭片包括：多個通道層及多個犧牲層交替地設置於一垂直方向上，且其中該緩衝磊晶層的頂表面低於一最底通道層的底表面。
  13. 如請求項11之半導體裝置的製造方法，其中該緩衝磊晶層具有範圍為約10nm至約50nm的厚度。
  14. 如請求項11之半導體裝置的製造方法，其中該緩衝磊晶層包括在（111）晶面中的一刻面，且其中該刻面與一垂直方向之間的角度的範圍為約5°至約35.5°。
  15. 如請求項11之半導體裝置的製造方法，其中該緩衝磊晶層不與該第一介電鰭片及該第二介電鰭片接觸。
  16. 如請求項11之半導體裝置的製造方法，其中該緩衝磊晶層為未摻雜。
  17. 如請求項11之半導體裝置的製造方法，其中該介電層陷捕（traps）一氣隙於該源極∕汲極部件的一最頂磊晶層下方。
  18. 一種半導體裝置，包括： 多個通道部件，垂直地堆疊於一基板上方； 一導電結構，包繞（wrapping around）每個通道部件； 一磊晶部件，抵靠（abutting）該些通道部件； 多個內間隔物，介於該磊晶部件與該導電結構之間；以及 一未摻雜半導體區，垂直地堆疊於該基板與該磊晶部件之間，其中該基板及該未摻雜半導體區的頂表面兩者皆在（110）晶面中。
  19. 如請求項18之半導體裝置，更包括： 一台面區，位於該些通道部件正下方，其中該未摻雜半導體區將該磊晶部件與實體接觸的該台面區分隔。
  20. 如請求項18之半導體裝置，其中該未摻雜半導體區與一最底內間隔物部份地重疊。
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