CN116525445A - 半导体器件及其制造方法 - Google Patents

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CN116525445A CN202310365790.2A CN202310365790A CN116525445A CN 116525445 A CN116525445 A CN 116525445A CN 202310365790 A CN202310365790 A CN 202310365790A CN 116525445 A CN116525445 A CN 116525445A
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Abstract

方法包括：形成从半导体衬底突出的半导体鳍。半导体鳍具有外延部分以及位于外延部分下面的台面部分。外延部分具有与多个牺牲层交错的多个沟道层。半导体衬底具有位于(110)晶面中的顶面。方法也包括：形成横跨半导体鳍的伪栅极结构；至少去除与伪栅极结构相邻的区域中的半导体鳍的外延部分以形成凹槽；在凹槽中外延生长缓冲半导体区域；在缓冲半导体区域上外延生长源极/漏极部件；以及用金属栅极结构替换伪栅极结构。缓冲半导体区域具有位于(110)晶面中的顶面。本申请的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体器件及其制造方法。
背景技术
半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增大了处理和制造IC的复杂性。
例如，随着IC技术朝着更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减小截止态电流以及减少短沟道效应(SCE)来提高栅极控制。多栅极器件通常指的是具有设置在沟道区域的多于一侧上方的栅极结构(或它的部分)的器件。全环栅(GAA)晶体管是多栅极器件的实例，其已经成为用于高性能和低泄漏应用的流行和有前途的候选器件。GAA晶体管因其栅极结构而得名，该栅极结构可以围绕沟道区域延伸，从而在四侧上提供对堆叠沟道层的访问。与平面晶体管相比，这样的配置提供了沟道区域的更好控制，并且显著减少了SCE(特别是通过减少亚阈值泄漏)。随着半导体工业进一步发展至亚10纳米(nm)技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，制造围绕堆叠沟道层的GAA部件的集成可能具有挑战性。例如，在GAA部件中，围绕最底部沟道层延伸的栅极结构也可以接合其下面的半导体衬底的顶部部分，在堆叠沟道层下面引起强泄漏电流。因此，虽然当前的方法在许多方面已经令人满意，但是关于所得器件的性能的挑战可能不是在所有方面都令人满意。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：形成从半导体衬底突出的半导体鳍，所述半导体鳍具有外延部分以及位于所述外延部分下面的台面部分，所述外延部分具有与多个牺牲层交错的多个沟道层，所述半导体衬底具有位于(110)晶面中的顶面；形成横跨所述半导体鳍的伪栅极结构；至少去除与所述伪栅极结构相邻的区域中的所述半导体鳍的所述外延部分，从而形成凹槽；在所述凹槽中外延生长缓冲半导体区域，所述缓冲半导体区域具有位于(110)晶面中的顶面；在所述缓冲半导体区域上外延生长源极/漏极部件；以及用金属栅极结构替换所述伪栅极结构。
本申请的另一些实施例提供了一种制造半导体器件的方法，包括：形成从衬底突出的半导体鳍，所述衬底具有位于(110)晶面中的顶面；在所述半导体鳍的侧壁上形成包覆层；在所述包覆层的侧壁上形成第一介电鳍和第二介电鳍；在所述半导体鳍以及所述第一介电鳍和所述第二介电鳍上形成伪栅极结构；使与所述伪栅极结构相邻的区域中的所述半导体鳍凹进，从而形成凹槽；使所述包覆层和所述半导体鳍的暴露在凹槽中的部分横向凹进，从而形成腔；在所述腔中沉积介电间隔件；在所述凹槽中生长由所述第一介电鳍和所述第二介电鳍夹置在中间的缓冲外延层，所述缓冲外延层具有位于(110)晶面中的顶面，所述缓冲外延层与最底部介电间隔件物理接触；在所述缓冲外延层上生长源极/漏极部件，所述源极/漏极部件包括不同掺杂剂浓度的多个外延层；在所述源极/漏极部件上方沉积介电层；以及用金属栅极结构替换所述伪栅极结构。
本申请的又一些实施例提供了一种半导体器件，包括：沟道构件，垂直堆叠在衬底之上；导电结构，包裹所述沟道构件的每个；外延部件，邻接所述沟道构件；内部间隔件，介于所述外延部件和所述导电结构之间；以及未掺杂的半导体区域，垂直堆叠在所述衬底和所述外延部件之间，其中，所述衬底和所述未掺杂的半导体区域的顶面都位于(110)晶面中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的用于形成多栅极器件的方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A示出了根据本发明的各个方面在根据图1的方法的制造工艺期间的半导体结构的立体图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图9C、图9D、图10B、图10C、图10D、图11B、图11C、图11D、图12B、图12C、图12D、图13B、图13C、图13D、图14B、图14C、图14D、图15B、图15C、图15D、图16B、图16C、图16D、图17B、图17C、图17D、图18B、图18C、图18D、图19B、图19C和图19D示出了根据本发明的各个方面在根据图1的方法的制造工艺期间的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，当用“约”、“大约”等描述数值或数值范围时，该术语旨在包括所述数值的+/-10％以内的数值，除非另有说明。例如，术语“约5nm”包括从4.5nm至5.5nm范围内的尺寸。
本发明总体涉及半导体器件中的多栅极晶体管的半导体制造。如本文所使用的，半导体器件指的是例如一个或多个晶体管、集成电路、半导体芯片(例如，半导体管芯上的存储器芯片、逻辑芯片)、半导体芯片的堆叠件、半导体封装件、半导体晶圆等。术语“多栅极晶体管”指的是晶体管，诸如具有设置在晶体管的沟道区域的多侧上的栅极材料的场效应晶体管(FET)。
GAA晶体管是一种类型的多栅极晶体管，其具有围绕沟道区域延伸的栅极结构，从而在四侧上提供对堆叠沟道层的访问。下面结合附图描述了本发明的结构和制造方法的细节，附图示出了根据一些实施例的制作GAA晶体管的工艺。GAA晶体管具有垂直堆叠水平取向的沟道层。术语“沟道层”在本文中用于表示具有纳米级或甚至微米级尺寸并且具有细长形状的任何材料部分，而不管该部分的截面形状如何。因此，该术语表示圆形和基本圆形截面的细长材料部分，以及包括例如圆柱形或基本矩形截面的梁形或条形材料部分。在一些实例中，沟道层称为“纳米线”、“纳米片”等，如本文所使用的，包括各种几何形状(例如，圆柱形、条形)和各种尺寸的沟道层。GAA晶体管由于其更好的栅极控制能力、更低的泄漏电流以及完全的FinFET器件布局兼容性，是引领CMOS进入路线图的下一阶段的有前途的候选器件。为了简单的目的，本发明使用GAA器件作为实例。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构(诸如其它类型的多栅极晶体管)。
本发明的实施例提供了优于现有技术的优势，虽然应该理解，其它实施例可以提供不同的优势，但是并非所有的优势都必须在此讨论，并且没有特定优势对于所有实施例都是需要的。例如，本文讨论的实施例包括用于在源极/漏极(S/D)外延部件和具有(110)晶向的半导体衬底之间提供缓冲半导体区域的方法和结构，该衬底称为(110)衬底(即，半导体衬底的顶面位于(110)平面中)。S/D外延部件(或称为S/D区域)可以单独或共同地指源极或漏极，这取决于上下文。在GAA部件中，围绕堆叠沟道结构延伸的栅极结构也可以直接接合最底部沟道层下面的半导体衬底的顶部部分(或称为鳍式基底或台面)。当施加栅极驱动电压时，来自S/D外延部件的掺杂剂可以扩散至台面中，并且导致强泄漏电流流入半导体衬底中。缓冲半导体区域阻挡S/D外延部件中的掺杂剂扩散至台面中，并且因此抑制通过台面的泄漏电流。
通常，GAA部件形成在具有(100)晶向的半导体衬底上，该衬底称为(100)衬底(即，半导体衬底的顶面位于(100)平面中)。如果缓冲半导体区域从(100)晶面外延生长，则由于沿<100>方向的沉积速率比沿<111>方向快得多，使得缓冲半导体区域的所得形状可能不充分覆盖台面的侧壁，并且不能有效地防止掺杂剂从S/D外延部件扩散。沿<110>方向的半导体区域横向生长的不充分缓冲也可能在浅沟槽隔离(STI)部件和台面之间留下间隔，这也可能使得掺杂剂扩散至台面中。作为比较，在本发明的实施例中，半导体衬底具有(110)晶向，并且缓冲半导体区域从(110)晶面外延生长。<110>方向和<111>方向之间的沉积速率失配小得多。缓冲半导体区域的所得形状充分覆盖台面的侧壁，并且填充STI部件和台面之间的间隔。
现在将参考附图更详细地描述本发明的各个方面。图1中示出了包括多栅极器件制造的半导体制造的方法100。方法100仅仅是实例，并不旨在将本发明限制在权利要求中明确列举的内容之外。可以在方法100之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换、消除或移动所描述的一些操作。下面结合图2A至图19D描述方法100。图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A表示根据图1的方法100的各个阶段的半导体器件200的实施例的立体图。图2B、图3B、图4B、图5B、图6B、图7B、图8B是沿标有后缀“A”的对应附图中的B-B线在X-Z平面中截取的截面图，B-B线切穿栅极区域并且垂直于将要形成的多栅极器件的沟道区域的纵向方向。图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B和图19B是沿标有后缀“A”的对应附图中的B-B线在Y-Z平面中截取的截面图，B-B线切穿将要形成的多栅极器件的沟道区域和相邻源极/漏极区域。图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C和图19C是沿标有后缀“A”的对应附图中的C-C线在X-Z平面中截取的截面图，C-C线切穿栅极区域并且垂直于将要形成的多栅极器件的沟道区域的纵向方向。图9D、图10D、图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D和图19D是沿标有后缀“A”的对应附图中的D-D线在X-Z平面中截取的截面图，D-D线切穿源极/漏极区域并且垂直于将要形成的多栅极器件的沟道区域的纵向。
与本文讨论的其它方法实施例和示例性器件一样，应该理解，半导体器件200的部分可以通过CMOS技术工艺流程来制造，并且因此本文仅简要描述一些工艺。此外，示例性半导体器件可以包括各种其它器件和部件，诸如其它类型的器件，诸如额外的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其它逻辑电路等，但是为了更好地理解本发明的发明概念而简化。在一些实施例中，示例性器件包括可以互连的多个半导体器件(例如，晶体管)，包括P-FET、N-FET等。此外，应该指出，方法100的工艺步骤，包括参考图2A至图19D给出的任何描述，与本发明中提供的方法和示例性附图的剩余部分一样，仅仅是示例性的，并不旨在限制超出所附权利要求中具体记载的内容。
方法100在操作102(图1)中提供(或提供有)半导体器件(或器件)200。参考图2A和图2B，器件200包括衬底202和衬底202之上的外延堆叠件204。在一些实施例中，衬底202可以是半导体衬底，诸如硅衬底。衬底202可以包括各个层，包括形成在半导体衬底上的导电层或绝缘层。衬底202可以包括各种掺杂配置，这取决于如本领域已知的设计要求。例如，可以在为不同器件类型(例如，N型场效应晶体管(N-FET)、P型场效应晶体管(P-FET))设计的区域中的衬底202上形成不同的掺杂分布(例如，N阱、P阱)。合适的掺杂可以包括掺杂剂的离子注入和/或扩散工艺。衬底202可以具有介于提供不同器件类型的区域之间的隔离部件(例如，浅沟槽隔离(STI)部件)。衬底202也可以包括其它半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi层)，可以是应变的以用于性能增强，可以包括绝缘体上硅(SOI)结构，和/或可以具有其它合适的增强部件。在本实施例中，衬底202是具有位于(110)平面中的顶面的晶体硅衬底。衬底202也称为(110)衬底。
外延堆叠件204包括由第二组分的外延层208介于其间的第一组分的外延层206。第一组分和第二组分可以不同。外延层208可以包括与衬底202相同的组分。在所示实施例中，外延层206是硅锗(SiGe)，并且外延层208是硅(Si)。但是，其它实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一组分和第二组分的那些。例如，在一些实施例中，第一组分的外延层206或第二组分的外延层208中的任一个可以包括其它材料，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。在一些实施例中，外延层206和208基本不含掺杂剂(即，具有在从约0cm-3至约1×1017cm-3的非固有掺杂剂浓度)，其中，例如，在外延生长工艺期间没有实施有意掺杂。举例来说，相应第一组分的外延层206和第二组分的外延层208的外延生长可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其它合适的外延生长工艺来实施。在各个实施例中，衬底202是(110)衬底，并且外延层206和208每个相应地是具有位于(110)平面中的顶面的晶体半导体层。
在一些实施例中，每个外延层206具有在从约4纳米(nm)至约8nm范围内的厚度。外延层206在厚度上可以基本均匀。然而，在一些实施例中，顶部外延层206可以薄于(例如，厚度的一半)其下面的其它外延层206。顶部外延层206用作在随后工艺中为其它外延层提供保护的包覆层。在一些实施例中，每个外延层208具有在从约4nm至约8nm范围内的厚度。在一些实施例中，堆叠件的外延层208在厚度上基本均匀。如下面更详细描述的，外延层208或它们的部分可以形成随后形成的多栅极器件200的沟道构件，并且厚度基于器件性能考虑来选择。术语沟道构件(或沟道层)在本文中用于表示晶体管中具有纳米级或甚至微米级尺寸并且具有细长形状的用于沟道的任何材料部分，而不管该部分的截面形状如何。因此，该术语表示圆形和基本圆形截面的细长材料部分，以及包括例如圆柱形或基本矩形截面的梁形或条形材料部分。沟道区域中的外延层206可以最终去除，并且用于为随后形成的多栅极器件限定相邻沟道构件之间的垂直距离，并且厚度基于器件性能考虑来选择。因此，外延层206也可以称为牺牲层，并且外延层208也可以称为沟道层。
应该指出，外延层206的四(4)层和外延层208的三(3)层交替布置，如图2A和图2B中所示，这仅仅是为了说明的目的，并不旨在限制超出权利要求中具体记载的内容。可以理解，可以在外延堆叠件204中形成任何数量的外延层；层的数量取决于用于器件200的期望数量的沟道构件。在一些实施例中，外延层208的数量在2和10之间。也应该指出，虽然外延层206、208显示为具有特定的堆叠顺序，其中外延层206是外延堆叠件204的最顶层，但是其它配置也是可能的。例如，在一些情况下，外延层208可以可选地是外延堆叠件204的最顶层。换句话说，外延层206、208的生长顺序以及因此它们的堆叠顺序可以交换或者与附图中所示的内容不同，同时保持在本发明范围内。
然后方法100进入操作104(图1)，其中通过图案化形成半导体鳍(也称为器件鳍或鳍元件)。参考图3A和图3B的实例，在操作104中的实施例中，形成从衬底202延伸的多个半导体鳍210。在各个实施例中，半导体鳍210的每个包括由衬底202形成的鳍式基底203(也称为台面)以及由包括外延层206和208的外延堆叠件的外延层的每个的部分形成的外延堆叠件部分204。半导体鳍210可以使用包括双重图案化或多重图案化工艺的合适的工艺来制造。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或芯轴可以用于通过蚀刻初始外延堆叠件204来图案化半导体鳍210。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其它合适的工艺。
在所示实施例中，在图案化半导体鳍210之前，在外延堆叠件204上方形成硬掩模(HM)层212。在一些实施例中，HM层212包括氧化物层212A(例如，可以包括氧化硅的垫氧化物层)以及形成在氧化物层212A上方的氮化物层212B(例如，可以包括氮化硅的垫氮化物层)。氧化物层212A可以用作外延堆叠件204和氮化物层212B之间的粘合层，并且可以用作用于蚀刻氮化物层212B的蚀刻停止层。在一些实例中，HM层212包括热生长氧化物、化学气相沉积(CVD)沉积的氧化物和/或原子层沉积(ALD)沉积的氧化物。在一些实施例中，HM层212包括通过CVD和/或其它合适的技术沉积的氮化物层。
随后，半导体鳍210可以使用包括光刻和蚀刻工艺的合适的工艺来制造。光刻工艺可以包括：在HM层212上方形成光刻胶层(未显示)；将抗蚀剂暴露于图案；实施曝光后烘烤工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。在一些实施例中，图案化抗蚀剂以形成掩蔽元件可以使用电子束(e束)光刻工艺来实施。然后，掩蔽元件可以用于保护衬底202的区域以及形成在其上的层，同时蚀刻工艺在未保护的区域中形成穿过HM层212、穿过外延堆叠件204并且进入衬底202的沟槽214，从而留下多个延伸的半导体鳍210。沟槽214可以使用干蚀刻、湿蚀刻、RIE和/或其它合适的工艺来蚀刻。在一些实例中，沿X轴测量的半导体鳍210的宽度在从约20nm至约30nm范围内。如图3B中所示的半导体鳍210的纵向方向是沿Y轴进出纸面，Y轴是晶向。
也可以使用在衬底上形成半导体鳍的方法的许多其它实施例，包括例如限定鳍区域(例如，通过掩模或隔离区域)以及以半导体鳍210的形式外延生长外延堆叠件204。在一些实施例中，形成半导体鳍210可以包括修整工艺以减小半导体鳍210的宽度。修整工艺可以包括湿蚀刻和/或干蚀刻工艺。
在操作106中，方法100(图1)在半导体鳍210之间形成隔离部件，诸如浅沟槽隔离(STI)部件。参考图4A和图4B，STI部件220设置在介于半导体鳍210之间的衬底202上。举例来说，在一些实施例中，首先在衬底202上方沉积介电层，用介电材料填充沟槽214。在一些实施例中，介电层可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或其它合适的材料。在各个实例中，介电层可以通过CVD工艺、SACVD工艺、可流动CVD工艺、ALD工艺、PVD工艺和/或其它合适的工艺来沉积。在一些实施例中，在沉积介电层之后，可以退火器件200，例如，以提高介电层的质量。在一些实施例中，介电层可以包括多层结构，例如，具有一个或多个衬垫层。
在形成浅沟槽隔离(STI)部件的一些实施例中，在沉积介电层之后，例如通过化学机械抛光(CMP)工艺减薄并且平坦化沉积的介电材料。在一些实施例中，HM层212用作CMP停止层。随后，使介于半导体鳍210之间的介电层凹进。仍然参考图4A和图4B的实例，使STI部件220凹进，提供在STI部件220之上延伸的半导体鳍210。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)以产生半导体鳍210的暴露上部部分的期望高度。在所示实施例中，期望高度暴露外延堆叠件204的层的每个。在进一步实施例中，使STI部件220的顶面凹进至最底部外延层206下方。
在操作108中，方法100(图1)在半导体鳍的顶面和侧壁表面上沉积包覆层。参考图5A和图5B，在所示实施例中，包覆层222选择性地沉积在器件200上方。具体地，包覆层222可以选择性地和共形地沉积在半导体鳍210的暴露表面上方。在各个实施例中，包覆层222不沉积在半导体鳍210之间的STI部件220的顶面上。例如，包覆层222可以是半导体层，并且通过外延生长工艺来沉积，从而使得包覆层222的外延生长限于半导体鳍210的暴露半导体表面，其中，包覆层222用作晶种层，但是不外延生长在STI部件220的介电材料表面上。可选地，包覆层222可以沉积为覆盖器件200的毯式层。随后，在各向异性蚀刻工艺中去除包覆层222的水平部分，诸如干蚀刻工艺(例如，RIE蚀刻)，在半导体鳍210的顶面和侧壁表面上留下剩余部分。各向异性蚀刻工艺暴露沟槽214中的STI部件220的顶面。STI部件220的暴露顶面可能由于有限的蚀刻对比度而具有一些蚀刻损失，并且具有位于沟槽214底部处的凹陷轮廓。举例来说，包覆层222可以通过MBE工艺、MOCVD工艺、ALD工艺和/或其它合适的沉积工艺来沉积。如下面将详细解释的，包覆层222为随后形成的金属栅极堆叠件保留间隔，并且将在随后的处理阶段中去除。因此，包覆层222也称为牺牲包覆层。在一些实例中，包覆层222的厚度在从约5nm至约20nm范围内。
在一些实施例中，包覆层222包括与外延层206相同的半导体材料，诸如硅锗(SiGe)，但是锗浓度不同。例如，在外延层206中，锗的摩尔比率可以在从约15％至约25％范围内，并且在包覆层222中，锗的摩尔比率可以在从约40％至约50％范围内。锗浓度的差异在包覆层222和外延层206之间提供了蚀刻选择性。在一些可选实施例中，包覆层222包括与外延层206相同的半导体材料，诸如硅锗(SiGe)，包括相同的锗浓度。在进一步实施例中，在沉积包覆层222之前，可以在半导体鳍210的暴露半导体表面上形成氧化物衬垫(未显示)。氧化物衬垫将包覆层222与外延层206分隔开，并且在包覆层222的随后去除中保护外延层206。氧化物衬垫通过氧化半导体鳍210的暴露半导体表面来形成。氧化工艺产生具有确定厚度的氧化物衬垫。例如，氧化物衬垫可以具有从约1nm至约3nm的厚度。在一些实施例中，氧化工艺包括快速热氧化(RTO)工艺、高压氧化(HPO)、化学氧化工艺、原位流生成(ISSG)工艺或增强的原位流生成(EISSG)工艺。在一些实施例中，RTO工艺使用O2和O3作为反应气体在约400℃至约700℃的温度下实施约1秒至约30秒。在其它实施例中，HPO使用O2、O2+N2、N2等的工艺气体在从约1atm至约25atm的压力和从约300℃至约700℃的温度下实施约1分钟至约10分钟。化学氧化工艺的实例包括湿SPM清洁、湿O3/H2O等。O3可以具有约1ppm至约50ppm的浓度。
在一些实施例中，包覆层222中的半导体材料为非晶形式或多晶形式，诸如在一些实施例中为非晶SiGe或多晶SiGe。在又一些实施例中，包覆层222可以具有非晶形式和多晶形式的半导体材料的混合物，诸如60％非晶形式的SiGe和40％多晶形式的SiGe。术语“非晶或多晶”在本文中用于表示非晶形式、多晶形式或它们的组合的组成。
在操作110中，方法100(图1)在相邻半导体鳍之间形成介电鳍。参考图6A和图6B，在操作110的实施例中，在沟槽214内，包括沿包覆层222的侧壁以及沿STI部件220的顶面，共形沉积介电层224。此后，在介电层224上方沉积介电层226。在至少一些实施例中，介电层224和226可以共同限定介电鳍(或混合鳍)228。在一些情况下，介电鳍228还可以包括形成在介电层224和226上方的高k介电层，例如，在使介电层224和226凹进之后，如下面所讨论。通常，并且在一些实施例中，介电层224和226可以包括SiN、SiCN、SiOC、SiOCN、SiOx或其它适当的材料。在一些实例中，介电层224可以包括低k介电层，并且介电层226可以包括可流动氧化物层。在各种情况下，介电层224和226可以通过CVD工艺、ALD工艺、PVD工艺、旋涂和烘烤工艺和/或其它合适的工艺来沉积。在一些实例中，在沉积介电层224和226之后，可以实施CMP工艺以去除过量的材料部分并且平坦化器件200的顶面。
方法100在操作110中还可以包括凹进工艺、高k介电层沉积工艺和CMP工艺。仍然参考图6A和图6B，在操作110的实施例中，实施凹进工艺以去除介电层224和226的顶部部分。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)以产生期望的凹进深度。在一些实施例中，凹进工艺可以可选地去除包覆层222的至少一部分。在实施凹进工艺之后，并且在操作110的进一步实施例中，在通过凹进工艺形成的沟槽内沉积高k介电层230。在一些实施例中，高k介电层230可以包括HfO2、ZrO2、HfAlOx、HfSiOx、Y2O3、Al2O3或另一高k材料。高k介电层230可以通过CVD工艺、ALD工艺、PVD工艺和/或其它合适的工艺来沉积。在沉积高k介电层230之后，并且在操作110的进一步实施例中，实施CMP工艺以去除过量的材料部分并且平坦化器件200的顶面。在一些实例中，CMP工艺从半导体鳍210的顶部去除包覆层222的部分，以暴露HM层212。因此，在各种情况下，介电鳍228限定为具有包括介电层224、226的凹进部分的下部部分以及包括高k介电层230的上部部分。在一些实例中，高k介电层230的高度可以为约20nm至约30nm，宽度在从约15nm至约25nm范围内。在一些情况下，介电鳍228可以可选地描述为具有高k上部部分和低k下部部分的双层电介质。在一些实例中，上部部分与下部部分的高度比率可以为约1:20至约20:1。高度比率可以例如通过改变凹进深度以及因此高K介电层230的高度来调整，如上面所指出。如下面将更详细讨论的，介电鳍228用于有效地防止相邻半导体鳍210之间形成的S/D外延部件的横向合并。在外延生长期间，S/D外延部件在介电鳍228的相对侧壁之间横向扩展，并且至少部分填充相邻介电鳍228之间的间隔。
在操作112中，方法100(图1)去除HM层212和包覆层222的顶部部分。参考图7A和图7B，在操作112的实施例中，最初可以回蚀HM层212和包覆层222的顶部部分。最顶部外延层206可以用作用于蚀刻HM层212的蚀刻停止层，并且随后去除。包覆层222的顶部部分可以通过针对相同半导体材料(诸如SiGe)的相同蚀刻剂与最顶部外延层206一起去除。在一些实施例中，回蚀的包覆层222的顶面与半导体鳍210的最顶部外延层208的顶面基本齐平。在一些实施例中，HM层212和包覆层222的顶部部分的回蚀可以使用湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合来实施。HM层212可以例如通过使用H3PO4或其它合适的蚀刻剂的湿蚀刻工艺来去除。
然后，方法100进入操作114(图1)，其中形成伪栅极结构。虽然本讨论针对替换栅极(或后栅极)工艺，由此形成并且随后替换伪栅极结构，但是其它配置也是可能的。参考图8A和图8B，形成伪栅极结构234。伪栅极结构234将在器件200的随后处理阶段中由最终的栅极堆叠件替换。特别地，伪栅极结构234可以在稍后的处理阶段由高k介电层(HK)和金属栅电极(MG)替换，如下面将更详细讨论的。在一些实施例中，伪栅极结构234设置在半导体鳍210、包覆层222和介电鳍228上方。半导体鳍210的位于伪栅极结构234下面的部分可以称为沟道区域。伪栅极结构234也可以限定半导体鳍210的源极/漏极(S/D)区域，例如，半导体鳍210的与沟道区域相邻并且位于沟道区域的相对侧上的区域。
在一些实施例中，伪栅极结构234通过各个工艺步骤来形成，诸如层沉积、图案化、蚀刻以及其它合适的处理步骤。示例性层沉积工艺包括CVD(包括低压CVD、等离子体增强CVD和/或可流动CVD)、PVD、ALD、热氧化、电子束蒸发或其它合适的沉积技术或它们的组合。在一些实施例中，伪栅极结构234包括伪介电层和伪电极层。在一些实施例中，伪介电层可以包括SiO2、氮化硅、高k介电材料和/或其它合适的材料。随后，沉积伪电极层。在一些实施例中，伪电极层可以包括多晶硅(poly硅)。例如，在形成伪栅极结构中，图案化工艺包括光刻工艺(例如，光刻或e束光刻)，该光刻工艺还可以包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其它合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其它蚀刻方法。在一些实施例中，伪栅极结构234通过硬掩模236来图案化。硬掩模236可以包括多个层，诸如氧化物层和位于氧化物层上方的氮化物层。在一些实施例中，在形成伪栅极结构234之后，从半导体鳍210的S/D区域去除伪介电层。蚀刻工艺可以包括湿蚀刻、干蚀刻和/或它们的组合。选择蚀刻工艺以在基本不蚀刻半导体鳍210、硬掩模236和伪电极层的情况下选择性地蚀刻伪介电层。
在操作116中，方法100(图1)在伪栅极结构234的侧壁表面上形成栅极间隔件。参考图9A至图9D，形成栅极间隔件242。栅极间隔件242可以具有从约2nm至约10nm的厚度。在一些实例中，栅极间隔件242可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低k材料和/或它们的组合。在一些实施例中，栅极间隔件242包括多个层，诸如衬垫间隔件层和主间隔件层等。举例来说，栅极间隔件242可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的工艺的工艺在器件200上方共形沉积介电材料来形成。在介电材料的共形沉积之后，可以回蚀介电材料的用于形成栅极间隔件242的部分以暴露半导体鳍210的未由伪栅极结构234覆盖的部分(例如，在源极/漏极区域中)。在一些情况下，回蚀工艺去除介电材料的用于沿伪栅极结构234的顶面形成栅极间隔件242的部分，从而暴露硬掩模层236。在一些实施例中，回蚀工艺可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。应该指出，在回蚀工艺之后，栅极间隔件242仍然设置在伪栅极结构234的侧壁表面上。
在操作118中，方法100(图1)在形成S/D凹槽中使S/D区域中的半导体鳍210凹进。参考图10A至图10D，实施源极/漏极蚀刻工艺，以通过去除半导体鳍210和包覆层222的未由伪栅极结构234覆盖的部分(例如，在源极/漏极区域中)来形成S/D凹槽246。特别地，源极/漏极蚀刻工艺可以用于去除器件200的源极/漏极区域中暴露的外延层部分206和208，以暴露半导体鳍210的台面203。在一些实施例中，源极/漏极蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，从而使得台面203的顶面S203凹进至STI部件220的顶面下面。为了更好地说明，图10D叠加有外延堆叠件204和台面203的位于沟道区域中的剩余部分，它们由虚线形状表示。外延堆叠件204具有厚度T1。凹进顶面S203之上的台面203具有厚度T2。在一些实施例中，厚度T1在从约30nm至约80nm范围内，并且厚度T2在从约15nm至约60nm范围内。在各个实施例中，T1大于T2，并且T1-T2在从约0nm至约30nm范围内。T1-T2的范围不是微不足道的。如果T1-T2大于约30nm，则制造成本将不必要地增加；如果T1-T2小于约0nm，则由于较少可用的沟道层高度，器件性能将下降。
仍然参考图10D，由于有限的蚀刻选择性，介电鳍228的介电层224可能具有蚀刻损失，从而使得介电鳍228的侧壁在高k介电层230下面可能具有锥形轮廓。在如图10D中所示的实施例中，通过源极/漏极蚀刻工艺修整介电鳍228，从而使得高k介电层230的底面暴露。此外，由于在源极/漏极蚀刻工艺期间有限的蚀刻选择性，也可以部分蚀刻STI部件220。STI部件220的顶部部分的宽度可以修整为窄于介电鳍228的底部部分的宽度。可以在STI部件220的侧壁上形成凹口(或称为凹陷)。凹口的尖端表示为P1和P2。在一些实施例中，尖端P1和P2直接位于介电层224下面。在进一步一些实施例中，尖端P1和P2直接位于介电层226下面。沿X轴测量的从P1至P2的横向距离表示S/D凹槽246的底部部分处的最宽开口。
参考图10B，由于源极/漏极蚀刻工艺期间的负载效应，S/D凹槽246的侧壁可以具有锥形轮廓，从而使得S/D凹槽246在底部部分中较窄并且在顶部部分中较宽，并且因此两个相邻S/D凹槽246之间的半导体鳍210在底部部分中较宽并且在顶部部分中较窄。
在操作120中，方法100(图1)形成内部间隔件腔。参考图11A至图11D，通过S/D凹槽246使外延层206横向凹进，形成内部间隔件腔248。在操作120的一些实施例中，实施横向蚀刻(或水平凹进)以使外延层206凹进，以形成内部间隔件腔248。在一些实施例中，外延层206的蚀刻量在从约2nm至约10nm范围内。横向蚀刻也使包覆层222在Y方向上凹进(图11A)。当外延层206和包覆层222是SiGe时，横向蚀刻工艺可以使用选自但不限于氢氧化铵(NH4OH)、氢氧化四甲铵(TMAH)、乙二胺邻苯二酚(EDP)和氢氧化钾(KOH)溶液的蚀刻剂。在一些实施例中，包覆层222的凹进侧壁与伪栅极结构234的侧壁表面基本齐平。这里，“基本齐平”意味着相对位置的差异小于约1nm。
在操作122中，方法100(图1)形成内部间隔件。参考图12A至图12D，在内部间隔件腔248中形成内部间隔件250。在一些实施例中，内部间隔件250的长度(沿Y方向)可以在从约3nm至约8nm范围内。在操作122的一些实施例中，在外延层206的横向端上形成绝缘层，以填充内部间隔件腔248，从而形成内部间隔件250。绝缘层可以包括介电材料，诸如SiN、SiOC、SiOCN、SiCN、SiO2和/或其它合适的材料。在一些实施例中，绝缘层共形沉积在S/D凹槽246中，例如，通过ALD或任何其它合适的方法。在绝缘层的共形沉积之后，实施回蚀工艺以从内部间隔件腔248的外部部分地去除绝缘层。通过该蚀刻，绝缘层基本保留在内部间隔件腔248内。在一些实例中，回蚀工艺也可以蚀刻介电鳍228的高k介电层230的未由伪栅极结构234覆盖的部分。为了更好地说明，内部间隔件250的位置也叠加在图12D中。
在操作124中，方法100(图1)在S/D凹槽246的底部处形成缓冲半导体区域。参考图13A至图13D，从台面203的凹进的顶面S203外延生长缓冲半导体区域254。举例来说，缓冲半导体区域254的外延生长可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。在一些实施例中，缓冲半导体区域254包括与衬底202相同的材料，诸如硅(Si)。缓冲半导体区域254也可以称为缓冲硅区域254或缓冲外延层254。在一些可选实施例中，缓冲半导体区域254包括与衬底202不同的半导体材料，诸如硅锗(SiGe)。在一些实施例中，缓冲半导体区域254不含掺杂剂，其中，例如，在外延生长工艺期间没有实施有意掺杂。可选地，缓冲半导体区域254可以轻掺杂有诸如Ge或Sn的掺杂剂。作为比较，在一个实例中，衬底202是轻掺杂的，并且具有比缓冲半导体区域254高的掺杂浓度。缓冲半导体区域254提供了从将要形成的S/D外延部件至半导体衬底的高电阻路径，从而抑制半导体衬底中的泄漏电流(即，通过台面203)。
介电鳍228和内部间隔件250的介电材料限制缓冲半导体区域254从S/D凹槽246的底部外延生长。缓冲半导体区域254的生长受时间控制，从而使得缓冲半导体区域254的顶面位于沟道区域中的台面203的顶面之上，并且也与最底部内部间隔件250部分重叠(图13B)。最底部内部间隔件250介于缓冲半导体区域254和最底部外延层206之间。缓冲半导体区域254与最底部内部间隔件250的下部部分物理接触。
参考图13D，图13D叠加有沟道区域中的外延堆叠件204和台面203，沟道区域中的台面203的垂直侧壁(在X-Z平面中)(如在S/D凹槽246中暴露)与缓冲半导体区域254物理接触并且由缓冲半导体区域254完全覆盖。当S/D外延部件随后形成在S/D凹槽246中时，缓冲半导体区域254保护沟道区域中的台面203免受掺杂剂扩散的影响。基本未掺杂的台面203仍然在抑制衬底泄漏中作为高电阻路径。
仍然参考图13D，缓冲半导体区域254当其升高至台面203的凹进的顶面S203之上时表现出小平面生长。因为衬底202是(110)衬底，所以缓冲半导体区域254相应地是具有位于(110)晶面中的顶面的晶体半导体层。小平面F203位于(111)晶面中。在缓冲半导体区域254的外延生长之后的可选的后盐酸清洁工艺也使小平面F203成形。在所示实施例中，小平面F203在尖端P1和P2之上的点P3处与STI部件220的侧壁相交。在一些实施例中，点P3位于介电鳍228的介电层224正下方。小平面F203从点P3延伸，并且缓冲半导体区域254没有与介电鳍228接触。在一些可选实施例中，小平面F203与介电鳍228的侧壁相交，并且缓冲半导体区域254与介电鳍228物理接触。
通常，在半导体制造中使用(100)衬底。在<100>方向上的外延生长速率可以比在<111>方向上的外延生长速率快两至四倍。从(100)衬底外延生长，小平面F203通常相对于法线方向形成大于54.7°的角度θ。因此，缓冲半导体区域254的高度上升太快，从而使得在缓冲半导体区域254在尖端P1和P2之间的间隔之间完全扩展之前，最底部沟道层208已经与缓冲半导体区域254重叠。与最底部沟道层208的重叠减小了晶体管的有效沟道高度，并且减小了器件的电流驱动能力。另一方面，如果缓冲半导体区域254的高度控制在最底部沟道层208下面，则STI部件220之间的间隔可能不会填满，这可能使得掺杂剂扩散至台面203中。
作为比较，从(110)衬底外延生长，<110>方向和<111>方向之间的外延生长速率失配比<100>方向和<111>方向之间的外延生长速率失配低得多，允许缓冲半导体区域254在缓冲半导体区域254的顶面上升太快至最底部内部间隔件250的顶面之上之前在尖端P1和P2之间的间隔之间完全扩展。换句话说，当S/D凹槽246的底部部分由缓冲半导体区域254完全占据时，最底部沟道层208仍然位于缓冲半导体区域254的顶面之上，并且没有与缓冲半导体区域254的顶面接触。在各个实施例中，角度θ在从约5°至约35.5°范围内。这个范围不是微不足道的。如果角度θ大于约35.5°，则所得缓冲半导体区域254可能不足以保护台面203免受掺杂剂扩散的影响；如果角度θ小于约5°，则小平面接近理想表面，并且在制造工艺期间难以保持。
在一些实施例中，缓冲半导体区域254与最底部内部间隔件250(最底部外延层206)重叠约1nm至约5nm的厚度T3(在Z轴上测量)；从小平面F203的点P3至外延堆叠件204的底面(最底部外延层206的底面)的距离T4在约0nm至约5nm范围内；缓冲半导体区域254具有在从约10nm至约50nm的厚度T5(在Z轴上测量)。这些范围不是微不足道的。如果厚度T3小于约1nm，则对于台面203将没有足够的覆盖；如果厚度T3大于约5nm，则沟道层使用率可能减小，因为缓冲半导体区域254的总高度可能变得太大。如果距离T4小于0nm，则也可以覆盖最底部沟道层；如果距离T4大于约5nm，则可能致使掺杂剂扩散至台面203中。如果厚度T5小于约10nm，则可能没有充分覆盖台面203；如果厚度T5大于约50nm，则生产成本可能会不必要地增加。
在操作126中，方法100(图1)形成S/D外延部件(也称为S/D部件)。参考图14A至图14D，在S/D凹槽246中形成S/D部件252。举例来说，S/D部件252的外延生长可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。S/D部件252具有与衬底202和缓冲半导体区域254相同的晶向。S/D部件252形成在与伪栅极结构234相邻的S/D区域中，并且位于伪栅极结构234的两侧上。例如，S/D部件252可以形成在半导体鳍210的暴露台面203上方，并且与相邻内部间隔件250和沟道层(外延层208)接触。在所示实施例中，如图14D中所示，S/D部件252的底部部分(即，外延生长掺杂层252a)与介电鳍228接触，然而S/D部件252的顶部部分和中间部分(即，外延生长掺杂层252b和252c)没有横向扩展至足以与介电鳍228接触。介电鳍228有效地防止了形成在半导体鳍210上的相邻S/D部件252的横向合并。
总体上，S/D部件252向沟道区域提供拉伸或压缩应力。在各个实施例中，S/D部件252可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其它合适的材料。在一些实施例中，S/D部件252通过在S/D区域中外延生长一个或多个半导体材料层(例如，外延生长掺杂层252a、252b和252c)来形成。在一些实施例中，第一外延生长掺杂层252a与缓冲半导体区域254接触，并且与最底部内部间隔件250和最底部沟道层208接触，沟道层208也视为外延生长掺杂衬垫，以促进随后的外延生长掺杂层252b的外延生长。第一外延生长掺杂层252a在S/D区域中形成U形或V形结构(图14B)。第二外延生长掺杂层252b位于第一外延生长掺杂层252a上。第三外延生长掺杂层252c覆盖第一外延生长掺杂层252a和第二外延生长掺杂层252b。第二外延生长掺杂层252b和第三外延生长掺杂层252c的顶面可以都位于介电鳍228的介电层224和226的顶面之上，但是低于介电鳍228的高k介电层230的顶面。在一些可选实施例中，第三外延生长掺杂层252c的顶面可以位于介电鳍228的高k介电层230的顶面之上。
在一个实施例中，第一外延生长掺杂层252a由硅锗制成，其与第二外延生长掺杂层252b的材料相同。此外，锗的浓度从第一外延生长掺杂层252a至第二外延生长掺杂层252b逐渐增加。具体地，第一外延生长掺杂层252a包括在从约15％至约35％范围内的锗浓度(以摩尔比率计)。第二外延生长掺杂层252b包括在从约35％至约55％范围内的锗浓度。锗浓度是可以调整的，以满足不同的应变要求。此外，第一外延生长掺杂层252a和第二外延生长掺杂层252b分别包括梯度分布。例如，第一外延生长掺杂层252a从其最底部至其最顶部逐渐增加。第三外延生长掺杂层252c由硅制成，其指的是与第一外延生长掺杂层252a和第二外延生长掺杂层252b接触并且覆盖第一外延生长掺杂层252a和第二外延生长掺杂层252b的硅覆盖层。可选地，第三外延生长掺杂层252c由具有在从约45％至约50％范围内的锗浓度的硅锗制成。第一外延生长掺杂层252a的厚度可以在从约5nm至约15nm范围内。第二外延生长掺杂层252b的厚度可以在从约30nm至约60nm范围内。第三外延生长掺杂层252c的厚度可以在从约5nm至约10nm范围内。
S/D部件252可以在外延工艺期间通过引入掺杂物质来原位掺杂，掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或包括它们的组合的其它合适的掺杂剂。如果S/D部件252不是原位掺杂的，则实施注入工艺(即，结注入工艺)来掺杂S/D部件252。在示例性实施例中，NMOS器件中的S/D部件252包括SiP，而PMOS器件中的那些包括GeSnB和/或SiGeSnB。在一个实施例中，第一外延生长掺杂层252a包括与第二外延生长掺杂层252b和第三外延生长掺杂层252c相同的掺杂剂物质。掺杂剂浓度从第一外延生长掺杂层252a至第三外延生长掺杂层252c逐渐增加。第三外延生长掺杂层252c包括高于第一外延生长掺杂层252a和第二外延生长掺杂层252b的那些的掺杂剂浓度，这有助于随后的硅化工艺(例如，硅化镍形成)以将S/D接触件接合在S/D部件上。第二外延生长掺杂层252b包括高于第一外延生长掺杂层252a的掺杂浓度的掺杂浓度。此外，在一些实施例中，第一外延生长掺杂层252a、第二外延生长掺杂层252b和第三外延生长掺杂层252c分别包括恒定的掺杂剂浓度分布。例如，第二外延生长掺杂层252b包括恒定的分布，其中掺杂剂浓度从其最底部至其最顶部是恒定的。第一外延生长掺杂层252a完全覆盖缓冲半导体区域254，但是与台面203分隔开。换句话说，缓冲半导体区域254以足够的裕度完全覆盖台面203的侧壁，从而使得S/D部件252通过缓冲半导体区域254与台面203分隔开足以防止掺杂剂扩散至台面203中的距离。
在操作128中，方法100(图1)形成接触蚀刻停止层(CESL)和层间介电(ILD)层。参考图15A至图15D，在S/D部件252和栅极间隔件242上方沉积CESL 256，并且在CESL 256上方沉积ILD层258。在操作128的一些实施例中，CESL 256包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其它材料。CESL 256可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来形成。在一些实施例中，ILD层258包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其它合适的介电材料。ILD层258可以通过PECVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ILD层258之后，半导体器件200可以经受高热预算工艺以退火ILD层。参考图15D，在所示实施例中，CESL 256、第一外延生长掺杂层252a、第二外延生长掺杂层252b和介电鳍228的介电层224共同在CESL 256下面(也在第三外延生长掺杂层252c下面)捕获空隙(间隙)259。空隙259可以填充有周围环境条件(例如，空气、氮)。
在一些实例中，在沉积ILD层258之后，可以实施平坦化工艺以去除过量的介电材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，该工艺去除ILD层258(和CESL 256，如果存在的话)的位于伪栅极结构234上面的部分，并且平坦化半导体器件200的顶面。在一些实施例中，CMP工艺也去除硬掩模236，并且暴露伪栅极结构234的伪电极层。
在操作130中，方法100(图1)去除伪栅极结构234以形成栅极沟槽260。参考图16A至图16D，去除伪栅极结构234以在栅极沟槽260中暴露介电鳍228、半导体鳍210和包覆层222的顶面。介电鳍228的高k介电层230的侧壁也在栅极沟槽260中暴露。操作130可以包括对伪栅极结构234中的材料具有选择性的一个或多个蚀刻工艺。例如，使伪栅极结构234凹进可以使用选择性蚀刻工艺来实施，诸如选择性湿蚀刻、选择性干蚀刻或它们的组合。随后可以在栅极沟槽260中形成最终的栅极结构(例如，高k金属栅极堆叠件)，如下面将描述。
在操作132中，方法100(图1)从半导体鳍210去除外延层206，并且从栅极沟槽260去除包覆层222。所得结构在图17A至图17D中显示。在实施例中，外延层206和包覆层222都包括SiGe，而外延层208是硅，允许选择性去除外延层206和包覆层222。在实施例中，外延层206和包覆层222通过选择性湿蚀刻工艺来去除。在一些实施例中，选择性湿蚀刻包括APM蚀刻(例如，氢氧化氨-过氧化氢-水混合物)。在一些实施例中，选择性去除包括SiGe氧化以及随后的SiGeOx去除。例如，可以通过O3清洁提供氧化，并且然后通过诸如NH4OH的蚀刻剂去除SiGeOx。应该指出，在操作138的中间处理阶段期间，在沟道区域中的相邻沟道构件(例如，纳米线或纳米片)之间提供间隙262(例如，外延层208之间的间隙262)。间隙262可以填充有周围环境条件(例如，空气、氮)。
然后方法100进入操作134(图1)，其中形成栅极结构。栅极结构可以是一个或多个多栅极晶体管的栅极。栅极结构可以是高k金属栅极(HK MG)堆叠件，但是其它组分也是可能的。在一些实施例中，栅极结构形成与由沟道区域中的多个沟道构件(例如，其间具有间隙的纳米片或纳米线)提供的多沟道相关的栅极。所得结构在图18A至图18D中显示。在操作138的实施例中，在器件200的通过释放外延层208提供的栅极沟槽260内形成HK MG堆叠件270，上面参考先前的操作132所描述。在各个实施例中，HK MG堆叠件270包括界面层(未显示)、形成在界面层上方的高K栅极介电层272以及形成在高K栅极介电层272上方的栅电极层274。如本文所使用和描述的，高k栅极电介质包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。HK MG堆叠件内使用的栅电极层可以包括金属、金属合金或金属硅化物。此外，HK MG堆叠件的形成可以包括沉积以形成各种栅极材料、一个或多个衬垫层，以及一个或多个CMP工艺以去除过量的栅极材料，并且由此平坦化半导体器件200的顶面。介于HK MG堆叠件270和S/D部件252之间的是内部间隔件250，从而提供隔离。
HK MG堆叠件270包括介于外延层(沟道构件)208的每个之间的部分，该部分形成多栅极器件200的沟道。在一些实施例中，HK MG堆叠件270的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其它合适的方法来形成。HK MG堆叠件270的高K栅极介电层272可以包括高K电介质，诸如氧化铪(HfO2)。可选地，HK MG堆叠件270的高K栅极介电层272可以包括其它高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其它合适的材料。高k栅极介电层272可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其它合适的方法来形成。如图18B和图18C中所示，在一些实施例中，高k栅极介电层272共形沉积在介电鳍228的侧壁、内部间隔件250和STI部件220的顶面上。
HK MG堆叠件270的栅电极层274可以包括单层结构或者可选地多层结构，诸如具有所选功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，HK MG堆叠件270的栅电极层274可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其它合适的金属材料或它们的组合。在各个实施例中，HK MG堆叠件270的栅电极层274可以通过ALD、PVD、CVD、e束蒸发或其它合适的工艺来形成。此外，对于可以使用不同金属层(例如，用于提供N型或P型功函)的N-FET和P-FET晶体管，可以分别形成栅电极层274。
参考图18C，在所示实施例中，可以回蚀HK MG堆叠件270，使得HK MG堆叠件270的顶面低于介电鳍228的顶面，例如，低约2nm至约10nm。每个HK MG堆叠件270的两侧上的介电鳍228用作将HK MG堆叠件270与其它相邻栅极堆叠件隔离的栅极隔离部件。回蚀的HK MG堆叠件270的位于顶部外延层208之上的部分可以具有在从约10nm至约20nm范围内的厚度。在回蚀HK MG堆叠件270之后，通过CVD、PECVD或合适的沉积工艺在器件200上方沉积自对准覆盖(SAC)层278。SAC层278可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化铝锆、氧化铪或合适的介电材料。在各个实施例中，可以实施CMP工艺以从SAC层278去除过量的金属，并且从而提供器件200的基本平坦的顶面。
可选地，可以使如图18C中所示的中间介电鳍228凹进(例如，通过去除高k介电层230)，诸如在形成栅极沟槽260之后并且在沉积HK MG堆叠件270之前，允许HK MG堆叠件270横跨中间介电鳍228并且接合中间介电鳍228的两侧上的两个(或多个)沟道构件208的堆叠件。在这样的配置中，两个晶体管共享相同的栅极堆叠件。HK MG堆叠件270也称为联合栅极堆叠件。
器件200可以经历进一步处理以形成本领域已知的各个部件和区域。例如，随后的处理可以形成配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路的接触开口、接触金属以及各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)。参考图19A至图19D，可以在一个或多个S/D部件252之上形成S/D接触件280。在示例性工艺中，可以通过光刻和蚀刻工艺形成接触孔，在接触孔中暴露S/D部件252。在S/D部件252的暴露顶面上形成硅化物部件(例如，TiSi)286。硅化物部件286可以具有从约3nm至约10nm的厚度。在接触孔中毯式沉积阻挡层(例如，TiN)282。阻挡层282可以具有从约2nm至约5nm的厚度。随后，在接触孔中沉积导电材料，诸如铜或钨，以形成S/D接触件280的金属填充物284。S/D部件252可以具有在Y轴上测量的从约20nm至约60nm的宽度，并且S/D接触件280可以具有在Y轴上测量的从约10nm至约40nm的宽度。在进一步实例中，多层互连可以包括垂直互连件(诸如通孔或接触件)和水平互连件(诸如金属线)。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双重镶嵌工艺来形成铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施额外的工艺步骤，并且根据方法100的各个实施例，可以替换或消除上面描述的一些工艺步骤。
本领域普通技术人员可以认识到，虽然图2A至图19D示出了GAA器件作为实施例，但是半导体器件的其它实例可以受益于本发明的各个方面，诸如FinFET器件。
虽然不旨在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本发明的实施例提供了具有形成在(110)衬底上的缓冲半导体区域的多栅极器件。从(110)衬底的外延生长允许缓冲半导体区域具有适于阻挡随后形成的源极/漏极部件中的掺杂剂扩散至多栅极器件的台面区域中的轮廓，这抑制了通过台面区域的衬底泄漏电流。此外，缓冲半导体区域的形成可以容易地集成至现有的半导体制造工艺中。
在一个示例性方面，本发明涉及方法。方法包括：形成从半导体衬底突出的半导体鳍，半导体鳍具有外延部分以及位于外延部分下面的台面部分，外延部分具有与多个牺牲层交错的多个沟道层，半导体衬底具有位于(110)晶面中的顶面；形成横跨半导体鳍的伪栅极结构；至少去除与伪栅极结构相邻的区域中的半导体鳍的外延部分，从而形成凹槽；在凹槽中外延生长缓冲半导体区域，缓冲半导体区域具有位于(110)晶面中的顶面；在缓冲半导体区域上外延生长源极/漏极部件；以及用金属栅极结构替换伪栅极结构。在一些实施例中，缓冲半导体区域具有位于(111)晶面中的小平面。在一些实施例中，小平面和半导体衬底的顶面的法线方向之间形成的角度在约5°至约35.5°范围内。在一些实施例中，凹槽暴露伪栅极结构下面的台面部分的侧壁，并且其中，缓冲半导体区域完全覆盖台面部分的侧壁。在一些实施例中，在半导体鳍的纵向方向上观察，缓冲半导体区域与最底部牺牲层部分重叠。在一些实施例中，缓冲半导体区域与最底部牺牲层部分重叠约1nm至约5nm的厚度。在一些实施例中，缓冲半导体区域的掺杂剂浓度小于半导体衬底和源极/漏极部件。在一些实施例中，缓冲半导体区域基本没有掺杂剂。在一些实施例中，缓冲半导体区域本质上是硅。在一些实施例中，方法还包括：形成介于源极/漏极部件和金属栅极结构之间的内部间隔件，其中，缓冲半导体区域与最底部内部间隔件物理接触。
在另一示例性方面，本发明涉及方法。方法包括：形成从具有位于(110)晶面中的顶面的衬底突出的半导体鳍；在半导体鳍的侧壁上形成包覆层；在包覆层的侧壁上形成第一介电鳍和第二介电鳍；在半导体鳍以及第一介电鳍和第二介电鳍上形成伪栅极结构；使与伪栅极结构相邻的区域中的半导体鳍凹进以形成凹槽；使包覆层和半导体鳍的暴露在凹槽中的部分横向凹进，从而形成腔；在腔中沉积介电间隔件；在凹槽中生长由第一介电鳍和第二介电鳍夹置在中间的缓冲外延层，缓冲外延层具有位于(110)晶面中的顶面，缓冲外延层与最底部介电间隔件物理接触；在缓冲外延层上生长包括不同掺杂剂浓度的多个外延层的源极/漏极部件；在源极/漏极部件上方沉积介电层；以及用金属栅极结构替换伪栅极结构。在一些实施例中，半导体鳍包括在垂直方向上交替设置的沟道层和牺牲层，并且缓冲外延层的顶面位于最底部沟道层的底面下方。在一些实施例中，缓冲外延层具有从约10nm至约50nm的厚度。在一些实施例中，缓冲外延层包括位于(111)晶面中的小平面，并且小平面和垂直方向之间的角度在从约5°至约35.5°范围内。在一些实施例中，缓冲外延层没有与第一介电鳍和第二介电鳍接触。在一些实施例中，缓冲外延层是未掺杂的。在一些实施例中，介电层在源极/漏极部件的最顶部外延层下面捕获气隙。
在又另一示例性方面，本发明涉及半导体器件。半导体器件包括：沟道构件，垂直堆叠在衬底之上；导电结构，包裹沟道构件的每个；外延部件，邻接沟道构件；内部间隔件，介于外延部件和导电结构之间；以及未掺杂的半导体区域，垂直堆叠在衬底和外延部件之间，衬底和未掺杂的半导体区域的顶面都位于(110)晶面中。在一些实施例中，半导体器件还包括：台面区域，位于沟道构件正下方，未掺杂的半导体区域将外延部件与台面区域分隔开而使外延部件不物理接触台面区域。在一些实施例中，未掺杂的半导体区域与最底部内部间隔件部分重叠。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成从半导体衬底突出的半导体鳍，所述半导体鳍具有外延部分以及位于所述外延部分下面的台面部分，所述外延部分具有与多个牺牲层交错的多个沟道层，所述半导体衬底具有位于(110)晶面中的顶面；
形成横跨所述半导体鳍的伪栅极结构；
至少去除与所述伪栅极结构相邻的区域中的所述半导体鳍的所述外延部分，从而形成凹槽；
在所述凹槽中外延生长缓冲半导体区域，所述缓冲半导体区域具有位于(110)晶面中的顶面；
在所述缓冲半导体区域上外延生长源极/漏极部件；以及
用金属栅极结构替换所述伪栅极结构。
2.根据权利要求1所述的方法，其中，所述缓冲半导体区域具有位于(111)晶面中的小平面。
3.根据权利要求2所述的方法，其中，所述小平面和所述半导体衬底的所述顶面的法线方向之间形成的角度在约5°至约35.5°范围内。
4.根据权利要求1所述的方法，其中，所述凹槽暴露所述伪栅极结构下面的所述台面部分的侧壁，并且其中，所述缓冲半导体区域完全覆盖所述台面部分的所述侧壁。
5.根据权利要求1所述的方法，其中，在所述半导体鳍的纵向方向上观察，所述缓冲半导体区域与最底部牺牲层部分重叠。
6.根据权利要求5所述的方法，其中，所述缓冲半导体区域与最底部牺牲层部分重叠约1nm至约5nm的厚度。
7.根据权利要求1所述的方法，其中，所述缓冲半导体区域的掺杂剂浓度小于所述半导体衬底和所述源极/漏极部件。
8.根据权利要求1所述的方法，其中，所述缓冲半导体区域基本没有掺杂剂。
9.一种制造半导体器件的方法，包括：
形成从衬底突出的半导体鳍，所述衬底具有位于(110)晶面中的顶面；
在所述半导体鳍的侧壁上形成包覆层；
在所述包覆层的侧壁上形成第一介电鳍和第二介电鳍；
在所述半导体鳍以及所述第一介电鳍和所述第二介电鳍上形成伪栅极结构；
使与所述伪栅极结构相邻的区域中的所述半导体鳍凹进，从而形成凹槽；
使所述包覆层和所述半导体鳍的暴露在凹槽中的部分横向凹进，从而形成腔；
在所述腔中沉积介电间隔件；
在所述凹槽中生长由所述第一介电鳍和所述第二介电鳍夹置在中间的缓冲外延层，所述缓冲外延层具有位于(110)晶面中的顶面，所述缓冲外延层与最底部介电间隔件物理接触；
在所述缓冲外延层上生长源极/漏极部件，所述源极/漏极部件包括不同掺杂剂浓度的多个外延层；
在所述源极/漏极部件上方沉积介电层；以及
用金属栅极结构替换所述伪栅极结构。
10.一种半导体器件，包括：
沟道构件，垂直堆叠在衬底之上；
导电结构，包裹所述沟道构件的每个；
外延部件，邻接所述沟道构件；
内部间隔件，介于所述外延部件和所述导电结构之间；以及
未掺杂的半导体区域，垂直堆叠在所述衬底和所述外延部件之间，其中，所述衬底和所述未掺杂的半导体区域的顶面都位于(110)晶面中。
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SE01 Entry into force of request for substantive examination
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