CN112582402A - 半导体器件及其制造方法 - Google Patents

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CN
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layer
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fin
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朱熙宁
江国诚
蔡庆威
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Abstract

一种制造器件的方法，包括在第一器件类型区域中提供第一鳍并且在第二器件类型区域中提供第二鳍。第一鳍和第二鳍中的每个包括多个半导体沟道层。在第一鳍和第二鳍中的每个的相对侧上执行STI区域的两步凹陷，以暴露出第一鳍的第一数量的半导体沟道层和第二鳍的第二数量的半导体沟道层。第一栅极结构形成在第一器件类型区域中，并且第二栅极结构形成在第二器件类型区域中。第一栅极结构形成在具有第一数量的暴露的半导体沟道层的第一鳍上方，并且第二栅极结构形成在具有第二数量的暴露的半导体沟道层的第二鳍上方。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
电子工业已经经历了对更小和更快的电子设备的不断增长的需求，这些电子设备同时能够支持更多数量的日益复杂和精密的功能。因此，在半导体工业中存在制造低成本、高性能和低功率集成电路(IC)的持续趋势。迄今为止，这些目标大部分是通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)并由此提高生产效率并降低相关成本来实现的。然而，这种按比例缩放也增加了半导体制造工艺的复杂性。因此，半导体IC和器件的持续发展的实现要求半导体制造工艺和技术的类似发展。
最近，多栅极器件已经被引入，以试图通过增加栅极-沟道耦合来改善栅极控制，减小截止状态电流，以及减小短沟道效应(SCE)。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET从鳍状结构得名，该鳍状结构从其上形成FinFET的衬底延伸，并且用于形成FET沟道。部分地引入以解决与FinFET相关联的性能挑战的另一多栅极器件是全环栅型(GAA)晶体管。GAA晶体管的名称来自完全围绕沟道延伸的栅极结构，提供了比FinFET更好的静电控制。FinFET和GAA晶体管与常规互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们被积极地按比例缩放，同时维持栅极控制并且减轻SCE。
通常，例如在FinFET不再能够满足性能要求的情况下，可以实现GAA晶体管。然而，半导体IC通常可以包括具有不同性能要求的各种不同器件类型。因此，提供能够满足这些不同器件性能要求的多栅极器件(例如，诸如GAA晶体管)仍然是一个挑战。因此，现有技术尚未证明在所有方面都完全令人满意。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：在第一器件类型区域中提供第一鳍并且在第二器件类型区域中提供第二鳍，其中，第一鳍和第二鳍中的每个包括多个半导体沟道层；在第一鳍和第二鳍中的每个的相对侧上执行浅沟槽隔离(STI)区域的两步凹陷，以暴露出第一器件类型区域中的第一鳍的多个半导体沟道层中的第一数量的半导体沟道层和第二器件类型区域中的第二鳍的多个半导体沟道层中的第二数量的半导体沟道层；以及在第一器件类型区域中形成第一栅极结构，并且在第二器件类型区域中形成第二栅极结构，其中，第一栅极结构形成在具有第一数量的暴露的半导体沟道层的第一鳍上方，并且其中，第二栅极结构形成在具有第二数量的暴露的半导体沟道层的第二鳍上方。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：提供从衬底延伸的多个鳍，其中，多个鳍中的每个包括外延层的堆叠件，外延层的堆叠件具有多个第一类型层和多个第二类型层；形成插入多个鳍的多个浅沟槽隔离(STI)部件；执行第一浅沟槽隔离凹陷工艺以暴露出多个鳍中的每个内的第一数量的第一类型层和第二类型层中的每个，并且其中，在第一浅沟槽隔离凹陷工艺之后第二数量的第一类型层和第二类型层中的每个保持嵌入在浅沟槽隔离部件内；以及执行第二浅沟槽隔离凹陷工艺以暴露出半导体器件的第一区域中的第二数量的第一类型层和第二类型层中的每个，其中，在第二浅沟槽隔离凹陷工艺之后，第二数量的第一类型层和第二类型层中的每个保持嵌入在半导体器件的第二区域中的浅沟槽隔离部件内。
本发明的又一实施例提供了一种半导体器件，包括：第一晶体管，位于衬底的第一器件类型区域中，其中，第一晶体管包括第一栅极结构和与第一栅极结构相邻的第一源极/漏极部件；以及第二晶体管，位于衬底的第二器件类型区域中，其中，第二晶体管包括第二栅极结构和与第二栅极结构相邻的第二源极/漏极部件；其中，第一晶体管包括第一鳍，第一鳍具有设置在第一浅沟槽隔离(STI)区域上方并且与第一源极/漏极部件横向接触的第一数量的半导体沟道层，其中，第二晶体管包括第二鳍，第二鳍具有设置在第二浅沟槽隔离区域上方并且与第二源极/漏极部件横向接触的第二数量的半导体沟道层，并且其中，第一数量的半导体沟道层不同于第二数量的半导体沟道层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1提供了根据一些实施例的多栅极器件的简化的自顶向下布局图；
图2是根据本发明的一个或多个方面的制造半导体器件300的方法的流程图；
图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C和图8A、图8B、图8C提供了根据一些实施例的半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图；
图9A、图9B、图9C、图21A、图21B、图21C、图22A、图22B、图22C和图23A、图23B、图23C提供了根据一些实施例的半导体器件300的实施例沿着与由图1的截面CC’限定的平面基本平行的平面的截面图；
图10A、图10B、图10C、图12A、图12B、图12C、图14A、图14B、图14C、图16A、图16B、图16C、图18A、图18B、图18C、图20A、图20B、图20C和图24A、图24B、图24C提供了根据一些实施例的半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图；以及
图11A、图11B、图11C、图13A、图13B、图13C、图15A、图15B、图15C、图17A、图17B、图17C和图19A、图19B、图19C提供了根据一些实施例的半导体器件300的实施例沿着与由图1的截面BB’限定的平面基本平行的平面的截面图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同部件的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。
还应注意，本公开以多栅极晶体管的形式呈现实施例。多栅极晶体管包括其栅极结构形成在沟道区的至少两侧上的那些晶体管。这些多栅极器件可以包括P型金属氧化物半导体器件或N型金属氧化物半导体多栅极器件。由于其鳍状结构，特定实例可以被呈现并在本文中将其称为FinFET。本文还呈现了被称为全环栅型(GAA)晶体管的一种多栅极晶体管的实施例。GAA晶体管包括具有形成在沟道区的4侧上(例如，围绕沟道区的一部分)的其栅极结构或其部分的任何器件。本文所呈现的器件还包括具有设置在半导体沟道层中的沟道区的实施例。在各种实施例中，半导体沟道层可以包括(一个或多个)纳米片沟道、(一个或多个)纳米线沟道、(一个或多个)条形沟道和/或其他合适的沟道配置。本文呈现了可以具有与单个连续栅极结构相关联的一个或多个沟道区(例如，半导体沟道层)的器件的实施例。然而，本领域技术人员将认识到，该教导可以应用于单个沟道(例如，单个半导体沟道层)或任何数量的沟道。本领域普通技术人员可以认识到可以从本公开的各个方面受益的半导体器件的其他实例。
本公开的实施例提供了优于现有技术的优点，但是应当理解，其他实施例可以提供不同的优点，并非所有优点都必须在本文中讨论，并且对于所有实施例而言不需要特定优点。例如，本文所讨论的实施例包括用于提供多栅极器件(例如，诸如GAA晶体管)的方法和结构，该多栅极器件具有基于由该多栅极器件实现的器件类型而选择的多个半导体沟道层。GAA晶体管可以被用于各种器件类型，例如，用于实现核心(逻辑)器件、静态随机存取存储器(SRAM)器件和模拟器件等。关于使用GAA晶体管实现的这些各种器件类型，并且在一些实施例中，与SRAM和模拟器件相比，核心(逻辑)器件可以使用更少数量的半导体沟道层来实现，而与核心(逻辑)器件相比，SRAM和模拟器件两者都可以使用更多数量的半导体沟道层来实现。在一些实例中，核心(逻辑)器件可以使用更少数量的半导体沟道层来实现，以便减小总的器件电容并且提供增加的器件速度。或者，在各种实施例中，可以使用更大数量的半导体沟道层来实现SRAM器件，以便提供增加的单元电流。在一些实施例中，可以使用更多数量的半导体沟道层来实现模拟器件，以便提供增加的单元电容。在一些实例中，核心(逻辑)器件的半导体沟道层的数量可以小于或等于三(3)，并且SRAM和模拟器件两者的半导体沟道层的数量可以大于或等于四(4)。通常，通过提供具有基于所实现的器件类型(例如，核心、SRAM或模拟器件)而选择的多个半导体沟道层的多栅极器件，本公开的实施例提供了能够同时满足各种不同器件类型的不同性能要求的方法和器件结构。此外，如以下更详细描述的，可以使用单个连续工艺流程来制造本文公开的并且包括具有不同数量的半导体沟道层的多栅极器件的各种实施例。在阅读本公开后，其他实施例和优点对于本领域技术人员将是显而易见的。
为了以下讨论的目的，图1提供了多栅极器件100的简化的自顶向下布局图。在各种实施例中，多栅极器件100可以包括FinFET器件、GAA晶体管或其他类型的多栅极器件。多栅极器件100可以包括从衬底延伸的多个鳍元件104、设置在鳍元件104上方和周围的栅极结构108、以及源极/漏极区105、107，其中源极/漏极区105、107形成在鳍104中、之上和/或周围。多栅极器件100的沟道区，其可以包括多个半导体沟道层(例如，当多栅极器件100包括GAA晶体管时)，所述多个半导体沟道层被设置在鳍104内，位于栅极结构108下方，沿着与由图1的截面AA’限定的平面基本平行的平面。在一些实施例中，侧壁间隔件也可以形成在栅极结构108的侧壁上。下面参考图2的方法更详细地讨论多栅极器件100的各种其他部件。
参考图2，其中示出了根据各种实施例的半导体制造方法200，该方法包括在单个衬底上制造具有不同数量的半导体沟道层的半导体器件300(例如，其包括多栅极器件)，其中基于所实现的器件类型来选择给定多栅极器件的半导体沟道层的数量。下面参考用于实现各种器件类型的GAA晶体管的制造来讨论方法200，这些器件类型包括核心(逻辑)器件、静态随机存取存储器(SRAM)器件和模拟器件。然而，应当理解，在不脱离本公开的范围的情况下，方法200的各个方面可以被等同地应用于其他类型的多栅极器件，或者被应用于由多栅极器件实现的其他类型的器件。在一些实施例中，方法200可以被用于制造多栅极器件100，如以上参考图1所述。因此，以上参考多栅极器件100讨论的一个或多个方面也可以应用于方法200。应当了解，方法200包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，并且因此本文仅简要描述。此外，可以在方法200之前、之后和/或期间执行附加步骤。
注意，方法200的某些方面被描述为在包括特定器件类型(例如，核心(逻辑)器件、SRAM器件和/或模拟器件)的半导体器件300的区域中执行。然而，如果没有被描述为在包括特定器件类型的区域中执行，则可以假设所描述的方法200的步骤跨包括多个器件类型的多个区域(例如，跨多个器件类型区域)执行。此外，半导体器件300可以包括各种其他器件和部件，例如其他类型的器件(例如，附加晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝和/或其他逻辑电路等)，但是为了更好地理解本公开的发明构思而被简化。在一些实施例中，半导体器件300包括多个半导体器件(例如，晶体管)，包括可以互连的PFET、NFET等。此外，注意，方法200的工艺步骤(包括参考附图给出的任何描述)仅仅是示例性的，并且不旨在限制在所附权利要求中具体记载的内容之外。
方法200开始于框202，在框202中提供包括鳍的衬底。参考图3的实例，在框202的实施例中，提供包括鳍304的衬底302。图3提供了半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图。在一些实施例中，衬底302可以是半导体衬底，例如硅衬底。衬底302可以包括各种层，包括形成在半导体衬底上的导电层或绝缘层。如本领域所公知的，根据设计要求，衬底302可以包括各种掺杂配置。衬底302还可以包括其他半导体，例如锗、碳化硅(SiC)、锗化硅(SiGe)或金刚石。或者，衬底302可以包括化合物半导体和/或合金半导体。此外，衬底302可以可选地包括外延层(epi层)，可以被应变以提高性能，可以包括绝缘体上硅(SOI)结构，和/或具有其他合适的增强部件。
包括层308和310的鳍304可以通过生长第一组合物的外延层(例如，随后对其进行图案化以形成层310)来形成，第一组合物的外延层之间插入有第二组合物的外延层(例如，随后对其进行图案化以形成层308)。在一个实施例中，第一组合物的外延层(例如，用于形成层310)是SiGe，而第二组合物的外延层(例如，用于形成层308)是硅(Si)。然而，其他实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一组合物和第二组合物的那些实施例。例如，在一些实施例中，第一组合物的外延层或第二组合物的外延层中的任一个可以包括其他材料，例如锗、化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(例如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP)、或前述的组合。例如，第一组合物的外延层或第二组合物的外延层的外延生长可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来执行。还注意到，虽然层308、310被示出为在鳍304内具有特定的堆叠顺序，其中层308是层308、310的堆叠件的最顶层，但是其他配置也是可能的。例如，在一些情况下，层310可以替代地是层308、310的堆叠件的最顶层。换句话说，层308、310的生长顺序以及由此它们的堆叠顺序可以被切换或者以其他方式不同于图中所示的顺序，同时保持在本公开的范围内。
在形成第一组合物的外延层(例如，用于形成层310)和第二组合物的外延层(例如，用于形成层308)之后，可以在器件300上方形成硬掩模(HM)层。在一些实施例中，如下所述，可以随后对HM层进行图案化以形成HM层312，其中HM层312包括氧化物层314(例如，可以包括SiO2的衬垫氧化物层))和形成在氧化物层314上方的氮化物层316(例如，可以包括Si3N4的衬垫氮化物层)。在一些实例中，氧化物层314可以包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物，并且氮化物层316可以包括通过CVD或其他合适的技术沉积的氮化物层。通常，在一些实施例中，HM层可以包括通过CVD、ALD、PVD或其他合适的工艺沉积的含氮化物的材料。
在形成HM层之后，形成从衬垫302延伸的鳍304。可以使用包括光刻和蚀刻工艺的合适工艺来制造鳍304。光刻工艺可以包括在器件300上方形成光致抗蚀剂层，将抗蚀剂暴露于图案，执行曝光后烘烤工艺以及对抗蚀剂进行显影以形成包括抗蚀剂的掩模元件。在一些实施例中，可以使用电子束(e束)光刻工艺来执行图案化抗蚀剂以形成掩模元件。然后可以使用该掩模元件来保护衬底302的区域以及在其上形成的层，同时蚀刻工艺在未保护区域中形成穿过HM层、穿过第一组合物的外延层和第二组合物的外延层并进入衬底302的沟槽307，从而留下多个延伸的鳍304。可以使用干法蚀刻(例如，反应离子蚀刻)、湿法蚀刻和/或其他合适的工艺来蚀刻沟槽307。
在各种实施例中，每个鳍304包括由衬底302形成的衬底部分302A、层310(例如，包括第一组合物)、层308(例如，包括第二组合物)以及HM层312。在一些实施例中，可以在形成鳍304之前去除(例如，通过CMP工艺)HM层312。在一些实例中，HM层312被用于减轻鳍304在后续栅极蚀刻工艺期间的材料损失。在各种实施例中，外延层308(例如，包括第二组合物)或其部分可以形成器件300的GAA晶体管的沟道区。例如，层308可以被称为半导体沟道层，其用于形成GAA晶体管的沟道区。在各种实施例中，半导体沟道层(例如，层308或其部分)可以包括(一个或多个)纳米片沟道、(一个或多个)纳米线沟道、(一个或多个)条形沟道和/或其他合适的沟道配置。如下所述，半导体沟道层还用于形成GAA晶体管的源极/漏极部件的一部分。
注意，尽管鳍304被示出为包括四(4)层外延层310和四(4)层外延层308，但这仅是出于说明的目的，并且不旨在限制在权利要求中具体记载的内容之外。可以理解，可以形成任何数量的外延层，其中，例如，外延层的数量取决于用于GAA晶体管的半导体沟道层的期望数量。在一些实例中，基于由GAA晶体管实现的器件类型(例如，诸如核心(逻辑)器件、SRAM器件或模拟器件等)来选择外延层的数量，从而选择半导体沟道层的数量。在一些实施例中，外延层308的数量以及因此半导体沟道层的数量在4和10之间。
在一些实施例中，外延层310各自具有约4-8纳米(nm)的厚度范围。在一些情况下，外延层308各自具有约4-8nm的厚度范围。如上所述，外延层308可以用作后续形成的多栅极器件(例如，GAA晶体管)的(一个或多个)沟道区，并且其厚度可以至少部分地基于器件性能考虑来选择。外延层310可以用于限定后续形成的多栅极器件的(一个或多个)相邻沟道区之间的间隙距离，并且其厚度还可以至少部分地基于器件性能考虑来选择。
然后，方法200前进至框204，在框204中形成浅沟槽隔离(STI)部件。参考图3和图4，在框204的实施例中，STI部件402被形成为插入鳍304之间。图4提供了半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图。在一些实例中，在形成鳍304之后，插入鳍304之间的沟槽307可以被填充有介电材料。在一些实施例中，用于填充沟槽307的介电材料可以包括SiO2、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、前述的组合和/或在本领域中已知的其他合适的材料。在各种实例中，可以通过CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积介电材料。
在一些实例中，在沉积介电材料之后，可以执行CMP工艺以去除介电材料的多余部分并且使器件300的顶表面平坦化，从而形成STI部件402，如图4所示。在一些实施例中，CMP工艺还可以去除每个鳍304上方的HM层312，以暴露层308、310的堆叠件的最顶层。在本实例中，层308、310的堆叠件的最顶层包括外延层308。然而，如先前所讨论的，其他堆叠件配置也是可能的。
然后，方法200进行到框206，在框206中执行第一STI凹陷工艺。参考图4和图5，在框206的实施例中，执行STI凹陷工艺以凹陷STI部件402，从而形成凹陷的STI部件402A，如图5所示。图5提供了半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图。在各种实施例中，由第一STI凹陷工艺形成的凹陷的STI部件402A可以被形成为跨半导体器件300的多个区域，所述多个区域包括多个器件类型(例如，核心器件、SRAM器件和模拟器件)。在各种实例中，STI部件402A是凹陷的，使得鳍304在STI部件402A上方延伸。在一些实施例中，凹陷工艺可以包括干法蚀刻工艺、湿法蚀刻工艺和/或前述的组合。在一些实施例中，第一STI凹陷工艺的凹陷深度被控制(例如，通过控制蚀刻时间)以得到鳍304的暴露的上部部分的期望高度“H1”。在一些实施例中，高度“H1”暴露每个鳍304的层308、310的外延堆叠件的子集502。在各种实例中，层308、310的外延堆叠件的暴露的子集502包括第一数量的暴露的外延层308。换句话说，层308、310的外延堆叠件的暴露的子集502包括第一数量的暴露的半导体沟道层。未通过第一STI凹陷工艺暴露的外延层308、310(包括至少一个半导体沟道层)可以保持嵌入在STI部件402A内。如下面更详细地描述的，由子集502提供的第一数量的暴露的半导体沟道层可以限定用于第一器件类型的第一数量的半导体沟道层，该第一器件类型被设置在半导体器件300的第一区域内。在本实例中，与第一数量的暴露的半导体沟道层相对应的第一器件类型可以包括核心(逻辑)器件。此外，尽管将子集502示出为包括三(3)个半导体沟道层，但是在一些情况下，子集502可以可选地包括少于三(3)个半导体沟道层。
然后，方法200进行到框208，在框208中执行第二STI凹陷工艺。参考图5和图6A、图6B、图6C，在框208的实施例中，执行STI凹陷工艺以进一步凹陷STI部件402A，从而形成凹陷的STI部件402B，如图6A和图6C所示。图6A、图6B、图6C提供了半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图。在一些实施例中，由第二STI凹陷工艺形成的凹陷的STI部件402B可以形成在半导体器件300的模拟器件区域(图6A)和SRAM器件区域(图6C)中，而STI部件402A保留在半导体器件300的核心器件区域(图6B)内。例如，在形成凹陷的STI部件402B之前，在器件300上方形成抗蚀剂层并且对其进行图案化以形成图案化的抗蚀剂层602，该图案化的抗蚀剂层602暴露半导体器件300的模拟器件区域和SRAM器件区域，而图案化的抗蚀剂层602保持设置在核心器件区域上方。在一些实施例中，在形成图案化的抗蚀剂层602之后，执行第二STI凹陷工艺以进一步凹陷STI部件402A，以在模拟器件区域和SRAM器件区域内形成STI部件402B，而核心器件区域保持被图案化的抗蚀剂层602掩蔽。在一些实施例中，凹陷工艺可以包括干法蚀刻工艺、湿法蚀刻工艺和/或前述的组合。在第二STI凹陷工艺之后，可以例如通过溶剂、抗蚀剂剥离剂、灰化或其他合适的技术来去除图案化的抗蚀剂层602。
在一些实施例中，控制(例如，通过控制蚀刻时间)第二STI凹陷工艺的凹陷深度，以在模拟器件区域和SRAM器件区域中得到鳍304的暴露的上部部分的期望高度“H2”。在一些实施例中，高度“H2”暴露了先前被STI部件402A覆盖的层308、310的外延堆叠件中的一个或多个层。在各种实例中，第二STI凹陷工艺用于暴露一个或多个附加外延层308，导致暴露的外延层308的总数大于通过第一STI凹陷工艺暴露的外延层308的第一数量。换句话说，第二STI凹陷工艺用于暴露一个或多个附加半导体沟道层，从而导致暴露的半导体沟道层的总数大于通过第一STI凹陷工艺暴露的半导体沟道层的第一数量。因此，在各种实施例中，模拟器件区域和SRAM器件区域(图6A和图6C)中暴露的半导体沟道层的数量大于核心器件区域(图6B)中暴露的半导体沟道层的数量。在至少一些实施例中，第二STI凹陷工艺用于暴露模拟器件区域和SRAM器件区域中的所有外延层308。如下面更详细描述的，模拟器件区域和SRAM器件区域中的暴露的外延层308的数量可以限定用于在半导体器件300的相应区域中形成的模拟器件区域和SRAM器件的半导体沟道层的数量。虽然图6A和图6C的实例被示出为分别在模拟器件区域和SRAM器件区域内包括四(4)个半导体沟道层，但是在一些情况下，模拟器件区域和SRAM器件区域可以可选地包括多于四(4)个半导体沟道层。
方法200然后进行到框210，在框210中形成鳍覆盖层。参考图6A、图6B、图6C和图7A、图7B、图7C，在框210的实施例中，可以在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中的鳍304上方形成鳍覆盖层702。图7A、图7B、图7C提供了半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图。在一些实施例中，鳍覆盖层702包括外延SiGe层。可以在每个鳍304上方共形地沉积鳍覆盖层702。例如，鳍覆盖层702可以通过MBE工艺、MOCVD工艺、ALD工艺和/或其他合适的外延生长工艺来沉积。在各种实施例中，如下所述，鳍覆盖层702是在后续处理阶段被去除的牺牲层。此外，鳍覆盖层702可以用于增加形成在半导体器件300上的GAA晶体管的栅极区域密度。例如，在器件的栅极区域中(例如，在模拟器件区域、核心器件区域或SRAM器件区域内)，由鳍覆盖层702占据的区域可以后续由栅极结构(例如，包括介电层和金属栅极层)代替。在一些情况下，鳍覆盖层702具有在约4-16nm的范围内的厚度。在各种实施例中，可以选择鳍覆盖层702的厚度以提供用于后续形成的栅极结构的期望的区域密度(例如，以提供较低的栅极电阻)，同时还提供用于半导体器件300的制造的足够的工艺窗口。
方法200然后进行到框212，在框212中形成双层电介质。参考图7A、图7B、图7C和图8A、图8B、图8C，在框212的实施例中，双层电介质802可以形成在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个内。图8A、图8B、图8C提供了半导体器件300的实施例沿着与由图1的截面BB’或截面CC’限定的平面基本平行的平面的截面图。在一些实施例中，通过用第一材料804和设置在第一材料804上方的第二材料806填充与鳍覆盖层702(沉积在鳍304中的每个鳍上方)相邻的沟槽来形成双层电介质802，从而形成双层电介质802。在各种情况下，双层电介质802可以通过CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺来沉积。在一些实例中，在沉积第一材料804和第二材料806之后，可以执行CMP工艺以去除多余的材料部分并且平坦化器件300的顶表面，以提供双层电介质802。在一些实施例中，第一材料804可以包括低K(LK)材料，该低K材料包括SiCN、SiOC、SiOCN或另一低K材料(例如，具有介电常数“K”＜7)。在一些实例中，第二材料806可以包括高K(HK)材料，该高K材料包括HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3或另一高K材料(例如，具有介电常数“K”＞7)。因此，在各种情况下，双层电介质802包括HK上部部分(例如，第二材料806)和LK下部部分(例如，第一材料804)。在一些实例中，上部部分与下部部分的比率(即HK/LK比率)为约1/20-20/1。在一些实施例中，双层电介质802用于扩大切割金属栅极(CMG)工艺窗口。此外，在一些情况下，双层电介质802可以用于防止后续形成在相邻鳍304上的源极/漏极外延层的不期望的横向合并。
方法200然后进行至框214，在框214中形成伪栅极结构。虽然本讨论针对的是替换栅极(后栅极)工艺，由此形成并且随后替换伪栅极结构，但是其他配置也是可能的。
参考图9A、图9B、图9C和图10A、图10B、图10C，在框214的实施例中，在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个内的鳍304上方形成栅极堆叠件903、905、907。图9A、图9B、图9C提供了半导体器件300的实施例沿着与由图1的截面CC’限定的平面基本平行的平面的截面图，并且图10A、图10B、图10C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。在一个实施例中，栅极堆叠件903、905、907是伪(牺牲)栅极堆叠件，其随后被去除并且在器件300的后续处理阶段由最终栅极堆叠件代替，如下所述。栅极堆叠件903、905、907可以在后续处理阶段由高K介电层(HK)和金属栅极电极(MG)代替。在一些实施例中，栅极堆叠件903、905、907形成在衬底302上方，并且至少部分地设置在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个内的鳍304上方。鳍304在栅极堆叠件903、905、907下面的部分可以称为沟道区。栅极堆叠件903、905、907也可以限定鳍304的源极/漏极区，例如，鳍304与沟道区相邻并且在沟道区的相对侧上的区域。
在一些实施例中，栅极堆叠件903、905、907包括介电层904和电极层906。栅极堆叠件903、905、907还可以包括一个或多个硬掩模层908、910。在一些实施例中，硬掩模层908可以包括氧化物层，并且硬掩模层910可以包括氮化物层。在一些实施例中，栅极堆叠件903、905、907通过各种工艺步骤(例如，层沉积、图案化、蚀刻以及其他合适的工艺步骤)形成。在一些实例中，层沉积工艺包括CVD(包括低压CVD和等离子体增强CVD两者)、PVD、ALD、热氧化、电子束蒸发或其他合适的沉积技术、或前述的组合。在形成栅极堆叠件903、905、907时，例如，图案化工艺包括光刻工艺(例如，光致光刻或电子束光刻)，其还可以包括光致抗蚀剂涂覆(例如，旋涂涂覆)、软烘烤、掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)、其他合适的光刻技术和/或前述的组合。在一些实施例中，蚀刻工艺可以包括干法蚀刻(例如，RIE蚀刻)、湿法蚀刻和/或其他蚀刻方法。
在一些实施例中，介电层904包括氧化硅。可选地或附加地，介电层904可以包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，电极层906可以包括多晶的硅(多晶硅)。在一些实施例中，硬掩模层908的氧化物包括衬垫氧化物层，该衬垫氧化物层可以包括SiO2。在一些实施例中，硬掩模层910的氮化物包括衬垫氮化物层，该衬垫氮化物层可以包括Si3N4、氮氧化硅或碳化硅。
在一些实施例中，并且在形成栅极堆叠件903、905、907之后，在衬底上沉积间隔件层1202。间隔件层1202可以是共形层。例如，间隔件层1202在各种附图中示出，如图12A、图12B、图12C所示。间隔件层1202可以被沉积在栅极堆叠件903、905、907的侧壁上方和之上。在一些情况下，间隔件层1202可以具有约2-10nm的厚度。在一些实例中，间隔件层1202可以包括介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低K材料(例如，具有介电常数“K”＜7)、和/或前述的组合。在一些实施例中，间隔件层1202包括多层，例如主间隔件层、衬里层等。例如，可以通过使用如下工艺在器件300上方共形地沉积介电材料来形成间隔件层1202：例如CVD工艺、低于大气压的CVD(SACVD)工艺、可流动的CVD工艺、ALD工艺、PVD工艺和/或其他合适的工艺。
方法200然后进行到框216，在框216中执行第一源极/漏极蚀刻工艺。参考图11A、图11B、图11C和图12A、图12B、图12C，在框216的实施例中，对半导体器件300的模拟器件区域和SRAM器件区域执行第一源极/漏极蚀刻工艺。图11A、图11B、图11C提供了半导体器件300的实施例沿着与由图1的截面BB’限定的平面基本平行的平面的截面图，并且图12A、图12B、图12C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。在一些实施例中，抗蚀剂层形成在器件300上方并且被图案化以形成图案化的抗蚀剂层1102，该图案化的抗蚀剂层1102暴露出半导体器件300的模拟器件区域和SRAM器件区域，而图案化的抗蚀剂层1102保持设置在核心器件区域上方。在一些实施例中，在形成图案化的抗蚀剂层1102之后，执行第一源极/漏极蚀刻工艺以去除模拟器件区域和SRAM器件区域的源极/漏极区中的鳍覆盖层702以及暴露的外延层308、310以形成沟槽1104，该沟槽1104暴露出模拟器件区域和SRAM器件区域中的鳍304的下面的衬底部分302A，同时核心器件区域保持被图案化的抗蚀剂层1102掩蔽。例如，第一源极/漏极蚀刻工艺可以用于去除在如上所述的框208的第二STI凹陷工艺期间暴露的外延层308、310的部分(在模拟器件区域和SRAM器件区域的源极/漏极区中)。如图12A和图12C所示，第一源极/漏极蚀刻工艺还可以去除间隔件层1202的部分(例如，从栅极堆叠件903和907的顶表面)。在一些实施例中，第一源极/漏极蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺和/或前述的组合。在第一源极/漏极蚀刻工艺之后，可以例如通过溶剂、抗蚀剂剥离剂、灰化或其他合适的技术来去除图案化的抗蚀剂层1102。
方法200然后进行到框218，在框218中执行第二源极/漏极蚀刻工艺。参考图13A、图13B、图13C和图14A、图14B、图14C，在框218的实施例中，对半导体器件300的核心器件区域执行第二源极/漏极蚀刻工艺。图13A、图13B、图13C提供了半导体器件300的实施例沿着与由图1的截面BB’限定的平面基本平行的平面的截面图，并且图14A、图14B、图14C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。在一些实施例中，抗蚀剂层形成在器件300上方并且被图案化以形成图案化的抗蚀剂层1302，该图案化的抗蚀剂层1302暴露出半导体器件300的核心器件区域，而图案化的抗蚀剂层1302保持设置在模拟器件区域和SRAM器件区域上方。在一些实施例中，在形成图案化的抗蚀剂层1302之后，执行第二源极/漏极蚀刻工艺以去除核心器件区域的源极/漏极区中的鳍覆盖层702和暴露的外延层308、310以形成沟槽1304，该沟槽1304暴露出核心器件区域中的鳍304的下面的部分，而模拟器件区域和SRAM器件区域保持被图案化的抗蚀剂层1302掩蔽。例如，第二源极/漏极蚀刻工艺可以用于去除在如上所述的框206的第一STI凹陷工艺期间暴露的外延层308、310(例如，包括层308、310的外延堆叠件的子集502)的部分(在核心器件区域的源极/漏极区中)。未通过第一STI凹陷工艺暴露的外延层308、310(包括至少一个半导体沟道层)可以保持嵌入在沟槽1304下方的STI部件402A内，如图13B所示。参考图14B，第二源极/漏极蚀刻工艺还可以去除间隔件层1202的部分(例如，从栅极堆叠件905的顶表面)。在一些实施例中，第二源极/漏极蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺和/或前述的组合。在第二源极/漏极蚀刻工艺之后，可以例如通过溶剂、抗蚀剂剥离剂、灰化或其他合适的技术来去除图案化的抗蚀剂层1302。
方法200然后进行到框220，在框220中形成内部间隔件。参考图15A、图15B、图15C和图16A、图16B、图16C，在框220的实施例中，内部间隔件1602形成在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中。图15A、图15B、图15C提供了半导体器件300的实施例沿着与由图1的截面BB’限定的平面基本平行的平面的截面图，并且图16A、图16B、图16C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。在一些实施例中，内部间隔件1602的形成可以包括外延层310(SiGe层)的横向蚀刻，然后沉积和回蚀刻介电材料以形成内部间隔件1602。在一些实施例中，内部间隔件1602包括非晶硅。在一些实例中，内部间隔件1602可以包括氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低K材料(例如，具有介电常数“k”<7)和/或前述的组合。在各种实例中，内部间隔件层1602可以在间隔件层1202(形成在栅极堆叠件903、905、907的侧壁上)下方延伸，同时邻接后续形成的源极/漏极部件，如下所述。
方法200然后进行到框222，在框222中形成源极/漏极部件。参考图17A、图17B、图17C和图18A、图18B、图18C，在框222的实施例中，在半导体器件300的模拟器件区域和SRAM器件区域中形成源极/漏极部件1702，并且在半导体器件300的核心器件区域中形成源极/漏极部件1802。图17A、图17B、图17C提供了半导体器件300的实施例沿着与由图1的截面BB’限定的平面基本平行的平面的截面图，并且图18A、图18B、图18C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。在一些实施例中，源极/漏极部件1702、1802形成在源极/漏极区中，该源极/漏极区邻近栅极堆叠件903、905、907的任一侧且在其任一侧上。例如，源极/漏极部件1702可以形成在模拟器件区域和SRAM器件区域的沟槽1104内、暴露的衬底部分302A上方并且与相邻的内部间隔件1602和半导体沟道层(外延层308)接触。类似地，源极/漏极部件1802可以形成在核心器件区域的沟槽1304内、在嵌入有STI部件402的外延层308、310上方并且与相邻的内部间隔件1602和半导体沟道层(外延层308)接触。
在一些实施例中，通过在源极/漏极区中外延生长半导体材料层来形成源极/漏极部件1702、1802。在各种实施例中，生长以形成源极/漏极部件1702、1802的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。源极/漏极部件1702、1802可以通过一种或多种外延(epi)工艺形成。在一些实施例中，源极/漏极部件1702、1802可以在外延工艺期间被原位掺杂。例如，在一些实施例中，外延生长的SiGe源极/漏极部件可以掺杂有硼。在一些情况下，外延生长的Si外延源极/漏极部件可以掺杂有碳以形成Si：C源极/漏极部件、掺杂有磷以形成Si：P源极/漏极部件、或者掺杂有碳和磷二者以形成SiCP源极/漏极部件。在一些实施例中，未原位掺杂源极/漏极部件1702、1802，而是执行注入工艺以掺杂源极/漏极部件1702、1802。在一些实施例中，源极/漏极部件1702、1802的形成可以在用于N型和P型源极/漏极部件中的每个的单独的处理序列中执行。如图17A/图17B/图17C所示，双层电介质802可以有效地防止形成在相邻鳍304上的源极/漏极部件1702、1802的不期望的横向合并。
方法200然后进行到框224，在框224中形成层间介电(ILD)层。参考图19A、图19B、图19C和图20A、图20B、图20C，在框224的实施例中，在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中形成ILD层1902。图19A、图19B、图19C提供了半导体器件300的实施例沿着与由图1的截面BB’限定的平面基本平行的平面的截面图，并且图20A、图20B、图20C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。在一些实施例中，在形成ILD层1902之前，在器件300上方形成接触蚀刻停止层(CESL)1904。在一些实例中，CESL 1904包括氮化硅层、氧化硅层、氮氧化硅层、和/或本领域已知的其他材料。CESL 1904可以通过等离子体增强化学气相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。在一些实施例中，ILD层1902包括如下材料：例如正硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的硅氧化物(例如，硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层1902。在一些实施例中，在形成ILD层1902之后，可以对器件300进行高热预算工艺以退火ILD层1902。
在一些实例中，在沉积ILD层1902(和/或CESL 1904或其他介电层)之后，可以执行平坦化工艺以暴露栅极堆叠件903、905、907的顶表面。例如，平坦化工艺包括CMP工艺，该CMP工艺去除覆盖在栅极堆叠件903、905、907上方的ILD层1902(和CESL 1904，如果存在的话)的部分，并且平坦化器件300的顶表面。此外，CMP工艺可以去除覆盖在栅极堆叠件903、905、907上方的硬掩模层908、910，以暴露伪栅极的下面的电极层906，例如多晶硅电极层。
方法200进行到框226，在框226中去除伪栅极。参考图20A、图20B、图20C和图21A、图21B、图21C的实例，在框226的实施例中，可以通过合适的蚀刻工艺来去除栅极堆叠件903、905、907的暴露的电极层906。图21A、图21B、图21C提供了半导体器件300的实施例沿着与由图1的截面CC’限定的平面基本平行的平面的截面图。在各种实施例中，可以使用湿法蚀刻、干法蚀刻或前述的组合来蚀刻电极层906。在一些实施例中，并且作为去除电极层906的结果，暴露出下面的介电层904。
方法200进行到框228，在框228中去除栅极堆叠件介电层和下面的SiGe层。参考图21A、图21B、图21C和图22A、图22B、图22C的实例，在框228的实施例中，可以首先通过合适的蚀刻工艺(例如，湿法蚀刻、干法蚀刻或前述的组合)来去除栅极堆叠件903、905、907的暴露的介电层904。图22A、图22B、图22C提供了半导体器件300的实施例沿着与由图1的截面CC’限定的平面基本平行的平面的截面图。在去除介电层904之后，并且在框228的另一实施例中，选择性地去除半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中的GAA晶体管的沟道区中的SiGe层(包括鳍覆盖层702和外延层310)被执行。在一些实施例中，从通过去除伪栅极电极层906和介电层904而提供的沟槽内的鳍304中去除SiGe层。在各种实例中，SiGe层(包括鳍覆盖层702和外延层310)使用选择性湿法蚀刻工艺从暴露的鳍304去除。在一些实施例中，选择性湿法蚀刻包括氨和/或臭氧。仅作为一个实例，选择性湿法蚀刻包括氢氧化四甲基铵(TMAH)。在一个实施例中，鳍覆盖层702和外延层310是SiGe，并且外延层308是硅，从而允许选择性地去除SiGe层。注意，在选择性地去除SiGe层之后，可以在沟道区中的相邻半导体沟道层之间形成间隙(例如，外延层308之间的间隙2202)。在一些实例中，如上所述，选择性地去除SiGe层可以被称为半导体沟道层释放工艺。
方法200然后进行到框230，在框230中形成栅极结构。参考图23A、图23B、图23C和图24A、图24B、图24C，在框230的实施例中，在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中形成栅极结构。图23A、图23B、图23C提供了半导体器件300的实施例沿着与由图1的截面CC’限定的平面基本平行的平面的截面图，并且图24A、图24B、图24C提供了半导体器件300的实施例沿着与由图1的截面AA’限定的平面基本平行的平面的截面图。本文所述的栅极结构可以包括高K/金属栅极堆叠件，但是其他组合物也是可能的。在一些实施例中，栅极结构可以形成与多沟道相关联的栅极，该多沟道由器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中的GAA晶体管的沟道区中的多个暴露的半导体沟道层(暴露的外延层308，现在在它们之间具有间隙)提供。在一些实施例中，栅极电介质形成在器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中的GAA晶体管的沟槽内，该沟槽通过去除伪栅极和/或通过释放半导体沟道层来提供，如上所述。在各种实施例中，栅极电介质包括界面层(IL)2302和形成在界面层2302上方的高K栅极介电层2304。在一些实施例中，栅极电介质具有约1-5nm的总厚度。如本文所使用和描述的，高K栅极电介质包括具有高介电常数的介电材料，例如，其介电常数大于热氧化硅的介电常数
Figure BDA0002488436380000201
在一些实施例中，界面层2302可以包括介电材料，例如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成界面层2302。高K栅极介电层2304可以包括高K介电层，例如氧化铪(HfO2)。可选地，高K栅极介电层2304可以包括其他高K电介质，例如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3，SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)、前述的组合或其他合适的材料。高K栅极介电层2304可以通过ALD、物理气相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。
在框230的另一实施例中，包括金属层2306的金属栅极形成在栅极电介质上方(例如，IL 2302和高K栅极介电层2304上方)。金属层2306可以包括金属、金属合金或金属硅化物。附加地，栅极电介质/金属栅极堆叠件的形成可以包括沉积以形成各种栅极材料、一个或多个衬里层，以及一个或多个CMP工艺以去除过多的栅极材料并由此使器件300的顶表面平坦化。
在一些实施例中，金属层2306可以包括单层或可选地多层结构，例如金属层与所选功函数的各种组合以增强器件性能(功函数金属层)、衬里层、润湿层、粘附层、金属合金或金属硅化物。例如，金属层2306可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或前述的组合。在各种实施例中，金属层2306可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，金属层2306可以分别针对N型和P型晶体管形成，该N型和P型晶体管可以使用不同的金属层。此外，金属层2306可以提供N型或P型功函数，可以用作晶体管(例如，GAA晶体管)栅电极，并且在至少一些实施例中，金属层2306可以包括多晶硅层。关于所示出和讨论的GAA晶体管，栅极结构包括插入每个外延层308的部分，每个外延层308均提供用于GAA晶体管的半导体沟道层。
在各种实施例中，由外延层308形成并且定义半导体沟道层的沟道区在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中可以具有各种尺寸。例如，从外延层308的端视图(例如，图23A、图23B、图23C)考虑，外延层308的一般厚度尺寸“T1”和一般宽度尺寸“W1”。在一些实施例中，外延层308在半导体器件300的模拟器件区域、核心器件区域和SRAM器件区域中的每个中可以具有在约4-8nm范围内的厚度尺寸“T1”。在一些实例中，外延层308的宽度尺寸“W1”在半导体器件300的模拟器件区域(图23A)中可以大于或等于约15nm，在核心器件区域(图23B)中可以在约10-60nm的范围内，在SRAM器件区域(图23C)中可以在约6-20nm的范围内。此外，考虑外延层308的一般长度尺寸“L1”(例如，参考图24A、图24B、图24C)中，外延层308的长度尺寸“L1”在半导体器件300的模拟器件区域(图24A)中可以大于约20nm，在核心器件区域(图24B)中可以小于或等于约20nm，并且在SRAM器件区域(图24C)中可以小于或等于约20nm。在一些情况下，相邻的半导体沟道层(外延层308)之间的间距/间隙等于约4-8nm(例如，由释放的外延层310的厚度确定)。
此外，由于两步STI凹陷工艺(方法200的框206和208)，以及仍然嵌入在STI部件402A内(例如，在核心器件区域内)的所得外延层308、310，在核心器件区域中的STI部件402A与模拟/SRAM器件区域中的STI部件402B之间将存在STI偏移量“S1”。在一些实施例中，STI偏移量“S1”大于或等于一对外延层308、310的厚度。通常，STI偏移量“S1”可以等于外延层308、310的总厚度，该外延层308、310保持嵌入(或未释放)在核心器件区域的STI部件402A内。在一些情况下，STI偏移量“S1”在约8-16nm的范围内。在一些实例中，核心器件区域中的嵌入(未释放)的外延层308、310(例如，由线2308指示)的数量可以大于或等于一(1)对外延层308、310。在各种实施例中，在半导体器件300的模拟器件区域或SRAM器件区域中可能不存在嵌入(未释放)的外延层308、310。
类似地，并且再次由于两步STI凹陷工艺，在核心器件区域中的源极/漏极部件1802与模拟/SRAM器件区域中的源极/漏极部件1702之间将存在源极/漏极偏移量“S2”。在一些实施例中，源极/漏极偏移量“S2”大于或等于一对外延层308、310的厚度。通常，源极/漏极偏移量“S2”可以等于外延层308、310的总厚度，该外延层308、310(在框218的第二源极/漏极蚀刻工艺期间)保持嵌入(或未释放)在核心器件区域的STI部件402A内。在一些情况下，源极/漏极偏移量“S2”在约8-16nm的范围内。在一些实例中，在核心器件区域的源极/漏极区中以及在源极/漏极部件1802下方的未蚀刻的外延层308、310(例如，由线2408指示)的数量可以大于或等于一(1)对外延层308、310。
方法200然后进行到框232，在框232中执行切割金属栅极工艺。例如，参考图23A、图23B、图23C，在框232的实施例中并且在形成金属层2306之后，可以执行切割金属栅极工艺以隔离相邻结构的金属层2306。作为一个实例，可以首先执行光刻和蚀刻工艺以去除金属层2306在切割金属栅极区2310中的部分。在一些实施例中，去除金属层2306在切割金属栅极区2310中的部分可以形成沟槽，该沟槽暴露出双层电介质802的下面的第二材料806。此后，在各种实例中，可以在沟槽内沉积切割金属栅极材料2312以电隔离相邻结构的金属层2306。在一些实施例中，切割金属栅极材料2312包括通过ALD、CVD、PVD或其他合适的工艺沉积的基于氮化物的材料。在一些情况下，在沉积切割金属栅极材料2312之后，可以执行CMP工艺以去除多余的材料并且使器件300的顶表面平坦化。
在一些实施例中，也可以形成接触部件。例如，在一些实施例中，可以回蚀刻金属层2306的一部分，并且可以在回蚀刻金属层2306上方沉积钨(W)层或无氟W(FFW)层。在各种实例中，W层或FFW层可以用作蚀刻停止层，并且还可以提供减小的接触电阻(例如，至金属层2306)。在一些情况下，可以在W层或FFW层上方形成自对准接触层，其中自对准接触层可以包括如下介电材料：例如氧化硅、氮化硅、碳化硅、氮氧化硅、前述的组合或其他合适的材料。在各种实施例中，形成源极/漏极接触件以提供与源极/漏极部件1702、1802的接触，并且可以形成通孔以提供至源极/漏极接触件的电连接。在一些实施例中，也可以形成金属接触蚀刻停止层(MCESL)和ILD层。
通常，半导体器件300可以进行进一步的处理以形成本领域已知的各种部件和区域。例如，后续处理可以在衬底302上形成接触开口、接触金属、以及各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，其被配置为连接各种部件以形成功能性电路，该功能性电路可以包括一个或多个多栅极器件(例如，一个或多个GAA晶体管)。在该实例的进一步发展中，多层互连件可以包括诸如通孔或接触件之类的垂直互连件，以及诸如金属线之类的水平互连件。各种互连部件可以采用各种导电材料，该导电材料包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺被用于形成铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施附加工艺步骤，并且可以根据方法200的各种实施例来替换或消除上述的一些工艺步骤。此外，虽然方法200已经被示出和描述为包括具有GAA晶体管的器件300，但是应当理解，其他器件配置也是可能的。在一些实施例中，方法200可以被用于制造FinFET器件或其他多栅极器件。
关于本文提供的描述，公开了用于提供多栅极器件(例如，诸如GAA晶体管)的方法和结构，该多栅极器件具有基于器件类型而选择的多个半导体沟道层，该器件类型是由该多栅极器件实现的。在一些实施例中，与SRAM器件和模拟器件相比，可以使用较少数量的半导体沟道层来实现核心(逻辑)器件，而与核心(逻辑)器件相比，SRAM器件和模拟器件二者都可以使用更多数量的半导体沟道层来实现。在一些实例中，可以使用更少数量的半导体沟道层来实现核心(逻辑)器件，以便减小总器件电容并且提供增加的器件速度。可选地，在各种实施例中，可以使用更多数量的半导体沟道层来实现SRAM器件，以便提供增加的单元电流。在一些实施例中，可以使用更多数量的半导体沟道层来实现模拟器件，以便提供增加的单元电容。在一些实例中，用于核心(逻辑)器件的半导体沟道层的数量可以小于或等于三(3)，并且用于SRAM器件和模拟器件二者的半导体沟道层的数量可以大于或等于四(4)。通常，通过提供具有基于所实现的器件类型而选择的多个半导体沟道层的多栅极器件(例如，核心器件、SRAM器件或模拟器件)，本公开的实施例提供了能够同时满足各种不同器件类型的不同性能要求的方法和器件结构。本领域技术人员将容易地意识到，本文描述的方法和结构可以被应用于多种其他半导体器件，以有利地从这些其他器件获得类似的益处，而不脱离本公开的范围。
因此，本公开的一个实施例中描述了一种方法，该方法包括在第一器件类型区域中提供第一鳍并且在第二器件类型区域中提供第二鳍。在一些实施例中，第一鳍和第二鳍中的每个包括多个半导体沟道层。在一些实例中，该方法还包括在第一鳍和第二鳍中的每个的相对侧上执行STI区域的两步凹陷，以暴露第一器件类型区域中的第一鳍的多个半导体沟道层中的第一数量的半导体沟道层和第二器件类型区域中的第二鳍的多个半导体沟道层中的第二数量的半导体沟道层。在各种实施例中，该方法还包括在第一器件类型区域中形成第一栅极结构，并且在第二器件类型区域中形成第二栅极结构，其中第一栅极结构形成在具有第一数量的暴露的半导体沟道层的第一鳍上方，并且其中第二栅极结构形成在具有第二数量的暴露的半导体沟道层的第二鳍上方。
在另一实施例中，讨论了一种方法，该方法包括提供从衬底延伸的多个鳍，其中多个鳍中的每个包括外延层的堆叠件，其中，该外延层的堆叠件具有多个第一类型层和多个第二类型层。在一些实施例中，该方法还包括形成插入多个鳍的多个STI部件。此后，在一些情况下，执行第一STI凹陷工艺以暴露出多个鳍中的每个内的第一数量的第一类型层和第一数量的第二类型层。在一些实施例中，在第一STI凹陷工艺之后，第二数量的第一类型层和第二数量的第二类型层保持嵌入在STI部件内。在一些实例中，该方法还包括执行第二STI凹陷工艺以暴露出半导体器件的第一区域中的第二数量的第一类型层和第二数量的第二类型层，其中在第二STI工艺之后，第二数量的第一类型层和第二数量的第二类型层保持嵌入在半导体器件的第二区域中的STI部件内。
在又一实施例中，讨论了一种半导体器件，该半导体器件包括位于衬底的第一器件类型区域中的第一晶体管和位于衬底的第二器件类型区域中的第二晶体管。在一些实施例中，第一晶体管包括第一栅极结构和与该第一栅极结构相邻的第一源极/漏极部件，并且第二晶体管包括第二栅极结构和与该第二栅极结构相邻的第二源极/漏极部件。在各种实例中，第一晶体管包括第一鳍，该第一鳍具有设置在第一STI区域上方并且与第一源极/漏极部件横向接触的第一数量的半导体沟道层，并且第二晶体管包括第二鳍，该第二鳍具有设置在第二STI区域上方并且与第二源极/漏极部件横向接触的第二数量的半导体沟道层，并且第一数量的半导体沟道层不同于第二数量的半导体沟道层。
在又一实施例中，提供了一种制造半导体器件的方法，包括：在第一器件类型区域中提供第一鳍并且在第二器件类型区域中提供第二鳍，其中，第一鳍和第二鳍中的每个包括多个半导体沟道层；在第一鳍和第二鳍中的每个的相对侧上执行浅沟槽隔离(STI)区域的两步凹陷，以暴露出第一器件类型区域中的第一鳍的多个半导体沟道层中的第一数量的半导体沟道层和第二器件类型区域中的第二鳍的多个半导体沟道层中的第二数量的半导体沟道层；以及在第一器件类型区域中形成第一栅极结构，并且在第二器件类型区域中形成第二栅极结构，其中，第一栅极结构形成在具有第一数量的暴露的半导体沟道层的第一鳍上方，并且其中，第二栅极结构形成在具有第二数量的暴露的半导体沟道层的第二鳍上方。
在上述方法中，两步凹陷的第一步暴露出第一器件类型区域中的第一鳍和第二器件类型区域中的第二鳍的第一数量的半导体沟道层，并且其中，两步凹陷的第二步暴露出第二器件类型区域中的第二鳍的至少一个附加半导体沟道层，以提供第二数量的暴露的半导体沟道层。
在上述方法中，在两步凹陷之后，第一鳍的至少一个半导体沟道层保持嵌入在第一器件类型区域的浅沟槽隔离区域内。
在上述方法中，第二数量的半导体沟道层大于第一数量的半导体沟道层。
在上述方法中，第一器件类型区域包括核心器件区域，并且其中，第二器件类型区域包括模拟器件区域或静态随机存取存储器(SRAM)器件区域。
在上述方法中，第一栅极结构对应于第一晶体管，其中，第二栅极结构对应于第二晶体管，并且其中，第一晶体管和第二晶体管均包括全环栅型(GAA)晶体管。
在上述方法中，还包括：在执行浅沟槽隔离区域的两步凹陷之后并且在形成第一栅极结构和第二栅极结构之前，在浅沟槽隔离区域上方并且在第一鳍和第二鳍中的每个的相对侧上形成双层电介质。
在上述方法中，双层电介质包括设置在浅沟槽隔离区域上方的低K介电层和设置在低K介电层上方的高K介电层。
在上述方法中，还包括：在执行浅沟槽隔离区域的两步凹陷之后并且在形成第一栅极结构和第二栅极结构之前，蚀刻第二器件类型区域的源极/漏极区以去除第二数量的暴露的半导体沟道层的第一部分，以在第二器件类型区域的源极/漏极区中形成第一沟槽；以及在蚀刻第二器件类型区域的源极/漏极区之后，蚀刻第一器件类型区域的源极/漏极区以去除第一数量的暴露的半导体沟道层的第一部分，以在第一器件类型区域的源极/漏极区中形成第二沟槽。
在上述方法中，还包括：在形成第一沟槽和第二沟槽之后，在第一沟槽和第二沟槽中的每个内外延生长源极/漏极部件，其中，在第一沟槽中生长的源极/漏极部件接触设置在第二栅极结构下方的第二数量的暴露的半导体沟道层的第二部分，并且其中，在第二沟槽中生长的源极/漏极部件接触设置在第一栅极结构下方的第一数量的暴露的半导体沟道层的第二部分。
在又一实施例中，提供了一种制造半导体器件的方法，包括：提供从衬底延伸的多个鳍，其中，多个鳍中的每个包括外延层的堆叠件，外延层的堆叠件具有多个第一类型层和多个第二类型层；形成插入多个鳍的多个浅沟槽隔离(STI)部件；执行第一浅沟槽隔离凹陷工艺以暴露出多个鳍中的每个内的第一数量的第一类型层和第二类型层中的每个，并且其中，在第一浅沟槽隔离凹陷工艺之后第二数量的第一类型层和第二类型层中的每个保持嵌入在浅沟槽隔离部件内；以及执行第二浅沟槽隔离凹陷工艺以暴露出半导体器件的第一区域中的第二数量的第一类型层和第二类型层中的每个，其中，在第二浅沟槽隔离凹陷工艺之后，第二数量的第一类型层和第二类型层中的每个保持嵌入在半导体器件的第二区域中的浅沟槽隔离部件内。
在上述方法中，第一区域包括模拟器件区域或静态随机存取存储器(SRAM)器件区域，并且其中，第二区域包括核心器件区域。
在上述方法中，还包括：在执行第二浅沟槽隔离凹陷工艺之后，选择性地去除半导体器件的第一区域和第二区域中的每个内的通过第一凹陷工艺和第二凹陷工艺暴露的多个第二类型层中的每个的部分，以在多个第一类型层的相邻层之间形成间隙。
在上述方法中，还包括：在选择性地去除多个第二类型层中的每个的部分之后，在多个第一类型层的相邻层之间的间隙中的每个内形成栅极结构的部分。
在上述方法中，暴露的第一数量的第一类型层和第二数量的第一类型层包括与第一区域和第二区域中的每个中的晶体管相关联的沟道层，并且其中，第一区域中的沟道层的第一数量大于第二区域中的沟道层的第二数量。
在上述方法中，第一区域和第二区域中的每个中的晶体管包括全环栅型(GAA)晶体管。
在又一实施例中，提供了一种半导体器件，包括：第一晶体管，位于衬底的第一器件类型区域中，其中，第一晶体管包括第一栅极结构和与第一栅极结构相邻的第一源极/漏极部件；以及第二晶体管，位于衬底的第二器件类型区域中，其中，第二晶体管包括第二栅极结构和与第二栅极结构相邻的第二源极/漏极部件；其中，第一晶体管包括第一鳍，第一鳍具有设置在第一浅沟槽隔离(STI)区域上方并且与第一源极/漏极部件横向接触的第一数量的半导体沟道层，其中，第二晶体管包括第二鳍，第二鳍具有设置在第二浅沟槽隔离区域上方并且与第二源极/漏极部件横向接触的第二数量的半导体沟道层，并且其中，第一数量的半导体沟道层不同于第二数量的半导体沟道层。
在上述半导体器件中，第一鳍的至少一个半导体沟道层嵌入在第一浅沟槽隔离区域内。
在上述半导体器件中，还包括：第一双层电介质，设置在第一浅沟槽隔离区域上方和第一栅极结构的相对侧上；以及第二双层电介质，设置在第二浅沟槽隔离区域上方和第二栅极结构的相对侧上。
在上述半导体器件中，通过与嵌入在第一浅沟槽隔离区域内的第一鳍的至少一对Si/SiGe外延层的厚度相等的量，第一浅沟槽隔离区域的第一顶表面从第二浅沟槽隔离区域的第二顶表面偏移。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在第一器件类型区域中提供第一鳍并且在第二器件类型区域中提供第二鳍，其中，所述第一鳍和所述第二鳍中的每个包括多个半导体沟道层；
在所述第一鳍和所述第二鳍中的每个的相对侧上执行浅沟槽隔离(STI)区域的两步凹陷，以暴露出所述第一器件类型区域中的所述第一鳍的多个半导体沟道层中的第一数量的半导体沟道层和所述第二器件类型区域中的所述第二鳍的多个半导体沟道层中的第二数量的半导体沟道层；以及
在所述第一器件类型区域中形成第一栅极结构，并且在所述第二器件类型区域中形成第二栅极结构，其中，所述第一栅极结构形成在具有所述第一数量的暴露的半导体沟道层的所述第一鳍上方，并且其中，所述第二栅极结构形成在具有第二数量的暴露的半导体沟道层的所述第二鳍上方。
2.根据权利要求1所述的方法，其中，所述两步凹陷的第一步暴露出所述第一器件类型区域中的所述第一鳍和所述第二器件类型区域中的所述第二鳍的所述第一数量的半导体沟道层，并且其中，所述两步凹陷的第二步暴露出所述第二器件类型区域中的所述第二鳍的至少一个附加半导体沟道层，以提供所述第二数量的暴露的半导体沟道层。
3.根据权利要求1所述的方法，其中，在所述两步凹陷之后，所述第一鳍的至少一个半导体沟道层保持嵌入在所述第一器件类型区域的所述浅沟槽隔离区域内。
4.根据权利要求1所述的方法，其中，所述第二数量的半导体沟道层大于所述第一数量的半导体沟道层。
5.根据权利要求1所述的方法，其中，所述第一器件类型区域包括核心器件区域，并且其中，所述第二器件类型区域包括模拟器件区域或静态随机存取存储器(SRAM)器件区域。
6.根据权利要求1所述的方法，其中，所述第一栅极结构对应于第一晶体管，其中，所述第二栅极结构对应于第二晶体管，并且其中，所述第一晶体管和所述第二晶体管均包括全环栅型(GAA)晶体管。
7.根据权利要求1所述的方法，还包括：
在执行所述浅沟槽隔离区域的所述两步凹陷之后并且在形成所述第一栅极结构和所述第二栅极结构之前，在所述浅沟槽隔离区域上方并且在所述第一鳍和所述第二鳍中的每个的相对侧上形成双层电介质。
8.根据权利要求7所述的方法，其中，所述双层电介质包括设置在所述浅沟槽隔离区域上方的低K介电层和设置在所述低K介电层上方的高K介电层。
9.一种制造半导体器件的方法，包括：
提供从衬底延伸的多个鳍，其中，所述多个鳍中的每个包括外延层的堆叠件，所述外延层的堆叠件具有多个第一类型层和多个第二类型层；
形成插入所述多个鳍的多个浅沟槽隔离(STI)部件；
执行第一浅沟槽隔离凹陷工艺以暴露出所述多个鳍中的每个内的第一数量的第一类型层和第二类型层中的每个，并且其中，在所述第一浅沟槽隔离凹陷工艺之后第二数量的所述第一类型层和所述第二类型层中的每个保持嵌入在所述浅沟槽隔离部件内；以及
执行第二浅沟槽隔离凹陷工艺以暴露出所述半导体器件的第一区域中的所述第二数量的所述第一类型层和所述第二类型层中的每个，其中，在所述第二浅沟槽隔离凹陷工艺之后，所述第二数量的所述第一类型层和所述第二类型层中的每个保持嵌入在所述半导体器件的第二区域中的所述浅沟槽隔离部件内。
10.一种半导体器件，包括：
第一晶体管，位于衬底的第一器件类型区域中，其中，所述第一晶体管包括第一栅极结构和与所述第一栅极结构相邻的第一源极/漏极部件；以及
第二晶体管，位于所述衬底的第二器件类型区域中，其中，所述第二晶体管包括第二栅极结构和与所述第二栅极结构相邻的第二源极/漏极部件；
其中，所述第一晶体管包括第一鳍，所述第一鳍具有设置在第一浅沟槽隔离(STI)区域上方并且与所述第一源极/漏极部件横向接触的第一数量的半导体沟道层，其中，所述第二晶体管包括第二鳍，所述第二鳍具有设置在第二浅沟槽隔离区域上方并且与所述第二源极/漏极部件横向接触的第二数量的半导体沟道层，并且其中，所述第一数量的半导体沟道层不同于所述第二数量的半导体沟道层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11417766B2 (en) * 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11723193B2 (en) * 2020-06-30 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
US11901428B2 (en) 2021-02-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with backside gate isolation structure and method for forming the same
US11950411B2 (en) * 2021-04-29 2024-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8941153B2 (en) 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8334198B2 (en) 2011-04-12 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a plurality of gate structures
CN106653694B (zh) * 2011-12-23 2019-10-18 英特尔公司 Cmos纳米线结构
KR101824971B1 (ko) 2011-12-23 2018-02-05 인텔 코포레이션 변조된 나노와이어 카운트를 갖는 반도체 구조물 및 그 제조 방법
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US20130309856A1 (en) 2012-05-15 2013-11-21 International Business Machines Corporation Etch resistant barrier for replacement gate integration
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8896067B2 (en) 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
TWI552232B (zh) 2013-11-25 2016-10-01 Nat Applied Res Laboratories The Method and Structure of Fin - type Field Effect Transistor
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9418994B1 (en) 2015-03-26 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10032627B2 (en) * 2015-11-16 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming stacked nanowire transistors
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
KR102618607B1 (ko) * 2016-09-06 2023-12-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2018063248A1 (en) 2016-09-29 2018-04-05 Intel Corporation Group iii-v material transistors employing nitride-based dopant diffusion barrier layer
DE112016007104T5 (de) 2016-09-30 2019-04-18 Intel Corporation Dual-finne-endkappe für selbstjustierte (sage) architekturen
US9660028B1 (en) 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10170378B2 (en) * 2016-11-29 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all-around semiconductor device and manufacturing method thereof
US9935014B1 (en) * 2017-01-12 2018-04-03 International Business Machines Corporation Nanosheet transistors having different gate dielectric thicknesses on the same chip
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10269787B2 (en) 2017-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure cutting process
DE102017124223B4 (de) 2017-08-30 2022-02-24 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung
US10403550B2 (en) 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102316293B1 (ko) * 2017-09-18 2021-10-22 삼성전자주식회사 반도체 장치
US10170484B1 (en) * 2017-10-18 2019-01-01 Globalfoundries Inc. Integrated circuit structure incorporating multiple gate-all-around field effect transistors having different drive currents and method
KR102515393B1 (ko) * 2018-06-29 2023-03-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11031395B2 (en) * 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures
US11069818B2 (en) * 2018-09-14 2021-07-20 Samsung Electronics Co., Ltd. Semiconductor device

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