DE102019126565B4 - Mehrfachgatevorrichtung und zugehörige verfahren - Google Patents

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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Abstract

Verfahren (200) zum Herstellen einer Halbleitervorrichtung (100, 300), umfassend:Bereitstellen einer ersten Finne (304) in einem Bereich einer ersten Vorrichtungsart und einer zweiten Finne (304) in einem Bereich einer zweiten Vorrichtungsart, wobei sowohl die erste als auch die zweite Finne eine Mehrzahl von Halbleiterkanalschichten (308) aufweist;Durchführen einer zweistufigen Vertiefung eines Grabenisolations-, STI-, Bereichs (402) auf gegenüberliegenden Seiten sowohl der ersten als auch der zweiten Finne (304), um eine erste Anzahl von Halbleiterkanalschichten (308) der Mehrzahl von Halbleiterkanalschichten der ersten Finne (304) im Bereich der ersten Vorrichtungsart und eine zweite Anzahl von Halbleiterkanalschichten (308) der Mehrzahl von Halbleiterkanalschichten der zweiten Finne (304) im Bereich der zweiten Vorrichtungsart freizulegen, wobei die zweite Anzahl von Halbleiterkanalschichten (308) größer ist als die erste Anzahl von Halbleiterkanalschichten (308);nach dem Durchführen der zweistufigen Vertiefung des STI-Bereichs (402), Bilden eines Doppelschicht-Dielektrikums (802) über dem STI-Bereich (402A, 402B) und auf gegenüberliegenden Seiten sowohl der ersten als auch der zweiten Finne (304);nach dem Bilden des Doppelschicht-Dielektrikums (802), Bilden von Dummy-Gatestrukturen (903, 905, 907) über der ersten Finne, der zweiten Finne und dem Doppelschicht-Dielektrikum (802) im Bereich der ersten Vorrichtungsart und im Bereich der zweiten Vorrichtungsart;nach dem Bilden der Dummy-Gatestrukturen (903, 905, 907), Bilden von Source-/Drain-Merkmalen (1702, 1802) innerhalb des Bereichs der ersten Vorrichtungsart und innerhalb des Bereichs der zweiten Vorrichtungsart,nach dem Bilden der Source-/Drain-Merkmale (1702, 1802), Bilden einer dielektrischen Zwischenschicht (1902) über den Source-/Drain-Merkmalen (1702, 1802), über dem Doppelschicht-Dielektrikum und auf gegenüberliegenden Seiten der jeweiligen Dummy-Gatestrukturen (903, 905, 907);nach dem Bilden der dielektrischen Zwischenschicht (1902), Entfernen der Dummy-Gatestrukturen (903, 905, 907) und Bilden einer ersten Gatestruktur (2302, 2304, 2306) im Bereich der ersten Vorrichtungsart und einer zweiten Gatestruktur (2302, 2304, 2306) im Bereich der zweiten Vorrichtungsart, wobei die erste Gatestruktur über der ersten Finne (304) mit der ersten Anzahl freigelegter Halbleiterkanalschichten (308) gebildet wird, wobei die zweite Gatestruktur über der zweiten Finne (304) mit der zweiten Anzahl von freigelegten Halbleiterkanalschichten (308) gebildet wird.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Elektronikindustrie steht einem ständig wachsenden Bedarf an kleineren und schnelleren elektronischen Bauelementen gegenüber, welche zugleich imstande sind, eine größere Anzahl zunehmend komplexerer und anspruchsvollerer Funktionen zu unterstützen. Folglich gibt es einen anhaltenden Trend in der Halbleiterindustrie, kostengünstige, leistungsstarke und energieeffiziente integrierte Schaltungen (IC) herzustellen. Bisher sind diese Ziele zum größten Teil dadurch erreicht worden, dass die Abmessungen von Halbleiter-IC (z.B. die minimale Merkmalsgröße) reduziert und dadurch die Produktionseffizienz verbessert und die damit zusammenhängenden Kosten gesenkt wurden. Dieses Verkleinern hat jedoch eine gestiegene Komplexität des Halbleiterherstellungsprozesses nach sich gezogen. Somit erfordert die Verwirklichung anhaltender Fortschritte bei Halbleiter-IC und -Bauelementen ähnliche Fortschritte bei Halbleiterherstellungsprozessen und der entsprechenden Technologie.
  • Jüngst wurden Mehrfachgatevorrichtungen mit der Absicht eingeführt, die Gatesteuerung durch Erhöhen der Gatekanalkoppelung, Verringern des Stroms im Abschaltzustand und Verringern von Kurzkanaleffekten (SCE) zu verbessern. Eine solche Mehrfachgatevorrichtung, die eingeführt worden ist, ist der Finnen-Feldeffekttransistor (FinFET). Der FinFET erhält seinen Namen von der finnenähnlichen Struktur, welche sich von einem Substrat, auf welchem er gebildet wird, erstreckt, und welche dazu verwendet wird, den FET-Kanal zu bilden. Eine weitere Mehrfachgatevorrichtung, welche zum Teil dafür eingeführt worden ist, Leistungsherausforderungen in Zusammenhang mit FinFET zu bewältigen, ist der Rundum-Gate- (GAA-) Transistor. GAA-Transistoren erhalten ihren Namen von der Gatestruktur, welche sich vollständig rund um den Kanal erstreckt und eine bessere elektrostatische Steuerung bereitstellt als FinFET. FinFET und GAA-Transistoren sind mit herkömmlichen komplementären Metalloxidhalbleiter- (CMOS-) Prozessen kompatibel, und ihre dreidimensionale Struktur ermöglicht ihnen, aggressiv skaliert zu werden und zugleich die Gatesteuerung aufrechtzuerhalten sowie SCE zu minimieren.
  • Im Allgemeinen können GAA-Transistoren zum Beispiel in Fällen realisiert werden, in welchen FinFET die Leistungsanforderungen nicht mehr erfüllen können. Ein Halbleiter-IC kann jedoch eine Vielzahl verschiedener Vorrichtungstypen mit unterschiedlichen Leistungsanforderungen umfassen. Somit bleibt das Bereitstellen einer Mehrfachgatevorrichtung (z.B. eines GAA-Transistors), die imstande ist, solch unterschiedliche Vorrichtungsleistungsanforderungen zu erfüllen, eine Herausforderung. Daher konnten sich bestehende Techniken nicht in allen Belangen als vollkommen zufriedenstellend erweisen. Die US 2018/0122703 A1 beschreibt eine Halbleitervorrichtung mit Finnen, die eine Vielzahl von übereinander angeordneten Nanodrähten aufweisen. Die Source-/Drain-Gebiete unterschiedlicher Transistoren sind mit unterschiedlich vielen Nanodrähten der Finnen verbunden. Die nicht mit den Source-/Drain-Gebieten eines Transistors verbundenen Nanodrähte sind in einem Dielektrikum eingebettet. Die Gatestapel der Transistoren umgeben alle Nanodrähte einer Finne.
  • Die US 2019/0067125 A1 beschreibt eine Halbleitervorrichtung mit Finnen, in denen erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt sind. Die Source-/Drain-Gebiete unterschiedlicher Transistoren sind mit unterschiedlich vielen zweiten Halbleiterschichten einer Finne verbunden.
  • Die US 2019/0006345 A1 beschreibt Verfahren zum Schneiden von Metallgatestrukturen in Halbleitervorrichtungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung sind am besten verständlich aus der folgenden ausführlichen Beschreibung gelesen in Zusammenhang mit den beigefügten Figuren. Dabei ist festzuhalten, dass im Einklang mit der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale zum Zweck einer größeren Klarheit der Erörterung beliebig vergrößert oder verkleinert werden.
    • 1 stellt eine vereinfachte Entwurfsansicht von oben einer Mehrfachgatevorrichtung im Einklang mit einigen Ausführungsform bereit;
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung 300 im Einklang mit einem oder mehreren Aspekten der vorliegenden Offenbarung;
    • 3, 4, 5, 6A/6B/6C, 7A/7B/7C und 8A/8B/8C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder CC' von 1 definierten Ebene im Einklang mit einigen Ausführungsformen bereit;
    • 9A/9B/9C, 21A/21B/21C, 22A/22B/22C und 23A/23B/23C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt CC' von 1 definierten Ebene im Einklang mit einigen Ausführungsformen bereit;
    • 10A/10B/10C, 12A/12B/12C, 14A/14B/14C, 16A/16B/16C, 18A/18B/18C, 20A/20B/20C und 24A/24B/24C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene im Einklang mit einigen Ausführungsformen bereit; und
    • 11A/11B/11C, 13A/13B/13C, 15A/15B/15C, 17A/17B/17C und 19A/19B/19C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' von 1 definierten Ebene im Einklang mit einigen Ausführungsformen bereit.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale von Ausführungsformen der Erfindung dar. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste Merkmal und das zweite Merkmal in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet sein können, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „unterhalb“, „darunter“, „niedriger“, „oberhalb“, „obere/r“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Es ist auch anzumerken, dass die vorliegende Offenbarung Ausführungsformen in der Form von Mehrfachgatetransistoren präsentiert. Mehrfachgatetransistoren umfassen jene Transistoren, deren Gatestrukturen auf mindestens zwei Seiten eines Kanalbereichs gebildet sind. Diese Mehrfachgatevorrichtungen können eine P-Metalloxid-Halbleitervorrichtung oder eine N-Metalloxid-Halbleiter-Mehrfachgatevorrichtung umfassen. Es können spezifische Beispiele vorgestellt und hierin aufgrund ihrer finnenähnlichen Strukturen als FinFET bezeichnet werden. Außerdem werden hierin Ausführungsformen einer Art von Mehrfachgatetransistor, die als Rundum-Gate- (GAA-) Transistor bezeichnet wird, vorgestellt. Ein GAA-Transistor umfasst jegliche Vorrichtung, welche ihre Gatestruktur, oder Abschnitte davon, auf 4 Seiten eines Kanalbereichs gebildet aufweist (z.B. einen Abschnitt eines Kanalbereichs umgebend). Hierin vorgestellte Vorrichtungen umfassen auch Ausführungsformen, welche in Halbleiterkanalschichten angeordnete Kanalbereiche aufweisen. In verschiedenen Ausführungsformen können die Halbleiterkanalschichten einen oder mehrere Nanoschichtkanäle, einen oder mehrere Nanodrahtkanäle, einen oder mehrere stabförmige Kanäle und/oder andere geeignete Kanalanordnungen aufweisen. Hierin vorgestellt sind Ausführungsformen von Vorrichtungen, welche einen oder mehrere Kanalbereiche (zum Beispiel Halbleiterkanalschichten) in Zusammenhang mit einer einzelnen, zusammenhängenden Gatestruktur aufweisen. Fachleute werden jedoch erkennen, dass die Erläuterung auch auf einen einzelnen Kanal (zum Beispiel eine einzelne Halbleiterkanalschicht) oder jegliche beliebige Anzahl von Kanälen angewendet werden kann. Fachleute können andere Beispiele von Halbleitervorrichtungen erkennen, welche von Aspekten der vorliegenden Offenbarung profitieren können.
  • Ausführungsformen der vorliegenden Offenbarung bieten Vorteile gegenüber dem Stand der Technik, obwohl sich versteht, dass andere Ausführungsformen unterschiedliche Vorteile bieten können, hierin nicht unbedingt sämtliche Vorteile erörtert werden, und kein bestimmter Vorteil für sämtliche Ausführungsformen erforderlich ist. Zum Beispiel weisen hierin erörterte Ausführungsformen Verfahren und Strukturen zum Bereitstellen von Mehrfachgatevorrichtungen (zum Beispiel GAA-Transistoren) mit einer Anzahl von Halbleiterkanalschichten ausgewählt basierend auf der durch die Mehrfachgatevorrichtung umgesetzten Vorrichtungsart auf. GAA-Transistoren können in einer Vielzahl von Vorrichtungsarten verwendet werden, unter anderem zum Beispiel zum Umsetzen von Kern-(Logik-) Vorrichtungen, statischen Direktzugriffsspeicher- (SRAM-) Vorrichtungen und analogen Vorrichtungen. In Bezug auf solche verschiedenartigen Vorrichtungsarten, welche unter Verwendung von GAA-Transistoren umgesetzt werden, und in einigen Ausführungsformen, können Kern- (Logik-) Vorrichtungen unter Verwendung einer im Vergleich zu SRAM- und analogen Vorrichtungen geringeren Anzahl von Halbleiterkanalschichten umgesetzt werden, während sowohl SRAM- als auch analoge Vorrichtungen unter Verwendung einer im Vergleich zu Kern- (Logik-) Vorrichtungen größeren Anzahl von Halbleiterkanalschichten umgesetzt werden können. In manchen Beispielen können Kern- (Logik-) Vorrichtungen unter Verwendung einer niedrigeren Anzahl von Halbleiterkanalschichten umgesetzt werden, um die Gesamtkapazität der Vorrichtung zu verringern und eine erhöhte Vorrichtungsgeschwindigkeit bereitzustellen. Alternativ dazu können in verschiedensten Ausführungsformen SRAM-Vorrichtungen unter Verwendung einer größeren Anzahl von Halbleiterkanalschichten umgesetzt werden, um einen erhöhten Zellenstrom bereitzustellen. In einigen Ausführungsformen können analoge Vorrichtungen unter Verwendung einer größeren Anzahl von Halbleiterkanalschichten umgesetzt werden, um eine erhöhte Zellenkapazität bereitzustellen. In manchen Beispielen kann die Anzahl von Halbleiterkanalschichten für eine Kern- (Logik-) Vorrichtung kleiner oder gleich drei (3) sein, und die Anzahl von Halbleiterkanalschichten sowohl für SRAM- als auch für analoge Vorrichtungen kann größer oder gleich vier (4) sein. Im Allgemeinen stellen Ausführungsformen der vorliegenden Offenbarung durch Bereitstellen von Mehrfachgatevorrichtungen mit einer Anzahl von Halbleiterkanalschichten ausgewählt basierend auf der umgesetzten Vorrichtungsart (zum Beispiel Kern-, SRAM- oder analoge Vorrichtung) Verfahren und Vorrichtungsstrukturen bereit, welche imstande sind, die unterschiedlichsten Leistungsanforderungen einer Vielzahl verschiedener Vorrichtungsarten gleichzeitig zu erfüllen. Darüber hinaus, wie nachfolgend ausführlicher beschrieben, können die unterschiedlichen Ausführungsformen, welche hierin offenbart werden und Mehrfachgatevorrichtungen mit einer jeweils unterschiedlichen Anzahl von Halbleiterkanalschichten aufweisen, unter Verwendung eines einzigen, zusammenhängenden Prozessablaufs hergestellt werden. Andere Ausführungsformen und Vorteile werden Fachleuten beim Durchlesen der vorliegenden Offenbarung offensichtlich.
  • Zum Zwecke der folgenden Erörterung stellt 1 eine vereinfachte Entwurfsansicht von oben einer Mehrfachgatevorrichtung 100 bereit. In verschiedenen Ausführungsformen kann die Mehrfachgatevorrichtung 100 eine FinFET-Vorrichtung, einen GAA-Transistor oder andere Arten von Mehrfachgatevorrichtungen umfassen. Die Mehrfachgatevorrichtung 100 kann eine Mehrzahl von Finnenelementen 104, die sich von einem Substrat erstrecken, eine Gatestruktur 108, die über und rund um die Finnenelemente 104 angeordnet ist, und Source-/Drain-Bereiche 105, 107 aufweisen, wobei die Source-/Drain-Bereiche 105, 107 in, auf und/oder rund um die Finnen 104 gebildet sind. Ein Kanalbereich der Mehrfachgatevorrichtung 100, welcher eine Mehrzahl von Halbleiterkanalschichten aufweisen kann (z.B. wenn die Mehrfachgatevorrichtung 100 einen GAA-Transistor umfasst), ist innerhalb der Finnen 104 unter der Gatestruktur 108 entlang einer Ebene im Wesentlichen parallel zu einer Ebene definiert durch Schnitt AA' von 1 angeordnet. In einigen Ausführungsformen können auf Seitenwänden der Gatestruktur 108 auch Seitenwand-Abstandshalter gebildet sein. Verschiedene andere Merkmale der Mehrfachgatevorrichtung 100 werden im Folgenden unter Bezugnahme auf das Verfahren von 2 ausführlicher erörtert.
  • Im Einklang mit verschiedenen Ausführungsformen ist bezugnehmend auf 2 darin ein Verfahren 200 zur Halbleiterherstellung gezeigt, umfassend die Herstellung einer Halbleitervorrichtung 300 (welche zum Beispiel eine Mehrfachgatevorrichtung umfasst) mit einer jeweils unterschiedlichen Anzahlen von Halbleiterkanalschichten auf einem einzigen Substrat, wobei die Anzahl der Halbleiterkanalschichten für eine bestimmte Mehrfachgatevorrichtung basierend auf einer umgesetzten Vorrichtungsart ausgewählt wird.
  • Das Verfahren 200 wird in der Folge unter Bezugnahme auf die Herstellung von GAA-Transistoren, welche dazu verwendet werden, eine Vielzahl von Vorrichtungsarten, wie zum Beispiel Kern- (Logik-) Vorrichtungen, statische Direktzugriffsspeicher- (SRAM-) Vorrichtungen und analoge Vorrichtungen, umzusetzen, erörtert. Es versteht sich jedoch, dass Aspekte der Verfahrens 200 gleichermaßen auf andere Arten von Mehrfachgatevorrichtungen oder andere Arten von durch die Mehrfachgatevorrichtungen umgesetzte Vorrichtungen angewendet werden können, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. In einigen Ausführungsformen kann das Verfahren 200 dazu verwendet werden, die Mehrfachgatevorrichtung 100, welche oben unter Bezugnahme auf 1 beschrieben ist, herzustellen. Somit können ein oder mehrere Aspekte, welche oben unter Bezugnahme auf die Mehrfachgatevorrichtung 100 beschrieben sind, auch für das Verfahren 200 gelten. Es versteht sich, dass das Verfahren 200 Schritte umfasst, welche Merkmale eines Komplementärmetalloxidhalbleiter- (CMOS-) Technologieprozessablaufs aufweisen und daher hierin nur kurz beschrieben werden. Vor, nach und/oder während des Verfahrens 200 können auch zusätzliche Schritte durchgeführt werden.
  • Es ist festzuhalten, dass bestimmte Aspekte des Verfahrens 200 beschrieben werden, als würden sie in einem Bereich der Halbleitervorrichtung 300 aufweisend eine bestimmte Vorrichtungsart (zum Beispiel eine Kern- (Logik-) Vorrichtung, eine SRAM-Vorrichtung und/oder eine analoge Vorrichtung) durchgeführt. Falls der beschriebene Schritt jedoch nicht derart beschrieben ist, als würde er in einem Bereich mit einer bestimmte Vorrichtungsart durchgeführt, kann der beschriebene Schritt des Verfahrens 200 jedoch als über eine Mehrzahl von Bereichen mit einer Mehrzahl von Vorrichtungsarten (zum Beispiel eine Mehrzahl von Vorrichtungsart-Bereichen oder Bauteiltyp-Bereichen) durchgeführt angesehen werden. Ferner kann die Halbleitervorrichtung 300 verschiedene andere Vorrichtungen und Merkmale umfassen, wie zum Beispiel andere Arten von Vorrichtungen wie zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Induktoren, Dioden, Sicherungen und/oder andere Logikschaltungen, etc., ist jedoch für ein besseres Verständnis der erfindungsgemäßen Konzepte der vorliegenden Offenbarung vereinfacht worden. In einigen Ausführungsformen weist die Halbleitervorrichtung 300 eine Mehrzahl von Halbleitervorrichtungen (zum Beispiel Transistoren), unter anderem PFET, NFET, etc., auf, welche miteinander verbunden sein können. Darüber hinaus ist festzuhalten, dass die Prozessschritte des Verfahrens 200, unter anderem auch jegliche Beschreibung, welche unter Bezugnahme auf die Figuren erfolgt, ausschließlich als Beispiele dienen.
  • Das Verfahren 200 beginnt bei Block 202, wo ein Finnen aufweisendes Substrat bereitgestellt wird. Bezugnehmend auf das Beispiel von 3 wird in einer Ausführungsform von Block 202, ein Finnen 304 aufweisendes Substrat 302 bereitgestellt. 3 stellt eine Querschnittsansicht einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder den Schnitt CC' von 1 definierten Ebene bereit. In einigen Ausführungsformen kann das Substrat 302 ein Halbleitersubstrat, wie zum Beispiel ein Siliziumsubstrat, sein. Das Substrat 302 kann verschiedene Schichten, umfassend auf einem Halbleitersubstrat gebildete leitfähige oder isolierende Schichten, aufweisen. Abhängig von Entwurfsanforderungen kann das Substrat 302 verschiedene Dotierungskonfigurationen aufweisen, wie nach dem Stand der Technik bekannt ist. Das Substrat 302 kann auch andere Halbleiter, wie zum Beispiel Germanium, Siliziumkarbid (SiC), Silizium-Germanium (SiGe) oder Diamant, aufweisen/enthalten. Alternativ dazu kann das Substrat 302 einen Verbundhalbleiter und/oder einen Legierungshalbleiter enthalten. Ferner kann das Substrat 302 optional eine epitaxiale Schicht (Epischicht) aufweisen, kann für eine Leistungsverbesserung verspannt werden, kann eine Silizium-auf-Isolator- (SOI-) Struktur aufweisen und/oder andere geeignete Verbesserungsmerkmale aufweisen.
  • Die Finnen 304, welche die Schichten 308 und 310 aufweisen, können durch Aufwachsen epitaxialer Schichten einer ersten Zusammensetzung (welche in der Folge zum Beispiel strukturiert werden, um die Schichten 310 zu bilden) mit zwischengeschalteten epitaxialen Schichten einer zweiten Zusammensetzung (welche in der Folge zum Beispiel strukturiert werden, um die Schichten 308 zu bilden) gebildet werden. In einer Ausführungsform sind die epitaxialen Schichten der ersten Zusammensetzung (z.B. verwendet zum Bilden der Schichten 310) aus SiGe und die epitaxialen Schichten der zweiten Zusammensetzung (zum Beispiel verwendet zum Bilden der Schichten 308) aus Silizium (Si) gebildet. Es sind jedoch auch andere Ausführungsformen möglich, unter anderem jene, welche eine erste Zusammensetzung und eine zweite Zusammensetzung aufweisend unterschiedliche Oxidationsgeschwindigkeiten und/oder Ätzselektivität vorsehen. In einigen Ausführungsformen können zum Beispiel entweder die epitaxialen Schichten der ersten Zusammensetzung oder jene der zweiten Zusammensetzung andere Materialien aufweisen, wie zum Beispiel Germanium, einen Verbundhalbleiter, wie zum Beispiel Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, wie zum Beispiel SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP oder Kombinationen davon. Als Beispiel kann das epitaxiale Aufwachsen der epitaxialen Schichten der ersten Zusammensetzung oder der zweiten Zusammensetzung durch einen Molekularstrahlepitaxie- (MBE-) Prozess, einen metallorganischen chemischen Dampfabscheidungs- (MOCVD-) Prozess, und/oder andere geeignete epitaxiale Aufwachsprozesse ausgeführt werden. Es ist auch festzuhalten, dass, obwohl die Schichten 308, 310 mit einer bestimmten Stapelabfolge innerhalb der Finnen 304 gezeigt sind, wobei die Schicht 308 die oberste Schicht des Stapels der Schichten 308, 310 ist, auch andere Anordnungen möglich sind. Zum Beispiel kann die Schicht 310 in manchen Fällen alternativ dazu die oberste Schicht des Stapels der Schichten 308, 310 sein. Anders ausgedrückt kann die Reihenfolge des Aufwachsens der Schichten 308, 310 und somit deren Stapelabfolge umgekehrt werden oder anderweitig unterschiedlich sein, als die in den Figuren gezeigte, während sie nach wie vor dem Umfang der vorliegenden Offenbarung entspricht.
  • Nach dem Bilden der epitaxialen Schichten der ersten Zusammensetzung (welche zum Beispiel dazu verwendet werden, die Schichten 310 zu bilden) und der epitaxialen Schichten der zweiten Zusammensetzung (welche zum Beispiel dazu verwendet werden, die Schichten 308 zu bilden) kann eine Hartmasken- (HM-) Schicht über der Vorrichtung 300 gebildet werden. In einigen Ausführungsformen kann die HM-Schicht in der Folge wie unten beschrieben strukturiert werden, um eine HM-Schicht 312 zu bilden, wobei die HM-Schicht 312 eine Oxidschicht 314 (zum Beispiel eine Kontaktstellenoxidschicht, welche SiO2 enthalten kann) und eine Nitridschicht 316 (zum Beispiel eine Kontaktstellennitridschicht, welche Si3N4 enthalten kann) gebildet über der Oxidschicht 314, aufweist. In manchen Beispielen kann die Oxidschicht 314 thermisch aufgewachsenes Oxid, durch CVD abgeschiedenes Oxid und/oder durch ALD abgeschiedenes Oxid enthalten, und die Nitridschicht 316 kann eine durch CVD oder eine andere geeignete Technik abgeschiedene/aufgebrachte Nitridschicht aufweisen. Im Allgemeinen kann die HM-Schicht in einigen Ausführungsformen ein nitridhaltiges Material aufgebracht durch CVD, ALD, PVD oder einen anderen geeigneten Prozess enthalten.
  • Nach dem Bilden der HM-Schicht werden die Finnen 304, die sich vom Substrat 302 erstrecken, gebildet. Die Finnen 304 können unter Verwendung geeigneter Prozesse, wie zum Beispiel Fotolithografie- und Ätzprozesse, hergestellt werden. Der Fotolithografieprozess kann das Bilden einer Fotolackschicht über der Vorrichtung 300, das Freilegen des Fotolacks gemäß einer Struktur, das Ausführen von Nachbelichtungsbackprozessen und das Entwickeln des Fotolacks zum Bilden eines Maskenelements, welches den Fotolack aufweist, umfassen. In einigen Ausführungsformen kann das Strukturieren des Fotolacks zum Bilden des Maskenelements unter Verwendung eines Elektronenstrahl- (E-Beam-) Lithografieprozesses ausgeführt werden. Das Maskenelement kann dann dazu verwendet werden, Bereiche des Substrats 302 und darauf gebildeter Schichten zu schützen, während ein Ätzprozess Gräben 307 in ungeschützten Bereichen durch die HM-Schicht, durch die epitaxialen Schichten der ersten Zusammensetzung und jene der zweiten Zusammensetzung und in das Substrat 302 bildet, wodurch die Mehrzahl sich erstreckender Finnen 304 zurückbleibt. Die Gräben 307 können unter Verwendung einer Trockenätzung (zum Beispiel durch reaktives Ionenätzen), einer Nassätzung und/oder anderer geeigneter Prozesse geätzt werden.
  • In verschiedenen Ausführungsforme weist jede der Finnen 304 einen Substratabschnitt 302A gebildet aus dem Substrat 302, die Schichten 310 (zum Beispielmit der ersten Zusammensetzung), die Schichten 308 (zum Beispielmit der zweiten Zusammensetzung), und die HM-Schicht 312 auf. In einigen Ausführungsformen kann die HM-Schicht 312 vor der Bildung der Finnen 304 (zum Beispiel durch einen CMP-Prozess) entfernt werden. In manchen Beispielen wird die HM-Schicht 312 dazu verwendet, den Materialverlust der Finnen 304 während eines nachfolgenden Gate-Ätzprozesses zu verringern. In verschiedenen Ausführungsformen können die epitaxialen Schichten 308 (zum Beispielmit der zweiten Zusammensetzung) oder Abschnitte derselben einen Kanalbereich eines GAA-Transistors der Vorrichtung 300 bilden. Zum Beispiel können die Schichten 308 als Halbleiterkanalschichten bezeichnet werden, welche dazu verwendet werden, einen Kanalbereich eines GAA-Transistors zu bilden. In verschiedenen Ausführungsformen können die Halbleiterkanalschichten (zum Beispiel die Schichten 308 oder Abschnitte davon) einen oder mehrere Nanoschichtkanäle, einen oder mehrere Nanodrahtkanäle, einen oder mehrere stabförmige Kanäle und/oder andere geeignete Kanalanordnungen aufweisen. Die Halbleiterkanalschichten werden auch dazu verwendet, Abschnitte der Source-/Drain-Merkmale des GAA-Transistors zu bilden, wie in der Folge erörtert wird.
  • Es ist festzuhalten, dass, obwohl die Finnen 304 als vier (4) Schichten der epitaxialen Schicht 310 und vier (4) Schichten der epitaxialen Schicht 308 aufweisend dargestellt sind, dies nur veranschaulichenden Zwecken dient. Es versteht sich, dass eine beliebige Anzahl epitaxialer Schichten gebildet werden kann, wobei die Anzahl der epitaxialen Schichten zum Beispiel von der gewünschten Anzahl von Halbleiterkanalschichten für den GAA-Transistor abhängt. In manchen Beispielen wird die Anzahl epitaxialer Schichten, und somit die Anzahl von Halbleiterkanalschichten, basierend auf der durch den GAA-Transistor umgesetzten Vorrichtungsart (wie unter anderem zum Beispiel Kern- (Logik-) Vorrichtungen, SRAM-Vorrichtungen oder analoge Vorrichtungen) ausgewählt. In einigen Ausführungsformen beträgt die Anzahl epitaxialer Schicht 308, und somit die Anzahl von Halbleiterkanalschichten, zwischen 4 und 10.
  • In einigen Ausführungsformen weisen die epitaxialen Schichten 310 jeweils eine Dicke im Bereich von ungefähr 4-8 Nanometer (nm) auf. In einigen Fällen weisen die epitaxialen Schichten 308 jeweils eine Dicke im Bereich von ungefähr 4-8 nm auf. Wie oben erwähnt können die epitaxialen Schichten 308 als Kanalbereich(e) für eine nachfolgend gebildete Mehrfachgatevorrichtung (zum Beispiel einen GAA-Transistor) dienen, und deren Dicke kann mindestens teilweise basierend auf Leistungserwägungen hinsichtlich der Vorrichtung gewählt werden. Die epitaxialen Schichten 310 können dazu dienen, einen Spaltabstand zwischen benachbarten Kanalbereichen für die nachfolgend gebildete Mehrfachgatevorrichtung zu definieren, und deren Dicke kann ebenfalls mindestens teilweise basierend auf Leistungserwägungen hinsichtlich der Vorrichtung gewählt werden.
  • Das Verfahren 200 setzt sich dann bei Block 204 fort, wo Grabenisolations- (STI-) Merkmale gebildet werden. Bezugnehmend auf 3 und 4 werden in einer Ausführungsform von Block 204 STI-Merkmale 402 zwischen den Finnen 304 gebildet. 4 stellt eine Querschnittsansicht einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder den Schnitt CC' von 1 definierten Ebene bereit. In manchen Beispielen können nach dem Bilden der Finnen 304 die zwischen den Finnen 304 angeordneten Gräben 307 mit einem dielektrischen Material gefüllt werden. In einigen Ausführungsformen kann das zum Füllen der Gräben 307 verwendete dielektrische Material SiO2, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k, Kombinationen davon und/oder andere geeignete, im Fachgebiet bekannte Materialien enthalten. In verschiedenen Beispielen kann das dielektrische Material durch einen CVD-Prozess, einen subatmosphärischen CVD- (SACVC-) Prozess, einen fließbaren CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess und/oder einen anderen geeigneten Prozess aufgebracht werden.
  • In manchen Beispielen kann nach dem Aufbringen des dielektrischen Materials ein CMP-Prozess durchgeführt werden, um überschüssige Abschnitte des dielektrischen Materials zu entfernen und um eine obere Fläche der Vorrichtung 300 zu planarisieren, wodurch die STI-Merkmale 402 gebildet werden, wie in 4 gezeigt. In einigen Ausführungsformen kann der CMP-Prozess auch die HM-Schicht 312 über jeder der Finnen 304 entfernen, um eine oberste Schicht des Stapels der Schichten 308 und 310 freizulegen. Im vorliegenden Beispiel weist die oberste Schicht des Stapels der Schichten 308, 310 eine epitaxiale Schicht 308 auf. Wie zuvor erörtert sind jedoch auch andere Stapelkonfigurationen möglich.
  • Das Verfahren 200 setzt sich dann bei Block 206 fort, wo ein erster STI-Vertiefungsprozess durchgeführt wird. Bezugnehmend auf 4 und 5 wird in einer Ausführungsform von Block 206 ein STI-Vertiefungsprozess durchgeführt, um die STI-Merkmale 402 zu vertiefen, wodurch die vertieften STI-Merkmale 402A gebildet werden, wie in 5 gezeigt. 5 stellt eine Querschnittsansicht einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder den Schnitt CC' von 1 definierten Ebene bereit. In verschiedenen Ausführungsformen können die durch den ersten STI-Vertiefungsprozess gebildeten vertieften STI-Merkmale 402A über eine Mehrzahl von Bereichen der Halbleitervorrichtung 300 mit einer Mehrzahl von Vorrichtungsarten (zum Beispiel Kernvorrichtungen, SRAM-Vorrichtungen und analoge Vorrichtungen) gebildet werden. In verschiedenen Beispielen sind die STI-Merkmale 402A derart vertieft, dass sich die Finnen 304 über die STI-Merkmale 402A hinaus erstrecken. In einigen Ausführungsformen kann der Vertiefungsprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. In einigen Ausführungsformen wird eine Vertiefungstiefe des ersten STI-Vertiefungsprozesses derart gesteuert (zum Bespiel durch Steuern einer Ätzzeit), dass dieser zu einer gewünschten Höhe ‚H1‘ des freigelegten oberen Abschnitts der Finnen 304 führt. In einigen Ausführungsformen legt die Höhe ‚H1‘ eine Untergruppe 502 des epitaxialen Schichtenstapels 308, 310 jeder der Finnen 304 frei. In verschiedenen Beispielen umfasst die freigelegte Untergruppe 502 des epitaxialen Schichtenstapels 308, 310 eine erste Anzahl freigelegter epitaxialer Schichten 308. Anders ausgedrückt weist die freigelegte Untergruppe 502 des epitaxialen Schichtenstapels 308, 310 eine erste Anzahl freigelegter Halbleiterkanalschichten auf. Epitaxiale Schichten 308, 310 (aufweisend mindestens eine Halbleiterkanalschicht), welche durch den ersten STI-Vertiefungsprozess nicht freigelegt werden, bleiben im STI-Merkmal 402A eingebettet. Wie in der Folge ausführlicher beschrieben, kann die erste Anzahl freigelegter Halbleiterkanalschichten, welche durch die Untergruppe 502 bereitgestellt wird, eine erste Anzahl von Halbleiterkanalschichten für eine erste Vorrichtungsart, welche innerhalb eines ersten Bereichs der Halbleitervorrichtung 300 angeordnet ist, definieren. Im vorliegenden Beispiel kann die erste Vorrichtungsart entsprechend der ersten Anzahl freigelegter Halbleiterkanalschichten eine Kern- (Logik-) Vorrichtung umfassen. Obwohl die Untergruppe 502 als drei (3) Halbleiterkanalschichten aufweisend dargestellt ist, kann die Untergruppe 502 darüber hinaus alternativ dazu auch weniger als drei (3) Halbleiterkanalschichten umfassen.
  • Das Verfahren 200 setzt sich dann bei Block 208 fort, wo ein zweiter STI-Vertiefungsprozess durchgeführt wird. Bezugnehmend auf 5 und 6A/6B/6C wird in einer Ausführungsform von Block 208 ein STI-Vertiefungsprozess durchgeführt, um die STI-Merkmale 402A weiter zu vertiefen, wodurch die vertieften STI-Merkmale 402B gebildet werden, wie in 6A und 6C gezeigt. Die 6A/6B/6C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder den Schnitt CC' von 1 definierten Ebene bereit. In einigen Ausführungsformen können die vertieften STI-Merkmale 402B gebildet durch den zweiten STI-Vertiefungsprozess in einem analogen Vorrichtungsbereich (6A) und einem SRAM-Vorrichtungsbereich (6C) der Halbleitervorrichtung 300 gebildet werden, während die STI-Merkmale 402A innerhalb eines Kernvorrichtungsbereichs (CORE) (6B) der Halbleitervorrichtung 300 verbleiben. Zum Beispiel wird vor dem Bilden der vertieften STI-Merkmale 402B eine Fotolackschicht über der Vorrichtung 300 gebildet und strukturiert, um eine strukturierte Fotolackschicht 602 zu bilden, welche den analogen und den SRAM-Vorrichtungsbereich der Halbleitervorrichtung 300 freilegt, während die strukturierte Fotolackschicht 602 über dem Kernvorrichtungsbereich angeordnet bleibt. In einigen Ausführungsformen wird nach der Bildung der strukturierten Fotolackschicht 602 der zweite STI-Vertiefungsprozess durchgeführt, um die STI-Merkmale 402A weiter zu vertiefen, um die STI-Merkmale 402B innerhalb des analogen und des SRAM-Vorrichtungsbereichs zu bilden, während der Kernvorrichtungsbereich durch die strukturierte Fotolackschicht 602 maskiert bleibt. In einigen Ausführungsformen kann der Vertiefungsprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. Nach dem zweiten STI-Vertiefungsprozess kann die strukturierte Fotolackschicht 602 entfernt werden, zum Beispiel durch eine Lösungsmittel-, Fotolackabstreif-, Veraschungs- oder andere geeignete Technik.
  • In einigen Ausführungsformen wird eine Vertiefungstiefe des zweiten STI-Vertiefungsprozesses derart gesteuert (zum Bespiel durch Steuern einer Ätzzeit), dass dieser zu einer gewünschten Höhe `H2' des freigelegten oberen Abschnitts der Finnen 304 im analogen und im SRAM-Vorrichtungsbereich führt. In einigen Ausführungsformen legt die Höhe `H2' eine oder mehrere Schichten des epitaxialen Schichtenstapels 308, 310 frei, welche zuvor durch die STI-Merkmale 402A bedeckt waren. In verschiedenen Beispielen dient der zweite STI-Vertiefungsprozess dazu, eine oder mehrere zusätzliche epitaxiale Schichten 308 freizulegen, was zu einer Gesamtanzahl freigelegter epitaxialer Schichten 308 führt, die größer ist, als die erste Anzahl epitaxialer Schichten 308, welche durch den ersten STI-Vertiefungsprozess freigelegt wurden. Anders ausgedrückt dient der zweite STI-Vertiefungsprozess dazu, eine oder mehrere zusätzliche Halbleiterkanalschichten freizulegen, was zu einer Gesamtanzahl freigelegter Halbleiterkanalschichten führt, welche größer ist als die erste Anzahl durch den ersten STI-Vertiefungsprozess freigelegter Halbleiterkanalschichten. Somit ist in verschiedenen Ausführungsformen die Anzahl freigelegter Halbleiterkanalschichten im analogen und im SRAM-Vorrichtungsbereich (6A und 6C) größer als die Anzahl freigelegter Halbleiterkanalschichten im Kernvorrichtungsbereich (6B). In mindestens einigen Ausführungsformen dient der zweite STI-Vertiefungsprozess dazu, sämtliche epitaxialen Schichten 308 im analogen und im SRAM-Vorrichtungsbereich freizulegen. Wie nachfolgend ausführlicher beschrieben kann die Anzahl freigelegter epitaxialer Schichten 308 im analogen und im SRAM-Vorrichtungsbereich eine Anzahl von Halbleiterkanalschichten für analoge und für SRAM-Vorrichtungen, welche in den betreffenden Bereichen der Halbleitervorrichtung 300 gebildet werden, definieren. Während das Beispiel von 6A und 6C als vier (4) Halbleiterkanalschichten innerhalb des analogen beziehungsweise des SRAM-Vorrichtungsbereichs aufweisend dargestellt ist, können der analoge und der SRAM-Vorrichtungsbereich alternativ dazu mehr als vier (4) Halbleiterkanalschichten aufweisen.
  • Das Verfahren 200 setzt sich dann bei Block 210 fort, wo eine Finnenüberzugsschicht gebildet wird. Bezugnehmend auf die 6A/6B/6C und 7A/7B/7C kann in einer Ausführungsform von Block 210 eine Finnenüberzugsschicht 702 über den Finnen in jedem der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 gebildet werden. Die 7A/7B/7C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder den Schnitt CC' von 1 definierten Ebene bereit. In einigen Ausführungsformen weist die Finnenüberzugsschicht 702 eine epitaxiale SiGe-Schicht auf. Die Finnenüberzugsschicht 702 kann konform über jeder der Finnen 304 abgeschieden/aufgebracht werden. Zum Beispiel kann die Finnenüberzugsschicht 702 durch einen MBE-Prozess, einen MOCVD-Prozess, einen ALD-Prozess und/oder andere geeignete epitaxiale Aufwachsprozesse aufgebracht werden. In verschiedenen Ausführungsformen ist die Finnenüberzugsschicht 702 eine Opferschicht, welche in einer nachfolgenden Bearbeitungsphase entfernt wird, wie unten beschrieben. Ferner kann die Finnenüberzugsschicht 702 dazu verwendet werden, die Gateflächendichte der auf der Halbleitervorrichtung 300 gebildeten GAA-Transistoren zu erhöhen. Zum Beispiel kann in einem Gatebereich einer Vorrichtung (zum Beispiel innerhalb des analogen, des Kern- oder des SRAM-Vorrichtungsbereichs) eine von der Finnenüberzugsschicht 702 eingenommene Fläche, in der Folge durch eine Gatestruktur (zum Beispiel mit einer dielektrischen Schicht und eine Metallgateschicht) ersetzt werden. In einigen Fällen weist die Finnenüberzugsschicht 702 eine Dicke im Bereich von ungefähr 4-16 nm auf. In verschiedenen Ausführungsformen kann die Dicke der Finnenüberzugsschicht 702 derart ausgewählt werden, dass sie eine gewünschte Flächendichte für eine nachfolgend gebildete Gatestruktur (zum Beispiel, um einen niedrigeren Gatewiderstand zu schaffen) bereitstellt, während sie auch ein angemessenes Prozessfenster zur Herstellung der Halbleitervorrichtung 300 bereitstellt.
  • Das Verfahren 200 setzt sich dann bei Block 212 fort, wo ein Doppelschicht-Dielektrikum gebildet wird. Bezugnehmend auf die 7A/7B/7C und 8A/8B/8C kann in einer Ausführungsform von Block 212 ein Doppelschicht-Dielektrikum 802 innerhalb jedes der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 gebildet werden. Die 8A/8B/8C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' oder den Schnitt CC' von 1 definierten Ebene bereit. In einigen Ausführungsformen wird das Doppelschicht-Dielektrikum 802 durch Füllen von Gräben neben der Finnenüberzugsschicht 702 (aufgebracht über jeder der Finnen 304) mit einem ersten Material 804 und einem zweiten Material 806, welches über dem ersten Material 804 angeordnet wird, wodurch das Doppelschicht-Dielektrikum 802 gebildet wird, gebildet. In verschiedenen Fällen kann das Doppelschicht-Dielektrikum 802 durch einen CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess und/oder einen anderen geeigneten Prozess aufgebracht werden. In manchen Beispielen kann nach dem Aufbringen des ersten Materials 804 und des zweiten Materials 806 ein CMP-Prozess durchgeführt werden, um überschüssige Materialabschnitte zu entfernen und um eine obere Fläche der Vorrichtung 300 zu planarisieren, um das Doppelschicht-Dielektrikum 802 zu schaffen. In einigen Ausführungsformen kann das erste Material 804 ein Material mit niedrigem K (LK), wie zum Beispiel SiCN, SiOC, SiOCN oder ein anderes Material mit niedrigem K (zum Beispiel mit einer Dielektrizitätskonstante ’k' < 7), enthalten. In manchen Beispielen kann das zweite Material 806 ein Material mit hohem K (HK), wie zum Beispiel HfO2, ZrO2, HfAlOx, HfSiOx, Al2O3 oder ein anderes Material mit hohem K (zum Beispiel mit einer Dielektrizitätskonstante ‚k‘ > 7), enthalten. Somit weist das Doppelschicht-Dielektrikum 802 in verschiedenen Fällen einen oberen HK-Abschnitt (zum Beispiel das zweite Material 806) und einen unteren LK-Abschnitt (zum Beispiel das erste Material 804) auf. In manchen Beispielen beträgt ein Verhältnis des oberen Abschnitts zum unteren Abschnitt, das bedeutet ein Verhältnis HK/LK, ungefähr 1/20 - 20/1. In einigen Ausführungsformen dient das Doppelschicht-Dielektrikum 802 dazu, ein Prozessfenster zum Schneiden des Metallgates (CMG) zu vergrößern. Ferner kann das Doppelschicht-Dielektrikum 802 in manchen Fällen dazu verwendet werden, ein ungewolltes seitliches Verschmelzen der in der Folge auf benachbarten Finnen 304 gebildeten Source-/Drain-Epischichten zu verhindern.
  • Das Verfahren 200 setzt sich dann bei Block 214 fort, wo eine Dummy-Gatestruktur gebildet wird. Während die vorliegende Erörterung auf einen Ersatzgate- (Gatelast-) Prozess abzielt, bei welchem eine Dummy-Gatestruktur gebildet und in der Folge ersetzt wird, sind auch andere Konfigurationen möglich.
  • Bezugnehmend auf die 9A/9B/9C und 10A/10B/10C werden in einer Ausführungsform von Block 214 Gatestapel 903, 905, 907 über den Finnen innerhalb jedes der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 gebildet. Die 9A/9B/9C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt CC' von 1 definierten Ebene bereit, und die 10A/10B/10C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. In einer Ausführungsform sind die Gatestapel 903, 905, 907 Dummy- (Opfer-) Gatestapel, welche in der Folge entfernt und in einer nachfolgenden Bearbeitungsphase der Vorrichtung 300 durch die endgültigen Gatestapel ersetzt werden, wie nachfolgend erörtert. Die Gatestapel 903, 905, 907 können in einer späteren Bearbeitungsphase durch eine dielektrische Schicht mit hohem K (HK) und eine Metallgateelektrode (MG) ersetzt werden. In einigen Ausführungsformen werden die Gatestapel 903, 905, 907 über dem Substrat 302 gebildet und sind mindestens teilweise über den Finnen 304 innerhalb jedes der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 angeordnet. Der unter den Gatestapeln 903, 905, 907 angeordnete Abschnitt der Finnen 304 kann als der Kanalbereich bezeichnet werden. Die Gatestapel 903, 905, 907 könne auch einen Source-/Drain-Bereich der Finnen 304 definieren, zum Beispiel die Bereiche der Finnen angrenzend an den und auf gegenüberliegenden Seiten des Kanalbereichs.
  • In einigen Ausführungsformen weisen die Gatestapel 903, 905, 907 eine dielektrische Schicht 904 und eine Elektrodenschicht 906 auf. Die Gatestapel 903, 905, 907 können auch eine oder mehrere Hartmaskenschichten 908, 910 aufweisen. In einigen Ausführungsformen kann die Hartmaskenschicht 908 eine Oxidschicht aufweisen, und die Hartmaskenschicht 910 kann eine Nitridschicht aufweisen. In einigen Ausführungsformen werden die Gatestapel 903, 905, 907 durch verschiedene Prozessschritte, wie zum Beispiel Schichtabscheidungs-, Strukturierungs-, Ätzungs- sowie andere geeignete Bearbeitungsschritte, gebildet. In manchen Beispielen umfasst der Schichtabscheidungsprozess CVD (umfassend sowohl Niederdruck-CVD als auch plasmaverstärkte CVD), PVD, ALD, thermische Oxidation, Elektronenstrahlverdampfung oder andere geeignete Abscheidungstechniken oder eine Kombination davon. Beim Bilden der Gatestapel 903, 905, 907 umfasst der Strukturierungsprozess zum Beispiel einen Lithografieprozess (zum Beispiel Fotolithografie oder Elektronenstrahllithografie), welcher ferner Fotolackbeschichtung (zum Beispiel Rotationsbeschichtung), Weichbrennen, Maskenausrichtung, Belichtung, Nachbelichtungsbacken, Fotolackentwicklung, Spülung, Trocknung (zum Beispiel Rotationstrocknung und/oder Backen), andere geeignete Lithografietechniken und/oder Kombinationen davon umfassen kann. In einigen Ausführungsformen kann der Ätzprozess Trockenätzen (zum Beispiel RIE-Ätzen), Nassätzen und/oder andere Ätzverfahren umfassen.
  • In einigen Ausführungsformen weist die dielektrische Schicht 904 Siliziumoxid auf. Alternativ, oder zusätzlich dazu kann die dielektrische Schicht 904 Siliziumnitrid, ein dielektrisches Material mit hohem K oder andere geeignete Materialien enthalten. In einigen Ausführungsformen kann die Elektrodenschicht 906 polykristallines Silizium (Polysilizium) enthalten. In einigen Ausführungsformen weist das Oxid der Hartmaskenschicht 908 eine Kontaktstellenoxidschicht auf, welche SiO2 enthalten kann. In einigen Ausführungsformen weist das Nitrid der Hartmaskenschicht 910 eine Kontaktstellennitridschicht auf, welche Si3N4, Siliziumoxynitrid oder Siliziumkarbid enthalten kann.
  • In einigen Ausführungsformen und nach der Bildung der Gatestapel 903, 905, 907 wird eine Abstandshalterschicht 1202 auf dem Substrat aufgebracht. Die Abstandshalterschicht 1202 kann eine konforme Schicht sein. Die Abstandshalterschicht 1202 ist in einer Vielzahl von Figuren dargestellt, wie zum Beispiel in den 12A/12B/12C gezeigt. Die Abstandshalterschicht 1202 kann über den und an Seitenwänden der Gatestapel 903, 905, 907 aufgebracht werden. In einigen Fällen kann die Abstandshalterschicht 1202 eine Dicke von ungefähr 2 - 10 nm aufweisen. In manchen Beispielen kann die Abstandshalterschicht 1202 ein dielektrisches Material enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitride, SiCN, Siliziumoxykarbid, SiOCN, ein Material mit niedrigem K (zum Beispiel mit einer Dielektrizitätskonstante ‚k‘ < 7) und/oder Kombinationen davon. In einigen Ausführungsformen weist die Abstandshalterschicht 1202 mehrere Schichten, wie zum Beispiel Hauptabstandhalterschichten, Einlageschichten und dergleichen, auf. Zum Beispiel kann die Abstandshalterschicht 1202 durch konformes Abscheiden eines dielektrischen Materials über der Vorrichtung 300 unter Verwendung eines CVD-Prozesses, eines subatmosphärischen CVD- (SACVC-) Prozesses, eines fließbaren CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses und/oder eines anderen geeigneten Prozesses gebildet werden.
  • Das Verfahren 200 setzt sich dann bei Block 216 fort, wo ein erster Source-/Drain-Ätzprozess durchgeführt wird. Bezugnehmend auf die 11A/11B/11C und 12A/12B/12C wird in einer Ausführungsform von Block 216 ein erster Source-/Drain-Ätzprozess an den analogen und den SRAM-Vorrichtungsbereichen der Halbleitervorrichtung 300 durchgeführt. Die 11A/11B/11C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' von 1 definierten Ebene bereit, und die 12A/12B/12C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. In einigen Ausführungsformen wird eine Fotolackschicht über der Vorrichtung 300 gebildet und strukturiert, um eine strukturierte Fotolackschicht 1102 zu bilden, welche die analogen und die SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 freilegt, während die strukturierte Fotolackschicht 1102 über dem Kernvorrichtungsbereich (CORE) angeordnet bleibt. In einigen Ausführungsformen wird nach der Bildung der strukturierten Fotolackschicht 1102 der erste Source-/Drain-Ätzprozess durchgeführt, um die Finnenüberzugsschicht 702 und die freigelegten epitaxialen Schichten 308, 310 in Source-/Drain-Bereichen der analogen und der SRAM-Vorrichtungsbereiche zu entfernen, um Gräben 1104 zu bilden, welche darunterliegende Substratabschnitte 302A der Finnen 304 in den analogen und den SRAM-Vorrichtungsbereichen freilegen, während der Kernvorrichtungsbereich durch die strukturierte Fotolackschicht 1102 maskiert bleibt. Zum Beispiel kann der erste Source-/Drain-Ätzprozess dazu dienen, Abschnitte der epitaxialen Schichten 308, 310 (in Source-/Drain-Bereichen der analogen und der SRAM-Vorrichtungsbereiche) zu entfernen, welche während des oben beschriebenen zweiten STI-Vertiefungsprozesses von Block 208 freigelegt wurden. Wie in 12A und 12C gezeigt, kann der erste Source-/Drain-Ätzprozess auch Abschnitte der Abstandshalterschicht 1202 (zum Beispiel von oberen Flächen der Gatestapel 903 und 907) entfernen. In einigen Ausführungsformen kann der erste Source-/Drain-Ätzprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. Nach dem ersten Source-/Drain-Ätzprozess kann die strukturierte Fotolackschicht 1102 entfernt werden, zum Beispiel durch eine Lösungsmittel-, Fotolackabstreif-, Veraschungs- oder andere geeignete Technik.
  • Das Verfahren 200 setzt sich dann bei Block 218 fort, wo ein zweiter Source-/Drain-Ätzprozess durchgeführt wird. Bezugnehmend auf die 13A/13B/13C und i4,A/i4B/i4C wird in einer Ausführungsform von Block 218 ein zweiter Source-/Drain-Ätzprozess am Kernvorrichtungsbereich (CORE) der Halbleitervorrichtung 300 durchgeführt. Die 13A/13B/13C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' von 1 definierten Ebene bereit, und die 14A/14B/14C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. In einigen Ausführungsformen wird eine Fotolackschicht über der Vorrichtung 300 gebildet und strukturiert, um eine strukturierte Fotolackschicht 1302 zu bilden, welche den Kernvorrichtungsbereich der Halbleitervorrichtung 300 freilegt, während die strukturierte Fotolackschicht 1302 über den analogen und den SRAM-Vorrichtungsbereichen angeordnet bleibt. In einigen Ausführungsformen wird nach der Bildung der strukturierten Fotolackschicht 1302 der zweite Source-/Drain-Ätzprozess durchgeführt, um die Finnenüberzugsschicht 702 und die freigelegten epitaxialen Schichten 308, 310 in Source-/Drain-Bereichen des Kernvorrichtungsbereichs zu entfernen, um Gräben 1304 zu bilden, welche darunterliegende Abschnitte der Finnen 304 im Kernvorrichtungsbereich freilegen, während die analogen und die SRAM-Vorrichtungsbereiche durch die strukturierte Fotolackschicht 1302 maskiert bleiben. Zum Beispiel kann der zweite Source-/Drain-Ätzprozess dazu dienen, Abschnitte der epitaxialen Schichten 308, 310 (in Source-/Drain-Bereichen des Kernvorrichtungsbereichs) zu entfernen, welche während des oben beschriebenen ersten STI-Vertiefungsprozesses von Block 206 freigelegt wurden (zum Beispiel umfassend die Untergruppe 502 des epitaxialen Schichtenstapels 308, 310). Epitaxiale Schichten 308, 310 (umfassend mindestens eine Halbleiterkanalschicht), welche durch den ersten STI-Vertiefungsprozess nicht freigelegt worden sind, bleiben innerhalb der STI-Merkmale 402A unter den Gräben 1304 eingebettet, wie in 13B gezeigt. Bezugnehmend auf 14B kann der zweite Source-/Drain-Ätzprozess auch Abschnitte der Abstandshalterschicht 1202 (zum Beispiel von oberen Flächen des Gatestapels 905) entfernen. In einigen Ausführungsformen kann der zweite Source-/Drain-Ätzprozess einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon umfassen. Nach dem zweiten Source-/Drain-Ätzprozess kann die strukturierte Fotolackschicht 1302 entfernt werden, zum Beispiel durch eine Lösungsmittel-, Fotolackabstreif-, Veraschungs- oder andere geeignete Technik.
  • Das Verfahren 200 setzt sich dann bei Block 220 fort, wo innere Abstandshalter gebildet werden. Bezugnehmend auf die 15A/15B/15C und 16A/16B/16C werden in einer Ausführungsform von Block 220 innere Abstandshalter 1602 im analogen, im Kern- und im SRAM-Vorrichtungsbereich der Halbleitervorrichtung 300 gebildet. Die 15A/15B/15C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' von 1 definierten Ebene bereit, und die 16A/16B/16C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. In einigen Ausführungsformen kann die Bildung der inneren Abstandshalter 1602 eine seitliche Ätzung der epitaxialen Schichten 310 (SiGe-Schichten) umfassen, gefolgt von der Abscheidung und Rückätzung eines dielektrischen Materials zum Bilden der inneren Abstandshalter 1602. In einigen Ausführungsformen enthalten die inneren Abstandshalter 1602 amorphes Silizium. In manchen Beispielen können die inneren Abstandshalter 1602 Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, SiCN, Siliziumoxykarbid, SiOCN, ein Material mit niedrigem K (zum Beispiel mit einer Dielektrizitätskonstante ‚k‘ < 7) und/oder Kombinationen davon enthalten. In verschiedenen Beispielen können sich die inneren Abstandshalter 1602 unter dem Abstandshalter 1202 (gebildet auf Seitenwänden der Gatestapel 903, 905, 907) erstrecken, während sie an in der Folge gebildete, unten beschriebene Source-/Drain-Merkmale grenzen.
  • Das Verfahren 200 setzt sich dann bei Block 222 fort, wo Source-/Drain-Merkmale gebildet werden. Bezugnehmend auf die 17A/17B/17C und 18A/18B/18C werden in einer Ausführungsform von Block 222 Source-/Drain-Merkmale 1702 in den analogen und den SRAM-Vorrichtungsbereichen der Halbleitervorrichtung 300 gebildet, und Source-Drain-Merkmale 1802 werden im Kernvorrichtungsbereich (CORE) der Halbleitervorrichtung 300 gebildet. Die 17A/17B/17C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' von 1 definierten Ebene bereit, und die 18A/18B/18C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. In einigen Ausführungsformen werden die Source-/Drain-Merkmale 1702,1802 in Source-/Drain-Bereichen angrenzend an die und auf beiden Seiten der Gatestapel 903, 905, 907 gebildet. Zum Beispiel können die Source-/Drain-Merkmale 1702 innerhalb der Gräben 1104 der analogen und der SRAM-Vorrichtungsbereiche, über den freigelegten Substratabschnitten 302A und in Kontakt mit den benachbarten inneren Abstandshaltern 1602 und den Halbleiterkanalschichten (den epitaxialen Schichten 308) gebildet werden. Desgleichen können die Source-/Drain-Merkmale 1802 innerhalb der Gräben 1304 des Kernvorrichtungsbereichs über den epitaxialen Schichten 308, 310 eingebettet mit den STI-Merkmalen 402 und in Kontakt mit den benachbarten inneren Abstandshaltern 1602 und den Halbleiterkanalschichten (den epitaxialen Schichten 308) gebildet werden.
  • In einigen Ausführungsformen können die Source-/Drain-Merkmale 1702, 1802 durch epitaxiales Aufwachsen einer Halbleitermaterialschicht in den Source-/Drain-Bereichen gebildet werden. In verschiedenen Ausführungsformen kann die Halbleitermaterialschicht, die aufgewachsen wird, um die Source-/Drain-Merkmale 1702,1802 zu bilden, Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP oder andere geeignete Materialien enthalten. Die Source-/Drain-Merkmale 1702, 1802 können durch einen oder mehrere epitaxiale (Epi-) Prozesse gebildet werden. In einigen Ausführungsformen können die Source-/Drain-Merkmale 1702, 1802 in-situ während des Epi-Prozesses dotiert werden. In einigen Ausführungsformen können epitaxial aufgewachsene SiGe-Source-/Drain-Merkmale zum Beispiel mit Bor dotiert werden. In manchen Fällen können epitaxial aufgewachsene Si-Epi-Source-/Drain-Merkmale mit Kohlenstoff zum Bilden von Si:C-Source-/Drain-Merkmalen, mit Phosphor zum Bilden von Si:P-Source-/Drain-Merkmalen, oder mit Kohlenstoff und Phosphor zum Bilden von SiCP-Source-/Drain-Merkmalen dotiert werden. In einigen Ausführungsformen werden die Source-/Drain-Merkmale 1702, 1802 nicht in-situ dotiert, und stattdessen wird ein Implantationsprozess durchgeführt, um die Source-/Drain-Merkmale 1702, 1802 zu dotieren. In einigen Ausführungsformen kann die Bildung der Source-/Drain-Merkmale 1702, 1802 in getrennten Bearbeitungssequenzen für jedes der N- bzw. der P-Source-/Drain-Merkmale durchgeführt werden. Wie in den 17A/17B/17C gezeigt, kann das Doppelschicht-Dielektrikum 802 das unerwünschte seitliche Verschmelzen der auf benachbarten Finnen 304 gebildeten Source-/Drain-Merkmale 1702, 1802 wirksam verhindern.
  • Das Verfahren 200 setzt sich dann bei Block 224 fort, wo eine dielektrische Zwischenschicht (ILD) gebildet wird. Bezugnehmend auf die 19A/19B/19C und 20A/20B/20C wird in einer Ausführungsform von Block 224 eine ILD-Schicht 1902 in jedem der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 gebildet. Die 19A/19B/19C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt BB' von 1 definierten Ebene bereit, und die 20A/20B/20C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. In einigen Ausführungsformen wird vor dem Bilden der ILD-Schicht 1902 eine Kontaktätzstoppschicht (CESL) 1904 über der Vorrichtung gebildet. In manchen Beispielen weist die CESL 1904 eine Siliziumnitridschicht, eine Siliziumoxidschicht, eine Siliziumoxynitridschicht und/oder andere im Fachgebiet bekannte Materialien ist. Die CESL 1904 kann durch einen plasmaverstärkten chemischen Dampfabscheidungs- (PECVD-) Prozess und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. In einigen Ausführungsformen enthält die ILD-Schicht 1902 Materialien, wie zum Beispiel Tetraethylorthosilikat- (TEOS-) Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid, wie zum Beispiel Borphosphorsilikatglas (BPSG), Fluorsilikatglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 1902 kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik aufgebracht werden. In einigen Ausführungsformen kann die Vorrichtung 300 nach der Bildung der ILD-Schicht 1902 einem Prozess mit hohem thermischen Budget unterzogen werden, um die ILD-Schicht 1902 zu tempern.
  • In manchen Beispielen kann nach dem Abscheiden der ILD-Schicht 1902 (und/oder der CESL 1904 oder anderer dielektrischer Schichten) ein Planarisierungprozess durchgeführt werden, um eine obere Fläche der Gatestapel 903, 905, 907 freizulegen. Ein Planarisierungsprozess umfasst zum Beispiel einen CMP-Prozess, welcher Abschnitte der ILD-Schicht 1902 (und der CESL 1904, falls vorhanden), welche über den Gatestapeln 903, 905, 907 angeordnet sind, entfernt, und planarisiert eine obere Fläche der Vorrichtung 300. Zusätzlich kann der CMP-Prozess die Hartmaskenschichten 908, 910, welche über den Gatestapeln 903, 905, 907 angeordnet sind, entfernen, um die darunterliegende Elektrodenschicht 906, wie zum Beispiel eine Polysiliziumelektrodenschicht, der Dummy-Gates freizulegen.
  • Das Verfahren 200 setzt sich dann bei Block 226 fort, wo das Dummy-Gate entfernt wird. Bezugnehmend auf das Beispiel der 20A/20B/20C und 21A/21B/21C kann in einer Ausführungsform von Block 226 die freigelegte Elektrodenschicht 906 der Gatestapel 903, 905, 907 durch einen geeigneten Ätzprozess entfernt werden. Die 21A/21B/21C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt CC' von 1 definierten Ebene bereit. In verschiedenen Ausführungsformen kann die Elektrodenschicht 906 unter Verwendung einer Nassätzung, einer Trockenätzung oder einer Kombination davon geätzt werden. In einigen Ausführungsformen, und als ein Ergebnis des Entfernens der Elektrodenschicht 906, wird die darunterliegende dielektrische Schicht 904 freigelegt.
  • Das Verfahren 200 setzt sich bei Block 228 fort, wo die dielektrische Gatestapelschicht und darunterliegende SiGe-Schichten entfernt werden. Bezugnehmend auf das Beispiel der 21A/21B/21C und 22A/22B/22C kann in einer Ausführungsform von Block 228 die freigelegte dielektrische Schicht 904 der Gatestapel 903, 905, 907 zunächst durch einen geeigneten Ätzprozess, wie zum Beispiel eine Nassätzung, eine Trockenätzung oder eine Kombination davon, entfernt werden. Die 22A/22B/22C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt CC' von 1 definierten Ebene bereit. Nach der Entfernung der dielektrischen Schicht 904, und in einer weiteren Ausführungsform von Block 228, wird eine selektive Entfernung der SiGe-Schichten (aufweisend die Finnenüberzugsschicht 702 und die epitaxialen Schichten 310) im Kanalbereich des GAA-Transistors in jedem der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 durchgeführt. In einigen Ausführungsformen werden die SiGe-Schichten von den Finnen 304 innerhalb eines Grabens, welcher durch das Entfernen der Dummy-Gateelektrodenschicht 906 und der dielektrischen Schicht 904 geschaffen worden ist, entfernt. In verschiedenen Beispielen werden die SiGe-Schichten (aufweisend die Finnenüberzugsschicht 702 und die epitaxialen Schichten 310) von den freigelegten Finnen 304 unter Verwendung eines selektiven Nassätzprozesses entfernt. In einigen Ausführungsformen umfasst das selektive Nassätzen Ammoniak und/oder Ozon. Nur als ein Beispiel umfasst das selektive Nassätzen Tetramethylammoniumhydroxid (TMAH). In einer Ausführungsform sind die Finnenüberzugsschicht 702 und die epitaxialen Schichten 310 aus SiGe gebildet, und die epitaxialen Schichten 308 sind aus Silizium gebildet, was das selektive Entfernen der SiGe-Schichten ermöglicht. Es ist festzuhalten, dass nach dem selektiven Entfernen der SiGe-Schichten Spalten zwischen den benachbarten Halbleiterkanalschichten im Kanalbereich gebildet werden können (zum Beispiel die Spalten 2202 zwischen den epitaxialen Schichten 308). In manchen Beispielen kann das selektive Entfernen der SiGe-Schichten, wie oben beschrieben, als ein Halbleiterkanalschicht-Freigabeprozess bezeichnet werden.
  • Das Verfahren 200 setzt sich dann bei Block 230 fort, wo eine Gatestruktur gebildet wird. Bezugnehmend auf die 23A/23B/23C und 24A/24B/24C wird in einer Ausführungsform von Block 230 eine Gatestruktur in jedem der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 gebildet. Die 23A/23B/23C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt CC' von 1 definierten Ebene bereit, und die 24A/24B/24C stellen Querschnittsansichten einer Ausführungsform der Halbleitervorrichtung 300 entlang einer Ebene im Wesentlichen parallel zu einer durch den Schnitt AA' von 1 definierten Ebene bereit. Die hierin beschriebenen Gatestrukturen können einen Gatestapel mit hohem K beziehungsweise einen Metallgatestapel aufweisen, jedoch sind auch andere Zusammensetzungen möglich. In einigen Ausführungsformen können die Gatestrukturen das Gate bilden, welches den Mehrfachkanälen bereitgestellt durch die Mehrzahl freigelegter Halbleiterkanalschichten (den freigelegten epitaxialen Schichten 308, zwischen denen jetzt Spalten angeordnet sind) in den Kanalbereichen der GAA-Transistoren in jedem der analogen, Kern- und SRAM-Vorrichtungsbereichen der Vorrichtung 300 zugeordnet ist. In einigen Ausführungsformen wird ein Gatedielektrikum innerhalb des Grabens der GAA-Transistoren in jedem der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Vorrichtung 300 bereitgestellt durch die Entfernung des Dummy-Gates und/oder durch die Freigabe der Halbleiterkanalschichten gebildet, wie oben beschrieben. In verschiedenen Ausführungsformen weist das Gatedielektrikum eine Grenzflächenschicht (IL) 2302 und eine dielektrische Gateschicht mit hohem K 2304 gebildet über der Grenzflächenschicht 2302 auf. In einigen Ausführungsformen weist das Gatedielektrikum eine Gesamtdicke von ungefähr 1-5 nm auf. Die hierin verwendeten und beschriebenen Gatedielektrika mit hohem K enthalten dielektrische Materialien mit einer hohen Dielektrizitätskonstante, welche zum Beispiel höher ist als jene von thermischem Siliziumoxid (~3,9).
  • In einigen Ausführungsformen kann die Grenzflächenschicht 2302 ein dielektrisches Material, wie zum Beispiel Siliziumoxid (SiO2), HfSiO oder Siliziumoxynitrid (SiON) enthalten. Die Grenzflächenschicht 2302 kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die dielektrische Gateschicht mit hohem K 2304 kann eine dielektrische Schicht mit hohem K, wie zum Beispiel Hafniumoxid (HfO2), enthalten. Alternativ dazu kann die dielektrische Gateschicht mit hohem K 2304 andere Dielektrika mit hohem K enthalten, wie zum Beispiel TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, A10, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), Kombinationen davon oder andere geeignete Materialien. Die dielektrische Gateschicht mit hohem K 2304 kann durch ALD, physikalische Dampfabscheidung (PVD), CVD, Oxidation und/oder andere geeignete Verfahren gebildet werden.
  • In einer weiteren Ausführungsform von Block 230 wird ein Metallgate mit einer Metallschicht 2306 über dem Gatedielektrikum (zum Beispiel über der IL 2302 und der dielektrischen Gateschicht mit hohem K 2304) gebildet. Die Metallschicht 2306 kann ein Metall, eine Metalllegierung oder ein Metallsilizid enthalten. Darüber hinaus kann die Bildung des Gatedielektrikums/Metallgatestapels Abscheidungen zum Bilden verschiedener Gate-Materialien, eine oder mehrere Auskleidungsschichten sowie einen oder mehrere CMP-Prozesse zum Entfernen überschüssiger Gate-Materialien und damit zur Planarisierung einer oberen Fläche der Vorrichtung 300 umfassen.
  • In einigen Ausführungsformen kann die Metallschicht 2306 eine einzelne Schicht, oder alternativ dazu eine Mehrschichtstruktur, wie zum Beispiel verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit zum Verbessern der Vorrichtungsleistung (Austrittsarbeitsmetallschicht), eine Auskleidungsschicht, eine Benetzungsschicht, eine Haftschicht, eine Metalllegierung oder ein Metallsilizid, aufweisen. Als ein Beispiel kann die Metallschicht 2306 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, andere geeignete metallische Materialien oder eine Kombination davon enthalten. In verschiedenen Ausführungsformen kann die Metallschicht 2306 durch ALD, PVD, CVD, Elektronenstrahl-Verdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Metallschicht 2306 für die N-Transistoren und die P-Transistoren, welche verschiedene Metallschichten verwenden können, gebildet werden. Darüber hinaus kann die Metallschicht 2306 eine N- oder eine P-Austrittsarbeit bereitstellen, welche als eine Transistor- (zum Beispiel GAA-Transistor-) Gateelektrode dienen kann, und in mindestens einigen Ausführungsformen kann die Metallschicht 2306 eine Polysiliziumschicht aufweisen. In Bezug auf die gezeigten und erörterten GAA-Transistoren weist die Gatestruktur Abschnitte auf, welche zwischen jeder der epitaxialen Schichten 308, welche jeweils Halbleiterkanalschichten für die GAA-Transistoren schaffen, angeordnet sind.
  • In verschiedenen Ausführungsformen können die durch die epitaxialen Schichten 308 gebildeten Kanalbereiche, welche die Halbleiterkanalschichten definieren, eine Vielzahl von Abmessungen innerhalb jedes der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 aufweisen. In Betracht gezogen wird zum Beispiel eine allgemeine Dickenabmessung ‚T1‘ und eine allgemeine Breitenabmessung ‚W1‘ der epitaxialen Schichten 308 von einer Endansicht der epitaxialen Schichten 308 (zum Beispiel den 23A/23B/23C). In einigen Ausführungsformen können die epitaxialen Schichten 308 eine Dickenabmessung ‚T1‘ in einem Bereich von ungefähr 4-8 nm in jedem der analogen, der Kern- und der SRAM-Vorrichtungsbereiche der Halbleitervorrichtung 300 aufweisen. In manchen Beispielen können die epitaxialen Schichten 308 eine Breitenabmessung ‚W1‘ größer als oder gleich ungefähr 15 nm im analogen Vorrichtungsbereich (23A), in einem Bereich von ungefähr 10 - 60 nm im Kernvorrichtungsbereich (CORE) (23B) und in einem Bereich von ungefähr 6-20 nm im SRAM-Vorrichtungsbereiche (23C) der Halbleitervorrichtung 300 aufweisen. Darüber hinaus können die epitaxialen Schichten 308 unter Berücksichtigung einer allgemeinen Längenabmessung ‚L1‘ der epitaxialen Schichten 308 (zum Beispiel bezugnehmend auf die 24A/24B/24C) eine Längenabmessung ‚L1‘ größer als ungefähr 20 nm im analogen Vorrichtungsbereich (24A), weniger als oder ungefähr gleich 20 nm im Kernvorrichtungsbereich (CORE) (24B) und weniger als oder ungefähr gleich 20 nm im SRAM-Vorrichtungsbereich (24C) der Halbleitervorrichtung 300 aufweisen. In manchen Fällen ist ein Abstand/Spalt zwischen benachbarten Halbleiterkanalschichten (epitaxialen Schichten 308) gleich ungefähr 4-8 nm (zum Beispiel bestimmt durch eine Dicke der freigelegten epitaxialen Schichten 310).
  • Zusätzlich dazu gibt es aufgrund des zweistufigen STI-Vertiefungsprozesses (Blöcke 206 und 208 des Verfahrens 200) und der daraus resultierenden epitaxialen Schichten 308, 310, welche innerhalb der STI-Merkmale 402A (zum Beispiel innerhalb des Kernvorrichtungsbereichs) eingebettet bleiben, einen STI-Versatz ‚S1‘ zwischen den STI-Merkmalen 402A im Kernvorrichtungsbereich und den STI-Merkmalen 402B in den analogen/SRAM-Vorrichtungsbereichen. In einigen Ausführungsformen ist der STI-Versatz ‚S1‘ größer als die oder gleich der Dicke eines einzelnen Paares epitaxialer Schichten 308, 310. Im Allgemeinen kann der STI-Versatz ‚S1‘ gleich einer Dicke einer Gesamtanzahl epitaxialer Schichten 308, 310 sein, welche innerhalb der STI-Merkmale 402A des Kernvorrichtungsbereichs eingebettet (oder nicht freigegeben) bleiben. In manchen Fällen liegt der STI-Versatz ‚S1‘ in einem Bereich von ungefähr 8 - 16 nm. In manchen Beispielen kann die Anzahl eingebetteter (nicht freigegebener) epitaxialer Schichten 308, 310 (zum Beispiel gekennzeichnet durch die Linie 2308) im Kernvorrichtungsbereich größer oder gleich einem (1) Paar epitaxialer Schichten 308, 310 sein. In verschiedenen Ausführungsformen kann es weder im analogen noch im SRAM-Vorrichtungsbereich der Halbleitervorrichtung 300 eingebettete (freigegebene) epitaxiale Schichten 308, 310 geben.
  • Ebenso, und wiederum aufgrund des zweistufigen Vertiefungsprozesses, gibt es einen Source-/Drain-Versatz ‚S2‘ zwischen den Source-/Drain-Merkmalen 1802 im Kernvorrichtungsbereich und den Source-/Drain-Merkmalen 1702 in den analogen/SRAM-Vorrichtungsbereichen. In einigen Ausführungsformen ist der Source-/Drain-Versatz ‚S2‘ größer als die oder gleich der Dicke eines einzelnen Paares epitaxialer Schichten 308, 310. Im Allgemeinen kann der Source-/Drain-Versatz ‚S2‘ gleich einer Dicke einer Gesamtanzahl epitaxialer Schichten 308, 310 sein, welche innerhalb der STI-Merkmale 402A des Kernvorrichtungsbereichs (zum Beispiel während des zweiten Source-/Drain-Ätzprozesses von Block 218) eingebettet oder ungeätzt bleiben. In manchen Fällen liegt der Source-/Drain-Versatz `S2' in einem Bereich von ungefähr 8 - 16 nm. In manchen Beispielen kann die Anzahl ungeätzter epitaxialer Schichten 308, 310 (zum Beispiel gekennzeichnet durch die Linie 2408) in Source-/Drain-Bereichen des Kernvorrichtungsbereichs und unter den Source-/Drain-Merkmalen 1802 größer oder gleich einem (1) Paar epitaxialer Schichten 308, 310 sein.
  • Das Verfahren 200 setzt sich dann bei Block 232 fort, wo ein Metallgate-Schneidprozess durchgeführt wird. Bezugnehmend auf die 23A/23B/23C kann in einer Ausführungsform von Block 232 und nach dem Bilden der Metallschicht 2306 zum Beispiel ein Metallgate-Schneidprozess durchgeführt werden, um die Metallschichten 2306 benachbarter Strukturen zu isolieren. Als ein Beispiel können zunächst ein Fotolithografie- und ein Ätzprozess durchgeführt werden, um einen Abschnitt der Metallschicht 2306 in einem Metallgate-Schnittbereich 2310 zu entfernen. In einigen Ausführungsformen kann das Entfernen des Abschnitts der Metallschicht 2306 im Metallgate-Schnittbereich 2310 einen Graben bilden, welcher das darunterliegende zweite Material 806 des Doppelschicht-Dielektrikums 802 freilegt. Danach kann in verschiedenen Beispielen ein Metallgate-Schnittmaterial 2312 innerhalb des Grabens abgeschieden werden, um die Metallschichten 2306 von benachbarten Strukturen elektrisch zu isolieren. In einigen Ausführungsformen enthält das Metallgate-Schnittmaterial 2312 ein Material auf Nitridbasis abgeschieden durch ALD, CVD, PVD oder einen anderen geeigneten Prozess. In manchen Fällen kann nach dem Abscheiden des Metallgate-Schnittmaterials 2312 ein CMP-Prozess durchgeführt werden, um überschüssiges Material zu entfernen und eine obere Fläche der Vorrichtung 300 zu planarisieren.
  • In einigen Ausführungsformen können auch Kontaktmerkmale gebildet werden. In einigen Ausführungsformen kann zum Beispiel ein Abschnitt der Metallschicht 2306 zurückgeätzt werden und eine Wolfram- (W-) Schicht oder eine fluorfreie W- (FFW-) Schicht kann über der zurückgeätzten Metallschicht 2306 abgeschieden/aufgebracht werden. In verschiedenen Beispielen kann die W-Schicht oder die FFW-Schicht als eine Ätzstoppschicht dienen und kann auch einen verringerten Kontaktwiderstand (zum Beispiel zur Metallschicht 2306) schaffen. In manchen Fällen kann eine selbstausgerichtete Kontaktschicht über der W-Schicht oder der FFW-Schicht gebildet werden, wobei die selbstausgerichtete Kontaktschicht ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, Kombinationen davon oder ein anderes geeignetes Material, enthalten kann. In verschiedenen Ausführungsformen werden Source-/Drain-Kontakte gebildet, um Kontakt zu den Source-/Drain-Merkmalen 1702, 1802 zu schaffen, und Durchkontaktierungen können gebildet werden, um eine elektrische Verbindung zu den Source-/Drain-Kontakten zu schaffen. In einigen Ausführungsformen kann auch eine Metallkontakt-Ätzstoppschicht (MCESL) und eine ILD-Schicht gebildet werden.
  • Im Allgemeinen kann die Halbleitervorrichtung 300 weiterer Bearbeitung unterzogen werden, um verschiedene im Fachgebiet bekannte Merkmale und Bereiche zu bilden. Zum Beispiel kann eine nachfolgende Bearbeitung Kontaktöffnungen, Kontaktmetall sowie verschiedene Kontakte/Durchkontaktierungen/Leitungen und Mehrfachschichtverbindungsmerkmale (zum Beispiel Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 302 bilden, welche dafür ausgelegt sind, die verschiedenen Merkmale zu verbinden um eine Funktionsschaltung zu bilden, welche eine oder mehrere Mehrfachgatevorrichtungen (zum Beispiel einen oder mehrere GAA-Transistoren) aufweisen kann. In einer Weiterentwicklung des Beispiels kann eine Mehrschichtverbindung vertikale Verbindungen, wie zum Beispiel Durchkontaktierungen oder Kontakte, und horizontale Verbindungen, wie zum Beispiel Metallleitungen, aufweisen. Die verschiedenen Verbindungsmerkmale können verschiedene leitfähige Materialien, wie zum Beispiel Kupfer, Wolfram und/oder Silizid, einsetzen. In einem Beispiel wird ein Damaszener- und/oder ein Doppeldamaszenerprozess dazu verwendet, eine Mehrschichtverbindungsstruktur in Zusammenhang mit Kupfer zu bilden. Ferner können zusätzliche Prozessschritte vor, während und nach dem Verfahren 200 umgesetzt werden, und manche oben beschriebenen Prozessschritte können im Einklang mit verschiedenen Ausführungsformen des Verfahrens 200 ersetzt oder weggelassen werden. Während das Verfahren 200 als die Vorrichtung 300 mit einem GAA-Transistor gezeigt und beschrieben worden ist, versteht sich, dass auch andere Vorrichtungskonfigurationen möglich sind. In einigen Ausführungsformen kann das Verfahren 200 dazu verwendet werden, FinFET-Vorrichtungen oder andere Mehrfachgatevorrichtungen herzustellen.
  • In Bezug auf die hierin bereitgestellte Beschreibung sind Verfahren und Strukturen zum Bereitstellen von Mehrfachgatevorrichtungen (zum Beispiel GAA-Transistoren) mit einer Anzahl von Halbleiterkanalschichten ausgewählt basierend auf der durch die Mehrfachgatevorrichtung umgesetzte Vorrichtungsart offenbart. In einigen Ausführungsformen können Kern- (Logik-) Vorrichtungen unter Verwendung einer im Vergleich zu SRAM- und analogen Vorrichtungen geringeren Anzahl von Halbleiterkanalschichten umgesetzt werden, während sowohl SRAM- als auch analoge Vorrichtungen unter Verwendung einer im Vergleich zu Kern- (Logik-) Vorrichtungen größeren Anzahl von Halbleiterkanalschichten umgesetzt werden können. In manchen Beispielen können Kern- (Logik-) Vorrichtungen unter Verwendung einer geringeren Anzahl von Halbleiterkanalschichten umgesetzt werden, um die Gesamtkapazität der Vorrichtung zu verringern und eine erhöhte Vorrichtungsgeschwindigkeit bereitzustellen. Alternativ dazu können in verschiedenen Ausführungsformen SRAM-Vorrichtungen unter Verwendung einer größeren Anzahl von Halbleiterkanalschichten umgesetzt werden, um einen erhöhten Zellenstrom bereitzustellen. In einigen Ausführungsformen können analoge Vorrichtungen unter Verwendung einer größeren Anzahl von Halbleiterkanalschichten umgesetzt werden, um eine erhöhte Zellenkapazität bereitzustellen. In manchen Beispielen kann die Anzahl von Halbleiterkanalschichten für eine Kern- (Logik-) Vorrichtung kleiner oder gleich drei (3) sein, und die Anzahl von Halbleiterkanalschichten sowohl für SRAM- als auch für analoge Vorrichtungen kann größer oder gleich vier (4) sein. Im Allgemeinen stellen Ausführungsformen der vorliegenden Offenbarung durch Bereitstellen von Mehrfachgatevorrichtungen mit einer Anzahl von Halbleiterkanalschichten ausgewählt basierend auf der umgesetzten Vorrichtungsart (zum Beispiel Kern-, SRAM- oder analoge Vorrichtung) Verfahren und Vorrichtungsstrukturen bereit, welche imstande sind, die unterschiedlichsten Leistungsanforderungen einer Vielzahl verschiedener Vorrichtungsarten gleichzeitig zu erfüllen. Fachleute werden problemlos erkennen, dass die hierin beschriebenen Verfahren und Strukturen auf eine Vielzahl anderer Halbleitervorrichtungen angewendet werden können, um nützlicherweise ähnliche Vorteile von derartigen anderen Vorrichtungen zu erzielen.
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Die Unteransprüche geben weitere Ausführungsformen der Erfindung wieder.
  • Das Vorstehende stellt Merkmale mehrerer Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können.

Claims (17)

  1. Verfahren (200) zum Herstellen einer Halbleitervorrichtung (100, 300), umfassend: Bereitstellen einer ersten Finne (304) in einem Bereich einer ersten Vorrichtungsart und einer zweiten Finne (304) in einem Bereich einer zweiten Vorrichtungsart, wobei sowohl die erste als auch die zweite Finne eine Mehrzahl von Halbleiterkanalschichten (308) aufweist; Durchführen einer zweistufigen Vertiefung eines Grabenisolations-, STI-, Bereichs (402) auf gegenüberliegenden Seiten sowohl der ersten als auch der zweiten Finne (304), um eine erste Anzahl von Halbleiterkanalschichten (308) der Mehrzahl von Halbleiterkanalschichten der ersten Finne (304) im Bereich der ersten Vorrichtungsart und eine zweite Anzahl von Halbleiterkanalschichten (308) der Mehrzahl von Halbleiterkanalschichten der zweiten Finne (304) im Bereich der zweiten Vorrichtungsart freizulegen, wobei die zweite Anzahl von Halbleiterkanalschichten (308) größer ist als die erste Anzahl von Halbleiterkanalschichten (308); nach dem Durchführen der zweistufigen Vertiefung des STI-Bereichs (402), Bilden eines Doppelschicht-Dielektrikums (802) über dem STI-Bereich (402A, 402B) und auf gegenüberliegenden Seiten sowohl der ersten als auch der zweiten Finne (304); nach dem Bilden des Doppelschicht-Dielektrikums (802), Bilden von Dummy-Gatestrukturen (903, 905, 907) über der ersten Finne, der zweiten Finne und dem Doppelschicht-Dielektrikum (802) im Bereich der ersten Vorrichtungsart und im Bereich der zweiten Vorrichtungsart; nach dem Bilden der Dummy-Gatestrukturen (903, 905, 907), Bilden von Source-/Drain-Merkmalen (1702, 1802) innerhalb des Bereichs der ersten Vorrichtungsart und innerhalb des Bereichs der zweiten Vorrichtungsart, nach dem Bilden der Source-/Drain-Merkmale (1702, 1802), Bilden einer dielektrischen Zwischenschicht (1902) über den Source-/Drain-Merkmalen (1702, 1802), über dem Doppelschicht-Dielektrikum und auf gegenüberliegenden Seiten der jeweiligen Dummy-Gatestrukturen (903, 905, 907); nach dem Bilden der dielektrischen Zwischenschicht (1902), Entfernen der Dummy-Gatestrukturen (903, 905, 907) und Bilden einer ersten Gatestruktur (2302, 2304, 2306) im Bereich der ersten Vorrichtungsart und einer zweiten Gatestruktur (2302, 2304, 2306) im Bereich der zweiten Vorrichtungsart, wobei die erste Gatestruktur über der ersten Finne (304) mit der ersten Anzahl freigelegter Halbleiterkanalschichten (308) gebildet wird, wobei die zweite Gatestruktur über der zweiten Finne (304) mit der zweiten Anzahl von freigelegten Halbleiterkanalschichten (308) gebildet wird.
  2. Verfahren (200) nach Anspruch 1, wobei ein erster Schritt der zweistufigen Vertiefung die erste Anzahl von Halbleiterkanalschichten (308) sowohl der ersten Finne (304) im Bereich der ersten Vorrichtungsart als auch der zweiten Finne (304) im Bereich der zweiten Vorrichtungsart freilegt und wobei ein zweiter Schritt der zweistufigen Vertiefung mindestens eine zusätzliche Halbleiterkanalschicht (308) der zweiten Finne im Bereich der zweiten Vorrichtungsart freilegt, um die zweite Anzahl freigelegter Halbleiterkanalschichten zu schaffen.
  3. Verfahren (200) nach Anspruch 1 oder 2, wobei nach der zweistufigen Vertiefung mindestens eine Halbleiterkanalschicht (308) der ersten Finne (304) innerhalb des STI-Bereichs (402A) des Bereichs der ersten Vorrichtungsart eingebettet bleibt.
  4. Verfahren (200) nach einem der vorstehenden Ansprüche, wobei die Halbleiterkanalschichten (308) der ersten Finne und der zweiten Finne eine Dicke von 4 nm bis 8 nm aufweisen.
  5. Verfahren (200) nach einem der vorstehenden Ansprüche, wobei der Bereich der ersten Vorrichtungsart einen Kernvorrichtungsbereich (CORE) aufweist und wobei der Bereich der zweiten Vorrichtungsart einen analogen Vorrichtungsbereich (ANALOG) oder einen statischen Direktzugriffsspeicher-Vorrichtungsbereich (SRAM) aufweist.
  6. Verfahren (200) nach einem der vorstehenden Ansprüche, wobei die erste Gatestruktur (2302, 2304, 2306) einem ersten Transistor entspricht, wobei die zweite Gatestruktur (2302, 2304, 2306) einem zweiten Transistor entspricht und wobei der erste und der zweite Transistor jeweils Rundum-Gate-Transistoren aufweisen.
  7. Verfahren (200) nach einem der vorstehenden Ansprüche, wobei das Doppelschicht-Dielektrikum (802) eine dielektrische Schicht (804) mit niedrigem K, welche über dem STI-Bereich (402) angeordnet ist, und eine dielektrische Schicht (806) mit hohem K, welche über der dielektrischen Schicht mit niedrigem K angeordnet ist, aufweist.
  8. Verfahren (200) nach einem der vorstehenden Ansprüche, wobei das Bilden der Source-/Drain-Merkmale (1702, 1802) umfasst: nach dem Durchführen der zweistufigen Vertiefung des STI-Bereichs (402) und vor dem Bilden der ersten und der zweiten Gatestruktur (2302, 2304, 2306), Ätzen von Source-/Drain-Bereichen des Bereichs der zweiten Vorrichtungsart zum Entfernen erster Abschnitte der zweiten Anzahl freigelegter Halbleiterkanalschichten (308) zum Bilden eines ersten Grabens (1104) in den Source-/Drain-Bereichen des Bereichs der zweiten Vorrichtungsart; und nach dem Ätzen der Source-/Drain-Bereiche des Bereichs der zweiten Vorrichtungsart, Ätzen von Source-/Drain-Bereichen des Bereichs der ersten Vorrichtungsart zum Entfernen erster Abschnitte der ersten Anzahl freigelegter Halbleiterkanalschichten (308) zum Bilden eines zweiten Grabens (1304) in den Source-/Drain-Bereichen des Bereichs der ersten Vorrichtungsart.
  9. Verfahren (200) nach Anspruch 8, wobei das Bilden der Source-/Drain-Merkmale (1702, 1802) ferner umfasst: nach dem Bilden des ersten und des zweiten Grabens (1104, 1304), epitaxiales Aufwachsen der Source-/Drain-Merkmale (1702, 1802) innerhalb sowohl des ersten als auch des zweiten Grabens, wobei die im ersten Graben (1104) aufgewachsenen Source-/Drain-Merkmale (1702) zweite Abschnitte der zweiten Anzahl freigelegter Halbleiterkanalschichten (308), welche unter der zweiten Gatestruktur (2302, 2304, 2306) angeordnet sind, kontaktieren und wobei die im zweiten Graben (1304) aufgewachsenen Source-/Drain-Merkmale (1802) zweite Abschnitte der ersten Anzahl freigelegter Halbleiterkanalschichten (308), welche unter der ersten Gatestruktur (2302, 2304, 2306) angeordnet sind, kontaktieren.
  10. Verfahren (200) zum Herstellen einer Halbleitervorrichtung (100, 300), umfassend: Bereitstellen einer Mehrzahl von Finnen (304), die sich von einem Substrat (302) erstrecken, wobei jede der Mehrzahl von Finnen einen Stapel epitaxialer Schichten (308, 310) mit einer Mehrzahl einer ersten Art von Schichten (308) und eine Mehrzahl einer zweiten Art von Schichten (310) aufweist; Bilden einer Mehrzahl von Grabenisolations-, STI-, Merkmalen (402), welche zwischen der Mehrzahl von Finnen (304) angeordnet sind; Durchführen eines ersten STI-Vertiefungsprozesses zum Freilegen einer ersten Anzahl sowohl der ersten als auch der zweiten Art von Schichten (308, 310) innerhalb der Mehrzahl von Finnen (304), wobei eine zweite Anzahl sowohl der ersten als auch der zweiten Art von Schichten nach dem ersten STI-Vertiefungsprozess innerhalb der STI-Merkmale (402A) eingebettet bleibt; Durchführen eines zweiten STI-Vertiefungsprozesses zum Freilegen der zweiten Anzahl sowohl der ersten als auch der zweiten Art von Schichten (308, 310) in einem ersten Bereich der Halbleitervorrichtung (100, 300), wobei die zweite Anzahl sowohl der ersten als auch der zweiten Art von Schichten nach dem zweiten STI-Prozess innerhalb der STI-Merkmale (402A) in einem zweiten Bereich der Halbleitervorrichtung eingebettet bleibt; nach dem Durchführen des zweiten STI-Vertiefungsprozesses, Bilden eines Doppelschicht-Dielektrikums (802) über den STI-Merkmalen (402B) in dem ersten Bereich der Halbleitervorrichtung (100, 300) und über den STI-Merkmalen (402A) in dem zweiten Bereich der Halbleitervorrichtung jeweils auf gegenüberliegenden Seiten der Finnen (304); nach dem Bilden des Doppelschicht-Dielektrikums (802), Planarisieren einer oberen Fläche der Halbleitervorrichtung (100, 300); und Bilden einer Dummy-Gatestruktur (903, 905, 907) auf der planarisierten oberen Fläche der Halbleitervorrichtung (100, 300).
  11. Verfahren (200) nach Anspruch 10, wobei der erste Bereich einen analogen Vorrichtungsbereich (ANALOG) oder einen statischen Direktzugriffsspeicher-Vorrichtungsbereich (SRAM) aufweist und wobei der zweite Bereich einen Kernvorrichtungsbereich (CORE) aufweist.
  12. Verfahren (200) nach Anspruch 10 oder 11, ferner umfassend: nach Entfernen der Dummy-Gatestruktur (903, 905, 907), selektives Entfernen eines Abschnitts jeder der Mehrzahl der zweiten Art von Schichten (310), welche durch den ersten und den zweiten Vertiefungsprozess freigelegt worden sind innerhalb sowohl des ersten Bereichs als auch des zweiten Bereichs der Halbleitervorrichtung (100, 300) zum Bilden von Spalten (2202) zwischen benachbarten Schichten der Mehrzahl der ersten Art von Schichten (308).
  13. Verfahren (200) nach Anspruch 12, ferner umfassend: nach dem selektiven Entfernen des Abschnitts jeder der Mehrzahl der zweiten Art von Schichten (310), Bilden eines Abschnitts einer Gatestruktur (2302, 2304, 2306) innerhalb jeder der Spalten zwischen benachbarten Schichten der Mehrzahl der ersten Art von Schichten (308).
  14. Verfahren (200) nach einem der Ansprüche 10 bis 13, wobei sowohl die freigelegte erste als auch die freigelegte zweite Anzahl der ersten Art von Schichten (308) einem Transistor zugeordnete Kanalschichten (308) sowohl im ersten als auch im zweiten Bereich aufweist und wobei eine erste Anzahl von Kanalschichten im ersten Bereich größer ist, als eine zweite Anzahl von Kanalschichten im zweiten Bereich.
  15. Verfahren (200) nach Anspruch 14, wobei der Transistor sowohl im ersten als auch im zweiten Bereich einen Rundum-Transistor aufweist.
  16. Halbleitervorrichtung (100, 300), aufweisend: einen ersten Transistor in einem Bereich einer ersten Vorrichtungsart eines Substrats (302), wobei der erste Transistor eine erste Gatestruktur (2302, 2304, 2306) und ein zu der ersten Gatestruktur benachbartes erstes Source-/Drain-Merkmal (1802) aufweist; und einen zweiten Transistor in einem Bereich einer zweiten Vorrichtungsart des Substrats (302), wobei der zweite Transistor eine zweite Gatestruktur (2302, 2304, 2306) und ein zu der zweiten Gatestruktur benachbartes zweites Source-/Drain-Merkmal (1702) aufweist; wobei der erste Transistor eine erste Finne (304) mit einer ersten Anzahl von Halbleiterkanalschichten (308) oberhalb eines ersten Grabenisolations-, STI-, Bereichs (402A) und in seitlichem Kontakt mit dem ersten Source-/Drain-Merkmal (1802) aufweist, wobei der zweite Transistor eine zweite Finne (304) mit einer zweiten Anzahl von Halbleiterkanalschichten (308) oberhalb eines zweiten STI-Bereichs (402B) und in seitlichem Kontakt mit dem zweiten Source-/Drain-Merkmal (1702) aufweist, wobei die erste Anzahl von Halbleiterkanalschichten kleiner ist als die zweite Anzahl von Halbleiterkanalschichten, wobei eine dritte Anzahl von Halbleiterkanalschichten der ersten Finne innerhalb des ersten STI-Bereichs eingebettet ist und wobei die dritte Anzahl gleich der Differenz der zweiten Anzahl und der ersten Anzahl ist; die Halbleitervorrichtung ferner aufweisend: ein erstes Doppelschicht-Dielektrikum (802) über dem ersten STI-Bereich (402A) und an gegenüberliegenden Seiten der ersten Gatestruktur (2302, 2304, 2306); ein zweites Doppelschicht-Dielektrikum (802) über dem zweiten STI-Bereich (402B) und an gegenüberliegenden Seiten der zweiten Gatestruktur (2302, 2304, 2306); und eine dielektrische Zwischenschicht (1902) über dem ersten Source-/Drain-Merkmal (1802), dem zweiten Source-Drain-Merkmal (1702), dem ersten Doppelschicht-Dielektrikum (802), dem zweiten Doppelschicht-Dielektrikum (802) und auf gegenüberliegenden Seiten jeweils der ersten Gatestruktur (2302, 2304, 2306) und der zweiten Gatestruktur (2302, 2304, 2306); wobei das erste Doppelschicht-Dielektrikum (802) ein erstes Material (804) und ein zweites Material (806) aufweist, wobei das zweite Doppelschicht-Dielektrikum (802) das erste Material (804) und das zweite Material (806) aufweist und wobei sowohl in dem ersten Doppelschicht-Dielektrikum (802) als auch in dem zweiten Doppelschicht-Dielektrikum (802) das zweite Material (806) über dem ersten Material (804) angeordnet ist.
  17. Halbleitervorrichtung (100, 300) nach Anspruch 16, wobei eine erste obere Fläche des ersten STI-Bereich (402A) um einen Abstand gleich einer Dicke mindestens eines einzelnen Paars epitaxialer Si/SiGe-Schichten (308, 310) der ersten innerhalb des ersten STI-Bereichs eingebetteten Finne (304) von einer zweiten oberen Fläche des zweiten STI-Bereichs (402B) versetzt ist.
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