DE102018115909A1 - Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate - Google Patents

Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate Download PDF

Info

Publication number
DE102018115909A1
DE102018115909A1 DE102018115909.9A DE102018115909A DE102018115909A1 DE 102018115909 A1 DE102018115909 A1 DE 102018115909A1 DE 102018115909 A DE102018115909 A DE 102018115909A DE 102018115909 A1 DE102018115909 A1 DE 102018115909A1
Authority
DE
Germany
Prior art keywords
gate
dielectric
active fin
metal
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018115909.9A
Other languages
English (en)
Other versions
DE102018115909B4 (de
Inventor
Fang Chen
Jhon Jhy Liaw
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018115909A1 publication Critical patent/DE102018115909A1/de
Application granted granted Critical
Publication of DE102018115909B4 publication Critical patent/DE102018115909B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Die vorliegende Offenbarung stellt eine Ausführungsform einer Halbleiterstruktur bereit. Die Halbleiterstruktur enthält eine erste aktive Region und eine zweite aktiven Finnenregion, die aus einem Halbleitersubstrat extrudiert sind; ein Isolierstrukturelement, das in dem Halbleitersubstrat ausgebildet ist und zwischen der ersten und der zweiten aktiven Finnenregion angeordnet ist; ein dielektrisches Gate, das sich auf dem Isolierstrukturelement befindet; einen ersten Gate-Stapel, der sich auf der ersten aktiven Finnenregion befindet, und einen zweiten Gate-Stapel, der sich auf der zweiten aktiven Finnenregion befindet; ein erstes Source/Drain-Strukturelement, das in der ersten aktiven Finnenregion ausgebildet ist und zwischen dem ersten Gate-Stapel und dem dielektrischen Gate angeordnet ist; ein zweites Source/Drain-Strukturelement, das in der zweiten aktiven Finnenregion ausgebildet ist und zwischen dem zweiten Gate-Stapel und dem dielektrische Gate angeordnet ist; und ein Kontaktstrukturelement, das in einer ersten Zwischenschichtdielektrikum-Materialschicht ausgebildet ist und auf dem ersten und dem zweiten Source/Drain-Strukturelement sitzt und sich über das dielektrische Gate erstreckt.

Description

  • HINTERGRUND
  • Integrierte Schaltkreise werden heute mit hochentwickelten Technologien gefertigt, die kleinere Strukturelementgrößen ermöglichen, wie zum Beispiel 16 nm, 9 nm und 7 nm. Bei diesen hochentwickelten Technologien werden die Bauelemente (wie zum Beispiel Transistoren) immer kleiner, woraus sich verschiedene Probleme ergeben, wie zum Beispiel eine Überbrückung zwischen Kontakt und Gate. Darüber hinaus werden oft dreidimensionale Transistoren mit aktiven Finnenregionen gewünscht, um die Leistung der Bauelemente zu steigern. Diese dreidimensionalen Feldeffekttransistoren (FETs), die auf aktiven Finnenregionen gebildet werden, werden auch als FinFETs bezeichnet. FinFETs werden mit schmalen Finnenbreiten gewünscht, um eine Kurzkanalkontrolle zu ermöglichen, was zu kleineren S/D-Regionen führt als bei planaren FETs. Dadurch verschlechtert sich die Kontaktflächenmarge zwischen Kontakt und S/D weiter. Zusammen mit der Abwärtsskalierung der Bauelementgrößen wurde die Kontaktgröße kontinuierlich verkleinert, weil es für Gate-Abstände mit hoher Packungsdichte erforderlich wurde. Beim Verkleinern der Kontaktgröße, ohne den Kontaktwiderstand zu beeinflussen, gibt es Herausforderungen, wie zum Beispiel Materialintegrations-, Verarbeitungs- und Designbeschränkungen. Zu anderen Problemfragen gehören eine Verkürzung der Leitungsenden und die Überbrückung zwischen Leitungsende und Leitungsende, was entweder zu einer Öffnung der aktiven Verbindung zwischen Kontakt und Finne oder zu Stromlecks von Kontakt zu Kontakt (Brückenbildung) führt. Um die Verkürzung der Leitungsenden zu reduzieren, bedarf es einer Breiterer-Raum-Regel oder einer verstärkten Neuformung durch Optical Proximity Correction (OPC) am Leitungsende, was Auswirkungen auf die Zellengröße hat oder Brückenbildung in einem gegebenen Zellenabstand verursacht. Bei Finnen-Transistoren verschärft sich dieses Problem noch, weil aktive Finnenregionen sehr schmal sind. Insbesondere in den Logikschaltungen oder Speicherschaltungen müssen einige lokale Interconnect-Strukturelemente eine bessere Interconnect-Verbindung besitzen, ohne die Schaltkreisdichte zu verringern. Darum besteht Bedarf an einer Struktur und einem Verfahren für Finnentransistoren und Kontaktstrukturen, mit denen sich diese Probleme beheben lassen, um eine höhere Leistung und Zuverlässigkeit von Bauelementen zu erreichen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einigen Ausführungsformen.
    • 2A, 3A, 4A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A und 12A sind Draufsichten einer Halbleiterstruktur auf verschiedenen Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 2B, 3B, 4B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B und 12B sind Schnittansichten der Halbleiterstruktur auf verschiedenen Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 13 und 14 sind Schnittansichten der Halbleiterstruktur, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 15 und 16 sind Schnittansichten eines Gate-Stapels der Halbleiterstruktur, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 17 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleiterstruktur gemäß verschiedenen Aspekten der vorliegenden Offenbarung in einigen Ausführungsformen.
    • 18 und 19 sind Schnittansichten der Halbleiterstruktur auf verschiedenen Fertigungsstufen, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 20 ist eine Schnittansicht der Halbleiterstruktur, die gemäß einigen Ausführungsformen aufgebaut ist.
    • 21 ist eine Schnittansicht der Halbleiterstruktur, die gemäß einigen Ausführungsformen aufgebaut ist.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale verschiedener Ausführungsformen bereitstellt. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und sieht nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen vor. Des Weiteren kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen.
  • 1 ist ein Flussdiagramm 100 zum Herstellen einer Halbleiterstruktur 200, die Transistoren und ein lokales Interconnect-Strukturelement aufweist, das die benachbarte Transistoren koppelt, und die gemäß einigen Ausführungsformen aufgebaut ist. 2A-12B sind Draufsichten oder Schnittansichten der Halbleiterstruktur 200 auf verschiedenen Fertigungsstufen. In der vorliegenden Ausführungsform enthält die Halbleiterstruktur 200 Finnentransistoren und ein lokales Interconnect-Strukturelement, das die benachbarten Transistoren koppelt. Die Halbleiterstruktur 200 und das Verfahren 100 zu ihrer Herstellung werden im Folgenden zusammen mit Bezug auf die 1 bis 15 beschrieben.
  • Wie in den 2A und 2B gezeigt, beginnt das Verfahren 100 mit Block 102 durch Bereitstellen eines Halbleitersubstrats 202. 2A ist eine Draufsicht, und 2B ist eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. Das Halbleitersubstrat 202 enthält Silizium. In einigen anderen Ausführungsformen enthält das Substrat 202 Germanium, Silizium-Germanium oder andere zweckmäßige Halbleitermaterialien. Das Substrat 202 kann alternativ aus einem anderen geeigneten elementaren Halbleiter bestehen, wie zum Beispiel Diamant oder Germanium; einem geeigneten Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter, wie zum Beispiel Silizium-Germaniumcarbid, Gallium-Arsenphosphid oder Gallium-Indiumphosphid.
  • Das Halbleitersubstrat 202 enthält außerdem verschiedene dotierte Regionen, wie zum Beispiel n-Mulden und p-Mulden. In einer Ausführungsform enthält das Halbleitersubstrat 202 eine Epitaxie (oder epi)-Halbleiterschicht. In einer anderen Ausführungsform enthält das Halbleitersubstrat 202 eine vergrabene dielektrische Materialschicht zur Isolierung, die durch eine zweckmäßige Technologie gebildet wird, wie zum Beispiel eine Technologie, die als Separation by Implanted Oxygen (SIMOX) bezeichnet wird. In einigen Ausführungsformen kann das Substrat 202 ein Halbleiter-auf-Isolator sein, wie zum Beispiel Silizium-auf-Isolator (SOI).
  • Wir bleiben bei den 2A und 2B. Das Verfahren 100 schreitet zu einer Operation 104 voran, wo Flachgrabenisolierungs (Shallow Trench Isolation, STI)-Strukturelemente 204 auf dem Halbleitersubstrat 202 gebildet werden. In einigen Ausführungsformen werden die STI-Strukturelemente 204 gebildet durch: Ätzen, um Gräben zu bilden, Füllen der Gräben mit dielektrischem Material, und Polieren, um das überschüssige dielektrische Material zu entfernen und die Oberseite zu planarisieren. Ein oder mehrere Ätzprozesse werden auf dem Halbleitersubstrat 202 durch Öffnungen einer weichen Maske oder einer Hartmaske ausgeführt, die durch Lithografiestrukturierung und Ätzen gebildet werden. Die Bildung der STI-Strukturelemente 204 wird weiter unten gemäß einigen Ausführungsformen beschrieben.
  • In dem vorliegenden Beispiel wird eine Hartmaske auf dem Substrat 202 abgeschieden und wird durch einen Lithografieprozess strukturiert. Die Hartmaskenschichten enthalten ein Dielektrikum, wie zum Beispiel Halbleiteroxid, Halbleiternitrid, Halbleiteroxynitrid und/oder Halbleitercarbid, und in einer Ausführungsform enthält die Hartmaskenschicht einen Siliziumoxidfilm und einen Siliziumnitridfilm. Die Hartmaskenschicht kann durch thermisches Wachstum, Atomschichtabscheidung (ALD), chemisches Aufdampfen (CVD), Hochdichtes-Plasma-CVD (HDP-CVD) und andere geeignete Abscheidungsprozesse gebildet werden.
  • Eine Photoresistschicht (oder ein Resist), die dafür verwendet wird, die Finnenstruktur zu definieren, kann auf der Hartmaskenschicht gebildet werden. Eine Resistschicht enthält ein lichtempfindliches Material, das bewirkt, dass die Schicht eine Eigenschaftsänderung durchläuft, wenn sie Licht ausgesetzt wird, wie zum Beispiel ultraviolettem (UV) Licht, Tief-UV (DUV)-Licht oder extremem UV (EUV)-Licht. Diese Eigenschaftsänderung kann dafür verwendet werden, belichtete oder unbelichtete Abschnitte der Resistschicht durch einen genannten Entwicklungsprozess selektiv zu entfernen. Diese Vorgehensweise zum Bilden einer strukturierten Resistschicht wird auch als lithografisches Strukturieren bezeichnet.
  • In einer Ausführungsform wird die Resistschicht so strukturiert, dass die Abschnitte des Photoresistmaterials zurückbleiben, die über der Halbleiterstruktur 200 durch den Lithografieprozess angeordnet wurden. Nach dem Strukturieren des Resists wird ein Ätzprozess auf der Halbleiterstruktur 200 ausgeführt, um die Hartmaskenschicht zu öffnen, wodurch die Struktur von der Resistschicht zu der Hartmaskenschicht übertragen wird. Die verbliebene Resistschicht kann nach dem Strukturieren der Hartmaskenschicht entfernt werden. Ein Lithografieprozess enthält: Aufschleudern einer Resistschicht, weiches Brennen der Resistschicht, Ausrichten der Maske, Belichten, Brennen nach dem Belichten, Entwickeln der Resistschicht, Abspülen, und Trocknen (zum Beispiel Hartbrennen). Alternativ kann ein lithografischer Prozess implementiert werden, ergänzt oder ersetzt durch andere Verfahren, wie zum Beispiel maskenlose Fotolithografie, Elektronenstrahlschreiben und Ionenstrahlschreiben. Der Ätzprozess zum Strukturieren der Hartmaskenschicht kann Nassätzen, Trockenätzen oder eine Kombination davon enthalten. Der Ätzprozess kann mehrere Ätzschritte enthalten. Zum Beispiel kann der Siliziumoxidfilm in der Hartmaskenschicht durch eine verdünnte Fluorwasserstofflösung geätzt werden, und der Siliziumnitridfilm in der Hartmaskenschicht kann durch eine Phosphorsäurelösung geätzt werden.
  • Dann kann ein Ätzprozess folgen, um die Abschnitte des Substrats 102 zu ätzen, die nicht mit der strukturierten Hartmaskenschicht bedeckt wurden. Die strukturierte Hartmaskenschicht wird während der Ätzprozesse zum Strukturieren des Substrats 202 als eine Ätzmaske verwendet. Die Ätzprozesse können jede geeignete Ätztechnik enthalten, wie zum Beispiel Trockenätzen, Nassätzen und/oder ein anderes Ätzverfahren (zum Beispiel reaktives Ionenätzen (RIE)). In einigen Ausführungsformen enthält der Ätzprozess mehrere Ätzschritte mit verschiedenen Ätzchemikalien, die für das Ätzen des Substrats ausgelegt sind, um die Gräben mit einem bestimmten Grabenprofil zu bilden, um die Leistung des Bauelements zu verbessern und die Strukturdichte zu erhöhen. In einigen Beispielen kann das Halbleitermaterial des Substrats durch einen Trockenätzprozess unter Verwendung eines Fluorbasierten Ätzmittels geätzt werden. Insbesondere wird der auf das Substrat angewendete Ätzprozess so gesteuert wird, dass das Substrat 202 teilweise geätzt wird. Dies kann durch Steuern der Ätzdauer oder durch Steuern eines oder mehrerer anderer Ätzparameter erreicht werden. Nach den Ätzprozessen wird die Finnenstruktur 206 mit aktiven Finnenregionen auf - und in Verlängerung von - dem Substrat 102 definiert.
  • Ein oder mehrere dielektrische Materialien werden in die Gräben gefüllt, um das STI-Strukturelement 204 zu bilden. Zu geeigneten dielektrischen Füllmaterialien gehören Halbleiteroxide, Halbleiternitride, Halbleiteroxynitride, fluoriertes Siliziumdioxidglas (FSG), dielektrische Materialien mit niedrigem k-Wert und/oder Kombinationen davon. In verschiedenen Ausführungsformen wird das dielektrische Material unter Verwendung eines HDP-CVD-Prozesses, eines subatmosphärischen CVD (SACVD)-Prozesses, eines Prozesses mit großem Seitenverhältnis (HARP), eines fließfähigen CVD (FCVD)- und/oder eines Aufschleuderprozesses abgeschieden.
  • Auf die Abscheidung des dielektrischen Materials kann ein chemisch-mechanischer Polier/Planarisier (CMP)-Prozess folgen, um das überschüssige dielektrische Material zu entfernen und die Oberseite der Halbleiterstruktur zu planarisieren. Der CMP-Prozess kann die Hartmaskenschichten als eine Polierstoppschicht verwenden, um das Polieren der Halbleiterschicht 202 zu vermeiden. In diesem Fall entfernt der CMP-Prozess die Hartmaske vollständig. Die Hartmaske kann alternativ durch einen Ätzprozess entfernt werden. In anderen Ausführungsformen hingegen bleibt ein Teil der Hartmaskenschichten nach dem CMP-Prozess zurück.
  • Wie in den 3A und 3B gezeigt, schreitet das Verfahren 100 zu einer Operation 106 voran, wo die Finnenstruktur 206 gebildet wird, die mehrere aktive Finnenregionen (oder Finnenstrukturelemente) hat. 3A ist eine Draufsicht, und 3B ist eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. Die Operation 106 enthält das Aussparen der STI-Strukturelemente 204 so, dass die aktiven Finnenregionen 206 über die STI-Strukturelemente 204 hinausragen. Der Aussparungsprozess verwendet einen oder mehrere Ätzschritte (wie zum Beispiel Trockenätzen, Nassätzen oder eine Kombination davon) zum selektiven Rückätzen der STI-Strukturelemente 204. Zum Beispiel kann ein Nassätzprozess unter Verwendung einer Hydrofluorsäure zum Ätzen verwendet werden, wenn die STI-Strukturelemente 204 Siliziumoxid sind. Die aktiven Finnenregionen 206 sind voneinander in einer ersten Richtung (X-Richtung) beabstandet. Die aktiven Finnenregionen 206 haben eine längliche Form und sind entlang der X-Richtung ausgerichtet. Eine zweite Richtung (Y-Richtung) verläuft orthogonal zur X-Richtung. Die X- und Y-Achsen definieren die Oberseite 207 des Halbleitersubstrats 202.
  • Verschiedene Dotierungsprozesse können auf die Halbleiterregionen angewendet werden, um verschieden dotierte Mulden, wie zum Beispiel n-Mulden und p-Mulden, auf der hier besprochenen Stufe oder vor der Operation 106 zu bilden. Verschieden dotierte Mulden können in dem Halbleitersubstrat durch jeweilige Ionenimplantierungen gebildet werden.
  • Wie in den 4A und 4B gezeigt, schreitet das Verfahren 100 zu einer Operation 108 voran, wo verschiedene Dummy-Gate-Stapel 208 auf dem Substrat 202 gebildet werden. 4A ist eine Draufsicht, und 4B ist eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. In der vorliegenden Ausführungsform enthalten die Dummy-Gate-Stapel 208 drei Gate-Stapel, die parallel angeordnet sind, wie in den 4A und 4B veranschaulicht. Die Dummy-Gate-Stapel 208 haben längliche Formen und sind in der zweiten Richtung (Y-Richtung) ausgerichtet. Jeder der Gate-Stapel 208 kann über mehreren aktiven Finnenregionen 206 angeordnet werden. Genauer gesagt, werden einige Dummy-Gate-Stapel 208 auf den aktiven Finnenregionen 206 gebildet, und einige Dummy-Gates 208 werden auf dem STI-Strukturelement 204 gebildet. In einigen Ausführungsformen werden ein oder mehrere Dummy-Gate-Stapel an Enden der aktiven Finnenregionen 206 so angeordnet, dass dieser Gate-Stapel teilweise auf der aktiven Finnenregion 206 und teilweise auf den STI-Strukturelement 204 liegt. Diese Ränder werden als Dummy-Strukturen konfiguriert, um den Randeffekt zu reduzieren und Gesamtleistung des Bauelements zu verbessern.
  • Die Dummy-Gate-Stapel 208 können jeweils eine Gate-Dielektrikumschicht und eine Gate-Elektrode enthalten. Die Gate-Dielektrikumschicht enthält ein dielektrisches Material, wie zum Beispiel Siliziumoxid, und die Gate-Elektrode enthält ein leitfähiges Material, wie zum Beispiel Polysilizium. Die Bildung der Gate-Stapel 208 enthält das Abscheiden der Gate-Materialien (einschließlich Polysilizium in dem vorliegenden Beispiel) und das Strukturieren der Gate-Materialien durch einen lithografischen Prozess und Ätzen. Eine Gate-Hartmaske kann auf den Gate-Materialien gebildet werden und wird während der Bildung der Gate-Stapel als eine Ätzmaske verwendet. Die Gate-Hartmaske kann jedes geeignete Material enthalten, wie zum Beispiel ein Siliziumoxid, ein Siliziumnitrid, ein Siliziumcarbid, ein Siliziumoxynitrid, andere geeignete Materialien und/oder Kombinationen davon. In einer Ausführungsform enthält die Gate-Hartmaske mehrere Filme, wie zum Beispiel Siliziumoxid und Siliziumnitrid. In einigen Ausführungsformen enthält der Strukturierungsprozess zum Bilden des Dummy-Gate-Stapels 208 das Bilden einer strukturierten Resistschicht auf der Hartmaske durch einen Lithografieprozess; das Ätzen der Hartmaske unter Verwendung der strukturierten Resistschicht als eine Ätzmaske; und das Ätzen der Gate-Materialien zum Bilden der Gate-Stapel 208 unter Verwendung der strukturierten Hartmaske als eine Ätzmaske.
  • Ein oder mehrere Gate-Seitenwandstrukturelemente (oder Gate-Abstandshalter) 210 werden an den Seitenwänden der Gate-Stapel 208 gebildet. Die Gate-Abstandshalter 210 können dafür verwendet werden, die anschließend gebildeten Source/Drain-Strukturelemente zu versetzen, und können zum Gestalten oder Modifizieren des Source/Drain-Strukturprofils verwendet werden. Die Gate-Abstandshalter 210 können jedes geeignete dielektrische Material enthalten, wie zum Beispiel ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleitercarbid, ein Halbleiteroxynitrid, andere geeignete dielektrische Materialien und/oder Kombinationen davon. Die Gate-Abstandshalter 210 können mehrere Filme aufweisen, wie zum Beispiel zwei Filme (ein Siliziumoxidfilm und ein Siliziumnitridfilm) oder drei Filme (ein Siliziumoxidfilm; ein Siliziumnitridfilm; und ein Siliziumoxidfilm). Die Bildung der Gate-Abstandshalter 210 enthält Abscheiden und anisotropes Ätzen, wie zum Beispiel Trockenätzen.
  • Die Gate-Stapel 208 sind in den aktiven Finnenregionen für verschiedene Feldeffekttransistoren (FETs) konfiguriert und werden darum auch als FinFETs bezeichnet. In einigen Beispielen enthalten die Feldeffekttransistoren Transistoren vom n-Typ und Transistoren vom p-Typ. In anderen Beispielen sind diese Feldeffekttransistoren so konfiguriert, dass sie einen Logikkreis, eine Speicherschaltung (wie zum Beispiel eine oder mehrere statische Direktzugriffsspeicher (SRAM)-Zellen) oder einen anderen geeigneten Schaltkreis bilden. Darüber hinaus sind die Gate-Stapel dafür konfiguriert, die Gleichmäßigkeit der Strukturdichte zu verbessern und die Fertigungsqualität zu erhöhen.
  • Wie in den 5A und 5B gezeigt, schreitet das Verfahren 100 zu einer Operation 110 voran, wo verschiedene Source- und Drain-Strukturelemente 212 an jeweiligen FinFETs gebildet werden. 5A und 5B sind eine Draufsicht und eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. Die Source- und Drain-Strukturelemente 212 können sowohl Light Doped Drain (LDD)-Strukturelemente als auch Heavily Doped Source and Drain (S/D) enthalten. Zum Beispiel enthält jeder Feldeffekttransistor Source- und Drain-Strukturelemente, die auf der jeweiligen aktiven Finnenregion gebildet und zwischen den Gate-Stapeln 208 angeordnet sind. Ein Kanal wird in der aktiven Finnenregion in einem Abschnitt gebildet, der unter dem Gate-Stapel liegt und sich zwischen den Source- und Drain-Strukturelementen erstreckt.
  • Die erhöhten Source/Drain-Strukturelemente können durch selektives Epitaxiewachstum gebildet werden, um einen Dehnungseffekt mit verbesserter Trägermobilität und Bauelementleistung zu erhalten. Die Gate-Stapel 208 und der Gate-Abstandshalter 210 begrenzen die Source/Drain-Strukturelemente 212 auf die Source/Drain-Regionen. In einigen Ausführungsformen werden die Source/Drain-Strukturelemente 212 durch einen oder mehrere Epitaxie- oder Epitaxial (epi)-Prozesse gebildet, wodurch Si-Strukturelemente, SiGe-Strukturelemente, SiC-Strukturelemente und/oder andere geeignete Strukturelemente in einem kristallinen Zustand auf den aktiven Finnenregionen 206 gezüchtet werden. Alternativ wird ein Ätzprozess angewendet, um die Source/Drain-Regionen vor dem Epitaxiewachstum auszusparen. Zu geeigneten Epitaxieprozessen gehören CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Finnenstruktur 206 interagieren.
  • Die Source/Drain-Strukturelemente 212 können während des Epitaxieprozesses in-situ dotiert werden, indem Dotierungsspezies eingearbeitet werden wie zum Beispiel: Dotanden vom p-Typ, wie zum Beispiel Bor oder BF2 ; Dotanden vom n-Typ, wie zum Beispiel Phosphor oder Arsen; und/oder andere geeignete Dotanden, einschließlich Kombinationen davon. Wenn die Source/Drain-Strukturelemente 212 nicht in-situ dotiert werden, so wird ein Implantierungsprozess (d. h. ein Übergangsimplantierungsprozess) ausgeführt, um den entsprechenden Dotanden in die Source/Drain-Strukturelemente 212 einzuarbeiten. In einer Ausführungsform enthalten die Source/Drain-Strukturelemente 212 in einem nFET SiC oder Si dotiert mit Phosphor, während jene in einem pFET Ge oder SiGe dotiert mit Bor enthalten. In einigen anderen Ausführungsformen enthalten die erhöhten Source/Drain-Strukturelemente 212 mehrere Halbleitermaterialschichten. Zum Beispiel wird eine Silizium-Germaniumschicht epitaxial auf dem Substrat innerhalb der Source/Drain-Regionen gezüchtet, und eine Siliziumschicht wird epitaxial auf der Silizium-Germaniumschicht gezüchtet. Ein oder mehrere Ausheilungsprozesse können danach ausgeführt werden, um die Source/Drain-Strukturelemente 110 zu aktivieren. Zu geeigneten Ausheilungsprozessen gehören schnelle thermische Ausheilung (RTA), Laserausheilungsprozesse, andere geeignete Ausheilungstechniken oder eine Kombination davon.
  • Die Source/Drain-Strukturelemente 212 befinden sich auf beiden Seiten des Gate-Stapels 208. Ein Kanal (oder eine Kanalregion) 213 ist auf den aktiven Finnenregionen 206 definiert. Der Kanal 213 liegt unter dem entsprechenden Gate-Stapel 208 und ist zwischen den Source/Drain-Strukturelementen 212 mit zweckmäßigen Dotierungskonzentrationen und Dotierungsprofilen angeordnet. Zum Beispiel ist der Kanal 213 p-Typ-dotiert (oder n-Typ-dotiert), während die entsprechenden Source/Drain-Strukturelemente 212 n-Typ-dotiert (oder p-Typ-dotiert) sind. Der Kanal 213 wird durch einen oder mehrere Schritte gebildet, um geeignete Dotanden einzuarbeiten, wie zum Beispiel durch Ionenimplantierung.
  • Wie in den 6A und 6B gezeigt, schreitet das Verfahren zu einer Operation 112 voran, in der eine erste Zwischenschichtdielektrikum (Interlayer Dielectric, ILD)-Materialschicht 214 auf dem Substrat gebildet wird, die die Source/Drain-Strukturelemente 212 bedeckt. 6A und 6B sind eine Draufsicht und eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. Die Source/Drain-Strukturelemente 212 und die aktiven Finnenregionen 206 sind mit Strichleitungen in 6A und in den folgenden Figuren in einer Draufsicht veranschaulicht, da jene Strukturelemente von den darüberliegenden Strukturelementen, wie zum Beispiel der ILD-Schicht 214, bedeckt werden. Die ILD-Schicht 214 umgibt die Dummy-Gate-Stapel 208 und die Gate-Abstandshalter 210, wodurch die Gate-Stapel 208 entfernt werden können und ein Ersatz-Gate in dem resultierenden Hohlraum (auch als Gate-Graben bezeichnet) gebildet werden kann. Dementsprechend werden in solchen Ausführungsformen die Gate-Stapel 208 nach der Bildung der ILD-Schicht 214 entfernt. Die ILD-Schicht 214 kann außerdem Teil einer elektrischen Interconnect-Struktur sein, die verschiedene Vorrichtungen der Halbleiterstruktur 200 elektrisch miteinander verbindet. In solchen Ausführungsformen fungiert die ILD-Schicht 214 als ein Isolator, der die Leiterbahnen stützt und isoliert. Die ILD-Schicht 214 kann jedes geeignete dielektrische Material enthalten, wie zum Beispiel ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, andere geeignete dielektrische Materialien oder Kombinationen davon. In einigen Ausführungsformen enthält die Bildung der ILD-Schicht 214 Abscheiden und CMP, um eine planarisierte Oberseite bereitzustellen.
  • Wie in den 7A, 7B, 8A und 8B gezeigt, schreitet das Verfahren zu einer Operation 114 zur Gate-Ersetzung voran. Abschnitte der Dummy-Gate-Stapel 208 werden durch Gate-Stapel aus Dielektrikum mit hohem k-Wert und Metall ersetzt, die darum auch als Metall-Gate-Stapel mit hohem k-Wert bezeichnet werden. 7A und 7B sind eine Draufsicht und eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200, nachdem die Dummy-Gates 208 entfernt werden, und die 8A und 8B sind eine Draufsicht und eine Schnittansicht entlang der Strichlinie AA' der Halbleiterstruktur 200, nachdem die Metall-Gate-Stapel mit hohem k-Wert gebildet wurden, gemäß einigen Ausführungsformen.
  • Nur Abschnitte (oder eine Teilmenge) der Dummy-Gates 208 werden durch Metall-Gate-Stapel mit hohem k-Wert ersetzt, und andere Abschnitte (oder eine andere Teilmenge) werden durch dielektrische Gates ersetzt. In der vorliegenden Ausführungsform werden die zwei Dummy-Gates 208, die auf den aktiven Finnenregionen 206 gebildet wurden, durch Metall-Gate-Stapel mit hohem k-Wert ersetzt, und die Dummy-Gate-Stapel 208, die auf den STI-Strukturelementen 204 gebildet wurden, werden durch dielektrische Gates ersetzt. Der Gate-Ersetzungsprozess kann Ätzen, Abscheiden und Polieren enthalten. In dem vorliegenden Beispiel werden zur Veranschaulichung zwei Dummy-Gate-Stapel 208 selektiv entfernt, was zu Gate-Gräben 216 führt, wie in den 7A und 7B veranschaulicht. In einigen Ausführungsformen wird eine Photoresistschicht auf der ILD-Schicht 214 und den Dummy-Gate-Stapeln 208 durch einen Lithografieprozess gebildet. Die Photoresistschicht enthält Öffnungen, welche die Dummy-Gate-Stapel, die zur Ersetzung zu entfernen sind, freilegen. Danach werden die Dummy-Gate-Stapel 208 selektiv durch einen Ätzprozess, wie zum Beispiel Nassätzen, unter Verwendung der Photoresistschicht als eine Ätzmaske entfernt. Der Ätzprozess kann mehrere Ätzschritte enthalten, um die Dummy-Gate-Stapel zu entfernen, falls mehr Materialien vorhanden sind.
  • In alternativen Ausführungsformen wird eine Hartmaske 218 auf der ILD-Schicht 214 und den Dummy-Gate-Stapeln 208 abgeschieden, und wird des Weiteren durch einen Lithografieprozess strukturiert. Die strukturierte Hartmaske 218 enthält Öffnungen, welche die Dummy-Gate-Stapel, die zur Ersetzung zu entfernen sind, freilegen. Danach werden die Dummy-Gate-Stapel 208 selektiv durch einen Ätzprozess, wie zum Beispiel Nassätzen, entfernt. Der Ätzprozess kann mehrere Ätzschritte enthalten, um die Dummy-Gate-Stapel zu entfernen, falls mehr Materialien vorhanden sind. Die Bildung der Hartmaske 218 enthält ein Abscheiden, wie zum Beispiel CVD. Die Hartmaske 218 kann ein geeignetes Material enthalten, das von dem dielektrischen Material der ILD-Schicht 214 verschieden ist, um Ätzselektivität während des Ätzprozesses, der Kontaktöffnungen bildet, zu erreichen. In einigen Ausführungsformen enthält die Hartmaske 218 Siliziumnitrid. Zum Beispiel wird die Hartmaske 218 aus Siliziumnitrid (SiN) durch CVD unter Verwendung von Chemikalien wie Hexachlordisilan (HCD oder Si2Cl6), Dichlorsilan (DCS oder SiH2Cl2), Bis(TertiärButylAmino)-Silan (BTBAS oder C8H22N2Si) und Disilan (DS oder Si2H6) gebildet.
  • Dann werden Gate-Materialien, wie zum Beispiel dielektrisches Material mit hohem k-Wert und Metall, in den Gate-Gräben 216 abgeschieden, um die Metall-Gate-Stapel mit hohem k-Wert 220 zu bilden, wie in den 8A und 8B veranschaulicht. Des Weiteren wird ein CMP-Prozess implementiert, um die Halbleiterstruktur 200 zu polieren und die überschüssigen Gate-Materialien von ihr zu entfernen. Die Hartmaske 218 kann mit dem CMP-Prozess ebenfalls entfernt werden - oder durch einen zusätzlichen Ätzprozess. Die Struktur und die Bildung der Gate-Stapel 220 werden weiter unten mit Bezug auf die 13 und 14 beschrieben. 13 und 14 veranschaulichen Schnittansichten eines Gate-Stapels 220 gemäß verschiedenen Ausführungsformen.
  • Der Gate-Stapel 220 wird in dem Gate-Graben durch ein zweckmäßiges Verfahren gebildet, wie zum Beispiel ein Verfahren, das Abscheiden und CMP enthält, obgleich es sich versteht, dass der Gate-Stapel 220 jede geeignete Gate-Struktur haben kann und durch jedes geeignete Verfahren gebildet werden kann. Der Gate-Stapel 220 wird auf dem Substrat 202 gebildet, das über der Kanalregion der aktiven Finnenregion 206 liegt. Der Gate-Stapel 220 enthält eine Gate-Dielektrikumschicht 232 und eine Gate-Elektrode 234, die sich auf der Gate-Dielektrikumschicht 232 befinden. In der vorliegenden Ausführungsform enthält die Gate-Dielektrikumschicht 232 dielektrisches Material mit hohem k-Wert, und die Gate-Elektrode 234 enthält Metall oder Metalllegierung. In einigen Beispielen können die Gate-Dielektrikumschicht und die Gate-Elektrode jeweils eine Anzahl von Sub-Schichten enthalten. Das dielektrische Material mit hohem k-Wert kann Metalloxid, Metallnitrid, wie zum Beispiel LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HffaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete dielektrische Materialien enthalten. Die Gate-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W oder sonstige geeignete Materialien enthalten. In einigen Ausführungsformen werden verschiedene Metallmaterialien für nFET- und pFET-Vorrichtungen mit jeweiligen Austrittsarbeitswerten verwendet.
  • Die Gate-Dielektrikumschicht 232 kann des Weiteren eine Grenzschicht enthalten, die zwischen der dielektrischen Materialschicht mit hohem k-Wert und der aktiven Finnenregion angeordnet ist. Die Grenzschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und/oder ein anderes geeignetes Material enthalten. Die Grenzschicht wird durch ein geeignetes Verfahren, wie zum Beispiel ALD, CVD, Ozonoxidation usw. abgeschieden. Die Dielektrikumschicht mit hohem k-Wert wird auf der Grenzschicht (falls die Grenzschicht vorhanden ist) durch eine geeignete Technik, wie zum Beispiel ALD, CVD, metall-organische CVD (MOCVD), PVD, thermische Oxidation, Kombinationen davon und/oder andere geeignete Techniken abgeschieden. In einigen Ausführungsformen wird die Gate-Dielektrikumschicht 232 auf der aktiven Finnenregion 206 in der Operation 108, die den Gate-Stapel 208 bildet, gebildet. In diesem Fall wird das Gate-Dielektrikum-Strukturelement 232 so geformt, wie in 15 veranschaulicht. In einigen anderen Ausführungsformen wird das Gate-Dielektrikum-Strukturelement 232 in dem High-k-Last-Prozess gebildet, in dem das Gate-Dielektrikum-Strukturelement 232 in dem Gate-Graben in der Operation 114 abgeschieden wird. In diesem Fall ist das Gate-Dielektrikum-Strukturelement 232 U-förmig, wie in 16 veranschaulicht.
  • Die Gate-Elektrode 234 kann mehrere leitende Materialien enthalten. In einigen Ausführungsformen enthält die Gate-Elektrode 234 eine Kappschicht 234-1, eine Sperrschicht 234-2, eine Austrittsarbeitsmetallschicht 234-3, eine weitere Sperrschicht 234-4 und eine Füllmetallschicht 234-5. Des Weiteren enthält in den Ausführungsformen die Kappschicht 234-1 Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, das durch eine zweckmäßige Abscheidungstechnik wie zum Beispiel ALD gebildet. Die Sperrschicht 234-2 enthält Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, das durch eine zweckmäßige Abscheidungstechnik, wie zum Beispiel ALD, gebildet wird. In einigen Beispielen brauchen die Sperrschichten nicht vorhanden zu sein, oder nur eine einzige davon braucht in der Gate-Elektrode vorhanden zu sein.
  • Die Austrittsarbeitsmetallschicht 234-3 enthält eine leitende Schicht aus Metall oder Metalllegierung mit zweckmäßiger Austrittsarbeit, so dass die Leistung des entsprechenden FET erhöht wird. Die Austrittsarbeits (Work Function, WF)-Metallschicht 1606 ist für einen pFET und einen nFET verschieden und wird als ein WF-Metall vom n-Typ und eine WF-Metall vom p-Typ bezeichnet. Die Wahl des WF-Metalls richtet sich nach dem FET, der auf der aktiven Region gebildet werden soll. Zum Beispiel enthält die Halbleiterstruktur 200 eine erste aktive Region für einen nFET und eine andere aktive Region für einen pFET, und dementsprechend werden das WF-Metall vom n-Typ und das WF-Metall vom p-Typ jeweils in dem entsprechenden Gate-Stapel gebildet. Insbesondere ist ein WF-Metall vom n-Typ ein Metall mit einer ersten Austrittsarbeit, dergestalt, dass die Schwellenspannung des zugehörigen nFET verringert wird. Das WF-Metall vom n-Typ liegt nahe bei der Leitungsbandenergie (Ec) von Silizium oder einer geringeren Austrittsarbeit, was ein leichteres Entweichen von Elektronen erlaubt. Zum Beispiel hat das WF-Metall vom n-Typ eine Austrittsarbeit von maximal etwa 4,2 eV. Ein WF-Metall vom p-Typ ist ein Metall mit einer zweiten Austrittsarbeit, dergestalt, dass die Schwellenspannung des zugehörigen pFET verringert wird. Das WF-Metall vom p-Typ liegt nahe bei der Valenzbandenergie (Ev) von Silizium oder einer höheren Austrittsarbeit, was eine starke Elektronenbindungsenergie an den Kern darstellt. Zum Beispiel hat das Austrittsarbeitsmetall vom p-Typ eine WF von mindestens etwa 5,2 eV. In einigen Ausführungsformen enthält das WF-Metall vom n-Typ Tantal (Ta). In anderen Ausführungsformen enthält das WF-Metall vom n-Typ Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN) oder Kombinationen davon. In anderen Ausführungsformen enthält das n-Metall Ta, TiAl, TiAlN, Wolframnitrid (WN) oder Kombinationen davon. Das WF-Metall vom n-Typ kann verschiedene Metall-basierte Filme als einen Stapel für eine optimierte Bauelementleistung und Verarbeitungskompatibilität enthalten. In einigen Ausführungsformen enthält das WF-Metall vom p-Typ Titannitrid (TiN) oder Tantalnitrid (TaN). In anderen Ausführungsformen enthält das p-Metall TiN, TaN, Wolframnitrid (WN), Titanaluminium (TiAl) oder Kombinationen davon. Das WF-Metall vom p-Typ kann verschiedene Metall-basierte Filme als einen Stapel für eine optimierte Bauelementleistung und Verarbeitungskompatibilität enthalten. Das Austrittsarbeitsmetall wird durch eine geeignete Technik wie zum Beispiel PVD abgeschieden.
  • Die Sperrschicht 234-4 enthält Titannitrid, Tantalnitrid oder ein anderes geeignetes Material, das durch eine zweckmäßige Abscheidungstechnik wie zum Beispiel ALD gebildet. In verschiedenen Ausführungsformen enthält die Füllmetallschicht 234-5 Aluminium, Wolfram oder ein anderes geeignetes Metall. Die Füllmetallschicht 234-5 wird durch eine geeignete Technik wie zum Beispiel PVD oder Plattieren abgeschieden.
  • Wir kehren zu den 8A und 8B zurück. Nach der Operation 114 werden die Metall-Gate-Stapel mit hohem k-Wert 220 auf den aktiven Finnenregionen 206 gebildet. In einigen Ausführungsformen kann das Verfahren 100 außerdem eine Operation zum Bilden einer Schutzschicht auf dem Gate-Stapel 220 enthalten, um die Gate-Stapel 220 vor Verlust während einer anschließenden Verarbeitung zu schützen. Die Bildung der Hartmaske enthält gemäß dem vorliegenden Beispiel: Aussparen der Gate-Stapel 220 durch selektives Ätzen; Abscheiden (wie zum Beispiel CVD); und CMP. Die Schutzschicht kann ein geeignetes Material enthalten, das von dem dielektrischen Material der ILD-Schichten verschieden ist, um Ätzselektivität während des Ätzprozesses zum Bilden von Kontaktöffnungen zu erreichen. In einigen Ausführungsformen enthält die Schutzschicht Siliziumnitrid.
  • Wie in den 9A und 9B gezeigt, schreitet das Verfahren 100 zu einer Operation 116 voran, bei der Abschnitte der Dummy-Gates 208 durch dielektrische Gates 226 ersetzt werden. 9A und 9B sind eine Draufsicht und eine Schnittansicht der Halbleiterstruktur 200 gemäß einigen Ausführungsformen. Die Bildung eines dielektrischen Gates 226 ist ein Ersetzungsverfahren ähnlich dem Ersetzungsverfahren zum Bilden der Metall-Gate-Stapel mit hohem k-Wert 220 durch die Operation 114. Zum Beispiel enthält die Operation 116: selektives Ätzen zum Entfernen der Dummy-Gates, was zu den Gate-Gräben führt; Befüllen der Gate-Gräben mit einem oder mehreren dielektrischen Materialien durch Abscheiden; und CMP. Jedoch ist das Füllmaterial ein dielektrisches Material. Das Abscheiden kann eine geeignete Abscheidungstechnik enthalten, wie zum Beispiel CVD oder fließfähiges CVD (FCVD).
  • Das dielektrische Gate 226 ist ein dielektrisches Strukturelement, das nicht als ein Gate fungiert, sondern als ein Isolierstrukturelement fungiert. Das dielektrische Gate 226 enthält ein oder mehrere geeignete dielektrische Materialien, wie zum Beispiel Siliziumoxid, Siliziumnitrid, andere geeignete dielektrische Materialien oder eine Kombination davon. In der vorliegenden Ausführungsform setzt das dielektrische Gate 226 direkt auf einem STI-Strukturelement 204 auf. Dadurch entsteht eine kontinuierliche Isolierwand zum Trennen und Isolieren der Bauelemente auf beiden Seiten voneinander. Genauer gesagt, sind die aktiven Regionen 206 aktive Finnenregionen mit der Oberseite oberhalb der Oberseite der STI-Strukturelemente 204, und die Unterseite des dielektrischen Gates 226 liegt unter der Unterseite der Metall-Gate-Stapel mit hohem k-Wert 220 und ist teilweise in die aktiven Finnenregionen eingebettet. In einigen Ausführungsformen haben das STI-Strukturelement 204 und das dielektrische Gate 226 verschiedene Zusammensetzungen. Darüber hinaus ist das dielektrische Gate 226 durch den Gate-Abstandshalter 210 in einer ähnlichen Weise umgeben wie die Metall-Gate-Stapel mit hohem k-Wert 220. Der Gate-Abstandshalter 210 und das dielektrische Gate 226 sind aus Gründen der Ätzselektivität verschieden. Zum Beispiel enthält der Gate-Abstandshalter 210 Siliziumnitrid, und das dielektrische Gate 226 enthält Siliziumoxid.
  • Wie in den 10A und 10B gezeigt, schreitet das Verfahren 100 zu einer Operation 118 voran, bei der die ILD-Schicht 214 strukturiert wird, um Kontaktlöcher (oder Gräben) 227 zu bilden, welche die Source/Drain-Strukturelemente 212 freilegen. Die Bildung der Kontaktlöcher 227 enthält einen Lithografieprozess und Ätzen und kann des Weiteren eine Hartmaske zum Strukturieren verwenden.
  • Wie in den 11A und 11B gezeigt, schreitet das Verfahren 100 zu einer Operation 120 voran, wo Kontakte 228 gebildet werden, die auf den Source/Drain-Strukturelementen 212 sitzen und damit verbunden sind. Die Kontakte 228 sind leitende Strukturelemente, die die entsprechenden Source/Drain-Strukturelemente 212 elektrisch mit der (zu bildenden) darüberliegenden Interconnect-Struktur verbinden, um einen integrierten Schaltkreis zu bilden. Die Kontakte 228 enthalten einen leitenden Stecker aus einem leitenden Material (einschließlich Metall und Metalllegierung), wie zum Beispiel Wolfram (W), Aluminium (Al), Aluminium-Legierung, Kupfer (Cu), Kobalt (Co), andere geeignete Metalle/Metalllegierungen oder eine Kombination davon. In der vorliegenden Ausführungsform enthalten die Kontakte 228 des Weiteren eine Sperrschicht 229, welche die Kontaktlöcher auskleidet, um die Materialintegration zu verbessern, wie zum Beispiel Erhöhen des Haftvermögens und Reduzieren der Interdiffusion. Die Sperrschicht 229 kann mehr als einen Film enthalten. Die Sperrschicht 229 wird an den Seitenwänden und der Unterseite des leitenden Steckers gebildet. In einigen Ausführungsformen enthält die Sperrschicht 229 Titan und Titannitrid (Ti/TiN), Tantal und Tantalnitrid (Ta/TaN), Kupfersilicid oder ein anderes geeignetes Material. Die Bildung der Kontakte 228 enthält: Abscheiden einer Sperrschicht zum Auskleiden der Kontaktlöcher, Abscheiden eines oder mehrerer leitender Materialien auf der Sperrschicht innerhalb der Kontaktlöcher; und Ausführen eines CMP-Prozesses zum Entfernen von überschüssigem leitendem Material und zum Planarisieren der Oberseite gemäß einigen Ausführungsformen. Das Abscheiden kann durch eine zweckmäßige Technik implementiert werden, wie zum Beispiel physikalisches Aufdampfen (PVD), Plattieren, CVD oder ein anderes geeignetes Verfahren. Die auf diese Weise gebildeten Kontakte 228 können eine längliche Form mit einem Länge-zu-Breite-Verhältnis größer als 2 für einen reduzierten Kontaktwiderstand und ein verbessertes Prozessfenster haben. In der vorliegenden Ausführungsform sind die länglichen Kontakte 228 in der Y-Richtung ausgerichtet, und mindestens einige sind zwischen dem Metall-Gate-Stapel mit hohem k-Wert 220 und dem dielektrischen Gate 226 angeordnet.
  • Wie in den 12A und 12B gezeigt, schreitet das Verfahren 100 zu einer Operation 122 voran, bei der ein lokales Interconnect-Strukturelement 230 gebildet wird, das auf den zwei Kontakten 228 auf gegenüberliegenden Seiten des dielektrischen Gates 226 sitzt und mit ihnen verbunden ist. Das lokale Interconnect-Strukturelement 230 stellt eine elektrische Verbindung zwischen zwei Kontakten 228 auf den gegenüberliegenden Seiten des dielektrischen Gates 226 bereit, wodurch die Source/Drain-Strukturelemente 212 (von Feldeffekttransistoren, wie zum Beispiel in Logikkreisen oder Speicherzellen) auf einer niedrigeren Interconnect-Ebene gekoppelt werden, wodurch eine verbesserte Bauelementleistung, ein vergrößertes Verarbeitungsfenster und weniger strengte Designregeln erreicht werden. Das lokale Interconnect-Strukturelement 230 ist ein leitendes Strukturelement, das die entsprechenden Source/Drain-Strukturelemente 212 elektrisch durch die Kontakte 228 verbindet. Das lokale Interconnect-Strukturelement 230 und die Kontakte 228 werden gemeinsam als ein Kontaktstrukturelement bezeichnet.
  • Das lokale Interconnect-Strukturelement 230 enthält einen leitenden Stecker aus einem leitenden Material, wie zum Beispiel W, Al, Cu, Co, einem anderen geeigneten Metall, einer anderen geeigneten Metalllegierung oder einer Kombination davon. In der vorliegenden Ausführungsform enthält das lokale Interconnect-Strukturelement 230 des Weiteren eine Sperrschicht 232, die die entsprechenden Seitenwände und die Unterseite des Kontaktsteckers verkleidet, um die Materialintegration zu verbessern. Die Sperrschicht 229 kann mehr als einen Film enthalten. In einigen Ausführungsformen enthält die Sperrschicht 231 mindestens eines von Ti, Ta und Kupfersilicid. In einigen Ausführungsformen enthält die Sperrschicht 231 Ti/TiN, Ta/TaN, Kupfersilicid oder ein anderes geeignetes Material. Die Bildung der Kontakte 228 enthält: Abscheiden einer Sperrschicht zum Auskleiden der Kontaktlöcher, Abscheiden eines oder mehrerer leitender Materialien auf der Sperrschicht 231; und Ausführen eines CMP-Prozesses zum Entfernen von überschüssigem leitendem Material und zum Planarisieren der Oberseite gemäß einigen Ausführungsformen.
  • Die Bildung des lokalen Interconnect-Strukturelements 230 enthält: Strukturieren der ILD-Schicht 214, um einen Graben zu bilden, um die Kontakte 228 freizulegen; Abscheiden eines oder mehrerer leitender Materialien in dem Graben; und CMP zum Entfernen von überschüssigem leitendem Material und zum Planarisieren der Oberseite gemäß einigen Ausführungsformen. Das Strukturieren enthält einen Lithografieprozess und Ätzen und kann des Weiteren eine Hartmaske zum Strukturieren verwenden. Zum Beispiel wird die Hartmaske auf der ILD-Schicht 214 mit einer Öffnung gebildet, die eine Region definiert, um das lokale Interconnect-Strukturelement 230 zu bilden. Die Öffnung legt das entsprechende dielektrische Gate 226 frei und kann teilweise die Kontakte 228 freilegen, um ein korrektes Kontaktieren und Koppeln zu gewährleisten. Der Ätzprozess entfernt die ILD-Schicht 214, entfernt teilweise das dielektrische Gate 226 innerhalb der Öffnung, und kann teilweise die Kontakte 228 innerhalb der Öffnung entfernen, was zu dem Graben in der ILD-Schicht 214 führt. Innerhalb des Grabens werden die Seitenwände der zwei Kontaktstrukturelemente freigelegt. Das Abscheiden kann PVD, Plattieren, CVD, andere geeignete Verfahren oder eine Kombination davon enthalten. Durch das Abscheiden wird der Graben mit einem oder mehreren geeigneten leitenden Materialien gefüllt, wie zum Beispiel W, Al, Cu, Ti, Ta, Co oder einer Kombination davon. Das auf diese Weise gebildete lokale Interconnect-Strukturelement 230 hat eine längliche Form mit einem Länge-zu-Breite-Verhältnis größer als 2 und ist entlang der X-Richtung ausgerichtet, um die zwei Kontakte 228 auf den gegenüberliegenden Seiten des dielektrischen Gates 226 effektiv zu verbinden. Das dielektrische Gate 226 wird während des Ätzprozesses teilweise entfernt, aber der Abschnitt, der unter dem lokalen Interconnect-Strukturelement 230 liegt, bleibt zurück, wie in 12B veranschaulicht. In der vorliegenden Ausführungsform verlaufen das lokale Interconnect-Strukturelement 230 und die Kontakte 228, die Oberseiten entsprechen, koplanar zueinander.
  • In einigen Ausführungsformen haben das lokale Interconnect-Strukturelement 230 und die Kontakte 228 unterschiedliche Zusammensetzungen. Zum Beispiel enthalten die Kontakte 228 Wolfram, und das lokale Interconnect-Strukturelement 230 enthält Kupfer, was die Vorteile hat, dass Wolfram besser geeignet ist, die Kontaktlöcher mit hohem Seitenverhältnis auszufüllen, während Kupfer eine höhere Leitfähigkeit besitzt. In einigen Ausführungsformen haben das lokale Interconnect-Strukturelement 230 und die Kontakte 228 die gleiche Zusammensetzung, wie zum Beispiel Wolfram oder Kupfer.
  • In einigen Ausführungsformen werden verschiedene dielektrische Materialien im Hinblick auf Dielektrizitätskonstante, Ätzselektivität und Fertigungsintegration unterschiedlich gewählt. Zum Beispiel enthält die Gate-Dielektrikumschicht der Metall-Gate-Stapel 220 ein dielektrisches Material mit hohem k-Wert; die dielektrischen Gates 226 enthalten Siliziumnitrid; und die Isolierstrukturelemente 204 enthalten Siliziumoxid.
  • Wie in 13 gezeigt, schreitet das Verfahren 100 zu einer Operation 124 voran, bei der eine Multiple Layer Interconnection (MLI)-Struktur 250 auf der Halbleiterstruktur 200 gebildet wird. Die MLI-Struktur 250 enthält verschiedene leitende Strukturelemente, um der verschiedenen Bauelement-Strukturelemente (wie zum Beispiel die Metall-Gate-Stapel 220 und die Source/Drain-Strukturelemente) zu koppeln, um einen funktionalen Schaltkreis zu bilden. Insbesondere enthält die MLI-Struktur 250 mehrere Metallschichten, um eine horizontale elektrische Routung bereitzustellen, und Durchkontaktierungen, um eine vertikale elektrische Routung bereitzustellen. Die MLI-Struktur 250 enthält außerdem mehrere ILD-Schichten 252 zum Isolieren verschiedener leitenden Strukturelemente voneinander. Die ILD-Schicht 214, als die erste ILD-Schicht, die unter den mehreren ILD-Schichten 252 liegt, kann in ihrer Zusammensetzung die gleiche sein wie, oder kann eine andere sein als, die mehreren ILD-Schichten 242. Zum Beispiel können die mehreren ILD-Schichten 252 dielektrisches Material mit niedrigem k-Wert oder andere geeignete dielektrische Materialien, wie zum Beispiel Siliziumoxid, enthalten. Als ein veranschaulichendes Beispiel enthält die MLI-Struktur 250 eine erste Metallschicht 254, eine zweite Metallschicht 258 über der ersten Metallschicht 254 und eine dritte Metallschicht 262 über der zweiten Metallschicht 258. Jede Metallschicht enthält mehrere Metallleitungen. Die MLI-Struktur 250 enthält des Weiteren erste Durchkontaktierungs-Strukturelemente 256, um vertikale Verbindungen zwischen den ersten Metallleitungen der ersten Metallschicht 254 und den zweiten Metallleitungen der zweiten Metallschicht 258 bereitzustellen; und zweite Durchkontaktierungs-Strukturelemente 260, um vertikale Verbindungen zwischen den zweiten Metallleitungen der zweiten Metallschicht 258 und den dritten Metallleitungen der dritten Metallschicht 262 bereitzustellen. Insbesondere wird die MLI-Struktur 250 sowohl auf dem lokalen Interconnect-Strukturelement 230 als auch auf den Kontakten 228 gebildet, und ist des Weiteren durch das lokale Interconnect-Strukturelement 230 und die Kontakte 228 mit den entsprechenden Source/Drain-Strukturelementen 212 gekoppelt. Genauer gesagt, ist die erste Metallschicht 254 oberhalb des lokalen Interconnect-Strukturelements 230 und der Kontakte 228 angeordnet. Die erste Metallschicht 254 enthält mehrere erste Metallleitungen, die eine Kontaktfläche auf dem lokalen Interconnect-Strukturelement 230 haben.
  • In verschiedenen Ausführungsformen enthalten die leitenden Strukturelemente (wie zum Beispiel Metallleitungen und Durchkontaktierungen) der MLI-Struktur 250 Aluminium, Kupfer, Aluminium/Silizium/Kupfer-Legierung, Titan, Titannitrid, Wolfram, Polysilizium, Metallsilicid oder Kombinationen. Die MLI-Struktur 250 kann eine Aluminium-Interconnect-Verbindung verwenden, die durch Abscheiden und Ätzen gebildet wird, oder eine Kupfer-Interconnect-Verbindung, die durch einen Damaszen-Prozess gebildet wird. Diese werden weiter unten beschrieben.
  • Bei der Aluminium-Interconnect-Verbindung enthalten die leitenden Strukturelemente Aluminium, wie zum Beispiel Aluminium/Silizium/Kupfer-Legierung. Die Bildung der leitenden Aluminium-Strukturelemente enthält Abscheiden und einen Strukturierungsprozess an der abgeschiedenen Aluminiumschicht. Das Abscheiden kann physikalisches Aufdampfen (PVD), eine andere geeignete Abscheidung oder Kombinationen davon enthalten. Der Strukturierungsprozess kann einen Lithografieprozess enthalten, um eine strukturierte Photoresistschicht zu bilden, und kann einen Ätzprozess enthalten, um die abgeschiedene Aluminiumschicht unter Verwendung der strukturierten Photoresistschicht als eine Ätzmaske zu ätzen. In einigen Ausführungsformen kann des Weiteren eine Hartmaske in dem Strukturierungsprozess verwendet werden. Die leitenden Strukturelemente können des Weiteren Sperrschichten enthalten, die - im Hinblick auf Bildung und Zusammensetzung - den Sperrschichten ähneln, die für die lokalen Interconnect-Strukturelemente 230 und die Kontakte 228 verwendet werden.
  • Bei der Kupfer-Interconnect-Verbindung enthalten die leitenden Strukturelemente Kupfer und können des Weiteren eine Sperrschicht enthalten. Die Kupfer-Interconnect-Struktur wird durch einen Damaszen-Prozess gebildet. Ein Damaszen-Prozess enthält: Abscheiden einer ILD-Schicht; Strukturieren der ILD-Schicht, um Gräben zu bilden; Abscheiden verschiedener leitender Materialien (wie zum Beispiel eine Sperrschicht und Kupfer); und Ausführen eines CMP-Prozesses. Ein Damaszen-Prozess kann ein Einzel-Damaszen-Prozess oder ein Dual-Damaszen-Prozess sein. Das Abscheiden des Kupfers kann PVD enthalten, um eine Keimschicht zu bilden, und kann Plattieren enthalten, um Volumen-Kupfer auf der Kupferkeimschicht zu bilden.
  • Andere Fertigungsoperationen können vor, während und nach den Operationen des Verfahrens implementiert werden. Einige Operationen können durch eine alternative Operation implementiert werden. Zum Beispiel kann ein Strukturierungsprozess durch Doppelstrukturieren oder Mehrfachstrukturieren implementiert werden. In einigen Ausführungsformen kann vor dem Einfüllen des leitenden Materials in die Kontaktlöcher Silicid auf den Source/Drain-Strukturelementen 212 gebildet werden, um den Kontaktwiderstand weiter zu verringern. Das Silicid enthält Silizium und Metall, wie zum Beispiel Titansilicid, Tantalsilicid, Nickelsilicid oder Kobaltsilicid. Das Silicid kann durch einen Prozess gebildet werden, der als selbstausrichtendes Silicid (oder Salicid) bezeichnet wird. Der Prozess enthält Metallabscheidung, Ausheilen, um das Metall mit Silizium zu reagieren, und Ätzen, um unreagiertes Metall zu entfernen.
  • Innerhalb des Schutzumfangs der vorliegenden Offenbarung können auch andere Strukturen realisiert werden. In einigen Ausführungsformen, wie in der Schnittansicht der Halbleiterstruktur 200 in 14 veranschaulicht, werden die dielektrischen Gates 226 an den Rändern der aktiven Finnenregionen 206 gebildet. Genauer gesagt, sitzen die dielektrischen Gates 226 teilweise auf den STI-Strukturelementen 204 und teilweise auf den aktiven Finnenregionen 206, um eine zuverlässige Isolierung gegenüber den aktiven Finnenregionen und den darauf gebildeten Bauelementen bereitzustellen.
  • In einigen anderen Ausführungsformen kann die Halbleiterstruktur 200 durch ein anderes Verfahren 150 gebildet werden, das in 17 veranschaulicht ist. Das Verfahren 150 ähnelt dem Verfahren 100. Diese ähnlichen Operationen werden hier nicht beschrieben. In dem Verfahren 150 werden die Kontakte 228 und das lokale Interconnect-Strukturelement 230 gemeinsam durch die Operationen 152 und 154 gebildet.
  • Wie in 18 gezeigt, enthält das Verfahren 150 eine Operation 152, bei der eine Strukturierung ausgeführt wird, um einen Graben 238 in der ILD-Schicht 214 zu bilden, so dass die zwei Source/Drain-Strukturelemente 212 auf der gegenüberliegenden Seite des dielektrischen Gates 226 innerhalb des Grabens 238 freigelegt werden.
  • Wie in 19 gezeigt, enthält das Verfahren 150 eine Operation 154, bei der eine Abscheidung vorgenommen wird, um den Graben 238 auszufüllen, um ein Kontaktstrukturelement 240 mit einem zweckmäßigen leitenden Material zu bilden, wie zum Beispiel Kupfer, Wolfram, Aluminium, Silicid, andere geeignete leitende Materialien oder eine Kombination davon. In einigen Ausführungsformen wird zuerst eine Sperrschicht 242 in dem Graben 238 abgeschiedenen, um den Graben auszukleiden. Anschießend wird ein CMP-Prozess ausgeführt, um die leitenden Materialien zu entfernen, die auf der ILD-Schicht 214 gebildet wurden.
  • In ähnlicher Weise können gemäß einigen Ausführungsformen zusätzliche dielektrische Gates 226 an den Rändern der aktiven Finnenregionen 206 gebildet werden, wie in 20 veranschaulicht.
  • Wie in 21 gezeigt, schreitet das Verfahren 150 zu einer Operation 124 voran, bei der die Interconnect-Struktur 250 auf der Halbleiterstruktur 100 gebildet wird.
  • Die vorliegende Offenbarung stellt ein lokales Interconnect-Strukturelement sowie das Verfahren zu seiner Herstellung gemäß verschiedenen Ausführungsformen bereit. Das lokale Interconnect-Strukturelement, mit den Kontaktstrukturelementen, stellt eine lokale Interconnect-Verbindung bereit, um die Source/Drain-Strukturelemente von den benachbarten Feldeffekttransistoren, die durch das dielektrische Gate getrennt sind, zu koppeln. Das auf diese Weise gebildete lokale Interconnect-Strukturelement hat eine längliche Form und erstreckt sich von einem Kontaktstrukturelement, das einem ersten FET zugeordnet ist, und einem anderen Kontaktstrukturelement, das einem zweiten FET zugeordnet ist. Zwischen den zwei FETs befindet sich ein dielektrisches Gate. Das dielektrische Gate und das darunterliegende STI-Strukturelement stellen eine effektive Isolierung auf den zwei FETs bereit. In einigen Ausführungsformen lassen sich verschiedene Vorteile realisieren. Zum Beispiel sind die offenbarte Struktur und das offenbarte Verfahren mit den existierenden IC-Strukturen und - Verfahren vereinbar. In dem Verfahren des Standes der Technik wird das lokale Interconnect-Strukturelement zum Koppeln der benachbarten Source/Drain-Strukturelemente in den Metallschichten gebildet, wie zum Beispiel in der ersten Metallschicht, was mehr Routungsfläche kostet. Unter Verwendung des offenbarten Verfahrens und der offenbarten Struktur wird die Source/Drain-Kopplung durch das lokale Interconnect-Strukturelement auf der unteren Interconnect-Ebene erreicht, und die Schaltkreisdichte wird erhöht. Die Struktur und das Verfahren können dafür verwendet werden, Logikkreise zu bilden (wie zum Beispiel Logikkreise, wie zum Beispiel NOR, NAND, oder Wechselrichter) oder Speicherzellen (wie zum Beispiel statischer Direktzugriffsspeicher (SRAM)).
  • Somit stellt die vorliegende Offenbarung gemäß einigen Ausführungsformen eine Halbleiterstruktur bereit. Die Halbleiterstruktur enthält eine erste aktive Region und eine zweite aktiven Finnenregion, die aus einem Halbleitersubstrat extrudiert sind; ein Isolierstrukturelement, das in dem Halbleitersubstrat ausgebildet ist und zwischen der ersten und der zweiten aktiven Finnenregion angeordnet ist; ein dielektrisches Gate, das sich auf dem Isolierstrukturelement befindet; einen ersten Gate-Stapel, der sich auf der ersten aktiven Finnenregion befindet, und einen zweiten Gate-Stapel, der sich auf der zweiten aktiven Finnenregion befindet; ein erstes Source/Drain-Strukturelement, das in der ersten aktiven Finnenregion ausgebildet ist und zwischen dem ersten Gate-Stapel und dem dielektrischen Gate angeordnet ist; ein zweites Source/Drain-Strukturelement, das in der zweiten aktiven Finnenregion ausgebildet ist und zwischen dem zweiten Gate-Stapel und dem dielektrische Gate angeordnet ist; und ein Kontaktstrukturelement, das in einer ersten Zwischenschichtdielektrikum-Materialschicht ausgebildet ist und auf dem ersten und dem zweiten Source/Drain-Strukturelement sitzt und sich über das dielektrische Gate erstreckt.
  • Die vorliegende Offenbarung stellt gemäß einigen anderen Ausführungsformen eine Halbleiterstruktur bereit. Die Halbleiterstruktur enthält eine erste und eine zweite aktive Finnenregion, die aus einem Halbleitersubstrat extrudiert sind, entlang einer ersten Richtung ausgerichtet sind und an ein Isolierstrukturelement grenzen; einen ersten Gate-Stapel und einen zweiten Gate-Stapel, die sich auf der ersten bzw. der zweiten aktiven Finnenregionen befinden; ein dielektrisches Gate, das auf dem Isolierstrukturelement sitzt, wobei der erste und der zweite Gate-Stapel und das dielektrische Gate entlang einer zweiten Richtung ausgerichtet sind, die orthogonal zur ersten Richtung verläuft; ein erstes Source/Drain-Strukturelement, das in der ersten aktiven Finnenregion ausgebildet ist und zwischen dem ersten Gate-Stapel und dem dielektrischen Gate angeordnet ist; ein zweites Source/Drain-Strukturelement, das in der zweiten aktiven Finnenregion ausgebildet ist und zwischen dem zweiten Gate-Stapel und dem dielektrische Gate angeordnet ist; ein Kontaktstrukturelement, das sich entlang der ersten Richtung erstreckt und auf dem ersten und dem zweiten Source/Drain-Strukturelement sitzt; und eine Interconnect-Struktur, die des Weiteren eine erste Metallschicht mit mehreren Metallleitungen enthält, die oberhalb des Kontaktstrukturelements angeordnet sind.
  • Die vorliegende Offenbarung stellt gemäß einigen Ausführungsformen ein Verfahren bereit, das eine integrierte Schaltkreisstruktur bildet. Das Verfahren enthält Folgendes: Bilden einer ersten und einer zweiten aktiven Finnenregion auf einem Halbleitersubstrat, wobei zwischen der ersten und der zweiten aktiven Finnenregion ein Shallow Trench Isolation (STI)-Strukturelement angeordnet wird; Bilden eines ersten, eines zweiten und eines dritten Dummy-Gates, die auf der ersten aktiven Finnenregion, dem STI-Strukturelement bzw. der zweiten aktiven Finnenregion sitzen; Bilden eines ersten Source/Drain-Strukturelements auf der ersten aktiven Finnenregion zwischen dem ersten Dummy-Gate und dem zweiten Dummy-Gate und eines zweiten Source/Drain-Strukturelements auf der zweiten aktiven Finnenregion zwischen dem zweiten Dummy-Gate und dem dritten Dummy-Gate; Bilden einer Zwischenschichtdielektrikum (ILD)-Schicht auf dem Halbleitersubstrat; Ersetzen der ersten und dritten Dummy-Gates durch ein erstes Metall-Gate bzw. ein zweites Metall-Gate; Ersetzen des zweiten Dummy-Gates durch ein dielektrisches Gate; Strukturieren der ILD-Schicht, um einen ersten und einen zweiten Graben zu bilden, um das erste und das zweite Source/Drain-Strukturelement freizulegen; Bilden eines ersten und eines zweiten leitfähigen Strukturelements in dem ersten bzw. dem zweiten Graben; Bilden eines dritten leitenden Strukturelements, das das erste und das zweite leitende Strukturelement berührt; und Bilden einer Interconnect-Struktur, die des Weiteren eine erste Metallschicht mit mehreren Metallleitungen enthält, die oberhalb des ersten und des zweiten leitenden Strukturelements und des lokalen Interconnect-Strukturelements angeordnet sind.
  • Das oben Dargelegte hat Merkmale verschiedener Ausführungsformen umrissen. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Halbleiterstruktur, die Folgendes umfasst: eine erste aktive Region und eine zweite aktiven Finnenregion, die aus einem Halbleitersubstrat extrudiert sind; ein Isolierstrukturelement, das in dem Halbleitersubstrat ausgebildet ist und zwischen der ersten und der zweiten aktiven Finnenregion angeordnet ist; ein dielektrisches Gate, das direkt auf dem Isolierstrukturelement angeordnet ist; einen ersten Gate-Stapel, der sich auf der ersten aktiven Finnenregion befindet, und einen zweiten Gate-Stapel, der sich auf der zweiten aktiven Finnenregion befindet; ein erstes Source/Drain-Strukturelement, das in der ersten aktiven Finnenregion ausgebildet ist und zwischen dem ersten Gate-Stapel und dem dielektrischen Gate angeordnet ist; ein zweites Source/Drain-Strukturelement, das in der zweiten aktiven Finnenregion ausgebildet ist und zwischen dem zweiten Gate-Stapel und dem dielektrische Gate angeordnet ist; und ein Kontaktstrukturelement, das in einer ersten Zwischenschichtdielektrikum (ILD)-Schicht ausgebildet ist und auf dem ersten und dem zweiten Source/Drain-Strukturelement sitzt und sich über das dielektrische Gate erstreckt.
  3. Halbleiterstruktur nach Anspruch 1, die des Weiteren eine Interconnect-Struktur umfasst, die des Weiteren eine erste Metallschicht mit mehreren Metallleitungen enthält, die sich auf dem Kontaktstrukturelement befinden und mit dem Kontaktstrukturelement gekoppelt sind.
  4. Halbleiterstruktur nach Anspruch 1 oder 2, wobei jeder des ersten und des zweiten Gate-Stapels eine Gate-Dielektrikumschicht und eine Gate-Elektrode auf der Gate-Dielektrikumschicht enthält; und das dielektrische Gate ein dielektrisches Strukturelement ist, das eine andere Zusammensetzung hat als das Isolierstrukturelement.
  5. Halbleiterstruktur nach Anspruch 3, wobei die Gate-Dielektrikumschicht ein dielektrisches Material mit hohem k-Wert enthält; das dielektrische Gate ein erstes dielektrisches Material enthält; das Isolierstrukturelement ein zweites dielektrisches Material enthält; und das erste und das zweite dielektrische Material eine andere Zusammensetzung haben als das dielektrische Material mit hohem K-Wert.
  6. Halbleiterstruktur nach Anspruch 4, wobei das erste dielektrische Material Siliziumnitrid enthält und das zweite dielektrische Material Siliziumoxid enthält.
  7. Halbleiterstruktur nach einem der vorangehenden Ansprüche, wobei das Isolierstrukturelement ein Shallow Trench Isolation (STI)-Strukturelement ist, das auf dem Halbleitersubstrat gebildet ist, wobei sich eine Oberseite unter Oberseiten der ersten und der zweiten aktiven Finnenregion befindet.
  8. Halbleiterstruktur nach einem der vorangehenden Ansprüche, wobei das Kontaktstrukturelement enthält: ein erstes leitfähiges Strukturelement, das auf dem ersten Source/Drain-Strukturelement sitzt, ein zweites leitfähiges Strukturelement, das auf dem zweiten Source/Drain-Strukturelement sitzt, und ein drittes leitendes Strukturelement, das sich von dem ersten leitenden Strukturelement zu dem zweiten leitenden Strukturelement erstreckt.
  9. Halbleiterstruktur nach Anspruch 7, wobei das erstes und das zweite leitende Strukturelement des Weiteren eine erste Sperrschicht an Seitenwänden und einer Unterseite des ersten Metalls enthalten; und das Metall des dritten leitenden Strukturelements des Weiteren eine zweite Sperrschicht an Seitenwänden und einer Unterseite des zweiten Metalls enthält.
  10. Halbleiterstruktur nach Anspruch 7 oder 8, wobei das dritte leitende Strukturelement eine Oberseite hat, die koplanar mit den Oberflächen des ersten und des zweiten leitfähigen Strukturelements ist.
  11. Halbleiterstruktur nach einem der vorangehenden Ansprüche, die des Weiteren Folgendes umfasst: ein drittes Source/Drain-Strukturelement auf der ersten aktiven Finnenregion; einen ersten Kanal auf der ersten aktiven Finnenregion und unter dem ersten Gate-Stapel; ein viertes Source/Drain-Strukturelement auf der zweiten aktiven Finnenregion; und einen zweiten Kanal auf der zweiten aktiven Finnenregion und unter dem zweiten Gate-Stapel, wobei das erste und das dritte Source/Drain-Strukturelement, der erste Gate-Stapel und der erste Kanal Komponenten eines ersten Feldeffekttransistors (FET) sind, und das zweite und das vierte Source/Drain-Strukturelement, der zweite Gate-Stapel und der zweite Kanal Komponenten eines zweiten FET sind.
  12. Halbleiterstruktur, die Folgendes umfasst: eine erste und eine zweite aktive Finnenregion, die aus einem Halbleitersubstrat extrudiert sind, entlang einer ersten Richtung ausgerichtet sind und an ein Isolierstrukturelement grenzen; einen ersten Gate-Stapel und einen zweiten Gate-Stapel, die sich auf der ersten bzw. der zweiten aktiven Finnenregion befinden; ein dielektrisches Gate, das auf dem Isolierstrukturelement sitzt, wobei der erste und der zweite Gate-Stapel und das dielektrische Gate entlang einer zweiten Richtung ausgerichtet sind, die orthogonal zur ersten Richtung verläuft; ein erstes Source/Drain-Strukturelement, das in der ersten aktiven Finnenregion ausgebildet ist und zwischen dem ersten Gate-Stapel und dem dielektrischen Gate angeordnet ist; ein zweites Source/Drain-Strukturelement, das in der zweiten aktiven Finnenregion ausgebildet ist und zwischen dem zweiten Gate-Stapel und dem dielektrische Gate angeordnet ist; ein Kontaktstrukturelement, das sich entlang der erste Richtung erstreckt und auf dem ersten und dem zweiten Source/Drain-Strukturelement sitzt; und eine Interconnect-Struktur, die des Weiteren eine erste Metallschicht enthält, die mehrere erste Metallleitungen aufweist, die sich auf dem Kontaktstrukturelement befinden.
  13. Halbleiterstruktur nach Anspruch 11, wobei das Kontaktstrukturelement enthält: ein erstes leitfähiges Strukturelement, das auf dem ersten Source/Drain-Strukturelement sitzt, ein zweites leitfähiges Strukturelement, das auf dem zweiten Source/Drain-Strukturelement sitzt, und ein drittes leitendes Strukturelement, das sich von dem ersten leitenden Strukturelement zu dem zweiten leitenden Strukturelement erstreckt, und wobei das erste, das zweite und das dritte leitende Strukturelement eine koplanare Oberseite haben.
  14. Halbleiterstruktur nach Anspruch 12, wobei das erstes und das zweite leitende Strukturelement des Weiteren eine erste Metallschicht und eine erste Sperrschicht an Seitenwänden und einer Unterseite des ersten Metallsschicht enthalten; und das Metall des dritten leitenden Strukturelements des Weiteren eine zweite Metallschicht und eine zweite Sperrschicht an Seitenwänden und einer Unterseite der zweiten Metallsschicht enthält.
  15. Halbleiterstruktur nach einem der vorangehenden Ansprüche 11 bis 13, wobei sowohl das erste Metall als auch das zweite Metall eines von Wolfram und Kupfer enthalten.
  16. Halbleiterstruktur nach einem der vorangehenden Ansprüche 11 bis 14, wobei jeder des ersten und des zweiten Gate-Stapels eine Gate-Dielektrikumschicht und eine Gate-Elektrode auf der Gate-Dielektrikumschicht enthält, wobei die Gate-Dielektrikumschicht ein dielektrisches Material mit hohem k-Wert enthält; das dielektrische Gate ein dielektrisches Strukturelement ist, das ein erstes dielektrisches Material enthält; und das Isolierstrukturelement ein zweites dielektrisches Material enthält, das eine andere Zusammensetzung aufweist als das dielektrische Material mit hohem k-Wert und das erste dielektrische Material, wobei das Isolierstrukturelement ein Shallow Trench Isolation (STI)-Strukturelement ist, das auf dem Halbleitersubstrat gebildet ist, wobei sich eine Oberseite unter Oberseiten der erste und der zweiten aktiven Finnenregion befindet.
  17. Halbleiterstruktur nach einem der vorangehenden Ansprüche 11 bis 15, die des Weiteren Folgendes umfasst: einen ersten Kanal auf der ersten aktiven Finnenregion und unter dem ersten Gate-Stapel; und einen zweiten Kanal auf der zweiten aktiven Finnenregion und unter dem zweiten Gate-Stapel, wobei das erste Source/Drain-Strukturelement, der erste Gate-Stapel und der erste Kanal Komponenten eines ersten Feldeffekttransistors (FET) sind, und das zweite Source/Drain-Strukturelement, der zweite Gate-Stapel und der zweite Kanal Komponenten eines zweiten FET sind.
  18. Verfahren zum Bilden einer integrierten Schaltkreisstruktur, wobei das Verfahren Folgendes umfasst: Bilden einer ersten und einer zweiten aktiven Finnenregion auf einem Halbleitersubstrat, wobei zwischen der ersten und der zweiten aktiven Finnenregion ein Shallow Trench Isolation (STI)-Strukturelement angeordnet wird; Bilden eines ersten, eines zweiten und eines drittes Dummy-Gates, die auf der ersten aktiven Finnenregion, dem STI-Strukturelement bzw. der zweiten aktiven Finnenregion sitzen; Bilden eines ersten Source/Drain-Strukturelements auf der ersten aktiven Finnenregion zwischen dem ersten Dummy-Gate und dem zweiten Dummy-Gate und eines zweiten Source/Drain-Strukturelements auf der zweiten aktiven Finnenregion zwischen dem zweiten Dummy-Gate und dem dritten Dummy-Gate; Bilden einer Zwischenschichtdielektrikum (ILD)-Schicht auf dem Halbleitersubstrat; Ersetzen des ersten und des dritten Dummy-Gates durch ein erstes Metall-Gate bzw. ein zweites Metall-Gate; Ersetzen des zweiten Dummy-Gates durch ein dielektrisches Gate; Strukturieren der ILD-Schicht, um einen ersten und einen zweiten Graben zu bilden, um das erste und das zweite Source/Drain-Strukturelement freizulegen; Bilden eines ersten und eines zweiten leitfähigen Strukturelements in dem ersten bzw. dem zweiten Graben; Bilden eines lokalen Interconnect-Strukturelements, das das erste und das zweite leitende Strukturelement berührt; und Bilden einer Interconnect-Struktur, die des Weiteren eine erste Metallschicht mit mehreren Metallleitungen enthält, die oberhalb des ersten und des zweiten leitenden Strukturelements und des lokalen Interconnect-Strukturelements angeordnet sind.
  19. Verfahren nach Anspruch 17, wobei das Bilden eines ersten, eines zweiten und eines drittes Dummy-Gates enthält: Abscheiden eines Dummy-Gate-Materials, und Strukturieren des Dummy-Gate-Materials, wodurch gleichzeitig das erste, das zweite und das dritte Dummy-Gate gebildet werden; das Ersetzen des ersten und des dritten Dummy-Gates durch ein erstes Metall-Gate bzw. ein zweites Metall-Gate enthält: Entfernen des ersten und des dritten Dummy-Gates, um einen dritten Graben und einen vierten Graben zu bilden, Füllen des dritten und vierten Grabens mit einer Metallelektrode, und Ausführen eines ersten chemisch-mechanischen Polier (CMP)-Prozesses; und das Ersetzen des zweiten Dummy-Gates durch ein dielektrisches Gate enthält: Entfernen des zweite Dummy-Gates, um einen fünften Graben zu bilden, Füllen des fünften Grabens mit einem dielektrischen Material, und Ausführen eines zweiten CMP-Prozesses.
  20. Verfahren nach Anspruch 18, wobei das Bilden eines lokalen Interconnect-Strukturelements, das das erste und das zweite leitende Strukturelement berührt, enthält: Strukturieren der ILD-Schicht, um einen sechsten Graben zu bilden, Füllen des sechsten Grabens mit einem leitenden Material, und Ausführen eines zweiten CMP-Prozesses, wodurch das erste und das zweite leitende Strukturelement sowie das lokale Interconnect-Strukturelement eine koplanare Oberseite erhalten.
  21. Verfahren nach Anspruch 19, wobei das Strukturieren des ILD, um einen sechsten Graben zu bilden, das Ätzen der ILD-Schicht und des dielektrischen Gates enthält, um den sechsten Graben zu bilden, der das erstes und das zweite leitende Strukturelement freilegt.
DE102018115909.9A 2018-05-31 2018-07-02 Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate Active DE102018115909B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/993,970 US10529860B2 (en) 2018-05-31 2018-05-31 Structure and method for FinFET device with contact over dielectric gate
US15/993,970 2018-05-31

Publications (2)

Publication Number Publication Date
DE102018115909A1 true DE102018115909A1 (de) 2019-12-19
DE102018115909B4 DE102018115909B4 (de) 2021-04-29

Family

ID=68694378

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018115909.9A Active DE102018115909B4 (de) 2018-05-31 2018-07-02 Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate

Country Status (5)

Country Link
US (4) US10529860B2 (de)
KR (1) KR102105116B1 (de)
CN (1) CN110556374B (de)
DE (1) DE102018115909B4 (de)
TW (1) TWI731284B (de)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11387232B2 (en) * 2017-03-23 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10529860B2 (en) 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
CN110875184B (zh) * 2018-08-29 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11329042B2 (en) * 2018-11-30 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US10991702B2 (en) * 2019-05-15 2021-04-27 Nanya Technology Corporation Semiconductor device and method of preparing the same
US11183591B2 (en) * 2019-10-30 2021-11-23 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities
US11201246B2 (en) 2019-11-12 2021-12-14 International Business Machines Corporation Field-effect transistor structure and fabrication method
US11621340B2 (en) * 2019-11-12 2023-04-04 International Business Machines Corporation Field-effect transistor structure and fabrication method
US11264486B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US11417750B2 (en) * 2020-01-31 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate air spacer for fin-like field effect transistor
US11476351B2 (en) * 2020-02-18 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures and methods of fabricating the same in field-effect transistors
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11328957B2 (en) * 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11444018B2 (en) * 2020-02-27 2022-09-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including recessed interconnect structure
CN113053820A (zh) * 2020-03-30 2021-06-29 台湾积体电路制造股份有限公司 半导体结构和形成集成电路结构的方法
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
DE102020129842A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US11437490B2 (en) * 2020-04-08 2022-09-06 Globalfoundries U.S. Inc. Methods of forming a replacement gate structure for a transistor device
US11222849B2 (en) * 2020-04-24 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate loss reduction for semiconductor devices
TWI747622B (zh) * 2020-04-24 2021-11-21 台灣積體電路製造股份有限公司 積體電路與其製作方法
DE102021103469A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis und verfahren zu dessen herstellung
DE102021103461A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-isolation für multigate-vorrichtung
DE102021104073B4 (de) * 2020-04-30 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
US11398385B2 (en) * 2020-05-08 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102020133339A1 (de) * 2020-05-20 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cmos-stapelstruktur
US11996409B2 (en) 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
DE102020131432A1 (de) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain-kontaktstruktur
DE102021105450B4 (de) * 2020-05-28 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte Schaltungsvorrichtung, System und Verfahren
DE102021109149A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren
DE102021104070A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterchip
DE102021106114A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate-vorrichtung mit reduziertem spezifischem kontaktwiderstand
US11973120B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US20210408116A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Memory device including a semiconducting metal oxide fin transistor and methods of forming the same
US11961763B2 (en) * 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof
US11862701B2 (en) 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked multi-gate structure and methods of fabricating the same
DE102020131140A1 (de) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
US11640936B2 (en) * 2021-01-08 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of fabrication thereof
US11621197B2 (en) 2021-02-15 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate cut feature and method for forming the same
JP2023087695A (ja) * 2021-12-14 2023-06-26 ▲ゆ▼創科技股▲ふん▼有限公司 ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952547B2 (en) * 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
JP2010186877A (ja) * 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
CN102881634B (zh) * 2011-07-15 2014-10-29 中国科学院微电子研究所 半导体器件结构及其制作方法
JP5847549B2 (ja) * 2011-11-16 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8901615B2 (en) 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US20140103452A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9337318B2 (en) 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
TW201500369A (zh) 2013-06-28 2015-01-01 Agricultural Technology Res Inst 具提高細胞轉導效率之重組蛋白質表現系統
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10361195B2 (en) * 2014-09-04 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device with an isolation gate and method of forming
US9324864B2 (en) * 2014-09-30 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9799567B2 (en) * 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
US9379104B1 (en) * 2015-03-05 2016-06-28 Globalfoundries Inc. Method to make gate-to-body contact to release plasma induced charging
TWI642185B (zh) * 2015-03-18 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
KR102399027B1 (ko) * 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
US9716041B2 (en) * 2015-06-26 2017-07-25 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN113659004B (zh) * 2015-11-26 2023-12-19 联华电子股份有限公司 半导体元件及其制作方法
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9716042B1 (en) * 2015-12-30 2017-07-25 International Business Machines Corporation Fin field-effect transistor (FinFET) with reduced parasitic capacitance
US9881872B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
US10083962B2 (en) * 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
CN107968118B (zh) * 2016-10-19 2020-10-09 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain
KR102549331B1 (ko) * 2016-11-14 2023-06-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180102273A (ko) * 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9893207B1 (en) * 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US10014296B1 (en) * 2017-04-14 2018-07-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
KR102291559B1 (ko) * 2017-06-09 2021-08-18 삼성전자주식회사 반도체 장치
KR102320047B1 (ko) * 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI724207B (zh) * 2017-07-19 2021-04-11 聯華電子股份有限公司 半導體裝置及其製程
US10658490B2 (en) * 2017-07-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of isolation feature of semiconductor device structure
US10192746B1 (en) * 2017-07-31 2019-01-29 Globalfoundries Inc. STI inner spacer to mitigate SDB loading
KR102469885B1 (ko) * 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US10529860B2 (en) 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate

Also Published As

Publication number Publication date
US11527651B2 (en) 2022-12-13
US20190371933A1 (en) 2019-12-05
US10529860B2 (en) 2020-01-07
KR102105116B1 (ko) 2020-04-28
US20200152782A1 (en) 2020-05-14
TWI731284B (zh) 2021-06-21
CN110556374B (zh) 2023-08-22
US10804401B2 (en) 2020-10-13
US20210043764A1 (en) 2021-02-11
DE102018115909B4 (de) 2021-04-29
KR20190136883A (ko) 2019-12-10
CN110556374A (zh) 2019-12-10
TW202004988A (zh) 2020-01-16
US20230115015A1 (en) 2023-04-13

Similar Documents

Publication Publication Date Title
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102015106608B4 (de) FinFET-Wärmeschutzverfahren und verwandte Strukturen
DE102015113081B4 (de) Feldeffekttransistorstruktur mit mehreren Schwellenspannungen und Herstellungsverfahren dafür
DE102013103470B4 (de) Verfahren für einen Feldeffekttransistor
DE102017117811B4 (de) Halbleiterstrukturen mit Metallleitungen unterschiedlicher Dicke, Rasterabstände und/oder Breite
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102017117863B4 (de) Integrierte Schaltung mit einer Gatestruktur und Herstellungsverfahren
DE102015104698A1 (de) Struktur und verfahren für mosfet-vorrichtung
DE102014219912A1 (de) Verfahren zum Bilden von FinFET-Halbleitervorrichtungen unter Verwendung einer Austauschgatetechnik und die resultierenden Vorrichtungen
DE102012204516A1 (de) FinFET-Vorrichtung und Herstellungsverfahren für dieselbe
DE102019116606A1 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102018114209A1 (de) Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
DE102019113052A1 (de) Halbleiterbauelement und verfahren
DE102019130454A1 (de) Gate-strukturen mit neutralen zonen zur minimierung von metallischen gate-grenzeffekten und verfahren zu deren herstellung
DE102018103075B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102019113425B4 (de) Finfet-aufbau und verfahren mit reduzierter finnenknickung
DE102021102235A1 (de) Integrierter schaltkreis mit rückseitiger durchkontaktierung
DE102017122702B4 (de) Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
DE102018100940B4 (de) Integrierte Schaltung mit Finne und Gatestruktur und Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final