KR20180102273A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20180102273A
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김현진
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서성인
이찬형
이후용
정성훈
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Abstract

막 처리를 수행하여 일함수 조절막의 저항을 감소시킴으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 게이트 절연막, 상기 게이트 절연막 상의 제1 일함수 조절막, 상기 제1 일함수 조절막 상에, 상기 제1 일함수 조절막과 접촉하는 하부 배리어 도전막, 및 상기 하부 배리어 도전막 상에, 상기 하부 배리어 도전막과 접촉하고, 상기 하부 배리어 도전막과 동일한 물질을 포함하는 상부 배리어 도전막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
본 발명이 해결하려는 과제는, 막 처리를 수행하여 일함수 조절막의 저항을 감소시킴으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 일함수 조절막의 저항을 감소시키는 막 처리를 수행함으로써, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 게이트 절연막; 상기 게이트 절연막 상의 제1 일함수 조절막; 상기 제1 일함수 조절막 상에, 상기 제1 일함수 조절막과 접촉하는 하부 배리어 도전막; 및 상기 하부 배리어 도전막 상에, 상기 하부 배리어 도전막과 접촉하고, 상기 하부 배리어 도전막과 동일한 물질을 포함하는 상부 배리어 도전막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막; 상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 n형의 제1 일함수 조절막; 상기 제1 일함수 조절막 상에, 상기 제1 일함수 조절막과 접촉하는 제1 하부 배리어 도전막; 상기 제1 하부 배리어 도전막 상에, 상기 제1 하부 배리어 도전막과 접촉하는 제1 상부 배리어 도전막으로, 상기 제1 상부 배리어 도전막은 상기 제1 하부 배리어 도전막과 동일한 물질을 포함하는 제1 상부 배리어 도전막; 상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 일함수 조절막으로, 상기 제2 일함수 조절막은 상기 제1 일함수 조절막과 동일한 물질을 포함하는 제2 일함수 조절막; 및 상기 제2 일함수 조절막 상에, 상기 제1 하부 배리어 도전막과 동일한 물질을 포함하는 제2 배리어 도전막으로, 상기 제2 배리어 도전막의 두께는 상기 제1 하부 배리어 도전막의 두께 및 상기 제1 상부 배리어 도전막의 두께보다 두꺼운 제2 배리어 도전막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 돌출된 핀형 패턴; 상기 기판 상에, 상기 핀형 패턴의 측벽 일부를 덮는 필드 절연막; 상기 필드 절연막의 상면 및 상기 핀형 패턴의 프로파일을 따라 형성되는 게이트 절연막; 상기 게이트 절연막 상에, 상기 게이트 절연막을 따라 형성되는 TiAlC막; 상기 TiAlC막 상에, 상기 TiAlC막과 접촉하는 제1 TiN막; 및 상기 제1 TiN막 상에, 상기 제1 TiN막과 접촉하는 제2 TiN막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 게이트 절연막을 형성하고, 상기 게이트 절연막 상에, n형의 일함수 조절막을 형성하고, 상기 일함수 조절막 상에, 상기 하부 배리어 도전막을 형성하고, 상기 하부 배리어 도전막을 형성한 후, 상기 일함수 조절막에 대한 막 처리(film treatment) 공정을 수행하고, 상기 막 처리 공정 후, 상기 하부 배리어 도전막 상에, 상기 하부 배리어 도전막과 동일한 물질을 포함하는 상부 배리어 도전막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2 내지 도 5는 각각 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7은 도 6의 A - A를 따라서 절단한 단면도이다.
도 8은 도 6의 B - B를 따라서 절단한 단면도이다.
도 9 및 도 10은 각각 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11 내지 도 15는 각각 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 A - A 및 C - C를 따라서 절단한 단면도이다.
도 18은 도 16의 B - B 및 D - D를 따라서 절단한 단면도이다.
도 19 내지 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.
도 1을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 게이트 스페이서(140)와, 제1 트렌치(140t)와, 제1 게이트 절연막(130)과, 제1 게이트 전극 구조체(120)를 포함할 수 있다.
제1 게이트 전극 구조체(120)는 제1 하부 도전막(121)과, 제1 식각 방지 도전막(122)과, 제1 n형 일함수 조절막(124)과, 제1 배리어 도전막(125)과, 제1 필링 도전막(128)을 포함할 수 있다. 제1 배리어 도전막(125)은 제1 하부 배리어 도전막(126)과, 제1 상부 배리어 도전막(127)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 게이트 스페이서(140)는 기판(100) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서(140)가 복수의 막일 경우, 제1 게이트 스페이서(140)에 포함된 막 중 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. 또한, 제1 게이트 스페이서(140)가 복수의 막일 경우, 제1 게이트 스페이서(140)에 포함된 막 중 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다.
또한, 경우에 따라, 제1 게이트 스페이서(140)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 게이트 스페이서(140)는 이후에 설명되는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다. 제1 트렌치(140t)는 예를 들어, 제1 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)의 외측벽을 둘러싸고 있을 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)에 의해 정의되는 제1 트렌치(140t)를 포함할 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(190)은 단일층인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 층간 절연막(190)은 제1 트렌치(140t)의 프로파일을 조절하기 위해 복수의 층을 포함할 수도 있다.
제1 게이트 절연막(130)은 기판(100) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제1 게이트 절연막(130)은 기판(100) 상에 순차적으로 적층된 제1 계면막(interfacial layer)(131)과 제1 고유전율 절연막(132)을 포함할 수 있다.
제1 계면막(131)은 기판(100) 상에 형성될 수 있다. 제1 계면막(131)은 제1 트렌치(140t)의 바닥면에 형성될 수 있다. 제1 계면막(131)은 제1 트렌치(140t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(131)을 형성하는 방법에 따라, 제1 계면막(131)은 제1 트렌치(140t)의 측벽 상에도 형성될 수 있다.
제1 계면막(131)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 제1 고유전율 절연막(132)의 종류 등에 따라, 제1 계면막(131)은 다른 물질을 포함할 수 있음은 물론이다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성될 수 있다. 제1 고유전율 절연막(132)은 제1 트렌치(140t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제1 고유전율 절연막(132)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 고유전율 절연막(132)은 산화물을 중심으로 설명하였지만, 이와 달이, 제1 고유전율 절연막(132)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 게이트 전극 구조체(120)는 제1 트렌치(140t)를 채울 수 있다.
예를 들어, 제1 게이트 전극 구조체(120)의 상면은 층간 절연막(190)의 상면과, 제1 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다.
제1 하부 도전막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 도전막(121)은 제1 게이트 절연막(130)과 접촉할 수 있다. 예를 들어, 제1 하부 도전막(121)은 제1 고유전율 절연막(132)과 접촉할 수 있다.
제1 하부 도전막(121)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 하부 도전막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다.
제1 하부 도전막(121)은 예를 들어, TiN를 포함할 수 있다. 몇몇 실시예들에서, 제1 하부 도전막(121)은 TiN막일 수 있다.
제1 식각 방지 도전막(122)은 제1 하부 도전막(121) 상에 형성될 수 있다. 제1 식각 방지 도전막(122)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 식각 방지 도전막(122)은 제1 하부 도전막(121)의 프로파일을 따라 형성될 수 있다.
제1 식각 방지 도전막(122)은 예를 들어, TaN를 포함할 수 있다. 몇몇 실시예들에서, 제1 식각 방지 도전막(122)은 TaN막일 수 있다.
제1 하부 도전막(121) 및 제1 식각 방지 도전막(122)은 제1 게이트 절연막(130) 상에 순차적으로 적층되어 있다.
제1 n형 일함수 조절막(124)은 제1 식각 방지 도전막(122) 상에 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 n형 일함수 조절막(124)은 제1 식각 방지 도전막(122)과 접촉할 수 있다.
제1 n형 일함수 조절막(124)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 n형 일함수 조절막(124)은 제1 식각 방지 도전막(122)의 프로파일을 따라 형성될 수 있다.
제1 n형 일함수 조절막(124)은 예를 들어, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다. 또한, 제1 n형 일함수 조절막(124)은 상술한 물질 중 Ti를 Ta, W, Ru, Nb, Mo, Hf 및 La 중 하나로 치환한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따라 반도체 장치에서, 제1 n형 일함수 조절막(124)은 TiAlC를 포함하는 막으로 설명한다.
제1 배리어 도전막(125)은 제1 n형 일함수 조절막(124) 상에 순차적으로 적층된 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)을 포함할 수 있다.
제1 배리어 도전막(125)은 제1 n형 일함수 조절막(124)과 접촉할 수 있다. 다르게 말하면, 제1 배리어 도전막(125)과 제1 n형 일함수 조절막(124) 사이에 개재되는 막이 없을 수 있다.
제1 하부 배리어 도전막(126)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 하부 배리어 도전막(126)은 제1 n형 일함수 조절막(124)의 프로파일을 따라 형성될 수 있다. 제1 하부 배리어 도전막(126)은 제1 n형 일함수 조절막(124)과 접촉할 수 있다.
제1 상부 배리어 도전막(127)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 상부 배리어 도전막(127)은 제1 하부 배리어 도전막(126)의 프로파일을 따라 형성될 수 있다. 제1 상부 배리어 도전막(127)은 제1 하부 배리어 도전막(126)과 접촉할 수 있다.
제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 예를 들어, 동일한 물질을 포함할 수 있다. 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 각각 예를 들어, TiN를 포함할 수 있다. 몇몇 실시예에서, 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 각각 TiN막일 수 있다.
제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 동일한 물질을 포함한다. 하지만, 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127) 사이에, 경계면이 형성될 수 있다.
제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127) 사이의 경계면은 제1 하부 배리어 도전막(126)을 형성한 후 수행되는 막 처리(film treatment) 공정(도 23의 50)에 의해 형성될 수 있다. 이에 대한 설명은 제조 방법을 통해 설명한다.
제1 하부 배리어 도전막(126)은 막 처리 공정(도 23의 50) 후, 제1 n형 일함수 조절막(124)이 재산화(re-oxidation)되는 것을 방지할 수 있는 두께를 가질 수 있다.
각각의 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 10Å 이상의 두께를 가질 수 있다. 또는, 각각의 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 예를 들어, 적어도 두 층 이상의 TiN 단위 격자가 적층된 두께를 가질 수 있다.
몇몇 실시예에서, 제1 상부 배리어 도전막(127)의 두께는 제1 하부 배리어 도전막(126)의 두께보다 크거나 같을 수 있지만, 이에 제한되는 것은 아니다.
제1 필링 도전막(128)은 제1 배리어 도전막(125) 상에 형성될 수 있다. 제1 필링 도전막(128)은 제1 상부 배리어 도전막(127) 상에 형성될 수 있다. 제1 필링 도전막(128)은 제1 하부 도전막(121), 제1 식각 방지 도전막(122), 제1 n형 일함수 조절막(124) 및 제1 배리어 도전막(125)이 형성되고 남은 제1 트렌치(140t)를 채울 수 있다.
제1 필링 도전막(128)은 예를 들어, W, Al, Co, Cu, Ru, Ni, Pt, Ni-Pt 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(145)은 제1 게이트 전극 구조체(120)에 인접하여 형성될 수 있다.
제1 소오스/드레인 영역(145)은 기판(100) 내에 형성된 불순물 영역으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 영역(145)은 기판(100) 상 또는 기판(100) 내에 형성된 에피택셜층을 포함할 수 있다.
또한, 제1 소오스/드레인 영역(145)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인 영역일 수도 있다.
제1 게이트 전극 구조체(120)을 포함하는 반도체 장치가 PMOS인지 또는 NMOS인지에 따라, 제1 소오스/드레인 영역(145)에 포함되는 불순물의 도전형은 달라진다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 2를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(120)는 제1 p형 일함수 조절막(123)을 더 포함할 수 있다.
제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)과 제1 n형 일함수 조절막(124) 사이에 형성될 수 있다. 예를 들어, 제1 p형 일함수 조절막(123)은 제1 식각 방지 도전막(122)과 제1 n형 일함수 조절막(124) 사이에 형성될 수 있다.
제1 p형 일함수 조절막(123)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 p형 일함수 조절막(123)은 제1 식각 방지 도전막(122)의 프로파일을 따라 형성될 수 있다.
제1 p형 일함수 조절막(123)은 예를 들어, TiN을 포함할 수 있다.
도 2에서, 제1 p형 일함수 조절막(123)은 제1 게이트 전극 구조체(120)의 상면까지 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제1 p형 일함수 조절막(123)은 챔퍼링되어 있을 수도 있다. 제1 p형 일함수 조절막(123)의 최상면은 제1 트렌치(140t)의 측벽에 대해 예각을 갖는 경사면을 포함할 수 있다.
또는, 층간 절연막(190)의 상면을 기준으로, 제1 p형 일함수 조절막(123)의 최상면은 제1 게이트 전극 구조체(120)의 상면보다 낮을 수 있다. 제1 p형 일함수 조절막(123)의 최상면은 제1 n형 일함수 조절막(124)에 의해 덮일 수 있다.
도 3은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 2를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 3을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)과 접촉할 수 있다. 제1 p형 일함수 조절막(123)은 제1 고유전율 절연막(132)과 접촉할 수 있다.
도 2에서 도시된 것과 달리, 제1 p형 일함수 조절막(123)과 제1 게이트 절연막(130) 사이에, 제1 하부 도전막(121) 및 제1 식각 방지 도전막(122)이 개재되지 않을 수 있다.
제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)과 제1 n형 일함수 조절막(124) 사이에 형성될 수 있다. 제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 있다.
도 4는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 캡핑 패턴(150)을 더 포함할 수 있다.
제1 게이트 전극 구조체(120)는 제1 트렌치(140t)의 일부를 채울 수 있다. 예를 들어, 제1 게이트 전극 구조체(120)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
캡핑 패턴(150)은 제1 게이트 전극 구조체(120) 및 제1 게이트 절연막(130) 상에 형성될 수 있다. 다시 말하면, 캡핑 패턴(150)은 제1 하부 도전막(121)과, 제1 식각 방지 도전막(122)과, 제1 n형 일함수 조절막(124)과, 제1 배리어 도전막(125)과, 제1 필링 도전막(128) 상에 형성될 수 있다.
캡핑 패턴(150)은 제1 트렌치(140t)의 일부를 채워서 형성될 수 있다. 캡핑 패턴(150)은 제1 트렌치(140t)의 일부를 채워서 형성되므로, 캡핑 패턴(150)의 상면은 제1 게이트 스페이서(140)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.
캡핑 패턴(150)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 캡핑 패턴(150) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 게이트 스페이서(140)의 내측벽 및 캡핑 패턴(150)의 측벽 사이에, 제1 게이트 절연막(130)의 일부가 연장되어 있을 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 고유전율 절연막(132)은 제1 게이트 전극 구조체(120)와 제1 게이트 스페이서(140) 사이로 연장되는 부분을 포함하지 않을 수 있다.
또한, 제1 게이트 전극 구조체(120)에서, 제1 하부 도전막(121)과, 제1 식각 방지 도전막(122)과, 제1 n형 일함수 조절막(124)과, 제1 배리어 도전막(125)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장되는 부분을 포함하지 않을 수 있다.
도시되지 않았지만, 제1 필링 도전막(128) 상에 게이트 하드 마스크가 더 형성될 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 7은 도 6의 A - A를 따라서 절단한 단면도이다. 도 8은 도 6의 B - B를 따라서 절단한 단면도이다. 설명의 편의상 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6 내지 도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 다채널 활성 영역(110)과, 제1 게이트 전극 구조체(120)와, 제1 게이트 스페이서(140)와, 제1 게이트 절연막(130)을 포함할 수 있다.
일 예로, 제1 다채널 활성 영역(110)은 핀형 패턴일 수 있다. 다른 예로, 제1 다채널 활성 영역(110)은 나노 시트 또는 나노 와이어일 수 있다. 하지만, 상술한 것은 제1 다채널 활성 영역(110)에 대한 예시일 뿐, 이에 제한되는 것은 아니다.
이하의 설명에서, 제1 다채널 활성 영역(110)은 핀형 패턴인 것으로 설명한다.
제1 다채널 활성 영역(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 제1 다채널 활성 영역(110)은 기판(100) 상에, 제1 방향(X1)을 따라서 길게 연장될 수 있다. 예를 들어, 제1 다채널 활성 영역(110)은 제1 방향(X1)으로 연장되는 장변과, 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제1 다채널 활성 영역(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 다채널 활성 영역(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 다채널 활성 영역(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 다채널 활성 영역(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 제1 다채널 활성 영역(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 다채널 활성 영역(110)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 다채널 활성 영역(110)의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 제1 다채널 활성 영역(110)의 측벽 일부를 덮을 수 있다.
제1 다채널 활성 영역(110)의 상면은 제1 다채널 활성 영역(110)의 장변에 인접하여 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 다채널 활성 영역(110)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 필드 절연막(105)은 제1 다채널 활성 영역(110) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서(140)는 필드 절연막(105) 상으로 돌출된 제1 다채널 활성 영역(110) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제2 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 다채널 활성 영역(110)과 교차할 수 있다. 제2 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의되므로, 제1 트렌치(140t)는 제2 방향(Y1)을 따라 길게 연장되어, 제1 다채널 활성 영역(110)과 교차될 수 있다.
제1 게이트 절연막(130)은 필드 절연막(105) 및 제1 다채널 활성 영역(110) 상에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)의 상면 및 제1 다채널 활성 영역(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(131)은 제1 다채널 활성 영역(110) 상에 형성될 수 있다. 제1 계면막(131)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 다채널 활성 영역(110)의 프로파일을 따라서 형성될 수 있다. 제1 계면막(131)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(131)을 형성하는 방법에 따라, 제1 계면막(131)은 필드 절연막(105)의 상면을 따라 형성될 수도 있다.
제1 고유전율 절연막(132)은 제1 계면막(131) 상에 형성되고, 제1 다채널 활성 영역(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제1 게이트 전극 구조체(120)는 제1 게이트 절연막(130) 상에 형성되고, 제1 다채널 활성 영역(110)과 교차할 수 있다. 즉, 제1 하부 도전막(121)과, 제1 식각 방지 도전막(122)과, 제1 n형 일함수 조절막(124)과, 제1 배리어 도전막(125)과, 제1 필링 도전막(128)은 각각 제1 다채널 활성 영역(110)과 교차할 수 있다.
제1 하부 도전막(121)과, 제1 식각 방지 도전막(122)과, 제1 n형 일함수 조절막(124)과, 제1 배리어 도전막(125)은 각각 필드 절연막(105)의 상면보다 돌출된 제1 다채널 활성 영역(110)의 프로파일을 따라 형성되는 부분과, 필드 절연막(105)의 상면을 따라 연장되는 부분을 포함할 수 있다.
제1 소오스/드레인 영역(145)은 제1 다채널 활성 영역(110) 내에 형성될 수 있다. 제1 소오스/드레인 영역(145)은 제1 다채널 활성 영역(110) 내에, 또는 제1 다채널 활성 영역(110) 상에 형성된 에피택셜층을 포함할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 2, 도 6 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(120)는 제1 p형 일함수 조절막(123)을 더 포함할 수 있다.
제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)과 제1 n형 일함수 조절막(124) 사이에 형성될 수 있다. 예를 들어, 제1 p형 일함수 조절막(123)은 제1 식각 방지 도전막(122)과 제1 n형 일함수 조절막(124) 사이에 형성될 수 있다.
제1 p형 일함수 조절막(123)은 제1 식각 방지 도전막(122)의 프로파일을 따라 형성될 수 있다. 제1 p형 일함수 조절막(123)은 필드 절연막(105)의 상면보다 돌출된 제1 다채널 활성 영역(110)의 프로파일을 따라 형성되는 부분과, 필드 절연막(105)의 상면을 따라 연장되는 부분을 포함할 수 있다.
도 7 내지 도 10에서 도시된 것과 달리, 몇몇 실시예에서, 제1 게이트 전극 구조체(120) 상에, 도 4의 캡핑 패턴(150)이 더 형성될 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)과 접촉할 수 있다.
제1 p형 일함수 조절막(123)과 제1 게이트 절연막 사이에, 제1 하부 도전막(121) 및 제1 식각 방지 도전막(122)이 개재되지 않을 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 참고적으로, 도 11의 제1 영역(I)에 대한 설명은 도 1을 이용하여 설명한 것과 실질적으로 동일하므로, 도 11은 제2 영역(II)에 도시된 내용을 중심으로 설명한다.
도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100)과, 제1 영역(I)에 형성된 제1 게이트 전극 구조체(120)와, 제2 영역(II)에 형성된 제2 게이트 전극 구조체(220)를 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 형의 트랜지스터가 형성될 수 있다. 예를 들어, 제1 영역(I)은 NMOS가 형성되는 영역이고, 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제2 게이트 전극 구조체(220)는 제2 하부 도전막(221)과, 제2 식각 방지 도전막(222)과, 제2 p형 일함수 조절막(223)과, 제2 n형 일함수 조절막(224)과, 제2 배리어 도전막(225)과, 제2 필링 도전막(228)을 포함할 수 있다.
제2 게이트 스페이서(240)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
제2 트렌치(240t)는 제2 게이트 스페이서(240)에 의해 정의될 수 있다. 제2 트렌치(240t)는 예를 들어, 제2 게이트 스페이서(240)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
층간 절연막(190)은 제2 트렌치(240t)를 정의하는 제2 게이트 스페이서(240)의 외측벽을 둘러싸고 있을 수 있다. 층간 절연막(190)은 제2 게이트 스페이서(240)에 의해 정의되는 제1 트렌치(140t)와, 제2 게이트 스페이서(240)에 의해 정의되는 제2 트렌치(240t)를 포함할 수 있다.
제2 게이트 절연막(230)은 기판(100) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 게이트 절연막(230)은 기판(100) 상에 순차적으로 적층된 제2 계면막(interfacial layer)(231)과 제2 고유전율 절연막(232)을 포함할 수 있다.
제2 계면막(231)은 기판(100) 상에 형성될 수 있다. 제2 계면막(231)은 제2 트렌치(240t)의 바닥면에 형성될 수 있다. 제2 계면막(231)은 제2 트렌치(240t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제2 계면막(231)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 고유전율 절연막(232)은 제2 계면막(231) 상에 형성될 수 있다. 제2 고유전율 절연막(232)은 제2 트렌치(240t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 게이트 전극 구조체(220)는 제2 트렌치(240t)를 채울 수 있다. 예를 들어, 제2 게이트 전극 구조체(220)의 상면은 층간 절연막(190)의 상면과, 제2 게이트 스페이서(240)의 상면과 동일 평면에 놓일 수 있다.
제2 하부 도전막(221)은 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 도전막(221)은 제2 게이트 절연막(230)과 접촉할 수 있다. 예를 들어, 제2 하부 도전막(221)은 제2 고유전율 절연막(232)과 접촉할 수 있다.
제2 하부 도전막(221)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 하부 도전막(221)은 제2 게이트 절연막(230)의 프로파일을 따라 형성될 수 있다.
제2 하부 도전막(221)은 예를 들어, TiN를 포함할 수 있다. 몇몇 실시예들에서, 제2 하부 도전막(221)은 TiN막일 수 있다.
제2 식각 방지 도전막(222)은 제2 하부 도전막(221) 상에 형성될 수 있다. 제2 식각 방지 도전막(222)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 식각 방지 도전막(222)은 제2 하부 도전막(221)의 프로파일을 따라 형성될 수 있다.
제2 식각 방지 도전막(222)은 예를 들어, TaN를 포함할 수 있다. 몇몇 실시예들에서, 제2 식각 방지 도전막(222)은 TaN막일 수 있다.
제2 하부 도전막(221) 및 제2 식각 방지 도전막(222)은 제2 게이트 절연막(230) 상에 순차적으로 적층되어 있다.
제2 p형 일함수 조절막(223)은 제2 식각 방지 도전막(222) 상에 형성될 수 있다. 제2 p형 일함수 조절막(223)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 p형 일함수 조절막(223)은 제2 식각 방지 도전막(222)의 프로파일을 따라 형성될 수 있다.
제2 p형 일함수 조절막(223)은 예를 들어, TiN을 포함할 수 있다.
제2 n형 일함수 조절막(224)은 제2 p형 일함수 조절막(223) 상에 형성될 수 있다. 제2 n형 일함수 조절막(224)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 n형 일함수 조절막(224)은 제2 p형 일함수 조절막(223)의 프로파일을 따라 형성될 수 있다.
예를 들어, 제2 n형 일함수 조절막(224)은 제1 n형 일함수 조절막(124)과 동일한 물질을 포함할 수 있다. 본 발명의 몇몇 실시예들에 따라 반도체 장치에서, 제1 n형 일함수 조절막(124) 및 제2 n형 일함수 조절막(224)은 각각 TiAlC를 포함하는 막으로 설명한다.
도 11에서, 제2 p형 일함수 조절막(223)은 제2 게이트 전극 구조체(220)의 상면까지 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도시된 것과 달리, 제2 p형 일함수 조절막(223)은 챔퍼링되어 있을 수도 있다. 제2 p형 일함수 조절막(223)의 최상면은 제2 트렌치(240t)의 측벽에 대해 예각을 갖는 경사면을 포함할 수 있다. 또는, 층간 절연막(190)의 상면을 기준으로, 제2 p형 일함수 조절막(223)의 최상면은 제2 게이트 전극 구조체(220)의 상면보다 낮을 수 있다. 제2 p형 일함수 조절막(223)의 최상면은 제2 n형 일함수 조절막(224)에 의해 덮일 수 있다.
제2 배리어 도전막(225)은 제2 n형 일함수 조절막(224) 상에 형성될 수 있다. 예를 들어, 제2 배리어 도전막(225)은 제2 n형 일함수 조절막(224)과 접촉할 수 있다.
제2 배리어 도전막(225)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 배리어 도전막(225)은 제2 n형 일함수 조절막(224)의 프로파일을 따라 형성될 수 있다.
제2 배리어 도전막(225)은 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)과 동일한 물질을 포함할 수 있다. 제2 배리어 도전막(225)은 예를 들어, TiN를 포함할 수 있다. 몇몇 실시예에서, 제2 배리어 도전막(225), 제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)은 각각 TiN막일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 배리어 도전막(225)의 두께(t12)는 제1 하부 배리어 도전막(126)의 두께 및 제1 상부 배리어 도전막(127)의 두께보다 크다.
또한, 제2 배리어 도전막(225)의 두께(t12)는 제1 배리어 도전막(125)의 두께(t11)와 실질적으로 동일할 수 있다. 제2 배리어 도전막(225)의 두께(t12)는 제1 하부 배리어 도전막(126)의 두께 및 제1 상부 배리어 도전막(127)의 두께의 합과 실질적으로 동일할 수 있다.
제2 필링 도전막(228)은 제2 배리어 도전막(225) 상에 형성될 수 있다. 제2 필링 도전막(228)은 제2 하부 도전막(221), 제2 식각 방지 도전막(222), 제2 p형 일함수 조절막(223), 제2 n형 일함수 조절막(224) 및 제2 배리어 도전막(225)이 형성되고 남은 제2 트렌치(240t)를 채울 수 있다.
제2 필링 도전막(228)은 제1 필링 도전막(128)과 동일한 물질을 포함할 수 있다.
제2 소오스/드레인 영역(245)은 제1 게이트 전극 구조체(220)에 인접하여 형성될 수 있다. 제2 소오스/드레인 영역(245)은 기판(100) 내에 형성된 불순물 영역으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 소오스/드레인 영역(245)은 기판(100) 상 또는 기판(100) 내에 형성된 에피택셜층을 포함할 수 있다.
또한, 제2 소오스/드레인 영역(245)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인 영역일 수도 있다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 전극 구조체(220)는 삽입 절연막(129)을 더 포함할 수 있다.
삽입 절연막(129)은 제2 n형 일함수 조절막(224)과 제2 배리어 도전막(225) 사이에 형성될 수 있다. 삽입 절연막(129)은 제2 n형 일함수 조절막(224) 및 제2 배리어 도전막(225)과 접촉할 수 있다.
삽입 절연막(129)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 삽입 절연막(129)은 제2 n형 일함수 조절막(224)의 프로파일을 따라 형성될 수 있다.
삽입 절연막(129)은 예를 들어, 제2 n형 일함수 조절막(224)의 산화물을 포함할 수 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극 구조체(120)는 제1 p형 일함수 조절막(123)을 더 포함할 수 있다.
제1 p형 일함수 조절막(123)은 제1 p형 일함수 조절막(123)은 제1 식각 방지 도전막(122)과 제1 n형 일함수 조절막(124) 사이에 형성될 수 있다. 제1 p형 일함수 조절막(123)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 p형 일함수 조절막(123)은 제1 식각 방지 도전막(122)의 프로파일을 따라 형성될 수 있다.
제1 p형 일함수 조절막(123) 및 제2 p형 일함수 조절막(223)은 예를 들어, TiN을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 p형 일함수 조절막(223)의 두께(t22)는 제1 p형 일함수 조절막(123)의 두께(t21)보다 클 수 있다.
도 13에서, 도시된 것과 달리, 제2 n형 일함수 조절막(224)과 제2 배리어 도전막(225) 사이에, 삽입 절연막(도 12의 129)가 더 형성될 수 있다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 13를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 p형 일함수 조절막(123)은 제1 게이트 절연막(130)과 접촉할 수 있다. 제2 p형 일함수 조절막(223)은 제2 게이트 절연막(230)과 접촉할 수 있다.
제1 p형 일함수 조절막(123)과 제1 게이트 절연막(130) 사이에, 제1 하부 도전막(121) 및 제1 식각 방지 도전막(122)이 개재되지 않을 수 있다. 제2 p형 일함수 조절막(223)과 제2 게이트 절연막(230) 사이에, 제2 하부 도전막(221) 및 제2 식각 방지 도전막(222)이 개재되지 않을 수 있다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 트렌치(140t)의 폭(W11)은 제2 트렌치(W12)보다 작다.
예를 들어, 제1 소오스/드레인 영역(145) 사이의 제1 게이트 스페이서(140) 사이의 폭(W11)은 제2 소오스/드레인 영역(245) 사이의 제2 게이트 스페이서(240) 사이의 폭(W12)보다 작다.
본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)에는, 서로 동일한 도전형의 트랜지스터가 형성될 수 있다. 예를 들어, 제1 영역(I) 및 제2 영역(II)은 NMOS가 형성되는 영역이거나, PMOS가 형성되는 영역일 수 있다.
제2 게이트 전극 구조체(220)에서, 제2 n형 일함수 조절막(224) 및 제2 식각 방지 도전막(222) 사이에 제2 p형 일함수 조절막(223)이 개재되지 않을 수 있다. 제2 식각 방지 도전막(222)은 제2 n형 일함수 조절막(224)과 접촉할 수 있다.
도시된 것과 달리, 제2 n형 일함수 조절막(224)과 제2 배리어 도전막(225) 사이에, 제2 n형 일함수 조절막의 산화물을 포함하는 삽입 절연막(도 12의 129)가 더 형성될 수 있다.
제2 n형 일함수 조절막의 산화물을 포함하는 삽입 절연막을 제외하고, 제1 게이트 절연막(130)과 제1 배리어 도전막(125) 사이의 적층된 도전막의 구조는 제2 게이트 절연막(230)과 제2 배리어 도전막(225) 사이의 적층된 도전막의 구조는 실질적으로 동일할 수 있다.
도 15에서, 제1 게이트 전극 구조체(120)의 적층된 도전막의 구조와, 제2 게이트 전극 구조체(220)의 적층된 도전막의 구조는 도 1의 제1 게이트 전극 구조체(120)와 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 제1 게이트 전극 구조체(120)의 적층된 도전막의 구조와, 제2 게이트 전극 구조체(220)의 적층된 도전막의 구조는 도 2 또는 도 3의 제1 게이트 전극 구조체(120)와 유사할 수 있음은 물론이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 A - A 및 C - C를 따라서 절단한 단면도이다. 도 18은 도 16의 B - B 및 D - D를 따라서 절단한 단면도이다. 설명의 편의상 도 11을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
덧붙여, 도 16 내지 도 18의 제1 영역(I)에 대한 설명은 도 6 내지 도 8을 이용하여 설명한 것과 실질적으로 동일하므로, 도 16 내지 도 18은 제2 영역(II)에 도시된 내용을 중심으로 설명한다.
도 16 내지 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 다채널 활성 영역(110)과, 제2 다채널 활성 영역(210)과, 제1 게이트 전극 구조체(120)와, 제2 게이트 전극 구조체(220)와, 제1 게이트 스페이서(140)와, 제2 게이트 스페이서(240)와, 제1 게이트 절연막(130)과, 제2 게이트 절연막(230)을 포함할 수 있다.
일 예로, 제1 다채널 활성 영역(110)과, 제2 다채널 활성 영역(210)은 핀형 패턴일 수 있다. 다른 예로, 제1 다채널 활성 영역(110)과, 제2 다채널 활성 영역(210)은 나노 시트 또는 나노 와이어일 수 있다. 하지만, 상술한 것은 제1 다채널 활성 영역(110)과, 제2 다채널 활성 영역(210)에 대한 예시일 뿐, 이에 제한되는 것은 아니다.
이하의 설명에서, 제1 다채널 활성 영역(110)과, 제2 다채널 활성 영역(210)은 핀형 패턴인 것으로 설명한다.
제1 다채널 활성 영역(110)과, 제1 게이트 전극 구조체(120)와, 제1 게이트 스페이서(140)와, 제1 게이트 절연막(130)은 기판(100)의 제1 영역(I)에 배치될 수 있다.
제2 다채널 활성 영역(210)은 기판(100)으로부터 돌출되어 있을 수 있다. 제2 다채널 활성 영역(210)은 기판(100) 상에, 제3 방향(X2)을 따라서 길게 연장될 수 있다. 예를 들어, 제2 다채널 활성 영역(210)은 제3 방향(X2)으로 연장되는 장변과, 제4 방향(Y2)으로 연장되는 단변을 포함할 수 있다.
제2 다채널 활성 영역(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제2 다채널 활성 영역(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 다채널 활성 영역(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제2 다채널 활성 영역(210)의 일부를 덮을 수 있다. 예를 들어, 필드 절연막(105)은 제1 다채널 활성 영역(210)의 측벽 일부를 덮을 수 있다.
제2 게이트 스페이서(240)는 필드 절연막(105) 상으로 돌출된 제2 다채널 활성 영역(210) 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제4 방향(Y2)을 따라서 길게 연장될 수 있고, 제2 다채널 활성 영역(210)과 교차할 수 있다. 제2 트렌치(240t)는 제2 게이트 스페이서(240)에 의해 정의되므로, 제2 트렌치(240t)는 제4 방향(Y2)을 따라 길게 연장되어, 제2 다채널 활성 영역(210)과 교차될 수 있다.
제2 게이트 절연막(230)은 필드 절연막(105) 및 제2 다채널 활성 영역(210) 상에 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)의 상면 및 제2 다채널 활성 영역(210)의 프로파일을 따라서 형성될 수 있다.
제2 계면막(231)은 제2 다채널 활성 영역(210) 상에 형성될 수 있다. 제2 계면막(231)은 필드 절연막(105)의 상면보다 위로 돌출된 제2 다채널 활성 영역(210)의 프로파일을 따라서 형성될 수 있다. 제2 계면막(231)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제2 고유전율 절연막(232)은 제2 계면막(231) 상에 형성되고, 제2 다채널 활성 영역(210)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제2 게이트 전극 구조체(220)는 제2 게이트 절연막(230) 상에 형성되고, 제2 다채널 활성 영역(210)과 교차할 수 있다. 즉, 제2 하부 도전막(221)과, 제2 식각 방지 도전막(222)과, 제2 p형 일함수 조절막(223)과, 제2 n형 일함수 조절막(224)과, 제2 배리어 도전막(225)과, 제2 필링 도전막(228)은 각각 제2 다채널 활성 영역(210)과 교차할 수 있다.
제2 하부 도전막(221)과, 제2 식각 방지 도전막(222)과, 제2 p형 일함수 조절막(223)과, 제2 n형 일함수 조절막(224)과, 제2 배리어 도전막(225)은 각각 필드 절연막(105)의 상면보다 돌출된 제2 다채널 활성 영역(210)의 프로파일을 따라 형성되는 부분과, 필드 절연막(105)의 상면을 따라 연장되는 부분을 포함할 수 있다.
제2 소오스/드레인 영역(245)은 제2 다채널 활성 영역(210) 내에 형성될 수 있다. 제2 소오스/드레인 영역(245)은 제2 다채널 활성 영역(210) 내에, 또는 제2 다채널 활성 영역(210) 상에 형성된 에피택셜층을 포함할 수 있다.
도 18에서, 제1 게이트 전극 구조체(120) 및 제2 게이트 전극 구조체(220)는 도 11의 제1 게이트 전극 구조체(120) 및 제2 게이트 전극 구조체(220)와 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 게이트 전극 구조체(120) 및 제2 게이트 전극 구조체(220)는 도 12 내지 도 15를 이용하여 설명한 제1 게이트 전극 구조체(120) 및 제2 게이트 전극 구조체(220)와 유사할 수 있다.
도 19 내지 도 24는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19를 참고하면, 기판(100) 상에 순차적으로 적층된 더미 게이트 절연막(130p) 및 더미 게이트 전극(120p)이 형성될 수 있다.
더미 게이트 절연막(130p)은 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 더미 게이트 전극(120p)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 게이트 전극(120p)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
더미 게이트 전극(120p)의 측벽 상에, 제1 게이트 스페이서(140)가 형성될 수 있다. 제1 게이트 스페이서(140)가 형성된 후, 더미 게이트 전극(120p)에 인접하는 제1 소오스/드레인 영역(145)이 형성될 수 있다.
기판(100) 상에, 더미 게이트 전극(120p)을 덮는 층간 절연막(190)이 형성될 수 있다. 층간 절연막(190)을 평탄화하여, 더미 게이트 전극(120p)의 상면 및 제1 게이트 스페이서(140)가 노출되도록 할 수 있다.
도 20을 참고하면, 더미 게이트 절연막(130p) 및 더미 게이트 전극(120p)가 제거될 수 있다. 더미 게이트 절연막(130p) 및 더미 게이트 전극(120p)을 제거하여, 제1 트렌치(140t)가 형성될 수 있다.
층간 절연막(190)은 제1 게이트 스페이서(140)에 의해 정의되는 제1 트렌치(140t)를 포함할 수 있다.
도 21을 참고하면, 기판(100) 상에, 제1 게이트 절연막(130)이 형성될 수 있다. 제1 게이트 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다.
제1 트렌치(140t)의 바닥면에 제1 계면막(131)이 형성될 수 있다. 제1 고유전율 절연막(132)이 제1 계면막(131) 상에 형성될 수 있다. 제1 고유전율 절연막(132)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다.
제1 하부 도전막(121)은 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 도전막(121)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다. 제1 하부 도전막(121)은 제1 게이트 절연막(130)의 프로파일을 따라 형성될 수 이 있다.
제1 식각 방지 도전막(122)은 제1 하부 도전막(121) 상에 형성될 수 있다. 제1 식각 방지 도전막(122)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다. 제1 식각 방지 도전막(122)은 제1 하부 도전막(121)의 프로파일을 따라 형성될 수 있다.
프리(pre) n형 일함수 조절막(124p)은 제1 식각 방지 도전막(122) 상에 형성될 수 있다. 프리 n형 일함수 조절막(124p)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다. 프리 n형 일함수 조절막(124p)은 제1 식각 방지 도전막(122)의 프로파일을 따라 형성될 수 있다.
프리 n형 일함수 조절막(124p)은 예를 들어, TiAl, TiAlN, TiAlC, TiAlCN 중 하나를 포함할 수 있다. 또한, 제1 n형 일함수 조절막(124)은 상술한 물질 중 Ti를 Ta, W, Ru, Nb, Mo, Hf 및 La 중 하나로 치환한 물질을 포함할 수 있다.
도 22를 참고하면, 프리 n형 일함수 조절막(124p) 상에, 제1 하부 배리어 도전막(126)이 형성될 수 있다.
제1 하부 배리어 도전막(126) 및 프리 n형 일함수 조절막(124p)은 예를 들어, 인 시츄(in-situ)로 형성될 수 있다. 제1 하부 배리어 도전막(126)은 프리 n형 일함수 조절막(124p)과 접촉할 수 있다.
제1 하부 배리어 도전막(126)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다. 제1 하부 배리어 도전막(126)은 프리 n형 일함수 조절막(124p)의 프로파일을 따라 형성될 수 있다.
도 23을 참고하면, 프리 n형 일함수 조절막(124p)에 대한 막 처리(film treatment) 공정(50)이 수행될 수 있다.
막 처리 공정(50)은 예를 들어, 플라즈마 처리 공정, 열처리(annealing) 공정, UV(UltraViolet ray) 처리 공정 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
막 처리 공정(50)을 통해, 프리 n형 일함수 조절막(124p)은 제1 n형 일함수 조절막(124)으로 변할 수 있다. 막 처리 공정(50)을 통해, 프리 n형 일함수 조절막(124p)의 저항이 감소할 수 있다.
도 24를 참고하면, 제1 하부 배리어 도전막(126) 상에 제1 상부 배리어 도전막(127)이 형성될 수 있다.
제1 상부 배리어 도전막(127)은 제1 트렌치(140t)의 측벽 및 바닥면과, 층간 절연막(190)의 상면 상에 형성될 수 있다. 제1 상부 배리어 도전막(127)은 제1 하부 배리어 도전막(126)의 프로파일을 따라 형성될 수 있다.
막 처리 공정(50)이 진행되는 동안, 제1 하부 배리어 도전막(126)의 표면의 결정 구조 또는 결정 배열이 변할 수 있다. 이로 인해, 제1 하부 배리어 도전막(126)과 제1 상부 배리어 도전막(127) 사이에, 경계면이 형성될 수 있다.
제1 하부 배리어 도전막(126) 및 제1 상부 배리어 도전막(127)을 포함하는 제1 배리어 도전막(125)이 제1 n형 일함수 조절막(124) 상에 형성될 수 있다.
제1 필링 도전막(128)은 제1 상부 배리어 도전막(127) 상에 형성될 수 있다. 제1 필링 도전막(128)은 제1 트렌치(140t)를 채우고, 층간 절연막(190)의 상면 상의 제1 상부 배리어 도전막(127)을 덮을 수 있다.
이어서, 층간 절연막(190)의 상면 상에 형성된 제1 고유전율 절연막(132)과, 제1 하부 도전막(121)과, 제1 식각 방지 도전막(122)과, 제1 n형 일함수 조절막(124)과, 제1 배리어 도전막(125)이 제거될 수 있다.
도 19 내지 도 24는 하나의 영역에서 진행되는 반도체 장치 제조 방법에 대해서 설명한다. 하지만, 도 19 내지 도 24를 이용하여 설명한 반도체 장치 제조 방법이 서로 다른 제1 영역(도 6의 I) 및 제2 영역(도 6의 II)에서 진행될 수 있음은 물론이다. 또한, 막 처리 공정(도 23의 50)이 제1 영역(I)에서 진행되고, 제2 영역(II)에서 진행되지 않을 수 있음은 물론이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다. 도 25는 도 22 이후에 진행되는 제조 과정일 수 있다.
도 25를 참고하면, 프리 n형 일함수 조절막(124p) 상에, 프리 n형 일함수 조절막(124p)의 일부가 산화되어 삽입 절연막(129)가 형성될 수 있다. 삽입 절연막(129)는 프리 n형 일함수 조절막(124p)의 표면에 형성될 수 있다.
제1 하부 배리어 도전막(126)은 삽입 절연막(129) 상에 형성될 수 있다. 제1 하부 배리어 도전막(126) 및 프리 n형 일함수 조절막(124p)은 예를 들어, 익시츄(ex-situ)로 형성될 수 있다. 제1 하부 배리어 도전막(126)은 삽입 절연막(129)과 접촉할 수 있다.
이어서, 도 24를 참고하면, 프리 n형 일함수 조절막(124p)에 대한 막 처리 공정(50)이 수행될 수 있다.
막 처리 공정(50)이 진행되는 동안, 삽입 절연막(129)에 포함된 산소는 제1 하부 배리어 도전막(126)을 거쳐 빠져나올 수 있다. 막 처리 공정(50)이 진행되는 동안, 프리 n형 일함수 조절막(124p)의 표면에 형성된 삽입 절연막(129)는 제거될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210: 다채널 활성 영역 120, 220: 게이트 전극 구조체
123, 223: p형 일함수 조절막 124, 224: n형 일함수 조절막
125, 126, 127, 225: 배리어 도전막

Claims (20)

  1. 기판 상의 게이트 절연막;
    상기 게이트 절연막 상의 제1 일함수 조절막;
    상기 제1 일함수 조절막 상에, 상기 제1 일함수 조절막과 접촉하는 하부 배리어 도전막; 및
    상기 하부 배리어 도전막 상에, 상기 하부 배리어 도전막과 접촉하고, 상기 하부 배리어 도전막과 동일한 물질을 포함하는 상부 배리어 도전막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 하부 배리어 도전막 및 상기 상부 배리어 도전막은 각각 TiN막인 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 일함수 조절막은 n형 일함수 조절막인 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 일함수 조절막은 TiAlC막을 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 일함수 조절막과 상기 게이트 절연막 사이에, 제2 일함수 조절막을 더 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제2 일함수 조절막은 TiN막인 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 절연막과 상기 제1 일함수 조절막 사이에, 상기 게이트 절연막 상에 순차적으로 적층된 하부 TiN막 및 식각 방지 도전막을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 일함수 조절막은 상기 식각 방지 도전막과 접촉하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 식각 방지 도전막과 상기 제1 일함수 조절막 사이에, 제2 일함수 조절막을 더 포함하는 반도체 장치.
  10. 기판 상에, 제1 트렌치와 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치의 측벽 및 바닥면을 따라 연장되는 n형의 제1 일함수 조절막;
    상기 제1 일함수 조절막 상에, 상기 제1 일함수 조절막과 접촉하는 제1 하부 배리어 도전막;
    상기 제1 하부 배리어 도전막 상에, 상기 제1 하부 배리어 도전막과 접촉하는 제1 상부 배리어 도전막으로, 상기 제1 상부 배리어 도전막은 상기 제1 하부 배리어 도전막과 동일한 물질을 포함하는 제1 상부 배리어 도전막;
    상기 제2 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 일함수 조절막으로, 상기 제2 일함수 조절막은 상기 제1 일함수 조절막과 동일한 물질을 포함하는 제2 일함수 조절막; 및
    상기 제2 일함수 조절막 상에, 상기 제1 하부 배리어 도전막과 동일한 물질을 포함하는 제2 배리어 도전막으로, 상기 제2 배리어 도전막의 두께는 상기 제1 하부 배리어 도전막의 두께 및 상기 제1 상부 배리어 도전막의 두께보다 두꺼운 제2 배리어 도전막을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제2 배리어 도전막의 두께는 상기 제1 하부 배리어 도전막의 두께 및 상기 제1 상부 배리어 도전막의 두께의 합과 실질적으로 동일한 반도체 장치.
  12. 제10 항에 있어서,
    상기 제1 하부 배리어 도전막, 상기 제1 상부 배리어 도전막 및 상기 제2 배리어 도전막은 각각 TiN막인 반도체 장치.
  13. 제10 항에 있어서,
    상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 각각 TiAlC막을 포함하는 반도체 장치.
  14. 제10 항에 있어서,
    상기 제2 배리어 도전막은 상기 제2 일함수 조절막과 접촉하는 반도체 장치.
  15. 제10 항에 있어서,
    상기 제2 일함수 조절막과 상기 제2 배리어 도전막 사이에, 삽입 절연막을 더 포함하고,
    상기 삽입 절연막은 상기 제2 일함수 조절막의 산화물을 포함하는 반도체 장치.
  16. 기판 상에 돌출된 핀형 패턴;
    상기 기판 상에, 상기 핀형 패턴의 측벽 일부를 덮는 필드 절연막;
    상기 필드 절연막의 상면 및 상기 핀형 패턴의 프로파일을 따라 형성되는 게이트 절연막;
    상기 게이트 절연막 상에, 상기 게이트 절연막을 따라 형성되는 TiAlC막;
    상기 TiAlC막 상에, 상기 TiAlC막과 접촉하는 제1 TiN막; 및
    상기 제1 TiN막 상에, 상기 제1 TiN막과 접촉하는 제2 TiN막을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 게이트 절연막과 상기 TiAlC막 사이에, 상기 게이트 절연막 상에 순차적으로 적층된 제3 TiN막 및 TaN막을 더 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 TaN막은 상기 TiAlC막과 접촉하는 반도체 장치.
  19. 제17 항에 있어서,
    상기 TaN막과 상기 TiAlC막 사이에, 일함수 조절막을 더 포함하고,
    상기 일함수 조절막은 TiN막을 포함하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 게이트 절연막과 상기 TiAlC막 사이에, 일함수 조절막을 더 포함하고,
    상기 일함수 조절막은 TiN막을 포함하는 반도체 장치.
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