KR20210032874A - 저비저항 전도성층을 통한 게이트 저항 감소 - Google Patents

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쿠오-찬 후앙
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Abstract

디바이스는, 반도체 핀, 및 반도체 핀의 측벽 및 상단 표면 상의 게이트 스택을 포함한다. 게이트 스택은, 하이-k 유전체층, 하이-k 유전체층의 하단 부분과 겹치는 일함수층, 및 일함수층의 제2 하단 부분과 겹치는 차단층을 포함한다. 저저항 금속층이 일함수층 및 차단층과 겹치고 접촉한다. 저저항 금속층은, 일함수층 및 차단층 둘 다의 제2 비저항 값보다 더 낮은 비저항 값을 갖는다. 게이트 스페이서는 게이트 스택의 측벽과 접촉한다.

Description

저비저항 전도성층을 통한 게이트 저항 감소{GATE RESISTANCE REDUCTION THROUGH LOW-RESISTIVITY CONDUCTIVE LAYER}
금속-산화물-반도체(MOS, Metal-Oxide-Semiconductor) 디바이스는, 종래의 폴리실리콘 게이트에서의 폴리실리콘 공핍 효과를 해결하기 위해 형성되는 금속 게이트를 통상적으로 포함한다. 폴리실리콘 공핍 효과는, 인가되는 전기장이, 게이트 유전체에 가까운 게이트 영역으로부터 캐리어를 완전히 없애, 공핍층을 형성할 때 발생한다. n도핑 폴리실리콘층 내에서, 공핍층은, 이온화된 비이동 도너 사이트를 포함하고, p도핑 폴리실리콘층 내에서, 공핍층은, 이온화된 비이동 액셉터 사이트를 포함한다. 공핍 효과는, 유효 게이트 유전체 두께의 증가를 초래하여, 반도체의 표면에 역전층이 생성되기 더 어렵게 만든다. 금속 게이트는 NMOS 디바이스 및 PMOS 디바이스의 요건을 충족시키기 위해 복수의 층을 포함할 수 있다. 금속 게이트의 형성에는, 복수의 금속층을 퇴적시키고, 텅스텐을 사용하여 충전 금속 영역을 형성한 후, 화학적 기계적 연마(CMP, Chemical Mechanical Polish) 공정을 수행하여 금속층의 과잉 부분을 제거하는 것이 통상적으로 수반된다. 금속층의 잔존 부분이 금속 게이트이다.
본 개시의 양상들은 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았다는 점에 유의해야 한다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9 내지 도 15는, 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor)의 형성 시의 중간 단계의 단면도 및 투시도를 도시한다.
도 16은 일부 실시예에 따른 FinFET의 평면도를 도시한다.
도 17은 일부 실시예에 따른 FinFET을 형성하기 위한 공정의 흐름도를 도시한다.
다음의 개시는, 본 발명의 상이한 특징들을 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위하여, 아래에는 컴포넌트 및 배열의 특정한 예가 설명되어 있다. 물론, 이들은 단지 예일 뿐이며, 제한하도록 의도되지 않는다. 예컨대, 다음 설명에서의 제2 피처 위에서의 또는 제2 피처 상에서의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하는 상태로 형성되는 실시예를 포함할 수 있으며, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 참조 번호 및/또는 문자를 다양한 예시에서 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다. 또한, 도면에 도시된 또 다른 요소(들)나 피처(들)에 대한 한 요소나 피처의 관계를 설명하기 위하여, "아래에 놓이는", "아래", "하부", "위에 놓이는", "상부" 등과 같은 공간 상대적 용어가 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간 상대적 용어는, 도면에 도시된 배향에 더하여, 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 다르게 배향될 수도 있으며(90도 회전되거나 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간 상대적 기술어들은 마찬가지로 적절히 해석될 수 있다.
일부 실시예에 따라서 트랜지스터 및 그를 형성하는 방법이 제공된다. 일부 실시예에 따라서 트랜지스터를 형성하는 중간 단계가 예시된다. 일부 실시예의 몇몇 변형예가 논의된다. 다양한 도면 및 예시적 실시예에 걸쳐, 유사한 요소를 지정하기 위해 유사한 참조 번호가 사용된다. 방법 실시예는 특정한 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다. 실시예에 따라서, 핀 전계 효과 트랜지스터(FinFET)의 형성이, 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면형 트랜지스터와 같은 다른 유형의 트랜지스터 또한 본 개시의 개념을 채용할 수 있다. 본 개시의 일부 실시예에 따라서, FinFET을 위한 금속(대체) 게이트가 형성된다. 리세스가 생성되도록, 금속 게이트는 이후 에칭 및 리세싱된다. 리세싱된 금속 게이트 위에 그리고 리세싱된 금속 게이트와 접촉하여 저비저항 전도성층(low-resistivity conductive layer)이 형성된다. 금속 게이트의 전체적인 게이트 저항이 감소되도록, 저비저항 전도성층은, 금속 게이트 내의 층의 비저항보다 더 낮은 비저항을 갖는다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 및 도 9 내지 도 15는, 본 개시의 일부 실시예에 따른 FinFET의 형성 시의 중간 단계의 단면도 및 투시도를 도시한다. 이들 도면에 도시된 공정은, 도 17에 도시된 공정 흐름(300)에도 개략적으로 반영되어 있다. 도 1을 참조하면, 기판(20)이 제공된다. 기판(20)은, 벌크 반도체 기판, 또는 반도체-온-인슐레이터(SOI, Semiconductor-On-Insulator) 기판 등과 같은 반도체 기판일 수 있으며, 이러한 기판은 (예컨대, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판(20)은, 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은, 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(BOX, Buried Oxide)층 또는 실리콘 산화물층 등일 수 있다. 절연체층은, 통상적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다중층 기판 또는 구배형 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 계속 참조하면, 기판(20) 내에 웰 영역(22)이 형성된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(302)으로서 도시되어 있다. 본 개시의 일부 실시예에 따라서, 웰 영역(22)은, 붕소 또는 인듐 등일 수 있는 p형 불순물의 기판(20) 내부로의 주입을 통해 형성된 p형 웰 영역이다. 본 개시의 다른 실시예에 따라서, 웰 영역(22)은, 인, 비소, 또는 안티몬 등일 수 있는 n형 불순물의 기판(20) 내부로의 주입을 통해 형성된 n형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상단 표면까지 연장될 수 있다. n형 또는 p형 불순물 농도는 1018cm-3 이하일 수 있으며, 예를 들어, 약 1017cm-3와 약 1018cm-3 사이의 범위일 수 있다.
도 2를 참조하면, 격리 영역(24)이 형성되어, 기판(20)의 상단 표면에서부터 기판(20) 내부로 연장된다. 이하, 격리 영역(24)은 대안적으로 얕은 트랜치 격리(STI, Shallow Trench Isolation) 영역으로서 지칭된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(304)으로서 도시되어 있다. 인접한 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(26)으로서 지칭된다. STI 영역(24)을 형성하기 위해, 반도체 기판(20) 상에 패드 산화물층(28) 및 하드 마스크층(30)이 형성된 후 패터닝된다. 패드 산화물층(28)은, 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따라서, 패드 산화물층(28)은 열 산화 공정 중에 형성되며, 반도체 기판(20)의 상단 표면층이 산화된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이의 접착층으로서의 역할을 한다. 패드 산화물층(28)은 하드 마스크층(30)을 에칭하기 위한 에칭 정지층으로서의 역할도 할 수 있다. 본 개시의 일부 실시예에 따라서, 하드 마스크층(30)은, 예컨대, 저압 화학적 기상 증착(LPCVD, Low-Pressure Chemical Vapor Deposition)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따라서, 하드 마스크층(30)은 실리콘의 열 질화 또는 플라즈마 강화 화학적 기상 증착(PECVD, Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다. 하드 마스크층(30) 상에 포토레지스트(도시되지 않음)가 형성된 후 패터닝된다. 이후, 하드 마스크층(30)은, 패터닝된 포토레지스트를 에칭 마스크로서 사용해 패터닝되어, 도 2에 도시된 바와 같은 하드 마스크(30)를 형성한다. 그다음으로, 패터닝된 하드 마스크층(30)은, 패드 산화물층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 뒤이어, 기판(20) 내의 결과적인 트렌치가 유전체 물질(들)로 충전된다. 유전체 물질의 과잉 부분을 제거하기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 그라인드 공정과 같은 평탄화 공정이 수행되며, 유전체 물질(들)의 잔존 부분은 STI 영역(24)이다. STI 영역(24)은 라이너 유전체(도시되지 않음)를 포함할 수 있으며, 이는 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있다. 라이너 유전체는, 예컨대, 원자층 퇴적(ALD, Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD, High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD, Chemical Vapor Deposition) 등을 사용해 형성된, 퇴적된 실리콘 산화물층 또는 실리콘 질화물층 등일 수도 있다. STI 영역(24)은 또한, 라이너 산화물 위에 유전체 물질을 포함할 수 있으며, 유전체 물질은, 유동가능 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition) 또는 스핀온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따라서 라이너 유전체 위의 유전체 물질은 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상단 표면과 STI 영역(24)의 상단 표면은 서로에 대해 실질적으로 수평일 수 있다. 반도체 스트립(26)은 인접한 STI 영역(24) 사이에 있다. 본 개시의 일부 실시예에 따라서, 반도체 스트립(26)은 원래의 기판(20)의 부분이며, 따라서, 반도체 스트립(26)의 물질은 기판(20)의 물질과 동일하다. 본 개시의 대안적인 실시예에 따라서, 반도체 스트립(26)은, STI 영역(24) 사이의 기판(20)의 부분을 에칭하여 리세스를 형성하고, 리세스 내에 또 다른 반도체 물질을 재성장시키기 위한 에피택시를 수행함으로써 형성되는 대체 스트립이다. 이에 따라서, 반도체 스트립(26)은, 기판(20)의 물질과는 상이한 반도체 물질로 형성된다. 일부 실시예에 따라서, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V족 화합물 반도체 물질로 형성된다. 이후 하드 마스크(30)가 제거된다.
도 3을 참조하면, 반도체 스트립(26)의 상단 부분이 STI 영역(24)의 잔존 부분의 상단 표면(24A)보다 더 높이 돌출되어 돌출 핀(36)을 형성하도록, STI 영역(24)이 리세싱된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(306)으로서 도시되어 있다. 패드 산화물(28)도 제거된다. 에칭은, 건식 에칭 공정을 사용하여 수행될 수 있으며, 예컨대, HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 공정 중에, 플라즈마가 생성될 수 있다. 아르곤이 포함될 수도 있다. 본 개시의 대안적인 실시예에 따라서, STI 영역(24)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 예컨대, 에칭 화학물질은 HF를 포함할 수 있다.
위에서 예시한 실시예에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예컨대, 핀은, 이중 패터닝 또는 다중 패터닝 공정을 비롯한 하나 이상의 포토리소그래피 공정을 사용해 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자기 정렬 공정을 조합하며, 예컨대, 다른 경우에 단일한 직접식 포토리소그래피 공정을 사용해 획득가능한 것보다 더 작은 피치를 갖는, 패턴이 생성될 수 있도록 한다. 예컨대, 한 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용해 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 나란히, 스페이서가 형성된다. 이후, 희생층이 제거되고, 잔존 스페이서 또는 맨드릴은 이후에 핀을 패터닝하기 위해 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)이 형성되어 (돌출) 핀(36)의 측벽 및 상단 표면 상에서 연장된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(308)으로서 도시되어 있다. 더미 게이트 스택(38)은 더미 게이트 유전체(40), 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 유전체(40)는 실리콘 산화물 또는 유사한 물질로 형성될 수 있다. 더미 게이트 전극(42)은, 예컨대, 폴리실리콘을 사용하여 형성될 수 있으며, 다른 물질이 사용될 수도 있다. 더미 게이트 스택(38) 각각은 더미 게이트 전극(42) 위에 하나의(또는 복수의) 하드 마스크층(44)을 포함할 수도 있다. 하드 마스크층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다중층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일한 하나 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위를 가로지를 수 있다. 더미 게이트 스택(38)은 또한, 돌출 핀(36)의 길이 방향에 수직인 길이 방향을 갖는다. 그다음으로, 더미 게이트 스택(38)의 측벽 상에 게이트 스페이서(46)가 형성된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(308)으로서도 도시되어 있다. 본 개시의 일부 실시예에 따라서, 게이트 스페이서(46)는 다공성 실리콘 산화질화물, 다공성 실리콘 탄화질화물, 또는 다공성 실리콘 질화물 등과 같은 로우-k 유전체 물질(들)로 형성되며, 복수의 유전체층을 포함하는 다중층 구조 또는 단일층 구조를 가질 수 있다. 게이트 스페이서(46)의 유전 상수(k 값)는 3.8보다 더 낮고, 약 3.0보다 더 낮을 수 있으며, 예컨대, 약 2.5와 약 3.0 사이의 범위일 수 있다.
이후, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 커버되지 않은 돌출 핀(36)의 부분을 에칭하기 위해 에칭 공정이 수행되어, 도 5에 도시된 구조물을 초래한다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(310)으로서 도시되어 있다. 리세싱은 이방성일 수 있으며, 따라서, 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 놓이는 핀(36)의 부분은 보호되고, 에칭되지 않는다. 일부 실시예에 따라서, 리세싱된 반도체 스트립(26)의 상단 표면은 STI 영역(24)의 상단 표면(24A)보다 더 낮을 수 있다. 이에 따라서, 리세스(50)가 형성된다. 리세스(50)는, 더미 게이트 스택(38)의 양측에 위치하는 부분, 및 돌출 핀(36)의 잔존 부분 사이의 부분을 포함한다. 그다음으로, 리세스(50) 내에서 반도체 물질을 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역(소스/드레인 영역)(54)이 형성되어, 도 6의 구조물을 초래한다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(312)으로서 도시되어 있다. 결과적인 FinFET이 p형 FinFET 또는 n형 FinFET인지의 여부에 따라서, p형 또는 n형 불순물이 에피택시의 진행에 따라 인-시츄(in-situ) 도핑될 수 있다. 예컨대, 결과적인 FinFET이 p형 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB) 또는 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n형 FinFET일 때, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예에 따라서, 에피택시 영역(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다중층과 같은, III-V족 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 충전된 후, 에피택시 영역(54)의 추가적인 에피택셜 성장은, 에피택시 영역(54)이 수평적으로 확장되도록 하며, 패싯(facet)이 형성될 수 있다. 에피택시 영역(54)의 추가적인 성장은, 인접한 에피택시 영역(54)이 서로 병합되도록 할 수도 있다. 보이드(에어 갭)(56)가 생성될 수 있다. 본 개시의 일부 실시예에 따라서, 에피택시 영역(54)의 형성은, 에피택시 영역(54)의 상단 표면이 여전히 파형(wavy)일 때, 또는 병합된 에피택시 영역(54)의 상단 표면이 평평해졌을 때 완료될 수 있으며, 이는 도 6에 도시된 바와 같이 에피택시 영역(54) 상에 추가로 성장시킴으로써 달성된다.
에피택시 단계 후, 에피택시 영역(54)에는 또한 p형 또는 n형 불순물이 주입되어, 소스 및 드레인 영역을 형성할 수 있으며, 이 또한 참조 번호 54를 사용하여 표시된다. 본 개시의 대안적인 실시예에 따라서, 에피택시 중에 에피택시 영역(54)이 p형 또는 n형 불순물로 인-시츄 도핑될 때, 주입 단계는 건너뛴다. 도 7a는 콘택트 에칭 정지층(CESL, Contact Etch Stop Layer)(58) 및 층간 유전체(ILD, Inter-Layer Dielectric)(60)의 형성 후의 구조물의 투시도를 도시한다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(314)으로서 도시되어 있다. CESL(58)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 탄화질화물 등으로 형성될 수 있으며, CVD 또는 ALD 등을 사용하여 형성될 수 있다. ILD(60)는, 예컨대, FCVD, 스핀온 코팅, CVD, 또는 또 다른 퇴적 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(60)는, 실리콘 산화물과 같은 실리콘 산화물계 물질일 수 있는 산소 함유 유전체 물질, 인규산염 유리(PSG, Phospho-Silicate Glass), 붕소규산염 유리(BSG, Boro-Silicate Glass), 또는 붕소 도핑 인규산염 유리(BPSG, Boron-Doped Phospho-Silicate Glass) 등으로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상단 표면들을 서로 수평하게 하기 위해 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행될 수 있다. 도 7b는 동일한 기판(20) 상에서의 더 짧은 채널의 디바이스 및 더 긴 채널의 FinFET(이들은 FinFET일 수 있음)의 형성 시의 중간 구조물의 단면도를 도시한다. 더 짧은 채널의 디바이스는 디바이스 영역(100) 내에 형성되고, 더 긴 채널의 디바이스는 디바이스 영역(200) 내에 형성된다. 도시된 바와 같이, 더 짧은 채널의 디바이스는, 더 긴 채널의 디바이스의 채널 길이(Lg2)보다 더 작은 채널 길이(Lg1)를 갖는다. 일부 실시예에 따라서 비율 Lg2/Lg1은 약 1.5 또는 2.0보다 더 클 수 있으며, 비율 Lg2/Lg1은 약 1.5와 약 10 사이의 범위일 수 있다. 본 개시의 일부 실시예에 따라서, 더 짧은 채널의 디바이스의 채널 길이(Lg1)는 약 30nm보다 더 작을 수 있고, 더 긴 채널의 디바이스의 채널 길이(Lg2)는 약 45nm보다 더 클 수 있다. 일부 실시예에 따라서, 더 짧은 채널의 디바이스는, 정적 랜덤 액세스 메모리(SRAM, Static Random Access Memory)와 같은 다른 회로 내의 트랜지스터 또는 코어 트랜지스터일 수 있고, 더 긴 채널의 디바이스는 구동기 회로 또는 주변 회로 등 내의 트랜지스터일 수 있다. 더 짧은 채널의 디바이스와 더 긴 채널의 디바이스 중 어느 하나의 단면도는 도 7a의 라인 A-A를 포함하는 수직 평면으로부터 획득되는 단면도에 대응할 수 있다. 더 짧은 채널의 디바이스 내의 피처를 더 긴 채널의 디바이스 내의 피처로부터 구별하기 위해, 더 짧은 채널의 디바이스 내의 피처는, 도 7a의 대응하는 피처의 참조 번호에 수 100을 더한 참조 번호를 사용하여 표시되고, 더 긴 채널의 디바이스 내의 피처는, 도 7a의 대응하는 피처의 참조 번호에 수 200을 더한 참조 번호를 사용하여 표시된다. 예컨대, 도 7b의 소스/드레인 영역(154 및 254)은 도 7a의 소스/드레인 영역(54)에 대응한다. 더 짧은 채널의 디바이스 영역 및 더 긴 채널의 디바이스 영역 내의 게이트 스페이서는 146 및 246으로서 표시되며, 이는 도 7a의 게이트 스페이서(46)에 각각 대응한다. 더 짧은 채널의 디바이스 및 더 긴 채널의 디바이스 내의 대응하는 피처는 공통적인 공정 중에 형성될 수 있으며, 예시 공정 중 일부가 이전 및 이후의 단락에 논의되어 있다.
도 7a 및 도 7b에 도시된 구조물이 형성된 후, 더미 게이트 스택(138 및 238)은, 도 8a, 도 8b, 및 도 9 내지 도 14에 도시된 바와 같이, 금속 게이트 및 대체 게이트 유전체로 대체된다. 도 8b 및 도 9 내지 도 14에는, STI 영역(24)의 상단 표면(124A 및 224A)이 도시되어 있으며, 반도체 핀(136 및 236)은 각각 상단 표면(124A 및 224A)보다 더 높이 돌출된다.
대체 게이트를 형성하기 위해, 도 7b에 도시된 바와 같은 하드 마스크층(144 및 244), 더미 게이트 전극(142 및 242), 및 더미 게이트 유전체(140 및 240)가 먼저 제거되어, 도 8b에 도시된 바와 같은 개구(159 및 259)를 형성한다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(316)으로서 도시되어 있다. 도 8a의 개구(59)는 디바이스 영역(100) 내의 개구(159) 및 디바이스 영역(200) 내의 개구(259)에 대응한다. 돌출 핀(136 및 236)의 상단 표면 및 측벽은 각각 개구(159 및 259)에 노출되어 있다. 그다음으로, 도 9를 참조하면, 게이트 유전체(162 및 164)(이하, 162/164로서 지칭됨) 및 게이트 유전체(262 및 264)(이하, 262/264로서 지칭됨)가 형성되며, 이들은 각각 개구(159 및 259) 내부로 연장된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(318)으로서 도시되어 있다. 본 개시의 일부 실시예에 따라서, 게이트 유전체는 계면층(IL, Interfacial Layer)(162 및 262)을 포함하며, 이들은 각각 돌출 핀(136 및 236)의 노출된 표면 상에 형성된다. IL(162 및 262)은 실리콘 산화물층과 같은 산화물층을 포함할 수 있으며, 이들은 돌출 핀(136 및 236)의 열 산화, 화학적 산화 공정, 또는 퇴적 공정을 통해 형성된다. 게이트 유전체는, 대응하는 IL(162 및 262) 위에 하이-k 유전체층(164 및 264)도 포함할 수 있다. 하이-k 유전체층(164 및 264)은, 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 이들의 조합, 또는 이들의 다중층 등과 같은 하이-k 유전체 물질로 형성될 수 있다. 하이-k 유전체 물질의 유전 상수(k-값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수 있으며, 때로는 21.0 이상만큼 높을 수 있다. 하이-k 유전체층(164 및 264)은, 아래에 놓이는 각 IL(162 및 262) 위에 놓이며, 아래에 놓이는 각 IL(162 및 262)과 접촉할 수 있다. 하이-k 유전체층(164 및 264)은 컨포멀한 층으로서 형성되고, 돌출 핀(136 및 236)의 측벽, 및 게이트 스페이서(146 및 246)의 상단 표면 및 측벽 상에서 각각 연장된다. 본 개시의 일부 실시예에 따라서, 하이-k 유전체층(164 및 264)은 ALD 또는 CVD 등을 사용하여 형성된다. 하이-k 유전체층(164 및 264)은, 동일한 유전체층의 부분일 수 있고, 동일한 물질 및 동일한 두께로 동시에 형성되거나, 상이한 물질 및/또는 상이한 두께로 따로따로 형성된다.
일부 실시예에 따라서, 하이-k 유전체층(164 및 264) 위에 접착층(확산 배리어층이기도 함)(166 및 266)이 형성된다. 접착층(166 및 266)은 TiN 또는 티타늄 실리콘 질화물(TSN, Titanium Silicon Nitride)로 형성될 수 있다. TiN층은 ALD 또는 CVD를 사용하여 형성될 수 있고, TSN층은, 예컨대, ALD를 사용하여 형성되는, 교호로 퇴적된 TiN층과 SiN층을 포함할 수 있다. TiN층 및 SiN층은 매우 얇으므로, 이들 층은 서로 구별되지 못할 수 있으며, 따라서 TSN층으로서 지칭된다. 대안적인 실시예에 따라서, 접착층(166 및 266)이 형성되지 않으며, 후속적으로 형성되는 일함수층(168 및 268)은, 아래에 놓이는 대응하는 하이-k 유전체층(164 및 264)과 접촉한다. 도 9를 계속 참조하면, 퇴적을 통해 일함수층(168 및 268)이 형성된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(320)으로서 도시되어 있다. 일함수층(168 및 268) 각각은, 그 전체가 동일한 물질로 형성된 동종층(homogenous layer)을 적어도 하나 포함하며, 또는 서로 상이한 물질로 형성된 복수의 하위층을 포함할 수 있다. 일함수층(168 및 268) 내의 대응하는 층은 공통적인 퇴적 공정 중에 형성될 수 있거나 그렇지 않을 수 있다. 디바이스 영역(100 및 200) 내에 형성되는 각 FinFET이 n형 FinFET 또는 p형 FinFET인지의 여부에 따라서, 일함수층(168 및 268) 내의 특정한 물질층이 선택될 수 있다. 예컨대, FinFET이 n형 FinFET일 때, 일함수층(168 및 268) 각각은 n 일함수층을 포함할 수 있으며, 이는 티타늄 질화물(TiN)층, 탄탈룸 질화물(TaN)층, 알루미늄계 층(예컨대, TiAl, TiAlN, TiAlC, TaAlN, TaAl, 또는 TaAlC로 형성됨), WC, 이들의 조합, 및 이들의 다중층을 포함한다. FinFET이 p형 FinFET일 때, 대응하는 일함수층(168 및 268)은, TiN층 또는 텅스텐 탄소 질화물층(WxCyNz) 등과 같은, p 일함수층을 포함할 수 있다. 텅스텐, 탄소, 및 질소의 비율에 따라서 WxCyNz는 n 일함수층 또는 p 일함수층 중 하나일 수 있다는 것이 이해된다. 예컨대, 값 z가 0에 가까울 때, 각 WxCyNz층은 n 일함수층이다. 반면, W0.55C0.12N0.28O0.05층은 p 일함수층이다. 일부 실시예에 따라서, n형 FinFET의 일함수층은 또한, n 일함수층, 및 n 일함수층 위의 p 일함수층을 포함할 수 있으며, n 일함수층이 각 FinFET의 일함수를 좌우한다. 유사하게, p형 FinFET의 일함수층은 또한, p 일함수층, 및 p 일함수층 위의 n 일함수층을 포함할 수 있으며, p 일함수층이 각 FinFET의 일함수를 좌우한다. 다른 실시예에 따라서, FinFET은 단일 동종 일함수층을 갖는다.
본 개시의 일부 실시예에 따라서, 일함수층(168 및 268) 위에 차단층(170 및 270)(접착층이기도 함)이 각각 형성된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(320)으로서도 도시되어 있다. 차단층(170 및 270)은 금속 함유층일 수 있으며, 일부 실시예에 따라서 TiN으로 형성될 수 있다. 차단층(170 및 270)의 물질은 높은 비저항을 가질 수 있으며, 따라서 고비저항 전도성층(high-resistivity conductive layer)으로서도 지칭된다. TaN과 같은 다른 물질이 사용될 수도 있다. 일부 실시예에 따라서, 차단층(170 및 270)은 ALD 또는 CVD 등을 사용하여 형성된다. 차단층(170 및 270)은, 동일한 물질로 동일한 두께를 가지며 동시에 형성된 동일한 금속 함유층의 부분일 수 있고, 또는 상이한 물질을 사용하여 그리고/또는 상이한 두께를 가지며 따로따로 형성될 수 있다.
일부 실시예에 따라서, 개구(159)는 좁으므로, 차단층(170)은 잔존 개구(159)(도 8b)를 완전히 충전시킨다. 반면, 개구(259)는 넓으므로, 도 9의 차단층(264)은 잔존 개구(259)(도 8b)를 부분적으로 충전시킨다. 그다음으로, 금속층(272)으로 잔존 개구(259)를 충전시키기 위해 갭 충전 공정이 수행되며, 이는 개구(259)를 완전히 충전시킨다. 금속층(272)이 형성되는 동일한 공정 내에서, 금속층(172) 또한 퇴적된다. 개구(159)는 완전히 충전되었으므로, 차단층(170) 위에 그리고 개구(159)(도 8b)의 외부에 금속층(172)이 퇴적된다. 일부 실시예에 따라서, 금속층(172 및 272)의 형성은, 예컨대 ALD를 사용하여, 핵형성층(nucleation layer)을 성장시키고, 뒤이어, CVD와 같은 또 다른 방법을 사용하여 퇴적 공정을 수행하는 것을 포함한다. 금속층(172 및 272)은, 텅스텐, 코발트, 또는 이들의 조합과 같은, 저저항 전도성 물질(금속일 수 있음)로 형성될 수 있다. 텅스텐이 사용되는 예시 공정에서, 공정 가스는 WF6 및 H2, 그리고 몇몇 캐리어 가스, 예를 들어 아르곤을 포함할 수 있다.
금속층(172 및 272)의 형성 후에, 도 9에 도시된 바와 같은 퇴적된 층의 과잉 부분을 제거하기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 연마 공정과 같은 평탄화 공정이 수행되어, 도 10에 도시된 바와 같은 게이트 스택(174 및 274)을 초래한다. 게이트 스택(174 및 274)은 게이트 유전체(162/164 및 262/264) 각각 및 게이트 전극(176 및 276) 각각을 포함한다. 도 11은, 게이트 스택(174 및 274) 및 게이트 스페이서(146 및 246) 상에 수행되는 제1 에칭백 공정을 도시하며, 에칭은 화살표(77)에 의해 표시되어 있다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(322)으로서 도시되어 있다. 이에 따라서, 리세스(161 및 261)가 생성된다. 제1 에칭백 공정은 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다. 또한, 에칭은 등방성 또는 이방성일 수 있다. 본 개시의 일부 실시예에 따라서, 게이트 스페이서(146 및 246) 및 게이트 스택(174 및 274)을 에칭하고 CESL(58 및 60)을 에칭하지 않는 에천트를 사용하여 에칭백 공정이 수행된다. 건식 에칭 공정이 사용되는 일부 실시예에 따라서, 에칭 가스는, CF4, C2F6, 또는 NF3 등, 또는 이들의 조합과 같은 F계 에천트를 포함한다. 습식 에칭 공정이 사용되는 일부 실시예에 따라서, 에칭 화학물질은, 희석된 HF 용액, NH4OH(암모니아 용액), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 따라서, 제1 에칭백 공정 후에, 게이트 스택(174 또는 274)의 높이는 H1이며, 이는 약 8nm와 약 16nm 사이의 범위일 수 있다. 돌출 핀(136 또는 236)의 상단 표면에서부터 ILD(60)의 상단 표면까지의 수직 거리는 H2로 표시된다. 비율 H1/H2는 약 0.1과 약 0.25 사이의 범위일 수 있다. 리세싱 깊이(D1 또는 D2)는 약 50nm와 약 80nm 사이의 범위일 수 있다. 리세싱 깊이(D1)의 값은 너무 높거나 너무 낮을 수 없다는 것이 이해된다. 그 값이 너무 높다면, 게이트 스택(174 또는 274)의 몇몇 부분(예를 들어, 수평적 부분)이 불리하게 제거되어, 디바이스 고장을 야기할 수 있다. 그 값이 너무 낮다면, 후속적인 저비저항 전도성층의 충전을 수용하기에 충분하지 않은 리세스가 생성된다. 도 11에 도시된 바와 같은 제1 에칭백 공정 후에, 도 12에 도시된 바와 같은 제2 에칭백 공정이 수행되며, 에칭은 화살표(77')에 의해 표시되어 있다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(324)으로서 도시되어 있다. 이에 따라서, 리세스(178 및 278)는, 대응하는 하이-k 유전체층(164 및 264)의 양측 부분 사이에 형성된다. 제2 에칭백 공정은, 제1 에칭백 공정에서 사용된 것과는 상이한 에칭 화학물질 용액 또는 에칭 가스를 사용하여 수행된다. 제2 에칭백 공정은 건식 에칭 공정 및/또는 습식 에칭 공정을 포함할 수 있다. 또한, 에칭은 등방성 또는 이방성일 수 있다. 본 개시의 일부 실시예에 따라서, 제2 에칭백 공정은, 게이트 전극(176 및 276)을 에칭하고 게이트 스페이서(146 및 246), 하이-k 유전체층(164 및 264), CESL(58), 및 ILD(60)를 에칭하지 않는 에천트를 사용하여 수행된다. 건식 에칭 공정이 사용되는 일부 실시예에 따라서, 에칭 가스는 BCl3, Cl2, WF6, 또는 이들의 조합을 포함할 수 있다. 습식 에칭 공정이 사용되는 일부 실시예에 따라서, 에칭 화학물질은 NH4OH 등을 포함할 수 있다. 일부 실시예에 따라서, 리세싱 깊이(D2)는 약 2nm와 약 10nm 사이의 범위일 수 있다. 리세싱 깊이(D2)의 값 또한 너무 높거나 너무 낮을 수 없다는 것이 이해된다. 그 값이 너무 높다면, 게이트 전극(176 및 276)의 몇몇 부분이 불리하게 제거되어, 디바이스 고장을 야기할 수 있다. 그 값이 너무 낮다면, 후속적인 저비저항층의 충전을 수용하기에 충분하지 않은 리세스가 생성된다. 상이한 물질에 대한 에천트의 선택비로 인해, 게이트 스페이서(146)의 상단 표면(146TS)은 하이-k 유전체층(164)의 상단 표면(164TS)과 수평을 이루거나, 그보다 더 높거나, 그보다 더 낮을 수 있다. 유사하게, 게이트 스페이서(246)의 상단 표면(246TS)은 하이-k 유전체층(264)의 상단 표면(264TS)과 수평을 이루거나, 그보다 더 높거나, 그보다 더 낮을 수 있다. 그러나 동일한 FinFET의 상단 표면(164TS)과, 인접한 상단 표면(264TS) 사이의 높이 차이는 낮으며, 예컨대, 약 2nm 또는 약 1nm보다 더 작다. 상단 표면(146TS, 164TS, 246TS, 및 264TS)의 몇몇 가능한 예시 위치가 파선을 사용하여 도시되어 있다.
도 13을 참조하면, 금속층일 수 있는, 저비저항 전도성층(180 및 280)은 선택적 퇴적 공정을 사용하여 형성된다. 본 설명 전반에 걸쳐서, 저비저항 전도성층(180 및 280)은 또한, 각 게이트 전극의 부분으로서 간주될 수 있다. 본 개시의 일부 실시예에 따라서, 저비저항 전도성층(180 및 280)은 몰리브덴(Mo), 텅스텐(W), 코발트, 또는 이들의 합금 등으로 형성된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(326)으로서 도시되어 있다. 저비저항 전도성층(180 및 280)의 비저항은 게이트 전극(176 및 276) 내의 층(층(166, 266, 168, 268, 170, 및 270)을 포함)의 비저항보다 더 낮다. 저비저항 전도성층(180 및 280)은 게이트 전극(176 및 276) 상에 각각 형성되고, 게이트 스페이서(146 및 246), 하이-k 유전체층(164 및 264), CESL(58), 및 ILD(60)의 노출된 표면 상에는 형성되지 않는다. 일부 실시예에 따라서, ALD 또는 CVD를 사용하여 퇴적이 수행된다. 전구체는 (WCl5와 같은) 금속 할로겐화물, 및 H2와 같은 환원제를 포함할 수 있다. 퇴적 공정은, 약 275°C와 약 500°C 사이의 범위와 같은, 상승된 온도에서 수행되는 열 공정일 수 있다. 플라즈마가 턴온된 상태로 퇴적이 수행될 수도 있다. 선택적 퇴적으로 인해, 저비저항 전도성층(180 및 280)은 컨포멀한 층일 수 있다. 또한, 게이트 전극(176 및 276)의 상단 표면이 각각 평면형이라면, 저비저항 전도성층(180 및 280)은 실질적으로 평면형일 수 있다. 대안적으로, 저비저항 전도성층(180 및 280)은 만곡형일 수 있고, 아래에 놓이는 각 게이트 전극(176 및 276)의 상단 표면 프로파일을 따르는 토폴로지를 가질 수 있다. 저비저항 전도성층(180 및 280)의 두께는, 저비저항 전도성층(180 및 280)의 비저항이 충분히 낮도록 선택된다. 예컨대, 저비저항 전도성층(180 및 280)의 두께는 약 2nm와 약 6nm 사이의 범위일 수 있다. 일부 실시예에 따라서, 저비저항 전도성층(180 및 280) 전체가, 대응하는 리세스(178 및 278) 내에 있도록, 저비저항 전도성층(180 및 280)의 상단 표면은, 대응하는 하이-k 유전체층(164 및 264)의 상단 표면(에지)보다 더 낮다. 이는, 저비저항 전도성층(180 및 280)이 각각 리세스(178 및 278)의 밖에 형성되지 않으리라는 것을 보장하기 위한 약간의 공정 마진을 제공한다. 그렇지 않다면, 저비저항 전도성층(180 및 280)은 게이트 스페이서(146 및 246) 및 하이-k 유전체층(164 및 264)의 상단 표면 상에서 연장될 수 있다. 이러한 일이 일어난다면, 후속적으로 형성되는 소스/드레인 콘택트 플러그는, 공정 변화가, 후속적으로 형성되는 소스/드레인 콘택트 플러그가 게이트 스페이서(146 및 246) 쪽으로 바람직하지 않게 시프트되도록 한다면, 저비저항 전도성층(180 및 280)에 전기적으로 단락될 수 있다. 대안적인 실시예에 따라서, 파선을 사용하여 도시된, 저비저항 전도성층(180 및 280)의 상단 표면은, 대응하는 하이-k 유전체층(164 및 264)의 상단 에지 및/또는 대응하는 게이트 스페이서(146 및 246)의 상단 에지와 평면을 이룬다. 그다음으로, 도 14에 도시된 바와 같이, 유전체 충전 영역(182 및 282)을 형성하기 위해 잔존 개구(161/178 및 261/278)가 유전체 물질로 충전된다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(328)으로서 도시되어 있다. 유전체 충전 영역(182 및 282)은 동종 로우-k 유전체 물질로 형성될 수 있으며, 이는 다공성 실리콘 질화물, 다공성 실리콘 산화질화물, 또는 다공성 실리콘 산화탄화물 등으로 형성될 수 있다. 유전체 충전 영역(182 및 282) 또한, 그 상단 표면이 ILD(60)의 상단 표면과 동일 평면 내에 있도록, 평탄화될 수 있다. 유전체 충전 영역(182 및 282)의 측벽은 CESL(58)의 측벽과 접촉한다.
도 15는 게이트 콘택트 플러그(184 및 284), 소스/드레인 규화물 영역(186 및 286), 및 소스/드레인 콘택트 플러그(187 및 287)의 형성을 도시한다. 도 17에 도시된 공정 흐름(300)에서 각 공정은 공정(330)으로서 도시되어 있다. 소스/드레인 콘택트 플러그(187 및 287)의 형성은, CESL(58)의 아래에 놓이는 부분을 노출시키기 위해 ILD(60)를 에칭함으로써 콘택트 개구를 형성한 후, CESL(58)의 노출된 부분을 에칭하여 소스/드레인 영역(154 및 254)을 드러내는 것을 포함한다. 후속적인 공정에서, (Ti층과 같은) 금속층이 퇴적되어 콘택트 개구 내부로 연장된다. (TiN층과 같은) 금속 질화물 차단층이 형성될 수 있다. 이후 규화물 영역(186 및 286)을 형성하기 위해 금속층을 소스/드레인 영역(154/254)의 상단 부분과 반응시키도록 어닐링 공정이 수행된다. 그다음으로, 이전에 형성된 금속 질화물층이 제거되지 않고 남아 있거나, 이전에 형성된 금속 질화물층이 제거되고, 뒤이어, 새 금속 질화물층(예를 들어, 티타늄 질화물층)이 퇴적된다. 이후 텅스텐 또는 코발트 등과 같은 충전 금속 물질이 콘택트 개구 내에 충전되고, 뒤이어, 과잉 물질을 제거하기 위해 평탄화가 수행되어, 소스/드레인 콘택트 플러그(187 및 287)를 초래한다. 게이트 콘택트 플러그(184 및 284)의 형성은, 유전체 충전 영역(182 및 282)을 에칭하여 저비저항 전도성층(180 및 280)을 드러내고, 대응하는 개구 내에 게이트 콘택트 플러그(184 및 284)를 형성하는 것을 포함할 수 있다. 게이트 콘택트 플러그(184 및 284)는 또한 확산 배리어층(예를 들어, 티타늄 질화물), 및 확산 배리어층 위의 금속(예를 들어, 구리, 텅스텐, 또는 코발트 등)을 포함할 수 있다. 이에 따라서, FinFET(190 및 290)이 형성된다.
도 16은 FinFET(190 및 290)의 몇몇 부분의 평면도를 도시한다. 게이트 전극(176 또는 276) 및 그 위에 놓이는 저비저항 전도성층(180 및 280)이 도시되어 있다. 하이-k 유전체층(164 또는 264)의 수직 부분은, 대응하는 게이트 스택(176 또는 276) 및 그 위에 놓이는 대응하는 저비저항 전도성층(180 또는 280)을 둘러싸는 링을 형성할 수 있다. 게이트 콘택트 플러그(184 또는 284), 돌출 핀(136 또는 236), 및 소스/드레인 영역(154 또는 254) 또한 도시되어 있다. 실험 결과는, 게이트 전극 상에 저비저항 전도성층을 형성함으로써, 짧은 채널의 트랜지스터의 게이트 저항 Rg는, 저비저항 전도성층이 없는 짧은 채널의 트랜지스터의 게이트 저항 Rg의 약 10퍼센트와 같도록 감소될 수 있다는 것을 밝혔다. 예컨대, 실리콘 웨이퍼 상에 샘플 게이트가 형성되고, 대응하는 게이트 전극의 저항 값이 측정된다. 결과는, 저비저항 전도성층이 형성된 상태에서, 100퍼센트의 샘플 게이트가, 제1 값보다 더 작은 저항 값을 갖는다는 것을 나타냈다. 비교로서, 저비저항 전도성층이 형성되지 않는다면, 50퍼센트를 초과하는 게이트 전극은, 제1 값의 4배보다 더 높은 저항값을 갖는다.
본 개시의 실시예는 몇몇 유리한 특징을 갖는다. 짧은 채널의 디바이스에서, 게이트 전극은, 일함수층 및 차단층과 같은 고비저항층으로 형성되고, 게이트 전극 내에 저비저항층이 존재하지 않을 수 있다. 따라서 결과적인 게이트 전극의 게이트 저항 Rg는 높다. 따라서 대응하는 트랜지스터의 성능은 크게 악화된다. 본 개시의 일부 실시예에 따라서, 게이트 저항 Rg를 감소시키기 위해, 게이트 전극 상에 저비저항층이 형성된다. 본 개시의 일부 실시예에 따라서, 디바이스는, 제1 반도체 핀; 제1 반도체 핀의 측벽 및 상단 표면 상의 제1 게이트 스택 - 제1 게이트 스택은, 하이-k 유전체층; 하이-k 유전체층의 제1 하단 부분과 겹치는 일함수층; 및 일함수층의 제2 하단 부분과 겹치는 제1 차단층; 및 일함수층 및 제1 차단층과 겹치고 접촉하는 제1 저저항 금속층을 포함하며, 제1 저저항 금속층은, 일함수층 및 제1 차단층 둘 다의 제2 비저항 값보다 더 낮은 제1 비저항 값을 가짐 -; 및 제1 게이트 스택의 측벽과 접촉하는 제1 게이트 스페이서를 포함한다. 실시예에서, 디바이스는, 제1 게이트 스페이서의 측벽과 접촉하는 수직 부분을 포함하는 콘택트 에칭 정지층을 더 포함하며, 수직 부분은 제1 게이트 스페이서보다 더 높이 연장된다. 실시예에서, 디바이스는, 제1 게이트 스페이서 및 하이-k 유전체층 위에 있고 제1 게이트 스페이서 및 하이-k 유전체층과 접촉하는 유전체 충전 영역을 더 포함하며, 유전체 충전 영역은 또한, 콘택트 에칭 정지층의 수직 부분과 접촉한다. 실시예에서, 유전체 충전 영역은 로우-k 유전체 물질을 포함한다. 실시예에서, 하이-k 유전체층은 제1 상단 에지를 갖고, 제1 게이트 스페이서는 제2 상단 에지를 가지며, 제1 상단 에지는 제2 상단 에지보다 더 높다. 실시예에서, 하이-k 유전체층은 제1 상단 에지를 갖고, 제1 게이트 스페이서는 제2 상단 에지를 가지며, 제1 상단 에지는 제2 상단 에지보다 더 낮다. 실시예에서, 하이-k 유전체층은 제1 상단 에지를 갖고, 제1 게이트 스페이서는 제2 상단 에지를 가지며, 제1 상단 에지는 제2 상단 에지와 수평을 이룬다. 실시예에서, 디바이스는, 트랜지스터의 제2 게이트 스택을 더 포함하고, 제2 게이트 스택은, 제1 차단층과 동일한 물질로 형성된 제2 차단층; 제2 차단층의 양측 수직 부분 사이의 금속 영역; 및 제2 차단층 및 금속 영역과 겹치고 접촉하는 제2 저저항 금속층을 포함하며, 제1 저저항 금속층 및 제2 저저항 금속층은 동일한 물질로 형성된다.
본 개시의 일부 실시예에 따라서, 디바이스는, 하이-k 유전체층; 하이-k 유전체층 위에 있고 하이-k 유전체층과 접촉하는 일함수층; 일함수층 위에 있고 일함수층과 접촉하는 차단 영역; 일함수층 및 차단 영역 위에 있고 일함수층 및 차단 영역과 접촉하는 금속층 - 금속층은 평면형이고, 금속층에는 차단 영역 내부로 연장되는 부분이 없음 -; 하이-k 유전체층의 측벽 상의 게이트 스페이서; 및 게이트 스페이서, 하이-k 유전체층, 및 금속층과 겹치고 접촉하는 유전체 충전 영역을 포함한다. 실시예에서, 유전체 충전 영역은 하이-k 유전체층의 양측 부분 사이에 연장된다. 실시예에서, 유전체 충전 영역은 로우-k 유전체 물질로 형성된다. 실시예에서, 디바이스는, 하이-k 유전체층의 측부 상의 소스/드레인 영역; 및 소스/드레인 영역 위에 있고 소스/드레인 영역과 접촉하는 수평 부분, 및 하이-k 유전체층 및 유전체 충전 영역 둘 다와 접촉하는 수직 부분을 포함하는 콘택트 에칭 정지층을 더 포함한다. 실시예에서, 디바이스는, 콘택트 에칭 정지층의 수평 부분과 겹치고 접촉하는 층간 유전체를 더 포함하며, 층간 유전체의 상단 표면은 게이트 스페이서의 상단 표면보다 더 높다. 실시예에서, 일함수층은 양측의 측벽 부분을 포함하고, 양측의 측벽 부분 사이에 있고 일함수층의 하단 부분과 겹치는 모든 물질은 티타늄 질화물을 포함한다.
본 개시의 일부 실시예에 따라서, 방법은, 반도체 영역 위에 더미 게이트 스택을 형성하는 단계; 더미 게이트 스택의 양측에 게이트 스페이서를 형성하는 단계; 대체 게이트 스택으로 더미 게이트 스택을 대체하는 단계 - 대체 게이트 스택은, 게이트 유전체층; 게이트 유전체층 위의 일함수층; 및 일함수층 위의 고저항 전도성층을 포함함 -; 대체 게이트 스택 및 게이트 스페이서를 에칭백하는 단계; 및 일함수층 및 고저항 전도성층 상에 금속층을 퇴적시키는 단계를 포함한다. 실시예에서, 대체 게이트 스택 및 게이트 스페이서를 에칭백하는 단계는, 게이트 스페이서 및 대체 게이트 스택을 리세싱하기 위해 제1 에칭백 공정을 수행하는 단계; 및 일함수층 및 고저항 전도성층을 리세싱하기 위해 제2 에칭백 공정을 수행하는 단계를 포함하며, 게이트 스페이서 및 게이트 유전체층은 제2 에칭백 공정 중에 에칭되지 않는다. 실시예에서, 금속층은 게이트 유전체층의 상단 표면보다 더 낮다. 실시예에서, 금속층을 퇴적시키는 단계 중에, 금속층은 일함수층 및 고저항 전도성층 상에 선택적으로 퇴적되고, 금속층을 퇴적시키는 단계가 수행될 때 노출된 유전체 물질 상에는 퇴적되지 않는다. 실시예에서, 게이트 유전체층은, 4개의 측면을 갖는 링을 형성하는 수직 부분을 포함하며, 금속층은 4개의 측면 모두의 측벽과 접촉한다. 실시예에서, 금속층을 퇴적시키는 단계는, 텅스텐층을 퇴적시키는 단계를 포함한다.
전술한 내용은, 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록, 여러 실시예의 특징을 약술한다. 당업자는, 본 명세서에 소개된 실시예의 동일한 장점을 달성하기 위해 그리고/또는 동일한 목적을 수행하기 위해, 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 개시의 다양한 변경, 대체, 및 수정을 할 수 있다는 것을 인지할 것이다.
<부기>
1. 디바이스에 있어서,
제1 반도체 핀;
상기 제1 반도체 핀의 측벽 및 상단 표면 상의 제1 게이트 스택 - 상기 제1 게이트 스택은,
하이-k 유전체층;
상기 하이-k 유전체층의 제1 하단 부분과 겹치는 일함수층;
상기 일함수층의 제2 하단 부분과 겹치는 제1 차단층; 및
상기 일함수층 및 상기 제1 차단층과 겹치고 접촉하는 제1 저저항 금속층
을 포함하며, 상기 제1 저저항 금속층은, 상기 일함수층 및 상기 제1 차단층 둘 다의 제2 비저항 값보다 더 낮은 제1 비저항 값을 가짐 -; 및
상기 제1 게이트 스택의 측벽과 접촉하는 제1 게이트 스페이서
를 포함하는, 디바이스.
2. 제1항에 있어서, 상기 제1 게이트 스페이서의 측벽과 접촉하는 수직 부분을 포함하는 콘택트 에칭 정지층을 더 포함하며, 상기 수직 부분은 상기 제1 게이트 스페이서보다 더 높이 연장되는, 디바이스.
3. 제2항에 있어서, 상기 제1 게이트 스페이서 및 상기 하이-k 유전체층 위에 있고 상기 제1 게이트 스페이서 및 상기 하이-k 유전체층과 접촉하는 유전체 충전 영역을 더 포함하며, 상기 유전체 충전 영역은 또한, 상기 콘택트 에칭 정지층의 수직 부분과 접촉하는, 디바이스.
4. 제3항에 있어서, 상기 유전체 충전 영역은 로우-k 유전체 물질을 포함하는, 디바이스.
5. 제1항에 있어서, 상기 하이-k 유전체층은 제1 상단 에지를 갖고, 상기 제1 게이트 스페이서는 제2 상단 에지를 가지며, 상기 제1 상단 에지는 상기 제2 상단 에지보다 더 높은, 디바이스.
6. 제1항에 있어서, 상기 하이-k 유전체층은 제1 상단 에지를 갖고, 상기 제1 게이트 스페이서는 제2 상단 에지를 가지며, 상기 제1 상단 에지는 상기 제2 상단 에지보다 더 낮은, 디바이스.
7. 제1항에 있어서, 상기 하이-k 유전체층은 제1 상단 에지를 갖고, 상기 제1 게이트 스페이서는 제2 상단 에지를 가지며, 상기 제1 상단 에지는 상기 제2 상단 에지와 수평을 이루는, 디바이스.
8. 제1항에 있어서, 트랜지스터의 제2 게이트 스택을 더 포함하고, 상기 제2 게이트 스택은,
상기 제1 차단층과 동일한 물질로 형성된 제2 차단층;
상기 제2 차단층의 양측 수직 부분 사이의 금속 영역; 및
상기 제2 차단층 및 상기 금속 영역과 겹치고 접촉하는 제2 저저항 금속층을 포함하며, 상기 제1 저저항 금속층 및 상기 제2 저저항 금속층은 동일한 물질로 형성되는, 디바이스.
9. 디바이스에 있어서,
하이-k 유전체층;
상기 하이-k 유전체층 위에 있고 상기 하이-k 유전체층과 접촉하는 일함수층;
상기 일함수층 위에 있고 상기 일함수층과 접촉하는 차단 영역;
상기 일함수층 및 상기 차단 영역 위에 있고 상기 일함수층 및 상기 차단 영역과 접촉하는 금속층 - 상기 금속층은 평면형이고, 상기 금속층에는 상기 차단 영역 내부로 연장되는 부분이 없음 -;
상기 하이-k 유전체층의 측벽 상의 게이트 스페이서; 및
상기 게이트 스페이서, 상기 하이-k 유전체층, 및 상기 금속층과 겹치고 접촉하는 유전체 충전 영역
을 포함하는, 디바이스.
10. 제9항에 있어서, 상기 유전체 충전 영역은 상기 하이-k 유전체층의 양측 부분 사이에 연장되는, 디바이스.
11. 제9항에 있어서, 상기 유전체 충전 영역은 로우-k 유전체 물질로 형성되는, 디바이스.
12. 제9항에 있어서,
상기 하이-k 유전체층의 측부 상의 소스/드레인 영역; 및
상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역과 접촉하는 수평 부분, 및 상기 하이-k 유전체층 및 상기 유전체 충전 영역 둘 다와 접촉하는 수직 부분을 포함하는 콘택트 에칭 정지층을 더 포함하는, 디바이스.
13. 제12항에 있어서, 상기 콘택트 에칭 정지층의 수평 부분과 겹치고 접촉하는 층간 유전체를 더 포함하며, 상기 층간 유전체의 상단 표면은 상기 게이트 스페이서의 상단 표면보다 더 높은, 디바이스.
14. 제9항에 있어서, 상기 일함수층은 양측의 측벽 부분을 포함하고, 상기 양측의 측벽 부분 사이에 있고 상기 일함수층의 하단 부분과 겹치는 모든 물질은 티타늄 질화물을 포함하는, 디바이스.
15. 방법에 있어서,
반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택의 양측에 게이트 스페이서를 형성하는 단계;
대체 게이트 스택으로 상기 더미 게이트 스택을 대체하는 단계 - 상기 대체 게이트 스택은,
게이트 유전체층;
상기 게이트 유전체층 위의 일함수층; 및
상기 일함수층 위의 고저항 전도성층
을 포함함 -;
상기 대체 게이트 스택 및 상기 게이트 스페이서를 에칭백하는 단계; 및
상기 일함수층 및 상기 고저항 전도성층 상에 금속층을 퇴적시키는 단계
를 포함하는, 방법.
16. 제15항에 있어서, 상기 대체 게이트 스택 및 상기 게이트 스페이서를 에칭백하는 단계는,
상기 게이트 스페이서 및 상기 대체 게이트 스택을 리세싱하기 위해 제1 에칭백 공정을 수행하는 단계; 및
상기 일함수층 및 상기 고저항 전도성층을 리세싱하기 위해 제2 에칭백 공정을 수행하는 단계를 포함하며, 상기 게이트 스페이서 및 상기 게이트 유전체층은 상기 제2 에칭백 공정 중에 에칭되지 않는, 방법.
17. 제15항에 있어서, 상기 금속층은 상기 게이트 유전체층의 상단 표면보다 더 낮은, 방법.
18. 제15항에 있어서, 상기 금속층을 퇴적시키는 단계 중에, 상기 금속층은 상기 일함수층 및 상기 고저항 전도성층 상에 선택적으로 퇴적되고, 상기 금속층을 퇴적시키는 단계가 수행될 때 노출된 유전체 물질 상에는 퇴적되지 않는, 방법.
19. 제15항에 있어서, 상기 게이트 유전체층은, 4개의 측면을 갖는 링을 형성하는 수직 부분을 포함하며, 상기 금속층은 상기 4개의 측면 모두의 측벽과 접촉하는, 방법.
20. 제15항에 있어서, 상기 금속층을 퇴적시키는 단계는, 텅스텐층을 퇴적시키는 단계를 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 반도체 핀;
    상기 제1 반도체 핀의 측벽 및 상단 표면 상의 제1 게이트 스택 - 상기 제1 게이트 스택은,
    하이-k 유전체층;
    상기 하이-k 유전체층의 제1 하단 부분과 겹치는 일함수층;
    상기 일함수층의 제2 하단 부분과 겹치는 제1 차단층; 및
    상기 일함수층 및 상기 제1 차단층과 겹치고 접촉하는 제1 저저항 금속층
    을 포함하며, 상기 제1 저저항 금속층은, 상기 일함수층 및 상기 제1 차단층 둘 다의 제2 비저항 값보다 더 낮은 제1 비저항 값을 가짐 -; 및
    상기 제1 게이트 스택의 측벽과 접촉하는 제1 게이트 스페이서
    를 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 제1 게이트 스페이서의 측벽과 접촉하는 수직 부분을 포함하는 콘택트 에칭 정지층을 더 포함하며, 상기 수직 부분은 상기 제1 게이트 스페이서보다 더 높이 연장되는, 디바이스.
  3. 제2항에 있어서, 상기 제1 게이트 스페이서 및 상기 하이-k 유전체층 위에 있고 상기 제1 게이트 스페이서 및 상기 하이-k 유전체층과 접촉하는 유전체 충전 영역을 더 포함하며, 상기 유전체 충전 영역은 또한, 상기 콘택트 에칭 정지층의 수직 부분과 접촉하는, 디바이스.
  4. 제1항에 있어서, 트랜지스터의 제2 게이트 스택을 더 포함하고, 상기 제2 게이트 스택은,
    상기 제1 차단층과 동일한 물질로 형성된 제2 차단층;
    상기 제2 차단층의 양측 수직 부분 사이의 금속 영역; 및
    상기 제2 차단층 및 상기 금속 영역과 겹치고 접촉하는 제2 저저항 금속층을 포함하며, 상기 제1 저저항 금속층 및 상기 제2 저저항 금속층은 동일한 물질로 형성되는, 디바이스.
  5. 디바이스에 있어서,
    하이-k 유전체층;
    상기 하이-k 유전체층 위에 있고 상기 하이-k 유전체층과 접촉하는 일함수층;
    상기 일함수층 위에 있고 상기 일함수층과 접촉하는 차단 영역;
    상기 일함수층 및 상기 차단 영역 위에 있고 상기 일함수층 및 상기 차단 영역과 접촉하는 금속층 - 상기 금속층은 평면형이고, 상기 금속층에는 상기 차단 영역 내부로 연장되는 부분이 없음 -;
    상기 하이-k 유전체층의 측벽 상의 게이트 스페이서; 및
    상기 게이트 스페이서, 상기 하이-k 유전체층, 및 상기 금속층과 겹치고 접촉하는 유전체 충전 영역
    을 포함하는, 디바이스.
  6. 제5항에 있어서, 상기 유전체 충전 영역은 상기 하이-k 유전체층의 양측 부분 사이에 연장되는, 디바이스.
  7. 제5항에 있어서,
    상기 하이-k 유전체층의 측부 상의 소스/드레인 영역; 및
    상기 소스/드레인 영역 위에 있고 상기 소스/드레인 영역과 접촉하는 수평 부분, 및 상기 하이-k 유전체층 및 상기 유전체 충전 영역 둘 다와 접촉하는 수직 부분을 포함하는 콘택트 에칭 정지층을 더 포함하는, 디바이스.
  8. 제7항에 있어서, 상기 콘택트 에칭 정지층의 수평 부분과 겹치고 접촉하는 층간 유전체를 더 포함하며, 상기 층간 유전체의 상단 표면은 상기 게이트 스페이서의 상단 표면보다 더 높은, 디바이스.
  9. 제5항에 있어서, 상기 일함수층은 양측의 측벽 부분을 포함하고, 상기 양측의 측벽 부분 사이에 있고 상기 일함수층의 하단 부분과 겹치는 모든 물질은 티타늄 질화물을 포함하는, 디바이스.
  10. 방법에 있어서,
    반도체 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 양측에 게이트 스페이서를 형성하는 단계;
    대체 게이트 스택으로 상기 더미 게이트 스택을 대체하는 단계 - 상기 대체 게이트 스택은,
    게이트 유전체층;
    상기 게이트 유전체층 위의 일함수층; 및
    상기 일함수층 위의 고저항 전도성층
    을 포함함 -;
    상기 대체 게이트 스택 및 상기 게이트 스페이서를 에칭백하는 단계; 및
    상기 일함수층 및 상기 고저항 전도성층 상에 금속층을 퇴적시키는 단계
    를 포함하는, 방법.
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