TW202243261A - 半導體裝置結構 - Google Patents

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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

描述半導體裝置結構及其形成方法。半導體裝置結構包括第一P型金屬氧化物半導體場效電晶體(p-MOSFET)，其具有沿著第一方向延伸且包括第一半導體層的第一鰭片，其中第一鰭片包括形成在第一鰭片的頂部的第一凹部，所述第一凹部具有底表面及從底表面向上延伸的側壁表面。半導體裝置結構還包括設置在第一凹部中且接觸底表面及側壁表面的第一閘極結構，所述第一閘極結構沿著實質上垂直於第一方向的第二方向延伸。半導體裝置結構還包括設置在第一閘極結構的兩側壁上且接觸第一鰭片及第一閘極結構的第一間隔物。

Description

半導體裝置結構
本發明實施例是關於半導體裝置結構及其形成方法，特別是關於包括金屬氧化物半導體場效電晶體的半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了指數增長。在IC材料及設計方面的技術進步已經製造了幾代IC，其中每一代都比上一代具有更小且更複雜的電路。在IC發展過程中，功能密度(亦即，每個晶片(chip)面積的互連裝置的數量)普遍增加，而幾何尺寸(亦即，可以使用製造製程創造的最小組件(或線路))已經減少。這種按比例縮小的製程通常藉由提高生產效率及降低相關成本來提供益處。這種按比例縮小還增加了處理及製造IC的複雜性。
隨著幾何尺寸減小，諸如鰭式場效電晶體(fin field-effect transistors，FinFET)的半導體裝置可能會受到介於矽化物(silicide)區域與相應的接面邊界(junction borders)之間的較短距離的負面影響，這導致靠近源極/汲極區域邊緣的基板表面處的電流擁擠(current crowding)。結果，產生的電晶體裝置的驅動電流受到不利影響。因此，需要改善IC的處理及製造。
一實施例是關於一種半導體裝置。前述半導體裝置包括：基板、第一半導體通道、第二半導體通道、隔離部件、第一襯層及第二襯層。第一半導體通道在基板上方。第二半導體通道在基板上方，且與(from)第一半導體通道橫向地偏移(laterally offset)。隔離部件嵌入(embedded)在基板中，且橫向地介於第一半導體通道及第二半導體通道之間。第一襯層橫向地環繞隔離部件，且其介於隔離部件及第一半導體通道之間。第二襯層橫向地環繞第一襯層，且其介於第一襯層及第一半導體通道之間。
另一實施例是關於一種半導體裝置。前述半導體裝置包括：基板；在基板中的第一隔離區域；以及在基板中且橫向地在第一方向上與第一隔離區域偏移的第二隔離區域。第一非主動(inactive)鰭片結構在第一隔離區域上。第二非主動鰭片結構在第二隔離區域上。垂直式電晶體(vertical transistor)介於第一隔離區域及第二隔離區域之間。第一襯層接觸垂直式電晶體的半導體鰭片及基板。第一襯層及第一隔離區域包括不同的材料成分(compositions)。第二襯層接觸第一襯層及第一隔離區域。第二襯層及第一隔離區域包括不同的材料成分。
又另一實施例是關於一種半導體裝置的形成方法。前述半導體裝置的形成方法包括：形成第一鰭片堆疊物及第二鰭片堆疊物，其包括在第一鰭片堆疊物及第二鰭片堆疊物的奈米結構上方形成氧化物層；在第一鰭片堆疊物及第二鰭片堆疊物上方形成第一襯層；在第一襯層上方形成第二襯層；在第二襯層上方形成隔離層；以及在藉由第二襯層覆蓋氧化物層的同時(while)，使隔離層凹入(recessing)來形成隔離區域。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的中的不同部件。以下敘述組件及排列方式的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，若是本揭露敘述了將第一部件形成於第二部件上方(over)或上(on)，即表示其可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了將其他部件形成於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。另外，在不同範例中，本揭露可能重複使用元件符號及/或標記。這些重複是為了簡化與清晰的目的，並非用以限定在此所討論的不同實施例及/或配置之間有特定的關係。
再者，本文所用的空間相關用詞，諸如：「之下(beneath)」、「下方(below)」、「下部(lower)」、「之上(above)」、「上方(over)」、「上(on)」、「頂部(top)」、「上部(upper)」及其類似用語是用於簡化如圖所示的一元件或部件與另一(些)元件或部件的關係的描述。除了如圖所示的方向之外，這些空間相關用詞旨在涵蓋使用中或操作中的裝置的不同方位。設備可以其他方向定向(旋轉90度或在其他方向)，且本文所用的空間相關用詞可相應地解釋。
第1圖至第16圖根據本揭露的各個實施例，顯示製造半導體裝置結構100的各個階段。應當理解的是，可以在藉由第1圖至第16圖所示的製程之前、期間中及之後提供其他操作，且對於方法的其他實施例，可以取代或消除下面描述的一些操作。操作/製程的順序可以互換。
第1圖至第4圖是根據一些實施例的半導體裝置結構的透視圖。在第1圖中，形成第一半導體層104在基板102上。基板可以是在晶圓(wafer)中的晶片(chip)的一部分。在一些實施例中，基板102是塊狀(bulk)半導塊材基板，諸如半導體晶圓。舉例而言，基板102是矽(silicon)晶圓。基板102可以包括矽或其他元素半導體(elementary semiconductor)材料，諸如鍺(germanium)。在一些其他實施例中，基板102包括化合物半導體(compound semiconductor)。化合物半導體可以包括砷化鎵(gallium arsenide)、碳化矽(silicon carbide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、其他合適的半導體材料或其組合。在一些實施例中，基板102是絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板。SOI基板可以使用注氧隔離(separation by implantation of oxygen，SIMOX)製程、晶圓鍵合(wafer bonding)製程、其他適用方法或其組合來製造。
可以摻雜P型或N型摻質至基板102。如第1圖所示，根據一些實施例，基板102具有P型區域102P及與P型區域102P相鄰(adjacent)的N型區域102N。雖然在一些圖式中未按比例顯示，但是P型區域102P及N型區域102N屬於連續(continuous)基板102。在本揭露的一些實施例中，P型區域102P用於形成P型金屬氧化物半導體場效電晶體(P-type metal oxide semiconductor field effect transistor，PMOS)結構在其上(thereon)，而N型區域102N用於形成N型金屬氧化物半導體場效電晶體(N-type metal oxide semiconductor field effect transistor，NMOS)結構在其上。在一些實施例中，如第1圖所示，形成N型井區103N及P型井區103P在基板102中。舉例而言，形成N型井區103N在基板102的P型區域102P中，且形成P型井區103P在基板102的N型區域102N中。可以藉由任何合適的技術形成P型井區103P及N型井區103N，舉例而言，在一些實施例中，藉由單獨的離子植入製程來形成。藉由使用兩個不同的植入遮罩層(未顯示出)，可以在不同的離子植入製程中依次形成P型井區103P及N型井區103N。
如第1圖所示，沉積第一半導體層104在基板102上方。第一半導體層104可以由任何合適的半導體材料製成，諸如矽、鍺、III-V族半導體材料或其組合。在一些實施例中，第一半導體層104實質上(substantially)由矽製成。第一半導體層104可以藉由磊晶生長製程形成，諸如金屬有機化學氣相沉積(metal-organic chemical vapor deposition，MOCVD)、金屬有機氣相磊晶(metal-organic vapor phase epitaxy，MOVPE)、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition ，PECVD)、遠程電漿化學氣相沉積(remote plasma chemical vapor deposition ，RP-CVD)、分子束磊晶(molecular beam epitaxy，MBE)、氫化物氣相磊晶(hydride vapor phase epitaxy，HVPE)、液相磊晶(liquid phase epitaxy，LPE)、氯化物氣相磊晶(chloride vapor phase epitaxy，Cl-VPE)或其他任何合適的製程。
在第2圖中，移除設置在N型井區103N上方的第一半導體層104的一部分，並形成第二半導體層106在N型井區103N上方，且第二半導體層106與在P型井區103P上方的第一半導體層104的上方的一部分相鄰。可先形成圖案化遮罩層(未顯示)在設置於P型井區103P上方的第一半導體層104的一部分上，並暴露出設置在N型井區103N上方的第一半導體層104的一部分。可以執行移除製程，諸如乾式蝕刻、濕式蝕刻或其組合，以移除設置在N型井區103N上方的第一半導體層104的一部分，且可以暴露N型井區103N。移除製程實質上不影響遮罩層(未顯示)，所述遮罩層形成在設置在P型井區103P上方的第一半導體層104的一部分上，所述遮罩層保護設置於P型井區103P上方的第一半導體層104的一部分。接著，形成第二半導體層106在經暴露的N型井區103N上。第二半導體層106可由任何合適的半導體材料製成，諸如矽、鍺、III-V族半導體材料或其組合。在一些實施例中，第二半導體層106實質上由矽鍺(silicon germanium)製成。第二半導體層106可以藉由與第一半導體層104相同的製程形成。舉例而言，可以藉由磊晶生長製程形成第二半導體層106在經暴露的N型井區103N上，且不形成第二半導體層106在設置於第一半導體層104上的遮罩層(未顯示)上。因此，設置第一半導體層104在N型區域102N中的P型井區103P上方，且設置第二半導體層106在P型區域102P中的N型井區103N上方。
第一半導體層104的一部分可以作為在N型區域102N中的後續形成的NMOS結構中的通道。第二半導體層106的一部分可以作為在P型區域102P中的後續形成的PMOS結構中的通道。在一些實施例中，NMOS結構及PMOS結構是FinFET。雖然本揭露中描述的實施例是在FinFET的上下文中描述的，但本揭露的一些態樣的實現可以用在其他製程及/或其他裝置中，諸如平面式FET(planar FET)、奈米片通道FET(nanosheet channel FET)、水平全繞式閘極(Horizontal Gate All Around (HGAA) FET)、垂直全繞式閘極(Vertical Gate All Around (VGAA) FET)及其他合適的裝置。
在第3圖中，分別由第一半導體層104及第二半導體層106形成複數個鰭片108a、108b、110a、110b，且形成STI區域121。可以藉由任何合適的方法使鰭片108a、108b、110a、110b圖案化。舉例而言，可以使用一或多種光微影製程來使鰭片108a、108b、110a、110b圖案化，所述一或多種光微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影及自對準製程，其允許創造具有，舉例而言比使用單一且直接的光微影製程可獲得的間距更小的間距的圖案。舉例而言，在一實施例中，形成犧牲層(未顯示出)在基板上方，並使用光微影製程使犧牲層圖案化。使用自對準製程在經圖案化的犧牲層旁邊(alongside)形成間隔物(未顯示出)。然後移除犧牲層，之後可以使用剩餘的間隔物來使基板圖案化並形成鰭片。
在一些實施例中，在N型區域102N處的基板102可具有與在P型區域102P處的厚度不同的厚度。由於蝕刻負載效應(etch loading effects)，當暴露於用於圖案化的相同蝕刻劑時，沉積在P型井區103P處的基板102上方的第一半導體層104(例如，Si)及沉積在N型井區103N處的基板102上方的第二半導體層106(例如，SiGe)以不同的速率蝕刻。第一半導體層104的半導體材料可以具有對於蝕刻劑的第一蝕刻速率，且第二半導體層106的半導體材料可以具有比第一蝕刻速率更快的對於蝕刻劑的第二蝕刻速率。因此，在暴露P型井區103P處的基板102之前，可以暴露且蝕刻在N型井區103N處的未受到第二半導體層106覆蓋的基板102的一部分。結果，產生在介於N型井區103N及P型井區103P之間的基板厚度的差異作為形成鰭片108a、108b、110a、110b的結果。在第一半導體層104包括SiGe，且第二半導體層106包括Si的情況下，在N型井區103N處的基板102可以具有從基板102的頂表面到基板102的底表面測量的厚度T1，在P型井區103P處的基板102可具有從基板102的頂表面到基板102的底表面的厚度T2，其中厚度T2小於厚度T1。
鰭片108a、108b中的每一個可包括第一半導體層104，且第一半導體層104的一部分可作為NMOS通道。鰭片108a、108b中的每一個還可以包括P型井區103P。類似地，鰭片110a、110b中的每一個可包括第二半導體層106，且第二半導體層106的一部分可作為PMOS通道。鰭片110a、110b中的每一個還可以包括N型井區103N。可以形成遮罩(未顯示出)在第一半導體層104及第二半導體層106上，且可以保留在鰭片108a、108b(鰭片108a-b)及鰭片110a、110b(鰭片110a-b)上。
接著，形成絕緣材料112在介於相鄰的鰭片108a、108b、110a、110b之間。可以先形成絕緣材料112在介於相鄰的鰭片108a、108b、110a、110b之間且在鰭片108a、108b、110a、110b上方，使得鰭片108a、108b、110a、110b埋置(embedded)在絕緣材料112中。可以執行諸如化學機械研磨(chemical-mechanical polishing，CMP)製程的平坦化製程，以暴露鰭片108a、108b、110a、110b的頂部。在一些實施例中，平坦化製程暴露設置在鰭片108a、108b及110a、110b上的遮罩(未顯示出)的頂部。然後，藉由移除位於鰭片108a、108b、110a、110b中的每一個的兩側(both sides)的絕緣材料112的一部分，來使絕緣材料112凹入(recessed)。可以藉由任何合適的移除製程使絕緣材料112凹入，諸如選擇性移除絕緣材料112但實質上不影響鰭片108a、108b、110a、110b的半導體材料的乾式蝕刻或濕式蝕刻。絕緣材料112可包括含氧(oxygen-containing)材料，諸如氧化矽(silicon oxide)、碳或氮摻雜的氧化物(carbon or nitrogen doped oxide)、或氟摻雜(fluorine-doped)的矽酸鹽玻璃(silicate glass，FSG)；含氮(nitrogen-containing)材料，諸如氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride，SiON)、SiOCN、SiCN；低介電常數(低K，low dielectric constant，low-K)介電材料(例如，具有K值低於二氧化矽(silicon dioxide)的K值的材料)；或任何合適的介電材料。可以藉由任何合適的方法形成絕緣材料112，諸如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿輔助CVD(plasma enhanced CVD，PECVD)或流動式CVD(flowable CVD，FCVD)。絕緣材料112可為淺溝槽隔離(shallow trench isolation，STI)區域，在本揭露中絕緣材料112稱為STI區域121。
在一些替代實施例中，取代在基板102上方形成第一半導體層104及第二半導體層106，可以藉由先在塊材基板(例如，基板102)上形成隔離區域(例如，STI區域121)來形成鰭片108a、108b、110a、110b。STI區域的形成可以包括蝕刻塊材基板以形成溝槽，並用介電材料填充溝槽以形成STI區域。介於相鄰STI區域之間的基板的一部分形成鰭片。藉由CMP製程，鰭片的頂表面及STI區域的頂表面可以實質上彼此齊平(level with)。在形成STI區域之後，至少移除鰭片的頂部或移除實質上整個鰭片。因此，形成凹部在介於STI區域之間。STI區域的底表面可以齊平於、高於或低於STI區域的底表面。然後，執行磊晶，以在由於移除鰭片的一部分而產生的凹部中分別生長第一半導體層及第二半導體層(例如，第一半導體層104及第二半導體層106)，從而形成鰭片(例如，鰭片108a、108b、110a、110b)。然後，執行CMP直到鰭片的頂表面及STI區域的頂表面實質上共面(co-planar)。在一些實施例中，在磊晶及CMP之後，執行植入製程，以在基板中定義井區(例如，P型井區103P及N型井區103N)。可替代地(Alternatively)，在磊晶期間中，以摻質(例如，具有P型或N型導電性的摻質)使鰭片原位摻雜。此後，使STI區域凹入，使得第一半導體層及第二半導體層的鰭片(例如，鰭片108a、108b、110a、110b)以與第3圖所示的類似方式從基板向上延伸(extending upwardly)到STI區域上方。
在第4圖中，形成一或多個犧牲閘極堆疊物128在鰭片108a、108b、110a、110b的一部分上。犧牲閘極堆疊物128中的每一個可以包括犧牲閘極介電層130、犧牲閘極電極層132及遮罩結構134。犧牲閘極介電層130可以包括一或多層介電材料，諸如SiO 2、SiN、高介電常數(高K，high dielectric constant，high-K)介電材料及/或其他合適的介電材料。在一些實施例中，犧牲閘極介電層130包括不同於絕緣材料112或高K介電材料120的材料。在一些實施例中，可以藉由CVD製程，亞大氣CVD(sub-atmospheric CVD，SACVD)製程、FCVD製程、原子層沉積(Atomic layer deposition，ALD)製程、物理氣相沉積(Physical Vapor Deposition，PVD)製程或其他合適的製程來沉積犧牲閘極介電層130。犧牲閘極電極層132可以包括多晶矽(polycrystalline silicon，polysilicon)。遮罩結構134可以包括含氧層及含氮層。在一些實施例中，藉由各種製程形成犧牲閘極電極層132及遮罩結構134，舉例而言為CVD(包括LPCVD及PECVD)、PVD、ALD、熱氧化(thermal oxidation)、電子束蒸發(e-beam evaporation)或其他合適的沉積技術或其組合。
可以藉由先沉積犧牲閘極介電層130、犧牲閘極電極層132及遮罩結構134的毯覆層(blanket layers)，然後執行圖案化及蝕刻製程來形成犧牲閘極堆疊物128。舉例而言，圖案化製程包括光微影製程(例如，光微影或電子束光微影(e-beam lithography))，其可以進一步包括光阻塗佈(例如，旋轉塗佈(spin-on coating))、軟烤(soft baking)、遮罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、光阻顯影(photoresist developing)、沖洗(rinsing)、乾燥(例如，旋轉乾燥(spin-drying)及/或硬烤(hard baking))、其他合適的光微影技術及/或其組合。在一些實施例中，蝕刻製程可以包括乾蝕刻(例如，反應性離子蝕刻(Reactive-Ion Etching，RIE))、濕式蝕刻、其他蝕刻方法及/或其組合。藉由使犧牲閘極堆疊物128圖案化，部分地暴露鰭片108a、108b、110a、110b在犧牲閘極堆疊物128的兩側(opposite sides)上。雖然第4圖中顯示出三個犧牲閘極堆疊物128，但可以理解它們僅用於說明性的目的，且可以形成任何數量的犧牲閘極堆疊物128。
第5A圖是根據替代實施例的製造半導體裝置結構100’的一個階段的透視圖。在第5A圖所示的實施例中，半導體裝置結構100’與半導體裝置結構100實質上相同，除了在N型區域102N中的鰭片108a、108b中的一者(例如，鰭片108a)由第二半導體層106，且在N型區域102N中的另一個鰭片108b由第一半導體層104形成。在這種情況下，在N型區域102N中的鰭片108a及108b上的後續的源極/汲極(source/drain，S/D)磊晶部件152可以是Si或SiGe。將關於第6A圖至第16圖討論的各種實施例可以在第5A圖中所示的實施例上執行或與第5A圖中所示的實施例組合。
第5B圖是根據替代實施例的製造半導體裝置結構100’’的一個階段的透視圖。在第5B圖所示的實施例中，半導體裝置結構100’’與半導體裝置結構100實質上相同，除了犧牲閘極堆疊物128形成在直接由塊材基板(例如，基板102)形成的鰭片107的一部分上，且其可以摻雜有P型或N型摻質以形成井區(例如，P型井區103P及N型井區103N)。因此，鰭片107由與基板102相同的材料形成。在一個例示性實施例中，鰭片107及基板102由矽形成。將關於第6A圖至第16圖討論的各種實施例可以在第5B圖中所示的實施例上執行或與第5B圖中所示的實施例組合。
第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖及第15A圖是根據一些實施例，沿著線段A-A截取的製造第4圖的半導體裝置結構100的各個階段的剖面側視圖。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖及第15B圖是根據一些實施例，沿著線段B-B截取的製造第4圖的半導體裝置結構100的各個階段的剖面側視圖。第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖及第15C圖是根據一些實施例，沿著線段C-C截取的製造第4圖的半導體裝置結構100的各個階段的剖面側視圖。線段A-A、B-B及C-C對應於第16圖的示意性佈局1600中所示的線段A-A、B-B及C-C。
第6A圖至第6C圖顯示出形成犧牲閘極堆疊物128在鰭片108a、108b、110a、110b的一部分上之後的階段。第6A’圖是第6A圖的基板102的一部分的放大圖，顯示出了如前面討論過的，由於蝕刻負載效應，在P型區域102P處的基板102可以具有比在N型區域102N處的厚度更大的厚度。在可以與本揭露中的任何其他實施例組合的一些實施例中，介於厚度T1及厚度T2之間的高度差值D可以在大約0.1%至大約5%的範圍內。
在第7A圖至第7C圖中，形成間隔物140在犧牲閘極堆疊物128以及第一半導體層104及第二半導體層106的經暴露部分上。可以共形地(conformally)沉積間隔物140在半導體裝置結構100的經暴露表面上。可以藉由ALD或任何合適的製程形成共形間隔物140。然後，使用例如RIE執行非等向性蝕刻在間隔物140上。在非等向性蝕刻製程期間中，從水平表面移除大部分的間隔物140，所述水平表面諸如犧牲閘極堆疊物128的頂部及鰭片108a、108b、110a、110b的頂部，且在垂直表面上留下(leaving)間隔物140，所述垂直表面諸如在犧牲閘極堆疊物128的兩側壁上。如第7A圖所示，可以部分地保留間隔物140在鰭片108a、108b、110a、110b的兩側壁上。在一些實施例中，完全移除形成在鰭片108a、108b、110a、110b的源極/汲極區域上的間隔物140。
間隔物140可由介電材料製成，所述介電材料諸如氧化矽(SiO 2)、氮化矽(Si 3N 4)、碳化矽(SiC)、氮氧化矽(SiON)、碳氮化矽(silicon carbon-nitride，SiCN)、碳氧化矽(silicon oxycarbide，SiOC)、碳氮氧化矽(silicon oxycarbonitride，SiOCN)、氣隙及/或其任何組合。在一些實施例中，間隔物140包括上述介電材料的一或多層。第7B-1圖根據一實施例，顯示出了半導體裝置結構100的區域147的放大圖。在第7B-1圖的實施例中，間隔物140為包括第一層142及第二層144的雙層結構。第一層142與犧牲閘極堆疊物128接觸，且第二層144與第一層142接觸，並藉由第一層142使第二層144與犧牲閘極堆疊物128分開。在這種情況下，第一層142及第二層144可以是上面討論的任何介電材料。舉例而言，第一層142是Si 3N 4，且第二層144是SiO 2，反之亦然。
在一些實施例中，間隔物140可以包括多於兩層。第7B-2圖根據另一實施例，顯示出半導體裝置結構100的區域147的放大圖。在第7B-2圖的實施例中，間隔物140是包括第一層142、第二層144以及設置在介於第一層142及第二層144之間的第三層143的三層結構。第一層142、第二層144及第三層143可以是上面討論的任何介電材料。在一實施例中，第一層142是具有第一介電常數(K)值的介電材料，第三層143是具有低於第一K值的第二K值的介電材料，而第二層144是具有低於第二K值的第三K值的介電材料。舉例而言，第一層142為Si 3N 4，第三層143為SiON，第二層144為SiO 2。
第7B-3圖根據又一實施例，顯示出半導體裝置結構100的區域147的放大圖。在第7B-3圖的實施例中，間隔物140是包括第一層142、第二層144以及設置在介於第一層142及第二層144之間的第三層141的三層結構。第三層141可以是包括氣隙145的層。可以藉由依序沉積第一層142、第三層141及第二層144在半導體裝置結構100的經暴露表面上，然後移除第三層141的一部分，以形成氣隙145在第三層141中的步驟來形成氣隙145。在這種情況下，第一層142及第二層144可以分別是Si 3N 4或SiO 2，且第三層141可以是由非晶矽(amorphous silicon)、多晶矽(polysilicon)或其類似物形成的犧牲層。可以使用選擇性地移除第三層141(例如，非晶矽)而實質上不蝕刻第一層142及第二層144的蝕刻劑，來移除第三層141的一部分。
如第7B圖、第7B-1圖、第7B-2圖及第7B-3圖所示，在間隔物140包括多層的各種實施例中，未受到犧牲閘極堆疊物128覆蓋的鰭片108a、108b、110a、110b的頂部可以具有錐形輪廓(taper profile)149。因為第一半導體層104及第二半導體層106多次暴露於在間隔物140的形成期間使用的蝕刻劑，所以可以形成錐形輪廓149。舉例而言，在形成間隔物140的第一層(例如，第一層142)在犧牲閘極堆疊物128與第一半導體層104及第二半導體層106的一部分上之後，執行第一處理製程，以從未受到犧牲閘極堆疊物128及第一層142覆蓋的第一半導體層104及第二半導體層106的經暴露部分移除自然氧化物。第一處理製程可以是退火製程、蝕刻製程或其組合。此後，形成間隔物140的第二層(例如，第二層144)在第一層142以及經暴露的第一半導體層104及第二半導體層106的一部分上。然後執行第二處理製程，所述第二處理製程可以是退火製程、蝕刻製程或其組合，以移除在未受到犧牲閘極堆疊物128、第一層142及第二層144覆蓋的第一半導體層104及第二半導體層106的經暴露部分上再次形成(again formed)的自然氧化物。因為相較於相鄰(adjacent)於犧牲閘極堆疊物128的第一半導體層104及第二半導體層106，遠離(away from)犧牲閘極堆疊物128的第一半導體層104及第二半導體層106受到第一處理製程及第二處理製程的退火/化學品的多次暴露，所以遠離犧牲閘極堆疊物128的第一半導體層104及第二半導體層106遭受更多的材料損耗，而可以形成錐形輪廓149在間隔物140下方的鰭片108a、108b、110a、110b的頂部。
從第7B圖中可以看出，(鰭片108a、108b的)第一半導體層104具有高度H1，所述高度H1是從定義在介於犧牲閘極堆疊物128及第一半導體層104之間的界面104i到第一半導體層104的底部104b所測量的。高度H1沿著遠離界面104i的方向逐漸減少至高度H2，所述高度H2是從第一半導體層104的頂部的最低點至第一半導體層104的底部104b所測量的。在一些實施例中，高度H1比高度H2更高大約1 nm至大約5 nm。介於高度H1及高度H2之間的差值定義了第一半導體層104的錐形輪廓149。
同樣地，如第7C圖中可以看出，(鰭片110a、110b的)第二半導體層106具有高度H3，所述高度H3是從定義在介於犧牲閘極堆疊物128及第二半導體層106之間的界面106i到及第二半導體層106的底部106b所測量的。高度H3沿著遠離界面106i的方向逐漸減少至高度H4，所述高度H4是從第二半導體層106的頂部的最低點至第二半導體層106的底部106b所測量的。在一些實施例中，高度H3比高度H4更高大約1 nm至大約5 nm。介於高度H3及高度H4之間的差值定義了第二半導體層106的錐形輪廓149。介於相鄰的犧牲閘極堆疊物128之間的錐形輪廓149分別在第一半導體層104及第二半導體層106中形成淺V形(shallow V-shaped)頂表面。
在第8A圖至第8C圖中，使未受到犧牲閘極堆疊物128及間隔物140覆蓋的鰭片108a、108b、110a、110b的第一半導體層104及第二半導體層106凹入，且形成源極/汲極(S/D)磊晶部件152、154。選擇用於使第一半導體層104及第二半導體層106凹入的蝕刻劑，所以不同的材料具有不同的蝕刻速率。舉例而言，鰭片108a、108b的第一半導體層104可以具有對於蝕刻劑的第一蝕刻速率，且鰭片110a、110b的第二半導體層106可以具有對於蝕刻劑的第二蝕刻速率。在於N型區域102N中的第一半導體層104及於P型區域102P中的第二半導體層106中的每一個包括不同材料(例如，在N型區域102N中的第一半導體層104是SiGe，且在P型區域102P中的第二半導體層106為Si)的實施例中，第一蝕刻速率快於第二蝕刻速率。在完全蝕刻掉在P型區域102P中的第二半導體層106之前，可以稍微(slightly)蝕刻鰭片108a、108b的P型井區103P的一部分。結果是，在N型區域102N處的鰭片108a、108b的頂表面109位於在P型區域102P處的鰭片110a、110b的頂表面111的高度下方(level below)(例如，下方大約2 nm至大約10 nm)，導致在N型區域102N中的S/D接面深度(junction depth)比P型區域102P中的S/D接面深度更深。在一些實施例中，S/D磊晶部件152可以具有從S/D磊晶部件152的頂部到底部所測量的深度D1，且S/D磊晶部件154可以具有從S/D磊晶部件154的頂部到底部所測量的深度D2，且深度D1大於深度D2。在一範例中，深度D1在大約40 nm到大約70 nm之間的範圍內，且深度D2在大約35 nm到大約60 nm之間的範圍內。雖然未顯示出，但是可以預期介於頂表面109及頂表面111之間的這種差異適用於本揭露的各種實施例。
對於在N型區域102N中的裝置，每個S/D磊晶部件152可以包括Si、SiP、SiC、SiCP、SiAs或III-V族材料(InP、GaAs、AlAs、InAs、InAlAs、InGaAs)的一或多層。在一些實施例中，每個S/D磊晶部件152包括Si、SiP、SiC、SiCP或III-V族材料的兩個或更多層，且每個層可以具有不同的矽濃度(silicon concentration)。每個S/D磊晶部件152可以包括N型摻質，諸如磷(phosphorus，P)、砷(arsenic，As)或其他合適的N型摻質。S/D磊晶部件152可以藉由任何合適的方法形成，諸如CVD、CVD磊晶、MBE或其他合適的方法。如第8B圖所示，可以形成S/D磊晶部件152在每個犧牲閘極堆疊物128的兩側上的鰭片108a、108b的經暴露表面上。在一些實施例中，完全移除在每個犧牲閘極堆疊物128的兩側上的第一半導體層104的一部分，且形成S/D磊晶部件152在鰭片108a、108b的P型井區103P上。可以垂直及(both)水平生長S/D磊晶部件152以形成刻面(facets)，其可以對應於用於基板102的材料的晶面(crystalline planes)。在一些實施例中，如第8A圖所示，合併(merged)形成在鰭片108a及108b的P型井區103P上的S/D磊晶部件152。如第8B圖所示，每個S/D磊晶部件152可以具有比第一半導體層104的頂表面的高度更高的頂表面。
對於在P型區域102P中的裝置，每個S/D磊晶部件154可以包括Si、SiGe、SiGeB、Ge或III-V族材料(InSb、GaSb、InGaSb)的一或多層，且每個層可以具有不同的矽濃度或鍺濃度(germanium concentration)。每個S/D磊晶部件154可以包括P型摻質，諸如硼(boron，B)或其他合適的P型摻質。在一些實施例中，在N型區域102N中的S/D磊晶部件152及在P型區域102P中的S/D磊晶部件154之兩者為Si。在一些實施例中，在N型區域102N中的S/D磊晶部件152是SiGe，且在P型區域102P中的S/D磊晶部件154是Si。S/D磊晶部件154可以藉由任何合適的方法形成，諸如CVD、CVD磊晶、MBE或其他合適的方法。在一些實施例中，完全移除在每個犧牲閘極堆疊物128的兩側上的第二半導體層106的一部分，且形成S/D磊晶部件154在鰭片110a、110b的N型井區103N上。可以垂直及水平生長S/D磊晶部件154以形成刻面，其可以對應於用於基板102的材料的晶面。在一些實施例中，如第8A圖所示，合併形成在鰭片110a、110b的N型井區103N上的S/D磊晶部件154。如第8C圖所示，每個S/D磊晶部件154可以具有比第二半導體層106的頂表面的高度更高的頂表面。
在第9A圖至第9C圖中，共形地形成接觸蝕刻停止層(contact etch stop layer，CESL)160在半導體裝置結構100的經暴露表面上。CESL 160覆蓋犧牲閘極堆疊物128的側壁、絕緣材料112及S/D磊晶部件152、154。CESL 160可以包括含氧材料或含氮材料，諸如氮化矽、碳氮化矽(silicon carbon nitride)、氮氧化矽、氮化碳(carbon nitride)、氧化矽、碳氧化矽(silicon carbon oxide)、或其類似物、或其組合，且可以藉由CVD、PECVD、ALD或任何合適的沉積技術形成。接著，形成第一層間介電層(interlayer dielectric layer，ILD layer)162在CESL 160上。用於第一ILD層162的材料可以包括：包括Si、O、C及/或H的化合物，諸如四乙氧基矽烷(tetraethylorthosilicate，TEOS)作為前驅物形成的氧化物(oxide)、未摻雜的矽酸鹽玻璃(un-doped silicate glass)、氧化矽、或經摻雜的氧化矽(doped silicon oxide)，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔矽玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼摻雜矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。可以藉由PECVD製程或其他合適的沉積技術來沉積第一ILD層162。在一些實施例中，在形成第一ILD層162之後，可以對半導體裝置結構100進行熱處理，以對第一ILD層162進行退火。在形成第一ILD層162之後，進行平坦化製程以暴露犧牲閘極電極層132。平坦化製程可以是任何合適的製程，諸如CMP製程。平坦化製程移除設置在犧牲閘極堆疊物128上的第一ILD層162及CESL 160的一部分。平坦化製程亦可以移除遮罩結構134。
在第10A圖至第10C圖中，移除遮罩結構134(如果在CMP製程期間中未移除)、犧牲閘極電極層132(第9B圖)及犧牲閘極介電層130(第9B圖)。可以藉由一或多種蝕刻製程移除犧牲閘極電極層132及犧牲閘極介電層130，諸如乾式蝕刻製程、濕式蝕刻製程或其組合。一或多個蝕刻製程選擇性地移除犧牲閘極電極層132及犧牲閘極介電層130，而實質上不影響間隔物140、CESL 160及第一ILD層162。移除犧牲閘極電極層132及犧牲閘極介電層130暴露在通道區域中的第一半導體層104及第二半導體層106的頂部。
在第11A圖至第11C圖中，在移除犧牲閘極電極層132及犧牲閘極介電層130之後，但在形成閘極介電層166(第12B圖)及閘極電極層168p、168n(第12B圖、第12C圖)之前，如第11B圖及第11C圖所示，進一步移除經暴露的第一半導體層104及第二半導體層106的頂部。移除第一半導體層104及第二半導體層106的一部分為後續的閘極電極層168p、168n(第12B圖、第12C圖)提供了額外的表面覆蓋(surface coverage)(亦即，接觸面積(contact area))，且因此，在通道區域的頂部處提供了更高的閘極控制。可以藉由任何合適的蝕刻製程實現移除製程，諸如乾式蝕刻製程、濕式蝕刻製程或其組合。可以藉由暴露於相同的蝕刻劑，來同時(concurrently)蝕刻第一半導體層104及第二半導體層106。蝕刻製程可以是選擇性的，因此實質上不影響間隔物140、CESL 160及第一ILD層162。
第11B-1圖是半導體裝置結構100的一部分的放大圖，其顯示出了由於移除第一半導體層104的一部分，所以在通道區域中的第一半導體層104的頂部中形成凹部171(以虛線表示)。第一半導體層104的部分。間隔物140下方的第一半導體層104的頂部受到覆蓋且未受到蝕刻。凹部171具有底表面165b及從底表面165b向上延伸(extending upwardly)的側壁表面165s。因此，第一半導體層104的頂部具有實質上為U形的(U-shaped)輪廓。在一些實施例中，凹部171的底表面165b位於介於間隔物140及第一半導體層104之間定義的界面169的高度下方處。界面169具有一斜面(slope)，且所述斜面對應於鰭片108a、108b的頂部的錐形輪廓149，且界面169的最低點高於凹部171的底表面165b。凹部171的側壁表面165s(或深度)具有高度H5，所述高度H5在大約2 nm至大約7 nm的範圍內，諸如大約3 nm至大約5 nm。在一些實施例中，界面169的最低點位於距離(from)底表面165b大約2 nm至大約7 nm的高度H5-1處。在一些實施例中，介於高度H5及高度H5-1之間的差值在大約1 nm至大約5 nm的範圍內。
第11C-1圖是半導體裝置結構100的一部分的放大圖，顯示出了因為移除第二半導體層106的一部分，形成凹部173(以虛線表示)在通道區域中的第二半導體層106的頂部中。覆蓋且未蝕刻間隔物140下方的第二半導體層106的頂部。類似地，凹部173具有底表面167b及從底表面167b向上延伸的側壁表面167s。因此，第二半導體層106的頂部具有實質上U形的輪廓。在一些實施例中，凹部173的底表面167b位於介於間隔物140及第二半導體層106之間定義的界面175的高度下方處。界面175具有一斜面，所述斜面對應於的頂部的錐形輪廓149，且界面175的最低點高於凹部173的底表面167b。凹部173的側壁表面167s(或深度)具有小於高度H5的高度H6。在一些實施例中，高度H6在大約1 nm至大約5 nm的範圍內。在一些實施例中，界面175的最低點位於距離底表面167b大約1 nm至大約5 nm的高度H6-1處。在N型區域102N中的第一半導體層104為SiGe且在P型區域102P中的第二半導體層106為Si的情況下，高度H6-1小於高度H5-1。
在界面169、175處及/或附近(near)的通道區域可以是由於來自S/D磊晶部件152、154的摻質橫向擴散而形成的輕摻雜汲極(lightly doped drain，LDD)區域。在一些實施例中，S/D磊晶部件152、154可以具有大約1x20/cm 3到大約6x21/cm 3的摻質濃度。在LDD區域的摻質濃度可為在S/D磊晶部件152、154中的摻質濃度的大約5%至大約50%。藉由在移除犧牲閘極電極層132及犧牲閘極介電層130之後，且在形成閘極介電層166(第12B圖)及閘極電極層168p、168n(第12B圖、第12C圖)之前，移除在通道區域中的經暴露的第一半導體層104及第二半導體層106的一部分，可以為後續的閘極電極層168p、168n產生額外的表面覆蓋。由於在介於S/D接觸物及S/D磊晶部件152、154之間的界面處的較低接觸電阻(contact resistance)，因此在上部區域處保留的電流比在S/D磊晶部件152、154的下部區域處保留的電流更高，且電流從S/D接觸物正常流動(normally flowed)到P +或N +S/D磊晶部件152、154，然後到通道區域，一般而言，在通道區域的頂部(例如，從距離界面169、175的最高點測量為大約 5~10 nm)處可以看到更高的(大約50%)離子電流密度(ion current density)。因此，在通道區域的頂部提供閘極電極層168n、168p的額外表面覆蓋確保分別對在N型區域102N中及在P型區域102P中的通道區域上方執行更好的電性控制(electrical control)。因為在取代犧牲閘極結構及/或移除界面169、175處的自然氧化物的期間中，其中所述自然氧化物是為了使間隔物140緻密而執行的退火的結果，通道區域的頂部受到損失，所以這優於傳統的FinFET電晶體裝置。形成凹部171、173在第一半導體層104及第二半導體層106的頂部中，允許側壁表面165s、167s為後續的閘極電極層168p、168n提供額外的表面接觸面積，以使用更高的離子電流密度以及在通道區域的頂部處的摻質。
如果高度H5小於大約2 nm，且高度H6小於大約1 nm，則減小了對通道區域的頂部上方的更大閘極控制的益處。另一方面，如果高度H5大於大約7 nm，且高度H6大於大約5 nm，則製造成本增加而沒有顯著優勢。此外，由於以不同的速率蝕刻第一半導體層104及第二半導體層106，所以凹部173的高度H6可以不同於凹部171的高度H5。在N型區域102N中的第一半導體層104為SiGe，且在P型區域102P中的第二半導體層106為Si，高度H5大於高度H6，且介於高度H5與高度H6之間的差值可在大約1 nm及大約5 nm之間。
在第12A圖至第12C圖中，形成替代閘極結構177。替代閘極結構177可以包括閘極介電層166及形成在閘極介電層166上的閘極電極層168p、168n。從第12B圖及第12C圖中可以看出，形成閘極介電層166在第一半導體層104及第二半導體層106上。閘極介電層166的一部分分別與間隔物140及凹部171(第11B-1圖)、173(第11C-1圖)的底表面165b、167b及側壁表面165s、167s接觸。在各種實施例中，定義在介於閘極介電層166及第一半導體層104之間的界面180處於低於界面169的高度。特別地，如第12B-1圖所示，形成在第一半導體層104的頂部中的凹部171(第11B-1圖)導致第一半導體層104的一部分(亦即，通道區域)位於介於閘極介電層166及S/D磊晶部件152之間且與閘極介電層166及S/D磊晶部件152接觸，且界面169的最高點與閘極電極層168相鄰，界面169的最低點與S/D磊晶部件152相鄰。類似地，定義在介於閘極介電層166及第二半導體層106之間的界面182處於低於界面175的高度。如第12C-1圖所示，形成在第二半導體層106的頂部中的凹部173(第11C-1圖)導致第二半導體層106的一部分位於介於閘極介電層166及S/D磊晶部件154之間並與閘極介電層166及S/D磊晶部件154接觸，且界面175的最高點與閘極電極層168相鄰，界面175的最低點與S/D磊晶部件154相鄰。
閘極介電層166可以包括一或多個介電層，且可包括與犧牲閘極介電層130相同的材料。在一些實施例中，可以藉由一或多個ALD製程或其他合適的製程來沉積閘極介電層166。閘極電極層168p、186n可以包括一或多層導電材料，所述導電材料諸如多晶矽(polysilicon)、鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、AlTi、AlTiO、AlTiC、AlTiN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料及/或其組合。對於在N型區域102N中的裝置，閘極電極層168n可以是AlTiO、AlTiC或其組合。對於在P型區域102P中的裝置，閘極電極層168p可以是AlTiO、AlTiC、AlTiN或其組合。可以藉由PVD、CVD、ALD、電鍍或其他合適的方法形成閘極電極層168。
可選地，執行金屬閘極回蝕(metal gate etching back，MGEB)製程，以移除閘極介電層166及閘極電極層168p、168n的一部分。MGEB製程可以是使用一或多種蝕刻劑的電漿蝕刻製程，所述蝕刻劑諸如含氯(chlorine-containing)氣體、含溴(bromine-containing)氣體及/或含氟(fluorine-containing)氣體。在MGEB製程之後，閘極電極層168p、168n的頂表面可以低於閘極介電層166的頂表面。在一些實施例中，回蝕間隔物140的一部分，使得間隔物的頂表面140高於閘極介電層166及閘極電極層168p、168n的頂表面。然後，以自對準接觸(self-aligned contact，SAC)層179填充由於MGEB製程而在閘極介電層166及閘極電極層168p、168n上方形成的溝槽。SAC層179可以由任何介電材料形成，所述介電材料具有與CESL 160不同的蝕刻選擇性(etch selectivity)，且SAC層179在為了金屬接觸物而使後續溝槽及導孔圖案化的期間中作為蝕刻停止層。然後，執行CMP製程，以移除SAC層179的過量沉積，直到暴露第一ILD層162的頂表面。
在第13A圖至第13C圖中，移除設置在替代閘極結構177的兩側的第一ILD層162及CESL 160的一部分。移除第一ILD層162及CESL 160的一部分以形成分別暴露S/D磊晶部件152、154的接觸開口183。在一些實施例中，移除經暴露的S/D磊晶部件152、154的上部。接著，共形地形成接觸側壁介電層181在半導體裝置結構100上。接觸側壁介電層181用於使後續形成的S/D接觸物(例如，如第14A圖至第14D圖中所示的導電部件172)與附近的層隔離，同時保持S/D接觸物的完整性。形成接觸側壁介電層181在犧牲閘極堆疊物128(或者，如果使用SAC層179的話)及CESL 160的頂表面上。亦形成接觸側壁介電層181在每個接觸開口183中，並與分別位於N型區域102N及P型區域102P中的S/D磊晶部件152、154接觸。第13D圖至第15D圖根據一些實施例，顯示出沿著線段D-D截取的製造第4圖的半導體裝置結構100的各個階段的剖面側視圖。線段D-D對應於第16圖的示意性佈局1600中所示的線段D-D。在一些實施例中，接觸側壁介電層181包括具有大於7的k值的材料。在一些實施例中，接觸側壁介電層181包括具有k值大於間隔物140的材料。用於接觸側壁介電層181的合適材料可包括但不限於Si 3N 4、SiON、SiCN、SiOCN、AlSi xO y、Al 2O 3或其類似物。也可以使用其他合適的高k材料，諸如氧化鉿(hafnium oxide，HfO 2)、矽酸鉿(hafnium silicate，HfSiO)、氮氧化鉿矽(hafnium silicon oxynitride，HfSiON)、氧化鉿鋁(hafnium aluminum oxide，HfAlO)、氧化鉿鑭(hafnium lanthanum oxide，HfLaO)、氧化鉿鋯(hafnium zirconium oxide，HfZrO)、氧化鉿鉭(hafnium tantalum oxide，HfTaO)、氧化鉿鈦(hafnium titanium oxide，HfTiO)、氧化鑭(lanthanum oxide，LaO)、氧化鋯(hafnium silicate，ZrO)、氧化鋯矽(zirconium silicon oxide，ZrSiO)、氧化鈦(titanium oxide，TiO)、氧化鉭(tantalum oxide，Ta 2O 5)、氧化釔(yttrium oxide，Y 2O 3)。接觸側壁介電層181可以是由本文討論的材料形成的單一介電層或多個介電層。在一些範例中，接觸側壁介電層181可包括具有第一k值的第一層及具有第二k值的第二層，所述第二k值大於或低於第一k值。接觸側壁介電層181可以具有大約1 nm到大約4 nm的厚度，且可以藉由ALD或任何合適的製程形成。
在第14A圖至第14D圖中，在形成接觸側壁介電層181之後，使用例如RIE，在接觸側壁介電層181上執行非等向性蝕刻。在非等向性蝕刻製程期間，從諸如SAC層179、間隔物140、CESL 160及S/D磊晶部件152、154的頂表面的水平表面上移除大部分的接觸側壁介電層181，且留下在諸如在替代閘極結構177的兩側壁的垂直表面上的接觸側壁介電層181。在非等向性蝕刻製程之後，暴露S/D磊晶部件152、154。在一些實施例中，接觸側壁介電層181的一部分可以保持與S/D磊晶部件152、154接觸。
然後，在S/D磊晶部件152、154上方的接觸開口183(第13B圖至第13D圖)中形成導電部件172(亦即，S/D接觸物)。特別地，導電部件172的側壁完全圍繞接觸側壁介電層181，且與接觸側壁介電層181接觸。接觸側壁介電層181保持S/D接觸物的完整性，同時將S/D接觸物與附近的層隔離。導電部件172可包括導電材料，諸如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中的一或多種。導電部件172可以藉由任何合適的製程來形成，諸如PVD、CVD、ALD、電鍍或其他合適的方法。如第14A圖至第14D圖所示，可以形成矽化物層170在介於每個S/D磊晶部件152、154及導電部件172之間。矽化物層170使S/D磊晶部件152、154與導電部件172導電耦合(conductively couples)。矽化物層170是金屬或金屬合金矽化物(metal alloy silicide)，且所述金屬包括貴金屬(noble metal)、高熔點金屬(refractory metal)、稀土金屬(rare earth metal)、其合金或其組合。對於n型通道FET，矽化物層170可包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、YSi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi或其組合中的一或多種。對於p型通道FET，矽化物層170可以包括NiSi、CoSi、MnSi、WSi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi或其組合中的一或多種。一旦形成導電部件172，執行諸如CMP的平坦化製程在半導體裝置結構100上，直至暴露SAC層179(如果有被使用)的頂表面。
如第14B圖中可見，設置間隔物140的第一部分(例如，由虛線圓圈161-1特別顯示的部分)在介於CESL 160及替代閘極結構177(例如，閘極介電層166)之間且與CESL 160及替代閘極結構177接觸，且設置間隔物140的第二部分(例如，由虛線圓圈161-2特別顯示的部分)在介於S/D磊晶部件152及替代閘極結構177(例如，閘極介電層166)之間且與S/D磊晶部件152及替代閘極結構177接觸。定義介於間隔物140與第一半導體層104之間的界面169的間隔物140的底部具有一斜面，所述斜面在高度上(in height)從替代閘極結構177朝向S/D磊晶部件152逐漸降低。類似地，第14C圖亦顯示的是，設置間隔物140的第一部分(例如，由虛線圓圈163-1特別顯示的部分)設置在介於CESL 160及替代閘極結構177(例如，閘極介電層166)之間並與CESL 160及替代閘極結構177接觸，且間隔物140的第二部分(例如，由虛線圓圈163-2特別顯示的部分)設置在介於S/D磊晶部件154及替代閘極結構177(例如，閘極介電層166)之間並與S/D磊晶部件154及替代閘極結構177接觸。定義介於間隔物140與第二半導體層106之間的界面175的間隔物140的底部具有一斜面，所述斜面在高度上從替代閘極結構177朝向S/D磊晶部件154逐漸降低。
在第15A圖至第15D圖中，形成互連結構174在半導體裝置結構100上方。互連結構174可以包括一或多個層間介電質及形成在每個層間介電質中的複數個互連部件。在第15A圖至第15B圖所示的一例示性實施例中，互連結構174包括第二ILD層176及形成在第二ILD層176上方的第三ILD層178、以及分別埋入第二ILD層176及第三ILD層178中的複數個垂直互連部件185，諸如導孔及水平互連部件187，諸如金屬線。第15E圖及第15F圖根據一些實施例，分別顯示沿著線段E-E及線段F-F截取的製造第4圖的半導體裝置結構100的各個階段的剖面側視圖。線段E-E及F-F對應於第16圖的示意性佈局1600中所示的線段E-E及F-F。選擇性地形成垂直互連部件185，以提供電性連接至一些S/D接觸物(例如，導電部件172)。形成水平互連部件187，以選擇性地提供介於在N型區域102N及P型區域102P中的S/D接觸物之間的電性連接。如第15C圖所示，可以形成穿過(through)第二ILD層176及SAC層179的導電導孔189，以使閘極電極層(例如，閘極電極層168p)電性連接到水平互連部件187。導電導孔189、垂直互連部件185及水平互連部件187可包括W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni或其組合，或者由W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni或其組合來形成。第二ILD層176及第三ILD層178可以由與第一ILD層162相同的材料形成。
可以形成電源導軌(power rail)(未顯示出)在第三ILD層178中，且配置為藉由S/D接觸物(例如，導電部件172)、垂直互連部件185及水平互連部件187與S/D磊晶部件152、154電性連接。取決於在N型區域102N及P型區域102P中的裝置的應用及/或導電類型，可以饋送正電壓(positive voltage，VDD)或負電壓(negative voltage，VSS)(亦即，接地(ground)或零電壓(zero voltage))至電源導軌。舉例而言，如第15A圖及第15E圖所示，可以向水平互連部件187a提供VDD，且可以向水平互連部件187b提供VSS。
第16圖是根據一些實施例的第15A圖至第15F圖中所示的半導體裝置結構100的示意性佈局(layout)的俯視圖。佈局1600包括位於假想線1615的兩側的N型區域102N及P型區域102P，所述假想線使半導體裝置結構100劃分(divides)為用於不同類型的裝置或電晶體的單獨區域。鰭片108a、108b、110a、110b位於其中的主動區域1611、1612分別設置在N型區域102N及P型區域102P內。佈局1600可以代表在靜態隨機存取記憶體(Static Random Access Memory，SRAM)單元中的佈局的一部分。舉例而言，六個電晶體的靜態隨機存取記憶體(6T SRAM)單元可以包括兩個上拉(pull-up，PU)電晶體、兩個傳輸閘極(pass gate，PG)電晶體及兩個下拉(pull-down，PD)電晶體。在6T SRAM單元中，鰭片108a及/或108b可用於形成PU電晶體，且鰭片110a及/或110b可用於形成PD電晶體或PG電晶體。主動區域1611、1612沿著佈局1600的第一方向延伸(例如，X方向)。替代閘極結構177沿著佈局1600的第二方向(例如，Y方向)從N型區域102N延伸到P型區域102P。在Y方向上沿著替代閘極結構177的縱向側(longitudinal sides)佈置間隔物140。在X方向上沿著替代閘極結構177的橫向側(latitudinal sides)佈置閘極端介電質1602。佈置間隔物140及閘極端介電質1602以用於使替代閘極結構177與非預期的電性接觸物電性隔離。
佈局1600還包括複數個接觸區域1161，且S/D接觸物(例如，導電部件172)位於其中。接觸側壁介電層181完全圍繞每個接觸區域1161。設置CESL(未顯示出)在介於接觸側壁介電層181及間隔物140之間並與接觸側壁介電層181及間隔物140接觸。設置諸如導孔的垂直互連部件185在每個接觸區域1161處。佈置諸如金屬線的水平互連部件187以沿著X方向跨越(across)替代閘極結構177。設置垂直互連部件185在介於水平互連部件187之間並與水平互連部件187接觸。佈置導電導孔189在介於替代閘極結構177及水平互連部件187之間並與替代閘極結構177及水平互連部件187接觸。
本揭露提供了一種經改良的FinFET結構，其中在鰭片(例如，通道區域)的頂部形成凹部，使得定義在閘極及鰭片之間的第一界面處於低於定義在閘極間隔物及鰭片之間的第二界面的高度。凹部允許鰭片為隨後的閘極電極層提供額外的表面覆蓋(surface coverage)(亦即，接觸面積)，且因此在通道區域的頂部處提供更大的閘極控制。在一些實施例中，第二界面具有錐形(taper)(傾斜的(sloped))輪廓，所述錐形輪廓具有朝向閘極的第一端、及朝向源極/汲極(source/drain，S/D)接觸物的第二端，且第一端高於第二端。在一些實施例中，介電層完全圍繞S/D接觸物的側壁，其中所述介電層使S/D接觸物與附近的層隔離，同時保持S/D接觸物的完整性(integrity)。
一實施例是半導體裝置結構。所述半導體裝置結構包括第一P型金屬氧化物半導體場效電晶體(P-type metal oxide semiconductor field effect transistor，p-MOSFET)，其具有沿著第一方向延伸且包括第一半導體層的第一鰭片，其中第一鰭片包括形成在第一鰭片的頂部的第一凹部(recess)，所述第一凹部具有底表面及從底表面向上(upwardly)延伸的側壁表面(sidewall surface)。半導體裝置結構還包括設置在第一凹部中且接觸底表面及側壁表面的第一閘極結構，所述第一閘極結構沿著實質上垂直於第一方向的第二方向延伸。半導體裝置結構還包括設置在第一閘極結構的兩側壁(opposite sidewalls)上且接觸第一鰭片及第一閘極結構的第一間隔物。
在一些實施例中，所述半導體裝置結構更包括：第一N型金屬氧化物半導體場效電晶體(n-MOSFET)、第二閘極結構以及第二間隔物。第一N型金屬氧化物半導體場效電晶體具有沿著第一方向延伸且包括第二半導體層的第二鰭片，其中第二鰭片包括：形成在第二鰭片的頂部的第二凹部，所述第二凹部具有底表面及從底表面向上延伸的側壁表面。第二閘極結構設置在第二凹部中且接觸第二凹部的底表面與側壁表面，且所述第二閘極結構沿著第二方向延伸。第二間隔物設置在第二閘極結構的兩側壁上且接觸第二鰭片及第二閘極結構。在一些實施例中，第一閘極結構與第一凹部的底部定義(define)一第一界面(interface)，且第一間隔物與第一鰭片定義一第二界面，且第二界面在高於第一界面的高度(level)處。在一些實施例中，第一半導體層為SiGe，且第二半導體層為Si。在一些實施例中，所述半導體裝置結構更包括：第二P型金屬氧化物半導體場效電晶體。第二P型金屬氧化物半導體場效電晶體具有沿著第一方向延伸且包括第三半導體層的第三鰭片，其中第三鰭片包括：形成在第三鰭片的頂部的第三凹部，所述第三凹部具有底表面及從底表面向上延伸的側壁表面，其中第一閘極結構設置在第三凹部中且與第一間隔物及第三凹部的底表面與側壁表面接觸。在一些實施例中，第一半導體層為SiGe，且第三半導體層為Si。在一些實施例中，第一半導體層為SiGe，且第三半導體層為SiGe。在一些實施例中，所述半導體裝置結構更包括：第一源極/汲極磊晶部件、第一導電部件及接觸側壁介電層(contact sidewall dielectric layer)。第一源極/汲極磊晶部件設置為與第一半導體層及第三半導體層接觸。第一導電部件設置在第一源極/汲極磊晶部件上方。接觸側壁介電層圍繞第一導電部件且接觸層間介電質(interlayer dielectric，ILD)。在一些實施例中，第一間隔物與第三鰭片定義一第三界面，且第三界面具有一斜面(slope)，所述斜面的最高點鄰近(adjacent)第三閘極結構且最低點鄰近第一源極/汲極磊晶部件。
另一實施例是半導體裝置結構。所述半導體裝置結構包括：設置在N型區域中的第一源極/汲極磊晶部件；設置在第一源極/汲極磊晶部件上方的第一導電部件；與第一源極/汲極磊晶部件接觸的第一鰭片，其中第一鰭片包括第一半導體層；鄰近(adjacent)第一導電部件設置的接觸蝕刻停止層(contact etch stop layer，CESL)；接觸第一鰭片的第一閘極介電層；設置在第一閘極介電層上方的第一閘極電極層；以及接觸第一鰭片的第一間隔物。第一間隔物包括設置在介於CESL及第一閘極介電層之間且接觸CESL及第一閘極介電層的第一部分；以及設置在介於第一閘極介電層及第一源極/汲極磊晶部件之間且接觸第一閘極介電層及第一源極/汲極磊晶部件的第二部分，其中第二部分具有在高於第一閘極介電層的底部的高度處的底部。
在一些實施例中，第二部分的底部以一高度高於第一閘極介電層的底部，所述高度的範圍為從大約1 nm至大約5 nm。在一些實施例中，所述半導體裝置結構更包括：第二源極/汲極磊晶部件、第二導電部件、第二鰭片、第二閘極介電層、第二閘極電極層及第二間隔物。第二源極/汲極磊晶部件設置在P型區域中。第二導電部件設置在第二源極/汲極磊晶部件上方。第二鰭片接觸第二源極/汲極磊晶部件，其中第二鰭片包括第二半導體層。第二閘極介電層接觸第二鰭片。第二閘極電極層設置於第二閘極介電層上方。第二間隔物接觸第二鰭片，其中第二部分的底部與第一鰭片定義一第一界面，第二間隔物與第二鰭片定義一第二界面，且第一界面與第二界面中的每一者具有斜面。在一些實施例中，所述半導體裝置結構更包括：第一接觸側壁介電層及第二接觸測壁介電層。第一接觸側壁介電層圍繞並接觸第一導電部件。第二接觸側壁介電層圍繞並接觸第二導電部件。在一些實施例中，第一接觸側壁介電層及第二接觸側壁介電層由k值大於7的材料製成。在一些實施例中，第一接觸側壁介電層及第二接觸側壁中的每一者包括Si 3N 4、SiON、SiCN、SiOCN、AlSi xO y、Al 2O 3或其任何組合。在一些實施例中，第一半導體層為SiGe，且第二半導體層為Si。在一些實施例中，第一鰭片的頂部及第二鰭片的頂部中的每一者具有實質上U形的形狀(U-shaped)。
又一實施例是一種方法。所述方法包括：形成在N型區域中的第一半導體鰭片及第二半導體鰭片與在P型區域中的第三半導體鰭片；形成跨越(across)第一半導體鰭片、第二半導體鰭片及第三半導體鰭片的犧牲閘極結構；形成間隔物在犧牲閘極結構的兩側壁上；使未受到犧牲閘極結構及間隔物覆蓋的第一半導體鰭片、第二半導體鰭片及第三半導體鰭片凹入(recessing)；形成在經凹入的第一半導體鰭片及第二半導體鰭片上的第一源極/汲極磊晶部件及在經凹入的第三半導體鰭片上的第二源極/汲極磊晶部件；移除犧牲閘極結構，以暴露第一半導體鰭片、第二半導體鰭片及第三半導體鰭片；形成凹部在經暴露的第一半導體鰭片、第二半導體鰭片及第三半導體鰭片的頂部；以及形成替代閘極結構在凹部中且在經暴露的第一半導體鰭片、第二半導體鰭片及第三半導體鰭片上方，其中，替代閘極結構的底部低於間隔物的底部。在一些實施例中，每一個凹部具有底表面及從底表面向上延伸的側壁表面。在一些實施例中，替代閘極結構接觸底表面、側壁表面及間隔物。
在一些實施例中，所述方法更包括：形成接觸蝕刻停止層(CESL)在第一源極/汲極磊晶部件及第二源極/汲極磊晶部件上；形成層間介電質(ILD)在CESL上；形成穿過(through)ILD及CESL的開口，以暴露第一源極/汲極磊晶部件及第二源極/汲極磊晶部件；形成接觸側壁介電層在開口的側壁上；以及形成導電部件在第一源極/汲極磊晶部件及第二源極/汲極磊晶部件上方，其中接觸側壁介電層完全圍繞導電部件且接觸導電部件。在一些實施例中，間隔物的底部具有斜面。
前述內文概述了數個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者應可理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者也應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
100, 100’, 100’’:半導體裝置結構 102:基板 102N:N型區域 102P:P型區域 103N:N型井區 103P:P型井區 104:第一半導體層 104b, 106b:底部 104i, 106i, 169, 175, 180, 182:界面 106:第二半導體層 107, 108a, 108b, 110a, 110b:鰭片 109, 111:頂表面 112:絕緣材料 120:高介電常數介電材料 121:淺溝槽隔離區域 128:犧牲閘極堆疊物 130:犧牲閘極介電層 132:犧牲閘極電極層 134:遮罩結構 140, 140’:間隔物 141, 143:第三層 142:第一層 144:第二層 145:氣隙 147:區域 149:錐形輪廓 152, 154:源極/汲極磊晶部件 160:接觸蝕刻停止層 161-1, 161-2, 163-1, 163-2:虛線圓圈 162:第一層間介電層 165b, 167b:底表面 165s, 167s:側壁表面 166:閘極介電層 168, 168n, 168p:閘極電極層 170:矽化物層 171, 173:凹部 172:導電部件 174:互連結構 176:第二層間介電層 177:替代閘極結構 178:第三層間介電層 179:自對準接觸物 181:接觸側壁介電層 183:接觸開口 185:垂直互連部件 187, 187a, 187b:水平互連部件 189:導電導孔 1161:接觸區域 1600:佈局 1602:閘極端介電質 1611, 1612:主動區域 1615:假想線 D:差值 D1, D2:深度 H1, H2, H3, H4, H5, H5-1, H6, H6-1:高度 T1, T2:厚度
根據以下的詳細說明並配合所附圖式閱讀，能夠最好的理解本揭露的態樣。在此強調的是，根據本產業的標準作業，各種部件未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖至第4圖是根據一些實施例的半導體裝置結構的透視圖。 第5A圖是根據替代實施例的製造半導體裝置結構的一個階段的透視圖。 第5B圖是根據替代實施例的製造半導體裝置結構的一個階段的透視圖。 第6A’圖是根據一些實施例的第6A圖中所示的基板的一部分的放大圖。 第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖及第15A圖是根據一些實施例，沿著線段A-A截取的製造第4圖的半導體裝置結構的各個階段的剖面側視圖。 第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖及第15B圖是根據一些實施例，沿著線段B-B截取的製造第4圖的半導體裝置結構的各個階段的剖面側視圖。 第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖及第15C圖是根據一些實施例，沿著線段C-C截取的製造第4圖的半導體裝置結構的各個階段的剖面側視圖。 第7B-1圖、第7B-2圖及第7B-3圖是根據一些實施例的第7B圖的半導體裝置結構的一區域的放大圖。 第11B-1圖是根據一些實施例的第11C圖的半導體裝置結構的一部分的放大圖。 第11C-1圖是根據一些實施例的第11C圖中所示的半導體裝置結構的一部分的放大圖。 第12B-1圖是根據一些實施例的第12B圖的半導體裝置結構的一部分的放大圖。 第12C-1圖是根據一些實施例的第12C圖的半導體裝置結構的一部分的放大圖。 第13D圖、第14D圖及第15D圖根據一些實施例，顯示沿著線段D-D截取的製造第4圖的半導體裝置結構的各個階段的剖面側視圖。 第15E圖及第15F圖根據一些實施例，分別顯示沿著線段E-E及線段F-F截取的製造第4圖的半導體裝置結構的各個階段的剖面側視圖。 第16圖是根據一些實施例的第15A圖至第15F圖中所示的半導體裝置結構的示意性佈局(layout)的俯視圖。
100:半導體裝置結構
102:基板
102P:P型區域
106:第二半導體層
140:間隔物
154:源極/汲極磊晶部件
160:接觸蝕刻停止層
162:第一層間介電層
166:閘極介電層
168p:閘極電極層
177:替代閘極結構
179:自對準接觸物

Claims (1)

  1. 一種半導體裝置結構，包括： 一第一P型金屬氧化物半導體場效電晶體(p-MOSFET)，具有沿著(along)一第一方向延伸且包括一第一半導體層的一第一鰭片，其中該第一鰭片包括： 一第一凹部，形成在該第一鰭片的一頂部，該第一凹部具有一底表面及從該底表面向上延伸的一側壁表面； 一第一閘極結構，設置在該第一凹部中，且接觸該底表面及該側壁表面，該第一閘極結構沿著實質上垂直於該第一方向的一第二方向延伸；以及 一第一間隔物，設置在該第一閘極結構的兩側壁上，且接觸該第一鰭片及該第一閘極結構。
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