CN116487387A - 半导体装置结构及其形成方法 - Google Patents

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李振铭
杨复凯
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Abstract

一种半导体装置结构及其形成方法。所述半导体装置结构包括设置在基板上方的栅电极层、设置在基板上方的源极/漏极外延部件、设置在栅电极层上方的第一硬掩模层以及设置在源极/漏极外延部件上方的接触蚀刻停止层。所述结构还包括设置在接触蚀刻停止层上的第一层间介电层，以及设置在接触蚀刻停止层和第一层间介电层上的第二硬掩模层的第一经处理部分。第一硬掩模层的顶表面与第二掩模层的第一经处理部分的顶表面大抵共平面。所述结构还包括设置在第一硬掩模层和第二掩模层的第一经处理部分上的蚀刻停止层。

Description

半导体装置结构及其形成方法
技术领域
本发明涉及半导体装置结构，尤其涉及半导体的接触件及其形成方法。
背景技术
随着半导体工业引入具有更高性能和更多功能的新一代集成电路(integratedcircuit,IC)，形成集成电路的元件的密度增加，而组件或元件之间的尺寸、大小和间距减小。在过去，这种减少仅受到光学光刻定义结构的能力的限制，具有较小尺寸的装置几何形状产生了新的限制因素。例如，随着生产线前段工艺(front-end-of-line,FEOL)中的部件尺寸变小，中段工艺(middle-of-line,MOL)中的导电接触件和金属栅极可能会靠得太近而产生短路。因此，需要改进的半导体器件结构及其形成方法。
发明内容
本发明的一些实施方式提供了一种半导体装置结构，包括：栅电极层，设置在基板上方；源极/漏极外延部件，设置在基板上方；第一硬掩模层，设置在栅电极层上方；接触蚀刻停止层，设置在源极/漏极外延部件上方，其中接触蚀刻停止层设置在邻近第一硬掩模层处且与其接触；第一层间介电层，设置在接触蚀刻停止层上；第二硬掩模层的第一经处理部分，设置在接触蚀刻停止层及第一层间介电层上，其中第一硬掩模层的顶表面与第二硬掩模层的第一经处理部分的顶表面大抵共平面；以及蚀刻停止层，设置在第一硬掩模层及第二硬掩模层的第一经处理部分上。
本发明的一些实施方式还提供了一种半导体装置结构，包括：栅电极层，设置在基板上方；第一硬掩模层，设置在栅电极层上方；第一源极/漏极外延部件，设置在基板上方；接触蚀刻停止层，设置在第一源极/漏极外延部件上方，其中接触蚀刻停止层与第一硬掩模层接触；层间介电层，设置在接触蚀刻停止层上；第二硬掩模层的第一经处理部分，设置在接触蚀刻停止层及层间介电层上，其中第二硬掩模层的第一经处理部分包括掺杂有Ar、Ge、B、或As的介电材料，且第二硬掩模层的第一经处理部分与第一硬掩模层接触；以及蚀刻停止层，设置在第一硬掩模层及第二硬掩模层的第一经处理部分上。
本发明的一些实施方式还提供了一种半导体装置结构的形成方法，包括：在源极/漏极外延部件上方以及两个牺牲栅电极层之间形成接触蚀刻停止层；在接触蚀刻停止层上形成第一层间介电层；以两个栅电极层取代所述两个牺牲栅电极层；移除第一层间介电层；移除接触蚀刻停止层；在源极/漏极外延部件上方以及两个栅电极层之间形成衬层；移除设置在源极/漏极外延部件上方的衬层的一部分；在衬层剩余的部分之间形成导电材料；在所述两个栅电极层、衬层以及导电材料上方形成第一硬掩模层；执行处理工艺，以形成第一硬掩模层的多个第一经处理部分、第一硬掩模层的多个第二经处理部分以及第一硬掩模层的多个未处理部分；移除第一硬掩模层的未处理部分；以及在栅电极层上方形成第二硬掩模层，其中第二硬掩模层与衬层、第一硬掩模层的第一经处理部分以及第一硬掩模层的第二经处理部分接触。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1-图4是根据本发明的一些实施例，示出半导体装置结构的透视图。
图5A、图6A、图7A、图8A、图9A及图10A是根据本发明的一些实施例，示出沿剖线A-A所截取的图4的半导体装置结构的各制造阶段的剖面图。
图5B、图6B、图7B、图8B、图9B及图10B是根据本发明的一些实施例，示出沿剖线B-B所截取的图4的半导体装置结构的各制造阶段的剖面图。
图5C、图6C、图7C、图8C、图9C及图10C是根据本发明的一些实施例，示出沿剖线C-C所截取的图4的半导体装置结构的各制造阶段的剖面图。
图11是根据本发明的一些实施例，示出半导体装置结构的各制造阶段之一的剖面图。
图12A-图12Z是根据本发明的一些实施例，示出图11的半导体装置结构的各制造阶段的剖面图。
附图标记如下：
100:半导体装置结构
102:基板
102N:N型金属氧化物半导体区
102P:P型金属氧化物半导体区
103N:N型井区
103P:P型井区
104:第一半导体层
106:第二半导体层
108a,108b:鳍片
109:顶表面
110a,110b:鳍片
111:顶表面
112:绝缘结构
128:牺牲栅极堆叠
130:牺牲栅极介电层
132:牺牲栅电极层
134:掩模结构
140:间隔物
149:锥形轮廓
152:源极/漏极外延部件
154:源极/漏极外延部件
160:接触蚀刻停止层
162:第一层间介电层
166:栅极介电层
168,168n,168p:栅电极层
169:盖层
177:替代栅极结构
179:掩模层
180:接缝
200:半导体装置结构
202:基板
204:第二层间介电层
206:硬掩模层
208:开口
210:底部
212:上部
214:衬层
216:胶层
218:导电材料
220:开口
222:掩模层
223:物质
224:未处理部分
225:顶表面
226:经处理部分
228:经处理部分
229:顶表面
230:硬掩模层
232:蚀刻停止层
234:层间介电层
236:开口
238:上部
239:导电材料
240:下部
242:开口
244:上部
246:下部
248:导电材料
D1:深度
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
W1:宽度
W2:宽度
A-A:剖线
B-B:剖线
C-C:剖线
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
图1-图12Z根据本公开的各个实施例，示出了的半导体装置结构100的各个制造阶段。应当理解的是，对于此方法的其他实施例，可以在图1-图12Z所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除以下描述中的一些操作。操作/工艺的顺序可以互换。
图1-图4是根据一些实施例的半导体装置结构100的透视图。在图1中，第一半导体层104形成在基板102上。基板可以是晶片中芯片的一部分。在一些实施例中，基板102是块体半导体基板(bulk semiconductor substrate)，例如半导体晶片。例如，基板102是硅晶片。基板102可以包括硅或另一种元素半导体材料，例如锗。在一些其他实施例中，基板102包括化合物半导体。化合物半导体可包括砷化镓、碳化硅、砷化铟、磷化铟、其他合适的半导体材料或其组合。在一些实施例中，基板102是绝缘体上覆硅(semiconductor-on-insulator,SOI)基板。绝缘体上覆硅基板可以使用氧注入隔离(separation byimplantation of oxygen,SIMOX)工艺、晶片接合工艺、其他可应用的方法或其组合来制造。
基板102可以掺杂有P型或N型杂质。如图1所示，根据一些实施例，基板102具有P型金属氧化物半导体区102P(PMOS区(P-type metal-oxide-semiconductor region)102P)和与PMOS区102P邻近的N型金属氧化物半导体区102N(NMOS区(N-type metal-oxide-semiconductor region)102N)。虽然在一些图示中未按比例示出，但PMOS区102P和NMOS区102N属于连续基板(continuous substrate)102。在本公开的一些实施例中，PMOS区102P用于在其上形成PMOS结构，而NMOS区102N用于在其上形成NMOS结构。在一些实施例中，N型井区103N和P型井区103P形成在基板102中，如图1所示。例如，N型井区103N形成在PMOS区102P中的基板102中，而P型井区103P形成在NMOS区102N中的基板102中。P型井区103P和N型井区103N可以通过任何合适的技术形成，例如在一些实施例中通过单独的离子注入工艺。通过使用两个不同的注入掩模层(未示出)，可以在不同的离子注入工艺中依次形成P型井区103P和N型井区103N。
第一半导体层104沉积在基板102上方，如图1所示。第一半导体层104可以由任何合适的半导体材料制成，例如硅、锗、III-V半导体材料、或其组合。在一些实施例中，第一半导体层104大抵上由硅制成。第一半导体层104可以通过外延生长工艺形成，例如金属有机化学气相沉积(metal-organic chemical vapor deposition,MOCVD)、金属有机气相外延(metal-organic vapor phase epitaxy,MOVPE)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)、远程等离子体化学气相沉积(remoteplasma chemical vapor deposition,RP-CVD)、分子束外延(molecular beam epitaxy,MBE)、氢化物气相外延(hydride vapor phase epitaxy,HVPE)、液相外延(liquid phaseepitaxy,LPE)、氯化物气相外延(chloride vapor phase epitaxy,Cl-VPE)或任何其他合适的工艺。
在图2中，移除设置在N型井区103N上方的第一半导体层104的部分，并且在N型井区103N上方形成第二半导体层106，且第二半导体层106邻近于第一半导体层104位于P型井区103P上方的部分。可以先在第一半导体层104设置在P型井区103P上方的部分上形成图案化掩模层(未示出)，并且可以曝光第一半导体层104设置在N型井区103N上方的部分。可以执行移除工艺，例如干式刻蚀、湿式刻蚀、或其组合，以移除第一半导体层104设置在N型井区103N上方的部分，并且可以露出N型井区103N。移除工艺大抵上不影响形成在第一半导体层104设置在P型井区103P上方的部分上的掩模层(未示出)，其保护了第一半导体层104设置在P型井区103P上方的部分。接着，在露出的N型井区103N上形成第二半导体层106。第二半导体层106可由任何合适的半导体材料制成，例如硅、锗、III-V半导体材料或其组合。在一些实施例中，第二半导体层106实质上由硅锗制成。第二半导体层106可以通过与第一半导体层104相同的工艺形成。例如，第二半导体层106可以通过外延生长工艺在露出的N型井区103N上形成，此工艺不在设置在第一半导体层104上的掩模层(未示出)上形成第二半导体层106。如此一来，第一半导体层104设置在NMOS区102N中的P型井区103P上方，且第二半导体层106设置在设置在PMOS区102P中的N型井区103N上方。
第一半导体层104的部分可以作为随后在NMOS区102N中形成的NMOS结构中的通道。第二半导体层106的部分可以作为随后在PMOS区102P中形成的PMOS结构中的通道。在一些实施例中，NMOS结构及PMOS结构为鳍式场效晶体管(fin field-effect transistor,FinFET)。尽管本公开中描述的实施例是在鳍式场效晶体管的情况下描述的，但是本公开的一些面向的实施方式可以用于其他工艺及/或其他装置中，例如平面场效晶体管、纳米结构场效晶体管、水平全绕式栅极(horizontal gate all around,HGAA)场效晶体管、垂直全绕式栅极(vertical gate all around,VGAA)场效晶体管和其他合适的装置。
在图3中，复数鳍片108a、108b、110a、110b由第一和第二半导体层104、106形成。鳍片108a、108b、110a、110b可以通过任何合适的方法图案化。例如，鳍片108a、108b、110a、110b可以使用一道或多道光刻工艺来图案化，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层(未示出)，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物(未示出)。之后移除牺牲层，然后可以使用剩余的间隔物或心轴作为掩模以图案化鳍片。
鳍片108a、108b可以各自包括第一半导体层104，并且第一半导体层104的一部分可以作为NMOS通道。每个鳍片108a、108b还可以包括P型井区103P。同样地，鳍片110a、110b可以各自包括第二半导体层106，并且第二半导体层106的一部分可以作为PMOS通道。每个鳍片110a、110b还可以包括N型井区103N。掩模(未示出)可以形成在第一和第二半导体层104、106上，并且可以保留在鳍片108a-b和110a-b上。
接着，在邻近鳍片108a-b、110a-b之间形成绝缘结构112。绝缘结构112可以首先形成在邻近的鳍片108a-b、110a-b之间以及鳍片108a-b、110a-b上方，因此鳍片108a-b、110a-b嵌入绝缘结构112中。结构112可以包括含氧材料，例如氧化硅、碳或氮掺杂的氧化物，或氟掺杂硅酸盐玻璃(fluorine-doped silicate glass,FSG)；含氮材料，例如氮化硅、氮氧化硅(SiON)、SiOCN、SiCN；低介电常数介电材料(例如，介电常数值低于二氧化硅的材料)；或任何合适的介电材料。绝缘结构112可以通过任何合适的方法形成，例如低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)或流动式化学气相沉积(flowable chemical vapor deposition,FCVD)。
接着，可以执行诸如化学机械抛光(chemical-mechanical polishing,CMP)工艺的平坦化工艺以露出鳍片108a-b、110a-b的顶部。在一些实施例中，平坦化工艺露出设置在鳍片108a-b和110a-b上的掩模(未示出)的顶部。然后通过移除位于每个鳍片108a-b、110a-b两侧的绝缘结构112的部分凹蚀绝缘结构112。凹陷的绝缘结构112可以是浅沟槽隔离(shallow trench isolation,STI)区。
绝缘结构112可以通过任何合适的移除工艺凹蚀，例如选择性地移除绝缘结构112的部分但大抵上不影响鳍片108a-b、110a-b的半导体材料的干式蚀刻或湿式蚀刻。
在图4中，一个或多个牺牲栅极堆叠128形成在鳍片108a-b、110a-b的一部分上。每个牺牲栅极堆叠128可以包括牺牲栅极介电层130、牺牲栅电极层132和掩模结构134。牺牲栅极介电层130可以包括一层或多层电介质材料，例如SiO2、SiN、高介电常数介电材料及/或其他合适的介电材料。在一些实施例中，牺牲栅极介电层130可以通过化学气相沉积工艺、次常压化学气相沉积(sub-atmospheric chemical vapor deposition,SACVD)工艺、流动式化学气相沉积工艺、原子层沉积(atomic layer deposition,ALD)工艺、物理气相沉积(physical vapor deposition,PVD)工艺或其他合适的工艺来沉积。牺牲栅电极层132可以包括多晶硅(polysilicon)。掩模结构134可以包括含氧层和含氮层。在一些实施例中，牺牲栅电极层132和掩模结构134通过诸如膜层沉积的各种工艺形成，例如化学气相沉积(包括低压化学气相沉积和等离子体增强化学气相沉积)、物理气相沉积、原子层沉积、热氧化、电子束蒸发或其他合适的沉积技术、或其组合。
可以通过首先沉积牺牲栅极介电层130、牺牲栅电极层132和掩模结构134的毯覆层，随后进行图案化和蚀刻工艺来形成牺牲栅极堆叠128。例如，图案工艺包括光刻工艺(例如，光学光刻或电子束光刻)，其可以还包括光刻胶涂覆(例如，旋涂涂覆)、软烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、清洗、干燥(例如，旋转干燥及/或硬烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可以包括干式蚀刻(例如，反应离子蚀刻(reactive ion etching,RIE))、湿式蚀刻、其他蚀刻方法及/或其组合。通过图案化牺牲栅极堆叠128，鳍片108a-b、110a-b在牺牲栅极堆叠128的相对侧部分露出。绝缘结构112的部分由于蚀刻工艺而露出，以形成牺牲栅极堆叠128。虽然在图4中示出了三个牺牲栅极堆叠128，但是应该理解的是，它们仅用于说明目的，并且可以形成任意数量的牺牲栅极堆叠128。
图5A-图10A是根据本发明的一些实施例，示出沿剖线A-A所截取的图4的半导体装置结构100的各制造阶段的剖面图。图5B-图10B是根据本发明的一些实施例，示出沿剖线B-B所截取的图4的半导体装置结构100的各制造阶段的剖面图。图5C-图10C是根据本发明的一些实施例，示出沿剖线C-C所截取的图4的半导体装置结构100的各制造阶段的剖面图。
图5A-图5C示出了在鳍片108a-b、110a-b的一部分上形成牺牲栅极堆叠128之后的阶段。在图6A-图6C中，间隔物140形成在牺牲栅极堆叠128以及第一和第二半导体层104、106的露出部分上。间隔物140可以保形地沉积在半导体装置结构100的露出表面上。保形间隔物140可以通过原子层沉积或任何合适的工艺形成。此处可以使用术语“保形(conformal)”以便于描述在各个区域上具有大抵相同厚度的层。然后使用例如反应离子蚀刻在间隔物140上执行各向异性蚀刻。在各向异性蚀刻工艺期间，大部分间隔物140从水平表面移除，例如牺牲栅极堆叠128的顶部和鳍片108a-b、110a-b的顶部，保留在垂直表面上的间隔物140，例如在牺牲栅极堆叠128的相对侧壁(opposite sidewall)上。间隔物140可以部分地保留在鳍片108a-b、110a-b的相对侧壁上，如图6A所示。在一些实施例中，形成在鳍片108a-b、110a-b的源极/漏极区域上的间隔物140被完全移除。
间隔物140可以由介电材料制成，例如氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、氧氮化硅(SiON)、碳氮化硅(SiCN)、氧碳化硅(SiOC)、碳氧氮化硅(SiOCN)、气隙(airgap)及/或它们的任何组合。在一些实施例中，间隔物140包括一层或多层上述介电材料。
在间隔物140包括多层膜层的各种实施例中，没有被牺牲栅极堆叠128覆盖的鳍片108a-b、110a-b的顶部可具有锥形轮廓(taper profile)149，如图6B、图6C所示。作为第一和第二半导体层104、106多次接触于间隔物140形成期间使用的蚀刻剂的结构，可形成锥形轮廓149。邻近牺牲栅极堆叠128之间的锥形轮廓149分别在第一和第二半导体层104、106中形成浅V形(shallow V-shaped)顶表面。
在图7A-图7C中，未被牺牲栅极堆叠128及间隔物140覆盖的鳍片108a-b、110a-b的第一和第二半导体层104、106被凹蚀，并形成源极/漏极(source/drain,S/D)外延部件152、154。选择用于凹蚀第一和第二半导体层104、106的蚀刻剂，以使不同的材料具有不同的蚀刻速率。例如，鳍片108a-b的第一半导体层104可以具有蚀刻剂的第一蚀刻率，且鳍片110a-b的第二半导体层106可以具有蚀刻剂的第二蚀刻率。在NMOS区102N中的第一半导体层104和PMOS区102P中的第二半导体层106各自包括不同材料的实施例中(例如，NMOS区102N中的第一半导体层104为SiGe，且PMOS区102P中的第二半导体层106为Si)，第一蚀刻速率快于第二蚀刻速率。在将PMOS区102P中的第二半导体层106完全蚀刻之前，可以轻微蚀刻鳍片108a-b的P型井区103P的一部分。如此一来，在NMOS区102N处的鳍片108a-b的顶表面109的水平位于在PMOS区102P处的鳍片110a-b的顶表面111下方(例如，低于约2nm至约10nm)，导致NMOS区102N中的源极/漏极接面(S/D junction)深度比PMOS区102P的深。尽管未示出，但可以设想顶表面109和顶表面111之间的这种差异适用于本公开的各种实施例。
对于NMOS区102N中的装置，每个源极/漏极外延部件152可以包括一层或多层Si、SiP、SiC、SiCP、SiAs或III-V族材料(InP、GaAs、AlAs、InAs，InAlAs，InGaAs)。在一些实施例中，每个源极/漏极外延部件152包括两层或更多层的Si、SiP、SiC、SiCP或III-V族材料，并且每个层可以具有不同的硅浓度。每个源极/漏极外延部件152可以包括N型掺杂剂，例如磷(P)、砷(As)、或其他合适的N型掺杂剂。源极/漏极外延部件152可以通过任何合适的方法形成，例如化学气相沉积、化学气相沉积外延、分子束外延或其他合适的方法。源极/漏极外延部件152可以形成在每个牺牲栅极堆叠128两侧的鳍片108a-b的露出表面上，如图7B所示。在一些实施例中，第一半导体层104在每个牺牲栅极堆叠128两侧的部分被完全移除，并且源极/漏极外延部件152形成在鳍片108a-b的P型井区103P上。源极/漏极外延部件152可以垂直和水平生长以形成刻面(facet)，其可以对应于用于基板102的材料的晶面(crystalline planes)。在一些实施例中，形成在鳍片108a和108b的P型井区103P上的源极/漏极外延部件152合并(merge)，如图7A所示。如图7B所示，源极/漏极外延部件152中的每一个都可以具有高于第一半导体层104的顶表面的水平的顶表面。
对于PMOS区102P中的装置，每个源极/漏极外延部件154可以包括一层或多层Si、SiGe、SiGeB、Ge或III-V族材料(InSb、GaSb、InGaSb)，并且每个膜层可以具有不同的硅或锗浓度。每个源极/漏极外延部件154可以包括P型掺杂剂，例如硼(B)、或其他合适的P型掺杂剂。在一些实施例中，NMOS区102N中的源极/漏极外延部件152和PMOS区102P中的源极/漏极外延部件154皆为Si。在一些实施例中，NMOS区102N中的源极/漏极外延部件152为Si，并且PMOS区102P中的源极/漏极外延部件154为SiGe。源极/漏极外延部件154可以通过任何合适的方法形成，例如化学气相沉积、化学气相沉积外延、分子束外延或其他合适的方法。在一些实施例中，每个牺牲栅极堆叠128两侧的第二半导体层106的部分被完全移除，并且源极/漏极外延部件154形成在鳍片110a-b的N型井区103N上。源极/漏极外延部件154可以垂直和水平生长以形成刻面，其可以对应于用于基板102的材料的晶面。在一些实施例中，形成在鳍片110a和110b的N型井区103N上的源极/漏极外延部件154合并，如图7A所示。如图7C所示，源极/漏极外延部件154中的每一个都可以具有高于第二半导体层106的顶表面的水平的顶表面。
在图8A-图8C中，接触蚀刻停止层(contact etch stop layer,CESL)160保形地形成在半导体装置结构100的露出表面上。接触蚀刻停止层160覆盖牺牲栅极堆叠128、绝缘结构112以及源极/漏极外延部件152、154。接触蚀刻停止层160可以包括含氧材料或含氮材料，例如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、其他类似的材料、或其组合，并且可以通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或任何合适的沉积技术形成。接着，在接触蚀刻停止层160上形成第一层间介电(interlayer dielectric,ILD)层162。用于层间介电层162的材料可以包括包含Si、O、C及/或H的化合物，例如SiOCH、使用四乙氧基硅烷(tetraethylorthosilicate,TEOS)形成的氧化物、未掺杂的硅酸盐玻璃、氧化硅、或掺杂的氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(fused silica glass,FSG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(borondoped silicon glass,BSG)及/或其他合适的电介质材料。第一层间介电层162可以通过等离子体增强化学气相沉积工艺或其他合适的沉积技术来沉积。
在形成第一层间介电层162之后，执行平坦化工艺以露出牺牲栅电极层132。平坦化工艺可以是任何合适的工艺，例如化学机械抛光工艺。平坦化工艺移除了第一层间介电层162和接触蚀刻停止层160设置在牺牲栅极堆叠128上的部分。平坦化工艺还可以移除掩模结构134。
在图9A-图9C中，掩模结构134(若在化学机械抛光工艺期间未移除)、牺牲栅电极层132(图8B)及牺牲栅极介电层130(图8B)被移除。牺牲栅电极层132和牺牲栅极介电层130可以通过一道或多道蚀刻工艺移除，例如干式蚀刻工艺、湿式蚀刻工艺、或其组合。一道或多道蚀刻工艺选择性地移除牺牲栅电极层132和牺牲栅极介电层130，而大抵上不影响间隔物140、接触蚀刻停止层160和第一层间介电层162。牺牲栅电极层132及牺牲栅极介电层130的移除露出通道区中的第一和第二半导体层104、106的顶部。
在图10A-图10C中，形成替代栅极结构177。替代栅极结构177可以包括栅极介电层166和形成在栅极介电层166上的栅电极层168p、168n。如图10B和图10C所示，栅极介电层166形成在第一和第二半导体层104、106上。栅极介电层166可以包括一个或多个介电层并且可以包括与牺牲栅极介电层130相同的材料。在一些实施例中，栅极介电层166可以通过一道或多道原子层沉积工艺或其他合适的工艺沉积。栅电极层168p、186n可以包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、AlTi、AlTiO、AlTiC、AlTiN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或其组合。对于NMOS区102N中的装置，栅电极层168n可以是AlTiO、AlTiC、或其组合。对于PMOS区102P中的装置，栅电极层168p可以是AlTiO、AlTiC、AlTiN、或其组合。栅电极层168可以通过物理气相沉积、化学气相沉积、原子层沉积、电镀或其他合适的方法形成。
执行金属栅极回蚀(metal gate etching back,MGEB)工艺以移除间隔物140、栅极介电层166和栅电极层168p、168n的部分。金属栅极回蚀工艺可以是采用一种或多种蚀刻剂例如含氯气体、含溴气体及/或含氟气体的等离子体蚀刻工艺。在金属栅极回蚀工艺之后，栅电极层168p、168n的顶表面可以低于栅极介电层166的顶表面。在一些实施例中，如图10B和图10C所示，间隔物140和栅极介电层166在金属栅极回蚀工艺后个处于相同水平。在一些实施例中，间隔物140的部分被回蚀，使得间隔物140的顶表面高于栅极介电层166和栅电极层168p、168n的顶表面。在金属栅极回蚀工艺之后，在栅电极层168p、168n上选择性地形成盖层169。盖层169可以包括导电材料，例如金属。在一些实施例中，盖层169包括无氟钨(fluorine-free tungsten,FFW)。
接着，用掩模层179填充由于金属栅极回蚀工艺而在隔离物140、栅极介电层166和栅电极层168p、168n上方形成的沟槽。掩模层179可由具有与接触蚀刻停止层160和第一层间介电层162不同的蚀刻选择性的任何材料形成。在一些实施例中，掩模层179包括硅、SiN或低介电常数介电材料。掩模层179可以通过任何合适的工艺形成。在一些实施例中，掩模层179通过原子层沉积形成，并且作为原子层沉积工艺的结果可以在掩模层179中形成接缝(seam)180。接缝180可以具有范围从大约0nm到大约3nm的宽度。然后进行化学机械抛光工艺以移除掩模层179的过量沉积物，直到露出第一层间介电层162的顶表面。
图11是根据本发明的一些实施例，示出半导体装置结构200的各制造阶段之一的剖面图。如图11所示，半导体装置结构200包括基板202、栅电极层168、栅极介电层166、间隔物140、盖层169、掩模层179、接触蚀刻停止层160和第一层间介电层162。基板202包括在其上形成的多个装置(未示出)。在一些实施例中，所述多个装置为鳍式场效晶体管。例如，半导体装置结构200是图10A-图10C所示的半导体装置结构100，并且基板202包括第一半导体层104及源极/漏极外延部件152(或第二半导体层106及源极/漏极外延部件154)。在一些实施例中，所述多个装置为纳米结构场效晶体管，例如纳米片场效晶体管(nanosheet FET)。例如，基板202包括通道区，每个通道区包括半导体层的堆叠，并且栅电极层168围绕每个半导体层。在一些实施例中，其他类型的装置设置在基板202上。
图12A-图12Z是根据本发明的一些实施例，示出图11的半导体装置结构200的各制造阶段之一的剖面图。如图12A所示，第二层间介电层204形成在第一层间介电层162、掩模层179和接触蚀刻停止层160上。第二层间介电层204可以包括与第一层间介电层162相同的材料，并且可以通过与第一层间介电层162相同的工艺形成。第二层间介电层204具有从大约50nm到大约250nm范围的厚度T1。掩模层179具有从大约5nm到大约60nm范围的厚度T2。在一些实施例中，如图12A所示，由于接缝180尺寸小，第二层间介电层204没有形成在接缝180中。在一些实施例中，第二层间介电层204形成在接缝180中。
如图12B所示，硬掩模层206形成在第二层间介电层204上。硬掩模层206可以包括具有与第二层间介电层204不同蚀刻选择性的材料。在一些实施例中，硬掩模层206包括硅或SiN。硬掩模层206具有从大约5nm到大约20nm范围的厚度T3。如图12C所示，硬掩模层206被图案化。如此一来，在硬掩模层206中形成一个或多个开口208。开口208可以通过任何合适的工艺形成，例如干式蚀刻工艺、湿式蚀刻工艺、或其组合。开口208具有范围从大约0.3微米到大约2微米的宽度W1。开口208可以设置在第一层间介电层162的一个或多个部分之上。在一些实施例中，如图12C所示，开口208形成在第一层间介电层162设置在两个邻近掩模层179之间的部分之上。在一些实施例中，开口208形成在第一层间介电层162设置在多个邻近掩模层179之间的多个部分之上。开口208露出第二层间介电层204的一部分。
如图12D所示，通过移除第二层间介电层204的露出部分及第一层间介电层162的部分扩大开口208。在一些实施例中，第一和第二层间介电层162、204包括相同的材料。如此一来，第一和第二层间介电层162、204的部分通过移除工艺被选择性地移除。移除工艺可以是任何合适的工艺，例如干式蚀刻工艺、湿式蚀刻工艺或其组合。移除工艺大抵上不影响掩模层179和接触蚀刻停止层160。作为移除工艺的结果，露出每个邻近掩模层179的一部分，并且露出接触蚀刻停止层160设置在邻近掩模层179之间的一部分。在一些实施例中，形成在掩模层179中的接缝180也被露出。开口208可以包括底部210和上部212。底部210可以是具有深度D1和宽度W2的沟槽。在一些实施例中，深度D1的范围从大约20nm到大约80nm，而宽度W2的范围从大约10nm到大约50nm。
如图12E所示，接触蚀刻停止层160的露出部分通过任何合适的工艺被移除。在一些实施例中，通过选择性蚀刻工艺移除接触蚀刻停止层160的露出部分，所述选择性蚀刻工艺大抵上不影响掩模层179、间隔物140和源极/漏极外延部件152(图10B)或源极/漏极外延部件154(图10C)。如图12F所示，在开口208中形成衬层214。在一些实施例中，衬层214包括具有比接触蚀刻停止层160低的介电常数值的材料。例如，衬层214可以包括SiC、SiCO、SiCON、SiON或低介电常数介电材料，其与接触蚀刻停止层160的SiN相比具有较低的介电常数值。衬层214的材料与掩模层179的材料相比也具有不同的蚀刻选择性。在一些实施例中，衬层214是由原子层沉积形成的保形层。衬层214可以具有范围从大约1nm到大约10nm的厚度。在一些实施例中，如图12F所示，由于接缝180的尺寸小，衬层214未形成在接缝180中。在一些实施例中，衬层214形成在接缝180中。
如图12G所示，衬层214的部分被移除。在一些实施例中，执行各向异性蚀刻工艺以移除衬层214设置在水平表面上的部分，而衬层214设置在垂直表面上的部分大抵上不受影响。例如，衬层214的剩余部分可以设置在掩模层179的侧表面及间隔物140的侧表面上。衬层214与接触蚀刻停止层160相比具有较低的介电常数值。因此，寄生电容(parasiticcapacitance)减小。作为各向异性蚀刻工艺的结果，露出源极/漏极外延部件152(图10B)或源极/漏极外延部件154(图10C)。
如图12H所示，胶层216形成在开口208中。在一些实施例中，胶层216包括导电材料，例如TiN或TaN。在一些实施例中，胶层216是通过原子层沉积形成的保形层，并且由于原子层沉积工艺，接缝180被胶层216填充。胶层216也可以形成在硬掩模层206上。胶层216可以具有范围从大约1nm到大约10nm的厚度。在一些实施例中，胶层216是可选的并且可以不存在。如图12I所示，导电材料218在开口208中和硬掩模层206上方形成。导电材料218可以包括导电性材料，例如金属。在一些实施例中，导电材料218包括Ru、Co、W、Cu、Mo或其他合适的金属。导电材料218可以通过任何合适的工艺形成，例如电化学镀(electrochemicalplating,ECP)或物理气相沉积。
如图12J所示，执行平坦化工艺以露出掩模层179。平坦化工艺可以是化学机械抛光工艺。化学机械抛光工艺可以移除设置在掩模层179上方的导电材料218、胶层216和衬层214的部分。此外，硬掩模层206和第二层间介电层204通过化学机械抛光工艺移除。由于浅碟效应(dishing effect)，设置在开口208的底部210中的剩余导电材料218(图12D)可以具有低于掩模层179顶表面水平的顶表面。剩余的导电材料218电性连接至源极/漏极外延部件152(或源极/漏极外延部件154)(图10B和图10C)，并且剩余的导电材料218可以是导电部件，例如导电插塞或导电接触件。
如图12K所示，掩模层179被移除。可以通过任何合适的工艺移除掩模层179。在一些实施例中，通过选择性蚀刻工艺移除掩模层179。选择性蚀刻工艺大抵上不影响接触蚀刻停止层160、衬层214、胶层216和导电材料218。作为移除掩模层179的结果，形成在接缝180(图12G)中的胶层216也可以被移除。在移除掩模层179之后，在开口220中露出间隔物140、栅极介电层166和盖层169。
如图12L所示，在开口220中和第一层间介电层162、接触蚀刻停止层160、间隔物140、栅极介电层166和盖层169上形成硬掩模层222。掩模层222可以包括多孔介电材料，例如多孔SiN、SiC、SiCO、SiCON、SiCN或低介电常数介电材料。在一些实施例中，硬掩模层222包括多孔SiN。硬掩模层222可以是在不同区域具有不同厚度的非保形层。例如，在一些实施例中，硬掩模层222设置在衬层214、胶层216、接触蚀刻停止层160和第一层间介电层162上的各个部分具有厚度T4，硬掩模层222设置在在侧墙140、栅极介电层166、和盖层169上的各个部分的厚度T5实质上小于厚度T4，且硬掩模层222设置在接触蚀刻停止层160的侧表面上各个部分的厚度T6实质上为小于厚度T5。在一些实施例中，厚度T4的范围从大约5nm到大约30nm，厚度T5的范围从大约1nm到大约20nm，并且厚度T6的范围从大约1nm到大约10nm。硬掩模层222可以通过诸如化学气相沉积工艺的非保形工艺形成。
如图12M所示，对硬掩模层222的部分进行处理工艺。处理工艺可以是等离子体处理工艺。等离子体处理工艺可以利用一种或多种气体，例如Ar、Ge、B、As或任何合适的气体，来改变硬掩模层222的经处理部分的物理性质。作为定向(directional)等离子体处理工艺的结果，等离子体中的物质可以注入或掺杂到设置在水平表面上的硬掩模层222的部分中。例如，可向基板202施加偏压(bia power)，并且等离子体中物质(species)223的方向大抵上垂直于硬掩模层222的顶表面。这样一来，硬掩模层222设置在衬层214、胶层216和导电材料218上的部分、硬掩模层222设置在接触蚀刻停止层160和第一层间介电层162上的部分以及硬掩模层222设置在间隔物140、栅极介电层166及盖层169上的部分被处理，而硬掩模层222设置在接触蚀刻停止层160的侧表面上的部分未被处理。在处理工艺之后，硬掩模层222包括经处理部分226、228和未处理部分224，如图12M所示。每个经处理部分226具有厚度T4，每个经处理部分228具有厚度T5，并且每个未处理部分224具有厚度T6。未处理部分224包括多孔介电材料，例如多孔SiN，并且经处理部分226、228包括注入有杂质(例如Ar、Ge、B、As或任何合适杂质)的介电材料。经处理部分226、228和未处理部分224具有不同的蚀刻选择性。经处理部分226、228各自包括介电材料，例如SiN，并且掺杂有掺杂剂，例如Ar、Ge、B或As。
如图12N所示，硬掩模层222的未处理部分224被选择性地移除。硬掩模层222的未处理部分224的移除可以通过任何合适的工艺来执行。在一些实施例中，执行湿式蚀刻工艺以移除未处理部分224。湿式蚀刻工艺大抵上不影响硬掩模层222的经处理部分226、228和接触蚀刻停止层160。如图12O所示，硬掩模层230形成在开口220(图12N)中和硬掩模层222的经处理部分226上。硬掩模层230可以包括与硬掩模层222的经处理部分226、228不同的材料。在一些实施例中，硬掩模层230包括与第一层间介电层162相同的材料。硬掩模层230包括SiCO、SiO2、SiC、SiCON、SiN、SiCN或低介电常数介电材料。在一些实施例中，硬掩模层230包括SiCO。
如图12P所示，执行平坦化工艺以露出硬掩模层222的经处理部分226。平坦化工艺可以是化学机械抛光工艺，并且硬掩模层230设置在硬掩模层222的经处理部分226上的部分通过化学机械抛光工艺移除。作为化学机械抛光工艺的结果，经处理部分226的顶表面225和硬掩模层230的顶表面229可以大抵上共平面。如图12Q所示，蚀刻停止层232形成在经处理部分226和硬掩模层230上，且层间介电层234形成在蚀刻停止层232上。蚀刻停止层232可以包括与接触蚀刻停止层160相同的材料，并且层间介电层234可以包括与第一层间介电层162相同的材料。在一些实施例中，层间介电层234包括与硬掩模层230相同的材料。在一些实施例中，层间介电层234包括与硬掩模层230和经处理部分226不同的材料，并且不存在蚀刻停止层232，如图12R所示。
如图12S所示，开口236形成在层间介电层234和蚀刻停止层232中。开口236可以通过一道或多道蚀刻工艺形成。例如，开口236可以通过下列步骤形成：通过第一蚀刻工艺移除层间介电层234的一部分以露出蚀刻停止层232的一部分，通过第二蚀刻工艺移除蚀刻停止层232的露出部分以露出硬掩模层230的部分和硬掩模层222的经处理部分226，并且通过第三蚀刻工艺移除露出的经处理部分226。因为经处理部分226和硬掩模层230包括具有不同蚀刻选择性的不同材料，所以第三蚀刻工艺大抵上不会影响硬掩模层230的露出部分。如此一来，开口236未延伸至靠近栅电极层168的水平位置。在一些实施例中，开口236通过双镶嵌工艺形成。例如，开口236包括上部238和下部240。上部238可以形成在层间介电层234和蚀刻停止层232中，并且上部238可以是沟槽。下部240可以形成在硬掩模层222的经处理部分226的一部分中，并且下部240可以是通孔。开口236露出导电材料218、胶层216和衬层214。如图12T所示，在开口236中形成导电材料239。导电材料239可以包括与导电材料218相同的材料并且可以通过与导电材料218相同的工艺形成。导电材料239可以与导电材料218接触，导电材料218电性连接到源极/漏极外延部件152(图10B)或源极/漏极外延部件154(图10C)。导电材料239为源极/漏极外延部件152(图10B)或源极/漏极外延部件154(图10C)提供至设置在半导体装置结构200上方的互连结构(未示出)的电通路。因为开口236(第12S图)未延伸至靠近栅电极层168的水平位置，导电材料239不靠近栅电极层168。如此一来，发生短路的风险大大降低。
为了将栅电极层168电性连接到互连结构(未示出)，在层间介电层234、蚀刻停止层232、硬掩模层230和硬掩模层222的经处理部分228中形成开口242，以露出与栅电极层168接触的盖层169，如图12U中所示。开口242和开口236(图12S)可以沿Y轴偏移(offset)。开口242可以通过一道或多道蚀刻工艺形成。例如，开口242可以通过下列步骤形成：通过第一蚀刻工艺移除层间介电层234的一部分以露出蚀刻停止层232的一部分，通过第二蚀刻工艺移除蚀刻停止层232的露出部分以露出硬掩模层230的部分及硬掩模层222的经处理部分226，通过第三蚀刻工艺移除硬掩模层230的露出部分，以露出硬掩模层222的经处理部分228，以及通过第四蚀刻工艺移除硬掩模层222的露出的经处理部分228，以露出盖层169而形成。因为经处理部分226和硬掩模层230包括具有不同蚀刻选择性的不同材料，所以第三蚀刻工艺大抵上不会影响硬掩模层222的露出的经处理部分226。此外，因为经处理部分226实质上比经处理部分228厚，第四蚀刻工艺除了移除经处理部分228之外还移除了经处理部分226的一小部分。如此一来，开口242未延伸至靠近导电材料218的水平位置。在一些实施例中，开口242由双镶嵌工艺形成。例如，开口242包括上部244和下部246。上部244可以形成在层间介电层234和蚀刻停止层232中，并且上部244可以是沟槽。下部246可以形成在硬掩模层230和硬掩模层222的经处理部分228中，并且下部246可以是通孔。开口242露出盖层169。如图12V所示，在开口242中形成导电材料248。导电材料248可以包括与导电材料218相同的材料并且可以通过与导电材料218相同的工艺形成。导电材料248可以与盖层169接触，盖层169与栅电极层168接触。导电材料248可以是栅极接触件。导电材料248为栅电极层168提供至设置在半导体装置结构200上方的互连结构(未示出)的电通路。由于开口242(图12U)未延伸至靠近导电材料218的水平位置，导电材料248不靠近导电材料218。如此一来，发生短路的风险大大降低。
在一些实施例中，开口236露出导电材料218的多个部分，如图12W所示。形成在层间介电层234和蚀刻停止层232中的上部238露出硬掩模层222的多个经处理部分226，然后移除露出的多个经处理部分226的部分，以形成多个下部240以露出导电材料218的多个部分。如图12X所示，导电材料239与导电材料218的多个部分接触。如此一来，多个源极/漏极外延部件152(图10B)或源极/漏极外延部件154(图10C)电性连接到导电材料239。导电材料239可以是轨型(rail type)导电部件。
类似地，在一些实施例中，开口242露出多个盖层169，如图12Y所示。形成在层间介电层234和蚀刻停止层232中的上部244露出硬掩模层230的多个部分，然后移除硬露出的掩模层230的多个部分的部分，以形成多个下部246以露出多个盖层169。如图12Z所示，导电材料248与多个盖层169接触。如此一来，多个栅电极层168电性连接到导电材料248。导电材料248可以是轨型导电部件。
本公开在各种实施例中提供了一种半导体装置结构及其形成方法。在一些实施例中，所述结构包括设置在源极/漏极外延部件152(或源极/漏极外延部件154)之上的硬掩模层222的经处理部分226和设置在栅电极层168之上的硬掩模层230。与硬掩模层230相比，经处理部分226具有不同的蚀刻选择性。此外，形成衬层214以替代接触蚀刻停止层160的一部分，并且衬层214与接触蚀刻停止层160相比具有较低的介电常数值。一些实施例可以取得效益。例如，具有不同蚀刻选择性的经处理部分226和硬掩模层230可以使短路最大程度地减少。此外，衬层214具有比接触蚀刻停止层160低的介电常数值，并且可以减少寄生电容。
本发明的一些实施方式提供了一种半导体装置结构，包括：栅电极层，设置在基板上方；源极/漏极外延部件，设置在基板上方；第一硬掩模层，设置在栅电极层上方；接触蚀刻停止层，设置在源极/漏极外延部件上方，其中接触蚀刻停止层设置在邻近第一硬掩模层处且与其接触；第一层间介电层，设置在接触蚀刻停止层上；第二硬掩模层的第一经处理部分，设置在接触蚀刻停止层及第一层间介电层上，其中第一硬掩模层的顶表面与第二硬掩模层的第一经处理部分的顶表面大抵共平面；以及蚀刻停止层，设置在第一硬掩模层及第二硬掩模层的第一经处理部分上。
在一些实施例中，半导体装置结构，还包括第二层间介电层，设置在蚀刻停止层上。
在一些实施例中，半导体装置结构，还包括第二硬掩模层的第二经处理部分，设置在栅电极层上方，其中第一硬掩模层设置在第二硬掩模层的第二经处理部分上。
在一些实施例中，第二硬掩模层的第一经处理部分具有第一厚度，且第二硬掩模层的第二经处理部分具有实质上小于第一厚度的第二厚度。
在一些实施例中，半导体装置结构，还包括第一导电材料，设置在第二层间介电层、蚀刻停止层、第一硬掩模层以及第二硬掩模层的第二经处理部分中。
在一些实施例中，半导体装置结构，还包括盖层，设置在栅电极层上，其中第二硬掩模层的第二经处理部分设置在盖层上。
在一些实施例中，半导体装置结构，还包括栅极介电层，其中栅电极层设置在栅极介电层上，且第二硬掩模层的第二经处理部分设置在栅极介电层上。
在一些实施例中，半导体装置结构，还包括间隔物，设置在接触蚀刻停止层与栅极介电层之间。
本发明的一些实施方式提供了一种半导体装置结构，包括：栅电极层，设置在基板上方；第一硬掩模层，设置在栅电极层上方；第一源极/漏极外延部件，设置在基板上方；接触蚀刻停止层，设置在第一源极/漏极外延部件上方，其中接触蚀刻停止层与第一硬掩模层接触；层间介电层，设置在接触蚀刻停止层上；第二硬掩模层的第一经处理部分，设置在接触蚀刻停止层及层间介电层上，其中第二硬掩模层的第一经处理部分包括掺杂有Ar、Ge、B、或As的介电材料，且第二硬掩模层的第一经处理部分与第一硬掩模层接触；以及蚀刻停止层，设置在第一硬掩模层及第二硬掩模层的第一经处理部分上。
在一些实施例中，半导体装置结构，还包括第二硬掩模层的第二经处理部分，其中第一硬掩模层设置在第二硬掩模层的第二经处理部分上。
在一些实施例中，其中第二硬掩模层的第一经处理部分具有第一厚度，且第二硬掩模层的第二经处理部分具有实质上小于第一厚度的第二厚度。
在一些实施例中，半导体装置结构，还包括第二源极/漏极外延部件，设置在基板上，其中第一源极/漏极外延部件设置在栅电极层的第一侧上，且第二源极/漏极外延部件设置在栅电极层与第一侧相反的第二侧上。
在一些实施例中，半导体装置结构，还包括衬层，设置在第二源极/漏极外延部件上方，其中衬层的介电常数值实质上小于接触蚀刻停止层的介电常数值。
在一些实施例中，半导体装置结构，还包括第一导电材料，设置在第二源极/漏极外延部件上方，且电性连接至第二源极/漏极外延部件。
在一些实施例中，半导体装置结构，还包括胶层，设置在衬层与第一导电材料之间。
在一些实施例中，半导体装置结构，还包括第二导电材料，电性连接至第一导电材料，其中第二导电材料与第一硬掩模层接触。
本发明的一些实施方式提供了一种半导体装置结构的形成方法，包括：在源极/漏极外延部件上方以及两个牺牲栅电极层之间形成接触蚀刻停止层；在接触蚀刻停止层上形成第一层间介电层；以两个栅电极层取代所述两个牺牲栅电极层；移除第一层间介电层；移除接触蚀刻停止层；在源极/漏极外延部件上方以及两个栅电极层之间形成衬层；移除设置在源极/漏极外延部件上方的衬层的一部分；在衬层剩余的部分之间形成导电材料；在所述两个栅电极层、衬层以及导电材料上方形成第一硬掩模层；执行处理工艺，以形成第一硬掩模层的多个第一经处理部分、第一硬掩模层的多个第二经处理部分以及第一硬掩模层的多个未处理部分；移除第一硬掩模层的未处理部分；以及在栅电极层上方形成第二硬掩模层，其中第二硬掩模层与衬层、第一硬掩模层的第一经处理部分以及第一硬掩模层的第二经处理部分接触。
在一些实施例中，其中处理工艺包括在第一硬掩模层的多个部分中形成掺杂物的等离子体处理工艺。
在一些实施例中，其中等离子体处理工艺为定向(directional)等离子体处理工艺。
在一些实施例中，其中第一硬掩模层为非保形层。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (10)

1.一种半导体装置结构，包括：
一栅电极层，设置在一基板上方；
一源极/漏极外延部件，设置在该基板上方；
一第一硬掩模层，设置在该栅电极层上方；
一接触蚀刻停止层，设置在该源极/漏极外延部件上方，其中该接触蚀刻停止层设置在邻近该第一硬掩模层处且与其接触；
一第一层间介电层，设置在该接触蚀刻停止层上；
一第二硬掩模层的一第一经处理部分，设置在该接触蚀刻停止层及该第一层间介电层上，其中该第一硬掩模层的一顶表面与该第二硬掩模层的该第一经处理部分的一顶表面大抵共平面；以及
一蚀刻停止层，设置在该第一硬掩模层及该第二硬掩模层的该第一经处理部分上。
2.如权利要求1所述的半导体装置结构，还包括一第二层间介电层，设置在该蚀刻停止层上。
3.如权利要求2所述的半导体装置结构，还包括该第二硬掩模层的一第二经处理部分，设置在该栅电极层上方，其中该第一硬掩模层设置在该第二硬掩模层的该第二经处理部分上。
4.如权利要求3所述的半导体装置结构，其中该第二硬掩模层的该第一经处理部分具有一第一厚度，且该第二硬掩模层的该第二经处理部分具有小于该第一厚度的一第二厚度。
5.一种半导体装置结构，包括：
一栅电极层，设置在一基板上方；
一第一硬掩模层，设置在该栅电极层上方；
一第一源极/漏极外延部件，设置在该基板上方；
一接触蚀刻停止层，设置在该第一源极/漏极外延部件上方，其中该接触蚀刻停止层与该第一硬掩模层接触；
一层间介电层，设置在该接触蚀刻停止层上；
一第二硬掩模层的一第一经处理部分，设置在该接触蚀刻停止层及该层间介电层上，其中该第二硬掩模层的该第一经处理部分包括掺杂有Ar、Ge、B、或As的一介电材料，且该第二硬掩模层的该第一经处理部分与该第一硬掩模层接触；以及
一蚀刻停止层，设置在该第一硬掩模层及该第二硬掩模层的该第一经处理部分上。
6.如权利要求5所述的半导体装置结构，还包括该第二硬掩模层的一第二经处理部分，其中该第一硬掩模层设置在该第二硬掩模层的该第二经处理部分上。
7.如权利要求5所述的半导体装置结构，还包括一第二源极/漏极外延部件，设置在该基板上，其中该第一源极/漏极外延部件设置在该栅电极层的一第一侧上，且该第二源极/漏极外延部件设置在该栅电极层与该第一侧相反的一第二侧上。
8.一种半导体装置结构的形成方法，包括：
在一源极/漏极外延部件上方以及两个牺牲栅电极层之间形成一接触蚀刻停止层；
在该接触蚀刻停止层上形成一第一层间介电层；
以两个栅电极层取代所述两个牺牲栅电极层；
移除该第一层间介电层；
移除该接触蚀刻停止层；
在该源极/漏极外延部件上方以及两个栅电极层之间形成一衬层；
移除设置在该源极/漏极外延部件上方的该衬层的一部分；
在该衬层剩余的部分之间形成一导电材料；
在所述两个栅电极层、该衬层以及该导电材料上方形成一第一硬掩模层；
执行一处理工艺，以形成该第一硬掩模层的多个第一经处理部分、该第一硬掩模层的多个第二经处理部分以及该第一硬掩模层的多个未处理部分；
移除该第一硬掩模层的多个所述未处理部分；以及
在所述两个栅电极层上方形成一第二硬掩模层，其中该第二硬掩模层与该衬层、该第一硬掩模层的多个所述第一经处理部分以及该第一硬掩模层的多个所述第二经处理部分接触。
9.如权利要求8所述的半导体装置结构的形成方法，其中该处理工艺包括在该第一硬掩模层的多个部分中形成掺杂物的一等离子体处理工艺。
10.如权利要求8所述的半导体装置结构的形成方法，其中该第一硬掩模层为非保形层。
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CN109830433B (zh) * 2017-11-23 2021-03-30 联华电子股份有限公司 制作半导体元件的方法
US10957779B2 (en) * 2017-11-30 2021-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Gate etch back with reduced loading effect
US11244867B2 (en) * 2018-09-28 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fin end spacer plug and method of manufacturing the same
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11569251B2 (en) * 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage polysilicon gate in high-K metal gate device

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