CN112582403A - 半导体结构及其形成方法 - Google Patents

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林耕竹
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Abstract

一种半导体结构，包括：晶体管，包括第一源极/漏极区；源极/漏极接触插塞，位于所述第一源极/漏极区上方，并且与所述第一源极/漏极区电连接；以及通孔，位于所述源极/漏极接触插塞上方，并且与所述源极/漏极接触插塞接触。所述通孔包括：底部，具有第一长度；以及上部，具有第二长度。所述第一长度大于所述第二长度。沿着平行于所述源极/漏极接触插塞的顶面的相同方向测量所述第一长度和所述第二长度。本申请的实施例另一方面提供一种形成半导体结构的方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体领域，具体地，涉及半导体结构及其形成方法。
背景技术
随着集成电路尺寸的不断减小，新的挑战也出现了。例如，导电部件之间的接触电阻开始主导集成电路的电阻。一个例子是源极/漏极接触插塞和相应的上面的通孔之间的接触电阻，由于源极/漏极接触插塞与通孔之间的接触面积小，使得该电阻可能很高。高的接触电阻值显著影响晶体管的驱动电流。
发明内容
本申请的实施例提供一种半导体结构，包括：晶体管，包括第一源极/ 漏极区；源极/漏极接触插塞，位于第一源极/漏极区上方，并且与第一源极 /漏极区电连接；以及通孔，位于源极/漏极接触插塞上方，并且与源极/漏极接触插塞接触，通孔包括：底部，具有第一长度；以及上部，具有第二长度，其中，第一长度大于第二长度，并且沿着平行于源极/漏极接触插塞的顶面的第一方向测量第一长度和第二长度。
本申请的实施例提供一种半导体结构，包括：第一导电部件，其中，在平面图中，第一导电部件具有沿着第一方向的第一长度，和沿着垂直于第一方向的第二方向的第一宽度，并且第一宽度小于第一长度；以及导电通孔，位于第一导电部件上方，并且与第一导电部件接触，其中，导电通孔包括：底部，其中，底部为细长形，具有沿着第一方向测量的第二长度，和沿着第二方向测量的第二宽度，第二宽度小于第二长度；以及上部，位于底部上方，并且连接至底部，其中，上部具有沿着第一方向测量的第三长度，和沿着第二方向测量的第三宽度，第三长度基本等于第三宽度。
本申请的实施例提供一种形成半导体结构的方法，包括：在第一导电部件上方沉积第一介电层；在第一介电层上方沉积第二介电层；实施第一蚀刻工艺以蚀刻穿过第一介电层和第二介电层并且形成开口，其中，开口包括：底部，位于第一介电层中；以及上部，位于第二介电层中；实施第二蚀刻工艺以使底部扩展到超过上部的边缘；以及将导电材料填充到开口中以形成第二导电部件。
本申请的实施例提供用于减小接触电阻的接触界面设计。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图6、图7A、图7B、以及图8-图11示出了根据一些实施例的鳍式场效应晶体管(FinFET)和相应的源极/漏极接触插塞的形成中的中间阶段的立体图和截面图；
图12、图13、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图20A、以及图20B示出了根据一些实施例的通孔的形成中的中间阶段的立体图和截面图；
图19示出了根据一些实施例的通孔的平面图；
图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25A、以及图25B示出了根据一些实施例的通孔的形成中的中间阶段的截面图；
图26示出了根据一些实施例的通孔的平面图；
图27A、图27B、图28A、图28B、图29A、图29B、图30A、以及图 30B示出了根据一些实施例的通孔的形成中的中间阶段的截面图；
图31和图32示出了根据一些实施例的通孔的平面图；
图33、图34、以及图35示出了根据一些实施例的通孔和下面的源极/ 漏极接触插塞的立体图；
图36和图37示出了根据一些实施例的晶体管的各个层；
图38示出了根据一些实施例的用于形成FinFET和通孔的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各种实施例，提供了包括源极/漏极接触插塞的晶体管、上面的通孔、以及其形成方法。根据一些实施例，示出了形成晶体管和通孔的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的附图标记用于指示相似的元件。在所示的实施例中，鳍式场效应晶体管(FinFET)的形成用作示例，用以解释本发明的概念。诸如纳米线晶体管、纳米片晶体管、平面晶体管等其他类型的晶体管也可以采用本发明的概念。尽管方法实施例可以论述为以特定顺序来实施，但其他方法实施例可以以任何逻辑顺序来实施。根据本发明的一些实施例，通孔形成在晶体管的源极/漏极接触插塞上方，并且与晶体管的源极/漏极接触插塞接触。通孔的底部横向扩展，以增加通孔和源极/漏极接触插塞之间的接触面积，从而减小接触电阻。通孔的顶部也可以横向扩展，以增加通孔和上面的导电部件(例如金属线)之间的接触面积，以减小相应的接触电阻。
图1-图6、图7A、图7B、图8-图13、图14A、图14B、图15A、图 15B、图16A、图16B、图17A、图17B、图18A、图18B、图20A、以及图20B示出了根据本发明的一些实施例的FinFET和相应的通孔的形成中的中间阶段的立体图和截面图。这些附图中所示的工艺也示意性地反映在图38所示的工艺流程400中。
在图1中，提供了衬底20。衬底20可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有P 型或者N型掺杂剂)或者未掺杂的。衬底20可以是晶圆10(例如硅晶圆) 的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是，例如，掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常是硅衬底或者玻璃衬底。也可以使用其他衬底，例如多层衬底或者梯度衬底。在一些实施例中，半导体衬底20的半导体材料包括：硅；锗；化合物半导体，包括碳化硅、SiPC、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。
进一步参考图1，在衬底20中形成阱区22。在图38所示的工艺流程 400中，相应的工艺示出为工艺402。根据本发明的一些实施例，阱区22 是通过将可能是硼、铟等的p型杂质注入到衬底20中而形成的p型阱区。根据本发明的其他实施例，阱区22是通过将可能是磷、砷、锑等的n型杂质注入到衬底20中而形成的n型阱区。所得的阱区22可以延伸到衬底20的顶面。n型或者p型杂质浓度可以等于或者小于1018cm-3，例如在约1017 cm-3和约1018cm-3之间的范围内。
参考图2，形成隔离区24，该隔离区24从衬底20的顶面延伸到衬底 20中。在下文中，隔离区24可替代地称为浅沟槽隔离(STI)区。在图38 所示的工艺流程400中，相应的工艺示出为工艺404。位于相邻的STI区 24之间的衬底20的部分称为半导体条带26。为了形成STI区24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，然后图案化衬垫氧化物层28和硬掩模层30。衬垫氧化物层28可以是通过氧化硅形成的薄膜。根据本发明的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中，将半导体衬底20的顶面层进行氧化。衬垫氧化物层28充当半导体衬底20与硬掩模层30之间的粘附层。衬垫氧化物层28还可以充当用于蚀刻硬掩模层30的蚀刻停止层。根据本发明的一些实施例，例如使用低压化学气相沉积(LPCVD)通过氮化硅形成硬掩模层30。根据本发明的其他实施例，通过硅的热氮化或者等离子体增强化学气相沉积(PECVD)形成硬掩模层30。在硬掩模层30上形成光刻胶(未示出)，然后图案化光刻胶。然后，使用图案化的光刻胶作为蚀刻掩模来图案化硬掩模层30，以形成如图2所示的硬掩模30。
接下来，使用图案化的硬掩模层30作为蚀刻掩模，用以蚀刻衬垫氧化物层28和衬底20，然后用(一些)介电材料填充衬底20中的所得的沟槽。实施诸如化学机械抛光(CMP)工艺或者机械研磨工艺的平坦化工艺，以去除介电材料的多余部分，而(一些)介电材料的所剩部分成为STI区24。 STI区24可以包括衬垫电介质(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬垫电介质也可以是使用例如原子层沉积 (ALD)、高密度等离子体化学气相沉积(HDPCVD)、或者化学气相沉积(CVD)形成的沉积的氧化硅层、氮化硅层等。STI区24还可以包括衬垫氧化物上方的介电材料，其中，可以使用可流动化学气相沉积(FCVD)、旋涂等形成介电材料。根据一些实施例，衬垫电介质上方的介电材料可以包括氧化硅。
硬掩模30的顶面和STI区24的顶面可以基本上彼此齐平。半导体条带26位于相邻的STI区24之间。根据本发明的一些实施例，半导体条带 26是原始的衬底20的一部分，因此半导体条带26的材料与衬底20的材料相同。根据本发明的可替代实施例，半导体条带26是通过蚀刻STI区 24之间的衬底20的部分以形成凹槽、并且实施外延以在凹槽中再生长另一半导体材料而形成的替换条带。因此，通过与衬底20的半导体材料不同的半导体材料形成半导体条带26。根据一些实施例，通过硅锗、硅碳、或者III-V族化合物半导体材料形成半导体条带26。
参考图3，使STI区24凹进，从而使半导体条带26的顶部高于STI 区24的所剩部分的顶面24A而突出，以形成突出的鳍部36。在图38所示的工艺流程400中，相应的工艺示出为工艺406。可以使用干蚀刻工艺来实施蚀刻，其中，例如使用HF3和NH3作为蚀刻气体。在蚀刻工艺过程中，可能产生等离子体。也可以包括氩气。根据本发明的可替代实施例，使用湿蚀刻工艺来实施STI区24的凹进。蚀刻化学品可以包括例如HF。
突出的鳍部36可以通过其他半导体材料形成或者用其他半导体材料替换。例如，对于NMOS晶体管，突出的鳍部36可以通过Si、SiP、SiC、 SiPC、或者III-V族化合物半导体(例如InP、GaAs、AlAs、InAs、InAlAs、 InGaAs等)形成，或者可以包括Si、SiP、SiC，SiPC、或者III-V族化合物半导体(例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)。对于PMOS 晶体管，突出的鳍部36可以通过Si、SiGe、SiGeB、Ge、或者III-V族化合物半导体(例如InSb、GaSb、InGaSb等)形成，或者包括Si、SiGe、 SiGeB、Ge、或者III-V族化合物半导体(例如InSb、GaSb、InGaSb等)。
在上述实施例中，可以通过任何合适的方法图案化鳍部。例如，可以使用一种或者多种光刻工艺，包括双图案化或者多图案化工艺，来图案化鳍部。通常，双图案化或者多图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，之后可以使用所剩的间隔件或者心轴来图案化鳍部。
参考图4，形成伪栅极堆叠件38，该伪栅极堆叠件38在(突出的)鳍部36的顶面和侧壁上延伸。在图38所示的工艺流程400中，相应的工艺示出为工艺408。伪栅极堆叠件38可以包括伪栅极电介质40和位于伪栅极电介质40上方的伪栅极电极42。可以例如使用多晶硅形成伪栅极电极 42，也可以使用其他材料。每个伪栅极堆叠件38还可以包括位于伪栅极电极42上方的一层(或者多层)硬掩模层44。可以通过氮化硅、氧化硅、碳氮化硅、或其多层来形成硬掩模层44。伪栅极堆叠件38可以跨过单个或者多个突出的鳍部36和/或STI区24。伪栅极堆叠件38还具有垂直于突出的鳍部36的长度方向的长度方向。
接下来，在伪栅极堆叠件38的侧壁上形成栅极间隔件46。在图38所示的工艺流程400中，相应的工艺也示出为工艺408。根据本发明的一些实施例，栅极间隔件46通过诸如氮化硅、碳氮化硅等(一些)介电材料形成，并且可以具有单层结构或者包括有多层介电层的多层结构。
然后，实施蚀刻工艺，以蚀刻未被伪栅极堆叠件38和栅极间隔件46 覆盖的突出的鳍部36的部分，从而得到图5所示的结构。在图38所示的工艺流程400中，相应的工艺示出为工艺410。凹槽可以是各向异性的，因此位于伪栅极堆叠件38和栅极间隔件46正下方的鳍部36的部分受到保护，未受到蚀刻。根据一些实施例，凹进的半导体条带26的顶面可以低于STI区24的顶面24A。于是形成了凹槽50。凹槽50包括位于伪栅极堆叠件38的相对侧上的部分，和位于突出的鳍部36的所剩部分之间的部分。
接下来，通过在凹槽50中(通过外延)选择性地生长半导体材料来形成外延区(源极/漏极区)54，得到图6的结构。在图38所示的工艺流程 400中，相应的工艺示出为工艺412。根据所得的FinFET是p型FinFET 或者是n型FinFET，随着外延的进行，可以原位掺杂p型杂质或者n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB) 或者硅硼(SiB)。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)或者硅碳磷(SiCP)。根据本发明的可替代实施例，外延区54 包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、 AlSb、AlAs、AlP、GaP、其组合、或其多层。在用外延区54填充凹槽50之后，外延区54的进一步外延生长引起外延区54水平扩展，并且可以形成刻面。外延区54的进一步生长还可以引起相邻的外延区54彼此融合。可能产生空隙(气隙)56。根据本发明的一些实施例，当外延区54的顶面仍然是波浪形时，或者当融合的外延区54的顶面已经变得平坦时，可以完成外延区54的形成，这通过如图6所示的在外延区54上进一步生长来实现。
在外延步骤之后，可以用p型或n者型杂质进一步注入外延区54，以形成源极和漏极区，该源极和漏极区也用附图标记54表示。根据本发明的可替代实施例，当在外延期间用p型杂质或者n型杂质原位掺杂外延区54 时，跳过注入步骤。
图7A示出了接触蚀刻停止层(CESL)58和层间电介质(ILD)60形成之后的结构的立体图。在图38所示的工艺流程400中，相应的工艺示出为工艺414。CESL 58可以通过氧化硅、氮化硅、碳氮化硅、碳氧化硅、氧氮化硅、氧碳氮化硅、氧化铝、氮化铝等形成，并且可以使用CVD、ALD 等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD、或者另一种沉积方法形成的介电材料。ILD 60可以通过含氧的介电材料形成，含氧的介电材料可以是氧化硅基材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、碳氧化硅、高k介电材料(例如氧化锆、氧化铪)、或者低k介电材料。可以实施诸如CMP工艺或者机械研磨工艺的平坦化工艺，以使ILD 60、伪栅极堆叠件38、以及栅极间隔件46的顶面彼此齐平。
图7B示出了图7A中的参考截面7B-7B，其中示出了伪栅极堆叠38。接下来，如图8所示，对包括有硬掩模层44、伪栅极电极42、以及伪栅极电介质40的伪栅极堆叠件38进行蚀刻，从而在栅极间隔件46之间形成沟槽62。在图38所示的工艺流程400中，相应的工艺示出为工艺416。突出的鳍部36的顶面和侧壁暴露于沟槽62。接下来，如图9所示，在沟槽62 (图8)中形成替换栅极堆叠件68。在图38所示的工艺流程400中，相应的工艺示出为工艺418。替换栅极堆叠件68包括栅极电介质64和相应的栅极电极66。
根据本发明的一些实施例，栅极电介质64包括界面层(IL)作为其下部。在突出的鳍部36的暴露表面上形成IL。IL可以包括诸如氧化硅层的氧化物层，其通过突出的鳍部36的热氧化、化学氧化工艺、或者沉积工艺形成。栅极电介质64还可以包括在IL上方形成的高k介电层。高k介电层包括高k介电材料，例如氧化铪、氧化镧、氧化铝、氧化锆等。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0，有时高达21.0 或者更高。高k介电层在IL上面，并且可以接触IL。根据本发明的一些实施例，使用ALD、CVD、PECVD、分子束沉积(MBD)等形成高k介电层。
在栅极电介质64上形成栅极电极66。栅极电极66可以包括：多个堆叠件层，其可以形成为共形层；以及填充金属区，其填充沟槽62的未被多个堆叠件层填充的其余部分。堆叠件层可以包括阻挡层、阻挡层上方的功函层、以及功函层上方的一层或者多层金属覆盖层。填充金属区可以通过钨、钴等形成。根据可替代实施例，可以不形成阻挡层，覆盖层可以完全充满沟槽，不形成填充金属区。
图10示出了根据一些实施例的自对准硬掩模70的形成。在图38所示的工艺流程400中，相应的工艺示出为工艺420。硬掩模70的形成可以包括实施蚀刻工艺，以使替换栅极堆叠件68凹进，从而在栅极间隔件46之间形成凹槽，用介电材料填充凹槽，然后实施诸如CMP工艺或者机械研磨工艺的平坦化工艺，以去除介电材料的多余部分。硬掩模70可以通过氮化硅、氧氮化硅、氧碳氮化硅等形成。
图11示出了源极/漏极接触插塞72的形成。在图38所示的工艺流程 400中，相应的工艺示出为工艺422。源极/漏极接触插塞72的形成包括蚀刻ILD 60，以暴露出CESL 58的下面的部分，然后蚀刻CESL 58的暴露部分以露出源极/漏极区54。在随后的工艺中，沉积金属层，并且金属层延伸到接触开口中。金属层可以通过Ti、Co、Ni、NiCo、Pt、Ni(Pt)、Ir、 Pt(Ir)、Er、Yb、Pd、Rh等或其合金形成，或者可以包括、Co、Ni、NiCo、 Pt、Ni(Pt)、Ir、Pt(Ir)、Er、Yb、Pd、Rh等或其合金。可以形成金属氮化物覆盖层。然后实施退火工艺，以使金属层与源极/漏极区54的顶部发生反应，以形成硅化物区74。接下来，或者保留先前形成的金属氮化物层不去除，或者去除先前形成的金属氮化物层，然后沉积新的金属氮化物层(例如氮化钛层)。金属氮化物层可以称为阻挡层，并且示出为阻挡层 72A。然后将诸如W、Co、Ru、Ir、Ni、Os、Rh、Al、Mo、其合金等的填充金属材料72B填充到接触开口中，随后进行平坦化工艺以去除多余的材料，从而获得源极/漏极接触插塞72。阻挡层72A和填充金属材料72B的沉积方法可以包括CVD、PVD、化学沉积(ELD)、电化学镀(ECP)、或者ALD。由此形成FinFET 75，其可以作为一个FinFET而并联连接。
根据本发明的一些实施例，例如，当填充金属材料72B包括钴时，源极/漏极接触插塞72可以稍微凹进，并且诸如钨的另一种金属可以选择性地沉积在凹进的源极/漏极接触插塞72上。当随后的通孔88(图20A)包括与钴不相容的钌、从而钨或者类似材料用作缓冲剂时，可以实施此操作。
图12、图13、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图20A、以及图20B示出了根据一些实施例的通孔的形成中的中间阶段的立体图和截面图。通孔形成在源极/漏极接触插塞72上方并且落在其上。
参考图12，形成蚀刻停止层76。根据本发明的一些实施例，蚀刻停止层76通过介电材料形成，该介电材料可以包括氮化硅、氧化铝等。蚀刻停止层76的厚度T1可以在约1nm和约5nm之间的范围内。在蚀刻停止层 76上方沉积介电层78。在图38所示的工艺流程400中，用于形成蚀刻停止层76和介电层的工艺示出为工艺424。根据一些实施例，介电层78通过低k介电材料形成，低k介电材料可以是氧化硅基介电材料，其可以通过氧化硅、PSG、BSG、BPSG、氟掺杂的硅酸盐玻璃(FSG)、含碳的低 k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等形成，或者可以包括氧化硅、PSG、BSG、BPSG、氟掺杂的硅酸盐玻璃(FSG)、含碳的低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ) 等。介电层78的厚度T2可以在约10nm和约150nm之间的范围内。
参考图13，通过穿过介电层78和蚀刻停止层76进行蚀刻，形成通孔开口84。通孔开口84包括下部84A和上部84B，下部84A宽于相应的上部84B。在图14A、图14B、图15A、图15B、图16A、以及图16B中示出了根据一些示例实施例的用于形成通孔开口84的工艺。在随后的附图中，当附图标记中包含数字后跟字母“A”时，该图表示从图13中的参考截面A-A获得的截面图，该截面图也称为X-切割(X-Cut)截面图，因为切割是平行于图13中的X方向(包括+X方向和-X方向)进行的。当附图标记中包含数字后跟字母“B”时，该图表示从图13中的参考截面B-B获得的截面图，该截面图也称为Y-切割(Y-Cut)截面图，因为切割是平行于图 13中的Y方向(包括+Y方向和-Y方向)进行的。X方向和Y方向也在随后讨论的图中示出。
图14A和图14B示出了用以蚀刻穿过介电层78和蚀刻停止层76、从而形成开口84的第一蚀刻工艺83。在图38所示的工艺流程400中，相应的工艺示出为工艺426。第一蚀刻工艺是各向异性蚀刻工艺，并且可以是干蚀刻工艺。形成诸如图案化的光刻胶的蚀刻掩模82，以限定开口84。可以使用第一蚀刻气体来实施第一蚀刻工艺，以蚀刻穿过介电层78，并且在蚀刻停止层76上停止。然后改变蚀刻气体，以蚀刻穿过蚀刻停止层76。根据介电层78和蚀刻停止层76的材料选择蚀刻气体。例如，可以使用NF3和NH3的混合气体、HF和NH3的混合气体等来蚀刻介电层78。可以使用 CF4、O2和N2的混合气体、NF3和O2的混合气体、SF6和O2的混合气体等来对蚀刻停止层76进行蚀刻。在对蚀刻停止层76进行蚀刻之后，可以通过实施清洁工艺，去除在蚀刻工艺中产生的聚合物。可以使用氧气(O2)、或者H2和N2的混合物实施清洁工艺，并产生等离子体，然后使用去离子水进行湿式清洁工艺。清洁工艺可能导致开口84的蚀刻，使得开口84略微向下延伸到源极/漏极接触插塞72中。
在第一蚀刻工艺之后，可以去除蚀刻掩模82。在第一蚀刻工艺中形成的开口84可以具有笔直的边缘，该笔直的边缘可以是垂直的或者基本上垂直的，例如，倾斜角α在约88度和90度之间的范围内。
接下来，如图15B所示，实施倾斜注入87。在图38所示的工艺流程 400中，相应的工艺示出为工艺428。在图15B所示的结构的平面图中，利用与Y方向平行(与源极到漏极方向平行)的组成部分实施倾斜注入87。倾斜注入87包括向+Y方向倾斜的第一注入和向-Y方向倾斜的第二注入。选择倾斜角β，以确保注入到蚀刻停止层76的侧壁，并且介电层78不会产生阻挡。根据一些实施例，倾斜角β在约40度和约75度之间的范围内。现在包括注入元素的介电层78和刻蚀停止层76的注入部分，分别称为注入部分78’和注入部分76’。选择注入元素，以使得在随后实施的第二蚀刻工艺中，不会蚀刻注入部分78’和注入部分76’。根据一些实施例，注入硅、锗、碳、硼、氧、或其组合，并且根据蚀刻停止层76的材料选择具体的元素。例如，当蚀刻停止层76通过氮化硅形成或者包括氮化硅时，注入元素包括氧、碳、硅、硼、磷、或其组合。当蚀刻停止层76通过氧化铝形成时，注入元素包括例如氮气(使用N2气体)。根据一些示例实施例，以约0.5KeV 至约5KeV的能量注入硅，剂量在约1E15/cm2至约5E15/cm2之间的范围内。在注入之后，在注入部分78’和注入部分76’中的注入元素的原子百分比可以在约10％和约50％之间的范围内。
倾斜注入87不具有平行于X方向(在平面图中)的组成部分，并且可能没有倾斜注入平行于除X方向和Y方向以外的其他方向。因此，在如图 15A所示的截面图中，注入87看起来是垂直的。结果，如图15A所示，在蚀刻停止层76和介电层78的所示侧壁上未形成注入部分。
在注入之后，如图16A和图16B所示，实施第二蚀刻工艺85。在图 38所示的工艺流程400中，相应的工艺示出为工艺430。第二蚀刻工艺包括各向同性组成部分，并且可以包括或者可以不包括各向异性组成部分。当同时存在各向异性组成部分和各向同性组成部分时，主要效应是各向同性。第二蚀刻工艺可以包括干蚀刻工艺或者湿蚀刻工艺。选择蚀刻化学品，以对蚀刻停止层76的未注入部分进行蚀刻，而不会对注入部分76’、注入部分78’、以及介电层78的未注入部分进行蚀刻。例如，当蚀刻停止层76 通过氮化硅形成时，并且当使用湿蚀刻时，蚀刻化学品可以包括磷酸溶液 (H3PO4：H2O)。磷酸溶液的温度可以在约135℃和约155℃之间的范围内。根据一些实施例，其中蚀刻停止层76通过氮化硅形成，并且当使用干蚀刻时，蚀刻气体可以包括CF 4和H 2的混合物，并且产生等离子体。根据一些实施例，其中蚀刻停止层76通过氧化铝形成，并且当使用湿蚀刻时，蚀刻化学品可以包括氨溶液(NH4OH：H2O2：H2O)，其包括溶解在过氧化氢和水中的氨。
参考图16A，在第二蚀刻工艺85中，对蚀刻停止层76的未注入部分进行蚀刻，因此，蚀刻停止层76中的开口84的下部84A扩展到宽于介电层78中的相应的上部84B。如图16B所示，扩展是沿着X方向，而不是沿着Y方向，因为注入部分76’阻止了扩展。根据一些实施例，通孔上部 88B的长度L1’可以在约10nm和约18nm之间的范围内。通孔底部88A的长度L1可以在约12nm和约20nm之间的范围内，也可以等于导电通孔88 和源极/漏极接触插塞72之间的界面的宽度。扩展量(L1-L1’)可以在约 2nm和约10nm之间的范围内。扩展比(L1-L1’)/L1’不能太大也不能太小，其反映出底部88A扩展超过上部88B的程度。当扩展比(L1-L1’)/L1’太大时，通孔88也可能沿着Y方向扩展，通孔88就可能存在与栅极接触插塞电短路(泄漏)的风险。当扩展比太小时，无法达到减小接触电阻的目的。根据一些实施例，扩展比(L1-L1’)/L1’在约0.2和约0.5之间的范围内。如图16B所示，在第二蚀刻工艺85中，由于注入部分76’和注入部分78’的保护，开口84未沿着Y方向扩展。
在第二蚀刻工艺85之后，可以例如使用诸如氢气、氩气、WF6、和/ 或类似的工艺气体来实施预清洁工艺。
参考图17A和图17B，将金属材料86填充到如图16A和图16B所示的开口84中。在图38所示的工艺流程400中，相应的工艺示出为工艺432。根据一些实施例，金属材料86包括诸如Ru、Co、Ni、Cu、Al、Pt、Mo、 W、Al、Ir、Os、或其组合的金属。使用自下而上的沉积工艺来沉积金属材料86，该工艺可以使用热化学气相沉积(CVD)工艺来实施。晶圆10的温度可以在200℃和约400℃之间的范围内。可以使用WF6和H2作为工艺气体(当要沉积钨时)实施自下而上的沉积工艺，或者在采用其他材料时使用其他工艺气体。利用自下而上的沉积，可以填充开口84而其中不产生气隙。沉积方法还可以包括CVD、ALD、PVD、ECP、ELD等。
根据一些实施例，可以在约50℃和约500℃之间的温度范围内实施金属材料86的沉积，载气包括氩气或者氮气，流速为约10sccm至约500sccm。根据一些实施例，可以添加诸如含金属的前体、H2、O2、NH3等反应气体，其流速为约10sccm至约500sccm，并且压力在约0.00001Torr和约10Torr 之间的范围内。
根据一些实施例，金属材料86通过均质材料形成，并且不包括阻挡层。根据可替代实施例，金属材料86通过均质材料形成，并且在沉积金属材料 86之前形成保形的阻挡层(未示出)。保形的阻挡层可以通过钛、氮化钛、钽、氮化钽等形成。
图18A和图18B示出了用于去除金属材料86的多余部分的平坦化工艺，并且因此形成了导电通孔88。在图38所示的工艺流程400中，相应的工艺示出为工艺434。导电通孔88包括延伸到蚀刻停止层76中的底(扩展)部88A，和位于介电层78中的上部88B。在图18A所示的截面图中，通孔底部88A横向延伸超过相应的上面的上部88A。如图18A所示的截面图中不存在注入部分76’和注入部分78’。或者说，在图18A的截面图中基本上不形成注入部分(76’/78’)，例如，蚀刻停止层76和介电层78的侧壁部分中的注入元素的原子百分比低于约5％或者约2％。在图18B中，通孔底部88A未横向延伸超过相应的上面的上部88B。通孔底部88A的侧壁和上部88B的侧壁形成从介电层78延伸到蚀刻停止层76的连续的笔直侧壁。因此，图18B中所示的导电通孔88的部分与蚀刻停止层76的注入部分76’和介电层78的注入部分78’接触，而图18A中所示的导电通孔88的部分与介电层78和蚀刻停止层76的未注入部分接触。
图19示出了导电通孔88和下面的源极/漏极接触插塞72的平面(顶视)图。图中示出了底部88A沿着+X方向和-X方向横向扩展，该+X方向和-X方向是源极/漏极接触插塞72的长度方向。沿着+Y方向和-Y方向，底部88A未扩展超过上部88B。+Y方向和-Y方向朝向相邻的栅极接触插塞94(如图36和图37所示)。因此，沿着+Y方向和-Y方向限制导电通孔88的扩展可以防止导电通孔88与相邻的栅极接触插塞94电短路。另一方面，沿着+X方向和-X方向扩展导电通孔88的尺寸可以增加导电通孔88 与源极/漏极接触插塞72之间的接触面积，并因此实现所期望的接触电阻的减小。根据一些实施例，在平面图中，沿着+Y方向和-Y方向，导电通孔88未延伸超过源极/漏极接触插塞72的边缘72’。
根据一些实施例，在平面图中，上部88B的尺寸为非细长形，例如，长度L1’和宽度W1’彼此相等，或者基本彼此相等。在整个说明书中，除非另有说明，否则当称第一尺寸为基本等于第二尺寸时，第一尺寸和第二尺寸之间的差值小于第一尺寸的约百分之五，也小于第二尺寸的约百分之五。底部88A为细长形，长度L1和宽度W1具有的比值L1/W1大于1.0，并且大于约1.05。比值L1/W1可以在约1.2和约2之间的范围内。图19还示意性地示出了蚀刻停止层76的注入部分76’和介电层78的注入部分78’。
图33示出了导电通孔88和源极/漏极接触插塞72的立体图。根据一些实施例，源极/漏极接触插塞72的宽度WMD在约12nm和约20nm之间的范围内。通孔88的高度Hvia可以在约10nm和约100nm之间的范围内。源极/漏极接触插塞72的纵横比(即比值HMD/WMD)可以在约5和30之间的范围内，其中HMD为源极/漏极接触插塞72的高度。导电通孔88的纵横比Hvia/L1’可以在约2和15之间的范围内。比值Hexp/Hvia可以在约0.03 和约0.2之间的范围内，其中Hexp为通孔底部88A的高度。
图20A和图20B示出了金属线90和介电层92的截面图。金属线90 可以包括阻挡层90A和金属材料90B。阻挡层90A可以通过Ti、TiN、Ta、 TaN等形成，金属材料90B可以通过铜、铜合金等形成。金属线90的形成可以采用镶嵌工艺。介电层92可以是金属层间电介质(IMD)，并且可以通过低k介电材料形成。
图21A和图21B至图25A和图25B示出了根据本发明的可替代实施例的通孔88的形成中的中间阶段的截面图。除非另有说明，否则这些实施例中的组件的材料和形成工艺与在图14A和图14B至图20A和图20B所示的前述实施例中由相似的附图标记表示的相似组件基本相同。因此，可以在前述实施例的讨论中找到图21A和图21B至图25A和图25B(以及图27A和图27B至图30A和图30B)中所示的关于组件的形成工艺和材料的细节。这些实施例的初始步骤与图1-图6、图7A、图7B、以及图8-图12 所示的基本相同。
图21A和图21B至图25A和图25B所示的实施例与图14A和图14B 至图20A和图20B所示的实施例相似，不同之处在于，未实施如图15A和图15B所示的注入工艺87，因此通孔底部88A沿着X方向和Y方向都扩展。参考图21A和图21B，沉积介电层78和蚀刻停止层76。然后在第一蚀刻工艺83中蚀刻介电层78和蚀刻停止层76，以露出源极/漏极接触插塞 72。蚀刻是各向异性的。接下来，如图22A和图22B所示，实施第二蚀刻工艺85。第一蚀刻工艺可以与图14A和图14B所示的第一蚀刻工艺83相似或者相同，第二蚀刻工艺可以与图16A和图16B所示的第二蚀刻工艺85 相似或者相同。因此，在此不再重复第一蚀刻工艺和第二蚀刻工艺的细节。由于未实施注入，因此没有注入部分76’沿着Y方向阻止蚀刻停止层76的蚀刻。因此，如图22A和图22B所示，下部84A沿着X方向和Y方向都扩展超过上部84B的边缘。
接下来，如图23A和图23B所示，用金属材料86填充开口84，然后进行平坦化工艺以去除金属材料86的多余部分，如图24A和图24B所示。由此形成通孔88。图25A和图25B示出了其中例如使用镶嵌工艺的介电层 92和金属线90的形成。
图26示出了通孔88的平面图。根据本发明的一些实施例，通孔88的上部88B具有长度L1’和宽度W1’，该长度L1’和宽度W1’小于相应的底部 88A的长度L1和宽度W1。宽度W1也等于、基本等于、或者小于下面的源极/漏极接触插塞72的宽度WMD。当宽度W1等于或者基本等于源极/漏极接触插塞72的宽度WMD时，接触面积为最大化，却不会增加与栅极接触插塞短路的风险。
长度L1可以等于或者基本等于宽度W1，长度L1’可以等于或者基本等于宽度W1’。如图26所示，在平面图中，底部88A可以沿着所有方向扩展超过上部88B。图34示意性地示出了对应于图26的通孔88和源极/漏极接触插塞72的立体图。
图27A和图27B至图30A和图30B示出了根据可替代实施例的通孔 88的形成。这些实施例与前述附图中所示的实施例相似，不同之处在于，通孔88的顶部也扩展，使得通孔88与上面的金属线90之间的接触面积也增加。另外，在一些示出的实施例中，未示出注入工艺(图15B)，而根据可替代实施例，也可以实施注入工艺。
参考图27A和图27B，形成蚀刻停止层76和介电层78。此外，在介电层78上方形成介电层79。介电层79的材料可以具有与蚀刻停止层76 的材料相似的特性，从而当在第二蚀刻工艺中对蚀刻停止层76进行蚀刻时，也对介电层79进行蚀刻。介电层79的材料可以选自蚀刻停止层76的相同候选材料组，可以与蚀刻停止层76的材料相同或者不同。
图27A和图27B进一步示出了用于形成通孔开口84的第一蚀刻工艺 83，该通孔开口穿过介电层79、介电层78、以及蚀刻停止层76。接下来，如图28A和图28B所示，实施第二蚀刻工艺85，以扩展蚀刻停止层76中的开口84的部分。此外，由于介电层79具有与蚀刻停止层76相似的蚀刻特性，因此介电层79中的开口84的部分84C也横向扩展。在第一蚀刻工艺83和第二蚀刻工艺85之间，可以实施或者可以不实施注入工艺(参考图15A和图15B)。当不实施注入时，如图28B所示，开口部分84C沿着 Y方向横向扩展。当实施注入时，蚀刻停止层76、介电层78、以及介电层 79将具有注入部分76′、注入部分78′、以及注入部分79′，如图27B中用虚线所示。注入部分76′、注入部分78′、以及注入部分79′将防止开口84 沿着Y方向横向扩展。在Y-切割中所得的开口84将类似于图27B所示。
接下来，如图29A和图29B所示，沉积金属材料86，以填充开口84，然后进行平坦化工艺，以去除金属材料86的多余部分，如图30A和图30B 所示。由此形成通孔88。通孔88还包括顶部88C，并且底部88A和顶部 88C都横向扩展超过上部(也称为中部)88B。根据一些实施例，横向扩展比(L4-L3)/L3可以在约0.3和约1.2之间的范围内，其中长度L3是中部 88B的顶部长度，长度L4是顶部88C的顶部长度。图30A和图30B还示出了其中例如使用镶嵌工艺的介电层92和金属线90的形成。
图31示出了在第一蚀刻工艺和第二蚀刻工艺之间未实施注入时的通孔88的平面图。图31示意性地示出了当不实施注入时，顶部88C和底部 88A都沿着所有横向方向横向扩展超过中部88B的边缘。底部88A、中部 88B和顶部88C的顶视图可以是长度等于相应宽度的圆形。
图32示出了在第一蚀刻工艺和第二蚀刻工艺之间实施注入(如图15A 和图15B所示)时的通孔88的平面图。图32示意性地示出了顶部88C和底部88A都沿着X方向扩展超过中部88B的相应边缘，并且未沿着Y方向扩展。图35示意性地示出了图32中所示的通孔88和对应于的通孔88 的源极/漏极接触插塞72的立体图。
图36和图37示意性地示出了根据一些实施例的栅极接触插塞94以及其与通孔88和其他特征的关系。例如，如图36所示，在ILD 60上方形成 ILD 96，并且源极/漏极接触插塞72穿过ILD60和ILD96。根据可替代实施例，如图37所示，源极/漏极接触插塞72形成于ILD60中，而如图36 所示的ILD 96未形成于图37中。
本发明的实施例具有一些有利特征。通过扩展通孔的底部，可以增加通孔和下面的诸如源极/漏极接触插塞的导电部件之间的接触面积，并且因此减小了接触电阻。通过扩展通孔的顶部，可以增加通孔和上面的诸如金属线的导电部件之间的接触面积，以减小接触电阻。在长度和宽度小于10 nm的通孔中，减小接触电阻的效果非常明显。
根据本发明的一些实施例，一种结构包括：晶体管，该晶体管包括第一源极/漏极区；源极/漏极接触插塞，该源极/漏极接触插塞位于第一源极/ 漏极区上方，并且与第一源极/漏极区电连接；以及通孔，该通孔位于源极 /漏极接触插塞上方，并且与源极/漏极接触插塞接触；通孔包括：底部，该底部具有第一长度；以及上部，该上部具有第二长度，其中，第一长度大于第二长度，并且沿着平行于源极/漏极接触插塞的顶面的第一方向测量第一长度和第二长度。在一个实施例中，晶体管还包括：栅极堆叠件；以及第二源极/漏极区；其中，第一源极/漏极区和第二源极/漏极区位于栅极堆叠件的相对侧上，并且第一方向垂直于从第一源极/漏极区指向第二源极/ 漏极区的方向。在一个实施例中，底部具有第一宽度，上部具有小于第一宽度的第二宽度，并且沿着垂直于第一方向的第二方向测量第一宽度和第二宽度。在一个实施例中，底部具有第一宽度，上部具有基本等于第一宽度的第二宽度，并且沿着垂直于第一方向的第二方向测量第一宽度和第二宽度。在一个实施例中，该结构还包括：蚀刻停止层，其中，通孔的底部位于蚀刻停止层中；以及介电层，该介电层位于蚀刻停止层的上方，其中，通孔的上部位于介电层中。在一个实施例中，通孔还包括顶部，该顶部横向延伸超过上部，并且其中，通孔的从上部到顶部的长度发生突变。在一个实施例中，该结构还包括：蚀刻停止层，其中，底部位于蚀刻停止层中；第一介电层，该第一介电层位于蚀刻停止层上方，其中，上部位于第一介电层中；以及第二介电层，该第二介电层位于第一介电层上方，其中，顶部位于第二介电层中。在一个实施例中，上部具有基本笔直和垂直的侧壁，并且底部横向延伸超过基本笔直和垂直的侧壁。
根据本发明的一些实施例，一种结构包括：第一导电部件，其中，在平面图中，第一导电部件具有沿着第一方向的第一长度，和沿着垂直于第一方向的第二方向的第一宽度，并且第一宽度小于第一长度；以及导电通孔，该导电通孔位于第一导电部件上方，并且与第一导电部件接触；其中，导电通孔包括：底部，其中，该底部为细长形，具有沿着第一方向测量的第二长度，和沿着第二方向测量的第二宽度，第二宽度小于第二长度；以及上部，该上部位于底部上方，并且连接至底部，其中，上部具有沿着第一方向测量的第三长度，和沿着第二方向测量的第三宽度，第三长度基本等于第三宽度。在一个实施例中，导电通孔的底部和上部包括相同的均质材料。在一个实施例中，上部具有笔直的侧壁。在一个实施例中，第二长度比第三长度大某一差值，并且该差值与第一长度的比值在约0.2和约0.5 之间的范围内。在一个实施例中，该结构还包括：蚀刻停止层，其中，底部位于蚀刻停止层中；以及介电层，该介电层位于蚀刻停止层上方，其中，上部位于介电层中。在一个实施例中，导电通孔还包括顶部，该顶部位于上部上方，并且连接至上部，其中，在平面图中，顶部为细长形。
根据本发明的一些实施例，一种方法包括：在第一导电部件上方沉积第一介电层；在第一介电层上方沉积第二介电层；实施第一蚀刻工艺以蚀刻穿过第一介电层和第二介电层并且形成开口，其中，开口包括：底部，该底部位于第一介电层中；以及上部，该上部位于第二介电层中；实施第二蚀刻工艺以使底部扩展到超过上部的边缘；以及将导电材料填充到开口中以形成第二导电部件。在一个实施例中，第一蚀刻工艺包括各向异性蚀刻工艺，第二蚀刻工艺包括各向同性蚀刻工艺。在一个实施例中，在第二蚀刻工艺中，开口的底部沿着平行于第一介电层的主顶面的所有方向扩展。在一个实施例中，在第二蚀刻工艺中，开口的底部沿着第一方向扩展，并且未沿着垂直于第一方向的第二方向扩展，其中，第一方向和第二方向平行于第一介电层的主顶面。在一个实施例中，该方法还包括在第一蚀刻工艺之后和第二蚀刻工艺之前，实施倾斜注入，以注入第一介电层和第二介电层的侧壁部分，其中，侧壁部分面对开口。在一个实施例中，在第二蚀刻工艺中基本未蚀刻侧壁部分。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体结构，包括：
晶体管，包括第一源极/漏极区；
源极/漏极接触插塞，位于所述第一源极/漏极区上方，并且与所述第一源极/漏极区电连接；以及
通孔，位于所述源极/漏极接触插塞上方，并且与所述源极/漏极接触插塞接触，所述通孔包括：
底部，具有第一长度；以及
上部，具有第二长度，其中，所述第一长度大于所述第二长度，并且沿着平行于所述源极/漏极接触插塞的顶面的第一方向测量所述第一长度和所述第二长度。
2.根据权利要求1所述的半导体结构，其中，所述晶体管还包括：
栅极堆叠件；以及
第二源极/漏极区，其中，所述第一源极/漏极区和所述第二源极/漏极区位于所述栅极堆叠件的相对侧上，并且所述第一方向垂直于从所述第一源极/漏极区指向所述第二源极/漏极区的方向。
3.根据权利要求1所述的半导体结构，其中，所述底部具有第一宽度，所述上部具有小于所述第一宽度的第二宽度，并且沿着垂直于所述第一方向的第二方向测量所述第一宽度和所述第二宽度。
4.根据权利要求1所述的半导体结构，其中，所述底部具有第一宽度，所述上部具有基本等于所述第一宽度的第二宽度，并且沿着垂直于所述第一方向的第二方向测量所述第一宽度和所述第二宽度。
5.根据权利要求1所述的半导体结构，还包括：
蚀刻停止层，其中，所述通孔的所述底部位于所述蚀刻停止层中；以及
介电层，位于所述蚀刻停止层的上方，其中，所述通孔的所述上部位于所述介电层中。
6.根据权利要求1所述的半导体结构，其中，所述通孔还包括横向延伸超过所述上部的顶部，并且其中，所述通孔的从所述上部到所述顶部的长度发生突变。
7.根据权利要求6所述的半导体结构，还包括：
蚀刻停止层，其中，所述底部位于所述蚀刻停止层中；
第一介电层，位于所述蚀刻停止层上方，其中，所述上部位于所述第一介电层中；以及
第二介电层，位于所述第一介电层上方，其中，所述顶部位于所述第二介电层中。
8.根据权利要求1所述的半导体结构，其中，所述上部具有基本笔直和垂直的侧壁，并且所述底部横向延伸超过所述基本笔直和垂直的侧壁。
9.一种半导体结构，包括：
第一导电部件，其中，在平面图中，所述第一导电部件具有沿着第一方向的第一长度，和沿着垂直于所述第一方向的第二方向的第一宽度，并且所述第一宽度小于所述第一长度；以及
导电通孔，位于所述第一导电部件上方，并且与所述第一导电部件接触，其中，所述导电通孔包括：
底部，其中，所述底部为细长形，具有沿着所述第一方向测量的第二长度，和沿着所述第二方向测量的第二宽度，所述第二宽度小于所述第二长度；以及
上部，位于所述底部上方，并且连接至所述底部，其中，所述上部具有沿着所述第一方向测量的第三长度，和沿着所述第二方向测量的第三宽度，所述第三长度基本等于所述第三宽度。
10.一种形成半导体结构的方法，包括：
在第一导电部件上方沉积第一介电层；
在所述第一介电层上方沉积第二介电层；
实施第一蚀刻工艺以蚀刻穿过所述第一介电层和所述第二介电层并且形成开口，其中，所述开口包括：
底部，位于所述第一介电层中；以及
上部，位于所述第二介电层中；
实施第二蚀刻工艺以使所述底部扩展到超过所述上部的边缘；以及
将导电材料填充到所述开口中以形成第二导电部件。
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