DE112019001173T5 - Halbleiter und bildgebungseinheit - Google Patents

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Takashi Yokoyama
Mikio Oka
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Abstract

Es wird eine Halbleitervorrichtung mit einer Struktur bereitgestellt, die sich für eine hohe Integration eignet. Die Halbleitervorrichtung weist Folgendes auf: einen Transistor mit einem Gate-Teil, einer ersten Diffusionsschicht und einer zweiten Diffusionsschicht; einen ersten leitenden Teil; einen zweiten leitenden Teil, der von dem ersten leitenden Teil elektrisch isoliert ist; ein erstes Speicherelement, das sich zwischen der ersten Diffusionsschicht und dem ersten leitenden Teil befindet und mit der ersten Diffusionsschicht und dem ersten leitenden Teil elektrisch verbunden ist; und ein zweites Speicherelement, das sich zwischen der zweiten Diffusionsschicht und dem zweiten leitenden Teil befindet und mit der zweiten Diffusionsschicht und dem zweiten leitenden Teil elektrisch verbunden ist.

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft eine Halbleitervorrichtung, die einen Transistor und ein Speicherelement beinhaltet, und eine Bildgebungseinheit, die die Halbleitervorrichtung beinhaltet.
  • Stand der Technik
  • Bei einer Halbleiter-IC (IC, integrated circuit - integrierte Schaltung), die einen CMOS-Transistor (CMOS, Complementary Metal Oxide Semiconductor - Komplementär-Metalloxidhalbleiter) beinhaltet, sind eine höhere Integration und eine höhere Betriebsgeschwindigkeit davon untersucht worden. In den letzten Jahren ist hinsichtlich eines geringeren Leistungsverbrauchs der Wechsel von einem flüchtigen Speicher zu einem nichtflüchtigen Speicher untersucht worden, und beispielsweise ist die Entwicklung eines MRAM (Magnetoresistive Random Access Memory - magnetoresistiver Direktzugriffsspeicher) gefördert worden (siehe zum Beispiel PTL 1).
  • Liste der Anführungen
  • Patentliteratur
  • PTL 1: internationale Veröffentlichung, Nr. WO 2007/066407
  • Kurzfassung der Erfindung
  • Es sei angemerkt, dass erwartet wird, dass eine Halbleitervorrichtung, die solch eine Halbleiter-IC beinhaltet, höher integriert ist. Daher ist es wünschenswert, eine Halbleitervorrichtung, die eine Struktur aufweist, welche für eine höhere Integration geeignet ist, und eine in der Halbleitervorrichtung enthaltene Bildgebungseinheit bereitzustellen.
  • Eine Halbleitervorrichtung als eine Ausführungsform der vorliegenden Offenbarung beinhaltet: einen Transistor, der einen Gate-Abschnitt, einen Source-Abschnitt und einen Drain-Abschnitt beinhaltet; einen ersten elektrisch leitenden Abschnitt; einen zweiten elektrisch leitenden Abschnitt, der von dem ersten elektrisch leitenden Abschnitt elektrisch isoliert ist; ein erstes Speicherelement, das sich zwischen dem Source-Abschnitt und dem ersten elektrisch leitenden Abschnitt befindet und sowohl mit dem Source-Abschnitt als auch dem ersten elektrisch leitenden Abschnitt elektrisch gekoppelt ist; und ein zweites Speicherelement, das sich zwischen dem Drain-Abschnitt und dem zweiten elektrisch leitenden Abschnitt befindet und sowohl mit dem Drain-Abschnitt als auch mit dem zweiten elektrisch leitenden Abschnitt elektrisch gekoppelt ist. Des Weiteren beinhaltet eine Bildgebungseinheit als eine Ausführungsform der vorliegenden Offenbarung die oben beschriebene Halbleitervorrichtung.
  • Bei der Halbleitervorrichtung und der Bildgebungseinheit als die Ausführungsformen der vorliegenden Offenbarung ist das erste Speicherelement mit dem Source-Abschnitt des Transistors gekoppelt, und das zweite Speicherelement ist mit dem Drain-Abschnitt des Transistors gekoppelt. Somit ist die gesamte Belegungsfläche kleiner als in einem Fall, in dem sowohl das erste Speicherelement als auch das zweite Speicherelement mit beispielsweise dem Source-Abschnitt gekoppelt sind.
  • Die Halbleitervorrichtung und die Bildgebungseinheit als die Ausführungsformen der vorliegenden Offenbarung sind für eine höhere Integration geeignet. Es sei angemerkt, dass die Wirkungen der vorliegenden Offenbarung nicht darauf beschränkt sind und jegliche der nachfolgend beschriebenen Wirkungen sein können.
  • Figurenliste
    • [1A] 1A ist eine Querschnittsdarstellung, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [1B] 1B ist ein planares Diagramm, das das Konfigurationsbeispiel für die in 1A veranschaulichte Halbleitervorrichtung veranschaulicht.
    • [1C] 1C ist ein weiteres planares Diagramm, das das Konfigurationsbeispiel für die in 1A veranschaulichte Halbleitervorrichtung veranschaulicht.
    • [1D] 1D ist ein Schaltbild der in 1A veranschaulichten Halbleitervorrichtung.
    • [2] 2 ist eine Querschnittsdarstellung, die ein Beispiel für eine Konfiguration eines Speicherabschnitts eines in 1A veranschaulichten Speicherelements veranschaulicht.
    • [3] 3 ist eine Querschnittsdarstellung, die ein Beispiel für eine Konfiguration jeder Schicht des in 2 veranschaulichten Speicherabschnitts veranschaulicht.
    • [4A] 4A ist ein erläuterndes Diagramm, das ein Verfahren zum Schreiben erster Informationen in ein erstes Speicherelement der in 1A veranschaulichten Halbleitervorrichtung beschreibt.
    • [4B] 4B ist ein erläuterndes Diagramm, das ein Verfahren zum Schreiben zweiter Informationen in das erste Speicherelement der in 1A veranschaulichten Halbleitervorrichtung beschreibt.
    • [4C] 4C ist ein erläuterndes Diagramm, das ein Verfahren zum Schreiben der ersten Informationen in ein zweites Speicherelement der in 1A veranschaulichten Halbleitervorrichtung beschreibt.
    • [4D] 4D ist ein erläuterndes Diagramm, das ein Verfahren zum Schreiben der zweiten Informationen in das zweite Speicherelement der in 1A veranschaulichten Halbleitervorrichtung beschreibt.
    • [5A] 5A ist eine Querschnittsdarstellung, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [5B] 5B ist ein planares Diagramm, das das Konfigurationsbeispiel für die in 5A veranschaulichte Halbleitervorrichtung veranschaulicht.
    • [5C] 5C ist ein anderes planares Diagramm, das das Konfigurationsbeispiel für die in 5A veranschaulichte Halbleitervorrichtung veranschaulicht.
    • [6A] 6A ist ein perspektivisches Diagramm, das ein Konfigurationsbeispiel für eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [6B] 6B ist eine Querschnittsdarstellung, die das Konfigurationsbeispiel für die in 6A veranschaulichte Halbleitervorrichtung veranschaulicht.
    • [6C] 6C ist eine Querschnittsdarstellung, die ein Modifikationsbeispiel für die in 6A veranschaulichte Halbleitervorrichtung veranschaulicht.
    • [7A] 7A ist ein perspektivisches Diagramm, das eine die Halbleitervorrichtung der vorliegenden Offenbarung enthaltende Bildgebungseinheit als ein Anwendungsbeispiel veranschaulicht.
    • [7B] 7B ist eine Querschnittsdarstellung, die ein Konfigurationsbeispiel für die in 7A veranschaulichte Bildgebungseinheit veranschaulicht.
    • [8A] 8A ist eine Querschnittsdarstellung, die ein Konfigurationsbeispiel für eine Halbleitervorrichtung als ein Bezugsbeispiel veranschaulicht.
    • [8B] 8 B ist ein planares Diagramm, das die Halbleitervorrichtung als das in 8A veranschaulichte Bezugsbeispiel veranschaulicht.
    • [9A] 9A ist ein erläuterndes Diagramm, das ein Verfahren zum Schreiben der zweiten Informationen in ein erstes Speicherelement einer Halbleitervorrichtung als ein anderes Modifikationsbeispiel der vorliegenden Offenbarung beschreibt.
    • [9B] 9B ist ein erläuterndes Diagramm, das ein Verfahren zum Schreiben der ersten Informationen in das erste Speicherelement der Halbleitervorrichtung als das andere Modifikationsbeispiel der vorliegenden Offenbarung beschreibt.
  • Durchführungsweisen der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Es sei darauf hingewiesen, dass die Beschreibung in der folgenden Reihenfolge erfolgt.
    • 1. Erste Ausführungsform (Eine Halbleitervorrichtung, die zwei Speicherelemente auf einer Seite der hinteren Fläche eines Halbleitersubstrats beinhaltet)
    • 2. Zweite Ausführungsform (Eine Halbleitervorrichtung, die zwei Speicherelemente auf einer Seite der vorderen Fläche des Halbleitersubstrats beinhaltet)
    • 3. Dritte Ausführungsform (Eine Halbleitervorrichtung, die zwei Speicherelemente auf einer Seite der hinteren Fläche einer finnenförmigen Halbleiterschicht beinhaltet)
    • 4. Anwendungsbeispiel (Eine Bildgebungseinheit, die eine Halbleitervorrichtung und eine Sensorvorrichtung, die miteinander gebondet sind, beinhaltet)
    • 5. Weitere Modifikationsbeispiele
  • <Erste Ausführungsform>
  • [Konfiguration der Halbleitervorrichtung 1]
  • 1A veranschaulicht eine Querschnittskonfiguration einer Halbleitervorrichtung 1 als eine erste Ausführungsform der vorliegenden Offenbarung. Des Weiteren veranschaulichen sowohl 1B als auch 1C planare Konfigurationen der Halbleitervorrichtung 1. Es sei darauf hingewiesen, dass 1B eine planare Konfiguration der Halbleitervorrichtung 1 mit Blickrichtung von der Seite einer Hauptfläche 10A eines später zu beschreibenden Halbleitersubstrats 10 veranschaulicht und 1C eine planare Konfiguration der Halbleitervorrichtung 1 mit Blickrichtung von einer Seite der hinteren Fläche 10B des später zu beschreibenden Halbleitersubstrats 10 veranschaulicht. 1A entspricht einer Querschnittsansicht entlang einer Schnittlinie IA-IA, die jeweils in den 1B und 1C veranschaulicht ist, wie in Richtung der Pfeile gesehen. 1D ist ein Schaltbild der Halbleitervorrichtung 1.
  • Wie in den 1A bis 1D veranschaulicht ist, beinhaltet die Halbleitervorrichtung 1 einen Transistor 20, eine Bitleitung BL1 als einen ersten elektrisch leitenden Abschnitt, eine Bitleitung BL2 als einen zweiten elektrisch leitenden Abschnitt, der von der Bitleitung BL1 elektrisch isoliert ist, ein Speicherelement 30A als ein erstes Speicherelement und ein Speicherelement 30B als ein zweites Speicherelement. Der Transistor 20 beinhaltet eine Gate-Elektrode 21 als einen Gate-Abschnitt, eine Diffusionsschicht 22S als einen Source-Abschnitt und eine Diffusionsschicht 22D als einen Drain-Abschnitt. Das Speicherelement 30A befindet sich zwischen der Diffusionsschicht 22S und der Bitleitung BL1 und ist sowohl mit der Diffusionsschicht 22S als auch der Bitleitung BL1 elektrisch gekoppelt. Das Speicherelement 30B befindet sich zwischen der Diffusionsschicht 22D und der Bitleitung BL2 und ist sowohl mit der Diffusionsschicht 22D als auch der Bitleitung BL2 elektrisch gekoppelt. Des Weiteren beinhalten die Gate-Elektrode 21, die Bitleitung BL1 und die Bitleitung BL2 jeweils zum Beispiel ein gut elektrisch leitendes Material, wie zum Beispiel Kupfer (Cu) und erstrecken sich entlang einer y-Achsen-Richtung (siehe 1B).
  • Die Halbleitervorrichtung 1 beinhaltet ferner eine Selektionsleitung SL2 als einen dritten elektrisch leitenden Abschnitt und eine Selektionsleitung SL1 als einen vierten elektrisch leitenden Abschnitt. Die Selektionsleitung SL2 ist, wie von der Diffusionsschicht 22S aus gesehen, gegenüber dem Speicherelement 30A vorgesehen und ist mit der Diffusionsschicht 22S elektrisch gekoppelt. Die Selektionsleitung SL1 ist, wie von der Diffusionsschicht 22D aus gesehen, gegenüber dem Speicherelement 30B vorgesehen und ist mit der Diffusionsschicht 22D elektrisch gekoppelt. Des Weiteren beinhalten die Selektionsleitung SL2 und die Selektionsleitung SL1 zum Beispiel auch ein gut elektrisch leitendes Material, wie zum Beispiel Kupfer (Cu), und erstrecken sich entlang der y-Achsen-Richtung (siehe 1C) wie bei der Gate-Elektrode 21, der Bitleitung BL1 und der Bitleitung BL2.
  • Die Halbleitervorrichtung 1 ist zum Beispiel eine, bei der ein Mehrschichtverdrahtungsbildungsabschnitt 40, eine Zwischenschichtisolationsschicht 27, eine Zwischenschichtisolationsschicht 26, das Halbleitersubstrat 10 und eine Isolationsschicht 60 in dieser Reihenfolge auf einem Trägersubstrat 50 gestapelt sind. Der Transistor 20 ist in der Nähe der Hauptfläche (eine vordere Fläche) 10A des Halbleitersubstrats 10 vorgesehen. Das Speicherelement 30A und das Speicherelement 30B sind auf der Seite der hinteren Fläche 10B des Halbleitersubstrats 10 mit der zwischen dem Halbleitersubstrat 10 und den Speicherelementen 30A und 30B zwischengeordneten Isolationsschicht 60 vorgesehen. Es sei darauf hingewiesen, dass die auf dem Halbleitersubstrat 10 vorzusehende Anzahl der Transistoren 20 nicht besonders eingeschränkt ist. Die Anzahl der Transistoren 20 kann eins oder kann zwei oder mehr betragen.
  • Das Halbleitersubstrat 10 beinhaltet ein Elementgebiet R1, in dem ein Teil des Transistors 20 vorgesehen ist, und ein Isolationsgebiet R2, das das Elementgebiet R1 umgibt. In dem Isolationsgebiet R2 des Halbleitersubstrats 10 ist eine durch beispielsweise STI (Shallow Trench Isolation, flache Grabenisolation) gebildete Elementisolationsschicht 11 vorgesehen. Die Elementisolationsschicht 11 ist zum Beispiel eine Isolationsschicht, die einen Siliciumoxidfilm (SiO2) beinhaltet, und eine Fläche davon liegt in der Hauptfläche 10A des Halbleitersubstrats 10 frei.
  • Ein Teil des Halbleitersubstrats 10, der das Elementgebiet R1 einnimmt, beinhaltet zum Beispiel einkristallines Silicium mit einem Kanalgebiet und einem Paar der Diffusionsschichten 22S und 22D, die einen Teil des darauf gebildeten Transistors 20 bilden.
  • Die hintere Fläche 10B des Halbleitersubstrats 10 ist mit der Isolationsschicht 60 bedeckt. Die Speicherelemente 30A und 30B sind auf einer Fläche der Isolationsschicht 60 vorgesehen, die einer Fläche davon gegenüberliegt, die mit der hinteren Fläche 10B in Kontakt ist, das heißt auf einer oberen Fläche 60S der Isolationsschicht 60.
  • Das Elementgebiet R1 ist ferner mit einem Kontaktstopfen P1 als eine erste Verbindung und einem Kontaktstopfen P2 als eine zweite Verbindung, die sich jeweils dahingehend erstrecken, die Isolationsschicht 60 zu durchdringen, versehen. Der Kontaktstopfen P1 und der Kontaktstopfen P2 beinhalten ein Material, das in erster Linie zum Beispiel ein Metall mit niedrigem Widerstand, wie beispielsweise Cu (Kupfer), W (Wolfram) oder Aluminium (Al), verwendet. Des Weiteren kann um ein solches Metall mit niedrigem Widerstand eine Barrieremetallschicht vorgesehen sein, die eine einfache Substanz aus Ti (Titan) oder Ta (Tantal) oder eine Legierung von ihnen beinhaltet. Der Kontaktstopfen P1 und der Kontaktstopfen P2 sind jeweils von der Isolationsschicht 60 umgeben und sind elektrisch voneinander isoliert. Ein unteres Ende des Kontaktstopfens P1 ist mit einem später zu beschreibenden Silicidgebiet 25S in Kontakt, und ein oberes Ende des Kontaktstopfens P1 ist mit dem Speicherelement 30A in Kontakt. Ein unteres Ende des Kontaktstopfens P2 ist mit einem später zu beschreibenden Silicidgebiet 25D in Kontakt, und ein oberes Ende des Kontaktstopfens P2 ist mit dem Speicherelement 30B in Kontakt. Daher ist das Speicherelement 30A durch den Kontaktstopfen P1 mit, von einem Source-Gebiet, dem Silicidgebiet 25S elektrisch gekoppelt, und das Speicherelement 30B ist durch den Kontaktstopfen P2 mit, von einem Draingebiet, dem Silicidgebiet 25D elektrisch gekoppelt. Es sei darauf hingewiesen, dass der Kontaktstopfen P1 und der Kontaktstopfen P2 so geformt sind, dass sie in der Belegungsfläche von den Silicidgebieten 25S und 25D zu den Speicherelementen 30A und 30B allmählich größer werden.
  • Der Transistor 20 ist ein Transistor zur Auswahl zwischen den Speicherelementen 30A und 30B und ist zum Beispiel ein Planartransistor, der die Gate-Elektrode 21 und das Paar aus den Diffusionsschichten 22S und 22D, die als das Source-Gebiet und das Drain-Gebiet dienen, beinhaltet. Die Gate-Elektrode 21 ist mit einer Wortleitung WL des Speicherelements 30A und 30B gekoppelt.
  • Die Gate-Elektrode 21 ist auf der Hauptfläche 10A des Halbleitersubstrats 10 vorgesehen. Jedoch ist zwischen der Gate-Elektrode 21 und dem Halbleitersubstrat 10 ein Gate-Isolierfilm 23, der einen Siliciumoxidfilm usw. beinhaltet, vorgesehen. Eine Seitenwand 24, die zum Beispiel einen gestapelten Film aus einem Siliciumoxidfilm 24A und einem Siliciumnitridfilm 24B beinhaltet, ist auf einer Seitenfläche der Gate-Elektrode 21 vorgesehen.
  • Das Paar aus den Diffusionsschichten 22S und 22D beinhaltet zum Beispiel Silicium mit einer darin diffundierten Störstelle. Insbesondere entspricht die Diffusionsschicht 22S dem Source-Gebiet, und die Diffusionsschicht 22D entspricht dem Drain-Gebiet. Das Paar aus den Diffusionsschichten 22S und 22D ist über das Kanalgebiet des Halbleitersubstrats 10 gegenüber der Gate-Elektrode 21 vorgesehen. Jeweilige Teile der Diffusionsschichten 22S und 22D sind mit den Silicidgebieten 25S und 25D, die ein Metallsilicid wie beispielsweise NiSi (Nickelsilicid) oder CoSi (Cobaltsilicid) beinhalten, versehen. Die Silicidgebiete 25S und 25D reduzieren den Kontaktwiderstand zwischen später zu beschreibenden Verbindungschichten 28A bis 28D und den Diffusionsschichten 22S und 22D. Eine Fläche jedes der Silicidgebiete 25S und 25D liegt in der Hauptfläche 10A des Halbleitersubstrats 10 frei, und eine andere Fläche davon gegenüber der einen Fläche ist mit der Isolationsschicht 60 bedeckt. Des Weiteren weisen die Diffusionsschichten 22S und 22D und die Silicidgebiete 25S und 25D wünschenswerterweise alle eine kleinere Dicke als die Elementisolationsschicht 11 auf.
  • Die Wortleitung WL und die Selektionsleitungen SL1 und SL2 sind in der Zwischenschichtisolationsschicht 27 eingebettet. Des Weiteren sind die Verbindungschichten 28A bis 28C dahingehend vorgesehen, die Zwischenschichtisolationsschichten 26 und 27 zu durchdringen. Hier ist die Gate-Elektrode 21 über die Verbindungschicht 28C mit der Wortleitung WL gekoppelt. Das Silicidgebiet 25S der Diffusionsschicht 22S, das als das Source-Gebiet dient, ist über die Verbindungschicht 28A als eine Source-Elektrode mit der Selektionsleitung SL2 gekoppelt. Des Weiteren ist das Silicidgebiet 25D der Diffusionsschicht 22D, das als das Drain-Gebiet dient, über die Verbindungschicht 28B als eine Drain-Elektrode mit der Selektionsleitung SL1 gekoppelt. Die Verbindungschicht 28A ist ein spezielles Beispiel, das einer „dritten Verbindung“ der vorliegenden Offenbarung entspricht, und die Verbindungschicht 28B ist ein spezielles Beispiel, das einer „vierten Verbindung“ der vorliegenden Offenbarung entspricht. Es sei darauf hingewiesen, dass die Selektionsleitung SL2 mit einem Via V1 einer später zu beschreibenden Verdrahtungsleitungsgruppe 40A gekoppelt ist und die Selektionsleitung SL1 mit einem Via V1 einer später zu beschreibenden Verdrahtungsleitungsgruppe 40B gekoppelt ist.
  • Der Mehrschichtverdrahtungsbildungsabschnitt 40 beinhaltet zum Beispiel einen Stapel aus einer Zwischenschichtisolationsschicht 41, einer Zwischenschichtisolationsschicht 42, einer Zwischenschichtisolationsschicht 43 und einer Zwischenschichtisolationsschicht 44 in aufsteigender Reihenfolge mit dem Abstand von dem Transistor 20, wobei die Verdrahtungsleitungsgruppen 40A und 40B darin vorgesehen sind. Die Verdrahtungsleitungsgruppen 40A und 40B weisen beide eine Struktur auf, in der eine Metallschicht M1, eine Metallschicht M2, eine Metallschicht M3 und eine Metallschicht M4 gestapelt sind. Hier ist die Metallschicht M1 in der Zwischenschichtisolationsschicht 41 eingebettet, die Metallschicht M2 ist in der Zwischenschichtisolationsschicht 42 eingebettet, die Metallschicht M3 ist in der Zwischenschichtisolationsschicht 43 eingebettet, und die Metallschicht M4 ist in der Zwischenschichtisolationsschicht 44 eingebettet. Die Verdrahtungsleitungsgruppen 40A und 40B beinhalten ferner Vias V1 bis V4. Die Metallschicht M1 und die Metallschicht M2 sind durch das Via V2, das die Zwischenschichtisolationsschicht 42 durchdringt, miteinander gekoppelt. Gleichermaßen sind die Metallschicht M2 und die Metallschicht M3 durch das Via V3, das die Zwischenschichtisolationsschicht 43 durchdringt, miteinander gekoppelt und sind die Metallschicht M3 und die Metallschicht M4 durch das Via V4, das die Zwischenschichtisolationsschicht 44 durchdringt, miteinander gekoppelt. Wie oben beschrieben wurde, ist die Verdrahtungsleitungsgruppe 40A durch das Via V1, die Selektionsleitung SL2 und die Verbindungschicht 28A mit dem Silicidgebiet 25S der Diffusionsschicht 22S, das als das Source-Gebiet dient, gekoppelt. Des Weiteren ist die Verdrahtungsleitungsgruppe 40B durch das Via V1, die Selektionsleitung SL1 und die Verbindungschicht 28B mit dem Silicidgebiet 25D der Diffusionsschicht 22D, das als das Drain-Gebiet dient, gekoppelt. Es sei darauf hingewiesen, dass eine Konfiguration des in 1A veranschaulichten mehrschichtigen Verdrahtungsbildungsabschnitts 40 ein Beispiel ist und nicht einschränkend ist.
  • Der Mehrschichtverdrahtungsbildungsabschnitt 40 ist mit dem Trägersubstrat 50 gebondet. Das Trägersubstrat 50 ist ein Substrat, das zum Beispiel einkristallines Silicium beinhaltet. Es sei darauf hingewiesen, dass das Material des Trägersubstrats 50 nicht besonders eingeschränkt ist. Statt des einkristallinen Siliciums kann das Trägersubstrat 50 ein anderes Material, wie zum Beispiel SiO2 oder Glas, beinhalten.
  • Die Isolationsschicht 60 ist, wie oben beschrieben wurde, dazu vorgesehen, das Halbleitersubstrat 10 zu bedecken. Die Isolationsschicht 60 kann eine gestapelte Struktur aus einer ersten Schicht, die zum Beispiel einen High-K-Film (High-K, hohe Dielektrizitätskonstante) beinhaltet, der bei niedrigen Temperaturen gebildet werden kann, das heißt Hf-Oxid, Al2O3, Ru(Ruthenium)-Oxid, Ta-Oxid, ein Oxid, das Al, Ru, Ta oder Hf und Si enthält, ein Nitrid, das Al, Ru, Ta oder Hf und Si enthält, ein Oxynitrid, das Al, Ru, Ta oder Hf und Si oder dergleichen enthält, einer zweiten Schicht, die zum Beispiel SiO2 beinhaltet, und einer dritten Schicht, die ein Material mit einer niedrigeren relativen Dielektrizitätskonstante (Low-K) als SiO2 beinhaltet, aufweisen.
  • Das Speicherelement 30A und das Speicherelement 30B weisen beide eine gestapelte Struktur auf, in der zum Beispiel eine elektrisch leitende Schicht 31 als eine untere Elektrode, ein Speicherabschnitt 32 und eine elektrisch leitende Schicht 33 als eine obere Elektrode in dieser Reihenfolge gestapelt sind. Die elektrisch leitende Schicht 31 des Speicherelements 30A ist durch den Kontaktstopfen P1 mit dem Silicidgebiet 25S gekoppelt. Die elektrisch leitende Schicht 31 des Speicherelements 30B ist durch den Kontaktstopfen P2 mit dem Silicidgebiet 25D gekoppelt.
  • Der Zwischenschichtfilm 71 der hinteren Fläche ist um das Speicherelement 30A und das Speicherelement 30B herum vorgesehen. Beispiele für ein Material des Zwischenschichtisolationsfilms 71 der hinteren Fläche beinhalten SiO2, einen Low-K-Film (Low-K, niedrige Dielektrizitätskonstante) usw. Eine Oberfläche der elektrisch leitenden Schicht 33 im Speicherelement 30A ist mit einer unteren Fläche der Bitleitung BL1 in Kontakt, und eine obere Fläche der elektrisch leitenden Schicht 33 im Speicherelement 30B ist mit einer unteren Fläche der Bitleitung BL2 in Kontakt. Eine Isolationsschicht 72 füllt den Raum um die Bitleitung BL1 und die Bitleitung BL2 herum.
  • Die Speicherabschnitte 32 in den Speicherelementen 30 sind vorzugsweise zum Beispiel Spininjektion-Magnetisierungsumkehr-Speicherelemente (STT-MTJ: Spin Transfer Torque-Magnetic Tunnel Junctions, magnetische Spin-Transferdrehmoment-Tunnelübergänge), die Informationen durch Umkehren einer Magnetisierungsrichtung einer später zu beschreibenden Speicherschicht durch Spininjektion speichern. Die STT-MTJ ermöglichen das Schreiben und Lesen und sind daher als ein nichtflüchtiger Speicher, der einen flüchtigen Speicher ersetzt, vielversprechend.
  • Die elektrisch leitende Schicht 31 und die elektrisch leitende Schicht 33 beinhalten zum Beispiel ein Metallmaterial, wie zum Beispiel Cu, Ti, W oder Ru. Die elektrisch leitende Schicht 31 und die elektrisch leitende Schicht 33 beinhalten vorzugsweise in erster Linie Cu, Al oder W, wobei es sich um ein anderes Metall als ein Materialbestandteil einer später zu beschreibenden Unterschicht 32A oder Deckschicht 32E handelt. Des Weiteren ist es auch möglich, dass die elektrisch leitende Schicht 31 und die elektrisch leitende Schicht 33 Ti, TiN (Titannitrid), Ta, TaN (Tantalnitrid), W, Cu oder Al oder eine gestapelte Struktur daraus beinhalten.
  • 2 veranschaulicht ein Beispiel für eine Konfiguration des Speicherabschnitts 32. Der Speicherabschnitt 32 weist eine Konfiguration auf, bei der zum Beispiel die Unterschicht 32A, eine Schicht 32B mit festgelegter Magnetisierung, eine Isolationsschicht 32C, eine Speicherschicht 32D und die Deckschicht 32E in aufsteigender Reihenfolge mit dem Abstand von der elektrisch leitenden Schicht 31 gestapelt sind. Das heißt, die Speicherelemente 30 weisen eine Struktur mit festgelegter Schicht unten auf, welche die Schicht 32B mit festgelegter Magnetisierung, die Isolationsschicht 32C und die Speicherschicht 32D in dieser Reihenfolge von unten nach oben in einer Stapelungsrichtung beinhaltet. Durch Ändern einer Ausrichtung einer Magnetisierung M32D der Speicherschicht 32D mit uniaxialer Anisotropie werden Informationen gespeichert. Die Informationen „0“ oder „1“ werden durch einen relativen Winkel (parallel oder antiparallel) zwischen der Magnetisierung M32D der Speicherschicht 32D und einer Magnetisierung M32B der Schicht 32B mit festgelegter Magnetisierung definiert
  • Die Unterschicht 32A und die Deckschicht 32E beinhalten jeweils einen Film aus Metall, wie zum Beispiel Ta oder Ru, oder einen gestapelten Film daraus.
  • Die Schicht 32B mit festgelegter Magnetisierung ist eine Referenzschicht, die als eine Referenz von gespeicherten Informationen (der Magnetisierungsrichtung) der Speicherschicht 32D dient, und beinhaltet eine ferromagnetische Substanz mit einem magnetischen Moment, das eine Richtung der Magnetisierung M32B in einer senkrecht zu einer Filmoberfläche verlaufenden Richtung festgelegt. Die Schicht 32B mit festgelegter Magnetisierung beinhaltet zum Beispiel CO-Fe-B.
  • Es ist nicht wünschenswert, dass die Richtung der Magnetisierung M32B der Schicht 32B mit festgelegter Magnetisierung durch Lesen und Schreiben geändert werden kann; sie muss jedoch nicht immer in einer speziellen Richtung festgelegt werden. Ein Grund dafür ist, dass es nur weniger wahrscheinlich sein muss, dass die Richtung der Magnetisierung M32B der Schicht 32B mit festgelegter Magnetisierung variiert als eine Richtung der Magnetisierung M32D der Speicherschicht 32D. Zum Beispiel muss die Schicht 32B mit festgelegter Magnetisierung nur eine höhere Koerzitivfeldstärke und eine größere Magnetfilmdicke oder eine größere magnetische Dämpfungskonstante als die Speicherschicht 32D haben. Zum Festlegen der Richtung der Magnetisierung M32B reicht es zum Beispiel aus, dass eine antiferromagnetische Substanz, wie zum Beispiel PtMn oder IrMn, in Kontakt mit der Schicht 32B mit festgelegter Magnetisierung vorgesehen ist. Alternativ kann die Richtung der Magnetisierung M32B durch magnetisches Koppeln einer magnetischen Substanz, die mit solch einer antiferromagnetischen Substanz in Kontakt ist, mit der Schicht 32B mit festgelegter Magnetisierung durch eine nichtmagnetische Substanz, wie zum Beispiel Ru, indirekt festgelegt werden.
  • Die Isolationsschicht 32C ist eine Zwischenschicht, die als eine Tunnelbarriereschicht (eine Tunnelisolationsschicht) dient, und beinhaltet zum Beispiel Aluminiumoxid oder Magnesiumoxid (MgO). Unter anderem beinhaltet die Isolationsschicht 32C vorzugsweise Magnesiumoxid. Dies ermöglicht eine Zunahme einer Änderungsrate eines magnetischen Widerstands (eines MR-Verhältnisses), um eine Spininjektionseffizienz zu verbessern, wodurch ermöglicht wird, eine Stromdichte zum Umkehren der Magnetisierungsrichtung M32D der Speicherschicht 32D zu reduzieren.
  • Die Speicherschicht 32D beinhaltet eine ferromagnetische Substanz mit einem magnetischen Moment, das gestattet, dass sich die Richtung der Magnetisierung M32D frei zu einer senkrecht zu der Filmoberfläche verlaufenden Richtung ändert. Die Speicherschicht 32D beinhaltet zum Beispiel CO-Fe-B.
  • 3 veranschaulicht ein Beispiel für eine Konfiguration jeder Schicht in dem Speicherabschnitt 32 in näherer Einzelheit. Die Unterschicht 32A weist eine Konfiguration auf, bei der zum Beispiel eine Ta-Schicht mit einer Dicke von 3 nm und ein Ru-Film mit einer Dicke von 25 nm in aufsteigender Reihenfolge mit dem Abstand von der elektrisch leitenden Schicht 31 gestapelt sind. Die Schicht 32B mit festgelegter Magnetisierung weist eine Konfiguration auf, bei der zum Beispiel eine gestapelte Pt-Schicht mit einer Dicke von 5 nm, eine Co-Schicht mit einer Dicke von 1,1 nm, eine Ru-Schicht mit einer Dicke von 0,8 nm und eine (Co20Fe80)80B20-Schicht mit einer Dicke von 1 nm in aufsteigender Reihenfolge mit dem Abstand von der elektrisch leitenden Schicht 31 vorliegen. Die Isolationsschicht 32C weist eine Konfiguration auf, bei der zum Beispiel eine Mg-Schicht mit einer Dicke von 0,15 nm, eine MgO-Schicht mit einer Dicke von 1 nm und eine Mg-Schicht mit einer Dicke von 0,15 nm in aufsteigender Reihenfolge mit dem Abstand von der elektrisch leitenden Schicht 31 vorliegen. Die Speicherschicht 32D weist zum Beispiel eine Dicke t von 1,2 bis 1,7 nm auf und beinhaltet eine (Co20Fe80)80B20-Schicht. Die Deckschicht 32E weist eine Konfiguration auf, bei der zum Beispiel eine Ta-Schicht mit einer Dicke von 1 nm, eine Ru-Schicht mit einer Dicke von 5 nm und eine Ta-Schicht mit einer Dicke von 3 nm in aufsteigender Reihenfolge mit dem Abstand von der elektrisch leitenden Schicht 31 vorliegen.
  • Die Halbleitervorrichtung 1 beinhaltet ferner eine Steuerung STRG ( 3). Die Steuerung STRG steuert ein elektrisches Potenzial jeder von der Selektionsleitung SL1, der Selektionsleitung SL2, der Bitleitung BL1, der Bitleitung BL2 und der Wortleitung WL.
  • [Funktionsweise der Halbleitervorrichtung 1]
  • Bei der Halbleitervorrichtung 1 werden Informationen gemäß einer Größenbeziehung zwischen jeweiligen elektrischen Potenzialen der Selektionsleitung SL1, der Selektionsleitung SL2, der Bitleitung BL1, der Bitleitung BL2 und der Wortleitung WL in die Speicherschicht 32D des Speicherelements 30A und die Speicherschicht 32D der Speicherelements 30B geschrieben. Das elektrische Potenzial jeder von der Selektionsleitung SL1, der Selektionsleitung SL2, der Bitleitung BL1, der Bitleitung BL2 und der Wortleitung WL wird durch die Steuerung STRG (3) gesteuert.
  • Wie in 4A veranschaulicht ist, setzt insbesondere die Steuerung STRG das elektrische Potenzial der Bitleitung BL1 auf ein erstes Potenzial (zum Beispiel Niedrig) und setzt das elektrische Potenzial der Selektionsleitung SL1 auf ein zweites Potenzial (Hoch), das höher als das erste Potenzial ist. Dies bewirkt, dass Elektronen e- in Richtung des Pfeils fließen, und somit wird die erste Information „1“ in die Speicherschicht 32D des Speicherelements 30A geschrieben. Zu diesem Zeitpunkt setzt die Steuerung STRG das elektrische Potenzial der Gate-Elektrode 21, das heißt der Wortleitung WL, auf das zweite Potenzial und hält das elektrische Potenzial der Bitleitung BL2 und das elektrische Potenzial der Selektionsleitung SL2 auf einem dritten Potenzial unabhängig von dem elektrischen Potenzial der Bitleitung BL1, dem elektrischen Potenzial der Selektionsleitung SL1 und dem elektrischen Potenzial der Wortleitung WL. Das heißt, die Steuerung STRG bringt das elektrische Potenzial der Bitleitung BL2 und das elektrische Potenzial der Selektionsleitung SL2 in einen floatenden Zustand. Die Steuerung STRG kann bewirken, dass ein darin enthaltener hochohmiger Schaltkreis (Hi-Z-Schaltkreis) eine floatende Steuerung des elektrischen Potenzial der Bitleitung BL2 und des elektrischen Potenzials der Selektionsleitung SL2 durchführt.
  • Wie in 4B veranschaulicht ist, setzt die Steuerung STRG das elektrische Potenzial der Bitleitung BL1 auf das zweite Potenzial und setzt das elektrische Potenzial der Selektionsleitung SL1 auf das erste Potenzial. Dies bewirkt, dass Elektronen e- in Richtung des Pfeils fließen, und somit wird die zweite Information „0“ in die Speicherschicht 32D des Speicherelements 30A geschrieben. Ferner setzt die Steuerung STRG in diesem Fall das elektrische Potenzial der Gate-Elektrode 21, das heißt der Wortleitung WL, auf das zweite Potenzial und hält das elektrische Potenzial der Bitleitung BL2 und das elektrische Potenzial der Selektionsleitung SL2 auf einem dritten Potenzial unabhängig von dem elektrischen Potenzial der Bitleitung BL1, dem elektrischen Potenzial der Selektionsleitung SL1 und dem elektrischen Potenzial der Wortleitung WL. Das heißt, die Steuerung STRG bringt das elektrische Potenzial der Bitleitung BL2 und das elektrische Potenzial der Selektionsleitung SL2 in einen floatenden Zustand.
  • Wie in 4C veranschaulicht ist, setzt die Steuerung STRG das elektrische Potenzial der Bitleitung BL2 auf das erste Potenzial und setzt das elektrische Potenzial der Selektionsleitung SL2 auf das zweite Potenzial. Dies bewirkt, dass Elektronen e- in Richtung des Pfeils fließen, und somit wird die erste Information „1“ in die Speicherschicht 32D des Speicherelements 30B geschrieben. In diesem Fall wird das elektrische Potenzial der Gate-Elektrode 21, das heißt der Wortleitung WL, auf das zweite Potenzial gesetzt, und das elektrische Potenzial der Bitleitung BL1 und das elektrische Potenzial der Selektionsleitung SL1 werden auf einem vierten Potenzial unabhängig von dem elektrischen Potenzial der Bitleitung BL2, dem elektrischen Potenzial der Selektionsleitung SL2 und dem elektrischen Potenzial der Wortleitung WL gehalten. Das heißt, die Steuerung STRG hält das elektrische Potenzial der Bitleitung BL1 und das elektrische Potenzial der Selektionsleitung SL1 in einem floatenden Zustand.
  • Wie in 4D veranschaulicht ist, setzt die Steuerung STRG das elektrische Potenzial der Bitleitung BL2 zum Beispiel auf das zweite Potenzial und setzt das elektrische Potenzial der Selektionsleitung SL2 auf das erste Potenzial. Dies bewirkt, dass Elektronen e- in Richtung des Pfeils fließen, und somit wird die zweite Information „0“ in die Speicherschicht 32D des Speicherelements 30B geschrieben. Ferner wird in diesem Fall das elektrische Potenzial der Gate-Elektrode 21, das heißt der Wortleitung WL, auf das zweite Potenzial gesetzt, und das elektrische Potenzial der Bitleitung BL1 und das elektrische Potenzial der Selektionsleitung SL1 werden auf dem vierten Potenzial gehalten. Das heißt, die Steuerung STRG hält das elektrische Potenzial der Bitleitung BL1 und das elektrische Potenzial der Selektionsleitung SL1 in einem floatenden Zustand.
  • Gemäß der Größenbeziehung zwischen den jeweiligen elektrischen Potenzialen der Selektionsleitung SL1, der Selektionsleitung SL2, der Bitleitung BL1, der Bitleitung BL2 und der Wortleitung WL wird ein elektrischer Strom in einer senkrecht zu der Filmoberfläche des Speicherabschnitts 32 verlaufenden Richtung angelegt, der ein Auftreten der Spin-Drehmoment-Magnetisierungsumkehr bewirkt. Somit wird ein Schreiben von Informationen durch Bewirken, dass die Ausrichtung der Magnetisierung M32D der Speicherschicht 32D parallel oder antiparallel zu der Magnetisierung M32B der Schicht 32B mit festgelegter Magnetisierung wird, und dadurch Ändern des Widerstandswerts des Speicherabschnitts 32 auf hoch oder niedrig durchgeführt.
  • Unterdessen wird das Auslesen von in dem Speicherabschnitt 32 gespeicherten Informationen durch Vorsehen einer magnetischen Schicht (nicht veranschaulicht), die als eine Referenz von Informationen auf der Speicherschicht 32D dient, mit einem dazwischen angeordneten dünnen Isolationsfilm, und Verwenden eines ferromagnetischen Tunnelstroms, der über die Isolationsschicht 32C fließt, ermöglicht. Des Weiteren kann das Auslesen auch durch Verwenden eines Magnetowiderstandseffekts durchgeführt werden.
  • [Arbeitsweisen und Wirkungen der Halbleitervorrichtung 1]
  • Bei der Halbleitervorrichtung 1 ist das Speicherelement 30A mit dem Source-Gebiet des Transistors 20 gekoppelt, und das Speicherelement 30B ist mit dem Drain-Gebiet des Transistors 20 gekoppelt. Somit ist die durch die gesamte Halbleitervorrichtung 1 eingenommene Fläche kleiner als in einem Fall, in dem sowohl das Speicherelement 30A als auch das Speicherelement 30B zum Beispiel mit dem Source-Gebiet gekoppelt sind. Bei einer Halbleitervorrichtung 1001 als ein in den 8A und 8B veranschaulichtes Bezugsbeispiel sind beide der zwei Speicherelemente 1030A und 1030B, die sich in der gleichen Hierarchie befinden, mit einem Source-Gebiet gekoppelt. In diesem Fall ist ein größeres Elementgebiet R1001 erforderlich. Es sei darauf hingewiesen, dass 8A eine Querschnittsdarstellung ist, die ein Konfigurationsbeispiel für die Halbleitervorrichtung 1001 als ein Bezugsbeispiel veranschaulicht und 8B ein planares Konfigurationsbeispiel für die Halbleitervorrichtung 1001 veranschaulicht. 8A entspricht einem Querschnitt entlang einer in 8B dargestellten Schnittlinie VIIIA-VIIIA, wie in Richtung der Pfeile gesehen.
  • Gemäß der Halbleitervorrichtung 1 der vorliegenden Ausführungsform ist es hingegen möglich, den Transistor 20 und die Speicherelemente 30A und 30B in dem schmaleren Elementgebiet R1 kompakt vorzusehen. Dies ermöglicht es, mehr Transistoren 20 und mehr Speicherelemente 30A und 30B in einem begrenzten Gebiet der Halbleitervorrichtung 1 insgesamt unterzubringen, wodurch eine höhere Integration ermöglicht wird. Wenn zum Beispiel ferner das Speicherelement 30A zum Lesen und Schreiben zu normalen Zeiten verwendet wird und das Speicherelement 30B zum Lesen und Schreiben im Falle einer Anomalität in dem Speicherelement 30A verwendet wird, wird es möglich, Redundanz zu erreichen. Das heißt, es ist möglich, die Betriebszuverlässigkeit der Halbleitervorrichtung 1 zu verbessern. Des Weiteren sind bei der Halbleitervorrichtung 1 der vorliegenden Ausführungsform die Speicherelemente 30A und 30B auf der Seite der hinteren Fläche 10B des Halbleitersubstrats 10 vorgesehen, und daher kann verhindert werden, dass zum Beispiel im Verlauf der Herstellung des Transistors 20 oder einer Verdrahtungsschicht erzeugte Wärme die Speicherelemente 30A und 30B beeinträchtigt.
  • <Zweite Ausführungsform>
  • [Konfiguration der Halbleitervorrichtung 2]
  • 5A veranschaulicht eine Querschnittskonfiguration einer Halbleitervorrichtung 2 als eine zweite Ausführungsform der vorliegenden Offenbarung. Ferner veranschaulichen sowohl 5B als auch 5C planare Konfigurationen der Halbleitervorrichtung 2. Es sei darauf hingewiesen, dass 5B eine planare Konfiguration der Halbleitervorrichtung 2, wie von der Seite der Hauptfläche 10A des Halbleitersubstrats 10 aus gesehen, veranschaulicht, und 5C eine planare Konfiguration der Halbleitervorrichtung 2, wie von der Seite der hinteren Fläche 10B des Halbleitersubstrats 10 aus gesehen, veranschaulicht. 5A entspricht einer Querschnittsansicht entlang einer in den 5B in 5C veranschaulichten Schnittlinie VA-VA, wie in Richtung der Pfeile gesehen.
  • Bei der Halbleitervorrichtung 1 der oben beschriebenen ersten Ausführungsform sind das Speicherelement 30A und das Speicherelement 30B auf der Seite der hinteren Fläche 10B des Halbleitersubstrats 10 gegenüber der Hauptfläche 10A, auf der der Transistor 20 vorgesehen ist, mit zwischen dem Halbleitersubstrat 10 und den Speicherelementen 30A und 30B angeordneter Isolationsschicht 60 vorgesehen. Bei der Halbleitervorrichtung 2 gemäß der vorliegenden Ausführungsform sind hingegen das Speicherelement 30A und das Speicherelement 30B auf der Seite der Hauptfläche 10A, auf der der Transistor 20 vorgesehen ist, des Halbleitersubstrats 10 vorgesehen. In der folgenden Beschreibung und in 5 sind Komponenten, die jenen der Halbleitervorrichtung 1 gemäß der oben beschriebenen ersten Ausführungsform entsprechen, mit den gleichen Bezugszeichen versehen.
  • Bei der Halbleitervorrichtung 2 der vorliegenden Ausführungsform sind die jeweiligen Positionen, in denen das Speicherelement 30A und die Selektionsleitung SL2 angeordnet sind, und die jeweiligen Positionen, in denen das Speicherelement 30B und die Selektionsleitung SL1 angeordnet sind, im Vergleich zu der Halbleitervorrichtung 1 miteinander vertauscht. Insbesondere sind die Selektionsleitung SL2 und die Selektionsleitung SL1 auf der oberen Fläche 60S der Isolationsschicht 60 vorgesehen, ist eine untere Fläche der Selektionsleitung SL2 mit dem Kontaktstopfen P1 in Kontakt und ist eine untere Fläche der Selektionsleitung SL1 mit dem Kontaktstopfen P2 in Kontakt. Unterdessen sind das Speicherelement 30A und das Speicherelement 30B in der Zwischenschichtisolationsschicht 27 eingebettet, ist das Speicherelement 30A mit einer unteren Fläche der Verbindungschicht 28A in Kontakt und ist das Speicherelement 30B mit einer unteren Fläche der Verbindungschicht 28B in Kontakt. Des Weiteren ist bei der Halbleitervorrichtung 2 die Bitleitung BL1 statt der Metallschicht M4 in der Verdrahtungsleitungsgruppe 40A der Halbleitervorrichtung 1 angeordnet und ist die Bitleitung BL2 statt der Metallschicht M4 in der Verdrahtungsleitungsgruppe 40B der Halbleitervorrichtung 1 angeordnet. Das heißt, die Bitleitung BL1 und die Bitleitung BL2 sind beide auf dem Trägersubstrat 50 vorgesehen, und ihre oberen Flächen sind mit unteren Flächen der Vias V4 in Kontakt und sind in der Zwischenschichtisolationsschicht 44 eingebettet.
  • [Arbeitsweisen und Wirkungen der Halbleitervorrichtung 2]
  • Bei solch einer Halbleitervorrichtung 2 werden ferner ähnliche Wirkungen wie jene der Halbleitervorrichtung 1 gemäß der oben beschriebenen ersten Ausführungsform erzielt. Das heißt, bei der Halbleitervorrichtung 2 ist das Speicherelement 30A mit dem Source-Gebiet in dem Transistor 20 gekoppelt, und das Speicherelement 30B ist mit dem Drain-Gebiet in dem Transistor 20 gekoppelt. Somit ist die durch die gesamte Halbleitervorrichtung 2 eingenommene Fläche kleiner als zum Beispiel in einem Fall, in dem sowohl das Speicherelement 30A als auch das Speicherelement 30B mit dem Source-Gebiet gekoppelt sind. Dies ermöglicht die Aufnahme von mehr Transistoren 20 und mehr Speicherelementen 30A und 30B in einem schmaleren Gebiet, wodurch eine höhere Integration ermöglicht wird. Des Weiteren sind bei der Halbleitervorrichtung 2 sowohl das Speicherelement 30A als auch das Speicherelement 30B auf der Seite der Hauptfläche 10A vorgesehen, auf der der Transistor 20 vorgesehen ist, und daher reicht es aus, dass nur die Kontaktstopfen P1 und P2 und die Verdrahtungsleitungen, wie zum Beispiel die Selektionsleitungen SL1 und SL2, auf der Seite der hinteren Fläche 10B angeordnet sind. Daher ist es möglich, einen Ausbildungsprozess auf der Seite der hinteren Fläche 10B zu vereinfachen. Ferner sind bei der Halbleitervorrichtung 2 das Speicherelement 30A und das Speicherelement 30B in der mit dem Transistor 20 bereitgestellten Zwischenschichtisolationsschicht 27 eingebettet, daher ist es im Vergleich zu der Halbleitervorrichtung 1 der oben beschriebenen ersten Ausführungsform leichter, die gesamte Dicke zu reduzieren.
  • <Dritte Ausführungsform>
  • [Konfiguration der Halbleitervorrichtung 3]
  • 6A ist ein perspektivisches Diagramm, das eine Konfiguration einer Halbleitervorrichtung 3 als eine dritte Ausführungsform der vorliegenden Offenbarung veranschaulicht. 6B veranschaulicht die Konfiguration der Halbleitervorrichtung 3 und entspricht einem Querschnitt entlang einer in 6A dargestellten Schnittlinie VIB-VIB, wie in einer Richtung der Pfeile gesehen. Die Halbleitervorrichtung 3 weist eine ähnliche Konfiguration wie die der Halbleitervorrichtung 1 auf, außer dass die Halbleitervorrichtung 3 statt des Transistors 20 einen Transistor 80 beinhaltet. Der Transistor 80 ist in einer Elementbildungsschicht 80A eingebettet, die zwischen dem Trägersubstrat 50 und einem Halbleitersubstrat 13, das beispielsweise Silicium beinhaltet, vorgesehen ist. Das Halbleitersubstrat 13 weist eine vordere Fläche 13A, die zu der Elementbildungsschicht 80A weist, und eine hintere Fläche 13B, die sich gegenüber der vorderen Fläche 13A befindet, auf. Der Transistor 80 ist auf der Seite der vorderen Fläche 13A des Halbleitersubstrats 13 vorgesehen. Die Speicherelemente 30A und 30B sind auf der Seite der hinteren Fläche 13B vorgesehen. Bei der vorliegenden Ausführungsform sind Komponenten, die jenen der Halbleitervorrichtung 1 gemäß der oben beschriebenen ersten Ausführungsform entsprechen, zur Beschreibung mit den gleichen Bezugszeichen versehen.
  • Der Transistor 80 ist zum Beispiel ein Fin-Feldeffekttransistor (FinFET), der Folgendes beinhaltet: eine Finne 81, die Si (Silicium) beinhaltet; eine Gate-Elektrode 82G; eine Source-Elektrode 82S; und eine Drain-Elektrode 82D. Durch Verwendung des FinFETs können Kurzkanaleigenschaften im Vergleich zu einem Planartransistor auf einem Bulk-Substrat unterdrückt werden. Die Gate-Elektrode 82G dient auch als die Wortleitung WL des Speicherelements 30A und des Speicherelements 30B.
  • Die Finne 81 weist eine Form einer flachen Platte auf und beinhaltet mehrere Finnen, die so vorgesehen sind, dass sie auf dem beispielsweise Silicium beinhaltenden Halbleitersubstrat 13 stehen. Die mehreren Finnen 81 erstrecken sich zum Beispiel in einer x-Achsen-Richtung und sind in der y-Achsen-Richtung angeordnet. Es sei darauf hingewiesen, dass die 6A und 6B nur eine einzige Finne 81 zeigen. Ein Querschnitt der Finne 81 senkrecht zu der x-Achsen-Richtung, das heißt ein yz-Abschnitt, weist eine Form beispielsweise eines Trapez auf. Die Gate-Elektrode 82G, die Source-Elektrode 82S und die Drain-Elektrode 82D erstrecken sich beidseits der Finne 81 in der y-Achsen-Richtung, die die Erstreckungsrichtung der Finne 81 schneidet. Die Gate-Elektrode 82G, die Source-Elektrode 82S und die Drain-Elektrode 82D bedecken jeweils Flächen der Finne 81 außer der hinteren Fläche, das heißt einer Fläche der Finne 81, die mit dem Halbleitersubstrat 13 in Kontakt ist. Hier ist ein oberes Ende der Source-Elektrode 82S mit der Selektionsleitung SL2 gekoppelt, und ein oberes Ende der Drain-Elektrode 82D ist mit der Selektionsleitung SL1 gekoppelt. Es sei darauf hingewiesen, dass in 6A Veranschaulichungen der Selektionsleitung SL1 und der Selektionsleitung SL2 weggelassen sind, damit die Zeichnung nicht verkompliziert wird.
  • Des Weiteren beinhaltet die Finne 81 in der Nähe ihrer hinteren Fläche störstellendiffundierte Gebiete 83 S und 83D, die als ein Source-Gebiet und ein Drain-Gebiet dienen. Das störstellendiffundierte Gebiet 83S ist durch den Kontaktstopfen P1 mit dem Speicherelement 30A gekoppelt, und das störstellendiffundierte Gebiet 83D ist durch den Kontaktstopfen P2 mit dem Speicherelement 30B gekoppelt.
  • [Arbeitsweisen und Wirkungen der Halbleitervorrichtung 3]
  • Auch bei einer solchen Halbleitervorrichtung 3 können ähnliche Wirkungen wie jene der Halbleitervorrichtung 1 der oben beschriebenen ersten Ausführungsform erwartet werden.
  • Des Weiteren ist bei der vorliegenden Ausführungsform der Transistor 80, der ein FinFET mit einer hohen Stromansteuerfähigkeit ist, montiert und wird als ein Transistor zur Auswahl zwischen dem Speicherelement 30A und dem Speicherelement 30B verwendet. Dies ermöglicht ein Auslesen und Schreiben von Informationen mit hoher Geschwindigkeit.
  • [Konfiguration der Halbleitervorrichtung 3A als Modifikationsbeispiel]
  • 6C ist eine Querschnittsdarstellung, die eine Konfiguration einer Halbleitervorrichtung 3A als ein Modifikationsbeispiel der vorliegenden Ausführungsform veranschaulicht und 6B entspricht. Bei der Halbleitervorrichtung 3 als die in den 6A und 6B veranschaulichte dritte Ausführungsform sind die Speicherelemente 30A und 30B auf der Seite der hinteren Fläche 13B des Halbleitersubstrats 13 vorgesehen. Bei der Halbleitervorrichtung 3A als das vorliegende Modifikationsbeispiel sind die Speicherelemente 30A und 30B hingegen auf der Seite der vorderen Fläche 13A des Halbleitersubstrats 13 vorgesehen. Des Weiteren können bei einer solchen Halbleitervorrichtung 3A, ähnliche Wirkungen wie jene der Halbleitervorrichtung 3 der oben beschriebenen dritten Ausführungsform erwartet werden.
  • <Anwendungsbeispiel>
  • 7A veranschaulicht eine schematische Konfiguration einer Bildgebungseinheit 101, in der eine Sensorvorrichtung 100 und eine Halbleitervorrichtung 200 miteinander gebondet sind. Als die Halbleitervorrichtung 200 können die Halbleitervorrichtungen 1 bis 3 der oben beschriebenen ersten bis dritten Ausführungsform verwendet werden.
  • Die Bildgebungseinheit 101 ist zum Beispiel eine gestapelte Bildsensorvorrichtung, in der die Sensorvorrichtung 100 auf der Halbleitervorrichtung 200 gestapelt ist. Ein Pixelabschnitt 110 ist in der Sensorvorrichtung 100 gebildet. Die Halbleitervorrichtung 200 ist mit einer logischen Schaltung 210 und einem Speicherabschnitt 220 versehen.
  • In dem Pixelabschnitt 110 der Sensorvorrichtung 100 sind Pixeleinheiten zweidimensional angeordnet, und es sind zum Beispiel ein Rückseitenbeleuchtungsbildgebungselement (ein Bildgebungselement 110S, siehe 2), ein Transfertransistor, der eine durch fotoelektrische Umwandlung durch das Bildgebungselement 110S erhaltene elektrische Ladung zu einem Floating-Diffusion(FD)-Abschnitt überträgt, ein Rücksetztransistor, der ein elektrisches Potenzial des FD-Abschnitts zurückgesetzt, ein Verstärkungstransistor, der ein dem elektrischen Potenzial des FD-Abschnitts entsprechendes Signal ausgibt, usw. vorgesehen.
  • Die Halbleitervorrichtung 200 ist mit der logischen Schaltung 210, wie zum Beispiel einer Steuerschaltung, die den Betrieb des Bildgebungselements 110S steuert, und nichtflüchtigen Speicherelementen (den Speicherelementen 30A und 30B), die in dem Speicherabschnitt 220 enthalten sind, versehen. Es sei darauf hingewiesen, dass neben der logischen Schaltung 210 und dem Speicherabschnitt 220 die Halbleitervorrichtungen 200 beispielsweise mit einer Schaltung, die eine Bildverarbeitungsfunktion aufweist, einer ADC-Schaltung (ADC, Analog Digital Converter, Analog-Digital-Wandler), die ein von einer in dem Pixelabschnitt vorgesehenen Pixeleinheit ausgegebenes analoges Signal in ein digitales Signal umwandelt und das digitale Signal ausgibt, usw., ausgestattet sein kann.
  • 7B veranschaulicht ein Beispiel für eine spezielle Querschnittskonfiguration der in 7A veranschaulichten Bildgebungseinheit 101. Die Sensorvorrichtung 100 in der Bildgebungseinheit 101 ist mit dem oben beschriebenen Bildgebungselement 110S versehen. Das Bildgebungselement 110S ist zum Beispiel eines, in dem eine Planarisationsschicht 114, ein Farbfilter 115 und eine Mikrolinse 116 in dieser Reihenfolge auf einem Halbleitersubstrat 113 mit darin eingebetteter/eingebettetem Fotodiode 113A und Transistor 113B gestapelt sind. In der Sensorvorrichtung 100 ist eine Schutzschicht 117 auf der Mikrolinse 116 des Bildgebungselements 110S vorgesehen, und ein Glassubstrat 118 ist auf der Schutzschicht 117 vorgesehen. Des Weiteren beinhaltet die Sensorvorrichtung 100 einen elektrisch leitenden Film 111, der zum Beispiel Cu in seiner untersten Schicht (seiner der Halbleitervorrichtung 200 zugekehrten Fläche) beinhaltet, und eine Isolationsschicht 112, die den elektrisch leitenden Film 111 umgibt. Eine untere Fläche des elektrisch leitenden Films 111 ist mit einer in einer obersten Schicht der Halbleitervorrichtung 200 vorgesehenen Verbindungschicht P3 gekoppelt. Die Verbindungschicht P3 beinhaltet zum Beispiel Kupfer oder dergleichen, und eine Isolationsschicht 73 ist dort herum vorgesehen.
  • Die in den 7A und 7B veranschaulichte Bildgebungseinheit ermöglicht das Erreichen einer höheren Integration, da eine beliebige der Halbleitervorrichtungen 1 bis 3 der oben beschriebenen ersten bis dritten Ausführungsformen als die Halbleitervorrichtung 200 verwendet wird.
  • Die vorliegende Offenbarung ist oben unter Bezugnahme auf die Ausführungsformen usw. beschrieben worden; jedoch ist die vorliegende Offenbarung nicht auf die vorhergehenden Ausführungsformen beschränkt und kann auf verschiedenste Weise modifiziert werden.
  • Zum Beispiel sind die vorhergehenden Ausführungsformen usw. unter Bezugnahme auf spezielle Konfigurationen der Transistoren 20 und 80 und der Speicherelemente 30A und 30B beschrieben worden; jedoch müssen sie nicht alle der Komponenten beinhalten und können ferner weitere Komponenten beinhalten.
  • Des Weiteren ist die vorhergehende erste Ausführungsform unter Bezugnahme auf ein Beispiel beschrieben worden, in dem der Transistor 20 ein NMOS-Transistor ist; jedoch ist die vorliegende Offenbarung nicht darauf beschränkt und es ist zum Beispiel ein PMOS-Transistor verwendbar. Zum Beispiel beinhaltet eine in den 9A und 9B veranschaulichte Halbleitervorrichtung 1A einen PMOS-Transistor 20A. In diesem Fall ist das elektrische Potenzial der Bitleitung BL1, wie in 9A veranschaulicht ist, zum Beispiel auf das erste Potenzial (zum Beispiel Niedrig) gesetzt, und das elektrische Potenzial der Selektionsleitung SL1 ist auf das zweite Potenzial (Hoch) gesetzt, das höher als das erste Potenzial ist. Dies bewirkt, dass Elektronen e- in eine Richtung des Pfeils fließen und die zweite Information „0“ in die Speicherschicht 32D des Speicherelements 30A geschrieben wird. Wenn das elektrische Potenzial der Bitleitung BL1 auf das zweite Potenzial gesetzt ist und das elektrische Potenzial der Selektionsleitung SL1 auf das erste Potenzial gesetzt ist, wie in 9B veranschaulicht ist, fließen unterdessen Elektronen e- in einer Richtung des Pfeils und die erste Information „1“ wird in die Speicherschicht 32D des Speicherelements 30A geschrieben.
  • Bei den vorhergehenden Ausführungsformen usw. ist darüber hinaus das Speicherelement mit einer Struktur mit festgelegter Schicht unten beschrieben worden; die vorliegende Technologie kann jedoch ein Speicherelement mit festgelegter Schicht oben einsetzen. Wie hierin verwendet, bezieht sich die Struktur mit festgelegter Schicht oben auf eine Struktur, in der eine Speicherschicht, eine Isolierschicht und eine Schicht mit festgelegter Magnetisierung in dieser Reihenfolge in der Stapelrichtung von unten nach oben gestapelt sind. Es sei darauf hingewiesen, dass in einem Fall, in dem ein Speicherelement eine Struktur mit festgelegter Schicht oben hat, sein Verhalten dem in einem Fall, in dem das Speicherelement eine Struktur mit festgelegter Schicht unten hat, entgegengesetzt ist (in das Speicherelemente zu schreibendes Hoch und Niedrig sind umgedreht).
  • Es sei darauf hingewiesen, dass die hierin beschriebenen Wirkungen lediglich Beispiele sind und ihre Beschreibung nicht einschränkend ist. Es können auch andere Wirkungen erzielt werden. Des Weiteren kann die vorliegende Technologie die folgenden Konfigurationen aufweisen.
    (1)
    Eine Halbleitervorrichtung, beinhaltend:
    • einen Transistor, der einen Gate-Abschnitt, eine erste Diffusionsschicht und eine zweite Diffusionsschicht beinhaltet;
    • einen ersten elektrisch leitenden Abschnitt;
    • einen zweiten elektrisch leitenden Abschnitt, der von dem ersten elektrisch leitenden Abschnitt elektrisch isoliert ist;
    • ein erstes Speicherelement, das sich zwischen der ersten Diffusionsschicht und dem ersten elektrisch leitenden Abschnitt befindet und sowohl mit der ersten Diffusionsschicht als auch dem ersten elektrisch leitenden Abschnitt elektrisch gekoppelt ist; und
    • ein zweites Speicherelement, das sich zwischen der zweiten Diffusionsschicht und dem zweiten elektrisch leitenden Abschnitt befindet und sowohl mit der zweiten Diffusionsschicht als auch mit dem zweiten elektrisch leitenden Abschnitt elektrisch gekoppelt ist.
    (2)
    Die Halbleitervorrichtung nach (1), ferner beinhaltend:
    • einen dritten elektrisch leitenden Abschnitt, der, wie von der ersten Diffusionsschicht aus gesehen, gegenüber dem ersten Speicherelement vorgesehen ist und mit der ersten Diffusionsschicht elektrisch gekoppelt ist; und
    • einen vierten elektrisch leitenden Abschnitt, der, wie von der zweiten Diffusionsschicht aus gesehen, gegenüber dem zweiten Speicherelement vorgesehen ist und mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
    (3)
    Die Halbleitervorrichtung nach (1) oder (2), wobei sich der Gate-Abschnitt, der erste elektrisch leitende Abschnitt und der zweite elektrisch leitende Abschnitt alle entlang einer ersten Richtung erstrecken.
    (4)
    Die Halbleitervorrichtung nach (2), wobei sich der Gate-Abschnitt und der erste bis vierte elektrisch leitende Abschnitt alle entlang einer ersten Richtung erstrecken.
    (5)
    Die Halbleitervorrichtung nach einem von (1) bis (4), ferner beinhaltend ein Halbleitersubstrat, das eine erste Fläche, auf der der Gate-Abschnitt vorgesehen ist, und eine zweite Fläche, die sich gegenüber der ersten Fläche befindet, aufweist, wobei
    die erste Diffusionsschicht einen Teil des Halbleitersubstrats bildet, der sich in der Nähe der ersten Fläche befindet, und
    die zweite Diffusionsschicht einen anderen Teil des Halbleitersubstrats bildet, der sich in der Nähe der ersten Fläche befindet.
    (6)
    Die Halbleitervorrichtung nach (5), ferner beinhaltend:
    • eine erste Isolationsschicht, die die zweite Fläche des Halbleitersubstrats bedeckt; und
    • eine erste Verbindung und eine zweite Verbindung, die jeweils die erste Isolationsschicht durchdringen, wobei
    • das erste Speicherelement und das zweite Speicherelement jeweils, wie von der ersten Isolationsschicht aus gesehen, gegenüber der zweiten Fläche vorgesehen sind,
    • das erste Speicherelement durch die erste Verbindung mit der ersten Diffusionsschicht elektrisch gekoppelt ist, und
    • das zweite Speicherelement durch die zweite Verbindung mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
    (7)
    Die Halbleitervorrichtung nach (6), ferner beinhaltend:
    • eine zweite Isolationsschicht, die die erste Fläche des Halbleitersubstrats bedeckt;
    • einen dritten elektrisch leitenden Abschnitt und einen vierten elektrisch leitenden Abschnitt, die jeweils, wie von der zweiten Isolationsschicht aus gesehen, gegenüber der zweiten Fläche vorgesehen sind;
    • eine dritte Verbindung, die die zweite Isolationsschicht durchdringt und die erste Diffusionsschicht und den dritten elektrisch leitenden Abschnitt elektrisch miteinander koppelt; und
    • eine vierte Verbindung, die die zweite Isolationsschicht durchdringt und die zweite Diffusionsschicht und den vierten elektrisch leitenden Abschnitt elektrisch miteinander koppelt.
    (8)
    Die Halbleitervorrichtung nach (7), ferner beinhaltend eine Steuerung, die ein Steuern dahingehend durchführt:
    • ein elektrisches Potenzial des ersten elektrisch leitenden Abschnitts auf ein erstes Potenzial zu setzen, ein elektrisches Potenzial des vierten elektrisch leitenden Abschnitts auf ein zweites Potenzial, das höher als das erste Potenzial ist, zu setzen, ein elektrisches Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und ein elektrisches Potenzial des zweiten elektrisch leitenden Abschnitts und ein elektrisches Potenzial des dritten elektrisch leitenden Abschnitts auf ein drittes Potenzial, jeweils unabhängig von dem elektrischen Potenzial des ersten elektrisch leitenden Abschnitts, dem elektrischen Potenzial des vierten elektrisch leitenden Abschnitts sowie dem elektrischen Potenzial des Gate-Abschnitts zu setzen, um dadurch eine erste Information in das erste Speicherelement zu schreiben; und
    • das elektrische Potenzial des ersten elektrisch leitenden Abschnitts auf das zweite Potenzial zu setzen, das elektrische Potenzial des vierten elektrisch leitenden Abschnitts auf das erste Potenzial zu setzen, das elektrische Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und das elektrische Potenzial des zweiten elektrisch leitenden Abschnitts und das elektrische Potenzial des dritten elektrisch leitenden Abschnitts auf das dritte Potenzial zu setzen, um dadurch eine zweite Information in das erste Speicherelement zu schreiben.
    (9)
    Die Halbleitervorrichtung nach (8), wobei die Steuerung eine Potenzialsteuerschaltung beinhaltet, die das elektrische Potenzial des zweiten elektrisch leitenden Abschnitts und das elektrische Potenzial des dritten elektrisch leitenden Abschnitts auf dem dritten Potenzial halten kann.
    (10)
    Die Halbleitervorrichtung nach (7), ferner beinhaltend eine Steuerung, die ein Steuern dahingehend durchführt:
    • ein elektrisches Potenzial des zweiten elektrisch leitenden Abschnitts auf ein erstes Potenzial zu setzen, ein elektrisches Potenzial des dritten elektrisch leitenden Abschnitts auf ein zweites Potenzial, das höher als das erste Potenzial ist, zu setzen, ein elektrisches Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und ein elektrisches Potenzial des ersten elektrisch leitenden Abschnitts und ein elektrisches Potenzial des vierten elektrisch leitenden Abschnitts auf ein viertes Potenzial, jeweils unabhängig von dem elektrischen Potenzial des zweiten elektrisch leitenden Abschnitts, dem elektrischen Potenzial des dritten elektrisch leitenden Abschnitts sowie dem elektrischen Potenzial des Gate-Abschnitts zu setzen, um dadurch eine erste Information in das zweite Speicherelement zu schreiben; und
    • das elektrische Potenzial des zweiten elektrisch leitenden Abschnitts auf das zweite Potenzial zu setzen, das elektrische Potenzial des dritten elektrisch leitenden Abschnitts auf das erste Potenzial zu setzen, das elektrische Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und das elektrische Potenzial des ersten elektrisch leitenden Abschnitts und das elektrische Potenzial des vierten elektrisch leitenden Abschnitts auf das vierte Potenzial zu setzen, um dadurch eine zweite Information in das zweite Speicherelement zu schreiben.
    (11)
    Die Halbleitervorrichtung nach (10), wobei die Steuerung eine Potenzialsteuerschaltung beinhaltet, die das elektrische Potenzial des ersten elektrisch leitenden Abschnitts und das elektrische Potenzial des vierten elektrisch leitenden Abschnitts auf dem vierten Potenzial hält.
    (12)
    Die Halbleitervorrichtung nach einem von (5) bis (11), ferner beinhaltend:
    • eine erste Isolationsschicht, die die erste Fläche des Halbleitersubstrats bedeckt;
    • eine erste Verbindung und eine zweite Verbindung, die jeweils die erste Isolationsschicht durchdringen;
    • einen dritten elektrisch leitenden Abschnitt, der, wie von der ersten Isolationsschicht aus gesehen, gegenüber der ersten Fläche vorgesehen ist und durch die erste Verbindung mit der ersten Diffusionsschicht elektrisch gekoppelt ist; und
    • einen vierten elektrisch leitenden Abschnitt, der, wie von der ersten Isolationsschicht aus gesehen, gegenüber der ersten Fläche vorgesehen ist und durch die zweite Verbindung mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
    (13)
    Die Halbleitervorrichtung nach (12), ferner beinhaltend:
    • eine zweite Isolationsschicht, die die zweite Fläche des Halbleitersubstrats bedeckt; und
    • eine dritte Verbindung und eine vierte Verbindung, die jeweils die zweite Isolationsschicht durchdringen,
    • wobei der erste elektrisch leitende Abschnitt, wie von dem ersten Speicherelement aus gesehen, gegenüber der zweiten Isolationsschicht vorgesehen ist und durch die dritte Verbindung mit der ersten Diffusionsschicht elektrisch gekoppelt ist, und
    • der zweite elektrisch leitende Abschnitt, wie von dem zweiten Speicherelement aus gesehen, gegenüber der zweiten Isolationsschicht vorgesehen ist und durch die vierte Verbindung mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
    (14)
    Die Halbleitervorrichtung nach (1), ferner beinhaltend eine Finne, die ein Halbleitermaterial beinhaltet und sich in einer die erste Richtung schneidenden zweiten Richtung erstreckt, wobei
    das erste Speicherelement und das zweite Speicherelement jeweils mit einer hinteren Fläche der Finne gekoppelt sind, und
    sich der Gate-Abschnitt, die erste Diffusionsschicht und die zweite Diffusionsschicht in der ersten Richtung erstrecken und Flächen der Finne außer der hinteren Fläche bedecken
    (15)
    Eine Bildgebungseinheit, beinhaltend:
    • eine Halbleitervorrichtung; und
    • ein auf der Halbleitervorrichtung gestapeltes Bildgebungselement,
    • wobei die Halbleitervorrichtung Folgendes beinhaltet:
      • einen Transistor, der einen Gate-Abschnitt, eine erste Diffusionsschicht und eine zweite Diffusionsschicht beinhaltet;
      • einen ersten elektrisch leitenden Abschnitt;
      • einen zweiten elektrisch leitenden Abschnitt, der von dem ersten elektrisch leitenden Abschnitt elektrisch isoliert ist;
      • ein erstes Speicherelement, das sich zwischen der ersten Diffusionsschicht und dem ersten elektrisch leitenden Abschnitt befindet und sowohl mit der ersten Diffusionsschicht als auch dem ersten elektrisch leitenden Abschnitt elektrisch gekoppelt ist; und
      • ein zweites Speicherelement, das sich zwischen der zweiten Diffusionsschicht und dem zweiten elektrisch leitenden Abschnitt befindet und sowohl mit der zweiten Diffusionsschicht als auch mit dem zweiten elektrisch leitenden Abschnitt elektrisch gekoppelt ist.
  • Die vorliegende Anmeldung beansprucht die Priorität der am 6. März 2018 im japanischen Patentamt eingereichten japanischen Patentanmeldung JP2018-39217 , deren gesamter Inhalt durch Bezugnahme hiermit aufgenommen ist.
  • Für den Fachmann liegt auf der Hand, dass verschiedene Modifikationen, Kombinationen, Teilkombinationen und Änderungen in Abhängigkeit von Designanforderungen und anderen Faktoren auftreten können, sofern diese innerhalb des Schutzumfangs der angehängten Ansprüche und deren Äquivalente liegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2007/066407 [0003]
    • JP 201839217 [0067]

Claims (15)

  1. Halbleitervorrichtung, umfassend: einen Transistor, der einen Gate-Abschnitt, eine erste Diffusionsschicht und eine zweite Diffusionsschicht beinhaltet; einen ersten elektrisch leitenden Abschnitt; einen zweiten elektrisch leitenden Abschnitt, der von dem ersten elektrisch leitenden Abschnitt elektrisch isoliert ist; ein erstes Speicherelement, das sich zwischen der ersten Diffusionsschicht und dem ersten elektrisch leitenden Abschnitt befindet und sowohl mit der ersten Diffusionsschicht als auch dem ersten elektrisch leitenden Abschnitt elektrisch gekoppelt ist; und ein zweites Speicherelement, das sich zwischen der zweiten Diffusionsschicht und dem zweiten elektrisch leitenden Abschnitt befindet und sowohl mit der zweiten Diffusionsschicht als auch mit dem zweiten elektrisch leitenden Abschnitt elektrisch gekoppelt ist.
  2. Halbleitervorrichtung nach Anspruch 1, ferner umfassend: einen dritten elektrisch leitenden Abschnitt, der, wie von der ersten Diffusionsschicht aus gesehen, gegenüber dem ersten Speicherelement vorgesehen ist und mit der ersten Diffusionsschicht elektrisch gekoppelt ist; und einen vierten elektrisch leitenden Abschnitt, der, wie von der zweiten Diffusionsschicht aus gesehen, gegenüber dem zweiten Speicherelement vorgesehen ist und mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei sich der Gate-Abschnitt, der erste elektrisch leitende Abschnitt und der zweite elektrisch leitende Abschnitt alle entlang einer ersten Richtung erstrecken.
  4. Halbleitervorrichtung nach Anspruch 2, wobei sich der Gate-Abschnitt und der erste bis vierte elektrisch leitende Abschnitt alle entlang einer ersten Richtung erstrecken.
  5. Halbleitervorrichtung nach Anspruch 1, ferner umfassend ein Halbleitersubstrat, das eine erste Fläche, auf der der Gate-Abschnitt vorgesehen ist, und eine zweite Fläche, die sich gegenüber der ersten Fläche befindet, aufweist, wobei die erste Diffusionsschicht einen Teil des Halbleitersubstrats bildet, der sich in der Nähe der ersten Fläche befindet, und die zweite Diffusionsschicht einen anderen Teil des Halbleitersubstrats bildet, der sich in der Nähe der ersten Fläche befindet.
  6. Halbleitervorrichtung nach Anspruch 5, ferner umfassend: eine erste Isolationsschicht, die die zweite Fläche des Halbleitersubstrats bedeckt; und eine erste Verbindung und eine zweite Verbindung, die jeweils die erste Isolationsschicht durchdringen, wobei das erste Speicherelement und das zweite Speicherelement jeweils, wie von der ersten Isolationsschicht aus gesehen, gegenüber der zweiten Fläche vorgesehen sind, das erste Speicherelement durch die erste Verbindung mit der ersten Diffusionsschicht elektrisch gekoppelt ist, und das zweite Speicherelement durch die zweite Verbindung mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
  7. Halbleitervorrichtung nach Anspruch 6, ferner umfassend: eine zweite Isolationsschicht, die die erste Fläche des Halbleitersubstrats bedeckt; einen dritten elektrisch leitenden Abschnitt und einen vierten elektrisch leitenden Abschnitt, die jeweils, wie von der zweiten Isolationsschicht aus gesehen, gegenüber der zweiten Fläche vorgesehen sind; eine dritte Verbindung, die die zweite Isolationsschicht durchdringt und die erste Diffusionsschicht und den dritten elektrisch leitenden Abschnitt elektrisch miteinander koppelt; und eine vierte Verbindung, die die zweite Isolationsschicht durchdringt und die zweite Diffusionsschicht und den vierten elektrisch leitenden Abschnitt elektrisch miteinander koppelt.
  8. Halbleitervorrichtung nach Anspruch 7, ferner umfassend eine Steuerung, die ein Steuern dahingehend durchführt: ein elektrisches Potenzial des ersten elektrisch leitenden Abschnitts auf ein erstes Potenzial zu setzen, ein elektrisches Potenzial des vierten elektrisch leitenden Abschnitts auf ein zweites Potenzial, das höher als das erste Potenzial ist, zu setzen, ein elektrisches Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und ein elektrisches Potenzial des zweiten elektrisch leitenden Abschnitts und ein elektrisches Potenzial des dritten elektrisch leitenden Abschnitts auf ein drittes Potenzial, jeweils unabhängig von dem elektrischen Potenzial des ersten elektrisch leitenden Abschnitts, dem elektrischen Potenzial des vierten elektrisch leitenden Abschnitts sowie dem elektrischen Potenzial des Gate-Abschnitts zu setzen, um dadurch eine erste Information in das erste Speicherelement zu schreiben; und das elektrische Potenzial des ersten elektrisch leitenden Abschnitts auf das zweite Potenzial zu setzen, das elektrische Potenzial des vierten elektrisch leitenden Abschnitts auf das erste Potenzial zu setzen, das elektrische Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und das elektrische Potenzial des zweiten elektrisch leitenden Abschnitts und das elektrische Potenzial des dritten elektrisch leitenden Abschnitts auf das dritte Potenzial zu setzen, um dadurch eine zweite Information in das erste Speicherelement zu schreiben.
  9. Halbleitervorrichtung nach Anspruch 8, wobei die Steuerung eine Potenzialsteuerschaltung beinhaltet, die das elektrische Potenzial des zweiten elektrisch leitenden Abschnitts und das elektrische Potenzial des dritten elektrisch leitenden Abschnitts auf dem dritten Potenzial halten kann.
  10. Halbleitervorrichtung nach Anspruch 7, ferner umfassend eine Steuerung, die ein Steuern dahingehend durchführt: ein elektrisches Potenzial des zweiten elektrisch leitenden Abschnitts auf ein erstes Potenzial zu setzen, ein elektrisches Potenzial des dritten elektrisch leitenden Abschnitts auf ein zweites Potenzial, das höher als das erste Potenzial ist, zu setzen, ein elektrisches Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und ein elektrisches Potenzial des ersten elektrisch leitenden Abschnitts und ein elektrisches Potenzial des vierten elektrisch leitenden Abschnitts auf ein viertes Potenzial, jeweils unabhängig von dem elektrischen Potenzial des zweiten elektrisch leitenden Abschnitts, dem elektrischen Potenzial des dritten elektrisch leitenden Abschnitts sowie dem elektrischen Potenzial des Gate-Abschnitts zu setzen, um dadurch eine erste Information in das zweite Speicherelement zu schreiben; und das elektrische Potenzial des zweiten elektrisch leitenden Abschnitts auf das zweite Potenzial zu setzen, das elektrische Potenzial des dritten elektrisch leitenden Abschnitts auf das erste Potenzial zu setzen, das elektrische Potenzial des Gate-Abschnitts auf das zweite Potenzial zu setzen und das elektrische Potenzial des ersten elektrisch leitenden Abschnitts und das elektrische Potenzial des vierten elektrisch leitenden Abschnitts auf das vierte Potenzial zu setzen, um dadurch eine zweite Information in das zweite Speicherelement zu schreiben.
  11. Halbleitervorrichtung nach Anspruch 10, wobei die Steuerung eine Potenzialsteuerschaltung beinhaltet, die das elektrische Potenzial des ersten elektrisch leitenden Abschnitts und das elektrische Potenzial des vierten elektrisch leitenden Abschnitts auf dem vierten Potenzial hält.
  12. Halbleitervorrichtung nach Anspruch 5, ferner umfassend: eine erste Isolationsschicht, die die erste Fläche des Halbleitersubstrats bedeckt; eine erste Verbindung und eine zweite Verbindung, die jeweils die erste Isolationsschicht durchdringen; einen dritten elektrisch leitenden Abschnitt, der, wie von der ersten Isolationsschicht aus gesehen, gegenüber der ersten Fläche vorgesehen ist und durch die erste Verbindung mit der ersten Diffusionsschicht elektrisch gekoppelt ist; und einen vierten elektrisch leitenden Abschnitt, der, wie von der ersten Isolationsschicht aus gesehen, gegenüber der ersten Fläche vorgesehen ist und durch die zweite Verbindung mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
  13. Halbleitervorrichtung nach Anspruch 12, ferner umfassend: eine zweite Isolationsschicht, die die zweite Fläche des Halbleitersubstrats bedeckt; und eine dritte Verbindung und eine vierte Verbindung, die jeweils die zweite Isolationsschicht durchdringen, wobei der erste elektrisch leitende Abschnitt, wie von dem ersten Speicherelement aus gesehen, gegenüber der zweiten Isolationsschicht vorgesehen ist und durch die dritte Verbindung mit der ersten Diffusionsschicht elektrisch gekoppelt ist, und der zweite elektrisch leitende Abschnitt, wie von dem zweiten Speicherelement aus gesehen, gegenüber der zweiten Isolationsschicht vorgesehen ist und durch die vierte Verbindung mit der zweiten Diffusionsschicht elektrisch gekoppelt ist.
  14. Halbleitervorrichtung nach Anspruch 1, ferner umfassend eine Finne, die ein Halbleitermaterial beinhaltet und sich in einer die erste Richtung schneidenden zweiten Richtung erstreckt, wobei das erste Speicherelement und das zweite Speicherelement jeweils mit einer hinteren Fläche der Finne gekoppelt sind, und sich der Gate-Abschnitt, die erste Diffusionsschicht und die zweite Diffusionsschicht in der ersten Richtung erstrecken und Flächen der Finne außer der hinteren Fläche bedecken.
  15. Bildgebungseinheit, umfassend: eine Halbleitervorrichtung; und ein auf der Halbleitervorrichtung gestapeltes Bildgebungselement, wobei die Halbleitervorrichtung Folgendes beinhaltet: einen Transistor, der einen Gate-Abschnitt, eine erste Diffusionsschicht und eine zweite Diffusionsschicht beinhaltet; einen ersten elektrisch leitenden Abschnitt; einen zweiten elektrisch leitenden Abschnitt, der von dem ersten elektrisch leitenden Abschnitt elektrisch isoliert ist; ein erstes Speicherelement, das sich zwischen der ersten Diffusionsschicht und dem ersten elektrisch leitenden Abschnitt befindet und sowohl mit der ersten Diffusionsschicht als auch dem ersten elektrisch leitenden Abschnitt elektrisch gekoppelt ist; und ein zweites Speicherelement, das sich zwischen der zweiten Diffusionsschicht und dem zweiten elektrisch leitenden Abschnitt befindet und sowohl mit der zweiten Diffusionsschicht als auch mit dem zweiten elektrisch leitenden Abschnitt elektrisch gekoppelt ist.
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