JP2014220376A - 半導体装置およびその製造方法 - Google Patents

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孝司 横山
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Abstract

【課題】接続抵抗を低減することが可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板の主面側にトランジスタ、前記半導体基板の裏面側に抵抗変化素子を備え、前記トランジスタは、前記半導体基板内に、前記半導体基板の裏面に達する低抵抗部を有し、前記低抵抗部の裏面に接して絶縁膜が設けられ、前記絶縁膜は、前記低抵抗部に対向して開口を有し、前記抵抗変化素子は、前記開口を通じて前記低抵抗部に接続されている半導体装置。
【選択図】図１

Description

本開示は、半導体装置およびその製造方法に関する。
トランジスタのソース・ドレイン領域に接続されるコンタクト電極は、トランジスタが形成された基板の主面側に設けられるのが通常である。一方、近年では、コンタクト電極を基板の裏面側に配置することが試みられている。例えば特許文献１には、シリコン（Ｓｉ）基板の表面側に主素子の拡散層およびシリサイド層を形成する一方、基板の裏面側から裏面コンタクト電極を穿設することが記載されている。裏面コンタクト電極は、基板および拡散層を貫通してシリサイド層に接続されている。
特開２０１０−１７１１６６号公報（図６，図７等）
特許文献１では、基板の厚さおよび拡散層の厚さを加算した高さの裏面コンタクト電極を形成するようにしていたので、裏面コンタクト電極の抵抗を下げるには限界があり、接続抵抗の低減という点で未だ改善の余地があった。
本開示はかかる問題点に鑑みてなされたもので、その目的は、接続抵抗を低減することが可能な半導体装置およびその製造方法を提供することにある。
本開示による第１の半導体装置は、半導体基板の主面側にトランジスタ、半導体基板の裏面側に抵抗変化素子を備え、トランジスタは、半導体基板内に、半導体基板の裏面に達する低抵抗部を有し、低抵抗部の裏面に接して絶縁膜が設けられ、絶縁膜は、低抵抗部に対向して開口を有し、抵抗変化素子は、開口を通じて低抵抗部に接続されているものである。
ここに「抵抗変化素子」とは、抵抗状態の変化により情報を記憶する記憶素子を総称するものであり、ＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気抵抗メモリ）、ＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）、二つの電極の間に、イオン源層と抵抗変化層とを積層した記憶層を有し、抵抗変化層の電気特性の変化（抵抗変化）を利用して情報の書込みを行う記憶素子などを含む。
本開示の第１の半導体装置では、抵抗変化素子が、絶縁膜の開口を通じてトランジスタの低抵抗部に接続されているので、抵抗変化素子とトランジスタとの接続抵抗が低減される。
本開示による第２の半導体装置は、トランジスタと、トランジスタの裏面側に設けられた抵抗変化素子とを備え、トランジスタは、第１方向に延伸されたフィンと、フィンの裏面以外の面を覆うと共に第１方向とは異なる第２方向に延伸された金属配線とを有し、金属配線の裏面に接して絶縁膜が設けられ、絶縁膜は、金属配線に対向して開口を有し、抵抗変化素子は、開口を通じて金属配線に接続されているものである。
本開示の第２の半導体装置では、抵抗変化素子が、絶縁膜の開口を通じてトランジスタの金属配線に接続されているので、抵抗変化素子とトランジスタとの接続抵抗が低減される。
本開示による第３の半導体装置は、半導体基板の主面側にトランジスタ、半導体基板の裏面側に導電性接続部を備え、トランジスタは、半導体基板内に、半導体基板の裏面に達する低抵抗部を有し、低抵抗部の裏面に接して絶縁膜が設けられ、絶縁膜は、低抵抗部に対向して開口を有し、導電性接続部は、開口を通じて低抵抗部に接続されているものである。
本開示の第３の半導体装置では、導電性接続部が、絶縁膜の開口を通じてトランジスタの低抵抗部に接続されているので、導電性接続部とトランジスタとの接続抵抗が低減される。
本開示による第４の半導体装置は、トランジスタと、トランジスタの裏面側に設けられた導電性接続部とを備え、トランジスタは、第１方向に延伸されたフィンと、フィンの裏面以外の面を覆うと共に第１方向とは異なる第２方向に延伸された金属配線とを有し、金属配線の裏面に接して絶縁膜が設けられ、絶縁膜は、金属配線に対向して開口を有し、導電性接続部は、開口を通じて金属配線に接続されているものである。
本開示の第４の半導体装置では、導電性接続部が、絶縁膜の開口を通じてトランジスタの金属配線に接続されているので、導電性接続部とトランジスタとの接続抵抗が低減される。
本開示による第１の半導体装置の製造方法は、以下の（Ａ）〜（Ｅ）の工程を含むものである。
（Ａ）半導体基板の主面側にトランジスタを形成し、半導体基板内にトランジスタの低抵抗部を形成する工程
（Ｂ）半導体基板を裏面側から研磨し、低抵抗部で研磨を止める工程
（Ｃ）低抵抗部の裏面に接して絶縁膜を形成する工程
（Ｄ）絶縁膜に、低抵抗部に対向して開口を設ける工程
（Ｅ）開口を通じて低抵抗部に接続された抵抗変化素子を形成する工程
本開示による第２の半導体装置の製造方法は、以下の（Ａ）〜（Ｅ）の工程を含むものである。
（Ａ）半導体基板の主面側に、第１方向に延伸されたフィンと、フィンの裏面以外の面を覆うと共に第１方向とは異なる第２方向に延伸された金属配線とを有するトランジスタを形成する工程
（Ｂ）半導体基板を裏面側から研磨する工程
（Ｃ）金属配線の裏面に接して絶縁膜を形成する工程
（Ｄ）絶縁膜に、金属配線に対向して開口を設ける工程
（Ｅ）開口を通じて金属配線に接続された抵抗変化素子を形成する工程
本開示の第１の半導体装置によれば、抵抗変化素子を、絶縁膜の開口を通じてトランジスタの低抵抗部に接続するようにしたので、抵抗変化素子とトランジスタとの接続抵抗を低減することが可能となる。
本開示の第２の半導体装置によれば、抵抗変化素子を、絶縁膜の開口を通じてトランジスタの金属配線に接続するようにしたので、抵抗変化素子とトランジスタとの接続抵抗を低減することが可能となる。
本開示の第３の半導体装置によれば、導電性接続部を、絶縁膜の開口を通じてトランジスタの低抵抗部に接続するようにしたので、導電性接続部とトランジスタとの接続抵抗を低減することが可能となる。
本開示の第４の半導体装置によれば、導電性接続部を、絶縁膜の開口を通じてトランジスタの金属配線に接続するようにしたので、導電性接続部とトランジスタとの接続抵抗を低減することが可能となる。
本開示の第１の半導体装置の製造方法によれば、半導体基板の主面側にトランジスタを形成し、半導体基板内にトランジスタの低抵抗部を形成したのち、半導体基板を裏面側から研磨し、低抵抗部で研磨を止め、低抵抗部の裏面に接して絶縁膜を形成し、この絶縁膜に、低抵抗部に対向して開口を設け、この開口を通じて低抵抗部に接続された抵抗変化素子を形成するようにしたので、抵抗変化素子とトランジスタとの接続抵抗を低減することが可能となる。
本開示の第２の半導体装置の製造方法によれば、半導体基板の主面側に、フィンと金属配線とを有するトランジスタを形成したのち、半導体基板を裏面側から研磨し、金属配線の裏面に接して絶縁膜を形成し、この絶縁膜に、金属配線に対向して開口を設け、この開口を通じて金属配線に接続された抵抗変化素子を形成するようにしたので、導電性接続部とトランジスタとの接続抵抗を低減することが可能となる。
本開示の第１の実施の形態に係る半導体装置の構成を表す断面図である。 図１に示した抵抗変化素子の記憶部の構成の一例を表す断面図である。 図２に示した記憶部の各層の構成の一例を表す断面図である。 図１に示した半導体装置の製造方法を工程順に表す断面図である。 図４に続く工程を表す断面図である。 図５に続く工程を表す断面図である。 図６に続く工程を表す断面図である。 図７に続く工程を表す断面図である。 図８に続く工程を表す断面図である。 図９に続く工程を表す断面図である。 図１０に続く工程を表す断面図である。 参照例１の半導体装置を表す断面図である。 本開示の第２の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第３の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第４の実施の形態に係る半導体装置の基本単位を表す回路図である。 図１５に示した半導体装置の製造方法を工程順に表す平面図である。 図１６に続く工程を表す平面図である。 図１７に続く工程を表す平面図である。 図１８に示した裏面接合部の変形例を表す平面図である。 図１８に続く工程を表す平面図である。 図２０に続く工程を表す平面図である。 図２１に続く工程を表す平面図である。 参照例１の半導体装置の製造方法を工程順に表す平面図である。 図２３に続く工程を表す断面図である。 図２４に続く工程を表す断面図である。 図２５に続く工程を表す平面図である。 図２６に続く工程を表す平面図である。 図２７に続く工程を表す平面図である。 図２２に示した本実施の形態の半導体装置の基本単位と、図２８に示した参照例１の半導体装置の基本単位とを対比して表す平面図である。 図２２に示した本実施の形態の半導体装置の基本単位を行列状に配置したアレイを表す平面図である。 図２８に示した参照例１の半導体装置の基本単位を行列状に配置したアレイを表す平面図である。 本開示の変形例１に係る半導体装置の製造方法を工程順に表す断面図である。 図３２に続く工程を表す断面図である。 図３３に続く工程を表す断面図である。 図３４に続く工程を表す断面図である。 図３５に続く工程を表す断面図である。 図３６に続く工程を表す断面図である。 本開示の変形例２に係る半導体装置の製造方法を工程順に表す断面図である。 図３８に続く工程を表す断面図である。 図３９に続く工程を表す断面図である。 図４０に続く工程を表す断面図である。 図４１に続く工程を表す断面図である。 図４２に続く工程を表す断面図である。 本開示の変形例３に係る半導体装置の製造方法の工程を表す断面図である。 本開示の第５の実施の形態に係る半導体装置の構成を表す断面図であり、トランジスタのソース配線に沿った断面図である。 図４５に示した半導体装置の平面図である。 図４５に示した半導体装置の他の切断面における断面図であり、トランジスタのゲート配線に沿った断面図である。 図４５に示した半導体装置の製造方法を工程順に表す断面図である。 図４８に続く工程を表す断面図である。 図４９に続く工程を表す断面図である。 図５０に続く工程を表す断面図である。 図５１に続く工程を表す断面図である。 図５２に続く工程を表す断面図である。 図５３に続く工程を表す断面図である。 図５４に続く工程を表す断面図である。 本開示の変形例４に係る半導体装置の製造方法を工程順に表す断面図である。 図５６に続く工程を表す断面図である。 図５７に続く工程を表す断面図である。 図５８に続く工程を表す断面図である。 図５９に続く工程を表す断面図である。 図６０に続く工程を表す断面図である。 図６１に続く工程を表す断面図である。 図６２に続く工程を表す断面図である。 図６３に続く工程を表す断面図である。 本開示の変形例５に係る半導体装置の製造方法を工程順に表す断面図である。 図６５に続く工程を表す断面図である。 図６６に続く工程を表す断面図である。 図６７に続く工程を表す断面図である。 図６８に続く工程を表す断面図である。 本開示の第６の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第７の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第８の実施の形態に係る半導体装置の構成を表す断面図であり、トランジスタのゲート配線に沿った断面図である。 本開示の第９の実施の形態に係る半導体装置の構成を表す断面図であり、トランジスタのソース配線に沿った断面図である。 図７３に示した半導体装置の他の切断面における断面図であり、トランジスタのゲート配線に沿った断面図である。 図７３に示した半導体装置の製造方法を工程順に表す断面図である。 図７５に続く工程を表す断面図である。 図７６に続く工程を表す断面図である。 図７７に続く工程を表す断面図である。 図７８に続く工程を表す断面図である。 図７９に続く工程を表す断面図である。 図８０に続く工程を表す断面図である。 図８１に続く工程を表す断面図である。 図８２に続く工程を表す断面図である。 図８３に続く工程を表す断面図である。 本開示の第１０の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第１１の実施の形態に係る半導体装置の構成を表す斜視図である。 図８６に示した半導体装置の構成を表す断面図であり、トランジスタのゲート配線に沿った断面図である。 図８６に示したフィンの側面の面方位を説明するための平面図である。 高抵抗から低抵抗に変化する場合を説明するための図である。 低抵抗から高抵抗に変化する場合を説明するための図である。 ＰＦＥＴ化による利点を説明するための図であり、低抵抗から高抵抗に変化する場合を説明するための図である。 本開示の第１２の実施の形態に係る半導体装置の構成を表す断面図であり、トランジスタのソース配線に沿った断面図である。 図９２に示した半導体装置の他の切断面における断面図であり、トランジスタのゲート配線に沿った断面図である。 本開示の第１３の実施の形態に係る半導体装置の構成を表す断面図である。 図９４に示した半導体装置の変形例を表す断面図である。 本開示の第１４の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第１５の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第１６の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第１７の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第１８の実施の形態に係る半導体装置の構成を表す断面図である。 本開示の第１９の実施の形態に係る半導体装置における、抵抗変化素子の構成を表す断面図である。 図１０１に示した抵抗変化素子の書込み状態の一例を説明するための図である。 図１０１に示した抵抗変化素子の消去電圧印加時の一例を説明するための図である。 図１０１に示した抵抗変化素子の消去状態の一例を説明するための図である。 図１０１に示した抵抗変化素子の書込み状態の他の例を説明するための図である。 図１０１に示した抵抗変化素子の消去電圧印加時の他の例を説明するための図である。 図１０１に示した抵抗変化素子の消去状態の他の例を説明するための図である。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体装置：半導体基板の主面側にプレーナー型トランジスタ、裏面側に抵抗変化素子としてＭＴＪ素子を有する例）
２．第２の実施の形態（半導体装置：抵抗変化素子の第１電極が、絶縁膜の開口に埋め込まれた導電性接続部により低抵抗部に接続されている例）
３．第３の実施の形態（半導体装置：抵抗変化素子の記憶部が、絶縁膜の開口に埋め込まれると共に低抵抗部に接続されている例）
４．第４の実施の形態（半導体装置：直列接続された二つのトランジスタの各々にＭＴＪ素子を接続した基本単位を有する例）
５．変形例１（半導体装置の製造方法：研磨を２段階に分けて行う例）
６．変形例２（半導体装置の製造方法：ＳＯＩ基板を用い、埋込み酸化膜を残す例）
７．変形例３（半導体装置の製造方法：ＳＯＩ基板を用い、埋込み酸化膜を除去する例）
８．第５の実施の形態（半導体装置：トランジスタとしてＦｉｎ ＦＥＴを有する例）
９．変形例４（半導体装置の製造方法：バルク基板を用い、ＳＴＩ素子分離層を残す例）
１０．変形例５（半導体装置の製造方法：バルク基板を用い、ＳＴＩ素子分離層を残さない例）
１１．第６の実施の形態（半導体装置：抵抗変化素子の記憶部が、絶縁膜の第１開口に埋め込まれると共に低抵抗部に接続されている例）
１２．第７の実施の形態（半導体装置：抵抗変化素子の第１電極が、絶縁膜の第１開口に埋め込まれた導電性接続部により低抵抗部に接続されている例）
１３．第８の実施の形態（半導体装置：トライゲートトランジスタの例）
１４．第９の実施の形態（半導体装置：ナノワイヤトランジスタの例）
１５．第１０の実施の形態（半導体装置：フィンの深さを深くした例）
１６．第１１の実施の形態（半導体装置：ｐ型Ｆｉｎ ＦＥＴの例）
１７．第１２の実施の形態（半導体装置：化合物半導体Ｆｉｎ ＦＥＴの例）
１８．第１３の実施の形態（半導体装置：抵抗変化素子を多層化した例）
１９．第１４の実施の形態（半導体装置：抵抗変化素子を多層化した他の例）
２０．第１５の実施の形態（半導体装置：プレーナー型トランジスタを有し、抵抗変化素子の第２電極を裏面側多層配線部の一端部に接続し、裏面側多層配線部の他端部を、絶縁膜の他の開口に埋め込んで他の低抵抗部に直接接続する例）
２１．第１６の実施の形態（半導体装置：マルチゲートトランジスタを有し、抵抗変化素子の第２電極を裏面側多層配線部の一端部に接続し、裏面側多層配線部の他端部を、絶縁膜の他の開口に埋め込んで他の低抵抗部に直接接続する例）
２２．第１７の実施の形態（半導体装置：半導体基板の主面側にプレーナー型トランジスタ、裏面側に導電性接続部を有する例）
２３．第１８の実施の形態（半導体装置：Ｆｉｎ ＦＥＴの裏面側に導電性接続部を有する例）
２４．第１９の実施の形態（半導体装置：抵抗変化素子が、記憶部としてイオン源層および抵抗変化層を含む例）
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る半導体装置の断面構成を表したものである。この半導体装置１は、例えば、半導体基板１０の主面（表面）１０Ａ側にトランジスタ２０、半導体基板１０の裏面１０Ｂ側に抵抗変化素子３０を有している。
半導体基板１０は、例えば単結晶シリコンよりなる基板である。半導体基板１０には、ＳＴＩ（Shallow Trench Isolation）による複数の素子分離層１１が設けられている。素子分離層１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜である。
トランジスタ２０は、抵抗変化素子３０の選択用トランジスタであり、例えば、ゲート電極２１と、ソース領域・ドレイン領域となる一対の拡散層２２とを有するプレーナー型トランジスタである。ゲート電極２１は、抵抗変化素子３０のワード線ＷＬを兼ねている。
ゲート電極２１は、半導体基板１０の主面１０Ａ側に設けられている。ゲート電極２１と半導体基板１０との間には、酸化シリコン膜などよりなるゲート絶縁膜２３が設けられている。ゲート電極２１の側面には、例えば酸化シリコン膜２４Ａと窒化シリコン膜２４Ｂとの積層膜よりなるサイドウォール２４が設けられている。ゲート電極２１には、ワード線ＷＬが接続されている。
一対の拡散層２２は、半導体基板１０内の、隣り合う素子分離層１１で囲まれた領域に設けられている。拡散層２２の一部には、ニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）などの金属シリサイドよりなるシリサイド層２５が設けられている。シリサイド層２５は、後述するコンタクトプラグ２８Ａ〜２８Ｃと拡散層２２との間の接触抵抗を低減するものである。シリサイド層２５は、半導体基板１０の厚み方向全部に設けられ、主面１０Ａから裏面１０Ｂに達している。
ここで、シリサイド層２５は、本開示における「低抵抗部」の一具体例に対応している。
ドレイン領域となる拡散層２２には、選択線ＳＬ（Select Line）が接続されている。ソース領域となる拡散層２２には、第１金属層Ｍ１および主面側多層配線部４０が接続されている。
ワード線ＷＬ，選択線ＳＬおよび第１金属層Ｍ１は、トランジスタ２０を覆う層間絶縁膜２６，２７を貫通するコンタクトプラグ２８Ａ，２８Ｂ，２８Ｃにより、ゲート電極２１およびシリサイド層２５にそれぞれ接続されている。
主面側多層配線部４０は、第１金属層Ｍ１を介してソース領域となる拡散層２２に接続されている。主面側多層配線部４０は、例えば、トランジスタ２０に近いほうから順に、層間絶縁膜４１と、第２金属層Ｍ２と、層間絶縁膜４２と、第３金属層Ｍ３と、層間絶縁膜４３と、第４金属層Ｍ４と、層間絶縁膜４４と、第５金属層Ｍ５と、層間絶縁膜４５と、第６金属層Ｍ６とを有している。第１金属層Ｍ１と第２金属層Ｍ２とは、層間絶縁膜４１を貫通する第１ビアＶ１により接続されている。第２金属層Ｍ２と第３金属層Ｍ３とは、層間絶縁膜４２を貫通する第２ビアＶ２により接続されている。第３金属層Ｍ３と第４金属層Ｍ４とは、層間絶縁膜４３を貫通する第３ビアＶ３により接続されている。第４金属層Ｍ４と第５金属層Ｍ５とは、層間絶縁膜４４を貫通する第４ビアＶ４により接続されている。第５金属層Ｍ５と第６金属層Ｍ６とは、層間絶縁膜４５を貫通する第５ビアＶ５により接続されている。なお、図１に示した主面側多層配線部４０の構成は一例であり、これに限られるものではないことは言うまでもない。
主面側多層配線部４０には、支持基板５０が接合されている。支持基板５０は、例えば単結晶シリコンよりなる基板である。支持基板５０の材料は特に限定されず、単結晶シリコンのほか、ＳｉＯ2，ガラスなど他の材料よりなる基板でもよい。
また、この半導体装置１では、シリサイド層２５の裏面に接して、絶縁膜６０が設けられている。絶縁膜６０は、シリサイド層２５に対向して開口６１を有し、抵抗変化素子３０は、開口６１を通じてシリサイド層２５に接続されている。これにより、この半導体装置１では、接続抵抗を低減することが可能となっている。
絶縁膜６０は、例えば、低温形成が可能なＨｉｇｈ−Ｋ（高誘電率）膜（Ｈｆ酸化物、Ａｌ2Ｏ3、Ｒｕ酸化物、Ｔａ酸化物、Ａｌ，Ｒｕ，Ｔａ，ＨｆのＳｉを含む酸化物、Ａｌ，Ｒｕ，Ｔａ，ＨｆのＳｉを含む窒化物、Ａｌ，Ｒｕ，Ｔａ，ＨｆのＳｉを含む酸化窒化物）により構成されている。また、絶縁膜６０は、Ｓｉ酸化物、Ｓｉ窒化物、Ｓｉ酸化窒化物により構成されていてもよい。
抵抗変化素子３０は、例えば、第１電極３１、記憶部３２および第２電極３３（ビット線ＢＬ）を、半導体基板１０の裏面１０Ｂに近い方からこの順に有し、第１電極３１は、開口６１に埋め込まれると共にシリサイド層２５に接続されていることが好ましい。第１電極３１とシリサイド層２５とを直接接触させて接続することにより、接続抵抗をより低減することが可能となるからである。この場合には、絶縁膜６０は、第１電極３１と同じ厚みを有している。
記憶部３２および第２電極３３の周囲には、裏面層間膜７０が設けられている。裏面層間膜７０の材料は、ＳｉＯ2，Ｌｏｗ−Ｋ（低誘電率）膜など、特に限定されない。
抵抗変化素子３０は、例えば、スピン注入により後述する記憶層の磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。ＳＴＴ−ＭＴＪは高速書き込み読み出しが可能であることから、揮発性メモリに置き換わる不揮発性メモリとして有望視されている。
第１電極３１および第２電極３３は、例えば、Ｃｕ，Ｔｉ，Ｗ，Ｒｕなどの金属層により構成されている。第１電極３１および第２電極３３は、後述する下地層３２Ａまたはキャップ層３２Ｅの構成材料以外の金属、主としてＣｕ，Ａｌ，Ｗにより構成されていることが好ましい。また、第１電極３１および第２電極３３は、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，Ｃｕ，Ａｌおよびそれらの積層構造により構成することも可能である。
図２は、記憶部３２の構成の一例を表したものである。記憶部３２は、例えば、半導体基板１０の裏面に近い方から順に、下地層３２Ａ，磁化固定層３２Ｂ，絶縁層３２Ｃ，記憶層３２Ｄ，キャップ層３２Ｅを積層した構成を有している。すなわち、抵抗変化素子３０は、積層方向の下から上に向かって磁化固定層３２Ｂ，絶縁層３２Ｃおよび記憶層３２Ｄをこの順に有するボトムピン構造を有している。一軸異方性を有する記憶層３２Ｄの磁化Ｍ３２Ｄの向きを変化させることにより情報の記憶が行われる。記憶層３２Ｄの磁化Ｍ３２Ｄと磁化固定層３２Ｂの磁化Ｍ３２Ｂとの相対的な角度（平行または反平行）によって情報の「０」「１」が規定される。
下地層３２Ａおよびキャップ層３２Ｅは、Ｔａ，Ｒｕなどの金属膜またはその積層膜により構成されている。
磁化固定層３２Ｂは、記憶層３２Ｄの記憶情報（磁化方向）の基準とされるものであり、磁化Ｍ３２Ｂの方向が膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。磁化固定層３２Ｂは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
磁化固定層３２Ｂの磁化Ｍ３２Ｂの方向は、書込みや読出しによって変化することは望ましくないが、必ずしも特定の方向に固定されている必要はない。記憶層３２Ｄよりも保磁力を大きくするか、膜厚を厚くするか、あるいは磁気ダンピング定数を大きくして記憶層３２Ｄよりも磁化Ｍ３２Ｂの方向が動きにくくなるようにすることも可能である。磁化Ｍ３２Ｂの方向を固定する場合には、ＰｔＭｎ，ＩｒＭｎなどの反強磁性体を磁化固定層３２Ｂに接触させるか、あるいはそれらの反強磁性体に接触した磁性体をＲｕ等の非磁性体を介して磁気的に結合させ、磁化固定層３２Ｂを間接的に固定してもよい。
絶縁層３２Ｃは、トンネルバリア層（トンネル絶縁層）となる中間層であり、例えば、酸化アルミニウムまたは酸化マグネシウム（ＭｇＯ）により構成されている。中でも、絶縁層３２Ｃは、酸化マグネシウムにより構成されていることが好ましい。磁気抵抗変化率（ＭＲ比）を高くすることが可能となり、スピン注入の効率を向上させて、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを反転させるための電流密度を低減することが可能となる。
記憶層３２Ｄは、磁化Ｍ３２Ｄの方向が膜面垂直方向に自由に変化する磁気モーメントを有する強磁性体により構成されている。記憶層３２Ｄは、例えばＣｏ−Ｆｅ−Ｂにより構成されている。
図３は、記憶部３２の各層の構成の一例を更に詳細に表したものである。下地層３２Ａは、例えば、第１電極３１に近い方から順に、厚み３ｎｍのＴａ層と、厚み２５ｎｍのＲｕ膜とを積層した構成を有している。磁化固定層３２Ｂは、例えば、第１電極３１に近い方から順に、厚み５ｎｍのＰｔ層と、厚み１．１ｎｍのＣｏ層と、厚み０．８ｎｍのＲｕ層と、厚み１ｎｍの（Ｃｏ20Ｆｅ80）80Ｂ20層とを積層した構成を有している。絶縁層３２Ｃは、例えば、第１電極３１に近い方から順に、厚み０．１５ｎｍのＭｇ層と、厚み１ｎｍのＭｇＯ層と、厚み０．１５ｎｍのＭｇ層とを積層した構成を有している。記憶層３２Ｄは、例えば厚みｔが１．２〜１．７ｎｍであり、（Ｃｏ20Ｆｅ80）80Ｂ20層により構成されている。キャップ層３２Ｅは、例えば、第１電極３１に近い方から順に、厚み１ｎｍのＴａ層と、厚み５ｎｍのＲｕ層と、厚み３ｎｍのＴａ層とを積層した構成を有している。
この半導体装置１は、例えば次のようにして製造することができる。
図４ないし図１１は、半導体装置１の製造方法を工程順に表したものである。まず、上述した材料よりなる半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、通常の製造工程により、ＬＳＩ（Large Scale Integrated circuit）を形成する。ロジックＬＳＩの場合は、９層以上の多層配線層が形成されるのが一般的である。なお、図４ないし図１１では、ロジックＬＳＩ構造をモチーフにして記載しているが、既存のＤＲＡＭ（Dynamic Random Access Memory）等周知の素子が組み込まれていてもよい。
すなわち、図４に示したように、半導体基板１０の主面１０Ａ側に、例えばＳＴＩによる素子分離層１１を形成する。半導体基板１０の素子分離層１１で囲まれた領域に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、シリサイド層２５を形成する。トランジスタ２０を覆う層間絶縁膜２６，２７を成膜し、ワード線ＷＬ，選択線ＳＬおよび第１金属層Ｍ１をゲート電極２１およびシリサイド層２５にそれぞれ接続する。層間絶縁膜２７上に主面側多層配線部４０を形成し、第１金属層Ｍ１と主面側多層配線部４０とを接続する。
次いで、図５に示したように、半導体基板１０を反転させて、プラズマ等の技術を用いて、半導体基板１０の主面１０Ａに支持基板５０を低温で張り合わせる。このとき、トランジスタ２０および主面側多層配線部４０はひっくり返った姿勢になっている。
続いて、図６に示したように、例えばＣＭＰ（Chemical Mechanical Polishing）により、半導体基板１０を裏面１０Ｂ側から研磨し、図７に示したように、シリサイド層２５に達したところで研磨を止める。シリサイド層２５の厚さは、例えば２ｎｍ〜２０ｎｍ程度である。素子分離層１１とシリサイド層２５との深さを揃えておくことにより、素子分離層１１で研磨を止めることも可能である。
そののち、図８に示したように、例えばＣＶＤ（Chemical Vapor Deposition）により、半導体基板１０の裏面１０Ｂおよびシリサイド層２５の裏面に接して、上述したＨｉｇｈ−Ｋ膜などよりなる絶縁膜６０を形成する。
続いて、図９に示したように、絶縁膜６０に、シリサイド層２５に対向して開口６１を設ける。
絶縁膜６０に開口６１を設けたのち、図１０に示したように、開口６１に、上述した材料よりなる第１電極３１を埋め込む。続いて、図１１に示したように、第１電極３１の上に記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてシリサイド層２５に直接接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。記憶部３２は、例えば、図３に示した厚みおよび材料よりなる各層をスパッタにより積層したのち、ドライエッチングによりパターニングすることにより形成することが可能である。以上により、図１に示した半導体装置１が完成する。
この半導体装置１では、選択線ＳＬとビット線ＢＬとの電位のｈｉｇｈ−ｌｏｗに応じて、記憶部３２の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを、磁化固定層３２Ｂの磁化Ｍ３２Ｂに対して平行あるいは反平行にすることにより、記憶部３２の抵抗値の大小に変化させて情報の書込みを実行する。
一方、記憶部３２に記憶された情報を読み出すには、記憶層３２Ｄに薄い絶縁膜を介して情報の基準となる磁性層（図示せず）を設け、絶縁層３２Ｃを介して流れる強磁性トンネル電流によって読み出すことが可能である。また、磁気抵抗効果により読み出してもよい。
ここでは、抵抗変化素子３０が、絶縁膜６０の開口６１を通じてトランジスタ２０のシリサイド層２５に接続されているので、抵抗変化素子３０とトランジスタ２０との接続抵抗が低減される。
一方、図１２に示した参照例１では、抵抗変化素子３０が第６ビアＶ６を介して主面側多層配線部４０の第６配線層Ｍ６に接続されている。これは、ＳＳＴ−ＭＴＪを構成している磁気材料は、耐熱性が低く、通常のＬＳＩ配線工程のサーマルバジェットに耐えることが難しいので、主面側多層配線部４０の配線工程を終えたのちに抵抗変化素子３０を形成するようにしたものである。なお、図１２は模式図であり、抵抗変化素子３０と主面側多層配線部４０との寸法比率は実際とは異なっている。
しかしながら、通常のロジックＬＳＩの配線数は９層以上になることが一般的であり、トランジスタ２０の拡散層２２から抵抗変化素子３０の第１電極３１までの間に、多くのコンタクト、ビア、配線が接続される。そのため、トランジスタ２０と抵抗変化素子３０との間に大きな寄生抵抗がのることになり、読出し・書込みの速度が低下するおそれがある。
このように本実施の形態では、抵抗変化素子３０を、絶縁膜６０の開口６１を通じてトランジスタ２０のシリサイド層２５に接続するようにしたので、抵抗変化素子３０とトランジスタ２０との接続抵抗を低減することが可能となる。とりわけ、抵抗変化素子３０として、耐熱性の厳しい磁気材料よりなるＳＴＴ−ＭＴＪを有する場合に極めて好適である。
（第２の実施の形態）
図１３は、本開示の第２の実施の形態に係る半導体装置１Ａの断面構成を表したものである。本実施の形態は、抵抗変化素子３０の第１電極３１が、絶縁膜６０の開口６１に埋め込まれた導電性接続部３５によりシリサイド層２５に接続されていることにおいて、上記第１の実施の形態と異なる。このことを除いては、本実施の形態の半導体装置１Ａは、上記第１の実施の形態と同様の構成および作用を有し、上記第１の実施の形態と同様にして製造することができる。
本実施の形態では、絶縁膜６０の厚みは、例えば、数ｎｍ前後、具体的には２ｎｍ以上１０ｎｍ以下であることが好ましい。絶縁膜６０の厚みを非常に薄くすることにより、導電性接続部３５自体の抵抗を小さくし、上記第１の実施の形態と同様に、接続抵抗を低減することが可能となる。
導電性接続部３５は、例えば、Ｔｉ，ＴｉＮ，Ｔａ，ＴａＮ，Ｗ，Ｃｕ，Ａｌおよびそれらの積層構造により構成されている。
本実施の形態では、抵抗変化素子３０の第１電極３１を、絶縁膜６０の開口６１に埋め込まれた導電性接続部３５によりシリサイド層２５に接続するようにしたので、シリサイド層２５の微妙な凹凸の影響を受けることなく、抵抗変化素子３０を形成することが可能となる。
一方、上記第１の実施の形態では、シリサイド層２５の上に直接第１電極３１を形成するので、シリサイド層２５のラフネスは第１電極３１によりキャンセルされ、安定した性能をもつ記憶部３２を形成することが可能となる。
（第３の実施の形態）
図１４は、本開示の第３の実施の形態に係る半導体装置１Ｂの断面構成を表したものである。本実施の形態は、抵抗変化素子３０の記憶部３２が、絶縁膜６０の開口６１に埋め込まれると共にシリサイド層２５に接続されていることにおいて、上記第１の実施の形態と異なる。本実施の形態では、第１電極３１を省略し、記憶部３２の下地層３２Ａをシリサイド層２５上に直接設ける構成となっており、工程数を削減し、生産コストを低減することが可能となる。このことを除いては、本実施の形態の半導体装置１Ｂは、上記第１の実施の形態と同様の構成および作用を有し、上記第１の実施の形態と同様にして製造することができる。
（第４の実施の形態）
図１５は、本開示の第４の実施の形態に係る半導体装置の基本単位の回路構成を表したものである。この半導体装置１Ｃは、二つのトランジスタ２０と、二つの抵抗変化素子３０とを含む基本単位１Ｄ１を有している。二つのトランジスタ２０は、ドレイン領域となる拡散層２２（図１参照）を共有することにより、直列に接続されている。一方のトランジスタ２０のゲートには第１ワード線ＷＬ１が接続され、ドレインには二つのトランジスタ２０に共通の選択線ＳＬが接続され、ソースには抵抗変化素子３０の第１電極３１が接続されている。他方のトランジスタ２０のゲートには第２ワード線ＷＬ２が接続され、ドレインには二つのトランジスタ２０に共通の選択線ＳＬが接続され、ソースには抵抗変化素子３０の第１電極３１が接続されている。二つの抵抗変化素子３０の第２電極３３は、共通のビット線ＢＬに接続されている。なお、ビット線ＢＬは抵抗変化素子３０の第２電極３３とは別に設けられていてもよいし、第２電極３３を兼ねていてもよい。
図１６ないし図２２は、図１５に示した半導体装置１Ｃの基本単位１Ｄ１の製造方法を工程順に表したものである。なお、図１６ないし図２２は、第１の実施の形態において図４ないし図１１に示した製造方法と同じものであり、その平面図に該当するものである。
まず、図１６に示したように、半導体基板１０の主面１０Ａ側（図１参照。）に、二つのトランジスタ２０を形成し、ドレインとなる拡散層２２を共有させる。また、二つのトランジスタ２０の各々に、ソースとなる拡散層２２を設ける。各拡散層２２の一部には、シリサイド層２５を形成する。三つの拡散層２２は、例えば、図１６において縦方向に配列する。なお、図１６ないし図２２において拡散層２２以外の余白の領域は、ＳＴＩによる素子分離層１１を表している。続いて、図１６には図示しないが、二つのトランジスタ２０を層間絶縁膜２６，２７（図１参照。）で覆う。
次いで、同じく図１６に示したように、一方のトランジスタ２０のゲート電極２１に、第１ワード線ＷＬ１を接続し、他方のトランジスタ２０のゲート電極２１に、第２ワード線ＷＬ２を接続する。その際、第１ワード線ＷＬ１および第２ワード線ＷＬ２を、例えば、図１６において横方向に延長する。
また、同じく図１６に示したように、ドレイン領域となる拡散層２２に、コンタクトプラグ２８Ｂを介して選択線ＳＬを接続する。その際、選択線ＳＬを、例えば、積層方向（図１６の紙面に直交する方向）において三つの拡散層２２に重なる位置に設けると共に、三つの拡散層２２の配列方向と同じ方向（図１６の縦方向）に延長する。続いて、図１６には図示しないが、ソース領域となる拡散層２２に、コンタクトプラグ２８Ｃを介して第１配線層Ｍ１と主面側多層配線部４０とを接続する（図１参照。）。
そののち、図１７に示したように、半導体基板１０を矢印Ａ１に示したように反転させ、半導体基板１０の裏面１０Ｂ側から研磨し、シリサイド層２５で止める。
続いて、図１８に示したように、半導体基板１０の裏面１０Ｂおよびシリサイド層２５の裏面に接して絶縁膜６０（図１参照。）を形成し、この絶縁膜６０に、シリサイド層２５に対抗して開口６１を設ける。その際、開口６１を、積層方向（図１８の紙面に直交する方向）において選択線ＳＬに重なる位置に設ける。
開口６１は、図１９に示したように、第１ワード線ＷＬ１および第２ワード線ＷＬ２に平行なスリット（長孔）形状とすることが好ましい。このようにすることにより、開口６１の幅を狭くし、シリサイド層２５を介した第１ワード線ＷＬ１または第２ワード線ＷＬ２と抵抗変化素子３０の第１電極３１との短絡を抑制することが可能となる。
そののち、図２０に示したように、開口６０に、抵抗変化素子３０の第１電極３１を形成する。その際、第１電極３１を、積層方向（図２０の紙面に直交する方向）において選択線ＳＬに重なる位置に設けると共に、第１電極３１の幅を選択線ＳＬと同じ幅にする。
続いて、図２１に示したように、第１電極３１上に、記憶部３２を形成する。その際、記憶部３２を、積層方向（図２１の紙面に直交する方向）において選択線ＳＬに重なる位置に設けると共に、記憶部３２の幅を選択線ＳＬと同じ幅にする。
そののち、図２２に示したように、記憶部３２の上に、第２電極３３を兼ねるビット線ＢＬを形成する。その際、ビット線ＢＬを、積層方向（図２２の紙面に直交する方向）において選択線ＳＬに重なる位置に設けると共に、ビット線ＢＬの幅を選択線ＳＬと同じ幅にする。
このようにして、図１５に示した二つのトランジスタ２０および二つの抵抗変化素子３０を含む基本単位１Ｄ１が完成する。ここで最小加工寸法をＦとする。また、拡散層２２は、図１６ないし図２２ではわかりやすくするために選択線ＳＬおよびビット線ＢＬよりも幅広に描いているが、実際には選択線ＳＬおよびビット線ＢＬと同じ幅を有する。従って、基本単位１Ｄ１の横方向の幅は、ビット線ＢＬの幅が１Ｆ、拡散層２２の周囲の素子分離層１１が左右合計で１Ｆ、合わせて２Ｆとなる。基本単位１Ｄ１の縦方向の長さは、第１ゲート線ＷＬ１が１Ｆ，第２ゲート線ＷＬ２が１Ｆ、三つの拡散層２２が３Ｆ、拡散層２２の周囲の素子分離層が上下合計で１Ｆ、合わせて６Ｆとなる。よって、基本単位１Ｄ１の面積は１２Ｆ2となり、抵抗変化素子３０の一つ当たりのセル面積は６Ｆ2となる。
図２３ないし図２８は、図１２に示した参照例１において、図１５と同様の回路構成をもつ基本単位１Ｄ２を製造する場合を工程順に表したものである。
まず、図２３に示したように、半導体基板１０の主面１０Ａ側（図１参照。）に、二つのトランジスタ２０を形成し、ドレインとなる拡散層２２を共有させる。また、二つのトランジスタ２０の各々に、ソースとなる拡散層２２を設ける。各拡散層２２の一部には、シリサイド層２５を形成する。ここで、三つの拡散層２２を、例えば、図２３において縦方向に一列に配列する。なお、図２３ないし図２８において拡散層２２以外の余白の領域は、ＳＴＩによる素子分離層１１である。続いて、図２３には図示しないが、二つのトランジスタ２０を層間絶縁膜２６，２７（図１参照。）で覆う。
次いで、同じく図２３に示したように、一方のトランジスタ２０のゲート電極２１に、第１ワード線ＷＬ１を接続し、他方のトランジスタ２０のゲート電極２１に、第２ワード線ＷＬ２を接続する。その際、第１ワード線ＷＬ１および第２ワード線ＷＬ２を、例えば、図２３において横方向に延長する。また、同じく図２３に示したように、拡散層２２にコンタクトプラグ２８Ａ〜２８Ｃを形成する。
続いて、図２４に示したように、ドレイン領域となる拡散層２２に、コンタクトプラグ２８Ｂを介して選択線ＳＬを接続する。また、ソース領域となる拡散層２２に、コンタクトプラグ２８Ｃを介して第１配線層Ｍ１を接続する。すなわち、図２４に示した工程では、２種類の配線（選択線ＳＬと、第１配線層Ｍ１と）を同一層に設ける。
続いて、図示しないが、第１配線層Ｍ１の上に、主面側多層配線部４０の第１ビアＶ１ないし第６金属層Ｍ６（図１参照。）を形成する。
そののち、図２５に示したように、主面側多層配線部４０（図２５には図示せず、図１２参照。）の上に、図１２に示した第６ビアＶ６を形成する。なお、図１２では主面側多層配線部４０と抵抗変化素子３０とが第６ビアＶ６のみにより接続されている場合を表しているが、主面側多層配線部４０と抵抗変化素子３０との間には、二、三層の多層配線を挟んでもよい。
続いて、図２６に示したように、第６ビアＶ６に、抵抗変化素子３０の第１電極３１を接続する。
第１電極３１を形成したのち、図２７に示したように、第１電極３１上に、記憶部３２を形成する。
記憶部３２を形成したのち、図２８に示したように、記憶部３２の上に、第２電極３３を兼ねるビット線ＢＬを形成する。
このようにして、図１５に示した二つのトランジスタ２０および二つの抵抗変化素子３０を含む参照例１の基本単位１Ｄ２が完成する。基本単位１Ｄ２の横方向の幅は、選択線ＳＬの幅が１Ｆ、ビット線ＢＬの幅が１Ｆ、選択線ＳＬとビット線ＢＬとの間の拡散層２２の幅が１Ｆ、拡散層２２の周囲の素子分離層１１が左右合計で１Ｆ、合わせて４Ｆとなる。基本単位１Ｄ２の縦方向の長さは図２２と同じく６Ｆである。よって、参照例１の基本単位１Ｄ２の面積は２４Ｆ2となり、抵抗変化素子３０の一つ当たりのセル面積は１２Ｆ2となる。
図２９は、図２２に示した本実施の形態の基本単位１Ｄ１と、図２８に示した参照例１の基本単位１Ｄ２とを対照のために並べて表したものである。本実施の形態の基本単位１Ｄ１では、参照例１の基本単位１Ｄ２の選択線ＳＬを含む左半分の領域は、半導体基板１０の主面１０Ａ側に形成され、参照例１の基本単位１Ｄ２のビット線ＢＬを含む右半分の領域Ａ２は、矢印Ａ３で示したように、半導体基板１０の裏面１０Ｂ側に移動されている。よって、本実施の形態では、選択線ＳＬとビット線ＢＬとは、半導体基板１０を間にして重なっている。このように抵抗変化素子３０を裏面化することにより、本実施の形態の抵抗変化素子３０一つ当たりの面積は、参照例１に比べて２分の１（１／２）とシュリンクされている。
また、参照例１では、ロジック回路等を搭載する場合には、耐熱性の観点で抵抗変化素子３０を主面側多層配線部４０の上に形成する。主面側多層配線部４０は７層から１２層の配線を含む。そのため、参照例１では、主面側多層配線部４０の配線ピッチの影響を受けて、基本単位１Ｄ２の面積が大きくなってしまいがちである。
これに対して本実施の形態では、主面側多層配線部４０を半導体基板１０の表面１０Ａ側に形成したのちに、抵抗変化素子３０を半導体基板１０の裏面１０Ｂ側に形成することが可能である。よって、主面側多層配線部４０の配線ピッチの影響を受けることなく、最小加工寸法Ｆ相当の最小の配線ピッチで抵抗変化素子３０の各層を形成することが可能である。よって、更に抵抗変化素子３０のセル面積を確実に縮小することが可能となる。
図３０は、図２２に示した本実施の形態の基本単位１Ｄ１を縦に三つ、横に二つ並べてアレイを構成した例を、半導体基板１０の裏面１０Ｂ側から見た構成を表したものである。図３１は、図２８に示した参照例１の基本単位１Ｄ２を縦に三つ、横に二つ並べてアレイを構成した例を、半導体基板１０の表面１０Ａ側から見た構成を表している。図３０および図３１から分かるように、本実施の形態では、基本単位１Ｄ１の面積を半分にすることによりアレイの面積も半分にすることが可能となる。
（変形例１）
図３２ないし図３７は、本開示の変形例１に係る半導体装置の製造方法を工程順に表したものである。本変形例は、半導体基板１０を裏面１０Ｂ側から研磨する工程において、研磨を２段階に分けて行うようにしたことにおいて、上記第１の実施の形態の製造方法とは異なる。なお、この製造方法は、上記第１ないし第４の実施の形態の半導体装置１、１Ａ，１Ｂ，１Ｃのいずれを製造することも可能であるが、ここでは一例として上記第１の実施の形態の半導体装置１を形成する場合を説明する。また、上記第１の実施の形態と重複する工程については、図４ないし図１１を参照して説明する。
まず、図３２に示したように、第１の実施の形態と同様にして、図４に示した工程により、半導体基板１０の主面１０Ａ側に、トランジスタ２０，ワード線ＷＬ，選択線ＳＬ，第１金属層Ｍ１および主面側多層配線部４０を形成する。その際、素子分離層１１の深さＤ１１を、シリサイド層２５の深さＤ２５よりも大きくする。
次いで、図３３に示したように、第１の実施の形態と同様にして、図５に示した工程により、半導体基板１０を反転させて、半導体基板１０の主面１０Ａに支持基板５０を張り合わせる。このとき、トランジスタ２０および主面側多層配線部４０はひっくり返った姿勢になっている。
続いて、図３４に示したように、例えばＣＭＰ１により、半導体基板１０を裏面１０Ｂ側から研磨し、図３５に示したように、素子分離層１１に達したところで第１段階の研磨を止める。
そののち、図３６に示したように、例えばＣＭＰ２により第２段階の研磨を行い、図３７に示したように、シリサイド層２５に達したところで第２段階の研磨を止める。
このように素子分離層１１をストッパーとして用いることにより、第１段階の研磨を素子分離層１１で確実に止めることが可能となる。よって、シリサイド層２５や、トランジスタ２０のゲート部にダメージを与えるおそれが小さくなる。また、膜厚ばらつきの少ない平坦な面を得ることが可能となり、次工程の絶縁膜６０の形成工程において良質な界面を得ることが可能となる。
そののち、第１の実施の形態と同様にして、図８に示した工程により、例えばＣＶＤにより、半導体基板１０の裏面１０Ｂおよび第１シリサイド層２５の裏面に接して、上述したＨｉｇｈ−Ｋ膜などよりなる絶縁膜６０を形成する。
続いて、第１の実施の形態と同様にして、図９に示した工程により、絶縁膜６０に、第１シリサイド層２５に対向して開口６１を設ける。
絶縁膜６０に開口６１を設けたのち、第１の実施の形態と同様にして、図１０および図１１に示した工程により、開口６１に、上述した材料よりなる第１電極３１を埋め込み、第１電極３１の上に記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてシリサイド層２５に直接接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図１に示した半導体装置１が完成する。
このように本変形例では、半導体基板１０を裏面１０Ｂ側から研磨する工程において、研磨を２段階に分けて行うようにしたので、第１シリサイド層２５や、トランジスタ２０のゲート部にダメージを与えるおそれを小さくすることが可能となる。また、膜厚ばらつきの少ない平坦な面を得ることが可能となり、次工程の絶縁膜６０の形成工程において良質な界面を得ることが可能となる。
（変形例２）
図３８ないし図４３は、本開示の変形例２に係る半導体装置の製造方法を工程順に表したものである。本変形例は、ＳＯＩ基板を用いてトランジスタ２０を形成するようにしたことにおいて、上記第１の実施の形態の製造方法とは異なる。なお、この製造方法は、上記第１ないし第４の実施の形態の半導体装置１、１Ａ，１Ｂ，１Ｃのいずれを製造することも可能であるが、ここでは一例として上記第１の実施の形態の半導体装置１を形成する場合を説明する。また、上記第１の実施の形態と重複する工程については、図４ないし図１１を参照して説明する。
まず、図３８に示したように、保持基板１２Ａの一面側に埋込み酸化膜１２Ｂおよび半導体基板１２Ｃを有するＳＯＩ基板１２を用意し、半導体基板１２Ｃに、例えばＳＴＩによる素子分離層１１を形成する。半導体基板１２Ｃの素子分離層１１で囲まれた領域に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を形成する。各拡散層２２の一部には、シリサイド層２５を形成する。続いて、第１の実施の形態と同様にして、図４に示した工程により、ワード線ＷＬ，選択線ＳＬ，第１金属層Ｍ１および主面側多層配線部４０を形成する。
次いで、図３９に示したように、第１の実施の形態と同様にして、図５に示した工程により、半導体基板１０を反転させて、半導体基板１２Ｃの主面１０Ａ側に支持基板５０を張り合わせる。このとき、トランジスタ２０および主面側多層配線部４０はひっくり返った姿勢になっている。
続いて、同じく図３９に示したように、例えばＣＭＰにより、半導体基板１２Ｃを裏面１０Ｂ側から研磨し、図４０に示したように、埋込み酸化膜１２Ｂに達したところで研磨を止める。
そののち、図４１に示したように、埋込み酸化膜１２Ｂに、シリサイド層２５に対向して開口６１を設ける。
埋込み酸化膜１２Ｂに開口６１を設けたのち、図４２および図４３に示したように、第１の実施の形態と同様にして、図１０および図１１に示した工程により、開口６１に、上述した材料よりなる第１電極３１を埋め込み、第１電極３１の上に記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてシリサイド層２５に直接接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図１に示した半導体装置１が完成する。
このように本変形例では、ＳＯＩ基板１２を用いてトランジスタ２０を形成するようにしたので、バルクの半導体基板１０を用いる場合に比べてマージンを確保しやすくなる。
なお、変形例１の製造方法は、本変形例にも適用可能である。
（変形例３）
図４４は、本開示の変形例３に係る半導体装置の製造方法の工程を表したものである。本変形例は、埋込み酸化膜１２Ｂを除去し、絶縁膜６０を新たに成膜するようにしたことにおいて、上記変形例２の製造方法とは異なる。なお、この製造方法は、上記第１ないし第４の実施の形態の半導体装置１、１Ａ，１Ｂ，１Ｃのいずれを製造することも可能であるが、ここでは一例として上記第１の実施の形態の半導体装置１を形成する場合を説明する。また、上記変形例２と重複する工程については、図３８ないし図４３を参照して説明し、上記第１の実施の形態と重複する工程については、図４ないし図１１を参照して説明する。
まず、変形例２と同様にして、図３８に示した工程により、ＳＯＩ基板１２の半導体基板１２Ｃに、トランジスタ２０を形成する。続いて、第１の実施の形態と同様にして、図４に示した工程により、ワード線ＷＬ，選択線ＳＬ，第１金属層Ｍ１および主面側多層配線部４０を形成する。
次いで、変形例２と同様にして、図３９に示した工程により、半導体基板１０を反転させて、半導体基板１０の主面１０Ａに支持基板５０を張り合わせる。このとき、トランジスタ２０および主面側多層配線部４０はひっくり返った姿勢になっている。
続いて、変形例２と同様にして、図３９および図４０に示した工程により、例えばＣＭＰにより、半導体基板１０を裏面１０Ｂ側から研磨し、シリサイド層２５に達したところで研磨を止める。
そののち、図４４に示したように、例えばウェットエッチングにより、埋込み酸化膜１２Ｂを除去する。
埋込み酸化膜１２Ｂを除去したのち、第１の実施の形態と同様にして、図８に示した工程により、半導体基板１０の裏面１０Ｂおよびシリサイド層２５の裏面に接して、上述したＨｉｇｈ−Ｋ膜などよりなる絶縁膜６０を形成する。
続いて、第１の実施の形態と同様にして、図９に示した工程により、絶縁膜６０に、シリサイド層２５に対向して開口６１を設ける。
絶縁膜６０に開口６１を設けたのち、第１の実施の形態と同様にして、図１０に示した工程により、開口６１に、上述した材料よりなる第１電極３１を埋め込む。続いて、第１の実施の形態と同様にして、図１１に示した工程により、第１電極３１の上に記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてシリサイド層２５に接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図１に示した半導体装置１が完成する。
このように本変形例では、埋込み酸化膜１２Ｂを除去して絶縁膜６０を形成するようにしたので、絶縁膜６０を薄膜化し、接続抵抗を更に低減することが可能となる。
なお、変形例１の製造方法は、本変形例にも適用可能である。
（第５の実施の形態）
図４５は、本開示の第６の実施の形態に係る半導体装置の断面構成を表したものである。図４６は、この半導体装置の平面構成を表し、図４５は、図４６のＸＸＸＸＶ−ＸＸＸＸＶ線に沿った断面に対応している。また、図４７は、図４６のＸＸＸＸＶＩＩ−ＸＸＸＸＶＩＩ線に沿った断面を表している。この半導体装置１Ｅは、トランジスタ８０と、このトランジスタ８０の裏面８０Ｂ側に設けられた抵抗変化素子３０とを有している。トランジスタ８０の主面側８０Ａには、支持基板５０が接合されている。なお、以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
トランジスタ８０は、抵抗変化素子３０の選択用トランジスタであり、例えば、Ｓｉよりなるフィン８１と、ゲート配線８２，ソース配線８３およびドレイン配線８４とを有するフィン電界効果トランジスタ（Ｆｉｎ ＦＥＴ）である。Ｆｉｎ ＦＥＴを用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。ゲート配線８２は、抵抗変化素子３０のワード線ＷＬを兼ねている。
ここで、ソース配線８３は、本開示における「金属配線」の一具体例に対応する。
フィン８１は、第１方向（図４６の縦方向）に延伸され、矩形の断面形状を有している。フィン８１は複数本、互いに平行に設けられている。
ゲート配線８２，ソース配線８３およびドレイン配線８４は、フィン８１の裏面８１Ｂ以外の面（表面８１Ａおよび二つの側面８１Ｃ，８１Ｄ）を覆うと共に、第１方向とは異なる第２方向（図４６の横方向）に延伸されている。ゲート配線８２とフィン８１の表面８１Ａとの間には、絶縁膜８５が設けられている。ゲート配線８２とフィン８１の側面８１Ｃ，８１Ｄとの間には、ゲート絶縁膜８６が設けられている。ゲート配線８２，ソース配線８３およびドレイン配線８４は、Ｗ，Ｔｉ，Ｃｕ，Ａｌなどにより構成されている。
ゲート配線８２の主面８０Ａ側には、配線Ｍ１Ａ，Ｍ２Ａが、ビアＶ１Ａ，Ｖ２Ａにより接続された主面側多層配線部４０が設けられている。ドレイン配線８４の主面８０Ａ側には、図示しないが、配線がビアを介して接続された主面側多層配線部４０が設けられている。ソース配線８３には、配線Ｍ１Ｃ，Ｍ２Ｃが、ビアＶ１Ｃ，Ｖ２Ｃにより接続された主面側多層配線部４０が設けられている。
また、この半導体装置１Ｅでは、フィン８１の裏面８１Ｂおよびゲート配線８２，ソース配線８３およびドレイン配線８４の裏面に接して、絶縁膜６０が設けられている。絶縁膜６０は、ソース配線８３に対向して開口６１を有し、抵抗変化素子３０は、開口６１を通じてソース配線８３に接続されている。これにより、この半導体装置１Ｅでは、接続抵抗を低減することが可能となっている。
絶縁膜６０は、第１の実施の形態と同様に構成されている。
抵抗変化素子３０は、例えば、第１電極３１、記憶部３２および第２電極３３を、ソース配線８３の裏面８３Ｂに近いほうからこの順に有し、第１電極３１は、開口６１に埋め込まれると共にソース配線８３に接続されていることが好ましい。第１電極３１とソース配線８３とを直接接触させて接続することにより、接続抵抗をより低減することが可能となるからである。
記憶部３２および第２電極３３の周囲には、第１の実施の形態と同様に、裏面層間膜７０が設けられている。
抵抗変化素子３０は、例えば、第１の実施の形態と同様に、ＳＴＴ−ＭＴＪにより構成されている。記憶部３２の構成は、例えば、第１の実施の形態において図２および図３を参照して説明したのと同様である。
この半導体装置１Ｅは、例えば次のようにして製造することができる。
図４８ないし図５５は、半導体装置１Ｅの製造方法を工程順に表したものである。なお、図４８ないし図５５は、図４５と同じ断面（ソース配線８３に沿った断面）を表している。
まず、図４８に示したように、保持基板１２Ａの一面側に埋込み酸化膜１２Ｂおよび半導体基板１２Ｃを有するＳＯＩ基板１２を用意し、半導体基板１２Ｃのパターニングにより、第１方向に延伸されたフィン８１を形成する。次いで、フィン８１および埋め込み酸化膜１２Ｂの上に、図示しない金属材料膜を形成し、この金属材料膜のパターニングにより、フィン８１の裏面８１Ｂ以外の面を覆うと共に第２方向に延伸されたゲート配線８２，ソース配線８３およびドレイン配線８４を形成する。これにより、トランジスタ８０が形成される。
続いて、同じく図４８に示したように、ソース配線８３の主面８０Ａ側に、配線Ｍ１Ｃ，Ｍ２Ｃを、ビアＶ１Ｃ，Ｖ２Ｃにより接続した主面側多層配線部４０を形成する。また、図示しないが、ゲート配線８２の主面８０Ａ側には、配線Ｍ１Ａ，Ｍ２Ａを、ビアＶ１Ａ，Ｖ２Ａにより接続した主面側多層配線部４０を形成する。ドレイン配線８４の主面８０Ａ側にも、図示しないが、配線をビアにより接続した主面側多層配線部４０を形成する。
そののち、図４９に示したように、トランジスタ８０を反転させて、第１の実施の形態と同様にして、トランジスタ８０の主面８０Ａ側に支持基板５０を張り合わせる。このとき、トランジスタ８０および主面８０Ａ側の配線はひっくり返った姿勢になっている。
続いて、同じく図４９に示したように、例えばＣＭＰにより、保持基板１２Ａを裏面側から研磨し、図５０に示したように、埋込み酸化膜１２Ｂに達したところで研磨を止める。そののち、図５１に示したように、例えばウェットエッチングにより、埋込み酸化膜１２Ｂを除去する。
埋込み酸化膜１２Ｂを除去したのち、図５２に示したように、フィン８１の裏面８１Ｂおよびゲート配線８２，ソース配線８３およびドレイン配線８４の裏面に接して、絶縁膜６０を形成する。このように埋込み酸化膜１２Ｂを除去して絶縁膜６０を形成することにより、絶縁膜６０を薄膜化し、接続抵抗を更に低減することが可能となる。
続いて、図５３に示したように、絶縁膜６０に、ソース配線８３に対向して開口６１を設ける。
絶縁膜６０に開口６１を設けたのち、図５４に示したように、この開口６１に、第１電極３１を埋め込む。続いて、図５５に示したように、第１電極３１の上に、第１の実施の形態と同様にして、記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてソース配線８３に接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図４５ないし図４７に示した半導体装置１Ｅが完成する。
この半導体装置１Ｅでは、第１の実施の形態と同様に、選択線ＳＬとビット線ＢＬとの電位のｈｉｇｈ−ｌｏｗに応じて、記憶部３２の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記憶層３２Ｄの磁化Ｍ３２Ｄの向きを、磁化固定層３２Ｂの磁化Ｍ３２Ｂに対して平行あるいは反平行にすることにより、記憶部３２の抵抗値の大小に変化させて情報の書込みを実行する。
ここでは、抵抗変化素子３０が、絶縁膜６０の開口６１を通じてトランジスタ８０のソース配線８３に接続されているので、第１電極３１とソース配線８３との直接金属接合により、抵抗変化素子３０とトランジスタ８０との接続抵抗が低減される。
このように本実施の形態では、抵抗変化素子３０を、絶縁膜６０の開口６１を通じてトランジスタ８０のソース配線８３に接続するようにしたので、シリサイド層を介さない金属接合により、抵抗変化素子３０とトランジスタ８０との接続抵抗をよりいっそう低減することが可能となり、抵抗変化素子３０の高速動作が可能となる。とりわけ、抵抗変化素子３０として、耐熱性の厳しい磁気材料よりなるＳＴＴ−ＭＴＪを有する場合に極めて好適である。
また、埋込み酸化膜１２Ｂを除去して絶縁膜６０を形成するようにしたので、絶縁膜６０を薄膜化し、接続抵抗を更に低減することが可能となる。
今後、テクノロジーノードが更に進んで、Ｓｉ材料から、ＮＦＥＴはＩｎＧａＡｓ材料をベースにしたものに、また、ＰＦＥＴはＧｅ材料をベースにしたものに移行していったとしても、ゲート，ソースおよびドレインがメタルトレンチ構造を有するＦｉｎＦＥＴまたは後述するトライゲート（Tri-gate）ＦＥＴであれば同様の構成が可能となる。
本実施の形態では、電流ドライブ能力の高いＦｉｎＦＥＴをトランジスタ８０として用いることが可能となる。従って、このトランジスタ８０を抵抗変化素子３０の選択用トランジスタとして適用することにより、高速の読出し・書込みが可能となる。
（変形例４）
図５６ないし図６４は、本開示の変形例４に係る半導体装置の製造方法を工程順に表したものである。本変形例は、バルクの半導体基板１０を用いてトランジスタ８０を作製することにおいて、上記第５の実施の形態の製造方法とは異なる。よって、上記第５の実施の形態と重複する工程については、図４８ないし図５５を参照して説明する。なお、図５６ないし図６４は、図４５と同じ断面（ソース配線８３における断面）を表している。
まず、図５６に示したように、半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、第１方向に延伸されたフィン８１を形成する。フィン８１の間には、素子分離層１１を設ける。その際、裏面研磨を想定して、あらかじめフィン８１の深さを浅くすると共に、素子分離層１１の高さを低くしておく。次いで、フィン８１および素子分離層１１の上に、図示しない金属材料膜を形成し、この金属材料膜のパターニングにより、フィン８１の裏面８１Ｂ以外の面を覆うと共に第２方向に延伸されたゲート配線８２，ソース配線８３およびドレイン配線８４を形成する。これにより、トランジスタ８０が形成される。
続いて、同じく図５６に示したように、ソース配線８３の主面８０Ａ側に、配線Ｍ１Ｃ，Ｍ２Ｃを、ビアＶ１Ｃ，Ｖ２Ｃにより接続した主面側多層配線部４０を形成する。また、図示しないが、ゲート配線８２の主面８０Ａ側には、配線Ｍ１Ａ，Ｍ２Ａを、ビアＶ１Ａ，Ｖ２Ａにより接続した主面側多層配線部４０を形成する。ドレイン配線８４の主面８０Ａ側にも、図示しないが、配線をビアにより接続した主面側多層配線部４０を形成する。
そののち、図５７に示したように、トランジスタ８０を反転させて、第１の実施の形態と同様にして、トランジスタ８０の主面８０Ａ側に支持基板５０を張り合わせる。このとき、トランジスタ８０および主面８０Ａ側の配線はひっくり返った姿勢になっている。
続いて、同じく図５７に示したように、例えばＣＭＰにより、半導体基板１０を裏面１０Ｂ側から研磨し、図５８に示したように、素子分離層１１に達したところで第１段階の研磨を止める。
そののち、図５９に示したように、例えばＣＭＰにより第２段階の研磨を行い、図６０に示したように、素子分離層１１の厚み方向一部を残して第２段階の研磨を止める。
第２段階の研磨を停止したのち、図６１に示したように、フィン８１の裏面８１Ｂおよび素子分離層１１の裏面に接して、絶縁膜６０を形成する。
続いて、図６２に示したように、絶縁膜６０および素子分離層１１に、ソース配線８３に対向して開口６１を設ける。
絶縁膜６０および素子分離層１１に開口６１を設けたのち、図６３に示したように、開口６１に、第１電極３１を埋め込む。続いて、図６４に示したように、第１電極３１の上に、第１の実施の形態と同様にして、記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてソース配線８３に接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図４５ないし図４７に示した半導体装置１Ｅが完成する。
（変形例５）
図６５ないし図６９は、本開示の変形例５に係る半導体装置の製造方法を工程順に表したものである。本変形例の製造方法は、第２段階の研磨で素子分離層１１の厚み方向全部を除去することにおいて、上記変形例４と異なる。よって、上記変形例４と重複する工程については、図５６ないし図６４を参照して説明する。なお、図６５ないし図６９は、図４５と同じ断面を表している。
まず、変形例４と同様にして、図５６に示した工程により、半導体基板１０を用意し、この半導体基板１０の主面１０Ａ側に、フィン８１と、ゲート配線８２，ソース配線８３およびドレイン配線８４とを有するトランジスタ８０を形成する。
続いて、変形例４と同様にして、同じく図５６に示した工程により、ソース配線８３の主面８０Ａ側に、配線Ｍ１Ｃ，Ｍ２Ｃを、ビアＶ１Ｃ，Ｖ２Ｃにより接続した主面側多層配線部４０を形成する。また、図示しないが、ゲート配線８２の主面８０Ａ側には、配線Ｍ１Ａ，Ｍ２Ａを、ビアＶ１Ａ，Ｖ２Ａにより接続した主面側多層配線部４０を形成する。ドレイン配線８４の主面８０Ａ側にも、図示しないが、配線をビアにより接続する。
そののち、変形例４と同様にして、図５７に示した工程により、トランジスタ８０を反転させて、第１の実施の形態と同様にして、トランジスタ８０の主面８０Ａ側に支持基板５０を張り合わせる。このとき、トランジスタ８０および主面８０Ａ側の配線はひっくり返った姿勢になっている。
続いて、変形例４と同様にして、図５７および図５８に示した工程により、例えばＣＭＰにより、半導体基板１０を裏面１０Ｂ側から研磨し、素子分離層１１に達したところで第１段階の研磨を止める。
そののち、図６５に示したように、例えばＣＭＰにより第２段階の研磨を行い、素子分離層１１の厚み方向全部を除去して第２段階の研磨を止める。
第２段階の研磨を停止したのち、図６６に示したように、フィン８１の裏面８１Ｂおよびゲート配線８２，ソース配線８３およびドレイン配線８４の裏面に接して、絶縁膜６０を形成する。
続いて、図６７に示したように、絶縁膜６０に、ソース配線８３に対向して開口６１を設ける。
絶縁膜６０に開口６１を設けたのち、図６８に示したように、開口６１に、第１電極３１を埋め込む。続いて、図６９に示したように、第１電極３１の上に、第１の実施の形態と同様にして、記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてソース配線８３に接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図４５ないし図４７に示した半導体装置１Ｅが完成する。
（第６の実施の形態）
図７０は、本開示の第６の実施の形態に係る半導体装置１Ｆの断面構成を表したものである。本実施の形態は、抵抗変化素子３０の記憶部３２が、絶縁膜６０の開口６１に埋め込まれると共にソース配線８３に接続されていることにおいて、上記第５の実施の形態と異なる。本実施の形態では、第１電極３１を省略し、記憶部３２の下地層３２Ａをソース配線８３上に直接設ける構成となっており、工程数を削減し、生産コストを低減することが可能となる。このことを除いては、本実施の形態の半導体装置１Ｆは、上記第５の実施の形態と同様の構成および作用を有し、上記第５の実施の形態と同様にして製造することができる。
（第７の実施の形態）
図７１は、本開示の第７の実施の形態に係る半導体装置１Ｇの断面構成を表したものである。本実施の形態は、抵抗変化素子３０の第１電極３１が、絶縁膜６０の開口６１に埋め込まれた導電性接続部３５によりソース配線８３に接続されていることにおいて、上記第５の実施の形態と異なる。このことを除いては、本実施の形態の半導体装置１Ｇは、上記第５の実施の形態と同様の構成および作用を有し、上記第１の実施の形態と同様にして製造することができる。
本実施の形態では、絶縁膜６０の厚みは、例えば、数ｎｍ前後、具体的には２ｎｍ以上１０ｎｍ以下であることが好ましい。絶縁膜６０の厚みを非常に薄くすることにより、導電性接続部３５自体の抵抗を小さくし、上記第５の実施の形態と同様に、接続抵抗を低減することが可能となる。
導電性接続部３５は、第２の実施の形態と同様に構成されている。
本実施の形態では、抵抗変化素子３０の第１電極３１を、絶縁膜６０の開口６１に埋め込まれた導電性接続部３５によりソース配線８３に接続するようにしたので、ソース配線８３の微妙な凹凸の影響を受けることなく、抵抗変化素子３０を形成することが可能となる。
（第８の実施の形態）
図７２は、本開示の第８の実施の形態に係る半導体装置１Ｈの断面構成を表したものである。本実施の形態は、トランジスタ８０がトライゲート（Tri-gate）ＦＥＴであり、ゲート配線８２とフィン８１の表面８１Ａおよび二つの側面８１Ｃ，８１Ｄとの間に、ゲート絶縁膜８６が設けられていることにおいて、上記第５の実施の形態と異なる。なお、図７２は、トランジスタ８０のゲート配線８２に沿った断面を表している。このことを除いては、この半導体装置１Ｈは、第５の実施の形態と同様の構成および作用を有している。また、この半導体装置１Ｈは、ゲート絶縁膜８６をフィン８１の裏面８１Ｂを除く三面に形成することを除いては、上記第５の実施の形態と同様にして製造することができる。
（第９の実施の形態）
図７３および図７４は、本開示の第９の実施の形態に係る半導体装置１Ｉの断面構成を表したものである。本実施の形態は、トランジスタ８０がナノワイヤ（Nano-wire）ＦＥＴであり、フィン８１の裏面８１Ｂに対向して第４ゲート電極８７が設けられていることにおいて、上記第５の実施の形態と異なる。なお、図７３は、トランジスタ８０のソース配線８３に沿った断面を表し、図７４はトランジスタ８０のゲート配線８２に沿った断面を表している。このことを除いては、この半導体装置１Ｉは、第５の実施の形態と同様の構成および作用を有している。
この半導体装置１Ｉは、例えば次のようにして製造することができる。
図７５ないし図８４は、半導体装置１Ｉの製造方法を工程順に表したものである。なお、図７５ないし図８４は、図７３と同じ断面（ソース配線８３に沿った断面）を表している。
まず、図７５に示したように、第５の実施の形態と同様にして、図４８に示した工程により、ＳＯＩ基板１２の半導体基板１２Ｃに、フィン８１と、ゲート配線８２，ソース配線８３およびドレイン配線８４とを有するトランジスタ８０を形成する。
続いて、同じく図７５に示したように、第５の実施の形態と同様にして、図４８に示した工程により、ソース配線８３の主面８０Ａ側に、配線Ｍ１Ｃ，Ｍ２Ｃを、ビアＶ１Ｃ，Ｖ２Ｃにより接続した主面側多層配線部４０を形成する。また、図示しないが、ゲート配線８２の主面８０Ａ側には、配線Ｍ１Ａ，Ｍ２Ａを、ビアＶ１Ａ，Ｖ２Ａにより接続した主面側多層配線部４０を形成する。ドレイン配線８４の主面８０Ａ側にも、図示しないが、配線をビアにより接続する。
そののち、図７６に示したように、第５の実施の形態と同様にして、図４９に示した工程により、トランジスタ８０を反転させて、第１の実施の形態と同様にして、トランジスタ８０の主面８０Ａ側に支持基板５０を貼り合わせる。このとき、トランジスタ８０および主面８０Ａ側の配線はひっくり返った姿勢になっている。
続いて、図７６および図７７に示したように、第５の実施の形態と同様にして、図４９および図５０に示した工程により、例えばＣＭＰにより、保持基板１２Ａを裏面側から研磨し、埋込み酸化膜１２Ｂに達したところで研磨を止める。そののち、図７８に示したように、第５の実施の形態と同様にして、図５１に示した工程により、埋込み酸化膜１２Ｂを除去する。
埋込み酸化膜１２Ｂを除去したのち、図７９に示したように、第５の実施の形態と同様にして、図５２に示した工程により、フィン８１の裏面８１Ｂおよびゲート配線８２，ソース配線８３およびドレイン配線８４の裏面に接して、絶縁膜６０を形成する。このように埋込み酸化膜１２Ｂを除去して絶縁膜６０を形成することにより、絶縁膜６０を薄膜化し、接続抵抗を更に低減することが可能となる。
続いて、図８０に示したように、絶縁膜６０の上に金属材料膜８７Ａを成膜する。そののち、図８１に示したように、金属材料膜８７Ａのパターニングにより、絶縁膜６０を間にしてフィン８１の裏面８１Ｂに対向する位置に、第４ゲート電極８７を形成する。
続いて、図８２に示したように、第５の実施の形態と同様にして、図５３に示した工程により、絶縁膜６０に、ソース配線８３に対向して開口６１を設ける。
絶縁膜６０に開口６１を設けたのち、図８３に示したように、第５の実施の形態と同様にして、図５４に示した工程により、開口６１に、第１電極３１を埋め込む。続いて、図８４に示したように、第５の実施の形態と同様にして、図５５に示した工程により、第１電極３１の上に、第１の実施の形態と同様にして、記憶部３２および第２電極３３を形成する。これにより、開口６１を通じてソース配線８３に接続された抵抗変化素子３０が形成される。記憶部３２および第２電極３３の周囲には、裏面層間膜７０を形成する。以上により、図７３および図７４に示した半導体装置１Ｉが完成する。
なお、本実施の形態の半導体装置１Ｉは、バルクの半導体基板１０から形成することも可能である。
（第１０の実施の形態）
図８５は、本開示の第１０の実施の形態に係る半導体装置１Ｊの断面構成を表したものである。本実施の形態では、フィン８１の深さＤ８１を、第５の実施の形態よりも深くすることにより、Ｗ長を大きくして電流供給量を増大させ、セル面積を大きくすることなく書込み・読出しの高速化を可能としている。このことを除いては、本実施の形態の半導体装置１Ｊは、上記第５の実施の形態と同様の構成および作用を有し、上記第５の実施の形態と同様にして製造することができる。
（第１１の実施の形態）
図８６は、本開示の第１１の実施の形態に係る半導体装置１Ｋの一部（フィン８１とゲート配線８２との交差部分）の構成を表したものである。図８７は、図８６においてゲート配線８２の延在方向に沿った断面構成を表している。本実施の形態の半導体装置１Ｋは、トランジスタ８０をｐ型Ｆｉｎ ＦＥＴにより構成したことを除いては、上記第５の実施の形態と同様の構成および作用を有し、上記第５の実施の形態と同様にして製造することができる。
ｐ型Ｆｉｎ ＦＥＴは、図８８に示したように、（１００）面方位の単結晶シリコンウェハよりなる半導体基板１０に形成されている。半導体基板１０の主面１０Ａは（１００）面であり、フィン８１の側面８１Ｃ，８１Ｄは（１１０）面である。ｐ型Ｆｉｎ ＦＥＴの多数キャリアである正孔は（１１０）面で高い移動度を示す。よって、フィン８１の側面８１Ｃ，８１Ｄの（１１０）面をチャネルとして用いたｐ型Ｆｉｎ ＦＥＴでは、高い電流駆動能力を得ることが可能となる。フィン８１の両側のゲート配線８２から露出した部分は、ソース領域８１Ｅおよびドレイン領域８１Ｆとなっている。ソース領域８１Ｅおよびドレイン領域８１Ｆは、高濃度でｐ型にドープされている。
選択トランジスタとしてｎ型トランジスタを用いた場合、例えば図８９に示したように、トランジスタのゲート電圧を１．０〜１．５Ｖとし、ビット線ＢＬの電位に比して、ソース線ＳＬの電位が高くなるように電圧を印加すると、磁化固定層３２Ｂから記憶層３２Ｄへの向きに電流ｅ−が流れ、磁化固定層３２Ｂと記憶層３２Ｄとの磁化方向が反平行から平行（ＡＰ→Ｐ）となり、抵抗変化素子３０の記憶部３２の抵抗値が高抵抗状態から低抵抗状態（Ｈ→Ｌ）になる。
一方、例えば図９０に示したように、ビット線ＢＬの電位に比して、ソース線ＳＬの電位が低くなるように電圧を印加すると、記憶層３２Ｄから磁化固定層３２Ｂへの向きに電流ｅ−が流れ、磁化固定層３２Ｂと記憶層３２Ｄとの磁化方向が平行から反平行（Ｐ→ＡＰ）となり、抵抗変化素子３０の記憶部３２の抵抗値が低抵抗状態から高抵抗状態（Ｌ→Ｈ）になる。Ｌ→Ｈの変化を生じさせるためには多くの電流が供給されるが、バルク基板に形成されたｐ型ＭＯＳＦＥＴでは抵抗変化素子３０に十分な電流を流すことが難しかった。
なお、配線の引き回しにより記憶層３２Ｄ（つまり第２電極３３（ビット線ＢＬ））をトランジスタ８０のドレインに接続することによりトランジスタ８０を小さい電流で駆動し、Ｈ→ＬとＬ→Ｈとの電流の非対称性を緩和することも可能である。しかし、配線の引き回し構成が煩雑となり、セル面積が増大し、面積シュリンクには支障となるおそれがあった。
本実施の形態では、図９１に示したように、トランジスタ８０が高い電流駆動能力をもつｐ型Ｆｉｎ ＦＥＴにより構成されているので、Ｌ→Ｈの変化を起こさせるのに十分な電流を抵抗変化素子３０に供給することが可能となる。
（第１２の実施の形態）
図９２および図９３は、本開示の第１２の実施の形態に係る半導体装置１Ｌの断面構成を表したものである。図９２はソース線８３に沿った断面、図９３はゲート線８２に沿った断面をそれぞれ表している。本実施の形態の半導体装置１Ｌは、トランジスタ８０を化合物半導体Ｆｉｎ ＦＥＴにより構成したことを除いては、上記第５の実施の形態と同様の構成および作用を有し、上記第５の実施の形態と同様にして製造することができる。
フィン８１は、例えばＩｎＧａＡｓのＱＷ（量子井戸）により構成されている。フィン８１の裏面８１Ｂには、例えばＩｎＡｌＡｓよりなるバリア層８８が設けられている。
トランジスタ８０を化合物半導体Ｆｉｎ ＦＥＴにより構成することで、電流駆動能力の高いトランジスタ８０を得ることが可能である。よって、Ｌ→Ｈの変化を起こさせるのに十分な電流を得ることが可能となる。
（第１３の実施の形態）
図９４は、本開示の第１３の実施の形態に係る半導体装置１Ｍの断面構成を表したものである。本実施の形態は、半導体基板１０の裏面１０Ｂ側に二つの抵抗変化素子３０Ａ，３０Ｂを多層化して配置したことにおいて、上記第３の実施の形態と異なる。このことを除いては、この半導体装置１Ｍは、上記第１および第３の実施の形態と同様の構成および作用を有し、上記第１および第３の実施の形態と同様にして製造することができる。
半導体基板１０の裏面１０Ｂ側には、第１抵抗変化素子３０Ａと、第２抵抗変化素子３０Ｂと、導電性接続部３６とが設けられている。第１抵抗変化素子３０Ａおよび導電性接続部３６の周囲には、裏面層間膜７１が設けられている。第２抵抗変化素子３０Ｂは、裏面層間膜７１上に設けられ、第１抵抗変化素子３０Ａおよび導電性接続部３６よりも半導体基板１０から遠い層に位置している。第２抵抗変化素子３０Ｂの周囲には、裏面層間膜７２が設けられている。
絶縁膜６０は、トランジスタ２０のシリサイド層２５に対向して開口６１を有している。第１抵抗変化素子３０Ａは、開口６１を通じてシリサイド層２５に接続されている。導電性接続部３６の一端部は、開口６１を通じてシリサイド層２５に接続されている。導電性接続部３６の他端部は、第２抵抗変化素子３０Ｂに接続されている。
すなわち、第１の実施の形態で説明したように、抵抗変化素子３０を、絶縁膜６０の開口６１を通じてシリサイド層２５に接続することにより、サーマルバジェットが抑えられると共に、抵抗変化素子３０とトランジスタ２０との接続抵抗が低減される。よって、本実施の形態のように、第１抵抗変化素子３０Ａおよび第２抵抗変化素子３０Ｂを半導体基板１０の裏面１０Ｂ側に多層化して配置し、複数の抵抗変化素子３０を高集積化することが可能となる。
第１抵抗変化素子３０Ａおよび導電性接続部３６は、第３の実施の形態と同様に、開口６１に埋め込まれた導電性接続部３５によりシリサイド層２５に接続されている。
また、図示しないが、第１抵抗変化素子３０Ａおよび導電性接続部３６は、導電性接続部３５を介さず、第１の実施の形態と同様に、開口６１に埋め込まれると共にシリサイド層２５に接続されていることも可能である。
裏面層間膜７１，７２は、例えば、Ｌｏｗ−Ｋ膜により構成されていることが好ましい。ＲＣを更に低減することが可能となるからである。
更に、第１抵抗変化素子３０Ａおよび第２抵抗変化素子３０Ｂを半導体基板１０の裏面１０Ｂ側に多層に積層することにより、配線の自由度が向上する。すなわち、例えば図９５に示したように、第１抵抗変化素子３０Ａの第２電極３３を、図９５の紙面に直交する方向に延長する一方、第２抵抗変化素子３０Ｂの第２電極３３を、更にそれと直交する方向に延長させ、二本の第２電極３３を互いに交差させることも可能となる。これにより、複数の抵抗変化素子３０を積層化し、多値化構造を実現することが可能となる。
（第１４の実施の形態）
図９６は、本開示の第１４の実施の形態に係る半導体装置１Ｎの断面構成を表したものである。本実施の形態の半導体装置１Ｎは、第１抵抗変化素子３０Ａおよび第２抵抗変化素子３０Ｂを別々のトランジスタ２０のシリサイド層２５に接続したことを除いては、上記第１３の実施の形態と同様の構成、作用および効果を有し、上記第１３の実施の形態と同様にして製造することができる。
（第１５の実施の形態）
図９７は、本開示の第１５の実施の形態に係る半導体装置１Ｏの断面構成を表したものである。本実施の形態は、抵抗変化素子３０の第２電極３３を、裏面側多層配線部９１、第２シリサイド層９２および主面側第２多層配線部９３を介して半導体基板１０の主面１０Ａ側に取り出すようにしたことにおいて、上記第１の実施の形態と異なる。このことを除いては、本実施の形態の半導体装置１Ｏは、上記第１の実施の形態と同様の構成および作用を有し、上記第１の実施の形態と同様にして製造することができる。
抵抗変化素子３０の第２電極３３は、半導体基板１０の裏面１０Ｂ側に設けられた裏面側多層配線部９１の一端部に接続されている。また、半導体基板１０内には、第１シリサイド層２５とは素子分離層１１によって電気的に絶縁されると共に半導体基板１０の裏面１０Ｂに達する第２シリサイド層９２が設けられている。絶縁膜６０は、第２シリサイド層９２の裏面に接して設けられると共に第２シリサイド層９２に対向して第２開口６２を有している。裏面側多層配線部９１の他端部は、第２開口６２に埋め込まれると共に第２シリサイド層９２に直接接続されている。
なお、本実施の形態および次の第１６の実施の形態では、シリサイド層２５と第１シリサイド層９２とを区別するため、シリサイド層２５を「第１シリサイド層２５」と呼ぶ。また、開口６１と第２開口６２とを区別するため、開口６１を「第１開口６１」と呼ぶ。
主面側第２多層配線部９３の一端部は、第２シリサイド層９２に接続されている。主面側第２多層配線部９３の他端部は、半導体基板１０の主面１０Ａ側に引き出されている。
この半導体装置１Ｏは、例えば次のようにして製造することができる。なお、第１の実施の形態と重複する工程については、図４ないし図１１を参照して説明する。
すなわち、まず、第１の実施の形態と同様にして、図４に示した工程により、半導体基板１０の主面１０Ａ側に、ゲート電極２１および一対の拡散層２２を有するトランジスタ２０を作製する。各拡散層２２の一部には、第１シリサイド層２５を形成する。その際、半導体基板１０内に、第１シリサイド層２５とは素子分離層１１により電気的に絶縁された第２シリサイド層９２を形成する。
次いで、第１の実施の形態と同様にして、同じく図４に示した工程により、トランジスタ２０を覆う層間絶縁膜２６，２７を成膜し、ワード線ＷＬ，選択線ＳＬおよび第１金属層Ｍ１をゲート電極２１および第１シリサイド層２５にそれぞれ接続する。層間絶縁膜２７上に主面側多層配線部４０を形成し、第１金属層Ｍ１と主面側多層配線部４０とを接続する。その際、第２シリサイド層９２の主面１０Ａ側に、主面側第２多層配線部９３を形成する。
次いで、第１の実施の形態と同様にして、図５に示した工程により、半導体基板１０を反転させて、プラズマ等の技術を用いて、半導体基板１０の主面１０Ａに支持基板５０を低温で張り合わせる。このとき、トランジスタ２０および主面側多層配線部４０はひっくり返った姿勢になっている。
続いて、第１の実施の形態と同様にして、図６および図７に示した工程により、例えばＣＭＰにより、半導体基板１０を裏面１０Ｂ側から研磨し、第１シリサイド層２５および第２シリサイド層９２に達したところで研磨を止める。
そののち、第１の実施の形態と同様にして、図８に示した工程により、例えばＣＶＤにより、半導体基板１０の裏面１０Ｂ，第１シリサイド層２５の裏面および第２シリサイド層９２の裏面に接して、上述したＨｉｇｈ−Ｋ膜などよりなる絶縁膜６０を形成する。
続いて、第１の実施の形態と同様にして、図９に示した工程により、絶縁膜６０に、第１シリサイド層２５に対向して第１開口６１を設ける。その際、絶縁膜６０に、第２シリサイド層９２に対向して第２開口６２を設ける。
絶縁膜６０に第１開口６１および第２開口６２を設けたのち、第１の実施の形態と同様にして、図１０に示した工程により、第１開口６１に、上述した材料よりなる第１電極３１を埋め込む。続いて、第１の実施の形態と同様にして、図１１に示した工程により、第１電極３１の上に記憶部３２および第２電極３３を形成する。これにより、第１開口６１を通じて第１シリサイド層２５に直接接続された抵抗変化素子３０が形成される。
そののち、半導体基板１０の裏面１０Ｂ側に、一端部が第２電極３３に接続された裏面側多層配線部９１を形成し、この裏面側多層配線部９１の他端部を、第２開口６２に埋め込むと共に第２シリサイド層９２に直接接続する。記憶部３２，第２電極３３および裏面側多層配線部９１の周囲には、裏面層間膜７０を形成する。以上により、図９７に示した半導体装置１Ｏが完成する。
このように本実施の形態では、抵抗変化素子３０の第２電極３３に、裏面側多層配線部９１を接続するようにしたので、裏面側多層配線部９１の積層数や配線レイアウトを調整することにより、第２電極３３および裏面側多層配線部９１を自由に引き回すことが可能となり、例えば、多層化による配線どうしの交差も容易となる。
（第１６の実施の形態）
図９８は、本開示の第１６の実施の形態に係る半導体装置１Ｐの断面構成を表したものである。本実施の形態は、第５の実施の形態と同様のＦｉｎ ＦＥＴよりなるトランジスタ８０を備えたことを除いては、上記第１５の実施の形態と同様の構成および作用を有し、上記第１５の実施の形態と同様にして製造することができる。
すなわち、抵抗変化素子３０の第２電極３３は、フィン８１の裏面側に設けられた裏面側多層配線部９１の一端部に接続されている。ゲート配線８２，ソース配線８３およびドレイン配線８４と同層に、これらとは電気的に絶縁された補助配線８９が設けられている。絶縁膜６０は、補助配線８９の裏面に接して設けられると共に補助配線８９に対向して第２開口６２を有している。裏面側多層配線部９１の他端部は、第２開口６２に埋め込まれると共に補助配線８９に直接接続されている。
この半導体装置１Ｍは、例えば次のようにして製造することができる。なお、第５の実施の形態と重複する工程については、図４８ないし図５５を参照して説明する。
まず、第５の実施の形態と同様にして、図４８に示した工程により、ＳＯＩ基板１２の半導体基板１２Ｃのパターニングにより、第１方向に延伸されたフィン８１を形成する。次いで、フィン８１および埋め込み酸化膜１２Ｂの上に、図示しない金属材料膜を形成し、この金属材料膜のパターニングにより、フィン８１の裏面８１Ｂ以外の面を覆うと共に第２方向に延伸されたゲート配線８２，ソース配線８３およびドレイン配線８４を形成する。これにより、トランジスタ８０が形成される。その際、ゲート配線８２，ソース配線８３およびドレイン配線８４と同層に、これらとは電気的に絶縁された補助配線８９を設ける。
続いて、第５の実施の形態と同様にして、同じく図４８に示した工程により、ソース配線８３の主面８０Ａ側に、配線Ｍ１Ｃ，Ｍ２Ｃを、ビアＶ１Ｃ，Ｖ２Ｃにより接続した主面側多層配線部４０を形成する。また、図示しないが、ゲート配線８２の主面８０Ａ側には、配線Ｍ１Ａ，Ｍ２Ａを、ビアＶ１Ａ，Ｖ２Ａにより接続した主面側多層配線部４０を形成する。ドレイン配線８４の主面８０Ａ側にも、図示しないが、配線をビアにより接続する。その際、補助配線８９の主面１０Ａ側に、主面側第２多層配線部９３を形成する。
そののち、第５の実施の形態と同様にして、図４９に示した工程により、トランジスタ８０を反転させて、第１の実施の形態と同様にして、トランジスタ８０の主面８０Ａ側に支持基板５０を張り合わせる。このとき、トランジスタ８０および主面８０Ａ側の配線はひっくり返った姿勢になっている。
続いて、第５の実施の形態と同様にして、図４９および図５０に示した工程により、例えばＣＭＰにより、保持基板１２Ａを裏面側から研磨し、埋込み酸化膜１２Ｂに達したところで研磨を止める。そののち、第５の実施の形態と同様にして、図５１に示した工程により、埋込み酸化膜１２Ｂを除去する。
埋込み酸化膜１２Ｂを除去したのち、第５の実施の形態と同様にして、図５２に示した工程により、フィン８１の裏面８１Ｂと、ゲート配線８２，ソース配線８３およびドレイン配線８４の裏面と、補助配線８９の裏面とに接して、絶縁膜６０を形成する。このように埋込み酸化膜１２Ｂを除去して絶縁膜６０を形成することにより、絶縁膜６０を薄膜化し、接続抵抗を更に低減することが可能となる。
続いて、第５の実施の形態と同様にして、図５３に示した工程により、絶縁膜６０に、ソース配線８３に対向して第１開口６１を設ける。その際、絶縁膜６０に、補助配線８９に対向して第２開口６２を形成する。
絶縁膜６０に第１開口６１および第２開口６２を設けたのち、第５の実施の形態と同様にして、図５４に示した工程により、第１開口６１に、第１電極３１を埋め込む。続いて、第５の実施の形態と同様にして、図５５に示した工程により、第１電極３１の上に、第１の実施の形態と同様にして、記憶部３２および第２電極３３を形成する。これにより、第１開口６１を通じてソース配線８３に直接接続された抵抗変化素子３０が形成される。
そののち、半導体基板１０の裏面１０Ｂ側に、一端部が第２電極３３に接続された裏面側多層配線部９１を形成し、この裏面側多層配線部９１の他端部を、第２開口６２に埋め込むと共に補助配線８９に直接接続する。記憶部３２，第２電極３３および裏面側多層配線部９１の周囲には、裏面層間膜７０を形成する。以上により、図９８に示した半導体装置１Ｐが完成する。
本実施の形態の効果は、上記第１５の実施の形態と同様である。
（第１７の実施の形態）
図９９は、本開示の第１７の実施の形態に係る半導体装置１Ｑの断面構成を表したものである。この半導体装置１Ｑは、抵抗変化素子３０を有さず、半導体基板１０の主面１０Ａ側にトランジスタ２０、半導体基板１０の裏面１０Ｂ側に導電性接続部３５を有している。導電性接続部３５は、トランジスタ２０のソース・ドレイン領域となる拡散層２２の低抵抗部２５に接続された裏面コンタクト電極としての機能を有するものであり、絶縁膜６０の開口６１を通じてトランジスタ２０の低抵抗部２５に接続されている。これにより本実施の形態では、トランジスタ２０の低抵抗部２５と導電性接続部３５（裏面コンタクト電極）との接続抵抗の低減という効果を得ることが可能となる。このことを除いては、本実施の形態の半導体装置１Ｑは、上記第１の実施の形態と同様の構成、作用および効果を有し、上記第１の実施の形態と同様にして製造することができる。
（第１８の実施の形態）
図１００は、本開示の第１８の実施の形態に係る半導体装置１Ｒの断面構成を表したものである。本実施の形態は、トランジスタ２０に代えてＦｉｎ ＦＥＴよりなるトランジスタ８０を備えたことを除いては、上記第１７の実施の形態と同様である。すなわち、この半導体装置１Ｒは、トランジスタ８０と、このトランジスタ８０の裏面８０Ｂ側に設けられた導電性接続部３５とを有している。導電性接続部３５は、絶縁膜６０の開口６１を通じてトランジスタ８０のソース配線８３（またはドレイン配線８４）に接続されている。これにより本実施の形態では、トランジスタ８０のソース配線８３またはドレイン配線８４と導電性接続部３５（裏面コンタクト電極）との接続抵抗の低減という効果を得ることが可能となる。このことを除いては、本実施の形態の半導体装置１Ｒは、上記第１の実施の形態と同様の構成、作用および効果を有し、上記第１の実施の形態と同様にして製造することができる。
（第１９の実施の形態）
図１０１は、本開示の第１９の実施の形態に係る半導体装置１Ｓにおける、抵抗変化素子３０の断面構成を表したものである。本実施の形態は、抵抗変化素子３０の記憶部３２が、イオン源層３２Ｆおよび抵抗変化層３２Ｇを含むものである。このことを除いては、本実施の形態の半導体装置１Ｓは、上記第１の実施の形態と同様の構成、作用および効果を有し、上記第１の実施の形態と同様にして製造することができる。
イオン源層３２Ｆは、抵抗変化層３２Ｇと共に、抵抗変化素子３０の記憶部３２を構成するものである。イオン源層３２Ｆは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層３２Ｆは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層３２Ｆは、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＴｅＧｅ、ＣｕＳｉＧｅなどの組成のイオン源層材料により構成されている。なお、イオン源層３２Ｆは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。
抵抗変化層３２Ｇは、電気伝導上のバリアとして情報保持特性を安定化させる機能を有するものであり、イオン源層３２Ｆよりも抵抗値の高い材料により構成されている。抵抗変化層３２Ｇの構成材料としては、例えば、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。
この半導体装置１Ｓでは、図示しない電源回路（パルス印加手段）から第１電極３１および第２電極３３を介して電圧パルスあるいは電流パルスを印加すると、記憶部３２の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。このような抵抗変化型メモリの動作原理としてイオン伝導メカニズムや酸素欠損伝導メカニズムが提唱されている。以下、その動作を具体的に説明する。
まず、第２電極３３が例えば正電位、第１電極３１側が負電位となるようにして高抵抗な初期状態を有する抵抗変化素子３０に対して正電圧を印加する。これにより、イオン源層３２Ｆ中の遷移金属元素がイオン化して第１電極３１側への移動、あるいは第１電極３１側からの酸素イオンの移動による第１電極３１側でのカソード反応によって、第１電極３１の界面に形成された抵抗変化層３２Ｇで還元反応が起こる。これにより、酸素欠陥濃度が増大する部分が発生する。この酸素欠陥濃度が高い部分、あるいは酸化状態が低い部分が互いに接続することにより、抵抗変化層３２Ｇ中に伝導パスが形成され、抵抗変化層３２Ｇは初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）となる。
その後、正電圧を除去して抵抗変化素子３０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、上記の記録過程のみで記録は完結する。
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory ）等への応用には消去過程が必要である。消去過程においては、第２電極３３が例えば負電位、第１電極３１側が正電位になるように抵抗変化素子３０に対して負電圧を印加する。これにより、抵抗変化層３２Ｇ内に形成されていた伝導パスを構成する酸素欠陥濃度が高い部分、または酸化状態が低い部分の伝導パスにおけるアノード反応により遷移金属イオンは酸化されてイオン源層３２Ｆ側へ移動する。あるいは、イオン源層３２Ｆから抵抗変化層３２Ｇの伝導パス近傍に酸素イオンが移動することにより伝導パスの酸素欠陥濃度が減少または酸化状態が高くなる。これにより、伝導パスが切断され、抵抗変化層３２Ｇの抵抗値は低抵抗状態から高抵抗状態に変化する。
その後、負電圧を除去して抵抗変化素子３０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報が消去されたこととなる。このような過程を繰り返すことにより、抵抗変化素子３０に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
上記のような抵抗変化素子３０では、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは抵抗変化素子３０を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。
図１０２ないし図１０４は、抵抗変化素子３０の書込み状態、消去電圧印加時、および消去状態の一例をそれぞれ模式的に表したものである。書込み状態において、抵抗変化層３２Ｇ内に形成された伝導パスＰ１によりイオン源層３２Ｆと第１電極３１とが接続され、抵抗変化層３２Ｇは低抵抗状態となっている。この例では、伝導パスＰ１は、イオン源層３２Ｆから抵抗変化層３２Ｇに向かって凸の形状を有している。消去電圧印加時には、伝導パスＰ１に含まれていた原子はイオン化し、再びイオン源層３２Ｆに戻る。その結果、伝導パスＰ１はイオン源層２３Ｆに向かって消退していく。消去状態では伝導パスＰ１は消滅し、抵抗変化層３２Ｇは高抵抗状態となっている。
図１０５ないし図１０７は、抵抗変化素子３０の書込み状態、消去電圧印加時、および消去状態の他の例をそれぞれ模式的に表したものである。この例は、伝導パスＰ２が、抵抗変化層３２Ｇからイオン源層３２Ｆに向かって凸の形状を有していることを除いては、上記の例と同様である。
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施の形態においてトランジスタ２０，８０および抵抗変化素子３０の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
加えて、例えば、上記実施の形態において説明した各構成要素の材料、厚みおよび形成方法などは限定されるものではなく、他の材料、厚みおよび形成方法としてもよい。
なお、本技術は以下のような構成を取ることも可能である。
（１）
半導体基板の主面側にトランジスタ、前記半導体基板の裏面側に抵抗変化素子を備え、
前記トランジスタは、前記半導体基板内に、前記半導体基板の裏面に達する低抵抗部を有し、
前記低抵抗部の裏面に接して絶縁膜が設けられ、
前記絶縁膜は、前記低抵抗部に対向して開口を有し、
前記抵抗変化素子は、前記開口を通じて前記低抵抗部に接続されている
半導体装置。
（２）
前記抵抗変化素子は、第１電極、記憶部および第２電極を、前記半導体基板の裏面に近い方からこの順に有し、
前記第１電極は、前記開口に埋め込まれると共に前記低抵抗部に接続されている
前記（１）記載の半導体装置。
（３）
前記抵抗変化素子は、記憶部および第２電極を、前記半導体基板の裏面に近いほうからこの順に有し、
前記記憶部は、前記開口に埋め込まれると共に前記低抵抗部に接続されている
前記（１）記載の半導体装置。
（４）
前記抵抗変化素子は、第１電極、記憶部および第２電極を、前記半導体基板の裏面に近い方からこの順に有し、
前記第１電極は、前記開口に埋め込まれた導電性接続部により前記低抵抗部に接続されている
前記（１）記載の半導体装置。
（５）
前記トランジスタは、一対の拡散層を有し、
前記一対の拡散層の一方は、第１配線に接続され、
前記一対の拡散層の他方は、前記抵抗変化素子を介して第２配線に接続され、
前記第１配線は、前記半導体基板の主面側に設けられ、
前記第２配線は、前記半導体基板の裏面側に設けられている
前記（１）ないし（４）のいずれか１項に記載の半導体装置。
（６）
前記第１配線と前記第２配線とは、前記半導体基板を間にして積層方向に重なっている
請求項５記載の半導体装置。
（７）
前記抵抗変化素子は、第１電極、記憶部および第２電極を、前記半導体基板の裏面に近い方からこの順に有し、
前記第２電極は、前記半導体基板の裏面側に設けられた裏面側多層配線部の一端部に接続され、
前記半導体基板内に、前記低抵抗部とは電気的に絶縁されると共に前記半導体基板の裏面に達する他の低抵抗部が設けられ、
前記絶縁膜は、前記他の低抵抗部の裏面に接して設けられると共に前記他の低抵抗部に対向して他の開口を有し、
前記裏面側多層配線部の他端部は、前記他の開口に埋め込まれると共に前記他の低抵抗部に接続されている
前記（１）ないし（６）のいずれか１項に記載の半導体装置。
（８）
前記抵抗変化素子は、スピン注入磁化反転型記憶素子である
前記（１）ないし（７）のいずれか１項に記載の半導体装置。
（９）
前記抵抗変化素子は、前記記憶部として、イオン源層および抵抗変化層を有し、
前記イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含み、
前記抵抗変化層は、前記イオン源層よりも抵抗値の高い材料により構成されている
前記（１）ないし（７）のいずれか１項に記載の半導体装置。
（１０）
トランジスタと、前記トランジスタの裏面側に設けられた抵抗変化素子とを備え、
前記トランジスタは、第１方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に前記第１方向とは異なる第２方向に延伸された金属配線とを有し、
前記金属配線の裏面に接して絶縁膜が設けられ、
前記絶縁膜は、前記金属配線に対向して開口を有し、
前記抵抗変化素子は、前記開口を通じて前記金属配線に接続されている
半導体装置。
（１１）
半導体基板の主面側にトランジスタ、前記半導体基板の裏面側に導電性接続部を備え、
前記トランジスタは、前記半導体基板内に、前記半導体基板の裏面に達する低抵抗部を有し、
前記低抵抗部の裏面に接して絶縁膜が設けられ、
前記絶縁膜は、前記低抵抗部に対向して開口を有し、
前記導電性接続部は、前記開口を通じて前記低抵抗部に接続されている
半導体装置。
（１２）
トランジスタと、前記トランジスタの裏面側に設けられた導電性接続部とを備え、
前記トランジスタは、第１方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に前記第１方向とは異なる第２方向に延伸された金属配線とを有し、
前記金属配線の裏面に接して絶縁膜が設けられ、
前記絶縁膜は、前記金属配線に対向して開口を有し、
前記導電性接続部は、前記開口を通じて前記金属配線に接続されている
半導体装置。
（１３）
半導体基板の主面側にトランジスタを形成し、前記半導体基板内に前記トランジスタの低抵抗部を形成する工程と、
前記半導体基板を裏面側から研磨し、前記低抵抗部で前記研磨を止める工程と、
前記低抵抗部の裏面に接して絶縁膜を形成する工程と、
前記絶縁膜に、前記低抵抗部に対向して開口を設ける工程と、
前記開口を通じて前記低抵抗部に接続された抵抗変化素子を形成する工程と
を含む半導体装置の製造方法。
（１４）
前記トランジスタを形成する工程において、保持基板の一面側に埋込み酸化膜および半導体基板を有するＳＯＩ基板を用い、前記半導体基板の主面側にトランジスタを形成し、前記半導体基板内に前記トランジスタの低抵抗部を形成し、
前記研磨する工程において、前記保持基板を裏面側から研磨し、前記埋込み酸化膜で前記研磨を止める
前記（１３）記載の半導体装置の製造方法。
（１５）
前記絶縁膜を形成する工程において、前記埋込み酸化膜を前記絶縁膜として用い、または、前記埋込み酸化膜を除去したのち前記低抵抗部の裏面に接して前記絶縁膜を形成する
前記（１４）記載の半導体装置の製造方法。
（１６）
前記低抵抗部を形成する工程において、前記半導体基板内に、前記低抵抗部とは電気的に絶縁された他の低抵抗部を形成し、
前記半導体基板を裏面側から研磨する工程において、前記低抵抗部および前記他の低抵抗部で前記研磨を止め、
前記絶縁膜を形成する工程において、前記絶縁膜を、前記低抵抗部の裏面および前記他の低抵抗部の裏面に接して形成し、
前記絶縁膜に前記開口を設ける工程において、前記絶縁膜に、前記他の低抵抗部に対向して他の開口を設け、
前記抵抗変化素子を形成する工程において、第１電極、記憶部および第２電極を、前記半導体基板の前記裏面に近い方からこの順に形成したのち、前記半導体基板の裏面側に、一端部が前記第２電極に接続された裏面側多層配線部を形成し、前記裏面側多層配線部の他端部を、前記他の開口に埋め込むと共に前記他の低抵抗部に接続する
前記（１３）ないし（１５）のいずれか１項に記載の半導体装置の製造方法。
（１７）
半導体基板の主面側に、第１方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に前記第１方向とは異なる第２方向に延伸された金属配線とを有するトランジスタを形成する工程と、
前記半導体基板を裏面側から研磨する工程と、
前記金属配線の裏面に接して絶縁膜を形成する工程と、
前記絶縁膜に、前記金属配線に対向して開口を設ける工程と、
前記開口を通じて前記金属配線に接続された抵抗変化素子を形成する工程と
を含む半導体装置の製造方法。
（１８）
前記絶縁膜を形成する工程と、前記開口を設ける工程との間に、
前記絶縁膜を間にして前記フィンに対向する位置に、第４ゲート電極を形成する工程
を更に含む請求項１７記載の半導体装置の製造方法。
１…半導体装置、１０…半導体基板、１０Ａ…主面、１０Ｂ…裏面、１１…素子分離層、１２…ＳＯＩ基板、２０，８０…トランジスタ、２１…ゲート電極、２２…拡散層、２５…第１シリサイド層、３０…抵抗変化素子、５０…支持基板、６０…絶縁膜、６１…第１開口、６２…第２開口、７０…裏面層間膜、８１…フィン、８２…ゲート配線、８３…ソース配線、８４…ドレイン配線、８９…補助配線。

Claims (18)

  1. 半導体基板の主面側にトランジスタ、前記半導体基板の裏面側に抵抗変化素子を備え、
    前記トランジスタは、前記半導体基板内に、前記半導体基板の裏面に達する低抵抗部を有し、
    前記低抵抗部の裏面に接して絶縁膜が設けられ、
    前記絶縁膜は、前記低抵抗部に対向して開口を有し、
    前記抵抗変化素子は、前記開口を通じて前記低抵抗部に接続されている
    半導体装置。
  2. 前記抵抗変化素子は、第１電極、記憶部および第２電極を、前記半導体基板の裏面に近い方からこの順に有し、
    前記第１電極は、前記開口に埋め込まれると共に前記低抵抗部に接続されている
    請求項１記載の半導体装置。
  3. 前記抵抗変化素子は、記憶部および第２電極を、前記半導体基板の裏面に近いほうからこの順に有し、
    前記記憶部は、前記開口に埋め込まれると共に前記低抵抗部に接続されている
    請求項１記載の半導体装置。
  4. 前記抵抗変化素子は、第１電極、記憶部および第２電極を、前記半導体基板の裏面に近い方からこの順に有し、
    前記第１電極は、前記開口に埋め込まれた導電性接続部により前記低抵抗部に接続されている
    請求項１記載の半導体装置。
  5. 前記トランジスタは、一対の拡散層を有し、
    前記一対の拡散層の一方は、第１配線に接続され、
    前記一対の拡散層の他方は、前記抵抗変化素子を介して第２配線に接続され、
    前記第１配線は、前記半導体基板の主面側に設けられ、
    前記第２配線は、前記半導体基板の裏面側に設けられている
    請求項１記載の半導体装置。
  6. 前記第１配線と前記第２配線とは、前記半導体基板を間にして積層方向に重なっている
    請求項５記載の半導体装置。
  7. 前記抵抗変化素子は、第１電極、記憶部および第２電極を、前記半導体基板の裏面に近い方からこの順に有し、
    前記第２電極は、前記半導体基板の裏面側に設けられた裏面側多層配線部の一端部に接続され、
    前記半導体基板内に、前記低抵抗部とは電気的に絶縁されると共に前記半導体基板の裏面に達する他の低抵抗部が設けられ、
    前記絶縁膜は、前記他の低抵抗部の裏面に接して設けられると共に前記他の低抵抗部に対向して他の開口を有し、
    前記裏面側多層配線部の他端部は、前記他の開口に埋め込まれると共に前記他の低抵抗部に接続されている
    請求項１記載の半導体装置。
  8. 前記抵抗変化素子は、スピン注入磁化反転型記憶素子である
    請求項１記載の半導体装置。
  9. 前記抵抗変化素子は、前記記憶部として、イオン源層および抵抗変化層を有し、
    前記イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含み、
    前記抵抗変化層は、前記イオン源層よりも抵抗値の高い材料により構成されている
    請求項１記載の半導体装置。
  10. トランジスタと、前記トランジスタの裏面側に設けられた抵抗変化素子とを備え、
    前記トランジスタは、第１方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に前記第１方向とは異なる第２方向に延伸された金属配線とを有し、
    前記金属配線の裏面に接して絶縁膜が設けられ、
    前記絶縁膜は、前記金属配線に対向して開口を有し、
    前記抵抗変化素子は、前記開口を通じて前記金属配線に接続されている
    半導体装置。
  11. 半導体基板の主面側にトランジスタ、前記半導体基板の裏面側に導電性接続部を備え、
    前記トランジスタは、前記半導体基板内に、前記半導体基板の裏面に達する低抵抗部を有し、
    前記低抵抗部の裏面に接して絶縁膜が設けられ、
    前記絶縁膜は、前記低抵抗部に対向して開口を有し、
    前記導電性接続部は、前記開口を通じて前記低抵抗部に接続されている
    半導体装置。
  12. トランジスタと、前記トランジスタの裏面側に設けられた導電性接続部とを備え、
    前記トランジスタは、第１方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に前記第１方向とは異なる第２方向に延伸された金属配線とを有し、
    前記金属配線の裏面に接して絶縁膜が設けられ、
    前記絶縁膜は、前記金属配線に対向して開口を有し、
    前記導電性接続部は、前記開口を通じて前記金属配線に接続されている
    半導体装置。
  13. 半導体基板の主面側にトランジスタを形成し、前記半導体基板内に前記トランジスタの低抵抗部を形成する工程と、
    前記半導体基板を裏面側から研磨し、前記低抵抗部で前記研磨を止める工程と、
    前記低抵抗部の裏面に接して絶縁膜を形成する工程と、
    前記絶縁膜に、前記低抵抗部に対向して開口を設ける工程と、
    前記開口を通じて前記低抵抗部に接続された抵抗変化素子を形成する工程と
    を含む半導体装置の製造方法。
  14. 前記トランジスタを形成する工程において、保持基板の一面側に埋込み酸化膜および半導体基板を有するＳＯＩ基板を用い、前記半導体基板の主面側にトランジスタを形成し、前記半導体基板内に前記トランジスタの低抵抗部を形成し、
    前記研磨する工程において、前記保持基板を裏面側から研磨し、前記埋込み酸化膜で前記研磨を止める
    請求項１３記載の半導体装置の製造方法。
  15. 前記絶縁膜を形成する工程において、前記埋込み酸化膜を前記絶縁膜として用い、または、前記埋込み酸化膜を除去したのち前記低抵抗部の裏面に接して前記絶縁膜を形成する
    請求項１４記載の半導体装置の製造方法。
  16. 前記低抵抗部を形成する工程において、前記半導体基板内に、前記低抵抗部とは電気的に絶縁された他の低抵抗部を形成し、
    前記半導体基板を裏面側から研磨する工程において、前記低抵抗部および前記他の低抵抗部で前記研磨を止め、
    前記絶縁膜を形成する工程において、前記絶縁膜を、前記低抵抗部の裏面および前記他の低抵抗部の裏面に接して形成し、
    前記絶縁膜に前記開口を設ける工程において、前記絶縁膜に、前記他の低抵抗部に対向して他の開口を設け、
    前記抵抗変化素子を形成する工程において、第１電極、記憶部および第２電極を、前記半導体基板の前記裏面に近い方からこの順に形成したのち、前記半導体基板の裏面側に、一端部が前記第２電極に接続された裏面側多層配線部を形成し、前記裏面側多層配線部の他端部を、前記他の開口に埋め込むと共に前記他の低抵抗部に接続する
    請求項１３記載の半導体装置の製造方法。
  17. 半導体基板の主面側に、第１方向に延伸されたフィンと、前記フィンの裏面以外の面を覆うと共に前記第１方向とは異なる第２方向に延伸された金属配線とを有するトランジスタを形成する工程と、
    前記半導体基板を裏面側から研磨する工程と、
    前記金属配線の裏面に接して絶縁膜を形成する工程と、
    前記絶縁膜に、前記金属配線に対向して開口を設ける工程と、
    前記開口を通じて前記金属配線に接続された抵抗変化素子を形成する工程と
    を含む半導体装置の製造方法。
  18. 前記絶縁膜を形成する工程と、前記開口を設ける工程との間に、
    前記絶縁膜を間にして前記フィンに対向する位置に、第４ゲート電極を形成する工程
    を更に含む請求項１７記載の半導体装置の製造方法。
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