KR20190116272A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20190116272A
KR20190116272A KR1020197021568A KR20197021568A KR20190116272A KR 20190116272 A KR20190116272 A KR 20190116272A KR 1020197021568 A KR1020197021568 A KR 1020197021568A KR 20197021568 A KR20197021568 A KR 20197021568A KR 20190116272 A KR20190116272 A KR 20190116272A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
transistor
board
layer
Prior art date
Application number
KR1020197021568A
Other languages
English (en)
Other versions
KR102428101B1 (ko
Inventor
다카시 요코야마
다쿠 우메바야시
노부토시 후지이
Original Assignee
소니 세미컨덕터 솔루션즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 세미컨덕터 솔루션즈 가부시키가이샤 filed Critical 소니 세미컨덕터 솔루션즈 가부시키가이샤
Publication of KR20190116272A publication Critical patent/KR20190116272A/ko
Application granted granted Critical
Publication of KR102428101B1 publication Critical patent/KR102428101B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H01L43/08—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 개시의 일 실시 형태의 반도체 장치는, 능동 소자가 형성되어 있는 제1 기판과, 제1 기판과 적층됨과 함께, 제1 기판과 전기적으로 접속되어 있는 제2 기판을 구비한 것이며, 제2 기판에는, 제1면에 로직 회로를 구성하는 제1 트랜지스터가 형성되고, 제1면과는 반대측의 제2면에 불휘발성 메모리 소자가 형성되어 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 개시는, 예를 들어 자성 재료를 사용한 불휘발성 메모리 소자를 구비한 반도체 장치 및 그의 제조 방법에 관한 것이다.
자성 재료를 사용한 불휘발성 메모리 소자인 MTJ(Magnetic Tunnel Junction) 소자는, 내열성이 낮다. 그 때문에, 배선 형성 공정에 있어서의 서멀 버짓에 의해 열화될 우려가 있다. 이에 비해, 예를 들어 특허문헌 1에서는, 배선 형성 공정이 완료된 후에, 기판의 이면측에 MTJ 소자를 형성하는 반도체 장치의 제조 방법이 개시되어 있다.
그런데, 특허문헌 2에서는, 로직 회로 위에 이미지 센서가 적층된 반도체 장치가 개시되어 있다.
일본 특허 공개 제2014-220376호 공보 일본 특허 공개 제2015-65407호 공보
이와 같이, MTJ 소자를 구비한 기판 위에 이미지 센서가 적층된 반도체 장치에서는, 이미지 센서의 적층 공정에서의 서멀 버짓에 의해 MTJ 소자의 특성이 열화될 우려가 있다. 따라서, MTJ 소자 등의 불휘발성 메모리 소자의 특성의 열화를 방지하는 것이 가능한 반도체 장치의 제조 방법의 개발이 요망되고 있다.
불휘발성 메모리 소자의 특성의 열화를 방지하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 반도체 장치는, 능동 소자가 형성되어 있는 제1 기판과, 제1 기판과 적층됨과 함께, 제1 기판과 전기적으로 접속되어 있는 제2 기판을 구비한 것이며, 제2 기판에는, 제1면에 로직 회로를 구성하는 제1 트랜지스터가 형성되고, 제1면과는 반대측의 제2면에 불휘발성 메모리 소자가 형성되어 있다.
본 개시의 일 실시 형태의 반도체 장치의 제조 방법은, 제1 기판에 능동 소자를 형성하고, 제2 기판의 제1면에 로직 회로를 구성하는 트랜지스터를 형성하며, 제1 기판과 제2 기판을 전기적으로 접속하고, 제2 기판의 제1면과는 반대측의 제2면에 불휘발성 메모리 소자를 형성하는 것이다.
본 개시의 일 실시 형태의 반도체 장치 및 일 실시 형태의 반도체 장치의 제조 방법에서는, 능동 소자가 형성되어 있는 제1 기판과 전기적으로 접속되는 제2 기판에 있어서, 제2 기판의 제1면에 로직 회로를 구성하는 제1 트랜지스터를 형성하고, 제1면과는 반대측의 제2면에 불휘발성 메모리 소자를 형성하도록 했다. 이에 의해, 원하는 타이밍에 불휘발성 메모리 소자를 형성하는 것이 가능해져, 불휘발성 메모리 소자에 가해지는 서멀 버짓을 저감하는 것이 가능해진다.
본 개시의 일 실시 형태의 반도체 장치 및 일 실시 형태의 반도체 장치의 제조 방법에 의하면, 로직 회로를 구성하는 제1 트랜지스터를 제1면에, 불휘발성 메모리 소자를 제1면과는 반대측의 제2면에 형성하도록 했으므로, 불휘발성 메모리 소자를 원하는 타이밍에 형성할 수 있게 된다. 따라서, 불휘발성 메모리 소자에 가해지는 서멀 버짓이 저감되어, 불휘발성 메모리 소자의 특성의 열화를 방지하는 것이 가능해진다.
또한, 본 개시의 효과는 이에 한정되는 것은 아니며, 이하에 기재된 어느 효과여도 된다.
도 1은 본 개시의 제1 실시 형태에 관한 반도체 장치의 개략도이다.
도 2는 도 1에 도시된 반도체 장치의 구체적인 구성을 나타내는 단면도이다.
도 3은 도 2에 도시된 반도체 장치의 제2 기판에 마련되어 있는 트랜지스터를 설명하는 사시도이다.
도 4는 도 2에 도시된 반도체 장치의 제2 기판에 마련되어 있는 기억 소자의 기억부의 구성을 나타내는 단면도이다.
도 5a는 도 2에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5b는 도 5a에 이어지는 공정을 나타내는 단면도이다.
도 5c는 도 5b에 이어지는 공정을 나타내는 단면도이다.
도 5d는 도 5c에 이어지는 공정을 나타내는 단면도이다.
도 5e는 도 5d에 이어지는 공정을 나타내는 단면도이다.
도 6은 본 개시의 제2 실시 형태에 관한 반도체 장치의 개략도이다.
도 7은 도 6에 나타낸 반도체 장치의 구체적인 구성을 나타내는 단면도이다.
도 8은 도 7에 나타낸 반도체 장치 제3 기판에 포함되는 트랜지스터를 설명하는 단면도이다.
도 9는 본 개시의 변형예 1에 관한 반도체 장치의 단면도이다.
도 10은 본 개시의 제3 실시 형태에 관한 반도체 장치의 개략도이다.
도 11은 도 10에 도시된 반도체 장치의 구체적인 구성을 나타내는 단면도이다.
도 12는 본 개시의 변형예 2에 관한 반도체 장치의 개략도이다.
도 13은 도 12에 나타낸 반도체 장치의 구체적인 구성을 나타내는 단면도이다.
이하, 본 개시의 실시 형태에 대해 도면을 참조하여 상세하게 설명한다. 이하의 설명은 본 개시의 일 구체예로서, 본 개시는 이하의 양태로 한정되는 것은 아니다. 또한, 본 개시는, 각 도면에 나타내는 각 구성 요소의 배치나 치수, 치수비 등에 대해서도, 그들에 한정되는 것은 아니다. 또한, 설명은 이하의 순서로 행한다.
1. 제1 실시 형태
(이미지 센서를 갖는 제1 기판과, 면 S1에 로직 회로, 면 S2에 불휘발성 메모리 소자를 구비한 제2 기판이 적층된 반도체 장치의 예)
1-1. 반도체 장치의 구성
1-2. 반도체 장치의 제조 방법
1-3. 작용·효과
2. 제2 실시 형태(세 기판이 적층된 반도체 장치의 예)
3. 변형예 1(제2 기판의 면 S2에 추가로 취출 전극을 마련한 예)
4. 제3 실시 형태(제1 기판에 통신 기능을 갖는 회로가 형성된 반도체 장치의 예)
5. 변형예 2(통신 기능을 갖는 회로에 더하여 안테나를 추가한 예)
<제1 실시 형태>
(1-1. 반도체 장치의 구성)
도 1은, 본 개시의 제1 실시 형태에 관한 반도체 장치(반도체 장치(1))의 개략 구성을 나타낸 것이다. 반도체 장치(1)는, 서로 전기적으로 접속된 제1 기판(100) 및 제2 기판(200)이 적층되어 이루어지는 것이다. 반도체 장치(1)는, 예를 들어 적층형 이미지 센서이며, 제1 기판(100)에는 화소부(110)가 형성되어 있고, 제2 기판(200)에는, 로직 회로(210) 및 메모리부(220)가 형성되어 있다. 본 실시 형태에서는, 로직 회로(210)는, 제2 기판(200)의, 제1 기판(100)과의 대향면(제1면, 면 S1)에 마련되어 있고, 메모리부(220)는, 제2 기판(200)의, 제1 기판(100)과의 대향면과는 반대측의 면(제2면, 면 S2)에 마련되어 있다.
제1 기판(100)의 화소부(110)에는, 단위 화소가 2차원 배치되며, 예를 들어 이면 조사형 촬상 소자(촬상 소자(10), 도 2 참조) 및 촬상 소자(10)의 광전 변환에 의해 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터, FD부의 전위를 리셋하는 리셋 트랜지스터나 FD부의 전위에 따른 신호를 출력하는 증폭 트랜지스터 등이 마련되어 있다. 이 촬상 소자(10)가, 본 개시의 능동 소자의 1 구체예에 상당한다.
제2 기판(200)에는, 상기한 바와 같이 면 S1측에 촬상 소자(10)의 동작을 제어하는 제어 회로 등의 로직 회로(210)가 마련되어 있고, 면 S2측에 메모리부(220)를 구성하는 불휘발성 메모리 소자(기억 소자(40))가 마련되어 있다. 또한, 면 S1측에는, 로직 회로 외에, 예를 들어 화상 처리 기능을 갖는 회로나, 화소부에 마련된 단위 화소로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력하는 ADC(Analog digital converter) 회로 등이 탑재되어 있어도 된다.
도 2는, 도 1에 도시된 반도체 장치(1)의 구체적인 단면 구성의 일례를 나타낸 것이다. 이 반도체 장치(1)에서는, 상기한 바와 같이 제1 기판(100)에 촬상 소자(10)가 마련되어 있다. 촬상 소자(10)는, 예를 들어 포토다이오드(13A) 및 트랜지스터(13B)와, 이들이 매설된 반도체 기판(13) 위에 마련된, 평탄화층(14)과, 컬러 필터(15)와, 마이크로렌즈(16)가 이 순서대로 적층된 구성을 갖는다. 제1 기판(100)은, 촬상 소자(10)의 마이크로렌즈(16) 위에 보호층(17)을 갖고, 보호층(17) 위에는, 유리 기판(18)이 배치되어 있다. 또한, 제1 기판(100)은, 최하층(제2 기판(200)과의 대향면)에 예를 들어 Cu를 포함하는 도전막(11)이 형성되어 있고, 도전막(11)의 주위에는, 절연층(12)이 마련되어 있다.
제2 기판(200)은, 제1 기판(100)과의 대향면측인, 예를 들어 반도체 기판(21)의 면(21S1)측(도 1에 있어서의 제2 기판(200)의 면 S1측)에, 제어 회로 등의 로직 회로(210)를 구성하는 트랜지스터(20)가 마련되어 있다. 이 트랜지스터(20)는, 예를 들어 3차원 구조를 갖는 트랜지스터이며, 예를 들어 Fin-FET 트랜지스터이다.
도 3은, Fin-FET형 트랜지스터(20)의 구성을 사시적으로 나타낸 것이다. 이 트랜지스터(20)는, 예를 들어 Si를 포함함과 함께, 소스 영역(21S) 및 드레인 영역(21D)을 갖는 핀(21A)과, 게이트 절연막(23)과, 게이트 전극(24)으로 구성되어 있다. 핀(21A)은, 평판형을 이루고, 예를 들어 Si를 포함하는 반도체 기판(21) 위에 복수 세워 설치되어 있다. 구체적으로는, 복수의 핀(21A)은, 예를 들어 X축 방향으로 각각 연신함과 함께 Z축 방향으로 병설되어 있다. 반도체 기판(21) 위에는, 예를 들어 SiO2에 의해 구성되고, 핀(21A)의 일부를 묻는 절연층(22)이 마련되어 있다. 게이트 절연막(23)은, 이 절연층(22)으로부터 노출되는 핀(21A)의 측면 및 상면을 덮도록 마련되어 있고, 예를 들어 HfSiO, HfSiON, TaO 또는 TaON 등에 의해 구성되어 있다. 게이트 전극(24)은, 핀(21A)의 연신 방향(X 방향)과 교차하는 Z 방향으로 핀(21A)을 걸치도록 연신되어 있다. 핀(21A)에는, 게이트 전극(24)과의 교차 부분에 채널 영역(21C)이 형성되고, 이 채널 영역(21C)이 끼워진 양단에 소스 영역(21S) 및 드레인 영역(21D)이 형성되어 있다. 또한, 도 2에 도시된 트랜지스터(20)의 단면 구조는, 도 3에 있어서의 I-I선에 있어서의 단면을 나타낸 것이다.
트랜지스터(20)는, 상술한 Fin-FET형 트랜지스터 이외에, Tri-Gate 트랜지스터, 나노와이어(Nano-Wire) 트랜지스터, FD-SOI 트랜지스터 및 T-FET여도 된다. Fin-FET 트랜지스터를 포함하는 상기 트랜지스터는, 반도체 재료로서, 실리콘(Si) 이외에, 게르마늄(Ge) 등의 무기 반도체나, 예를 들어 III-V족 반도체 및 II-VI족 반도체 등의 화합물 반도체를 사용할 수 있다. 구체적인 II-VI족 반도체로서는, InGaAs, InGaSb, SiGe, GaAsSb, InAs, InSb, InGanZnO(IGZO), MoS2, WS2, BoronNitride 및 Silicane Germanene를 들 수 있다. 이밖에, 그래핀을 사용된 그래핀 트랜지스터를 들 수 있다. 또한, 트랜지스터(20)는, 고유전율막/금속 게이트(High-K/Metal Gate) 기술이 사용된 트랜지스터여도 된다. 또는, 소위 Si·플래너형 트랜지스터여도 된다(도 8 참조).
트랜지스터(20) 위에는, 다층 배선 형성부(31)가 마련되어 있다. 다층 배선 형성부(31)는, 예를 들어 트랜지스터(20)에 가까운 쪽으로부터 순서대로 적층된 층간 절연막(32), 층간 절연막(33), 층간 절연막(34)에 배선(31A)이 마련된 것이다. 배선(31A)은, 각 층간 절연막(32, 33, 34)에 각각 마련된 금속막 M1, 금속막 M2 및 금속막 M3과, 이들을 접속하는 비아 V1 및 비아 V2로 구성되어 있다. 비아 V1은, 층간 절연막(32)을 관통하여 금속막 M1과 금속막 M2를 접속하는 것이다. 비아 V2는, 층간 절연막(33)을 관통하여 금속막 M2과 금속막 M3을 접속하는 것이다. 금속막 M1, 금속막 M2, 금속막 M3 및 비아 V1, 비아 V2는, 예를 들어 구리(Cu)에 의해 형성되어 있다. 금속막 M3은, 제2 기판(200)의 최상층(제1 기판(100)과의 대향면)에 형성되어 있다. 제1 기판(100)과 제2 기판(200)은, 제1 기판(100)의 최하층에 형성된 도전막(11)과, 이들 금속막 M3을 접합함으로써 전기적으로 접속되어 있다. 또한, 도 2에 도시된 다층 배선 형성부(31)의 구성은 일례이며, 이에 한정되는 것은 아니다.
반도체 기판(21)의 면(21S2)측(도 1에 있어서의 제2 기판(200)의 면 S2측)에는, 메모리부(220)를 구성하는 기억 소자(40)가 마련되어 있다. 이 기억 소자(40)는, 예를 들어 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자이다. 기억 소자(40)는, 예를 들어 절연층(35)을 사이에 두고, 예를 들어 도전막(41)과 기억부(42)와 도전막(43)(비트선 BL을 겸함)이 순서대로 적층된 구성을 갖는다. 또한, 도전막(41)을 하부 전극, 도전막(43)을 상부 전극이라 한다. 도전막(41)은, 예를 들어 콘택트 플러그 P1을 경유하여 트랜지스터(20)의 소스 영역(21S) 또는 드레인 영역(21D)에 접속되어 있다. 콘택트 플러그 P1은, 예를 들어 각뿔대 형상 또는 원뿔대 형상을 가지고 있고, 여기서는 그들의 점유 면적이, 면 S1측으로부터 면 S2 측을 향할수록(즉, 하단으로부터 상단으로 향할수록) 증대되게 되어 있다. 기억 소자(40)의 주위에는, 절연층(36)이 마련되어 있다. 절연층(35)은, 예를 들어 저온 형성이 가능한 High-K(고유전율)막, 즉, 하프늄(Hf) 산화물, 산화 알루미늄(Al2O3), 루테늄(Ru) 산화물, 탄탈룸(Ta) 산화물, 알루미늄(Al), Ta, 루테늄(Ru), 또는 Hf와 Si를 포함하는 산화물, Al, Ru, Ta 또는 Hf와 Si를 포함하는 질화물 또는 Al, Ru, Ta 또는 Hf와 Si를 포함하는 산화 질화물 등에 의해 구성되어 있다. 절연층(36)은, 예를 들어 SiO2, Low-K(저유전율)막에 의해 구성되어 있다.
기억부(42)는, 예를 들어 스핀 주입에 의해 후술하는 기억층(기억층(42D), 도 4 참조)의 자화의 방향을 반전시켜 정보의 기억을 행하는, 스핀 주입 자화 반전형 기억 소자(STT-MTJ; Spin Transfer Torque-Magnetic Tunnel Junctions)인 것이 바람직하다. STT-MTJ는 고속 기입 판독이 가능한 점에서, 휘발성 메모리로 치환되는 불휘발성 메모리로서 유망시되고 있다.
도전막(41) 및 도전막(43)은, 예를 들어 Cu, Ti, W, Ru 등의 금속막에 의해 구성되어 있다. 도전막(41) 및 도전막(43)은, 후술하는 하지층(42A) 또는 캡층(42E)의 구성 재료 이외의 금속막, 주로 Cu막, Al막 또는 W막에 의해 구성되어 있는 것이 바람직하다. 또한, 도전막(41) 및 도전막(43)은, 티타늄(Ti), TiN(질화 티타늄), Ta, TaN(질화 탄탈룸), 텅스텐(W), Cu, Al 등의 금속막(단층막) 또는 적층막으로서 구성하는 것도 가능하다.
도 4는, 기억부(42)의 구성의 일례를 나타낸 것이다. 기억부(42)는, 예를 들어 도전막(41)에 가까운 쪽으로부터 순서대로, 하지층(42A), 자화 고정층(42B), 절연층(42C), 기억층(42D), 캡층(42E)이 적층된 구성을 갖고 있다. 즉, 기억 소자(40)는, 적층 방향의 아래부터 위를 향하여 자화 고정층(42B), 절연층(42C) 및 기억층(42D)을 이 순서대로 갖는 보텀 핀 구조를 갖고 있다. 기억 소자(40)에서는, 1축 이방성을 갖는 기억층(42D)의 자화 M42D의 방향을 변화시킴으로써 정보의 기억이 행해지고, 기억층(42D)의 자화 M42D와 자화 고정층(42B)의 자화 M42B와의 상대적인 각도(평행 또는 반평행)에 의해 정보의 「0」 또는 「1」이 규정된다.
하지층(42A) 및 캡층(42E)은, Ta, Ru 등의 금속막(단층막) 또는 적층막에 의해 구성되어 있다.
자화 고정층(42B)은, 기억층(42D)의 기억 정보(자화 방향)가 기준이 되는 레퍼런스층이며, 자화 M42B의 방향이 막면 수직 방향으로 고정된 자기 모멘트를 갖는 강자성체에 의해 구성되어 있다. 자화 고정층(42B)는, 예를 들어 코발트(Co)-철(Fe)-붕소(B)에 의해 구성되어 있다.
자화 고정층(42B)의 자화 M42B의 방향은, 기입이나 판독에 따라 변화하는 것은 바람직하지 않지만, 반드시 특정 방향으로 고정되어 있을 필요는 없다. 기억층(42D)의 자화 M42D의 방향보다도 자화 고정층(42B)의 자화 M42B의 방향이 움직이기 어려워지도록 하면 되기 때문이다. 예를 들어, 자화 고정층(42B)이 기억층(42D)과 비교하여, 보다 큰 보자력을 갖고, 보다 큰 자기 막 두께를 갖고 또는 보다 큰 자기 댐핑 상수를 갖게 하면 된다. 자화 M42B의 방향을 고정하기 위해서는, 예를 들어 PtMn이나 IrMn 등의 반강자성체를, 자화 고정층(42B)에 접촉시켜 마련하면 된다. 또는, 그러한 반강자성체에 접촉한 자성체를, Ru 등의 비자성체를 사이에 두고 자기적으로 자화 고정층(42B)과 결합시킴으로써, 자화 M42B의 방향을 간접적으로 고정해도 된다.
절연층(42C)은, 터널 배리어층(터널 절연층)이 되는 중간층이며, 예를 들어Al2O3 또는 산화 마그네슘(MgO)에 의해 구성되어 있다. 그 중에서도, 절연층(42C)은 MgO에 의해 구성되어 있는 것이 바람직하다. 자기 저항 변화율(MR비)를 높게 하는 것이 가능해지고, 스핀 주입의 효율을 향상시켜, 기억층(42D)의 자화 M42D의 방향을 반전시키기 위한 전류 밀도를 저감하는 것이 가능해진다.
기억층(42D)은, 자화 M42D의 방향이 막면 수직 방향으로 자유롭게 변화하는 자기 모멘트를 갖는 강자성체에 의해 구성되어 있다. 기억층(42D)은, 예를 들어 Co-Fe-B에 의해 구성되어 있다.
또한, 본 실시 형태에서는, 기억 소자(40)로서 MTJ 소자를 예로 들어 설명했지만, 그 밖의 불휘발성 소자여도 된다. MTJ 소자 이외의 불휘발성 소자로서는, 예를 들어 ReRAM 및 FLASH 등의 저항 변화 소자를 들 수 있다.
또한, 제2 기판(200)의 면 S1에는, 제어 회로 이외에 프로그래머블 회로를 형성하도록 해도 된다. 이에 의해, 촬상 장치의 동작을 필요에 따라 변경하거나, 자동화하는 것이 가능해진다.
(1-2. 반도체 장치의 제조 방법)
본 실시 형태의 반도체 장치(1)는, 예를 들어 다음과 같이 하여 제조할 수 있다. 도 5a 내지 도 5e는, 반도체 장치(1)의 제조 방법의 일례를 공정순으로 나타낸 것이다.
먼저, 도 5a에 도시된 바와 같이, 제2 기판(200)에 로직 회로를 구성하는 트랜지스터(20) 및 다층 배선 형성부(31)를 형성한다. 계속해서, 별도 형성된 촬상 소자(10)가 마련된 제1 기판(100)과, 제2 기판(200)을, 제1 기판(100)의 최하층에 형성된 도전막(11)과, 제2 기판(200)의 최상층에 마련된 금속막 M3과 접합하여 적층한다. 다음에, 도 5c에 도시된 바와 같이, 제1 기판(100)의 촬상 소자(10)의 평탄화층(14) 위에 컬러 필터(15), 마이크로렌즈(16) 및 보호층(17)을 형성한 후, 보호층(17) 위에 유리 기판(18)을 맞붙인다.
계속해서, 도 5d에 도시된 바와 같이, 유리 기판(18)을 지지 기판으로서 전체를 반전시켜, 제2 기판(200)의 반도체 기판(21)을 연마하여 박막화한다. 다음에, 도 5e에 도시된 바와 같이, 절연층(35)을 사이에 두고, 예를 들어 트랜지스터(20)의 소스 영역(21S)과 기억 소자(40)를 접속하는 콘택트 플러그 P1 및 기억 소자(40)를 형성한다. 이에 의해, 도 2에 도시된 반도체 장치(1)가 완성된다.
(1-3. 작용·효과)
자성 재료를 사용한 MTJ 소자는, 휘발성 메모리로 치환되는 불휘발성 메모리로서 유망시되고 있다. 그러나, 전술한 바와 같이, MTJ 소자는 내열성이 낮고, 배선 형성 공정에 있어서의 서멀 버짓에 의해 소자 특성이 열화될 우려가 있다.
이 서멀 버짓에 의한 소자 특성의 열화는, 배선 공정을 종료한 후에 MTJ 소자를 형성함으로써 회피할 수 있다. 그러나, 로직 회로 위에 이미지 센서 등의 능동 소자가 적층된 반도체 장치에서는, 이미지 센서의 적층 공정에서의 서멀 버짓에 의해 MTF소자의 MR비가 열화될 우려가 있다.
이에 비해, 본 실시 형태의 반도체 장치(1)에서는, 촬상 소자(10)(화소부(110))를 제1 기판(100)에, 촬상 소자(10)의 제어 회로를 포함하는 로직 회로(210) 및 기억 소자(40)(메모리부(230))를 제2 기판(200)에 마련하고, 특히, 로직 회로(210)를 구성하는 트랜지스터(20)를 제2 기판(200)의 면 S1측에, 기억 소자(40)를 제2 기판(200)의 면 S2측에 마련하도록 했다. 이에 의해, 기억 소자(40)의 형성을 원하는 타이밍, 구체적으로는, 트랜지스터(20) 및 촬상 소자(10)의 형성 및 제1 기판(100)과 제2 기판의 접합을 행한 후에, 기억 소자(40)를 형성하는 것이 가능해진다. 따라서, 기억 소자(40)로의 서멀 버짓을 저감하는 것이 가능해진다.
이상과 같이, 본 실시 형태에서는, 촬상 소자(10)를 제1 기판(100)에 마련하고, 제2 기판(200)의 면 S1측에 로직 회로(210)를 구성하는 트랜지스터(20)를, 면 S1과는 반대측의 면 S2측에 기억 소자(40)를 마련하도록 했다. 이에 의해, 기억 소자(40)를, 트랜지스터(20)를 포함하는 배선 형성 공정 및 촬상 소자(10)의 형성 공정 후에 형성할 수 있게 되기 때문에, 기억 소자(40)로의 서멀 버짓을 저감하고, 소자 특성의 열화를 방지하는 것이 가능해진다.
또한, 본 실시 형태에서는, 능동 소자의 일례로서 이미지 센서(촬상 소자(10))를 예를 들어 설명했지만, 이에 한정되지 않고, 예를 들어 온도 센서, 중력 센서 및 위치 센서 등의 각종 센서 기능을 갖는 것이어도 된다.
다음에, 제2, 제3 실시 형태 및 변형예 1, 2에 대해 설명한다. 또한, 상기 제1 실시 형태의 반도체 장치(1)에 대응하는 구성 요소에는 동일한 부호를 부여하여 설명한다.
<2. 제2 실시 형태>
도 6은, 본 개시의 제2 실시 형태에 관한 반도체 장치(반도체 장치(2))의 개략 구성을 나타낸 것이다. 반도체 장치(2)는, 적층형 이미지 센서이며, 서로 전기적으로 접속된 제1 기판(100), 제2 기판(200) 및 제3 기판(300)이 적층되어 이루어지는 것이며, 제1 기판(100)과 제2 기판(200) 사이에 제3 기판(300)이 배치된 구성을 갖는다. 본 실시 형태의 반도체 장치(2)에서는, 제1 실시 형태와 마찬가지로, 촬상 소자(10)는 제1 기판(100)에, 기억 소자(40)는 제2 기판(200)의 면 S2측에 마련되어 있고, 이미지 센서를 구성하는 회로 중, 서로 전원 전압이 상이한 회로가, 제2 기판(200)의 면 S1측과, 제3 기판(300)에 나누어 마련되어 있다. 구체적으로는, 반도체 장치(2)에 마련되는 회로 중, 전원 전압이 가장 낮은 회로가 제2 기판(200)의 면 S1에, 전원 전압이 가장 높은 회로가 제3 기판(300)에 형성되어 있다.
여기서, 전원 전압이 가장 낮은 회로란, 구동 전압이 가장 낮은 트랜지스터를 포함하여 구성되어 있는 회로이며, 예를 들어 로직 회로(210)이다. 구동 전압이 낮은 트랜지스터란, 최첨단 세대의 프로세스를 사용하여 제조되는 트랜지스터이며, 예를 들어 도 3에 도시된 Fin-FET형 트랜지스터나, Tri-Gate 트랜지스터, 나노와이어(Nano-Wire) 트랜지스터, FD-SOI 트랜지스터 및 T-FET, 또는, 고유전율막/금속 게이트(High-K/Metal Gate) 기술이 사용된 트랜지스터이다. 또한, 제2 기판(200)의 면 S1에는, 고속 신호 처리를 할 수 있는 기능 블록이 형성되어 있어도 된다.
전원 전압이 가장 높은 회로란, 구동 전압이 가장 높은 트랜지스터를 포함하여 구성된 회로이며, 예를 들어 ADC(310) 등의 아날로그 회로나, 입출력(Input/Output(I/O)) 회로(320)나 촬상 소자(10)의 동작 제어용 회로 등이 마련되어 있다. 또한, 예를 들어 메모리부(220)를 구성하는 회로에 구동 전압의 가장 높은 트랜지스터가 포함되어 있는 경우에는, 가장 높은 전압으로 구동하는 트랜지스터를 포함하는 회로 부분(Non-volatile memory(NVM) 회로(330))를 제3 기판(300)에 마련하도록 해도 된다. 여기서, 가장 구동 전압이 높은 트랜지스터란, 종래의 제조 공정을 사용하여 제조되는 트랜지스터이며, 예를 들어 Si·플래너형 트랜지스터이다.
도 7은, 도 6에 나타낸 반도체 장치(2)의 구체적인 단면 구성의 일례를 나타낸 것이다. 이 반도체 장치(2)에서는, 제1 실시 형태에서 설명한 제1 기판(100)을 갖는다. 본 실시 형태에서는, 제2 기판(200)에는, 예를 들어 Fin-FET형 트랜지스터(20)를 포함하여 구성된 로직 회로(210)가 형성되어 있고, 제3 기판(300)에는, Si·플래너 구조를 갖는 트랜지스터(트랜지스터(60))를 포함하여 구성된 ADC(310), I/O 회로(320) 및 NVM(330)이 형성되어 있다.
제3 기판(300)에서는, 예를 들어 반도체 기판(50)의 면(50S2)에 다층 배선 형성부(70) 및 표면 배선 형성부(75)가 순서대로 적층되어 있다. 반도체 기판(50)의 면(50S2)의 근방에는, Si·플래너형 트랜지스터(60)가 마련되어 있고, 반도체 기판(50)의 면 S1측에는 절연층(52, 53)을 사이에 두고 도전막(54)이 마련되어 있다. 또한, 도 7에서는, 세 트랜지스터(60)를 마련한 예를 나타냈지만, 반도체 기판(50)에 마련되는 트랜지스터(60)의 수는 특별히 한정되지 않는다. 하나여도 되고, 둘 이상이어도 된다. 또한, Si·플래너형 트랜지스터 이외의 트랜지스터가 마련되어 있어도 된다.
반도체 기판(50)에는, 예를 들어 STI(Shallow TrenchIsolation)에 의해 형성된 소자 분리막(51)이 마련되어 있다. 소자 분리막(51)은, 예를 들어 산화 실리콘막(SiO2)을 포함하는 절연막이며, 그 일면이 반도체 기판(50)의 면(50S2)에 노출되어 있다.
반도체 기판(50)은, 제1 반도체층(50A)(이하, 반도체층(50A)이라고 함)과, 제2 반도체층(50B)(이하, 반도체층(50B)이라고 함)의 적층 구조를 갖는다. 반도체층(50A)은, 예를 들어 단결정 실리콘에 트랜지스터(60)의 일부를 구성하는 채널 영역 및 1쌍의 확산층(62)(후술)이 형성된 것이다. 반도체층(50B)은, 예를 들어 단결정 실리콘을 포함하고, 반도체층(50A)과는 극성이 상이한 것이다. 반도체층(50B)은, 반도체층(50A)과 소자 분리막(51)을 덮도록 형성되어 있다.
반도체층(50B)의 표면(제1 기판(100)과의 대향면측)은, 절연층(52)에 의해 덮여 있다. 반도체층(50B)은 개구(50K)를 갖는다. 이 개구(50K)는, 절연층(52)에 의해 묻혀 있다. 또한, 개구(50K) 부분에는, 예를 들어 절연층(52)과 소자 분리막(51)과의 연결 부분을 관통하도록 연신되는 콘택트 플러그 P2가 마련되어 있다. 콘택트 플러그 P2는, 예를 들어 Cu, W 또는 Al 등의 저저항 금속을 주체로 하는 재료를 사용하여 형성되어 있다. 또한, 그러한 저저항 금속의 주위에는, Ti 또는 Ta의 단체 또는 그것들의 합금 등을 포함하는 배리어 메탈층이 마련되어 있는 것이 바람직하다. 콘택트 플러그 P2의 주위는 소자 분리막(51) 및 절연층(52)에 의해 덮여 있고, 반도체 기판(50)(반도체층(50A) 및 반도체층(50B))과 전기적으로 분리되어 있다.
트랜지스터(60)는, Si·플래너형 트랜지스터이며, 예를 들어 도 8에 도시된 바와 같이, 게이트 전극(61)과, 소스 영역 및 드레인 영역이 되는 1쌍의 확산층(62(62S, 62D))을 갖고 있다. 또한, 반도체 기판(50) 위에 마련된 트랜지스터(60)는, 이 표면은 층간 절연막(66)에 의해 덮이고, 층간 절연막(67)에 매설되어 있다.
게이트 전극(61)은, 반도체 기판(50)의 면(50S2)에 마련되어 있다. 단, 게이트 전극(61)과 반도체 기판(50) 사이에는, 산화 실리콘막 등을 포함하는 게이트 절연막(63)이 마련되어 있다. 또한, 이 게이트 절연막(63)의 두께는, 상술한 Fin-FET 등의 3차원 구조를 갖는 트랜지스터보다도 두껍다. 게이트 전극(61)의 측면에는, 예를 들어 산화 실리콘막(64A)과 질화 실리콘막(64B)의 적층막을 포함하는 사이드 월(64)이 마련되어 있다.
1쌍의 확산층(62)은, 예를 들어 실리콘에 불순물이 확산되어 이루어지는 것이며, 반도체층(50A)을 구성하고 있다. 구체적으로는, 1쌍의 확산층(62)은, 소스 영역에 대응하는 확산층(62S)과, 드레인 영역에 대응하는 확산층(62D)을 포함하고, 그들은 반도체층(50A)에 있어서의 게이트 전극(61)과 대향하는 채널 영역을 사이에 두고 마련되어 있다. 확산층(62(62S, 62D))의 일부에는, 각각 예를 들어 니켈 실리사이드(NiSi) 또는 코발트 실리사이드(CoSi) 등의 금속 실리사이드를 포함하는 실리사이드 영역(65(65S, 65D))이 마련되어 있다. 실리사이드 영역(65)은, 후술하는 접속부(68A 내지 68C)와 확산층(62) 사이의 접촉 저항을 저감시키는 것이다. 실리사이드 영역(65)은, 그 일면이 반도체 기판(50)의 면(50S2)에 노출되어 있지만, 그 반대측의 면은 반도체층(50B)에 의해 덮여 있다. 또한, 확산층(62) 및 실리사이드 영역(55)의 각각의 두께는, 모두 소자 분리막(51)의 두께보다도 얇다.
층간 절연막(67)에는, 층간 절연막(67)과 함께 층간 절연막(66)을 관통하는 접속부(68A 내지 68C)가 마련되어 있다. 드레인 영역이 되는 확산층(62D)의 실리사이드 영역(65D) 및 소스 영역이 되는 확산층(62S)의 실리사이드 영역(65S)은, 각각, 접속부(68B) 및 접속부(68C)를 경유하며, 후술하는 배선(70A)의 금속막 M1'에 접속되어 있다. 콘택트 플러그 P2는, 층간 절연막(66, 67)을 관통하고, 그 하단에 있어서, 예를 들어 선택선 SL을 구성하는 금속막 M1'와 접하고 있다. 따라서, 콘택트 플러그 P2는, 절연층(52), 소자 분리막(51), 층간 절연막(66), 층간 절연막(67)을 모두 관통하도록 연신되어 있다.
다층 배선 형성부(70)는, 예를 들어 트랜지스터(60)에 가까운 쪽으로부터 순서대로 적층된 층간 절연막(71), 층간 절연막(72), 층간 절연막(73), 층간 절연막(74)에 배선(70A)이 마련된 것이다. 배선(70A)은, 금속막 M1', 금속막 M2', 금속막 M3', 금속막 M4' 및 금속막 M5'와, 이들을 접속하는 비아 V1', V2', V3', V4', V5'로 구성되어 있다. 여기서, 금속막 M1', 금속막 M2', 금속막 M3', 금속막 M4' 및 금속막 M5'는, 각각 층간 절연막(71), 층간 절연막(72), 층간 절연막(73) 및 층간 절연막(74)에 매설되어 있다. 또한, 금속막 M1'와 금속막 M2'는, 층간 절연막(71)을 관통하는 비아 V1'에 의해 접속되어 있다. 마찬가지로, 금속막 M2'와 금속막 M3'는 층간 절연막(72)을 관통하는 비아 V2'에 의해 접속되어 있다. 금속막 M3'와 금속막 M4'는 층간 절연막(73)을 관통하는 비아 V3'에 의해 접속되어 있다. 금속막 M4'와 금속막 M5'는 층간 절연막(74)을 관통하는 비아 V4'에 의해 접속되어 있다. 상술한 바와 같이, 배선(70A)은, 그 금속막 M1'와 접하는 접속부(68B) 및 접속부(68C)를 사이에 두고, 각각 트랜지스터(60)의 드레인 영역 및 소스 영역인 확산층(62)에 접속되어 있다. 또한, 도 7에 도시된 다층 배선 형성부(70)의 구성은 일례이며, 이에 한정되는 것은 아니다.
다층 배선 형성부(70) 위에는, 제2 기판(200)과 접합되는 표면 배선 형성부(75)가 마련되어 있다. 표면 배선 형성부(75)는, 절연층(76)의 표면에, 예를 들어 Cu에 의해 형성된 금속막(77)이 매설되며, 그 표면은 절연층(76)으로부터 노출되어 있다. 제2 기판(200)과 제3 기판(300)은, 이 금속막(77)과 제2 기판(200)의 금속막 M3이 접합함으로써 전기적으로 접속된다. 금속막(77)은, 절연층(76)을 관통하는 비아 V5'를 통하여 다층 배선 형성부(70)의 금속막 M5'에 접속되어 있다.
반도체 기판(50)의 면(50S1) 위에는, 절연층(52)이 마련되어 있다. 절연층(52)은, 예를 들어 저온 형성이 가능한 High-K막에 의해 구성되어 있다. 절연층(52) 위에는, 절연층(53)이 적층되어 있다. 절연층(53)는, 예를 들어 SiO2보다도 낮은 비유전율을 갖는 재료(Low-K)막에 의해 구성되어 있다. 저온 형성이 가능한 High-K막은, 예를 들어 Hf 산화물, Al2O3, Ru 산화물, Ta 산화물, Al, Ru, Ta 또는 Hf와 Si를 포함하는 산화물, Al, Ru, Ta 또는 Hf와 Si를 포함하는 질화물 또는 Al, Ru, Ta 또는 Hf와 Si를 포함하는 산화 질화물 등을 들 수 있다. 절연층(53)의 제1 기판(100)측에는, 도전막(54)이 마련되고, 그 표면이 노출되어 있다. 도전막(54)은, 콘택트 플러그 P2의 상단과 접하고 있음과 함께, 반대측의 면에서는 제1 기판(100)의 최하층에 형성된 도전막(11)과 접합되어 있다. 이에 의해, 제1 기판(100)과 제3 기판(300)이 전기적으로 접속된다.
이상과 같이, 본 실시 형태의 반도체 장치(2)에서는, 촬상 장치를 구성하는 복수의 회로 중, 전원 전압이 상이한 회로를 별도의 기판(제2 기판(200)과 제3 기판(300)과)에 나누어 형성하도록 했다. 구체적으로는, 로직 회로(210)와 같이, 구동 전압이 가장 낮은 트랜지스터를 포함하여 구성되어 있는 회로를 제2 기판(200)의 면 S1에, 구동 전압이 가장 높은 트랜지스터를 포함하여 구성되어 있는 회로를 제3 기판(300)에 마련하도록 했다.
이에 의해, 상기 제1 실시 형태에서의 효과 외에도, 반도체 장치의 소형화를 도모하는 것이 가능해진다고 하는 효과를 발휘한다. 또한, 전원 전압이 상이한 회로를 별도의 기판에 나눔으로써, 예를 들어 상기 제1 실시 형태에 있어서 설명한, 예를 들어 선단 프로세스가 사용되는 트랜지스터(여기서는, 트랜지스터(20))와, 종래의 제조 공정이 사용되는 트랜지스터(트랜지스터(60))가 상이한 기판에 형성되게 된다. 이에 의해, 제조 공정이 간략화되어, 제조 비용을 저감하는 것이 가능해짐과 함께, 제조 수율을 향상시키는 것이 가능해진다고 하는 효과를 발휘한다.
<3. 변형예 1>
도 9는, 본 개시의 제2 실시 형태의 변형예(변형예 1)에 관한 반도체 장치(반도체 장치(3))의 구체적인 단면 구성의 일례를 나타낸 것이다. 본 변형예에서는, 제2 기판(200)의 면 S2측에 취출 전극(80)을 마련한 점이, 상기 제2 실시 형태와는 상이하다.
취출 전극(80)은, 반도체 기판(21)의 이면(면(21S2) 위)에, 예를 들어 절연층(35, 36) 및 SiO2막에 의해 구성되는 절연층(81)을 사이에 두고 마련된 도전막(82)과, 범프(84)에 의해 구성된 것이다. 도전막(82)의 주위에는, 예를 들어 SiO2막에 의해 구성되는 절연층(83)이 마련되어 있다. 도전막(82)은, 예를 들어 Cu로 형성된 도전막(82A)과 Al로 형성된 도전막(82B)이 이 순서대로 적층된 구성을 갖는다. 취출 전극(80)은, 예를 들어 반도체 기판(21) 및 절연층(22, 35, 36, 81)을 관통하는 콘택트 플러그 P3을 통하여, 예를 들어 절연막(85)에 의해 게이트 전극(24)과 분리된 배선(24A)에 전기적으로 접속되어 있다. 또한, 콘택트 플러그 P3의 주위는, 도 9에 도시된 바와 같이, 절연막에 의해 덮여 있는 것이 바람직하다.
이에 의해, 제2 기판(200)의 면 S2측에 기억 소자(40)를 형성한 경우에도, 어디로부터도 전극 취출구를 구성할 수 있다.
또한, 취출 전극(80)은, 기억 소자(40)의 형성 후에 형성하기 때문에, 기억 소자(40)의 형성 온도 이하로 형성되는 것이 바람직하다. 또한, 취출 전극(80)은, 반도체 기판(21)의 면(21S1)측 뿐만 아니라, 예를 들어 제2 기판(200)의 측면에 전극이 될 금속막을 노출시킴으로써 형성할 수 있다.
<4. 제3 실시 형태>
도 10은, 본 개시의 제3 실시 형태에 관한 반도체 장치(반도체 장치(4))의 개략 구성을 나타낸 것이다. 반도체 장치(4)는, 능동 소자의 다른 예로서, 예를 들어 근거리로부터 원거리까지 다양한 주파수대에 적용한 통신용 플랫폼이 탑재된 것이며, 제1 기판(400)에는, 이 통신용 플랫폼을 구성하는 아날로그 회로(420)가, 예를 들어 제1 기판(400)의 제3 기판(300)과의 대향면(면 S3)측에 형성되어 있다. 제2 기판(200) 및 제3 기판(300)은, 상기 제2 실시 형태와 동일한 구성을 갖는다.
제1 기판(400)에는, 도 10에 도시된 바와 같이, 제3 기판(300)과 대향하는 면 S3측에 통신용 플랫폼을 구성하는 아날로그 회로(420)가 형성되어 있다. 아날로그 회로(420)의 구체예로서는, 예를 들어 송수신 스위치나 파워 증폭기를 갖는 RF 프론트 엔드부 및 낮은 노이즈 증폭기나 송수신 믹서를 갖는 RF-IC부를 들 수 있다.
제1 기판(400)은, 코어 기판으로서, 상기 제1 실시 형태에서 설명한 바와 같이, 일반적으로 실리콘(Si) 기판이 사용되고 있지만, 일부에, 화합물 반도체 기판이 사용되는 경우가 있다. 예를 들어, 상기 RF 프론트 엔드부 및 RF-IC부에서는, 예를 들어 질화 갈륨(GaN) 기판에 마련되는 경우가 있다.
도 11은, 도 10에 도시된 반도체 장치(4)의 구체적인 단면 구성의 일례를 나타낸 것이다. 본 실시 형태에서는, 제1 기판(400)에 있어서의 반도체 기판으로서 GaN 기판(91)을 사용한 경우를 예로 설명한다.
제1 기판(400)은, 예를 들어 GaN 기판(91)의 면(91S3)에 트랜지스터(90)가 마련되어 있다. 이 트랜지스터(90)는, 예를 들어 고전자 이동도 트랜지스터(High Electron Mobility Transistor; HEMT)이다. HEMT는, 이종 반도체를 포함하는 헤테로 접합 계면에 형성되는 2차원 전자 가스(채널 영역(90C))를, 전계 효과에 의해 제어하는 트랜지스터이다. GaN 기판(91) 위에는, 예를 들어 AlGaN층(93)(또는 AlInN층)이 마련되어 있고, 이것에 의해 AlGaN/GaN 헤테로 구조가 형성되어 있다. AlGaN층(93) 위에는 게이트 절연막(94)을 사이에 두고 게이트 전극(96)이 마련되어 있다. 또한, AlGaN층(93) 위에는, 게이트 전극(96)을 사이에 두고, 소스 전극(96S) 및 드레인 전극(96D)이 마련되어 있다. 소스 전극(96S) 및 드레인 전극(96D)과 접하는 AlGaN층(93)에는, n형 영역(93N)이 각각 마련되어 있다. 트랜지스터(90)의 옆에는, 소자 분리막(95)이 마련되어 있다. 게이트 전극(96), 소스 전극(96S) 및 드레인 전극(96D)의 주위에는, 층간 절연막(97)이 형성되어 있고, 층간 절연막(97) 위에는, 트랜지스터(90)에 가까운 쪽으로부터 순서대로 금속막 M1"와 금속막 M2"가 적층된 다층 배선 형성부가 마련되어 있다. 금속막 M1" 및 금속막 M2"는 층간 절연층(98)에 매설되어 있고, 금속막 M1"와 금속막 M2"는, 층간 절연층(98)을 관통하는 비아 V1"에 의해 접속되어 있다. 제1 기판(400)과 제3 기판(300)은, 이들 금속막 M2"와 도전막(54)을 접합함으로써 전기적으로 접속되어 있다. GaN 기판(91)의 다른면(면(91S4))에는, 베이스 기판으로서의 Si 기판(92)이 마련되어 있다.
이와 같이, 본 실시 형태에서는, 기억 소자(40)가 형성된 제2 기판(200)에 통신용 플랫폼을 탑재한 제1 기판(400)을 적층했다. 또한, 기억 소자(40)는, 제2 기판(200)의 면 S2측에 마련되도록 했다. 이에 의해, 기억 소자(40)를, 제2 기판(200)의 배선 형성 공정 및 통신용 플랫폼의 형성 공정 후에 형성할 수 있게 되기 때문에, 기억 소자(40)로의 서멀 버짓을 저감하고, 소자 특성의 열화를 방지하는 것이 가능해진다.
즉, 능동 소자의 종류에 관계없이, 트랜지스터(20)와 함께 기억 소자(40)를 포함하는 회로와, 능동 소자(예를 들어, 촬상 소자(10)나 통신용 플랫폼)를 별도의 기판(제1 기판(100)(, 400) 및 제2 기판(200))에 마련하고, 또한, 트랜지스터(20)를 포함하는 회로와 기억 소자(40)를 기판(제2 기판(200))의 서로 상이한 면(면 S1, 면 S2)에 마련하도록 함으로써, 기억 소자(40)의 소자 특성이 저감된 반도체 장치를 제공하는 것이 가능해진다.
또한, 본 실시 형태에서는, 제2 실시 형태와 마찬가지로 세 기판(제1 기판(400), 제2 기판(200) 및 제3 기판(300))이 적층된 예를 나타냈지만, 상기 제1 실시 형태와 같이, 두 기판(제1 기판(400) 및 제2 기판(200))으로 구성되는 반도체 장치에도 적용할 수 있다.
<5. 변형예 2>
도 12는, 본 개시의 제3 실시 형태의 변형예에 관한 반도체 장치(반도체 장치(5)의 개략 구성을 나타낸 것이다. 도 13은, 도 12에 나타낸 반도체 장치(5)의 구체적인 단면 구성의 일례를 나타낸 것이다. 본 변형예에서는, 제1 기판(400)의 면 S3과는 반대측의 면 S4측에, 예를 들어 안테나(920)를 마련한 것이다. 또한, 제1 기판(400)의 면 S3측에 마련된 트랜지스터(90)와, 면 S4측에 마련된 안테나(920) 사이에는, 실드 구조(실드층(910))가 마련되어 있다.
본 변형예에서는, GaN 기판(91)의 면(91S4)의 베이스 기판인 Si 기판(92) 위에 절연층(99A)을 사이에 두고 실드층(910)이 마련되어 있다. 실드층(910) 위에는, 절연층(99B)을 사이에 두고 안테나(920)가 배치되어 있다. 실드층(910)의 재료로서는, 예를 들어 자기 이방성이 매우 작고, 초투자율이 큰 자성 재료를 사용하는 것이 바람직하고, 예를 들어 퍼멀로이 재료를 들 수 있다. 안테나(920)의 주위에는 절연층(99C)이 마련되어 있다.
안테나(920)는, 도 13에서는 도시되어 있지 않지만, 예를 들어 GaN 기판(91)을 관통하는 콘택트 플러그에 의해, 제1 기판(400)의 예를 들어 면 S3측에 마련된, 예를 들어 RF 프론트 엔드부에 마련되어 있는 송수신 스위치와 전기적으로 접속되어 있다. 안테나(920)의 종류는 특별히 한정되지 않지만, 예를 들어 모노폴 안테나 및 다이폴 안테나 등의 선형 안테나나, Low-K막을 금속막으로 집은 마이크로스트립 안테나 등의 평면 안테나를 들 수 있다.
이상과 같이, 본 변형예에서는, 제1 기판(400)의 면 S4에, 안테나(920)를 마련하도록 했으므로, 면 S3에 마련된 통신용 플랫폼을 구성하는, 예를 들어 RF 프론트 엔드부와, 안테나(920)를 최단 거리로 설치하고, 접속하는 것이 가능해진다. 이에 의해, 신호 강도를 감쇠시키지 않고, 원하는 신호 처리를 행하는 것이 가능해진다.
또한, 안테나(920)를 RF 프론트 엔드부 등의 각종 회로와는 상이한 면에 형성함으로써, 디자인의 자유도가 향상되고, 각각에 적합한 막 두께나 크기, 또는 재료를 사용하여 형성하는 것이 가능해진다. 따라서, 안테나(920)의 소자 특성을 향상시키는 것이 가능해진다.
또한, 제1 기판(400)의 면 S4측에는, 안테나(920) 이외에, 도 12에 도시된 바와 같이, 콘덴서나 코일 또는 저항 등이 탑재되어 있어도 된다.
이상, 제1 내지 제3 실시 형태 및 변형예 1, 2를 예를 들어 본 개시를 설명했지만, 본 개시는 상기 실시 형태 등에 한정되는 것은 아니고, 다양한 변형이 가능하다. 예를 들어, 상기 실시 형태 등에서는, 트랜지스터(20, 60)나 기억 소자(40) 등의 구성을 구체적으로 예를 들어 설명했지만, 모든 구성 요소를 구비할 필요는 없고, 또한, 다른 구성 요소를 추가로 구비하고 있어도 된다.
또한, 상기 실시 형태 등에서는, 둘 또는 세 기판이 적층된 반도체 장치를 예로 들어 설명했지만, 넷 또는 그 이상의 기판이 적층된 구성으로 해도 된다.
또한, 본 명세서 중에 기재된 효과는 어디까지나 예시이며 그 기재에 한정되는 것은 아니며, 다른 효과가 있어도 된다.
또한, 본 개시의 반도체 장치 및 그의 제조 방법은 이하와 같은 구성을 취할 수 있는 것이다.
(1)
능동 소자가 형성되어 있는 제1 기판과,
상기 제1 기판과 적층됨과 함께, 상기 제1 기판과 전기적으로 접속되어 있는 제2 기판을 구비하고,
상기 제2 기판에는, 제1면에 로직 회로를 구성하는 제1 트랜지스터가 형성되고, 상기 제1면과는 반대측의 제2면에 불휘발성 메모리 소자가 형성되어 있는,
반도체 장치.
(2)
상기 제1 트랜지스터는, 상기 제2 기판의 상기 제1 기판과의 대향면에 마련되고, 상기 불휘발성 메모리 소자는, 상기 제1 기판과의 대향면과의 반대측에 마련되어 있는, 상기 (1)에 기재된 반도체 장치.
(3)
상기 제1 기판과 상기 제2 기판 사이에, 상기 제1 트랜지스터의 구동 전압보다도 높은 구동 전압으로 구동하는 제2 트랜지스터가 형성된 제3 기판을 갖는 상기 (1) 또는 (2)에 기재된 반도체 장치.
(4)
상기 제3 기판에는, 상기 제2 트랜지스터를 포함하는 아날로그 회로가 형성되어 있는, 상기 (3)에 기재된 반도체 장치.
(5)
상기 제2 기판은, 상기 제2면에 취출 전극이 마련되어 있는, 상기 (1) 내지 (4) 중 어느 것에 기재된 반도체 장치.
(6)
상기 불휘발성 메모리 소자는, 자기 터널 접합 소자인, 상기 (1) 내지 (5) 중 어느 것에 기재된 반도체 장치.
(7)
상기 능동 소자는, 촬상 소자인, 상기 (1) 내지 (6) 중 어느 것에 기재된 반도체 장치.
(8)
상기 능동 소자는, 통신 기능을 갖는 회로인, 상기 (1) 내지 (7) 중 어느 것에 기재된 반도체 장치.
(9)
상기 제1 기판은, 상기 제2 기판과 대향하는 제3면에 상기 통신 기능을 갖는 회로를 갖고, 상기 제3면과는 반대측의 제4면에 안테나가 마련되어 있는, 상기 (8)에 기재된 반도체 장치.
(10)
상기 통신 기능을 갖는 회로와 상기 안테나 사이에 실드 구조를 갖는 상기 (9)에 기재된 반도체 장치.
(11)
상기 제1 기판은 코어 기판을 갖고, 상기 코어 기판은 화합물 반도체 기판인, 상기 (1) 내지 (10) 중 어느 것에 기재된 반도체 장치.
(12)
제1 기판에 능동 소자를 형성하고,
제2 기판의 제1면에 로직 회로를 구성하는 트랜지스터를 형성하고,
상기 제1 기판과 상기 제2 기판을 전기적으로 접속하고,
상기 제2 기판의 상기 제1면과는 반대측의 제2면에 불휘발성 메모리 소자를 형성하는,
반도체 장치의 제조 방법.
(13)
상기 능동 소자를 갖는 상기 제1 기판과, 상기 트랜지스터가 마련된 상기 제2 기판을, 상기 제2 기판의 상기 제1면을 대향면으로서 접합한 후, 상기 제2 기판의 상기 제2면에 상기 불휘발성 메모리 소자를 형성하는, 상기 (12)에 기재된 반도체 장치의 제조 방법.
(14)
상기 제2 기판의 상기 제2면에 상기 불휘발성 메모리 소자를 형성한 후, 상기 제2면에, 절연층을 사이에 두고 취출 전극을 형성하는, 상기 (13)에 기재된 반도체 장치의 제조 방법.
(15)
상기 취출 전극은, 상기 불휘발성 메모리 소자의 형성 시의 온도 이하로 형성되는, 상기 (14)에 기재된 반도체 장치의 제조 방법.
본 출원은, 일본 특허청에 있어서 2017년 2월 7일에 출원된 일본 특허 출원 번호 제2017-020626호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면 설계상의 요건이나 다른 요인에 따라, 다양한 수정, 콤비네이션, 서브 콤비네이션 및 변경을 상도할 수 있지만, 그들은 첨부된 청구범위나 그의 균등물의 범위에 포함되는 것임이 이해될 것이다.

Claims (15)

  1. 능동 소자가 형성되어 있는 제1 기판과,
    상기 제1 기판과 적층됨과 함께, 상기 제1 기판과 전기적으로 접속되어 있는 제2 기판을 구비하고,
    상기 제2 기판에는, 제1면에 로직 회로를 구성하는 제1 트랜지스터가 형성되고, 상기 제1면과는 반대측의 제2면에 불휘발성 메모리 소자가 형성되어 있는,
    반도체 장치.
  2. 제1항에 있어서, 상기 제1 트랜지스터는, 상기 제2 기판의 상기 제1 기판과의 대향면에 마련되고, 상기 불휘발성 메모리 소자는, 상기 제1 기판과의 대향면과의 반대측에 마련되어 있는, 반도체 장치.
  3. 제1항에 있어서, 상기 제1 기판과 상기 제2 기판 사이에, 상기 제1 트랜지스터의 구동 전압보다도 높은 구동 전압으로 구동하는 제2 트랜지스터가 형성된 제3 기판을 갖는, 반도체 장치.
  4. 제3항에 있어서, 상기 제3 기판에는, 상기 제2 트랜지스터를 포함하는 아날로그 회로가 형성되어 있는, 반도체 장치.
  5. 제1항에 있어서, 상기 제2 기판은, 상기 제2면에 취출 전극이 마련되어 있는, 반도체 장치.
  6. 제1항에 있어서, 상기 불휘발성 메모리 소자는, 자기 터널 접합 소자인, 반도체 장치.
  7. 제1항에 있어서, 상기 능동 소자는, 촬상 소자인, 반도체 장치.
  8. 제1항에 있어서, 상기 능동 소자는, 통신 기능을 갖는 회로인, 반도체 장치.
  9. 제8항에 있어서, 상기 제1 기판은, 상기 제2 기판과 대향하는 제3면에 상기 통신 기능을 갖는 회로를 갖고, 상기 제3면과는 반대측의 제4면에 안테나가 마련되어 있는, 반도체 장치.
  10. 제9항에 있어서, 상기 통신 기능을 갖는 회로와 상기 안테나 사이에 실드 구조를 갖는, 반도체 장치.
  11. 제1항에 있어서, 상기 제1 기판은 코어 기판을 갖고, 상기 코어 기판은 화합물 반도체 기판인, 반도체 장치.
  12. 제1 기판에 능동 소자를 형성하고,
    제2 기판의 제1면에 로직 회로를 구성하는 트랜지스터를 형성하고,
    상기 제1 기판과 상기 제2 기판을 전기적으로 접속하고,
    상기 제2 기판의 상기 제1면과는 반대측의 제2면에 불휘발성 메모리 소자를 형성하는,
    반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 능동 소자를 갖는 상기 제1 기판과, 상기 트랜지스터가 마련된 상기 제2 기판을, 상기 제2 기판의 상기 제1면을 대향면으로서 접합한 후, 상기 제2 기판의 상기 제2면에 상기 불휘발성 메모리 소자를 형성하는, 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제2 기판의 상기 제2면에 상기 불휘발성 메모리 소자를 형성한 후, 상기 제2면에, 절연층을 사이에 두고 취출 전극을 형성하는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 취출 전극은, 상기 불휘발성 메모리 소자의 형성 시의 온도 이하로 형성되는, 반도체 장치의 제조 방법.
KR1020197021568A 2017-02-07 2018-01-11 반도체 장치 및 반도체 장치의 제조 방법 KR102428101B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017020626A JP2018129374A (ja) 2017-02-07 2017-02-07 半導体装置および半導体装置の製造方法
JPJP-P-2017-020626 2017-02-07
PCT/JP2018/000408 WO2018146984A1 (ja) 2017-02-07 2018-01-11 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20190116272A true KR20190116272A (ko) 2019-10-14
KR102428101B1 KR102428101B1 (ko) 2022-08-02

Family

ID=63108189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197021568A KR102428101B1 (ko) 2017-02-07 2018-01-11 반도체 장치 및 반도체 장치의 제조 방법

Country Status (7)

Country Link
US (1) US20190363130A1 (ko)
JP (1) JP2018129374A (ko)
KR (1) KR102428101B1 (ko)
CN (1) CN110235239B (ko)
DE (1) DE112018000710T5 (ko)
TW (1) TWI794203B (ko)
WO (1) WO2018146984A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200037895A (ko) * 2018-10-01 2020-04-10 삼성전자주식회사 반도체 장치

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI832908B (zh) * 2018-10-17 2024-02-21 日商索尼半導體解決方案公司 固態攝像裝置及固態攝像裝置之製造方法、以及電子機器
TWI825178B (zh) * 2018-10-29 2023-12-11 日商索尼半導體解決方案公司 攝像裝置
KR20200108618A (ko) * 2019-03-11 2020-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2020150177A (ja) * 2019-03-14 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法、並びに電子機器
TW202107722A (zh) * 2019-06-26 2021-02-16 日商索尼半導體解決方案公司 攝像裝置
US20220271070A1 (en) * 2019-06-26 2022-08-25 Sony Semiconductor Solutions Corporation Solid-state imaging device
DE112020003847T5 (de) * 2019-08-13 2022-05-19 Sony Semiconductor Solutions Corporation Messungsvorrichtung und entfernungsmessungsvorrichtung
KR20210055147A (ko) 2019-11-06 2021-05-17 삼성전자주식회사 이미지 센서 및 그 제조 방법
US20240012150A1 (en) * 2020-11-17 2024-01-11 Sony Semiconductor Solutions Corporation Light reception device and distance measuring device
EP4373124A1 (en) * 2021-07-13 2024-05-22 Kyocera Corporation Optical semiconductor module and sample observation device
US11735616B2 (en) * 2021-12-29 2023-08-22 Nanya Technology Corporation Optical semiconductor device with integrated dies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080019652A (ko) * 2005-06-02 2008-03-04 소니 가부시끼 가이샤 반도체 이미지 센서 모듈 및 그 제조 방법
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
JP2015065407A (ja) 2013-09-02 2015-04-09 ソニー株式会社 半導体装置およびその製造方法、半導体ユニット
WO2016009942A1 (ja) * 2014-07-15 2016-01-21 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2840493B2 (ja) * 1991-12-27 1998-12-24 株式会社日立製作所 一体型マイクロ波回路
US6686263B1 (en) * 2002-12-09 2004-02-03 Advanced Micro Devices, Inc. Selective formation of top memory electrode by electroless formation of conductive materials
US20040145026A1 (en) * 2003-01-29 2004-07-29 Chi-Kuang Sun Photonic transmitter
JP2004356537A (ja) * 2003-05-30 2004-12-16 Canon Inc 半導体装置及びその製造方法
JP2005072139A (ja) * 2003-08-21 2005-03-17 Sony Corp 磁気記憶装置及びその製造方法
KR100677816B1 (ko) * 2005-03-28 2007-02-02 산요덴키가부시키가이샤 능동 소자 및 스위치 회로 장치
JP2007103640A (ja) * 2005-10-04 2007-04-19 Sony Corp 不揮発性半導体メモリデバイス
JP6021762B2 (ja) * 2013-08-28 2016-11-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および製造方法、並びに、電子機器
JP2015050339A (ja) * 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
JP2015082564A (ja) * 2013-10-22 2015-04-27 ソニー株式会社 メモリセル構造、メモリ製造方法、メモリ装置
US10389961B2 (en) * 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US9806040B2 (en) * 2015-07-29 2017-10-31 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080019652A (ko) * 2005-06-02 2008-03-04 소니 가부시끼 가이샤 반도체 이미지 센서 모듈 및 그 제조 방법
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
JP2015065407A (ja) 2013-09-02 2015-04-09 ソニー株式会社 半導体装置およびその製造方法、半導体ユニット
WO2016009942A1 (ja) * 2014-07-15 2016-01-21 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200037895A (ko) * 2018-10-01 2020-04-10 삼성전자주식회사 반도체 장치
US11664362B2 (en) 2018-10-01 2023-05-30 Samsung Electronics Co., Ltd. Semiconductor devices
US11942463B2 (en) 2018-10-01 2024-03-26 Samsung Electronics Co., Ltd. Semiconductor devices

Also Published As

Publication number Publication date
TWI794203B (zh) 2023-03-01
DE112018000710T5 (de) 2019-11-14
US20190363130A1 (en) 2019-11-28
WO2018146984A1 (ja) 2018-08-16
TW201838096A (zh) 2018-10-16
KR102428101B1 (ko) 2022-08-02
CN110235239A (zh) 2019-09-13
JP2018129374A (ja) 2018-08-16
CN110235239B (zh) 2023-12-12

Similar Documents

Publication Publication Date Title
KR102428101B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP7248050B2 (ja) 積層体
US10192925B2 (en) Semiconductor device structure useful for bulk transistor and method of manufacturing same
CN106298831B (zh) 用于mram mtj顶部电极连接的技术
US11393873B2 (en) Approaches for embedding spin hall MTJ devices into a logic processor and the resulting structures
US20190363129A1 (en) Semiconductor device
US11469268B2 (en) Damascene-based approaches for embedding spin hall MTJ devices into a logic processor and the resulting structures
KR102631843B1 (ko) 다수의 유형의 임베디드 비휘발성 메모리 디바이스들을 갖는 모놀리식 집적회로
CN110660899A (zh) 垂直磁随机存取存储器的多层自旋轨道矩电极
CN110660904A (zh) 磁存储器件及制造方法
CN110660900A (zh) 具有分层电极的磁性存储器器件和制造方法
US11430942B2 (en) Multilayer free magnetic layer structure for spin-based magnetic memory
US11482548B2 (en) Semiconductor device and imaging unit

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant