TW201838096A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

本揭露之一實施形態的半導體裝置，係具備：第1基板，係被形成有主動元件；和第2基板，係與第1基板做層積，並且與第1基板做電性連接；在第2基板，係在第1面形成有構成邏輯電路的第1電晶體，在與第1面相反側的第2面形成有非揮發性記憶元件。

Description

半導體裝置及半導體裝置之製造方法
[0001] 本揭露係有關於例如，具備使用磁性材料之非揮發性記憶元件的半導體裝置及其製造方法。
[0002] 使用磁性材料之非揮發性記憶元件也就是MTJ (Magnetic Tunnel Junction)元件，係耐熱性低。因此，可能會因為配線形成工程中的熱積存而導致劣化。相對於此，例如在專利文獻1中係揭露了，在配線形成工程完成後，在基板的背面側形成MTJ元件的半導體裝置之製造方法。 　　[0003] 順便一提，在專利文獻2中係揭露了，在邏輯電路上層積有影像感測器的半導體裝置。 [先前技術文獻] [專利文獻] 　　[0004] 　　[專利文獻1]日本特開2014-220376號公報 　　[專利文獻2]日本特開2015-65407號公報
[0005] 如此，在具備MTJ元件之基板上層積有影像感測器的半導體裝置中，可能會因為影像感測器之層積工程中的熱積存而導致MTJ元件的特性劣化。因此，可防止MTJ元件等之非揮發性記憶元件之特性之劣化的半導體裝置之製造方法之開發，備受期望。 　　[0006] 提供可防止非揮發性記憶元件之特性之劣化的半導體裝置及半導體裝置之製造方法，係備受期望。 　　[0007] 本揭露之一實施形態的半導體裝置，係具備：第1基板，係被形成有主動元件；和第2基板，係與第1基板做層積，並且與第1基板做電性連接；在第2基板，係在第1面形成有構成邏輯電路的第1電晶體，在與第1面相反側的第2面形成有非揮發性記憶元件。 　　[0008] 本揭露之一實施形態的半導體裝置之製造方法，係在第1基板形成主動元件；在第2基板之第1面形成構成邏輯電路的電晶體；將第1基板與第2基板做電性連接；在第2基板的與第1面相反側的第2面，形成非揮發性記憶元件。 　　[0009] 本揭露之一實施形態的半導體裝置及一實施形態的半導體裝置之製造方法中，係於與被形成有主動元件之第1基板做電性連接的第2基板中，在第2基板之第1面形成構成邏輯電路的第1電晶體，在與第1面為相反側的第2面形成非揮發性記憶元件。藉此，可在所望之時序上形成非揮發性記憶元件，可減低對非揮發性記憶元件所施加的熱積存。 　　[0010] 若依據本揭露之一實施形態的半導體裝置及一實施形態的半導體裝置之製造方法，則將構成邏輯電路之第1電晶體形成在第1面，將非揮發性記憶元件形成在與第1面為相反側的第2面，因此，可在所望之時序上形成非揮發性記憶元件。因此，可減低對非揮發性記憶元件所施加的熱積存，可防止非揮發性記憶元件的特性劣化。 　　[0011] 此外，本揭露之效果係不限定於此，亦可有以下所記載之任一效果。
[0013] 以下，參照圖式來詳細說明本揭露的實施形態。以下的說明係為本揭露之一具體例，本揭露係不被限定於以下之態樣。又，本揭露係關於各圖中所示的各構成要素之配置或寸法、寸法比等，也不受這些所限定。此外，說明係用以下順序來進行。 1.第1實施形態 (具有影像感測器的第1基板，與在面S1具備邏輯電路、在面S2具備非揮發性記憶元件的第2基板所層積而成的半導體裝置之例子) 　　1-1.半導體裝置之構成 　　1-2.半導體裝置之製造方法 　　1-3.作用・效果 2.第2實施形態(3個基板所層積而成的半導體裝置之例子) 3.變形例1(在第2基板的面S2還設有取出電極之例子) 4.第3實施形態(在第1基板形成具有通訊機能之電路的半導體裝置之例子) 5.變形例2(除了具有通訊機能之電路以外還追加了天線之例子) 　　[0014] ＜第1實施形態＞ (1-1.半導體裝置之構成) 　　圖1係表示了，本揭露之第1實施形態所述之半導體裝置(半導體裝置1)之概略構成。半導體裝置1，係由彼此被電性連接的第1基板100及第2基板200所層積而成。半導體裝置1係為例如層積型的影像感測器，在第1基板100係被形成有像素部110，在第2基板200係被形成有邏輯電路210及記憶部220。在本實施形態中，邏輯電路210係被設在第2基板200的，與第1基板100之對向面(第1面、面S1)，記憶部220係被設在第2基板200的，與第1基板100之對向面係為相反側的面(第2面、面S2)。 　　[0015] 在第1基板100的像素部110係有單位像素做2維配置，被設置有例如將背面照射型的攝像元件(攝像元件10，參照圖2)及藉由攝像元件10之光電轉換所得之電荷傳輸至FD(浮置擴散)部的傳輸電晶體、將FD部的電位予以重置的重置電晶體或將FD部之電位所相應之訊號予以輸出的增幅電晶體等。該攝像元件10，係相當於本揭露的主動元件之一具體例。 　　[0016] 在第2基板200，係如上述，在面S1側設有控制攝像元件10之動作的控制電路等之邏輯電路210，在面S2側設有構成記憶部220之非揮發性記憶元件(記憶元件40)。此外，在面S1側，係除了邏輯電路以外，亦可還搭載有例如：具有影像處理機能之電路、或將從被設在像素部之單位像素所輸出的類比訊號轉換成數位訊號而輸出的ADC(Analog digital converter)電路等。 　　[0017] 圖2係表示了，圖1所示的半導體裝置1的具體剖面構成之一例。在此半導體裝置1中，如上述般地在第1基板100設有攝像元件10。攝像元件10係具有例如：光二極體13A及電晶體13B、和這些所被埋設的半導體基板13上所被設置的平坦化層14、彩色濾光片15、微透鏡16，按此順序所被層積而成的構成。第1基板100，係在攝像元件10的微透鏡16上具有保護層17，在保護層17之上配設有玻璃基板18。又，第1基板100係在最下層(與第2基板200之對向面)形成有由例如Cu所成之導電膜11，在導電膜11之周圍設有絕緣層12。 　　[0018] 第2基板200，係在與第1基板100之對向面側，例如在半導體基板21的面21S1側(圖1中的第2基板200的面S1側)，設有構成控制電路等之邏輯電路210的電晶體20。該電晶體20，係為例如具有3維結構的電晶體，例如係為Fin-FET電晶體。 　　[0019] 圖3係將Fin-FET型的電晶體20之構成以斜視加以表示。該電晶體20係例如由Si所成，並且是由具有源極領域21S及汲極領域21D的鰭片21A、閘極絕緣膜23、閘極電極24所構成。鰭片21A係呈平板狀，例如是在由Si所成之半導體基板21上，複數立設。具體而言，複數個鰭片21A係例如，在X軸方向各自延伸同時在Z軸方向上被併排設置。在半導體基板21上係設有，例如由SiO2 所構成，將鰭片21A之一部分予以掩埋的絕緣層22。閘極絕緣膜23，係以覆蓋著從該絕緣層22外露之鰭片21A的側面及上面的方式而被設置，是由例如HfSiO、HfSiON、TaO或是TaON等所構成。閘極電極24，係在與鰭片21A之延伸方向(X方向)交叉的Z方向上，跨過鰭片21A而延伸。在鰭片21A，係在與閘極電極24之交叉部分形成有通道領域21C，在夾著該通道領域21C的兩端，被形成有源極領域21S及汲極領域21D。此外，圖2所示的電晶體20的剖面結構，係表示了圖3中的I-I線中的剖面。 　　[0020] 電晶體20，係除了上述的Fin-FET型的電晶體以外，也可以是Tri-Gate電晶體、奈米線(Nano-Wire)電晶體、FD-SOI電晶體及T-FET。含有Fin-FET電晶體的上記電晶體，作為其半導體材料，係除了矽(Si)以外，亦可採用鍺(Ge)等之無機半導體、或例如III-V族半導體及II-VI族半導體等的化合物半導體。作為具體的II-VI族半導體係可舉出：InGaAs、InGaSb、SiGe、GaAsSb、InAs、InSb、InGanZnO(IGZO)、MoS2 、WS2 、BoronNitride及Silicane Germanene。其他還可舉出：使用了石墨烯的石墨烯電晶體。又，電晶體20係亦可為，使用了高介電率膜/金屬閘極(High-K/Metal Gate)技術的電晶體。或者，亦可為所謂的Si平面型電晶體(參照圖8)。 　　[0021] 在電晶體20上係設有多層配線形成部31。多層配線形成部31，係例如從靠近電晶體20側起依序被層積的層間絕緣膜32、層間絕緣膜33、層間絕緣膜34中設置配線31A而成者。配線31A係由：在各層間絕緣膜32、33、34中所被分別設置的金屬膜M1、金屬膜M2及金屬膜M3，和將這些予以連接的貫孔V1及貫孔V2所構成。貫孔V1，係將層間絕緣膜32予以貫通而將金屬膜M1與金屬膜M2予以連接。貫孔V2，係將層間絕緣膜33予以貫通而將金屬膜M2與金屬膜M3予以連接。金屬膜M1、金屬膜M2、金屬膜M3及貫孔V1、貫孔V2係例如由銅(Cu)所形成。金屬膜M3係被形成在第2基板200的最上層(與第1基板100之對向面)。第1基板100與第2基板200，係藉由被形成在第1基板100之最下層的導電膜11、與該金屬膜M3做接合，而被電性連接。此外，圖2所示的多層配線形成部31之構成係為一例，並非限定於此。 　　[0022] 在半導體基板21的面21S2側(圖1中的第2基板200的面S2側)係設有，構成記憶部220之記憶元件40。該記憶元件40，係為例如磁性穿隧耦合(Magnetic Tunnel Junction；MTJ)元件。記憶元件40係具有例如：隔著絕緣層35，而有例如導電膜41和記憶部42和導電膜43(兼任位元線BL)被依序層積而成的構成。此外，將導電膜41視為下部電極，將導電膜43視為上部電極。導電膜41係例如，經由接觸栓P1而被連接至電晶體20的源極領域21S或是汲極領域21D。接觸栓P1係具有例如角錐台形狀或圓錐台形狀，此處係為，其占有面積，是從面S1側越往面S2側(亦即，從下端越往上端)就越為增大。在記憶元件40之周圍，設有絕緣層36。絕緣層35係由例如；可低溫形成的High-K(高介電率)膜，亦即：鉿(Hf)氧化物、氧化鋁(Al2 O3 )、釕(Ru)氧化物、鉭(Ta)氧化物、含有鋁(Al)、Ta、釕(Ru)、或者是Hf與Si的氧化物、含有Al、Ru、Ta或者是Hf與Si的氮化物、或含有Al、Ru、Ta或者是Hf與Si的氧化氮化物等所構成。絕緣層36，係由例如SiO2 、Low-K(低介電率)膜所構成。 　　[0023] 記憶部42係為例如，藉由自旋轉移而使後述的記憶層(記憶層42D，參照圖4)的磁化方向反轉以進行資訊之記憶的，自旋移轉磁化反轉型記憶元件(STT-MTJ；Spin Transfer Torque-Magnetic Tunnel Junctions)，較為理想。STT-MTJ係可高速寫入讀出，因此被視為很有希望作為用來置換揮發性記憶體的非揮發性記憶體。 　　[0024] 導電膜41及導電膜43，係由例如Cu、Ti、W、Ru等之金屬膜所構成。導電膜41及導電膜43，係由後述的基底層42A或間隙層42E之構成材料以外之金屬膜，主要來說是以Cu膜、Al膜或是W膜所構成，較為理想。又，導電膜41及導電膜43，係亦可以鈦(Ti)、TiN(氮化鈦)、Ta、TaN(氮化鉭)、鎢(W)、Cu、Al等之金屬膜(單層膜)或層積膜的方式來構成。 　　[0025] 圖4係表示了記憶部42之構成之一例。記憶部42係具有例如，從靠近導電膜41起依序為基底層42A、磁化固定層42B、絕緣層42C、記憶層42D、間隙層42E所層積而成的構成。亦即，記憶元件40，係在層積方向從下往上而依序具有磁化固定層42B、絕緣層42C及記憶層42D，具有底銷結構。在記憶元件40中，藉由使具有一軸異方性的記憶層42D的磁化M42D之方向改變以進行資訊的記憶，藉由記憶層42D的磁化M42D與磁化固定層42B的磁化M42B的相對角度(平行或反平行)而規定了資訊的「0」或「1」。 　　[0026] 基底層42A及間隙層42E，係由Ta、Ru等之金屬膜(單層膜)或層積膜所構成。 　　[0027] 磁化固定層42B，係為記憶層42D的作為記憶資訊(磁化方向)之基準的參考層，是由具有磁化M42B之方向是被固定成膜面垂直方向之磁矩的強磁性體所構成。磁化固定層42B，係由例如鈷(Co)-鐵(Fe)-硼(B)所構成。 　　[0028] 磁化固定層42B的磁化M42B之方向，係不希望會隨著寫入或讀出而改變，但並不一定要被固定成特定之方向。這是因為，只要使得磁化固定層42B的磁化M42B之方向記憶層42D的磁化M42D之方向更難移動即可。例如，只要磁化固定層42B是比記憶層42D，具有較大的保磁力、具有較大的磁性膜厚、或具有較大的磁性阻尼常數即可。為了固定磁化M42B之方向，係只要例如將PtMn或IrMn等之反強磁性體，接觸於磁化固定層42B而設置即可。或者亦可將如此接觸於反強磁性體的磁性體，隔著Ru等之非磁性體而磁性地與磁化固定層42B做耦合，以間接地固定磁化M42B之方向。 　　[0029] 絕緣層42C，係為身為穿隧阻擋層(穿隧絕緣層)的中間層，例如是由Al2 O3 或氧化鎂(MgO)所構成。其中絕緣層42C又以MgO所構成，較為理想。可使磁阻變化率(MR比)提高，提升自旋移轉之效率，可減低用來使記憶層42D的磁化M42D之方向反轉所需之電流密度。 　　[0030] 記憶層42D係由，具有磁化M42D之方向是可在膜面垂直方向上自由變化之磁矩的強磁性體所構成。記憶層42D，係由例如Co-Fe-B所構成。 　　[0031] 此外，在本實施形態中，作為記憶元件40是以MTJ元件為例做說明，但亦可為其他的非揮發性元件。作為MTJ元件以外的非揮發性元件係可舉出例如：ReRAM及FLASH等之電阻變化元件。 　　[0032] 又，在第2基板200的面S1，除了控制電路以外還可形成可程式化電路。藉此，可因應需要而變更攝像裝置之動作，可做自動化。 　　[0033] (1-2.半導體裝置之製造方法) 　　本實施形態的半導體裝置1，係可例如製造如下。圖5A～圖5E係將半導體裝置1之製造方法之一例按照工程順序而表示。 　　[0034] 首先，如圖5A所示，在第2基板200形成構成邏輯電路的電晶體20及多層配線形成部31。接下來，將設有另外形成之攝像元件10的第1基板100、與第2基板200，把被形成在第1基板100之最下層的導電膜11、與被設在第2基板200之最上層的金屬膜M3做接合，而進行層積。接著，如圖5C所示，在第1基板100的攝像元件10的平坦化層14上，形成了彩色濾光片15、微透鏡16及保護層17之後，在保護層17上貼合玻璃基板18。 　　[0035] 接下來，如圖5D所示，以玻璃基板18作為支持基板而使全體反轉，將第2基板200的半導體基板21進行研磨而薄膜化。接著，如圖5E所示，形成隔著絕緣層35而將例如電晶體20的源極領域21S與記憶元件40做連接的接觸栓P1及記憶元件40。藉此，完成圖2所示的半導體裝置1。 　　[0036] (1-3.作用・效果) 　　使用磁性材料的MTJ元件，係被視為很有希望作為用來置換揮發性記憶體的非揮發性記憶體。然而，如前述，MTJ元件係耐熱性低，可能會因為配線形成工程中的熱積存而導致元件特性劣化。 　　[0037] 該熱積存所致之元件特性之劣化，係藉由在配線工程結束之後才形成MTJ元件，就可避免。然而，在邏輯電路上層積有影像感測器等之主動元件的半導體裝置中，可能會因為影像感測器之積層工程中的熱積存而導致MTF元件的MR比劣化。 　　[0038] 相對於此，在本實施形態的半導體裝置1中，係將攝像元件10(像素部110)設在第1基板100，將含有攝像元件10之控制電路的邏輯電路210及記憶元件40(記憶部230)設在第2基板200，尤其是，將構成邏輯電路210的電晶體20設在第2基板200的面S1側，將記憶元件40設在第2基板200的面S2側。藉此，可將記憶元件40之形成，在所望之時序，具體而言，係為電晶體20及攝像元件10之形成及第1基板100與第2基板之接合進行後，才形成記憶元件40。因此，可減低對記憶元件40的熱積存。 　　[0039] 如以上所述，在本實施形態中，係將攝像元件10設在第1基板100，在第2基板200的面S1側設置構成邏輯電路210之電晶體20，在與面S1相反側的面S2側設置記憶元件40。藉此，可將記憶元件40，在包含電晶體20的配線形成工程及攝像元件10之形成工程之後才加以形成，因此可減低對記憶元件40的熱積存，可防止元件特性之劣化。 　　[0040] 此外，在本實施形態中，作為主動元件之一例是舉出影像感測器(攝像元件10)來說明，但不限於此，例如，亦可為具有溫度感測器、重力感測器及位置感測器等之各種感測器機能者。 　　[0041] 接著，說明第2、第3實施形態及變形例1、2。此外，對應於上記第1實施形態之半導體裝置1的構成要素係標示同一符號來說明。 　　[0042] ＜2.第2實施形態＞ 　　圖6係表示了，本揭露之第2實施形態所述之半導體裝置(半導體裝置2)之概略構成。半導體裝置2，係為層積型的影像感測器，是由彼此被電性連接之第1基板100、第2基板200及第3基板300所層積而成，具有在第1基板100與第2基板200之間配置了第3基板300之構成。在本實施形態的半導體裝置2中，係和第1實施形態同樣地，攝像元件10係被設在第1基板100，記憶元件40係被設在第2基板200的面S2側，在構成影像感測器的電路之中，電源電壓彼此互異的電路，是分開在第2基板200的面S1側、與第3基板300而被設置。具體而言，被設在半導體裝置2的電路之中，電源電壓最低的電路是被形成在第2基板200的面S1，電源電壓最高的電路是被形成在第3基板300。 　　[0043] 此處，所謂電源電壓最低的電路，係為含有驅動電壓最低之電晶體而被構成的電路，例如邏輯電路210。所謂驅動電壓低的電晶體，係為使用最先進世代製程而被製造的電晶體，例如圖3所示的Fin-FET型的電晶體、或Tri-Gate電晶體、奈米線(Nano-Wire)電晶體、FD-SOI電晶體及T-FET，或者使用到高介電率膜/金屬閘極(High-K/Metal Gate)技術的電晶體。又，在第2基板200的面S1，係亦可形成可進行高速訊號處理的機能區塊。 　　[0044] 所謂電源電壓最高的電路，係為含有驅動電壓最高之電晶體而被構成的電路，例如設置ADC310等之類比電路、或輸出入(Input/Output(I/O))電路320或攝像元件10之動作控制用的電路等。又，例如，在構成記憶部220之電路中含有驅動電壓最高之電晶體的情況下，則亦可將以最高電壓進行驅動的電晶體所成的電路部分(Non-volatile memory(NVM)電路330)，設在第3基板300。此處，所謂驅動電壓最高之電晶體，係為使用先前的製程而被製造的電晶體，例如Si平面型電晶體。 　　[0045] 圖7係表示了，圖6所示的半導體裝置2的具體剖面構成之一例。在該半導體裝置2中，具有第1實施形態所說明的第1基板100。在本實施形態中，是在第2基板200形成含有例如Fin-FET型的電晶體20而被構成的邏輯電路210，並在第3基板300形成含有具有Si・平面結構之電晶體(電晶體60)而被構成的ADC310、I/O電路320及NVM330。 　　[0046] 在第3基板300中，例如，在半導體基板50的面50S2係有多層配線形成部70及表面配線形成部75被依此順序而層積。在半導體基板50的面50S2之附近，設有Si平面型的電晶體60，在半導體基板50的面S1側係隔著絕緣層52、53而設有導電膜54。此外，在圖7中，雖然圖示了設置3個電晶體60的例子，但半導體基板50上所被設置的電晶體60之數量係無特別限定。可為1個，也可為2個以上。又，亦可設置Si平面型電晶體以外的電晶體。 　　[0047] 在半導體基板50係設有例如，由STI(Shallow Trench Isolation)所形成的元件分離膜51。元件分離膜51，係為例如由氧化矽膜(SiO2 )所成的絕緣膜，其一面係外露於半導體基板50的面50S2。 　　[0048] 半導體基板50係具有，第1半導體層50A(以下稱為半導體層50A)、和第2半導體層50B(以下稱為半導體層50B)的層積結構。半導體層50A係例如，在單晶矽形成有構成電晶體60之一部分的通道領域及一對擴散層62(後述)。半導體層50B，係由例如單晶矽所成，具有與半導體層50A不同的極性。半導體層50B，係以覆蓋半導體層50A與元件分離膜51的方式而被形成。 　　[0049] 半導體層50B之表面(與第1基板100之對向面側)，係被絕緣層52所覆蓋。半導體層50B係具有開口50K。該開口50K，係被絕緣層52所掩埋。然後，在開口50K部分係設有例如，將絕緣層52與元件分離膜51之連結部分予以貫通而延伸的接觸栓P2。接觸栓P2係使用例如以Cu、W或Al等之低電阻金屬為主體的材料而被形成。又，在這些低電阻金屬的周圍，係設有由Ti或者是Ta之單體、或這些的合金等所成的障壁金屬層，較為理想。接觸栓P2之周圍係被元件分離膜51及絕緣層52所覆蓋，而與半導體基板50(半導體層50A及半導體層50B)呈電性分離。 　　[0050] 電晶體60，係為Si平面型電晶體，例如，如圖8所示，具有閘極電極61、和作為源極領域及汲極領域的一對擴散層62(62S、62D)。又，被設在半導體基板50上的電晶體60，其表面係被層間絕緣膜66所覆蓋，被埋設在層間絕緣膜67中。 　　[0051] 閘極電極61，係被設在半導體基板50的面50S2。但是，在閘極電極61與半導體基板50之間係設有，由氧化矽膜等所成之閘極絕緣膜63。此外，該閘極絕緣膜63之厚度，係比上述的Fin-FET等之具有3維結構的電晶體還厚。在閘極電極61之側面係設有例如，由氧化矽膜64A與氮化矽膜64B之層積膜所成之側牆64。 　　[0052] 一對擴散層62，係例如在矽有雜質做擴散而成者，構成了半導體層50A。具體而言，一對擴散層62，係由對應於源極領域的擴散層62S、和對應於汲極領域的擴散層62D所成，這些係夾著半導體層50A中的與閘極電極61對向之通道領域而被設置。在擴散層62(62S、62D)之一部分係分別設有例如，由鎳矽化物(NiSi)或鈷矽化物(CoSi)等之金屬矽化物所成之矽化物領域65(65S、65D)。矽化物領域65，係用來降低後述的連接部68A～68C與擴散層62之間的接觸電阻。矽化物領域65，係其一面是外露於半導體基板50的面50S2，但其相反側的面係被半導體層50B所覆蓋。又，擴散層62及矽化物領域55之每一者的厚度，係皆比元件分離膜51的厚度還薄。 　　[0053] 在層間絕緣膜67係設有，將層間絕緣膜67以及層間絕緣膜66予以貫通的連接部68A～68C。作為汲極領域的擴散層62D的矽化物領域65D及作為源極領域的擴散層62S的矽化物領域65S，係分別經由連接部68B及連接部68C，而被連接至後述的配線70A的金屬膜M1’。接觸栓P2，係將層間絕緣膜66、67予以貫通，在其下端，與例如構成選擇線SL的金屬膜M1’連接。因此，接觸栓P2係將絕緣層52、元件分離膜51、層間絕緣膜66、層間絕緣膜67全都予以貫通而延伸。 　　[0054] 多層配線形成部70，係例如從靠近電晶體60側起依序被層積的層間絕緣膜71、層間絕緣膜72、層間絕緣膜73、層間絕緣膜74中設置配線70A而成者。配線70A係由金屬膜M1’、金屬膜M2’、金屬膜M3’、金屬膜M4’及金屬膜M5’，和將這些予以連接的貫孔V1’、V2’、V3’、V4’、V5’所構成。此處，金屬膜M1’、金屬膜M2’、金屬膜M3’、金屬膜M4’及金屬膜M5’，係分別被埋設於層間絕緣膜71、層間絕緣膜72、層間絕緣膜73及層間絕緣膜74。又，金屬膜M1’與金屬膜M2’，係藉由貫通層間絕緣膜71的貫孔V1’而被連接。同樣地，金屬膜M2’與金屬膜M3’係藉由貫通層間絕緣膜72的貫孔V2’而被連接。金屬膜M3’與金屬膜M4’係藉由貫通層間絕緣膜73的貫孔V3’而被連接。金屬膜M4’與金屬膜M5’係藉由貫通層間絕緣膜74的貫孔V4’而被連接。如上述，配線70A，係透過與其金屬膜M1’連接的連接部68B及連接部68C，而被分別連接至電晶體60的汲極領域及源極領域也就是擴散層62。此外，圖7所示的多層配線形成部70之構成係為一例，並非限定於此。 　　[0055] 在多層配線形成部70上，設有與第2基板200做接合的表面配線形成部75。表面配線形成部75，係在絕緣層76之表面，埋設有例如由Cu所形成的金屬膜77，其表面係從絕緣層76外露。第2基板200與第3基板300，係藉由該金屬膜77與第2基板200的金屬膜M3做接合，而被電性連接。金屬膜77，係透過貫通絕緣層76的貫孔V5’而被連接至多層配線形成部70的金屬膜M5’。 　　[0056] 在半導體基板50的面50S1上，設有絕緣層52。絕緣層52，係由例如可低溫形成的High-K膜所構成。在絕緣層52上係層積有絕緣層53。絕緣層53，係由例如具有比SiO2 還低之相對介電率的材料(Low-K)膜所構成。可低溫形成的High-K膜係可舉出例如：Hf氧化物、Al2 O3 、Ru氧化物、Ta氧化物、含有Al、Ru、Ta或者是Hf與Si的氧化物、含有Al、Ru、Ta或者是Hf與Si的氮化物或含有Al、Ru、Ta或者是Hf與Si的氧化氮化物等。在絕緣層53的第1基板100側，設有導電膜54，其表面係為外露。導電膜54，係與接觸栓P2之上端連接，同時，在相反側的面係與被形成在第1基板100之最下層的導電膜11做接合。藉此，第1基板100與第3基板300係被電性連接。 　　[0057] 如以上所述，在本實施形態的半導體裝置2中，是在構成攝像裝置的複數個電路之中，將電源電壓不同的電路分開在個別的基板(第2基板200與第3基板300)而加以形成。具體而言，像是邏輯電路210這類，將含有驅動電壓最低的電晶體而被構成的電路設在第2基板200的面S1，將含有驅動電壓最高的電晶體而被構成的電路設在第3基板300。 　　[0058] 藉此，除了上記第1實施形態的效果以外，還可謀求半導體裝置的小型化，可達如此效果。又，藉由將電源電壓不同的電路分割在個別的基板上，例如，於上記第1實施形態中所說明的，例如採用先進製程的電晶體(此處係為電晶體20)、與採用先前製程的電晶體(電晶體60)，可被形成在不同的基板。藉此，可簡化製造工程，降低製造成本，同時，可提高製造良率，可達如此效果。 　　[0059] ＜3.變形例1＞ 　　圖9係表示了，本揭露之第2實施形態之變形例(變形例1)所述之半導體裝置(半導體裝置3)的具體剖面構成之一例。在本變形例中，是在第2基板200的面S2側設有取出電極80這點，是和上記第2實施形態不同。 　　[0060] 取出電極80係由，在半導體基板21的背面(面21S2上)，例如，隔著絕緣層35、36及由SiO2 膜所構成的絕緣層81而被設置的導電膜82、和凸塊84所構成。在導電膜82之周圍係設有例如，由SiO2 膜所構成的絕緣層83。導電膜82係具有例如，由Cu所形成之導電膜82A和由Al所形成之導電膜82B被依此順序層積的構成。取出電極80係例如，透過貫通半導體基板21及絕緣層22、35、36、81的接觸栓P3，而被電性連接至例如藉由絕緣膜85而與閘極電極24做分離的配線24A。此外，接觸栓P3之周圍係如圖9所示，是被絕緣膜所覆蓋，較為理想。 　　[0061] 藉此，即使在第2基板200的面S2側形成有記憶元件40的情況下，仍可從任何地方都能構成電極取出口。 　　[0062] 此外，取出電極80，係在記憶元件40之形成後被形成，因此是在記憶元件40之形成溫度以下來形成，較為理想。又，取出電極80，係不只在半導體基板21的面21S1側，例如可在第2基板200之側面使作為電極的金屬膜外露來形成。 　　[0063] ＜4.第3實施形態＞ 　　圖10係表示了，本揭露之第3實施形態所述之半導體裝置(半導體裝置4)之概略構成。半導體裝置4，係作為主動元件的其他例，例如搭載了從近距離至遠距離可適用於各種頻帶的通訊用之平台，在第1基板400上，構成該通訊用平台的類比電路420，係被形成在例如第1基板400的與第3基板300之對向面(面S3)側。第2基板200及第3基板300，係具有和上記第2實施形態相同之構成。 　　[0064] 在第1基板400，係如圖10所示，在與第3基板300對向的面S3側，形成有構成通訊用平台之類比電路420。作為類比電路420之具體例係可舉出例如，具有收送訊開關或功率放大器的RF前級部及具有低雜訊放大器或收送訊混波器的RF-IC部。 　　[0065] 第1基板400，作為核心基板，是如同上記第1實施形態所說明，一般而言是採用矽(Si)基板，但會有一部分是採用化合物半導體基板的情況。例如，在上記RF前級部及RF-IC部中，係有被設在例如氮化鎵(GaN)基板的情況。 　　[0066] 圖11係表示了，圖10所示的半導體裝置4的具體剖面構成之一例。在本實施形態中，是以作為第1基板400中的半導體基板是採用GaN基板91的情況為例做說明。 　　[0067] 第1基板400，係例如在GaN基板91的面91S3，設有電晶體90。該電晶體90，係為例如高電子移動度電晶體(High Electron Mobility Transistor；HEMT)。HEMT，係將由異種半導體所成之異質接合界面上所被形成的2維電子氣體(通道領域90C)，藉由電場效應而加以控制的電晶體。在GaN基板91上係設有例如AlGaN層93(或是AlInN層)，藉以而形成了AlGaN/GaN異質結構。在AlGaN層93上係隔著閘極絕緣膜94而設置閘極電極96。又，在AlGaN層93上，係隔著閘極電極96，設置源極電極96S及汲極電極96D。與源極電極96S及汲極電極96D連接的AlGaN層93中，分別被設置有n型領域93N。在電晶體90旁邊，設有元件分離膜95。在閘極電極96、源極電極96S及汲極電極96D之周圍，係形成有層間絕緣膜97，在層間絕緣膜97上，設有從靠近電晶體90之一方起依序層積金屬膜M1”與金屬膜M2”而成的多層配線形成部。金屬膜M1”及金屬膜M2”係被埋設在層間絕緣層98，金屬膜M1”與金屬膜M2”係被貫通層間絕緣層98的貫孔V1”所連接。第1基板400與第3基板300，係藉由該金屬膜M2”與導電膜54的接合而被電性連接。GaN基板91的另一面(面91S4)上，設有作為基礎基板的Si基板92。 　　[0068] 如此，在本實施形態中，記憶元件40所被形成的第2基板200上，層積有搭載了通訊用之平台的第1基板400。又，記憶元件40，係被設在第2基板200的面S2側。藉此，可將記憶元件40，在第2基板200的配線形成工程及通訊用之平台的形成工程之後才加以形成，因此可減低對記憶元件40的熱積存，可防止元件特性之劣化。 　　[0069] 亦即，無論主動元件的種類為何，將包含電晶體20以及記憶元件40的電路，與主動元件(例如攝像元件10或通訊用之平台)，設在個別的基板(第1基板100(、400)及第2基板200)，然後，將含有電晶體20的電路與記憶元件40設在基板(第2基板200)的互異面(面S1、面S2)，藉此，可提供降低了記憶元件40之元件特性劣化的半導體裝置。 　　[0070] 此外，在本實施形態中，雖然展示了與第2實施形態同樣地3個基板(第1基板400、第2基板200及第3基板300)所層積而成的例子，但亦可如上記第1實施形態般地，可適用於由2個基板(第1基板400及第2基板200)所構成的半導體裝置。 　　[0071] ＜5.變形例2＞ 　　圖12係表示了，本揭露之第3實施形態的變形例所述之半導體裝置(半導體裝置5)之概略構成。圖13係表示了，圖12所示的半導體裝置5的具體剖面構成之一例。在本變形例中，是在與第1基板400的面S3相反側的面S4側，設置有例如天線920。又，被設在第1基板400的面S3側的電晶體90，與被設在面S4側的天線920之間，係設有屏蔽結構(屏蔽層910)。 　　[0072] 在本變形例中，是在GaN基板91的面91S4的基礎基板也就是Si基板92之上，隔著絕緣層99A而設置屏蔽層910。在屏蔽層910上，係隔著絕緣層99B而配設天線920。作為屏蔽層910的材料係採用例如磁異方性非常小、初透磁率較大的磁性材料為理想，可舉出例如高導磁合金材料。在天線920之周圍設有絕緣層99C。 　　[0073] 天線920，在圖13中雖然未圖示，但藉由例如貫通GaN基板91的接觸栓，而與被設在第1基板400之例如面S3側的，例如被設在RF前級部的收送訊開關，做電性連接。天線920之種類雖無特別限定，但可舉出例如單極天線及雙極天線等之線狀天線、或將Low-K膜以金屬膜夾住的微間隙天線等之平面天線。 　　[0074] 如以上，在本變形例中，是在第1基板400的面S4，設置天線920，因此，被設在面S3的構成通訊用之平台的，例如RF前級部、與天線920，可以最短距離來做設置、連接。藉此，可使訊號強度不會衰減，就能進行所望之訊號處理。 　　[0075] 又，藉由將天線920形成在與RF前級部等之各種電路不同的面，可提升設計的自由度，可使用適合於各者的膜厚或大小、或是材料來加以形成。因此，可提升天線920的元件特性。 　　[0076] 此外，在第1基板400的面S4側，係除了天線920以外，亦可如圖12所示，還搭載有電容或線圈或是電阻等。 　　[0077] 以上雖然舉出第1～第3實施形態及變形例1、2來說明了本揭露，但本揭露係並非限定於上記實施形態等，可作各種變形。例如，上記實施形態等中，雖然將電晶體20、60或記憶元件40等之構成具體舉例說明，但並不一定要具備全部的構成要素，又，亦可還具備有其他的構成要素。 　　[0078] 又，在上記實施形態等中，雖然是以由2個或3個基板所層積而成的半導體裝置為例來說明，但亦可為4個或是更多的基板所層積而成的構成。 　　[0079] 此外，本說明書中所記載之效果僅為例示並非限定於該記載，亦可還有其他的效果。 　　[0080] 又，本揭露的半導體裝置及其製造方法係可採取如下之構成。 　　(1) 　　一種半導體裝置，係 　　具備： 　　第1基板，係被形成有主動元件；和 　　第2基板，係與前記第1基板做層積，並且與前記第1基板做電性連接； 　　在前記第2基板，係在第1面形成有構成邏輯電路的第1電晶體，在與前記第1面相反側的第2面形成有非揮發性記憶元件。 　　(2) 　　如前記(1)所記載之半導體裝置，其中，前記第1電晶體係被設在前記第2基板的與前記第1基板之對向面，前記非揮發性記憶元件係被設在與前記第1基板之對向面的相反側。 　　(3) 　　如前記(1)或(2)所記載之半導體裝置，其中，在前記第1基板與前記第2基板之間，具有第3基板，其係被形成有：以比前記第1電晶體之驅動電壓還高的驅動電壓而驅動的第2電晶體。 　　(4) 　　如前記(3)所記載之半導體裝置，其中，在前記第3基板係形成有：含有前記第2電晶體的類比電路。 　　(5) 　　如前記(1)至(4)之中的任一項所記載之半導體裝置，其中，前記第2基板，係在前記第2面被設有取出電極。 　　(6) 　　如前記(1)至(5)之中的任一項所記載之半導體裝置，其中，前記非揮發性記憶元件係為磁性穿隧耦合元件。 　　(7) 　　如前記(1)至(6)之中的任一項所記載之半導體裝置，其中，前記主動元件係為攝像元件。 　　(8) 　　如前記(1)至(7)之中的任一項所記載之半導體裝置，其中，前記主動元件係為具有通訊機能之電路。 　　(9) 　　如前記(8)所記載之半導體裝置，其中，前記第1基板係在與前記第2基板對向的第3面具有前記具有通訊機能之電路；在與前記第3面相反側的第4面設有天線。 　　(10) 　　如前記(9)所記載之半導體裝置，其中，在前記具有通訊機能之電路與前記天線之間，具有屏蔽結構。 　　(11) 　　如前記(1)至(10)之中的任一項所記載之半導體裝置，其中，前記第1基板係具有核心基板，前記核心基板係為化合物半導體基板。 　　(12) 　　一種半導體裝置之製造方法，係 　　在第1基板形成主動元件； 　　在第2基板之第1面形成構成邏輯電路的電晶體； 　　將前記第1基板與前記第2基板做電性連接； 　　在前記第2基板的與前記第1面相反側的第2面，形成非揮發性記憶元件。 　　(13) 　　如前記(12)所記載之半導體裝置之製造方法，其中，將具有前記主動元件的前記第1基板、與被設有前記電晶體的前記第2基板，把前記第2基板的前記第1面當作對向面而進行了接合之後，在前記第2基板的前記第2面，形成前記非揮發性記憶元件。 　　(14) 　　如前記(13)所記載之半導體裝置之製造方法，其中，在前記第2基板的前記第2面形成了前記非揮發性記憶元件之後，在前記第2面，隔著絕緣層而形成取出電極。 　　(15) 　　如前記(14)所記載之半導體裝置之製造方法，其中，前記取出電極，係以前記非揮發性記憶元件之形成時的溫度以下而形成。 　　[0081] 本申請案係以在日本國特許廳2017年2月7日申請的日本專利申請號第2017-020626號為基礎而主張優先權，該申請案的全部內容係藉由參照而引用於本申請案。 　　[0082] 只要是當業者，可隨著設計上之要件或其他因素，而想到各種修正、結合、次結合、及變更，但這些係被添附的申請專利範圍或其均等物之範圍所包含，這點必須理解。
[0083]
1～5‧‧‧半導體裝置
10‧‧‧攝像元件
11、41、43、54、82、82A、82B‧‧‧導電膜
12、22、35、36、42C、52、53、76、81、83、99A、99B、99C‧‧‧絕緣層
13、21、50‧‧‧半導體基板
13A‧‧‧光二極體
13B、20、60、90‧‧‧電晶體
14‧‧‧平坦化層
15‧‧‧彩色濾光片
17‧‧‧保護層
16‧‧‧微透鏡
18‧‧‧玻璃基板
21A‧‧‧鰭片
21S‧‧‧源極領域
21C、90C‧‧‧通道領域
21D‧‧‧汲極領域
21S1、21S2、50S1、50S2、91S3、91S4、S1、S2、S3、S4‧‧‧面
23、32、33、34、63、94、97、98‧‧‧閘極絕緣膜
24、61、96‧‧‧閘極電極
24A、31A、70A‧‧‧配線
31、70‧‧‧多層配線形成部
40‧‧‧記憶元件
42A‧‧‧基底層
42B‧‧‧磁化固定層
42D‧‧‧記憶層
42E‧‧‧間隙層
44、220、230‧‧‧記憶部
50A、50B‧‧‧半導體層
50K‧‧‧開口
51、95‧‧‧元件分離膜
55、65(65S、65D)‧‧‧矽化物領域
62(62S、62D)‧‧‧擴散層
64‧‧‧側牆
64A‧‧‧氧化矽膜
64B‧‧‧氮化矽膜
66、67、71、72、73、74、75‧‧‧層間絕緣膜
68A～68C‧‧‧連接部
77、M1、M2、M3、M4、M5、M1’、M2’、M3’、M4’、M5’、M1”、M2”、M3”、M4”、M5”‧‧‧金屬膜
80‧‧‧取出電極
84‧‧‧凸塊
85‧‧‧絕緣膜
91‧‧‧GaN基板
92‧‧‧Si基板
93‧‧‧AlGaN層
93N‧‧‧n型領域
96D‧‧‧汲極電極
96S‧‧‧源極電極
100、400‧‧‧第1基板
110‧‧‧像素部
200‧‧‧第2基板
210‧‧‧邏輯電路
300‧‧‧第3基板
310‧‧‧ADC
320‧‧‧I/O電路
330‧‧‧NVV
420‧‧‧類比電路
910‧‧‧屏蔽層
920‧‧‧天線
P1、P2、P3‧‧‧接觸栓
V1、V2、V3、V4、V5、V1’、V2’、V3’、V4’、V5’、V1”、V2”、V3”、V4”、V5”‧‧‧貫孔
V42B、V42D‧‧‧磁化
[0012] 　　[圖1]本揭露之第1實施形態所述之半導體裝置的概略圖。 　　[圖2]圖1所示的半導體裝置之具體構成的剖面圖。 　　[圖3]圖2所示的半導體裝置之第2基板上所被設置之電晶體的說明用斜視圖。 　　[圖4]圖2所示的半導體裝置之第2基板上所被設置之記憶元件的記憶部之構成的剖面圖。 　　[圖5A]用來說明圖2所示的半導體裝置之製造方法的剖面圖。 　　[圖5B]圖5A之後續工程的剖面圖。 　　[圖5C]圖5B之後續工程的剖面圖。 　　[圖5D]圖5C之後續工程的剖面圖。 　　[圖5E]圖5D之後續工程的剖面圖。 　　[圖6]本揭露之第2實施形態所述之半導體裝置的概略圖。 　　[圖7]圖6所示的半導體裝置之具體構成的剖面圖。 　　[圖8]圖7所示的半導體裝置之第3基板中所含之電晶體的說明用剖面圖。 　　[圖9]本揭露之變形例1所述之半導體裝置的剖面圖。 　　[圖10]本揭露之第3實施形態所述之半導體裝置的概略圖。 　　[圖11]圖10所示的半導體裝置之具體構成的剖面圖。 　　[圖12]本揭露之變形例2所述之半導體裝置的概略圖。 　　[圖13]圖12所示的半導體裝置之具體構成的剖面圖。

Claims (15)

  1. 一種半導體裝置，係 　　具備： 　　第1基板，係被形成有主動元件；和 　　第2基板，係與前記第1基板做層積，並且與前記第1基板做電性連接； 　　在前記第2基板，係在第1面形成有構成邏輯電路的第1電晶體，在與前記第1面相反側的第2面形成有非揮發性記憶元件。
  2. 如請求項1所記載之半導體裝置，其中，前記第1電晶體係被設在前記第2基板的與前記第1基板之對向面，前記非揮發性記憶元件係被設在與前記第1基板之對向面的相反側。
  3. 如請求項1所記載之半導體裝置，其中，在前記第1基板與前記第2基板之間，具有第3基板，其係被形成有：以比前記第1電晶體之驅動電壓還高的驅動電壓而驅動的第2電晶體。
  4. 如請求項3所記載之半導體裝置，其中，在前記第3基板係形成有：含有前記第2電晶體的類比電路。
  5. 如請求項1所記載之半導體裝置，其中，前記第2基板，係在前記第2面被設有取出電極。
  6. 如請求項1所記載之半導體裝置，其中，前記非揮發性記憶元件係為磁性穿隧耦合元件。
  7. 如請求項1所記載之半導體裝置，其中，前記主動元件係為攝像元件。
  8. 如請求項1所記載之半導體裝置，其中，前記主動元件係為具有通訊機能之電路。
  9. 如請求項8所記載之半導體裝置，其中，前記第1基板係在與前記第2基板對向的第3面具有前記具有通訊機能之電路；在與前記第3面相反側的第4面設有天線。
  10. 如請求項9所記載之半導體裝置，其中，在前記具有通訊機能之電路與前記天線之間，具有屏蔽結構。
  11. 如請求項1所記載之半導體裝置，其中，前記第1基板係具有核心基板，前記核心基板係為化合物半導體基板。
  12. 一種半導體裝置之製造方法，係 　　在第1基板形成主動元件； 　　在第2基板之第1面形成構成邏輯電路的電晶體； 　　將前記第1基板與前記第2基板做電性連接； 　　在前記第2基板的與前記第1面相反側的第2面，形成非揮發性記憶元件。
  13. 如請求項12所記載之半導體裝置之製造方法，其中，將具有前記主動元件的前記第1基板、與被設有前記電晶體的前記第2基板，把前記第2基板的前記第1面當作對向面而進行了接合之後，在前記第2基板的前記第2面，形成前記非揮發性記憶元件。
  14. 如請求項13所記載之半導體裝置之製造方法，其中，在前記第2基板的前記第2面形成了前記非揮發性記憶元件之後，在前記第2面，隔著絕緣層而形成取出電極。
  15. 如請求項14所記載之半導體裝置之製造方法，其中，前記取出電極，係以前記非揮發性記憶元件之形成時的溫度以下而形成。
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