CN110660904A - 磁存储器件及制造方法 - Google Patents

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A·史密斯
P·A·金特罗
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Abstract

存储器件包括在底部电极和顶部电极之间的垂直磁性隧道结(pMTJ)叠层。在实施例中，pMTJ包括固定磁体、固定磁体上方的隧道势垒和隧道势垒上的自由磁体结构。自由磁体结构包括在隧道势垒上的第一自由磁体和在第一自由磁体上方的第二自由磁体，其中，自由磁体的靠近与自由磁体的界面的至少一部分包括过渡金属。在第一和第二自由磁体之间具有过渡金属的自由磁体结构可以有利地提高pMTJ的切换效率，同时保持至少50kT的热稳定性。

Description

磁存储器件及制造方法
背景技术
过去几十年来，集成电路中的特征缩小一直是日益增长的半导体行业背后的驱动力。缩小到越来越小的特征实现了功能单元在半导体芯片的有限有效面积(real estate)上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器件，这促成了制造出具有增强功能的产品。然而，推动实现越来越多功能并非没有问题。严重依赖创新的制造技术来满足由缩小所施加的极其严格的公差要求变得越来越显著。
具有垂直磁隧道结(pMTJ)的非易失性嵌入式存储器件(例如具有非易失性的片上嵌入式存储器)可以实现能量和计算效率。然而，组装pMTJ叠层以形成功能存储器件的技术挑战为当今这种技术的商业化设置了巨大的障碍。具体地，增大pMTJ的热稳定性以及增大切换效率是在组装可行pMTJ叠层时的一些挑战。
附图说明
在附图中通过示例而不是限制的方式示出了本文描述的材料。为了图示的简单和清楚，附图中示出的元件不一定按比例绘制。例如，为清楚起见，一些元件的尺寸可能相对于其他元件被放大。而且，为了讨论的清楚，各种物理特征可以以其简化的“理想”形式和几何形状来表示，但是应当理解，实际实施方式可能仅仅近似于所示的理想状况。例如，可以绘制光滑表面和直角相交，而不考虑由纳米制造技术所形成的结构的有限粗糙度、圆角和不完美角度相交。此外，在认为适当的情况下，在附图中重复附图标记以指示对应或类似的元件。
图1A示出了根据本公开内容实施例的存储器件的横截面图。
图1B示出了根据本公开内容实施例的自由磁体结构的增强横截面图，该图示出了两个自由磁性层之间的耦合层中的间断。
图1C示出了根据本公开内容实施例的示出相对于固定磁性层中的磁化方向的自由磁体中的磁化方向的横截面图。
图1D示出了根据本公开内容实施例的示出相对于固定磁性层中的磁化方向的自由磁体中的磁化方向的横截面图。
图1E示出了根据本公开内容实施例的合成反铁磁结构的各个层的横截面图。
图2示出了制造存储器件的方法的流程图。
图3A示出了在衬底上方形成的导电互连。
图3B示出了在导电互连上形成第一导电层，随后形成pMTJ材料层叠体的多个层之后的图3A的结构。
图4A示出了在第一自由磁性层上沉积耦合层，随后在耦合层上形成第二磁性层之后的图3B中的结构的横截面图。
图4B示出了耦合层中的间断的增强横截面图。
图5A示出了在第二自由磁性层上形成覆盖层，在覆盖层上形成导电层，随后在导电层上形成掩模之后的图4A中的结构的横截面图。
图5B示出了在对导电层和pMTJ材料层叠体图案化以形成pMTJ器件之后的图4A中的结构的横截面图。
图5C示出了在形成与pMTJ相邻的电介质间隔体之后的图5B中的结构的横截面图。
图6示出了耦合的SOT存储器件的横截面图，其中一个端子耦合到第一晶体管，第二端子耦合到第二晶体管，并且第三端子耦合到位线。
图7示出了根据本公开内容实施例的计算设备。
图8示出了包括本公开内容的一个或多个实施例的集成电路(IC)结构。
具体实施方式
描述了具有增强的稳定性和高切换效率的垂直MTJ(pMTJ)器件和制造方法。在以下描述中，阐述了许多具体细节，例如新颖的结构方案和详细的制造方法，以便提供对本发明实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其他情况下，不太详细地描述了众所周知的特征，例如晶体管操作和与嵌入式存储器相关的切换操作，以免不必要地使本发明的实施例难以理解。此外，应当理解，图中所示的各种实施例是说明性表示，并且不一定按比例绘制。
特定术语也可以仅出于参考目的而在以下描述中被使用，并因此不旨在作为限制。例如，诸如“上”、“下”、“上方”和“下方”等术语指的是所参考的附图中的方向。诸如“前”、“后”、“后面”和“侧”等术语在一致但任意的参考系内描述了部件的部分的取向和/或位置，这通过参考描述正在讨论的部件的文本和相关附图而变得清楚。这样的术语可以包括上面具体提到的词语，其衍生词和类似含义的词语。
在以下描述中，阐述了许多细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本公开内容。在一些情况下，众所周知的方法和设备以框图形式而不是详细地示出，以避免使得本公开内容难以理解。贯穿本说明书对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合该实施例描述的特定特征，结构，功能或特性包括在本公开内容的至少一个实施例中。因此，贯穿本说明书在各个部分出现的短语“在实施例中”或“在一个实施例中”或“一些实施例”不一定是指本公开内容的同一实施例。此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何合适的方式组合。例如，第一实施例可以与第二实施例组合，只要与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的。
如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确说明。还应当理解，本文所用的术语“和/或”是指代并涵盖一个或多个相关所列举项目的任何和所有可能的组合。术语“耦合”和“连接”及其派生词可在本文中用于描述部件之间的功能或结构关系。应该理解，这些术语并不旨在作为彼此的同义词。相反，在特定实施例中，“连接”可用于指示两个或多个元件彼此直接物理、光学或电接触。“耦合”可用于指示两个或多个元件彼此直接或间接(在它们之间具有其他居间元件)物理或电接触，和/或两个或多个元件彼此协作或相互作用(例如，如处于因果关系中)。
本文使用的术语“在……上方”、“在……下方”、“在……之间”和“在……上”是指一个部件或材料相对于其他部件或材料的相对位置，其中这种物理关系是值得注意的。例如，在材料的上下文中，设置在另一种材料上方或下方的一种材料或物质可以直接接触或者可以具有一种或多种居间材料。此外，设置在两种材料之间的一种材料可以直接与两层接触，或者可以具有一个或多个居间层。相反，在第二材料“上”的第一材料与第二材料/物质直接接触。在部件组装的上下文中将进行类似的区分。
如在整个说明书和权利要求中所使用的，由术语“中的至少一个”或“中的一个或多个”连接的项目列表可以表示所列举术语的任何组合。除非在其使用的明确上下文中另有说明，否则术语“基本上相等”，“大致相等”和“近似相等”表示在如此描述的两个事物之间仅存在偶然的变化。在本领域中，这种变化通常不超过预定目标值的+/-10％。
MTJ器件用作可变电阻器，其中器件的电阻可以在高电阻状态和低电阻状态之间切换。通过由隧道势垒(tunnel barrier)隔开的两个磁性层(固定的和自由的)的相对磁化取向来限定MTJ器件的电阻状态。当两个磁性层的磁化具有相同方向上的取向时，MTJ器件被称为处于低电阻状态。相反，当两个磁性层的磁化具有相反方向上的取向时，MTJ器件被称为处于高电阻状态。在实施例中，通过以下方式来实现电阻切换：使临界量的自旋极化电流或切换电流通过MTJ器件，从而影响自由磁性层的磁化方向以与固定磁性层的磁化对准。可以通过自旋极化电流施加在自由磁性层的磁化上的转矩来实现这种对准。通过改变电流的方向，自由磁性层中的磁化方向可以相对于固定磁性层的磁化方向反转。由于自由磁性层不需要电力来保持磁化的相对取向，因此即使在没有向MTJ器件施加电力时也保持MTJ器件的电阻状态。出于这个原因，MTJ属于一类称为非易失性存储器的存储器。
将诸如MTJ器件等非易失性存储器件集成到存取晶体管上使得能够形成用于片上系统或用于其他应用的嵌入式存储器。然而，将MTJ器件集成到存取晶体管上的方案提出了随着缩小而变得更加难以应付的挑战。这些挑战的示例包括：改善MTJ器件针对扰动力的热稳定性、降低切换电流、以及以小于40nm的特征尺寸实现MTJ器件的图案化。随着缩小的继续，需要更小的存储器件以适合缩小的单元尺寸已经推动行业朝着“垂直”MTJ或pMTJ的方向发展。基于pMTJ的存储器件具有固定磁体和自由磁体，它们各自具有相对于自由磁体的水平面垂直的磁各向异性。幸运的是，虽然pMTJ器件对于小存储器件尺寸具有更高的稳定性，但是保持稳定性以及改善其他器件参数(例如切换效率)仍然是一个挑战。
pMTJ器件中的自由磁体可以包括多层叠层，该多层叠层在包括磁性材料的一对层之间具有非磁性材料层，以增大热稳定性并改善作为存储器件的功能的保持特性。由非磁体层隔开的多个磁性材料层可以是偶极耦合的，并且其中，偶极耦合的磁性材料层同时经历磁化切换。在某种程度上，pMTJ器件的热稳定性取决于pMTJ材料层叠体中的自由磁性层的垂直各向异性的强度。垂直各向异性的强度取决于自由磁体的品质和尺寸(体积)，在一定程度上取决于磁性层和非磁性层之间的界面的数量和品质以及取决于诸如非磁性层的厚度之类的参数。虽然可以使用厚的非磁性层来增大垂直界面各向异性和热稳定性，但是诸如切换效率等另一个磁参数可能会变小。自由磁体的切换效率可以定义为自由磁性层中的热激活势垒高度Eb与阈值切换电流Ic0之间的比率。厚的非磁性层可以是基本上等于或厚于0.2nm的任何非磁性层。
根据本公开内容的实施例，可以通过将非磁性层减薄到小于0.2nm来增大切换效率。通过减薄非磁性层，可以减小称为磁阻尼的参数，这是因为非磁性层变得不连续。磁阻尼作用于自由磁体中的自旋转移矩，并导致切换电流的增大和切换效率的降低。
根据本公开内容的实施例，存储器件包括在底部电极和顶部电极之间的垂直磁隧道结(pMTJ)叠层。在实施例中，pMTJ包括固定磁体、固定磁体上方的隧道势垒、以及隧道势垒上的自由磁体结构。自由磁体结构包括在隧道势垒上的第一自由磁体和在第一自由磁体上方的第二自由磁体，其中，自由磁体的靠近与自由磁体的界面的至少一部分包括过渡金属。在第一和第二自由磁体之间具有过渡金属的自由磁体结构可以有利地提高pMTJ的切换效率，同时保持热稳定性(例如，至少50kT的热稳定性)。在一些实施例中，过渡金属包括钨、铪、钽或钼中的至少一种。在其他实施例中，自由磁体结构包括耦合层，该耦合层包括过渡金属，其中，耦合层的厚度最多为0.1nm。这样的层可以足够薄以有效地减小阻尼，但又足够厚以保持耦合层和第一自由磁体之间以及耦合层和第二自由磁体之间的每个界面中的界面垂直各向异性。厚度为0.1nm的耦合层可以在第一和第二自由磁体之间的一些部分上是间断的，使得第一和第二自由磁体在一个或多个间断中的部分能够彼此直接接触。然而，间断可能不是那么普遍或大量，从而不会防止第一和第二自由磁体之间的偶极耦合(对于厚得多的耦合层，这可能发生)。
图1A是根据本公开内容实施例的存储器件100的横截面图的图示。存储器件100包括底部电极101、顶部电极120、以及位于底部电极101和顶部电极120之间的磁隧道结(MTJ)104。MTJ 104包括位于底部电极101上方的固定磁体112、固定磁体112上方的自由磁体结构106、以及固定磁体112与自由磁体结构106之间的隧道势垒110。在示例性实施例中，如本文所公开的，磁隧道结(MTJ)104是垂直MTJ(pMTJ)。在一些这样的实施例中，pMTJ 104的自由磁体结构106和固定磁体112具有垂直磁各向异性。自由磁体结构106有利地提高了pMTJ104的切换效率，同时保持至少50kT的热稳定性。自由磁体结构106包括在隧道势垒110上的第一自由磁体107以及在第一自由磁体107上的第二自由磁体108，其中自由磁体107的靠近与自由磁体108的界面103的至少一部分包括过渡金属。在一些实施例中，过渡金属包括钨、铪、钽或钼中的至少一种。
在一些实施例中，pMTJ 104还包括在自由磁体107和自由磁体108之间的耦合层109。在说明性实施例中，耦合层109通过偶极耦合将自由磁体107耦合到自由磁体108。
在一些实施例中，耦合层109具有不大于0.1nm的厚度并且包括过渡金属。在一些实施例中，厚度小于0.1nm的耦合层109是间断的，如图1B所示。当耦合层中存在间断时，在耦合层109中的至少一个间断111或多个间断中自由磁体108的至少一部分与自由磁体107直接接触，如图1B所示。在说明性实施例中，至少一个间断111填充有自由磁体部分108A。
在实施例中，对于pMTJ器件，自由磁体107的厚度在0.5nm和2.0nm之间。在实施例中，对于pMTJ器件，自由磁体108的厚度在0.4nm(0.04nm)和1.5nm之间。在实施例中，自由磁体107的厚度大于自由磁体108的厚度。在这样的实施例中，自由磁体结构106具有小于3nm的组合总厚度。小于3nm的组合总厚度可足以保持自由磁体结构106中的垂直磁各向异性。
再次参考图1A，在示例性实施例中，自由磁体107具有第一垂直磁各向异性，并且自由磁体108具有第二垂直磁各向异性。在一些实施例中，第一垂直磁各向异性大于第二垂直磁各向异性。在其他实施例中，第一垂直磁各向异性基本上类似于第二垂直磁各向异性。在又一个实施例中，第二垂直磁各向异性大于第一垂直磁各向异性。
pMTJ 104还包括在自由磁体结构106和顶部电极120之间的覆盖部114。在说明性实施例中，覆盖部114位于自由磁体结构106的与隧道势垒110相对的一侧。覆盖部114可以是非金属，例如氧化物。在实施例中，覆盖部114是包含金属和氧的氧化物，例如In2O3-x、VO2、V2O3、WO2、RuO、AlOx或MgO。在其他示例中，覆盖部114是掺杂的导电氧化物，例如Sn掺杂的In2O3(ITO)、In或Ga掺杂的ZnO或金属掺杂的MgO。在实施例中，覆盖部114具有至少1.5nm的厚度。在实施例中，当自由磁体108包括铁时，覆盖部114是氧源，其使得能够在位于自由磁体108的最上表面和覆盖部114的最下表面之间的界面105处进行氧-铁杂化(hybridization)。界面105中的氧-铁杂化实现了自由磁体结构106中的界面垂直各向异性。
在实施例中，隧道势垒110由以下这样的材料构成：该材料适于允许具有多数自旋的电子电流穿过隧道势垒110，同时至少在一定程度上阻止具有少数自旋的电子电流穿过隧道势垒110。因此，隧道势垒110(或自旋过滤层)也可以被称为用于特定自旋取向的电子电流的隧穿层。在实施例中，隧道势垒110包括材料，例如但不限于氧、以及镁(例如，镁氧化物或MgO)或铝(例如，诸如Al2O3等铝氧化物)中的至少一种。在说明性实施例中，包括MgO的隧道势垒110具有(001)的晶体取向并且与隧道势垒110下方的固定磁体112和隧道势垒110上方的自由磁体107晶格匹配。在实施例中，包括Co100-x-yFexBy的自由磁体107与包括MgO的隧道势垒110高度晶格匹配。自由磁体107的晶体结构与隧道势垒110的晶格匹配在pMTJ104中实现了更高的隧穿磁阻(TMR)比率。在实施例中，隧道势垒110是MgO并且具有在1nm至2nm范围内的厚度。
在实施例中，固定磁体112包括具有足够垂直磁化的磁性材料。在实施例中，pMTJ104的固定磁体112可以包括诸如CoFe、CoFeB、FeB等合金。CoFe、CoFeB、FeB的合金可以包括掺杂有钨、钽或钼以提升高的垂直各向异性。可替换地，CoFe、CoFeB、FeB的合金可以包括W、Ta或钼的薄插入物以提升高的垂直各向异性。在实施例中，固定磁体112包括Co100-x-yFexBy，其中X和Y均表示原子百分比，进一步地，其中X在50-80之间并且Y在10-40之间，并且进一步地，其中X和Y的总和小于100。在一个具体实施例中，X为60且Y为20。在实施例中，固定磁体112为FeB，其中硼的浓度在FeB合金的总组成的10原子％-40原子％之间。在进一步的实施例中，存在高各向异性CoPt或CoNi或CoPd多层和/或合金的附加层，以对Co、Fe、B中的两种或更多种的合金提供进一步的垂直各向异性增强。在实施例中，固定磁体112具有在1nm和3nm之间的厚度。
图1C示出了横截面图，其示出了pMTJ 104的自由磁体结构106具有与固定磁体112中的磁化方向(由箭头156的方向表示)反平行的磁化方向(由箭头154的方向表示)。当自由磁体结构106中的磁化154的方向与固定磁体112中的磁化156的方向相反(反平行)时，pMTJ104器件被称为处于高电阻状态。
相反，图1D示出了横截面图，其示出了pMTJ 104的自由磁体结构106具有与固定磁体112中的磁化方向(由箭头156的方向表示)平行的磁化方向(由箭头154的方向表示)。当自由磁体结构106中的磁化154的方向与固定磁体112中的磁化156的方向平行时，pMTJ 104被称为处于低电阻状态。
在实施例中，自由磁体结构106和固定磁体112可以具有大致相似的厚度，并且改变自由磁体结构106中的磁化154的方向的注入自旋极化电流也可以影响固定磁体112的磁化156。在实施例中，为了使固定磁体112更能抵抗意外翻转，固定磁体112具有比自由磁体结构106更高的磁各向异性。在另一个实施例中，如图1A所示，存储器件100包括在底部电极101和固定磁体112之间的合成反铁磁(SAF)结构118。SAF结构118可以最小化撞击在自由层108上的杂散磁场并且可以防止固定磁体112中的磁化156的方向的意外变化。
图1E示出了根据本公开内容实施例的SAF结构118的横截面图。在实施例中，SAF结构118包括夹在第一钉扎铁磁体118A和第二钉扎铁磁体118C之间的非磁性层118B，如图1E所示。第一钉扎铁磁体118A和第二钉扎铁磁体118C彼此反铁磁耦合。在实施例中，第一钉扎铁磁体118A包括磁性金属(例如Co、Ni、Fe)层，诸如CoFe、CoFeB等合金，或诸如Co、Ni、Fe等磁性金属的合金或者磁性/非磁性金属的双层，例如但不限于Co/Pd或Co/Pt。在实施例中，非磁性层118B包括钌或铱层。在实施例中，第二钉扎铁磁体118C包括磁性金属(例如Co、Ni、Fe)层，诸如CoFe、CoFeB等合金，或诸如Co、Ni、Fe等磁性金属的合金或磁性/非磁性金属的双层，例如但不限于Co/Pd或Co/Pt。在实施例中，基于钌的非磁性层118B的厚度在0.3nm和1.0nm之间，以确保第一钉扎铁磁体118A和第二钉扎铁磁体118C之间的耦合本质上是反铁磁性的。
应当理解，在固定磁体112和SAF结构118之间可以存在非磁性间隔体层这样的附加层(图1A中未示出)。非磁性间隔体层使得SAF结构118和固定磁体116之间能够耦合。在实施例中，非磁性间隔体层可以包括诸如Ta、Ru或Ir等金属。
再次参考图1A，在实施例中，顶部电极120包括诸如Ta或TiN等材料。在实施例中，顶部电极120的厚度在5nm和70nm之间。在一些实施例中，底部电极101包括一个或多个层，包括诸如但不限于TaN、Ru或TiN等材料。
在实施例中，衬底150包括合适的半导体材料，例如但不限于单晶硅、多晶硅和绝缘体上硅(SOI)。在另一个实施例中，衬底150包括其他半导体材料，例如锗、硅锗或合适的III-N族或III-V族化合物。诸如MOSFET晶体管和存取晶体管等逻辑器件可以形成在衬底150上。诸如存取晶体管等逻辑器件可以与诸如SOT存储器件等存储器件集成以形成嵌入式存储器。包括SOT存储器件和逻辑MOSFET晶体管的嵌入式存储器可以组合以形成功能集成电路，例如片上系统。
图2示出了制造存储器件的方法的流程图。方法200通过在衬底上方的电介质层中形成第一电极而在操作210处开始。方法200在操作220处继续：在底部电极上形成pMTJ材料层叠体。在示例性实施例中，pMTJ材料层叠体中的所有层都是原位毯覆式沉积而不破坏真空。在最简单的实施例中，形成pMTJ材料层叠体包括在底部电极上沉积SAF层，在SAF层上沉积固定磁性层，在固定磁性层上沉积隧道势垒，在隧道势垒上沉积第一自由磁性层，在第一自由磁性层上沉积耦合层，在耦合层上沉积第二自由磁性层以及在第二自由磁性层上沉积覆盖层。方法200在操作230处继续：对pMTJ材料层叠体图案化以形成存储器件。然后方法200在操作240处重新开始：沉积电介质间隔体并图案化以形成与存储器件的侧壁相邻的电介质间隔体。
图3A-5B示出了表示制造存储器件(例如，根据本公开内容实施例的存储器件100)的方法中的各种操作的横截面图。
图3A示出了在衬底150上方形成的导电互连304。在一些实施例中，导电互连304形成在衬底上方的电介质层302中，如图所示。在实施例中，导电互连304包括势垒层304A和填充金属304B。在一些示例中，势垒层304A包括诸如氮化钽或钌等材料。在一些示例中，填充金属304B包括诸如铜或钨等材料。在其他示例中，当使用除铜之外的材料时，使用减成蚀刻工艺来制造导电互连304。在实施例中，电介质层302包括例如但不限于二氧化硅、氮化硅、碳化硅或碳掺杂的氧化硅等材料。如图所示，电介质层302可以具有与导电互连304的最上表面基本共面的最上表面。在一些实施例中，导电互连304电连接到单独的电路元件，例如晶体管(未示出)。
图3B示出了在导电互连304上形成导电层305，随后形成pMTJ材料层叠体340的多个层之后的图3A的结构。在实施例中，导电层305包括与底部电极120的材料相同或基本相同的材料。
在实施例中，形成SAF结构的一个或多个SAF层307形成在导电层305上。在一些实施例中，使用PVD工艺将一个或多个SAF层307毯覆式沉积在导电层305上。在一些实施例中，用于形成SAF结构的一个或多个SAF层307与上述SAF结构118中的一个或多个层相同或基本相同。
在实施例中，固定磁性层309沉积在一个或多个SAF层307上。可以使用PVD工艺或等离子体增强化学气相沉积工艺来沉积固定磁性层309。在实施例中，固定磁性层309包括与固定磁体112的材料相同或基本相同的材料。在实施例中，沉积工艺形成包括非晶态CoFeB的固定磁性层309。在一个示例中，将固定磁性层309沉积至0.9nm和2.0nm之间的厚度以制造pMTJ。在原位沉积工艺期间，然后在固定磁性层309上形成隧道势垒层311，在隧道势垒层311上形成第一自由磁性层313，以部分地完成pMTJ材料层叠体340的形成。
在一些实施例中，将隧道势垒层311毯覆式沉积在固定磁性层309上。在实施例中，隧道势垒层311是包括镁和氧的材料或包括铝和氧的材料。在示例性实施例中，隧道势垒层311是MgO层，并且使用反应溅射工艺沉积隧道势垒层311。在实施例中，反应溅射工艺在室温下进行。在实施例中，将隧道势垒层311沉积为0.8nm至1nm之间的厚度。在一些示例中，以产生具有非晶态结构的隧道势垒层311的方式进行沉积工艺。在一些这样的示例中，在执行下面将进一步描述的高温退火工艺之后，非晶态隧道势垒层311变为晶态。在其他实施例中，隧道势垒层311在沉积时是晶态的。
在实施例中，将自由磁性层313毯覆式沉积在隧道势垒层311的最上表面上。在实施例中，沉积工艺包括物理气相沉积(PVD)或等离子体增强化学气相沉积工艺。在实施例中，PVD沉积工艺包括RF或DC溅射工艺。在示例性实施例中，自由磁性层313是Co100-x-yFexBy，其中X和Y均表示原子百分比，进一步地，其中X在50-80之间并且Y在10-40之间，并且进一步地，其中X和Y的总和小于100。在一些实施例中，自由磁性层313包括与上述固定磁体116的材料相同或基本相同的材料。在一些示例中，可以将自由磁性层313沉积为0.9nm和2.0nm之间的厚度。0.9nm和2.0nm之间的厚度范围可以是足够薄的，以提供制造垂直MTJ所需的垂直磁各向异性。
图4A示出了在自由磁性层313上沉积耦合层315，随后在耦合层315上形成第二自由磁性层317之后的图3B中的结构的横截面图。在实施例中，耦合层315包括过渡金属并且具有不大于0.1nm的厚度。形成耦合层315包括沉积过渡金属，该过渡金属包括钨、铪、钽或钼中的至少一种。可以通过物理气相沉积(PVD)工艺沉积耦合层315。在一些实施例中，PVD工艺包括溅射沉积耦合层315的材料。虽然可以控制溅射沉积工艺的沉积能量和持续时间，但在一些示例中，溅射沉积耦合层315将过渡金属与至少在自由磁性层313的上部中的组分混合在一起。应该理解的是，相当大部分的过渡金属附着到自由磁性层313的上表面。在一些实施例中，包括沉积0.1nm耦合层的溅射工艺在耦合层315中形成间断，如图4B的增强横截面图中所示。增强的横截面图示出了自由磁性层313、耦合层315和自由磁性层317的一部分327。
尽管耦合层315中存在间断，但耦合层315和第一磁性层313之间的界面为第一自由磁性层313的整体垂直磁各向异性提供了界面各向异性贡献。尽管耦合层315中存在间断，但耦合层315和自由磁性层313之间的界面为自由磁性层313的整体垂直磁各向异性提供了界面各向异性贡献。
在耦合层315中存在间断329的实施例中，自由磁性层317的部分317A可以直接在自由磁性层313的部分上，如图4B所示。
再次参考图4A，在一些示例中，自由磁性层317包括与自由磁体108的材料相同或基本相同的材料。在实施例中，自由磁性层317的形成可以包括溅射沉积工艺，例如溅射沉积CoFeB层。在这样的实施例中，溅射沉积工艺将CoFeB与耦合层315的过渡金属混合。
图5A示出了在形成pMTJ材料层叠体340的剩余层之后的图4A中的结构的横截面图。在实施例中，使用反应溅射沉积技术来沉积覆盖层319，并且覆盖层319包括诸如覆盖部114的材料等材料。在实施例中，覆盖层319和隧道势垒层311都包括镁和氧。在一些这样的实施例中，覆盖层319包括镁和氧的层，其用作导电氧化物而不是用作隧道势垒。在实施例中，覆盖层319沉积为至少1.0nm的厚度。至少1.0nm的厚度可以有利地抵消pMTJ的热稳定性的标称降低，pMTJ包括在自由磁体结构中的0.1nm薄的耦合层。
在实施例中，将导电层321毯覆式沉积在覆盖层319的表面上。在实施例中，导电层321包括适于为蚀刻pMTJ材料层叠体340提供硬掩模的材料。在实施例中，导电层321包括一个或多个材料(例如Ta、TaN或TiN)层。在实施例中，导电层321的厚度范围为30nm至70nm。
在实施例中，在沉积pMTJ材料层叠体340中的所有层之后，执行退火。在实施例中，退火工艺使得能够形成晶态MgO-隧道势垒层311。在实施例中，在紧接在沉积之后但在导电层321上形成掩模之前执行退火。pMTJ材料层叠体340的沉积后退火是在形成气体环境中在300-350摄氏度之间的温度下在炉中进行的。在实施例中，形成气体包括H2和N2气体的混合物。在实施例中，退火工艺促进固定磁性层309的固相外延，以遵循紧接在固定磁性层309上方的隧道势垒层311(例如，MgO)的晶体模板(crystalline template)。在实施例中，在说明性实施例中，退火还促进自由磁性层313的固相外延，以遵循紧接在自由磁性层313下方的隧道势垒层311(例如，MgO)的晶体模板。隧道势垒层311与固定磁性层309之间的<001>晶格匹配以及隧道势垒层311与自由磁性层313之间的<001>晶格匹配使得能够在pMTJ材料层叠体340中获得至少90％的TMR比率。
在退火之后，在导电层321上形成掩模323。在实施例中，掩模323限定存储器件的形状和尺寸以及随后相对于导电互连304形成存储器件的位置。在一些实施例中，掩模323通过光刻工艺形成。在其他实施例中，掩模323包括已经图案化的电介质材料。
图5B示出了在对导电层321和pMTJ材料层叠体340图案化之后的图4A中的结构的横截面图。在实施例中，图案化工艺包括通过等离子体蚀刻工艺蚀刻导电层321以形成顶部电极120。在实施例中，等离子体蚀刻工艺具有足够的离子能量和化学反应性，以得到顶部电极120的垂直蚀刻侧壁。
在实施例中，然后继续等离子体蚀刻工艺以图案化pMTJ材料层叠体340的层以形成存储器件300。等离子体蚀刻工艺蚀刻pMTJ材料层叠体340中的各个层以形成覆盖部114、自由磁体108、耦合层109、自由磁体107、隧道势垒110、固定磁体112和SAF结构118。继续等离子体蚀刻工艺以图案化并形成底部电极101。等离子体蚀刻工艺使下面的电介质层302暴露出来。在一些实施例中，取决于蚀刻参数，存储器件300可以具有如虚线325所示的锥形侧壁。在说明性实施例中，存储器件300构成垂直磁隧道结(pMTJ)存储器件100或pMTJ存储器件300。
图5C示出了在形成与存储器件300相邻的电介质间隔体326之后的图5B中的结构的横截面图。在实施例中，电介质间隔体层沉积在存储器件300上并且沉积在电介质层302的最上表面上。在实施例中，在等离子体蚀刻工艺之后沉积电介质间隔体层而没有破坏真空，以防止pMTJ 104中的磁性层氧化。在实施例中，电介质间隔体层包括诸如但不限于氮化硅、碳掺杂的氮化硅或碳化硅等材料。在实施例中，电介质间隔体层包括不具有氧的绝缘体层，以最小化磁性层112、107和108的氧化。在实施例中，通过等离子体蚀刻工艺蚀刻电介质间隔体层，从而在存储器件300的侧壁上形成电介质间隔体326。
图6示出了系统600，该系统600包括连接到与晶体管601耦合的存储器件100的电源680。在实施例中，诸如存储器件300等存储器件包括与图1A-1E相关联地描述的在底部电极101上的pMTJ 104。
在实施例中，晶体管601具有源极区604、漏极区606和栅极602。晶体管601还包括在栅极602上方并且电耦合到栅极602的栅极接触部614、在源极区604上方并且电耦合到源极区604的源极接触部616、以及在漏极区606上方并且电耦合到漏极区606的漏极接触部618，如图6所示。存储器件100包括底部电极101、顶部电极120以及在底部电极101和底部电极101之间的pMTJ 104。pMTJ 104包括在底部电极101上方的固定磁体112、在固定磁体112上方的自由磁体结构106以及在固定磁体112和自由磁体结构106之间的隧道势垒110。自由磁体结构106包括在隧道势垒110上的第一自由磁体107、以及在第一自由磁体107上的第二自由磁体108，其中，自由磁体107的靠近与自由磁体108的界面的至少一部分包括过渡金属。在一些实施例中，过渡金属包括钨、铪、钽或钼中的至少一种。存储器件100还包括在顶部电极120和自由磁体结构106之间的覆盖部114。在说明性实施例中，存储器件100还包括在底部电极101上方的SAF结构118。
在说明性实施例中，存储器件100与晶体管601的漏极接触部618电耦合。MTJ接触部628在MTJ 104的顶部电极120上并且与顶部电极120电耦合。
在实施例中，下面的衬底611代表用于制造集成电路的表面。合适的衬底611包括诸如单晶硅、多晶硅和绝缘体上硅(SOI)等材料、以及由其他半导体材料形成的衬底。在一些实施例中，衬底611与衬底150相同或基本相同。衬底611还可以包括半导体材料、金属、电介质、掺杂剂和通常在半导体衬底中发现的其他材料。
在实施例中，与衬底611相关联的存取晶体管601是在衬底611上制造的金属氧化物半导体场效应晶体管(MOSFET或简称MOS晶体管)。在本发明的各种实施方式中，存取晶体管601可以是平面晶体管、非平面晶体管或两者的组合。非平面晶体管包括诸如双栅极晶体管和三栅极晶体管等FinFET晶体管、以及诸如纳米带和纳米线晶体管等环绕栅或全环栅晶体管。
在实施例中，衬底611的晶体管601包括栅极602。在一些实施例中，栅极602包括至少两个层：栅极电介质层602A和栅电极602B。栅极电介质层602A可以包括一层或由层构成的叠层。一个或多个层可以包括氧化硅、二氧化硅(SiO2)和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌等元素。可以在栅极电介质层中使用的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。在一些实施例中，在使用高k材料时，可以在栅极电介质层602A上执行退火工艺，以改善其品质。
衬底611的存取晶体管601的栅电极602B形成在栅极电介质层602A上，并且根据晶体管是PMOS还是NMOS晶体管，栅电极602B可以由至少一种p型功函数金属或n型功函数金属组成。在一些实施方式中，栅电极602B可以由两个或多个金属层的叠层组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。
对于PMOS晶体管，可用于栅电极602B的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)。P型金属层将能够形成具有介于约4.6eV和约5.2eV之间的功函数的PMOS栅电极。对于NMOS晶体管，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。N型金属层将能够形成具有在约3.6eV和约4.2eV之间的功函数的NMOS栅电极。
在一些实施方式中，栅电极可以由“U”形结构组成，所述“U”形结构包括基本平行于衬底表面的底部部分和基本上垂直于衬底顶表面的两个侧壁部分。在另一实施方式中，形成栅电极602B的金属层中的至少一个可以简单地是基本平行于衬底顶表面的平面层，并且不包括基本垂直于衬底顶表面的侧壁部分。在本发明的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极602B可以由一个或多个U形金属层组成，所述U形金属层形成在一个或多个平面非U形层的顶部上。
在本发明的一些实施方式中，一对侧壁间隔体610位于栅极602的相对侧上，该对侧壁间隔体610支撑栅极叠层。侧壁间隔体610可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅、以及氮氧化硅等材料形成。用于形成侧壁间隔体的工艺包括沉积和蚀刻工艺操作。在可替换的实施方式中，可以使用多对间隔体，例如，两对、三对或四对侧壁间隔体可以形成在栅极叠层的相对侧上。如本领域所公知的，源极区604和漏极区606在衬底内形成为与每个MOS晶体管的栅极叠层相邻。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极区604和漏极区606。在前一工艺中，可以将诸如硼、铝、锑、磷或砷等掺杂剂离子注入到衬底中以形成源极区604和漏极区606。激活掺杂剂并使它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一工艺中，可以首先蚀刻衬底611以在源极区和漏极区的位置处形成凹槽。然后可以执行外延沉积工艺以用被用于制造源极区604和漏极区606的材料填充凹槽。在一些实施方式中，可以使用硅合金(例如硅锗或碳化硅)制造源极区604和漏极区606。在一些实施方式中，外延沉积的硅合金可以原位掺杂有掺杂剂，例如硼、砷或磷。在其他实施例中，可以使用一种或多种替代半导体材料(例如锗或III-V族材料或合金)形成源极区604和漏极区606。并且，在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成源极区604和漏极区606。在说明性实施例中，隔离部608与源极区604、漏极区606和衬底611的部分相邻。
在实施例中，电介质层620与源极接触部616、漏极接触部618和栅极接触部614相邻。在说明性实施例中，源极金属化结构624与源极接触部616耦合，并且栅极金属化结构626与栅极接触部614耦合。在所示实施例中，电介质层650与栅极金属化结构626、源极金属化结构624、存储器件100和MTJ接触部628相邻。
在实施例中，源极接触部616、漏极接触部618、栅极接触部614、栅极金属化结构626、源极金属化结构624和MTJ接触部628均包括多层叠层。在实施例中，多层叠层包括两个或更多个不同的金属层，例如Ti、Ru或Al层以及该金属层上的导电覆盖部。导电覆盖部可以包括诸如Co、W或Cu等材料。
隔离部608以及电介质层620和650可以包括具有足够的电介质强度以提供电隔离的任何材料，例如但不限于二氧化硅、氮化硅、氮氧化硅、碳掺杂的氮化物和碳掺杂的氧化物。
图7示出了根据本公开内容实施例的计算设备700。如图所示，计算设备700容纳主板702。主板702可以包括多个部件，包括但不限于处理器701和至少一个通信芯片705。处理器701物理且电气地耦合到主板702。在一些实施方式中，通信芯片705也物理且电气地耦合到主板702。在进一步的实施方式中，通信芯片705是处理器701的一部分。
取决于其应用，计算设备700可以包括其他部件，其可以或可以不物理且电气地耦合到主板702。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组706、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片705实现无线通信，以传输往来于计算设备700的数据。术语“无线”及其派生词可以用于描述可以通过非固态介质并借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片705可以实施多个无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.6族)、WiMAX(IEEE 802.6族)、IEEE 802.7、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被命名为3G、4G、5G及之后的任何其他无线协议。计算设备700可以包括多个通信芯片704和705。例如，第一通信芯片705可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片704可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备700的处理器701包括封装在处理器701内的集成电路管芯。在一些实施例中，处理器701的集成电路管芯包括一个或多个存储器件，例如根据本公开内容实施例的结合图1A、图1B、图1C、图1D和图1E描述的SOT存储器件100。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片705还包括封装在通信芯片705内的集成电路管芯。在另一实施例中，通信芯片704和705的集成电路管芯包括具有存储器单元的存储器阵列，存储器单元包括至少一个存储器件，例如包括MTJ 104的存储器件100。
在各种示例中，一个或多个通信芯片704和705也可以物理和/或电气地耦合到主板702。在进一步的实施方式中，通信芯片704可以是处理器701的一部分。取决于其应用，计算设备700可以包括其他部件，其可以或可以不物理且电气地耦合到主板702。这些其他部件可以包括但不限于如图所示的易失性存储器(例如，DRAM)707-708、非易失性存储器(例如ROM)710、图形CPU 712、闪存、全球定位系统(GPS)设备713、指南针714、芯片组706、天线716、功率放大器709、触摸屏控制器711、触摸屏显示器717、扬声器715、相机703和电池718、以及其他部件，例如数字信号处理器、加密处理器、音频编解码器、视频编解码器、加速度计、陀螺仪和大容量储存设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多用途盘(DVD)等等)等。在进一步的实施例中，容纳在计算设备700内并且上面所讨论的任何部件可以包含独立的集成电路存储器管芯，其包括存储器单元的一个或多个阵列，该存储器单元包括一个或多个存储器件，例如存储器件100，其包括根据本公开内容的实施例构建的在包括Ru和W的导电层上的pMT J104。
在各种实施方式中，计算设备700可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、汽车应用中的物联网设备、或数字视频记录器。在进一步的实施方式中，计算设备700可以是处理数据的任何其他电子设备。
图8示出了包括本公开内容的一个或多个实施例的集成电路(IC)结构800。集成电路(IC)结构800是用于将第一衬底802桥接到第二衬底804的居间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，集成电路(IC)结构800的用途是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，集成电路(IC)结构800可以将集成电路管芯耦合到随后可被耦合到第二衬底804的球栅阵列(BGA)807。在一些实施例中，第一衬底802和第二衬底804附接到集成电路(IC)结构800的相对侧。在其他实施例中，第一衬底802和第二衬底804附接到集成电路(IC)结构800的同一侧。并且，在进一步的实施例中，三个或更多个衬底通过集成电路(IC)结构800相互连接。
集成电路(IC)结构800可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺等聚合物材料形成。在进一步的实施方式中，集成电路(IC)结构可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。集成电路(IC)结构可以包括金属互连808和过孔810，包括但不限于穿硅过孔(TSV)810。集成电路(IC)结构800还可以包括嵌入式器件814，包括无源器件和有源器件。这样的器件包括但不限于与至少一个存储器件(例如存储器件100)耦合的电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、包括例如晶体管601(结合图6描述，图8中未示出)等晶体管的器件结构，在存储器件100中，自由磁体107的靠近与自由磁体108的界面的至少一部分包括过渡金属。集成电路(IC)结构800还可以包括嵌入式器件814，例如一个或多个电阻随机存取器件、传感器和静电放电(ESD)器件。也可以在集成电路(IC)结构800上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。根据本公开内容的实施例，本文公开的装置或工艺可以用于制造集成电路(IC)结构800。
因此，本公开内容的一个或多个实施例总体上涉及嵌入式微电子存储器的制造。微电子存储器可以是非易失性的，其中即使在没有供电时存储器也可以保留存储的信息。本公开内容的一个或多个实施例涉及垂直磁隧道结存储器件(例如pMTJ器件100和300)的制造。pMTJ器件100和300可以用于嵌入式非易失性存储器应用中。
因此，本公开内容的实施例包括磁存储器件及其形成方法。
在第一示例中，存储器件包括底部电极、顶部电极和底部电极与顶部电极之间的磁隧道结(MTJ)。MTJ包括：固定磁体；自由磁体结构，其包括第一自由磁体、与第一自由磁体相邻的第二自由磁体，其中，第一自由磁体的靠近与第二自由磁体的界面的至少一部分包括过渡金属；以及固定磁体和自由磁体结构之间的隧道势垒。
在第二示例中，对于任何第一示例，过渡金属包括钨、铪、钽或钼中的至少一种。
在第三示例中，对于第一至第二示例中的任何一个，存储器件还包括在第一自由磁体和第二自由磁体之间的耦合层，其中，耦合层是间断的，具有不大于0.1nm的厚度并且包括过渡金属。
在第四示例中，对于第一至第三示例中的任何一个，第一自由磁体的至少一部分在耦合层的至少一个间断中与第二自由磁体直接接触。
在第五示例中，对于第一至第四示例中的任何一个，第一自由磁体具有第一垂直磁各向异性，并且第二自由磁体具有第二垂直磁各向异性。
在第六示例中，对于任何第五示例，第一垂直磁各向异性大于第二垂直磁各向异性。
在第七示例中，对于第一至第六示例中的任何一个，第一自由磁体的厚度大于第二自由磁体的厚度，并且其中，自由磁体结构具有小于3nm的组合总厚度。
在第八示例中，对于第一至第七示例中的任何一个，第一自由磁体包括钴、铁和硼，并且第二自由磁体包括钴、铁和硼。
在第九示例中，对于第一至第八示例中的任何一个，存储器件还包括覆盖层，所述覆盖层包括在自由磁体结构和顶部电极之间的金属和氧，并且其中，覆盖层位于自由磁体结构的与隧道势垒相对的侧上。
在第十示例中，对于任何第九示例，覆盖层具有至少1.5nm的厚度。
在第十一示例中，一种制造存储器件的方法包括：形成底部电极层、在底部电极层上形成材料层叠体。形成材料层叠体包括：在底部电极层上方形成固定磁性层；在固定磁性层上形成隧道势垒层；在隧道势垒层上形成第一自由磁性层；在第一自由磁性层上形成耦合层，其中，耦合层包括过渡金属并且具有不大于0.1nm的厚度；在耦合层上形成第二自由磁性层；在材料层叠体上形成顶部电极；以及蚀刻材料层叠体以形成存储器件。
在第十二示例中，对于任何第十一示例，形成耦合层包括沉积钨、铪、钽或钼中的至少一种。
在第十三示例中，对于第十一至第十二示例中的任何一个，沉积耦合层包括溅射沉积耦合层。
在第十四示例中，对于任何第十三示例，溅射沉积耦合层将过渡金属与第一自由磁性层的至少上部中的组分混合。
在第十五示例中，对于任何第十三示例，溅射沉积0.1nm耦合层在耦合层中形成间断。
在第十六示例中，对于第十一至第十五示例中的任何一个，形成第二自由磁性层包括溅射沉积CoFeB。
在第十七示例中，对于任何第十六示例，溅射沉积将CoFeB与耦合层的过渡金属混合。
在第十八示例中，一种装置包括在衬底上方的晶体管。晶体管包括耦合到漏极的漏极接触部；耦合到源极的源极接触部；耦合到栅极的栅极接触部；以及与漏极接触部耦合的存储器件，其包括顶部电极、底部电极和在顶部电极和底部电极之间的磁隧道结(MTJ)。MTJ包括固定磁体；自由磁体结构，其包括第一自由磁体和与第一自由磁体相邻的第二自由磁体，其中，第一自由磁体的靠近与第二自由磁体的界面的至少一部分包括过渡金属；以及固定磁体和自由磁体结构之间的隧道势垒。
在第十九示例中，对于任何第十八示例，该装置还包括耦合到晶体管的电源。
在第二十示例中，对于第十八到第十九示例中的任何一个，固定磁体在漏极接触部上方，隧道势垒在固定磁体上方，并且自由磁体结构在隧道势垒上方。

Claims (20)

1.一种存储器件，包括：
底部电极；
顶部电极；以及
在所述底部电极与所述顶部电极之间的磁隧道结(MTJ)，所述MTJ包括：
固定磁体；
自由磁体结构，包括：
第一自由磁体；以及
与所述第一自由磁体相邻的第二自由磁体，其中，所述第一自由磁体的靠近与所述第二自由磁体的界面的至少一部分包括过渡金属；以及
在所述固定磁体和所述自由磁体结构之间的隧道势垒。
2.根据权利要求1所述的存储器件，其中，所述过渡金属包括钨、铪、钽或钼中的至少一种。
3.根据权利要求1所述的存储器件，还包括在所述第一自由磁体和所述第二自由磁体之间的耦合层，其中，所述耦合层是间断的，具有不大于0.1nm的厚度并且包括所述过渡金属。
4.根据权利要求1到3中的任一项所述的存储器件，其中，所述第一自由磁体的至少一部分在所述耦合层的至少一个间断中与所述第二自由磁体直接接触。
5.根据权利要求1所述的存储器件，其中，所述第一自由磁体具有第一垂直磁各向异性，并且所述第二自由磁体具有第二垂直磁各向异性。
6.根据权利要求5所述的存储器件，其中，所述第一垂直磁各向异性大于所述第二垂直磁各向异性。
7.根据权利要求1所述的存储器件，其中，所述第一自由磁体的厚度大于所述第二自由磁体的厚度，并且其中，所述自由磁体结构具有小于3nm的组合总厚度。
8.根据权利要求1所述的存储器件，其中，所述第一自由磁体包括钴、铁和硼，并且所述第二自由磁体包括钴、铁和硼。
9.根据权利要求1所述的存储器件，还包括在所述自由磁体结构和所述顶部电极之间的覆盖层，所述覆盖层包括金属和氧，并且其中，所述覆盖层位于所述自由磁体结构的与所述隧道势垒相对的侧上。
10.根据权利要求9所述的存储器件，其中，所述覆盖层具有至少1.5nm的厚度。
11.一种制造存储器件的方法，包括：
形成底部电极层；
在所述底部电极层上形成材料层叠体，所述形成包括：
在所述底部电极层上方形成固定磁性层；
在所述固定磁性层上形成隧道势垒层；
在所述隧道势垒层上形成第一自由磁性层；
在所述第一自由磁性层上形成耦合层，其中，所述耦合层包括过渡金属并且具有不大于0.1nm的厚度；以及
在所述耦合层上形成第二自由磁性层；
在所述材料层叠体上形成顶部电极；以及
蚀刻所述材料层叠体以形成存储器件。
12.根据权利要求11所述的方法，其中，形成所述耦合层包括沉积钨、铪、钽或钼中的至少一种。
13.根据权利要求11所述的方法，其中，沉积所述耦合层包括溅射沉积所述耦合层。
14.根据权利要求13所述的方法，其中，溅射沉积所述耦合层将所述过渡金属与所述第一自由磁性层的至少上部中的组分混合。
15.根据权利要求13所述的方法，其中，溅射沉积0.1nm耦合层在所述耦合层中形成间断。
16.根据权利要求11所述的方法，其中，形成所述第二自由磁性层包括溅射沉积CoFeB。
17.根据权利要求16所述的方法，其中，溅射沉积将所述CoFeB与耦合层的所述过渡金属混合。
18.一种装置，包括：
在衬底上方的晶体管，所述晶体管包括：
耦合到漏极的漏极接触部；
耦合到源极的源极接触部；
耦合到栅极的栅极接触部；
与所述漏极接触部耦合的存储器件，包括：
顶部电极；
底部电极；
在所述顶部电极和所述底部电极之间的磁隧道结(MTJ)，所述MTJ包括：
固定磁体；
自由磁体结构，包括：
第一自由磁体；以及
与所述第一自由磁体相邻的第二自由磁体，其中，所述第一自由磁体的靠近与所述第二自由磁体的界面的至少一部分包括过渡金属；以及
在所述固定磁体和所述自由磁体结构之间的隧道势垒。
19.根据权利要求18所述的装置，还包括耦合到所述晶体管的电源。
20.根据权利要求18所述的装置，其中，所述固定磁体在所述漏极接触部上方，所述隧道势垒在所述固定磁体上方，并且所述自由磁体结构在所述隧道势垒上方。
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