DE112018000710T5 - Halbleiterbauelement und verfahren zur herstellung des halbleiterbauelements - Google Patents

Halbleiterbauelement und verfahren zur herstellung des halbleiterbauelements Download PDF

Info

Publication number
DE112018000710T5
DE112018000710T5 DE112018000710.3T DE112018000710T DE112018000710T5 DE 112018000710 T5 DE112018000710 T5 DE 112018000710T5 DE 112018000710 T DE112018000710 T DE 112018000710T DE 112018000710 T5 DE112018000710 T5 DE 112018000710T5
Authority
DE
Germany
Prior art keywords
substrate
semiconductor device
transistor
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112018000710.3T
Other languages
English (en)
Inventor
Takashi Yokoyama
Taku Umebayashi
Nobutoshi Fujii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of DE112018000710T5 publication Critical patent/DE112018000710T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

Ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Offenbarung ist mit Folgendem versehen: einem ersten Substrat, das ein darin ausgebildetes aktives Element aufweist; und einem zweiten Substrat, das mit dem ersten Substrat gestapelt ist und das mit dem ersten Substrat elektrisch verbunden ist, wobei das zweite Substrat einen ersten Transistor, der eine auf einer ersten Fläche davon ausgebildete Logikschaltung bildet, und ein auf einer zweiten Fläche davon, die eine Fläche auf der Rückseite der ersten Fläche ist, ausgebildetes nichtflüchtiges Speicherelement aufweist.

Description

  • Technisches Gebiet
  • Die vorliegende Offenbarung betrifft ein Halbleiterbauelement, das zum Beispiel ein ein magnetisches Material verwendendes nichtflüchtiges Speicherelement umfasst, und ein Verfahren zur Herstellung des Halbleiterbauelements.
  • Stand der Technik
  • Ein MTJ-Element (MTJ - Magnetic Tunnel Junction, magnetischer Tunnelübergang), bei dem es sich um ein ein magnetisches Material verwendendes nichtflüchtiges Speicherelement handelt, weist gegenüber Wärme einen geringen Widerstand auf. Dies kann aufgrund von Wärmebudget während eines Verdrahtungsbildungsprozesses möglicherweise zu einer Beeinträchtigung führen. Zur Abhilfe offenbart PTL 1 zum Beispiel ein Verfahren zur Herstellung eines Halbleiterbauelements durch Bilden des MTJ-Elements auf der Seite einer Rückseite eines Substrats nach Beendigung des Verdrahtungsbildungsprozesses.
  • Im Übrigen offenbart PTL 2 ein Halbleiterbauelement, das einen auf einer Logikschaltung laminierten Bildsensor enthält.
  • Liste bekannter Schriften
    • PTL 1: Ungeprüfte japanische Patentanmeldungsveröffentlichung Nr. 2014-220376
    • PTL 2: ungeprüfte japanische Patentanmeldungsveröffentlichung Nr. 2015-65407
  • Kurzfassung der Erfindung
  • Somit kann ein Halbleiterbauelement, das einen auf einem ein MTJ-Element enthaltendes Substrat laminierten Bildsensor enthält, zu einer Beeinträchtigung von Eigenschaften des MTJ-Elements aufgrund von Wärmebudget während eines Laminierungsprozesses des Bildsensors führen. Deshalb soll ein Verfahren zur Herstellung eines Halbleiterbauelements entwickelt werden, das die Verhinderung der Beeinträchtigung der Eigenschaften eines nichtflüchtigen Speicherelements, wie zum Beispiel des MTJ-Elements, gestattet.
  • Es ist wünschenswert, ein Halbleiterbauelement, das die Verhinderung einer Beeinträchtigung der Eigenschaften eines nichtflüchtigen Speicherelements gestattet, und ein Verfahren zur Herstellung des Halbleiterbauelements bereitzustellen.
  • Ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Offenbarung enthält Folgendes: ein erstes Substrat, das mit einem aktiven Element versehen ist; und ein zweites Substrat, das mit dem ersten Substrat laminiert ist und mit dem ersten Substrat elektrisch gekoppelt ist, wobei das zweite Substrat mit einem ersten Transistor, der eine Logikschaltung auf einer ersten Fläche bildet, und mit einem nichtflüchtigen Speicherelement auf einer der ersten Fläche gegenüberliegenden zweiten Fläche versehen ist.
  • Ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst Folgendes: Ausbilden eines aktiven Elements auf einem ersten Substrat; Ausbilden eines Transistors, der eine Logikschaltung bildet, auf einer ersten Fläche eines zweiten Substrats; elektrisches Miteinanderkoppeln des ersten Substrats und des zweiten Substrats; und Ausbilden eines nichtflüchtigen Speicherelements auf einer der ersten Fläche gegenüberliegenden zweiten Fläche des Substrats.
  • Bei dem Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Offenbarung und dem Verfahren zur Herstellung des Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung ist der erste Transistor, der die Logikschaltung bildet, auf der ersten Fläche des zweiten Substrats vorgesehen, und das nichtflüchtige Speicherelement ist auf der der ersten Fläche gegenüberliegenden zweiten Fläche vorgesehen. Dies ermöglicht die Bereitstellung des nichtflüchtigen Speicherelements zu einem gewünschten Zeitpunkt und somit die Reduzierung des auf das nichtflüchtige Speicherelement angewandten Wärmebudgets.
  • Gemäß dem Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Offenbarung und dem Verfahren zur Herstellung des Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Offenbarung ist der erste Transistor, der die Logikschaltung bildet, auf der ersten Fläche vorgesehen und ist das nichtflüchtige Speicherelement auf der der ersten Fläche gegenüberliegenden zweiten Fläche vorgesehen, wodurch ermöglicht wird, das nichtflüchtige Speicherelement zu einem gewünschten Zeitpunkt bereitzustellen. Dies ermöglicht die Reduzierung des auf das nichtflüchtige Speicherelement angewandten Wärmebudgets und somit die Verhinderung einer Beeinträchtigung von Eigenschaften des nichtflüchtigen Speicherelements.
  • Es sei darauf hingewiesen, dass Wirkungen der vorliegenden Offenbarung nicht auf die oben beschriebenen beschränkt sind und jegliche der unten beschriebenen Wirkungen sein können.
  • Figurenliste
    • [1] 1 ist eine schematische Ansicht eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Offenbarung.
    • [2] 2 ist eine Querschnittsansicht einer bestimmten Konfiguration des in 1 veranschaulichten Halbleiterbauelements.
    • [3] 3 ist eine erläuternde perspektivische Ansicht eines auf einem zweiten Substrat des in 2 veranschaulichten Halbleiterbauelements vorgesehenen Transistors.
    • [4] 4 ist eine Querschnittsansicht einer Konfiguration eines Speicherabschnitts eines in dem zweiten Substrat des in 2 veranschaulichten Halbleiterbauelements vorgesehenen Speicherelements.
    • [5A] 5A ist eine Querschnittsansicht, die ein Verfahren zur Herstellung des in 2 veranschaulichten Halbleiterbauelements beschreibt.
    • [5B] 5B ist eine Querschnittsansicht eines 5A folgenden Prozessschritts.
    • [5C] 5C ist eine Querschnittsansicht eines 5B folgenden Prozessschritts.
    • [5D] 5D ist eine Querschnittsansicht eines 5C folgenden Prozessschritts.
    • [5E] 5E ist eine Querschnittsansicht eines 5D folgenden Prozessschritts.
    • [6] 6 ist eine schematische Ansicht eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung.
    • [7] 7 ist eine Querschnittsansicht einer bestimmten Konfiguration des in 6 veranschaulichten Halbleiterbauelements.
    • [8] 8 ist eine Querschnittsansicht, die einen in einem dritten Substrat des in 7 veranschaulichten Halbleiterbauelements enthaltenen Transistor beschreibt.
    • [9] 9 ist eine Querschnittsansicht eines Halbleiterbauelements gemäß Modifikationsbeispiel 1 der vorliegenden Ausführungsform.
    • [10] 10 ist eine schematische Ansicht eines Halbleiterbauelements gemäß einer dritten Ausführungsform der vorliegenden Offenbarung.
    • [11] 11 ist eine Querschnittsansicht einer bestimmten Konfiguration des in 10 veranschaulichten Halbleiterbauelements.
    • [12] 12 ist eine schematische Ansicht eines Halbleiterbauelements gemäß Modifikationsbeispiel 2 der vorliegenden Offenbarung.
    • [13] 13 ist eine Querschnittsansicht einer bestimmten Konfiguration des in 12 veranschaulichten Halbleiterbauelements.
  • Durchführungsweisen der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die Zeichnungen ausführlich beschrieben. Die folgende Beschreibung richtet sich auf ein bestimmtes Beispiel der vorliegenden Offenbarung, und die vorliegende Offenbarung ist nicht auf die folgenden Ausführungsformen beschränkt. Des Weiteren ist die vorliegende Offenbarung nicht auf Positionen, Dimensionen, Dimensionierungsverhältnisse und andere Faktoren der in den Zeichnungen veranschaulichten Komponenten beschränkt. Es sei darauf hingewiesen, dass die Beschreibung in der folgenden Reihenfolge angeführt wird.
    1. 1. Erste Ausführungsform (Ein beispielhaftes Halbleiterbauelement, das ein erstes Substrat und ein zweites Substrat enthält, die zusammenlaminiert sind, wobei das erste Substrat einen Bildsensor aufweist und das zweite Substrat eine Logikschaltung auf einer Fläche S1 und ein nichtflüchtiges Speicherelement auf einer Fläche S2 enthält)
      • 1-1. Konfiguration des Halbleiterbauelements
      • 1-2. Verfahren zur Herstellung des Halbleiterbauelements
      • 1-3. Arbeitsweise und Wirkungen
    2. 2. Zweite Ausführungsform (Ein beispielhaftes Halbleiterbauelement, das drei zusammenlaminierte Substrate enthält)
    3. 3. Modifikationsbeispiel 1 (Ein Beispiel, in dem ferner eine vordere Elektrode auf der Fläche S2 des zweiten Substrats vorgesehen ist)
    4. 4. Dritte Ausführungsform (Ein beispielhaftes Halbleiterbauelement, das mit einer Schaltung versehen ist, die eine Kommunikationsfunktion auf dem ersten Substrat hat)
    5. 5. Modifikationsbeispiel 2 (Ein Beispiel, in dem ferner zusätzlich zu der die Kommunikationsfunktion aufweisenden Schaltung eine Antenne vorgesehen ist)
  • <Erste Ausführungsform>
  • Konfiguration des Halbleiterbauelements
  • 1 veranschaulicht eine schematische Konfiguration eines Halbleiterbauelements (Halbleiterbauelement 1) gemäß einer ersten Ausführungsform der vorliegenden Offenbarung. Das Halbleiterbauelement 1 enthält ein erstes Substrat 100 und ein zweites Substrat 200, die elektrisch miteinander gekoppelt und zusammenlaminiert sind. Das Halbleiterbauelement 1 ist zum Beispiel ein laminierter Bildsensor, in dem das erste Substrat 100 mit einem Pixelabschnitt 110 versehen ist und das zweite Substrat 200 mit einer Logikschaltung 210 und einem Speicherabschnitt 220 versehen ist. Bei der ersten Ausführungsform ist die Logikschaltung 210 auf einer Fläche (ersten Fläche, Fläche S1) des zweiten Substrats vorgesehen, die dem ersten Substrat 100 zugekehrt ist, und der Speicherabschnitt 220 ist auf einer Fläche (zweiten Fläche, Fläche S2) des zweiten Substrats 200 vorgesehen, die der dem ersten Substrat 100 zugekehrten Fläche gegenüberliegt.
  • Pixeleinheiten sind zweidimensional auf dem Pixelabschnitt 110 des ersten Substrats 110 angeordnet, in dem zum Beispiel ein Rückseitenbeleuchtungsabbildungselement (Abbildungselement 10, siehe 2), ein Transfertransistor, der durch fotoelektrische Umwandlung des Abbildungselements 10 erhaltene Ladungen zu einem FD-Abschnitt (FD - floating diffusion, floatende Diffusion) überträgt, ein Rücksetztransistor, der ein elektrisches Potenzial des FD-Abschnitts zurückgesetzt, ein Verstärkungstransistor, der ein dem elektrischen Potenzial des FD-Abschnitts entsprechendes Signal ausgibt, und dergleichen angeordnet sind. Das Abbildungselement 10 entspricht einem bestimmten Beispiel für ein aktives Element der vorliegenden Offenbarung.
  • Wie oben beschrieben wurde, ist das zweite Substrat 200 mit der Logikschaltung 210, wie zum Beispiel einer Logikschaltung, die den Betrieb des Abbildungselements 10 auf der Seite der Fläche S1 steuert, und einem nichtflüchtigen Speicherelement (Speicherelement 40), das den Speicherabschnitt 220 auf der Seite der Fläche S2 bildet, versehen. Es sei darauf hingewiesen, dass auf der Seite der Fläche S1 zusätzlich zu der Logikschaltung zum Beispiel eine Schaltung, die eine Bildverarbeitungsfunktion aufweist, eine ADC-Schaltung (ADC - Analog digital converter, Analog-Digital-Wandler), die einen von der auf dem Pixelabschnitt vorgesehenen Pixeleinheiten ausgegebenes analoges Signal in ein digitales Signal umwandelt und das digitale Signal ausgibt, und dergleichen vorgesehen sein kann.
  • 2 veranschaulicht ein Beispiel für eine bestimmte Querschnittkonfiguration des in 1 veranschaulichten Halbleiterbauelements. Bei dem Halbleiterbauelement 1 ist das erste Substrat 100 mit dem Abbildungselement 10 versehen, wie oben beschrieben wurde. Das Abbildungselement 10 weist eine Konfiguration auf, in der zum Beispiel eine Planarisierungsschicht 14, ein Farbfilter 15 und eine Mikrolinse 16 in dieser Reihenfolge auf einem Halbleitersubstrat 13, das eine(n) darin eingebettete(n) Fotodiode 13A und Transistor 13B aufweist, laminiert sind. Das erste Substrat 100 enthält eine Schutzschicht 17 auf der Mikrolinse 16 des Abbildungselements 10, und es ist ein Glassubstrat 18 auf der Schutzschicht 17 angeordnet. Des Weiteren enthält das erste Substrat 100 einen elektrisch leitenden Film 11, der zum Beispiel Cu enthält, in der untersten Schicht (einer dem zweiten Substrat 200 zugekehrten Fläche), und es ist eine Isolierschicht 12 um den elektrisch leitenden Film 11 herum vorgesehen.
  • Das zweite Substrat 200 enthält einen Transistor 20, der die Logikschaltung 210, wie zum Beispiel die Steuerschaltung, auf der Seite einer Fläche 21S1 eines Halbleitersubstrats 21 (der Seite der Fläche S1 des zweiten Substrats 200 in 1) bildet, das heißt zum Beispiel auf der Seite der dem ersten Substrat 100 zugekehrten Fläche. Der Transistor 20 ist zum Beispiel ein Transistor mit einer dreidimensionalen Struktur und ist beispielsweise ein Fin-FET-Transistor.
  • 3 veranschaulicht perspektivisch eine Konfiguration des Fin-FET-Transistors 20. Der Transistor 20 wird durch eine Finne 21A, einen Gate-Isolierfilm 23 und eine Gate-Elektrode 24 gebildet. Die Finne 21A enthält zum Beispiel Si und weist ein Source-Gebiet 21S und ein Drain-Gebiet 21D auf. Die Finne 21A ist tafelförmig ausgebildet, und mehrere Finnen 21A stehen auf dem Halbleitersubstrat 21, das zum Beispiel Si enthält. Insbesondere erstrecken sich die mehreren Finnen 21A jeweils zum Beispiel in einer x-Achsen-Richtung und sind in einer z-Achsen-Richtung parallel angeordnet. Auf dem Halbleitersubstrat 21 ist eine Isolierschicht 22 vorgesehen, die zum Beispiel durch SiO2 gebildet wird. Ein Teil der Finne 21A ist in der Isolierschicht 22 eingebettet. Der Gate-Isolierfilm 23 ist dazu vorgesehen, eine Seitenfläche und eine Oberseite der Finne 21A, die nicht von der Isolierschicht 23 bedeckt wird, zu schützen, und wird zum Beispiel durch HfSiO, HfSiON, TaO, TaON oder dergleichen gebildet. Die Gate-Elektrode 24 erstreckt sich somit in die z-Richtung, die die Erstreckungsrichtung der Finne 21A (x-Richtung) kreuzt, um die Finne 21A zu überspannen. Die Finne 21A ist an einem die Gate-Elektrode 24 kreuzenden Teil mit einem Kanalgebiet 21C versehen, und das Source-Gebiet 21S und das Drain-Gebiet 21D sind mit dem dazwischen angeordneten Kanalgebiet 21C versehen. Es sei darauf hingewiesen, dass die in 2 veranschaulichte Querschnittsstruktur des Transistors 20 einen Querschnitt entlang einer Linie I-I in 3 veranschaulicht.
  • Der Transistor 20 kann außer dem oben beschriebenen Fin-FET-Transistor ein Tri-Gate-Transistor, ein Nanodraht-Transistor (Nano-Wire-Transistor), ein FD-SOI-Transistor und ein T-FET sein. Es können außer Silicium (Si) ein anorganischer Halbleiter, wie zum Beispiel Germanium (Ge), oder ein Verbundhalbleiter, wie zum Beispiel ein III-V-Halbleiter und ein II-VI-Halbleiter, als ein Halbleitermaterial für die oben beschriebenen Transistoren, einschließlich des Fin-FET-Transistors, verwendet werden. Bestimmte Beispiele für den II-VI-Halbleiter beinhalten InGaAs, InGaSb, SiGe, GaAsSb, InAs, InSb, InGanZnO (IGZO), MoS2, WS2, Bornitrid und Silican-Germanen. Ein anderes Beispiel dafür beinhaltet einen Graphen verwendenden Graphentransistor. Des Weiteren kann der Transistor 20 ein Transistor sein, der die High-K/Metal-Gate-Technologie (Technologie mit Film mit hoher Dielektrizitätskonstante/Metall-Gate) einsetzt. Alternativ kann der Transistor 20 ein so genannter planarer Si-Transistor sein (siehe 8).
  • Auf dem Transistor 20 ist ein mehrschichtiger Verdrahtungsbildungsabschnitt 31 vorgesehen. Der mehrschichtige Verdrahtungsbildungsabschnitt 31 enthält zum Beispiel einen Zwischenschichtisolierfilm 33 und einen Zwischenschichtisolierfilm 34, die in dieser Reihenfolge von der näher am Transistor 20 liegenden Seite laminiert sind. Für jeden von dem Zwischenschichtisolierfilm 32, dem Zwischenschichtisolierfilm 33 und dem Zwischenschichtisolierfilm 34 ist eine Verdrahtungsleitung 31A vorgesehen. Die Verdrahtungsleitung 31A wird durch einen Metallfilm M1, einen Metallfilm M2 und einen Metallfilm M3, die für die Zwischenschichtisolierfilme 32, 33 bzw. 34 vorgesehen sind, und durch eine Durchkontaktierung V1 und eine Durchkontaktierung V2, die sie miteinander koppeln, gebildet. Die Durchkontaktierung V1 durchdringt den Zwischenschichtisolierfilm 32, um den Metallfilm M1 und den Metallfilm M2 miteinander zu koppeln. Die Durchkontaktierung V2 durchdringt den Zwischenschichtisolierfilm 33, um den Metallfilm M2 und den Metallfilm M3 miteinander zu koppeln. Der Metallfilm M1, der Metallfilm M2, der Metallfilm M3, die Durchkontaktierung V1 und die Durchkontaktierung V2 enthalten zum Beispiel Kupfer (Cu). Der Metallfilm M3 ist an der obersten Schicht des zweiten Substrats 200 (der dem ersten Substrat 100 zugekehrten Fläche) vorgesehen. Das erste Substrat 100 und das zweite Substrat 200 sind durch Verbindung des an der untersten Schicht des ersten Substrats 100 vorgesehenen elektrisch leitenden Films 11 und des Metallfilms M3 elektrisch miteinander gekoppelt. Es sei darauf hingewiesen, dass die Konfiguration des in 2 veranschaulichten mehrschichtigen Verdrahtungsbildungsabschnitts 31 beispielhaft ist und dies nicht einschränkend ist.
  • Das den Speicherabschnitt 220 konfigurierende Speicherelement 40 ist auf der Seite einer Fläche 21S2 des Halbleitersubstrats 21 (der Seite der Fläche S2 des zweiten Substrats 200 in 1) vorgesehen. Das Speicherelement 40 ist zum Beispiel ein MTJ-Element (MTJ - Magnetic Tunnel Junction, magnetischer Tunnelübergang). Das Speicherelement 40 weist eine Konfiguration auf, bei der zum Beispiel ein elektrisch leitender Film 41, ein Speicherabschnitt 42 und ein elektrisch leitender Film 43 (der auch als eine Bitleitung BL dient) in dieser Reihenfolge über eine Isolierschicht 35 laminiert sind. Es sei darauf hingewiesen, dass der elektrisch leitende Film 41 als eine untere Elektrode eingestellt ist und der elektrisch leitende Film 43 als eine obere Elektrode eingestellt ist. Der elektrisch leitende Film 41 ist zum Beispiel durch einen Kontaktstopfen P1 mit dem Source-Gebiet 21S oder dem Drain-Gebiet 21D des Transistors 20 gekoppelt. Der Kontaktstopfen P1 weist zum Beispiel eine Pyramidenstumpfform oder eine Kegelstumpfform auf, wobei sein belegter Bereich in diesem Beispiel von der Seite der Fläche S1 zu der Seite der Fläche S2 (zum Beispiel von einem unteren Ende zu einem oberen Ende) zunimmt. Um das Speicherelement 40 herum ist eine Isolierschicht 36 vorgesehen. Die Isolierschicht 35 wird zum Beispiel durch einen High-K-Film (Film mit hoher Dielektrizitätskonstante) gebildet, der Niedertemperaturbildung gestattet, das heißt Hafniumoxid (Hf-Oxid), Aluminiumoxid (Al2O3), Rutheniumoxid (Ru-Oxid), Tantaloxid (Ta-Oxid), ein Aluminium (Al), Ta, Ruthenium (Ru) oder Hf und Si enthaltendes Oxid, ein Al, Ru, Ta oder Hf und Si enthaltendes Nitrid, ein Al, Ru, Ta oder Hf und Si oder dergleichen enthaltendes Oxinitrid. Die Isolierschicht 36 wird zum Beispiel durch SiO2 oder einen Low-K-Film (Film mit niedriger Dielektrizitätskonstante) gebildet.
  • Der Speicherabschnitt 42 ist vorzugsweise ein Speicherelement (STT-MTJ: Spin Transfer Torque-Magnetic Tunnel Junctions), das Informationen durch Umkehren einer Magnetisierungsrichtung einer Speicherschicht (Speicherschicht 42D, siehe 4), die später zu beschreiben ist, durch Spininjektion speichert. Der STT-MTJ wird als ein vielversprechender nichtflüchtiger Speicher angesehen, der einen flüchtigen Speicher ersetzt, da der STT-MTJ schnell liest/schreibt.
  • Der elektrisch leitende Film 41 und der elektrisch leitende Film 43 werden jeweils zum Beispiel durch einen Film aus Metall, wie zum Beispiel Cu, Ti, W und Ru, gebildet. Der elektrisch leitende Film 41 und der elektrisch leitende Film 43 werden jeweils vorzugsweise durch einen anderen Metallfilm als ein Materialbestandteil einer Unterschicht 42A oder einer Deckschicht 42E, die später beschrieben wird, gebildet, das heißt enthalten hauptsächlich einen Cu-Film, einen Al-Film oder einen W-Film. Des Weiteren können der elektrisch leitende Film 41 und der elektrisch leitende Film 43 auch als ein Metallfilm (einschichtiger Film) oder ein laminierter Film, der Titan (Ti), TiN (Titannitrid), Ta, TaN (Tantalnitrid), Wolfram (W), Cu, Al oder dergleichen enthält, gebildet sein.
  • 4 veranschaulicht ein Beispiel für eine Konfiguration des Speicherabschnitts 42. Der Speicherabschnitt 42 weist eine Konfiguration auf, bei der zum Beispiel die Unterschicht 42A, eine Schicht 42B mit festgelegter Magnetisierung, eine Isolierschicht 42C, die Speicherschicht 42D und die Deckschicht 42E in dieser Reihenfolge von der Seite näher an dem elektrisch leitenden Film 41 laminiert sind. Das Speicherelement 40 weist nämlich eine Unterseitenstiftstruktur auf, die eine Schicht 42B mit festgelegter Magnetisierung, die Isolierschicht 42C und die Speicherschicht 42D in dieser Reihenfolge von unten nach oben in einer Laminierungsrichtung enthält. In dem Speicherelement 40 werden durch Ändern der Ausrichtung der Magnetisierung M42D der Speicherschicht 42D mit uniaxialer Anisotropie Informationen gespeichert, und „0“ oder „1“ der Informationen wird durch einen relativen Winkel (parallel oder antiparallel) zwischen der Magnetisierung M42D der Speicherschicht 42D und der Magnetisierung M42B der Schicht 42B mit festgelegter Magnetisierung definiert.
  • Die Unterschicht 42A und die Deckschicht 42E werden jeweils durch einen Metallfilm (einschichtigen Film) oder einen Ta, Ru oder dergleichen enthaltenden laminierten Film gebildet.
  • Die Schicht 42B mit festgelegter Magnetisierung ist eine Referenzschicht, die als eine Referenz von Speicherinformationen (Magnetisierungsrichtung) der Speicherschicht 42D wirkt, und wird durch einen ferromagnetischen Körper mit einem magnetischen Moment, wobei eine Magnetisierungsrichtung M42B in einer senkrecht zu einer Filmoberfläche verlaufenden Richtung festgelegt ist, gebildet. Die Schicht 42B mit festgelegter Magnetisierung wird zum Beispiel durch Kobalt-Eisen-Bor (Co-Fe-B) gebildet.
  • Es ist nicht wünschenswert, dass die Magnetisierungsrichtung M42B der Schicht 42B mit festgelegter Magnetisierung durch Schreiben oder Lesen geändert wird; jedoch muss die Richtung nicht zwangsweise in eine bestimmte Richtung festgelegt werden. Ein Grund dafür ist, dass es ausreicht, weniger Bewegungsfreiheit in der Magnetisierungsrichtung M42B der Schicht 42B mit festgelegter Magnetisierung zu haben als in der Magnetisierungsrichtung M42D der Speicherschicht 42D. Es ist zum Beispiel ausreichend, wenn die Schicht 42B mit festgelegter Magnetisierung eine höhere Koerzitivfeldstärke, eine größere Magnetfilmdicke oder eine größere magnetische Dämpfungskonstante als die Speicherschicht 42D aufweist. Zum Festlegen der Magnetisierungsrichtung M42B kann zum Beispiel ein antiferromagnetischer Körper, wie zum Beispiel PtMn und IrMn, in Kontakt mit der Schicht 42B mit festgelegter Magnetisierung vorgesehen werden. Alternativ kann die Magnetisierungsrichtung M42B durch magnetisches Koppeln eines sich in Kontakt mit solch einem antiferromagnetischen Körper befindenden magnetischen Körpers mit der Schicht 42B mit festgelegter Magnetisierung durch einen nichtmagnetischen Körper, wie zum Beispiel Ru, indirekt festgelegt werden.
  • Die Isolierschicht 42C ist eine Zwischenschicht, die als eine Tunnelbarriereschicht (Tunnelisolierschicht) dient und wird beispielsweise durch Al2O3 oder Magnesiumoxid (MgO) gebildet. Unter anderem wird die Isolierschicht 42C vorzugsweise durch MgO gebildet. Dies ermöglicht eine Zunahme einer Änderungsrate eines magnetischen Widerstands (eines MR-Verhältnisses), um eine Spininjektionseffizienz zu verbessern und eine Stromdichte zum Umkehren der Magnetisierungsrichtung M42D der Speicherschicht 42D zu reduzieren.
  • Die Speicherschicht 42D wird durch den ferromagnetischen Körper mit einem magnetischen Moment gebildet, bei dem gestattet wird, dass sich die Magnetisierungsrichtung M42D zu der senkrecht zu der Filmoberfläche verlaufenden Richtung frei ändert. Die Speicherschicht 42D wird zum Beispiel durch Co-Fe-B gebildet.
  • Es sei darauf hingewiesen, dass die vorliegende Ausführungsform oben zwar unter Bezugnahme auf das MTJ-Element als das Speicherelement 40 beschrieben wurde, aber genauso gut irgendein anderes nichtflüchtiges Element verwendet werden kann. Beispiele für das von dem MTJ-Element verschiedene nichtflüchtige Element beinhalten ein Element mit variablem Widerstand, wie etwa beispielsweise einen ReRAM oder einen FLASH.
  • Des Weiteren kann die Fläche S1 des zweiten Substrats 200 zusätzlich zu der Steuerschaltung mit einer programmierbaren Schaltung versehen sein. Dies ermöglicht es, den Betrieb einer Abbildungsvorrichtung nach Bedarf zu ändern und zu automatisieren.
  • Verfahren zur Herstellung des Halbleiterbauelements
  • Das Halbleiterbauelement 1 der vorliegenden Ausführungsform kann zum Beispiel auf folgende Weise hergestellt werden. Die 5A bis 5B veranschaulichen ein Beispiel für das Verfahren zur Herstellung des Halbleiterbauelements 1 einer Prozessreihenfolge.
  • Wie in 5A veranschaulicht wird, werden zunächst der Transistor 20 und der mehrschichtige Verdrahtungsbildungsabschnitt 31, die die Logikschaltung bilden, in dem zweiten Substrat 200 ausgebildet. Anschließend werden das mit dem Abbildungselement 10 versehene getrennt ausgebildete erste Substrat 100 und das zweite Substrat 200 durch Miteinanderverbinden des an der untersten Schicht des ersten Substrats 100 vorgesehenen elektrisch leitenden Films 11 und des an der untersten Schicht des zweiten Substrats 200 vorgesehenen Metallfilms M3 laminiert. Wie in 5C veranschaulicht wird, werden als Nächstes der Farbfilter 15, die Mikrolinse 16 und die Schutzschicht 17 auf der Planarisierungsschicht 14 des Abbildungselements 10 des ersten Substrats 100 ausgebildet, und danach wird das Glassubstrat 18 an die Schutzschicht 17 geklebt.
  • Wie in 5D veranschaulicht wird, wird anschließend das gesamte Bauelement unter Verwendung des Glassubstrats 18 als ein Trägersubstrat umgedreht, und das Halbleitersubstrat 21 des zweiten Substrats 200 wird poliert, um das Bauelement dünner zu machen. Wie in 5E veranschaulicht wird, werden als Nächstes der Kontaktstopfen P1 und das Speicherelement 40 ausgebildet. Der Kontaktstopfen PD1 koppelt das Source-Gebiet 21S des Transistors 20 und das Speicherelement 40 zum Beispiel über die Isolierschicht 35 miteinander. Dies gestattet die Fertigstellung des in 2 veranschaulichten Halbleiterbauelements 1.
  • Arbeitsweise und Wirkungen
  • Das das magnetischen Material verwendende MTJ-Element wird als ein vielversprechender nichtflüchtiger Speicher angesehen, der einen flüchtigen Speicher ersetzt. Wie oben beschrieben wurde, weist das MTJ-Element jedoch einen geringen Widerstand gegenüber Wärme auf, dies kann möglicherweise aufgrund des Wärmebudgets während des Verdrahtungsbildungsprozesses zu einer Beeinträchtigung der Elementeigenschaften führen.
  • Es ist möglich, die Beeinträchtigung der Elementeigenschaften aufgrund des Wärmebudgets durch Ausbilden des MTJ-Elements nach Fertigstellung des Verdrahtungsprozesses zu vermeiden. Da das Halbleiterbauelement jedoch das aktive Element, wie zum Beispiel den Bildsensor, der auf der Logikschaltung laminiert ist, enthält, kann das MR-Verhältnis des MTF-Elements durch das Wärmebudget während des Laminierungsprozesses des Bildsensors möglicherweise beeinträchtigt werden.
  • Bei dem Halbleiterbauelement 1 der vorliegenden Ausführungsform wird unterdessen das Abbildungselement 10 (Pixelabschnitt 110) in dem ersten Substrat 100 vorgesehen, und die die Steuerschaltung des Abbildungselements 10 enthaltende Logikschaltung 210 und das Speicherelement 40 (Speicherabschnitt 230) werden in dem zweiten Substrat 200 vorgesehen. Insbesondere wird der die Logikschaltung 210 bildende Transistor 20 auf der Seite der Fläche S1 des zweiten Substrats 200 vorgesehen, und das Speicherelement 40 wird auf der Seite der Fläche S2 des zweiten Substrats 200 vorgesehen. Dies ermöglicht es, das Speicherelement 40 zu einem gegebenen Zeitpunkt auszubilden, das heißt insbesondere nach Ausbilden des Transistors 20 und des Abbildungselements 10 und Miteinanderverbinden des ersten Substrats 100 und des zweiten Substrats. Somit ist es möglich, das Wärmebudget für das Speicherelement 40 zu reduzieren.
  • Wie oben beschrieben wurde, wird das Abbildungselement 10 bei der vorliegenden Ausführungsform in dem ersten Substrat 100 vorgesehen, der die Logikschaltung 210 bildende Transistor 20 wird auf der Seite der Fläche S1 des zweiten Substrats 200 vorgesehen, und das Speicherelement 40 wird auf der der Fläche S2 gegenüberliegenden Seite der Fläche S2 vorgesehen. Dies ermöglicht es, das Speicherelement 40 nach dem Prozess des Ausbildens einer Verdrahtungsleitung, die den Transistor 20 enthält, und einem Prozess des Ausbildens des Abbildungselements 10 auszubilden, wodurch ermöglicht wird, das Wärmebudget für das Speicherelement 40 zu reduzieren und die Beeinträchtigung der Elementeigenschaften zu verhindern.
  • Es sei darauf hingewiesen, dass die vorliegende Ausführungsform zwar unter Bezugnahme auf den Bildsensor (Abbildungselement 10) als ein Beispiel für das aktive Element beschrieben worden ist, dies aber nicht einschränkend ist; zum Beispiel können verschiedene Sensorfunktionen, wie zum Beispiel ein Temperatursensor, ein Schwerkraftsensor und ein Positionssensor, enthalten sein.
  • Als Nächstes werden die zweite und dritte Ausführungsform und die Modifikationsbeispiele 1 und 2 beschrieben. Es sei darauf hingewiesen, dass Komponenten, die jenen in dem Halbleiterbauelement 1 der oben beschriebenen ersten Ausführungsform entsprechen, mit den gleichen Bezugszahlen versehen werden.
  • Zweite Ausführungsform
  • 6 veranschaulicht eine schematische Konfiguration eines Halbleiterbauelements (Halbleiterbauelement 2) gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung. Das Halbleiterbauelement 2 ist ein laminierter Bildsensor und enthält das erste Substrat 100, das zweite Substrat 200 und ein drittes Substrat 300, die elektrisch miteinander gekoppelt und zusammenlaminiert sind. Das Halbleiterbauelement 2 weist eine Konfiguration auf, bei der das dritte Substrat 300 zwischen dem ersten Substrat 100 und dem zweiten Substrat 200 angeordnet ist. Bei dem Halbleiterbauelement 2 der vorliegenden Ausführungsform ist das Abbildungselement 10 ähnlich wie bei der ersten Ausführungsform in dem ersten Substrat 100 vorgesehen, und das Speicherelement 40 ist auf der Seite der Fläche S2 des zweiten Substrats 200 vorgesehen; von den den Bildsensor bildenden Schaltungen sind Schaltungen, die bezüglich einander verschiedene Versorgungsspannungen aufweisen, getrennt auf der Seite der Fläche S1 des zweiten Substrats 200 und auf dem dritten Substrat 300 vorgesehen. Von den in dem Halbleiterbauelement 2 vorgesehenen Schaltungen ist insbesondere eine Schaltung mit der niedrigsten Versorgungsspannung auf der Fläche S1 des zweiten Substrats 200 vorgesehen, und eine Schaltung mit der höchsten Versorgungsspannung ist auf dem dritten Substrat 300 vorgesehen.
  • Hier bedeutet eine Schaltung mit der niedrigsten Versorgungsspannung eine Schaltung, die einen Transistor mit der niedrigsten Ansteuerspannung enthält, und sie ist zum Beispiel die Logikschaltung 210. Der Transistor mit der niedrigsten Ansteuerspannung bedeutet einen Transistor, der unter Verwendung eines modernen Prozesses hergestellt ist, und ist zum Beispiel der in 3 veranschaulichte Fin-FET-Transistor, der Tri-Gate-Transistor, der Nanodraht-Transistor (Nano-Wire-Transistor), der FD-SOI-Transistor und der T-FET oder der Transistor, der den Film mit hoher Dielektrizitätskonstante/das Metall-Gate (High-K/Metall-Gate) einsetzt. Des Weiteren kann ein funktionaler Block, der eine Hochgeschwindigkeitssignalverarbeitung gestattet, auf der Fläche S1 des zweiten Substrats 200 vorgesehen sein.
  • Die Schaltung mit der höchsten Versorgungsspannung bedeutet eine Schaltung, die einen Transistor mit der höchsten Ansteuerspannung enthält; zum Beispiel sind eine analoge Schaltung, wie zum Beispiel ein ADC 310, eine Eingangs-/Ausgangsschaltung (E/A-Schaltung) 320, eine Schaltung zum Steuern des Betriebs des Abbildungselements 10 und dergleichen vorgesehen. In einem Fall, dass die den Speicherabschnitt 220 bildende Schaltung den Transistor mit der höchsten Ansteuerspannung enthält, kann des Weiteren zum Beispiel ein Schaltungsteil (NFS-Schaltung 330, NFS - nichtflüchtiger Speicher), der einen Transistor enthält, welcher mit der höchsten Spannung angesteuert wird, auf dem dritten Substrat 300 vorgesehen werden. Hier bedeutet der Transistor mit der höchsten Ansteuerspannung einen Transistor, der unter Verwendung des bestehenden Herstellungsprozesses hergestellt ist, und ist zum Beispiel der planare Si-Transistor.
  • 7 veranschaulicht ein Beispiel für eine bestimmte Querschnittskonfiguration des in 6 veranschaulichten Halbleiterbauelements 2. Das Halbleiterbauelement 2 enthält das bei der ersten Ausführungsform beschriebene erste Substrat 100. Bei der vorliegenden Ausführungsform ist das zweite Substrat 200 zum Beispiel mit der den Fin-FET-Transistor 20 enthaltenden Logikschaltung 210 versehen, und das dritte Substrat 300 ist mit dem einen Transistor (Transistor 60), der eine planare Si Struktur aufweist, enthaltenden ADC 310, der E/A-Schaltung 320 und dem NFS 330 versehen.
  • Das dritte Substrat 300 enthält zum Beispiel einen mehrschichtigen Verdrahtungsbildungsabschnitt 70 und einen Oberflächenverdrahtungsbildungsabschnitt 75, die in dieser Reihenfolge auf einer Fläche 50S2 eines Halbleitersubstrats 50 laminiert sind. Der planare Si-Transistor 60 ist in der Nähe der Fläche 50S2 des Halbleitersubstrats 50 vorgesehen, und auf der Seite der Fläche S1 des Halbleitersubstrats 50 ist ein elektrisch leitender Film 54 mit dazwischen angeordneten Isolierschichten 52 und 53 vorgesehen. Es sei darauf hingewiesen, dass 7 zwar ein Beispiel veranschaulicht, in dem drei Transistoren 60 vorgesehen sind, die Anzahl der auf dem Halbleitersubstrat 50 vorgesehenen Transistoren 60 aber nicht besonders eingeschränkt ist. Die Anzahl kann eins oder zwei oder mehr betragen. Des Weiteren kann ein anderer Transistor als der planare Si-Transistor vorgesehen sein.
  • Das Halbleitersubstrat 50 ist mit einem Elementseparationsfilm 51 versehen, der zum Beispiel durch STI (Shallow Trench Isolation, Flachgrabenisolation) ausgebildet wird. Der Elementseparationsfilm 51 ist ein Isolierfilm, der zum Beispiel einen Siliciumoxidfilm (SiO2) umfasst, und eine Fläche davon liegt zu der Fläche 50S2 des Halbleitersubstrats 50 frei.
  • Das Halbleitersubstrat 50 weist eine laminierte Struktur aus einer ersten Halbleiterschicht 50A (im Folgenden als eine Halbleiterschicht 50A bezeichnet) und einer zweiten Halbleiterschicht 50B (im Folgenden als eine Halbleiterschicht 50B bezeichnet) auf. Die Halbleiterschicht 50A weist eine Konfiguration auf, bei der ein Kanalgebiet, das einen Teil des Transistors 60 bildet, und ein Paar Diffusionsschichten 62 (später beschrieben) zum Beispiel auf monokristallinem Silicium ausgebildet sind. Die Halbleiterschicht 50B enthält zum Beispiel das monokristalline Silicium und weist eine Polarität auf, die von der der Halbleiterschicht 50A verschieden ist. Die Halbleiterschicht 50B ist dazu vorgesehen, die Halbleiterschicht 50A und den Elementseparationsfilm 51 zu bedecken.
  • Eine Fläche (eine Fläche auf der dem ersten Substrat 100 zugekehrten Seite) der Halbleiterschicht 50B ist mit der Isolierschicht 52 bedeckt. Die Halbleiterschicht 50B weist eine Öffnung 50K auf. Die Öffnung 50K ist mit der Isolierschicht 52 gefüllt. Ferner ist zum Beispiel ein Kontaktstopfen P2, der sich so erstreckt, dass er einen Kopplungsteil der Isolierschicht 52 und des Elementseparationsfilms 51 durchdringt, an dem Öffnungsteil 50K vorgesehen. Der Kontaktstopfen P2 wird durch Verwendung eines Imidmaterials ausgebildet, das zum Beispiel in erster Linie ein Metall mit niedrigem Widerstand, wie zum Beispiel Cu, W oder Al, enthält. Des Weiteren wird bevorzugt, dass eine Barrieremetallschicht, die Ti oder Ta allein oder eine Legierung davon enthält, um das Metall mit niedrigem Widerstand herum vorgesehen ist. Ein Umfang des Kontaktstopfens P2 ist mit dem Elementseparationsfilm 51 und der Isolierschicht 52 bedeckt und ist von dem Halbleitersubstrat 50 (der Halbleiterschicht 50A und der Halbleiterschicht 50B) elektrisch getrennt.
  • Der Transistor 60 ist der planare Si-Transistor und enthält zum Beispiel eine Gate-Elektrode 61 und das Paar Diffusionsschichten 62 (62S und 62D), die als ein Source-Gebiet und ein Drain-Gebiet dienen, wie in 8 veranschaulicht wird. Des Weiteren ist der auf dem Halbleitersubstrat 50 vorgesehene Transistor 60 mit einem Zwischenschichtisolierfilm 66 versehen und ist in einem Zwischenschichtisolierfilm 67 eingebettet.
  • Die Gate-Elektrode 61 ist auf der Fläche 50S2 des Halbleitersubstrats 50 vorgesehen. Ein Gate-Isolierfilm 63, der einen Siliciumoxidfilm oder dergleichen umfasst, ist zwischen der Gate-Elektrode 61 und dem Halbleitersubstrat 50 vorgesehen. Es sei darauf hingewiesen, dass die Dicke des Gate-Isolierfilms 63 größer als die des Transistors mit der dreidimensionalen Struktur, wie zum Beispiel des oben beschriebenen Fin-FETs, ist. Auf einer Seitenfläche der Gate-Elektrode 61 ist eine Seitenwand 64 vorgesehen, die zum Beispiel einen Laminatfilm aus einem Siliciumoxidfilm 64A und einem Siliciumnitridfilm 64B enthält.
  • Das Paar Diffusionsschichten 62 enthält Silicium, in dem Störstellen diffundiert sind, und bildet die Halbleiterschicht 50A. Insbesondere enthält das Paar Diffusionsschichten 62 eine Diffusionsschicht 62S, die dem Source-Gebiet entspricht, und eine Diffusionsschicht 62D, die dem Drain-Gebiet entspricht, und ist mit dem dazwischen angeordneten Kanalgebiet angeordnet. Das Kanalgebiet ist der Gate-Elektrode 61 in der Halbleiterschicht 50A zugekehrt. Teile der Diffusionsschichten 62 (72S, 72D) sind mit Silicidgebieten 65 (65S, 65D) versehen, die zum Beispiel Metallsilicid, wie beispielsweise Nickelsilicid (NiSi) oder Kobaltsilicid (CoSi) enthalten. Die Silicidgebiete 65 reduzieren Kontaktwiderstand zwischen jeder der später beschriebenen Verbindungen 68A bis 68C und der Diffusionsschichten 62. Das Silicidgebiet 65 weist eine Fläche auf, die zu der Fläche 50F2 des Halbleitersubstrats 50 freiliegt, während eine gegenüberliegende Fläche davon mit der Halbleiterschicht 50B bedeckt ist. Des Weiteren ist die Dicke jeder der Diffusionsschichten 62 und des Silicidgebiets 55 kleiner als die des Elementseparationsfilms 51.
  • Der Zwischenschichtisolierfilm 67 ist mit den Verbindungen 68A bis 68C versehen, die den Zwischenschichtisolierfilm 66 zusammen mit dem Zwischenschichtisolierfilm 67 durchdringen. Das Silicidgebiet 65D der Diffusionsschicht 72D, das als das Drain-Gebiet dient, und das Silicidgebiet 65S der Diffusionsschicht 62S, das als das Source-Gebiet dient, sind über die Verbindung 68B bzw. die Verbindung 68C mit einem Metallfilm M1' einer später beschriebenen Verdrahtungsleitung 70A gekoppelt. Der Kontaktstopfen P2 durchdringt die Zwischenschichtisolierfilme 66 und 67 und kontaktiert an einem unteren Ende davon den Metallfilm M1', der zum Beispiel eine Auswahlleitung SL bildet. Somit erstreckt sich der Kontaktstopfen P2 derart, dass er die Isolierschicht 52, den Elementseparationsfilm 51, den Zwischenschichtisolierfilm 66 sowie auch den Zwischenschichtisolierfilm 67 durchdringt.
  • Der mehrschichtige Verdrahtungsbildungsabschnitt 70 enthält zum Beispiel einen Zwischenschichtisolierfilm 71, einen Zwischenschichtisolierfilm 72, einen Zwischenschichtisolierfilm 73 und einen Zwischenschichtisolierfilm 74, die von der näher am Transistor 60 liegenden Seite in der Reihenfolge laminiert sind. Die Verdrahtungsleitung 70A ist jeweils für den Zwischenschichtisolierfilm 71, den Zwischenschichtisolierfilm 72, den Zwischenschichtisolierfilm 73 sowie den Zwischenschichtisolierfilm 74 vorgesehen. Die Verdrahtungsleitung 70A wird durch den Metallfilm M1', einen Metallfilm M2', einen Metallfilm M3', einen Metallfilm M4' und einen Metallfilm M5 sowie Durchkontaktierungen V1', V2', V3', V4' und V5', die sie miteinander koppeln, gebildet. Hier sind der Metallfilm M1', der Metallfilm M2', der Metallfilm M3' und der Metallfilm M4' und der Metallfilm M5 in dem Zwischenschichtisolierfilm 71, dem Zwischenschichtisolierfilm 72, dem Zwischenschichtisolierfilm 73 bzw. dem Zwischenschichtisolierfilm 74 eingebettet. Des Weiteren sind der Metallfilm M1' und der Metallfilm M2' durch die Durchkontaktierung V', die den Isolierschichtfilm 71 durchdringt, gekoppelt. Analog dazu sind der Metallfilm M2' und der Metallfilm M3' durch die Durchkontaktierung V2', die den Zwischenschichtisolierfilm 72 durchdringt, gekoppelt. Der Metallfilm 3' und der Metallfilm M4' sind durch die Durchkontaktierung V3', die den Zwischenschichtisolierfilm 73 durchdringt, gekoppelt. Der Metallfilm 4' und der Metallfilm M5' sind durch die Durchkontaktierung V4', die den Zwischenschichtisolierfilm 74 durchdringt, gekoppelt. Wie oben beschrieben wurde, ist die Verdrahtungsleitung 70A durch die Verbindung 68B und die Verbindung 68C, die mit dem Metallfilm M1' in Kontakt sind, mit den Diffusionsschichten 62, die als das Drain-Gebiet bzw. das Source-Gebiet des Transistors 60 dienen, gekoppelt. Es sei darauf hingewiesen, dass die in 7 veranschaulichte Konfiguration des mehrschichtigen Verdrahtungsbildungsabschnitts 70 beispielhaft ist, und dies nicht einschränkend ist.
  • Auf dem mehrschichtigen Verdrahtungsbildungsabschnitt 70 ist der mit dem zweiten Substrat 200 zu verbindende Oberflächenverdrahtungsabschnitt 75 vorgesehen. In dem Oberflächenverdrahtungsbildungsabschnitt 75 ist ein beispielsweise Cu enthaltender Metallfilm 77 in einer Fläche einer Isolierschicht 76 eingebettet, und die Fläche des Metallfilms 77 liegt zu der Isolierschicht 76 frei. Das zweite Substrat 200 und das dritte Substrat 300 werden durch Miteinanderverbinden des Metallfilms 77 und des Metallfilms M3 des zweiten Substrats 200 gekoppelt. Der Metallfilm 77 wird über die Durchkontaktierung V5', die die Isolierschicht 76 durchdringt, mit dem Metallfilm M5' des mehrschichtigen Verdrahtungsbildungsabschnitts 70 gekoppelt.
  • Auf einer Fläche 50S1 des Halbleitersubstrats 50 ist die Isolierschicht 52 vorgesehen. Die Isolierschicht 52 wird durch einen High-K-Film gebildet, der zum Beispiel eine Niedertemperaturbildung gestattet. Die Isolierschicht 53 ist auf der Isolierschicht 52 laminiert. Die Isolierschicht 53 wird durch einen Film aus einem Material (Low-K) mit einer bestimmten Dielektrizitätskonstanten, die zum Beispiel niedriger als die von SiO2 ist, gebildet. Beispiele für den High-K-Film, die Niedertemperaturbildung gestatten, beinhalten Hf-Oxid, Al2O3, Ru-Oxid, Ta-Oxid, ein Al, Ru, Ta oder Hf und Si enthaltendes Oxid, ein Al, Ru, Ta oder Hf und Si enthaltendes Nitrid, ein Al, Ru, Ta oder Hf und Si enthaltendes Oxinitrid und dergleichen. Der elektrisch leitende Film 54 ist auf der Seite des ersten Substrats 100 der Isolierschicht 53 vorgesehen, und eine Fläche des elektrisch leitenden Films 54 liegt frei. Der elektrisch leitende Film 54 ist mit einem oberen Ende des Kontaktstopfens P2 in Kontakt und ist auf der gegenüberliegenden Fläche mit dem elektrisch leitenden Film 11 verbunden. Der elektrisch leitende Film 11 ist an der untersten Schicht des ersten Substrats 100 vorgesehen. Dies gestattet, dass das erste Substrat 100 und das dritte Substrat 300 elektrisch miteinander gekoppelt werden.
  • Wie oben beschrieben wurde, sind bei dem Halbleiterbauelement 2 gemäß der vorliegenden Ausführungsform Schaltungen mit verschiedenen Versorgungsspannungen von mehreren Schaltungen, die die Abbildungsvorrichtung bilden, auf getrennten Substraten (dem zweiten Substrat 200 und dem dritten Substrat 300) getrennt vorgesehen. Insbesondere ist auf der Fläche S1 des zweiten Substrats 200 eine Schaltung vorgesehen, die wie bei der Logikschaltung 210 einen Transistor mit der niedrigsten Ansteuerspannung enthält, und auf dem dritten Substrat 300 ist eine Schaltung vorgesehen, die einen Transistor mit der höchsten Ansteuerspannung enthält.
  • Dadurch wird neben den Wirkungen der oben beschriebenen ersten Ausführungsform eine Wirkung erzielt, die es ermöglicht, die Größe des Halbleiterbauelements zu reduzieren. Des Weiteren gestattet die Bereitstellung der Schaltungen mit verschiedenen Versorgungsspannungen auf getrennten Substraten, dass der Transistor (in diesem Beispiel der Transistor 20), der zum Beispiel den modernen Prozess verwendet, wie zum Beispiel bei der oben beschriebenen ersten Ausführungsform beschrieben, und der Transistor (in diesem Beispiel der Transistor 60), der den bestehenden Herstellungsprozess verwendet, auf verschiedenen Substraten vorgesehen sind. Dadurch wird der Herstellungsprozess vereinfacht, wodurch Wirkungen erzielt werden, die es ermöglichen, Herstellungskosten zu reduzieren und den Fertigungsertrag zu verbessern.
  • Modifikationsbeispiel 1
  • 9 veranschaulicht ein Beispiel für eine bestimmte Querschnittkonfiguration eines Halbleiterbauelements (Halbleiterbauelement 3) gemäß einem Modifikationsbeispiel (Modifikationsbeispiel 1) der zweiten Ausführungsform der vorliegenden Offenbarung. Das vorliegende Modifikationsbeispiel unterscheidet sich insofern von der oben beschriebenen zweiten Ausführungsform, als eine vordere Elektrode 80 auf der Seite der Fläche S2 des zweiten Substrats 200 vorgesehen ist.
  • Die vordere Elektrode 80 wird durch einen elektrisch leitenden Film 82 und einen Hügel 84 gebildet. Der elektrisch leitende Film 82 ist auf einer Rückseite (Fläche 21S2) des Halbleitersubstrats 21 mit den Isolierschichten 35 und 36 und einer Isolierschicht 81, die dazwischen angeordnet sind, vorgesehen. Die Isolierschicht 81 wird zum Beispiel durch einen SiO2-Film gebildet. Eine durch den SiO2-Film gebildet Isolierschicht 83 ist zum Beispiel um den elektrisch leitenden Film 82 herum vorgesehen. Der elektrisch leitende Film 82 weist eine Konfiguration auf, bei der zum Beispiel ein elektrisch leitender Film 82A, der Cu enthält, und ein elektrisch leitender Film 82B, der Al enthält, in dieser Reihenfolge laminiert sind. Die vordere Elektrode 80 ist durch einen Kontaktstopfen P3 mit einer Verdrahtungsleitung 24A elektrisch gekoppelt. Der Kontaktstopfen P3 durchdringt zum Beispiel das Halbleitersubstrat 21 und die Isolierschichten 22, 35, 36 und 81. Die Verdrahtungsleitung 44A ist zum Beispiel durch einen Isolierfilm 85 von der Gate-Elektrode 24 getrennt. Es sei darauf hingewiesen, dass ein Umfang des Kontaktstopfens P3 vorzugsweise mit dem Isolierfilm bedeckt ist, wie in 9 veranschaulicht wird.
  • Dies ermöglicht es, an beliebiger Stelle einen Elektrodenauslassport zu bilden, selbst wenn das Speicherelement 40 auf der Seite der Fläche S2 des zweiten Substrats 200 vorgesehen ist.
  • Es sei darauf hingewiesen, dass die vordere Elektrode 80 vorzugsweise bei einer Temperatur zum Bilden des Speicherelements 40 oder darunter ausgebildet wird, da die vordere Elektrode 80 nach Ausbilden des Speicherelements 40 gebildet wird. Des Weiteren kann die vordere Elektrode 80 dadurch ausgebildet werden, dass zum Beispiel der zu der Elektrode werdende Metallfilm nicht nur auf der Seite der Fläche 21S1 des Halbleitersubstrats 21 freigelegt wird, sondern auch auf einer Seitenfläche des zweiten Substrats 200.
  • Dritte Ausführungsform
  • 10 veranschaulicht eine schematische Konfiguration eines Halbleiterbauelements (Halbleiterbauelement 4) gemäß der dritten Ausführungsform der vorliegenden Offenbarung. Das Halbleiterbauelement 4 ist als anderes Beispiel für das aktive Element mit einer Kommunikationsplattform, die auf verschiedene Frequenzbänder, die zum Beispiel von Nahfeld bis Fernfeld reichen, angewendet wird, montiert. Ein erstes Substrat 400 enthält zum Beispiel eine analoge Schaltung 402, die die Kommunikationsplattform auf der Seite einer Fläche (Fläche S3) des ersten Substrats 400, die dem dritten Substrat 300 zugekehrt ist, bildet. Das zweite Substrat 200 und das dritte Substrat 300 weisen jeweils eine ähnliche Konfiguration wie die der oben beschriebenen zweiten Ausführungsform auf.
  • Wie in 10 veranschaulicht wird, enthält das erste Substrat 400 die analoge Schaltung 420, die die Kommunikationsplattform auf der dem dritten Substrat 300 zugekehrten Seite der Fläche S3 bildet. Bestimmte Beispiele für die analoge Schaltung 420 beinhalten zum Beispiel einen HF-Vorderendabschnitt, der einen Sende-Empfangs-Schalter und einen Leistungsverstärker enthält, und einen HF-IC-Abschnitt, der einen rauscharmen Verstärker und einen Sende-Empfangs-Mischer enthält.
  • Obgleich das erste Substrat 400 im Allgemeinen ein Siliciumsubstrat (Si-Substrat) als ein Kernsubstrat verwendet, wie bei der oben beschriebenen ersten Ausführungsform beschrieben wurde, gibt es Fälle, in denen teilweise ein Verbundhalbleitersubstrat verwendet wird. Zum Beispiel gibt es Fälle, in denen der oben beschriebene HF-Vorderendabschnitt und der HF-IC-Abschnitt an einem Galliumnitridsubstrat (GaN-Substrat) vorgesehen sind.
  • 11 veranschaulicht ein Beispiel für eine bestimmte Querschnittskonfiguration des in 10 veranschaulichten Halbleiterbauelements 4. Die vorliegende Ausführungsform wird unter Bezugnahme auf einen Fall der Verwendung eines GaN-Substrats 91 als das Halbleitersubstrat in dem ersten Substrat 400 beschrieben.
  • Das erste Substrat 400 ist zum Beispiel mit einem Transistor 90 auf einer Fläche 91S3 des GaN-Substrats 91 versehen. Der Transistor 90 ist zum Beispiel ein Transistor mit hoher Elektronenmobilität (High Electron Mobility Transistor; HEMT). Der HEMT ist ein Transistor, der auf einer Heteroübergangsschnittstelle, die einen heterogenen Halbleiter enthält, gebildetes zweidimensionales Elektronengas (Kanalgebiet 90C) mittels eines Feldeffekts steuert. Auf dem GaN-Substrat 91 ist zum Beispiel eine AlGaN-Schicht 93 (oder AlInN-Schicht) vorgesehen, die eine AlGaN/GaN-Heterostruktur bildet. Auf der AlGaN-Schicht 93 ist eine Gate-Elektrode 96 mit einem dazwischen angeordneten Gate-Isolierfilm 94 vorgesehen. Des Weiteren sind auf der AlGaN-Schicht 93 eine Source-Elektrode 96S und eine Drain-Elektrode 96D mit der dazwischen angeordneten Gate-Elektrode 96 vorgesehen. Die AlGaN-Schicht 93, die mit der Source-Elektrode 96S und der Drain-Elektrode 96D in Kontakt ist, sind jeweils mit einem n-Gebiet 93N versehen. Ein Elementseparationsfilm 95 ist neben dem Transistor 90 vorgesehen. Ein Zwischenschichtisolierfilm 97 ist um die Gate-Elektrode 96, die Source-Elektrode 96S und die Drain-Elektrode 96D herum vorgesehen. Auf dem Zwischenschichtisolierfilm 97 ist ein mehrschichtiger Verdrahtungsbildungsabschnitt vorgesehen, der einen Metallfilm M1" und einen Metallfilm M2" enthält, die in dieser Reihenfolge von der näher am Transistor 90 liegenden Seite laminiert sind. Der Metallfilm M1" und der Metallfilm M2" sind in einer Zwischenschichtisolierschicht 98 eingebettet, und der Metallfilm M1" und der Metallfilm M2" sind durch eine Durchkontaktierung V1" , die die Zwischenschichtisolierschicht 98 durchdringt, gekoppelt. Das erste Substrat 400 und das dritte Substrat 300 werden durch Miteinanderverbinden des Metallfilms M2" und des elektrisch leitenden Films 54 elektrisch gekoppelt. Auf der anderen Fläche (Fläche 91S4) des GaN-Substrat 91 befindet sich ein Si-Substrat 92 als ein Basissubstrat.
  • Auf diese Weise ist bei der vorliegenden Ausführungsform das erste Substrat 400, das eine Kommunikationsplattform enthält, auf dem mit dem Speicherelement 40 versehenen zweiten Substrat 200 laminiert. Des Weiteren ist auf der Seite der Fläche S2 des zweiten Substrats 200 das Speicherelement 40 vorgesehen. Dies gestattet die Bildung des Speicherelements 40 nach dem Verdrahtungsbildungsprozess des zweiten Substrats 200 und dem Bildungsprozess der Kommunikationsplattform, wodurch ermöglicht wird, dass Wärmebudget des Speicherelements 40 zu reduzieren und eine Beeinträchtigung der Elementeigenschaften zu verhindern.
  • Das heißt, unabhängig von der Art des aktiven Elements sind die Schaltung, die das Speicherelement 40 zusammen mit dem Transistor 20 enthält, und das aktive Element (zum Beispiel das Abbildungselement 10 und die Kommunikationsplattform) auf getrennten Substraten (dem ersten Substrat 100 (400) und dem zweiten Substrat 200) vorgesehen. Ferner sind die Schaltung, die den Transistor 20 enthält, und das Speicherelement 40 auf verschiedenen Flächen (der Fläche S1 und der Fläche S2) des Substrats (zweites Substrat 200) vorgesehen. Dies ermöglicht die Bereitstellung des Halbleiterbauelements mit reduzierten Elementeigenschaften des Speicherelements 40.
  • Es sei darauf hingewiesen, dass die vorliegende Ausführungsform zwar unter Bezugnahme auf ein Beispiel, in dem drei Substrate (das erste Substrat 400, das zweite Substrat 200 und das dritte Substrat 300) ähnlich wie bei der zweiten Ausführungsform laminiert sind, beschrieben worden ist, die Ausführungsform aber auch auf das Halbleiterbauelement angewandt werden kann, das durch zwei Substrate (das erste Substrat 400 und das zweite Substrat 200) wie bei der oben beschriebenen ersten Ausführungsform gebildet wird.
  • Modifikationsbeispiel 2
  • 12 veranschaulicht eine schematische Konfiguration eines Halbleiterbauelements (Halbleiterbauelement 5) gemäß einem Modifikationsbeispiel der dritten Ausführungsform der vorliegenden Offenbarung. 13 veranschaulicht ein Beispiel für eine bestimmte Querschnittskonfiguration des in 2 veranschaulichten Halbleiterbauelements 5. Bei dem vorliegenden Modifikationsbeispiel ist zum Beispiel eine Antenne 920 auf der der Fläche S3 des ersten Substrats 400 gegenüberliegenden Seite einer Fläche S4 vorgesehen. Des Weiteren ist zwischen dem auf der Seite der Fläche S3 des ersten Substrats 400 vorgesehenen Transistor 90 und der auf der Seite der Fläche S4 vorgesehenen Antenne 920 eine Abschirmungsstruktur (Abschirmungsstruktur 910) vorgesehen.
  • In dem vorliegenden Modifikationsbeispiel ist die Abschirmungsschicht 910 mit dazwischen angeordneter Isolierschicht 99A auf dem Si-Substrat 92 vorgesehen, das ein Basissubstrat der Fläche 91S4 des GaN-Substrats 91 ist. Die Antenne 920 ist mit dazwischen angeordneter Isolierschicht 99B auf der Abschirmungsschicht 910 angeordnet. Als ein Material der Abschirmungsschicht 910 wird bevorzugt, zum Beispiel ein magnetisches Material, das eine sehr geringe magnetische Anisotropie und eine hohe Anfangspermeabilität aufweist, zu verwenden; Beispiele dafür beinhalten ein Permalloy-Material. Eine Isolierschicht 99C ist um die Antenne 920 herum vorgesehen.
  • Die Antenne 920 ist zum Beispiel mittels des das GaN-Substrat 91 durchdringenden Kontaktstopfens, obgleich in 13 nicht veranschaulicht, mit dem Sende-Empfangs-Schalter, der zum Beispiel an dem HF-Vorderendabschnitt vorgesehen ist, elektrisch gekoppelt. Der HF-Vorderendabschnitt ist zum Beispiel auf der Seite der Fläche S3 des ersten Substrats 400 vorgesehen. Die Art der Antenne 920 ist nicht besonders eingeschränkt; Beispiele dafür beinhalten eine lineare Antenne oder eine Dipolantenne und eine Planarantenne, wie zum Beispiel eine Microstrip-Antenne, die einen zwischen Metallfilmen angeordneten Low-K-Film enthält.
  • Wie oben beschrieben wurde, ist die Antenne 920 in dem vorliegenden Modifikationsbeispiel auf der Fläche S4 des ersten Substrats 400 vorgesehen, wodurch ermöglicht wird, den HF-Vorderendabschnitt, der die auf der Fläche S3 vorgesehene Kommunikationsplattform bildet, und die Antenne 920 in dem kürzesten Abstand anzuordnen und sie miteinander zu koppeln. Dies ermöglicht es, eine gewünschte Signalverarbeitung durchzuführen, ohne die Signalstärke abzuschwächen.
  • Des Weiteren wird durch Bereitstellung der Antenne 920 auf einer anderen Fläche als die Flächen, auf denen verschiedene Schaltungen, wie zum Beispiel der HF-Vorderendabschnitt vorgesehen sind, die Gestaltungsfreiheit, wodurch die Bildung der Antenne 920 unter Verwendung einer geeigneten Filmdicke, Größe oder eines geeigneten Materials gestattet wird. Demgemäß ist es möglich, Elementeigenschaften der Antenne 920 zu verbessern.
  • Es sei darauf hingewiesen, dass zusätzlich zu der Antenne 920 ein Kondensator, eine Spule, ein Widerstand oder dergleichen auf der Seite der Fläche S4 des Substrats 400 vorgesehen sein können, wie in 12 veranschaulicht wird.
  • Obgleich die vorliegende Offenbarung oben unter Bezugnahme auf die ersten bis dritten Ausführungsformen und Modifikationsbeispiele 1 und 2 beschrieben worden ist, ist die vorliegende Offenbarung nicht auf die oben beschriebenen Ausführungsformen usw. beschränkt und kann auf verschiedenste Weisen modifiziert werden. Obgleich die oben beschriebenen Ausführungsformen usw. zum Beispiel unter Bezugnahme auf bestimmte Konfigurationen der Transistoren 20 und 60, des Speicherelements 40 und dergleichen beschrieben worden sind, ist es nicht erforderlich, alle der Komponenten bereitzustellen, und ferner können andere Komponenten bereitgestellt werden.
  • Obgleich die oben beschriebenen Ausführungsformen usw. unter Bezugnahme auf das Halbleiterbauelement, das zwei oder drei zusammenlaminierte Substrate enthält, beschrieben worden sind, können vier oder mehr Substrate laminiert werden.
  • Es sei darauf hingewiesen, dass die in der vorliegenden Beschreibung beschriebenen Wirkungen lediglich beispielhaft und nicht einschränkend sind und andere Wirkungen enthalten sein können.
  • Des Weiteren können das Halbleiterbauelement der vorliegenden Offenbarung und das Verfahren zur Herstellung des Halbleiterbauelements die folgenden Konfigurationen aufweisen.
    • (1) Ein Halbleiterbauelement, enthaltend:
      • ein erstes Substrat, das mit einem aktiven Element versehen ist; und
      • ein zweites Substrat, das mit dem ersten Substrat laminiert ist und mit dem ersten Substrat elektrisch gekoppelt ist,
      • wobei das zweite Substrat mit einem ersten Transistor, der eine Logikschaltung auf einer ersten Fläche bildet, und mit einem nichtflüchtigen Speicherelement auf einer der ersten Fläche gegenüberliegenden zweiten Fläche versehen ist.
    • (2) Das Halbleiterbauelement nach (1), wobei der erste Transistor auf einer Fläche des zweiten Substrats vorgesehen ist, die dem ersten Substrat zugekehrt ist, und das nichtflüchtige Speicherelement auf einer der dem ersten Substrat zugekehrten Fläche gegenüberliegenden Seite vorgesehen ist.
    • (3) Das Halbleiterbauelement nach (1) oder (2), ferner enthaltend ein drittes Substrat, das zwischen dem ersten Substrat und dem zweiten Substrat vorgesehen ist, wobei das dritte Substrat mit einem zweiten Transistor versehen ist, der mit einer Ansteuerspannung angesteuert wird, die höher als eine Ansteuerspannung des ersten Transistors ist.
    • (4) Das Halbleiterbauelement nach (3), wobei das dritte Substrat mit einer den zweiten Transistor enthaltenden analogen Schaltung versehen ist.
    • (5) Das Halbleiterbauelement nach einem von (1) bis (4), wobei das zweite Substrat mit einer vorderen Elektrode auf der zweiten Fläche versehen ist.
    • (6) Das Halbleiterbauelement nach einem von (1) bis (5), wobei das nichtflüchtige Speicherelement ein MTJ-Element((MTJ - Magnetic Tunnel Junction, magnetischer Tunnelübergang) enthält.
    • (7) Das Halbleiterbauelement nach einem von (1) bis (6), wobei das aktive Element ein Abbildungselement enthält.
    • (8) Das Halbleiterbauelement nach einem von (1) bis (7), wobei das aktive Element eine Schaltung mit einer Kommunikationsfunktion enthält.
    • (9) Das Halbleiterbauelement nach (8), wobei das erste Substrat die Schaltung mit der Kommunikationsfunktion auf einer dem zweiten Substrat zugekehrten Fläche enthält, und das erste Substrat mit einer Antenne auf einer der dritten Fläche gegenüberliegenden vierten Fläche versehen ist.
    • (10) Das Halbleiterbauelement nach (9), ferner enthaltend eine Abschirmungsstruktur, die zwischen der Schaltung mit der Kommunikationsfunktion und der Antenne vorgesehen ist.
    • (11) Das Halbleiterbauelement nach einem von (1) bis (10), wobei das erste Substrat ein Kernsubstrat enthält, und das Kernsubstrat ein Verbundhalbleitersubstrat enthält.
    • (12) Ein Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst:
      • Ausbilden eines aktiven Elements auf einem ersten Substrat;
      • Ausbilden eines Transistors, der eine Logikschaltung bildet, auf einer ersten Fläche eines zweiten Substrats;
      • elektrisches Miteinanderkoppeln des ersten Substrats und des zweiten Substrats; und
      • Ausbilden eines nichtflüchtigen Speicherelements auf einer der ersten Fläche gegenüberliegenden zweiten Fläche des Substrats.
    • (13) Das Verfahren zur Herstellung des Halbleiterbauelements nach (12), wobei das Verfahren ferner Folgendes umfasst:
      • Miteinanderverbinden des das aktive Element enthaltenden ersten Substrats und des mit dem Transistor versehenen zweiten Substrats, mit der ersten Fläche des zweiten Substrats als eine zugekehrte Fläche, und
      • danach Ausbilden des nichtflüchtigen Speicherelements auf der zweiten Fläche des zweiten Substrats.
    • (14) Das Verfahren zur Herstellung des Halbleiterbauelements nach (13), wobei das Verfahren ferner Ausbilden einer vorderen Elektrode auf der zweiten Fläche des zweiten Substrats mit einer dazwischen angeordneten Isolierschicht nach dem Ausbilden des nichtflüchtigen Speicherelements auf der zweiten Fläche umfasst.
    • (15) Das Verfahren zur Herstellung des Halbleiterbauelements nach (14), wobei das Ausbilden der vorderen Elektrode Ausbilden der vorderen Elektrode bei einer Temperatur zum Ausbilden des nichtflüchtigen Speicherelements oder darunter umfasst.
  • Diese Anmeldung beansprucht die Priorität der am 7. Februar 2017 beim japanischen Patentamt eingereichten japanischen Prioritätspatentanmeldung JP2017-020626 , deren gesamter Inhalt hiermit durch Bezugnahme mit aufgenommen ist.
  • Es sollte für den Fachmann auf der Hand liegen, dass verschiedene Modifikationen, Kombinationen, Unterkombinationen und Änderungen in Abhängigkeit von Designanforderungen und anderen Faktoren entstehen können, insofern sie im Schutzumfang der angehängten Ansprüche oder deren Äquivalent liegen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2017020626 [0079]

Claims (15)

  1. Halbleiterbauelement, umfassend: ein erstes Substrat, das mit einem aktiven Element versehen ist; und ein zweites Substrat, das mit dem ersten Substrat laminiert ist und mit dem ersten Substrat elektrisch gekoppelt ist, wobei das zweite Substrat mit einem ersten Transistor, der eine Logikschaltung auf einer ersten Fläche bildet, und mit einem nichtflüchtigen Speicherelement auf einer der ersten Fläche gegenüberliegenden zweiten Fläche versehen ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei der erste Transistor auf einer Fläche des zweiten Substrats vorgesehen ist, die dem ersten Substrat zugekehrt ist, und das nichtflüchtige Speicherelement auf einer der dem ersten Substrat zugekehrten Fläche gegenüberliegenden Seite vorgesehen ist.
  3. Halbleiterbauelement nach Anspruch 1, ferner umfassend ein drittes Substrat, das zwischen dem ersten Substrat und dem zweiten Substrat vorgesehen ist, wobei das dritte Substrat mit einem zweiten Transistor versehen ist, der mit einer Ansteuerspannung angesteuert wird, die höher als eine Ansteuerspannung des ersten Transistors ist.
  4. Halbleiterbauelement nach Anspruch 3, wobei das dritte Substrat mit einer den zweiten Transistor enthaltenden analogen Schaltung versehen ist.
  5. Halbleiterbauelement nach Anspruch 1, wobei das zweite Substrat mit einer vorderen Elektrode auf der zweiten Fläche versehen ist.
  6. Halbleiterbauelement Anspruch 1, wobei das nichtflüchtige Speicherelement ein MTJ-Element umfasst.
  7. Halbleiterbauelement nach Anspruch 1, wobei das aktive Element ein Abbildungselement umfasst.
  8. Halbleiterbauelement nach Anspruch 1, wobei das aktive Element eine Schaltung mit einer Kommunikationsfunktion umfasst.
  9. Halbleiterbauelement nach Anspruch 8, wobei das erste Substrat die Schaltung mit der Kommunikationsfunktion auf einer dem zweiten Substrat zugekehrten Fläche enthält, und das erste Substrat mit einer Antenne auf einer der dritten Fläche gegenüberliegenden vierten Fläche versehen ist.
  10. Halbleiterbauelement nach Anspruch 9, ferner umfassend eine Abschirmungsstruktur, die zwischen der Schaltung mit der Kommunikationsfunktion und der Antenne vorgesehen ist.
  11. Halbleiterbauelement nach Anspruch 1, wobei das erste Substrat ein Kernsubstrat enthält, und das Kernsubstrat ein Verbundhalbleitersubstrat umfasst.
  12. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren Folgendes umfasst: Ausbilden eines aktiven Elements auf einem ersten Substrat; Ausbilden eines Transistors, der eine Logikschaltung bildet, auf einer ersten Fläche eines zweiten Substrats; elektrisches Miteinanderkoppeln des ersten Substrats und des zweiten Substrats; und Ausbilden eines nichtflüchtigen Speicherelements auf einer der ersten Fläche gegenüberliegenden zweiten Fläche des Substrats.
  13. Verfahren zur Herstellung des Halbleiterbauelements nach Anspruch 12, wobei das Verfahren ferner Folgendes umfasst: Miteinanderverbinden des das aktive Element enthaltenden ersten Substrats und des mit dem Transistor versehenen zweiten Substrats, mit der ersten Fläche des zweiten Substrats als eine zugekehrte Fläche, und danach Ausbilden des nichtflüchtigen Speicherelements auf der zweiten Fläche des zweiten Substrats.
  14. Verfahren zur Herstellung des Halbleiterbauelements nach Anspruch 13, wobei das Verfahren ferner Ausbilden einer vorderen Elektrode auf der zweiten Fläche des zweiten Substrats mit einer dazwischen angeordneten Isolierschicht nach dem Ausbilden des nichtflüchtigen Speicherelements auf der zweiten Fläche umfasst.
  15. Verfahren zur Herstellung des Halbleiterbauelements nach Anspruch 14, wobei das Ausbilden der vorderen Elektrode Ausbilden der vorderen Elektrode bei einer Temperatur zum Ausbilden des nichtflüchtigen Speicherelements oder darunter umfasst.
DE112018000710.3T 2017-02-07 2018-01-11 Halbleiterbauelement und verfahren zur herstellung des halbleiterbauelements Pending DE112018000710T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017020626A JP2018129374A (ja) 2017-02-07 2017-02-07 半導体装置および半導体装置の製造方法
JP2017-020626 2017-02-07
PCT/JP2018/000408 WO2018146984A1 (ja) 2017-02-07 2018-01-11 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
DE112018000710T5 true DE112018000710T5 (de) 2019-11-14

Family

ID=63108189

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112018000710.3T Pending DE112018000710T5 (de) 2017-02-07 2018-01-11 Halbleiterbauelement und verfahren zur herstellung des halbleiterbauelements

Country Status (7)

Country Link
US (1) US20190363130A1 (de)
JP (1) JP2018129374A (de)
KR (1) KR102428101B1 (de)
CN (1) CN110235239B (de)
DE (1) DE112018000710T5 (de)
TW (1) TWI794203B (de)
WO (1) WO2018146984A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481648B1 (ko) * 2018-10-01 2022-12-29 삼성전자주식회사 반도체 장치
TWI832908B (zh) * 2018-10-17 2024-02-21 日商索尼半導體解決方案公司 固態攝像裝置及固態攝像裝置之製造方法、以及電子機器
TWI825178B (zh) 2018-10-29 2023-12-11 日商索尼半導體解決方案公司 攝像裝置
KR20200108618A (ko) * 2019-03-11 2020-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2020150177A (ja) * 2019-03-14 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法、並びに電子機器
TW202107722A (zh) * 2019-06-26 2021-02-16 日商索尼半導體解決方案公司 攝像裝置
WO2020262643A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
EP4015992A4 (de) * 2019-08-13 2022-10-12 Sony Semiconductor Solutions Corporation Messvorrichtung und entfernungsmessvorrichtung
KR20210055147A (ko) 2019-11-06 2021-05-17 삼성전자주식회사 이미지 센서 및 그 제조 방법
US20240012150A1 (en) * 2020-11-17 2024-01-11 Sony Semiconductor Solutions Corporation Light reception device and distance measuring device
EP4373124A1 (de) * 2021-07-13 2024-05-22 Kyocera Corporation Optisches halbleitermodul und probenbeobachtungsvorrichtung
US11735616B2 (en) * 2021-12-29 2023-08-22 Nanya Technology Corporation Optical semiconductor device with integrated dies

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2840493B2 (ja) * 1991-12-27 1998-12-24 株式会社日立製作所 一体型マイクロ波回路
US6686263B1 (en) * 2002-12-09 2004-02-03 Advanced Micro Devices, Inc. Selective formation of top memory electrode by electroless formation of conductive materials
US20040145026A1 (en) * 2003-01-29 2004-07-29 Chi-Kuang Sun Photonic transmitter
JP2004356537A (ja) * 2003-05-30 2004-12-16 Canon Inc 半導体装置及びその製造方法
JP2005072139A (ja) * 2003-08-21 2005-03-17 Sony Corp 磁気記憶装置及びその製造方法
KR100677816B1 (ko) * 2005-03-28 2007-02-02 산요덴키가부시키가이샤 능동 소자 및 스위치 회로 장치
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
JP2007103640A (ja) * 2005-10-04 2007-04-19 Sony Corp 不揮発性半導体メモリデバイス
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
JP6021762B2 (ja) * 2013-08-28 2016-11-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および製造方法、並びに、電子機器
JP6292049B2 (ja) * 2013-09-02 2018-03-14 ソニー株式会社 半導体装置およびその製造方法
JP2015050339A (ja) * 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
JP2015082564A (ja) * 2013-10-22 2015-04-27 ソニー株式会社 メモリセル構造、メモリ製造方法、メモリ装置
US10264199B2 (en) * 2014-07-15 2019-04-16 Brillnics Inc. Solid-state imaging device, method for producing solid-state imaging device, and electronic apparatus using photoelectric conversion elements
US10389961B2 (en) * 2015-04-09 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
US9806040B2 (en) * 2015-07-29 2017-10-31 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package

Also Published As

Publication number Publication date
CN110235239B (zh) 2023-12-12
TW201838096A (zh) 2018-10-16
CN110235239A (zh) 2019-09-13
TWI794203B (zh) 2023-03-01
US20190363130A1 (en) 2019-11-28
KR20190116272A (ko) 2019-10-14
JP2018129374A (ja) 2018-08-16
KR102428101B1 (ko) 2022-08-02
WO2018146984A1 (ja) 2018-08-16

Similar Documents

Publication Publication Date Title
DE112018000710T5 (de) Halbleiterbauelement und verfahren zur herstellung des halbleiterbauelements
DE112016003966T5 (de) Gestapelter Körper
DE112017006868T5 (de) Halbleitervorrichtung
DE102019121928A1 (de) Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung
DE112016006556T5 (de) Ansätze zum Einbetten von Spin-Hall-MTJ-Vorrichtungen in einen Logikprozessor und die daraus resultierenden Strukturen
DE112016007299T5 (de) Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
DE102014014234A1 (de) Hybridphasen-Feldeffekttransistor
DE102020133811A1 (de) Kanalentleerung für forksheet-transistoren
DE102020105127A1 (de) Source- oder drain-strukturen für germanium-n-kanalvorrichtungen
DE102020113776A1 (de) Depop unter verwendung zyklischer selektiver abstandhalter-ätzung
DE112017007860T5 (de) Ladungsfangschicht in dünnfilmtransistoren mit rückseitigem gate
DE112011105965T5 (de) Transistoren mit verformtem Kanalbereich unter Verwendung von Source- und Drain-Spannungserzeugern und System mit denselben
DE102019111079A1 (de) CMOS-kompatible Isolationsleckverbesserungen bei Galliumnitridtransistoren
DE102020107015A1 (de) Source- oder drain-strukturen mit vertikalen gräben
DE102020107566A1 (de) Interconnect- und Metallisierungsstrukturen für Logik- und Speichervorrichtungen und Fertigungsverfahren
DE102019132101A1 (de) Kontakt-über-aktivem-gate-strukturen mit leitfähigen gateabgriffenfür fortgeschrittene integrierte-schaltungsstruktur-herstellung
DE102020133282A1 (de) Nanodraht-transistoren und verfahren zur herstellung
DE102020113775A1 (de) Vorrichtung, umfassend Luft-Beabstanden von Gate-Abstandhaltern und anderen Dielektrika und Verfahren zur Bereitstellung einer solchen
DE102019114241A1 (de) Kanalstrukturen mit teilfinnen-dotierstoff-diffusionssperrschichten
DE102019114022A1 (de) Source- oder Drainstrukturen mit Kontaktätzstoppschicht
DE102021118318A1 (de) Halbleitervorrichtung und herstellungsverfahren dafür
DE112019001173T5 (de) Halbleiter und bildgebungseinheit
DE112016007550T5 (de) Amorphe oxid-halbleiter-speicherbauelemente
DE102020109732A1 (de) Dünnfilmtransistoren mit erhöhten source- und drain-kontakten und verfahren zum herstellen solcher
DE112018007144T5 (de) Seitenwand-Interconnect-Metallisierungsstrukturen für integrierte Schaltungsvorrichtungen

Legal Events

Date Code Title Description
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021823900

Ipc: H10B0099000000