DE102019121928A1 - Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung - Google Patents

Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung Download PDF

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Stephen Cea
Gilbert Dewey
Willy Rachmady
Roza Kotlyar
Rishabh Mehandru
Sean MA
Ehren Mannebach
Anh Phan
Cheng-Ying Huang
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Abstract

Eine Nanodrahttransistorstruktur umfasst eine erste Bauelementregion mit einem ersten Körper aus Halbleitermaterial mit einer ersten Querschnittsform. Eine zweite Bauelementregion umfasst einen zweiten Körper mit einer zweiten Querschnittsform, die sich von der ersten Querschnittsform unterscheidet. Der erste Bauelementabschnitt ist vertikal über oder unter dem zweiten Bauelementabschnitt, wobei sich die Körper horizontal zwischen einer Source und einem Drain erstrecken. Eine erste Gate-Struktur ist um den ersten Körper gewickelt und eine zweite Gate-Struktur ist um den zweiten Körper gewickelt. Unterschiede bei den Geometrien der Nanodrähte können verwendet werden, um die Performance in dem ersten Bauelementabschnitt unabhängig von dem zweiten Bauelementabschnitt zu optimieren.

Description

  • HINTERGRUND
  • Halbleiterbauelemente sind elektronische Komponenten, die die elektronischen Eigenschaften von Halbleitermaterialien, wie beispielsweise Silizium (Si), Germanium (Ge) und Galliumarsenid (GaAs) und Indiumphosphid (InP), ausnutzen. Ein Feldeffekttransistor (FET; Field Effect Transistor) ist ein Halbleiterbauelement, das drei Anschlüsse umfasst: ein Gate, eine Source und einen Drain. Ein FET verwendet ein durch das Gate angelegtes elektrisches Feld, um die elektrische Leitfähigkeit eines Kanals zu steuern, durch den Ladungsträger (z. B. Elektronen oder Löcher) zwischen der Source und dem Drain fließen. In Fällen, in denen die Ladungsträger Elektronen sind, wird der FET als n-Kanal-Bauelement bezeichnet, und in Fällen, in denen die Ladungsträger Löcher sind, wird der FET als p-Kanal-Bauelement bezeichnet. Einige FETs weisen einen vierten Anschluss auf, der als der Körper oder das Substrat bezeichnet wird, der verwendet wird, um den Transistor vorzuspannen (bias). Zusätzlich umfassen Metalloxid-Halbleiter-FETs (MOSFETs; Metal-Oxide-Semiconductor-FET) ein Gate-Dielektrikum zwischen dem Gate und dem Kanal. MOSFETs können auch als Metall-Isolator-Halbleiter-FETs (MISFETs; Metal-Insulator-Semiconductor FET) oder FETs mit einem isolierten Gate (IGFETs; insulated-gate FET) bekannt sein. Komplementäre MOS- (CMOS-) Strukturen verwenden eine Kombination aus p-Kanal-MOSFET- (PMOS-) und n-Kanal-MOSFET- (NMOS-) Bauelementen, um Logik-Gates und andere digitale Schaltungen zu implementieren.
  • Ein FinFET ist ein MOSFET-Transistor, der um einen dünnen Streifen aus Halbleitermaterial (allgemein als Finne bezeichnet) herum aufgebaut ist. Der leitfähige Kanal des FinFET-Bauelements liegt größtenteils auf den äußeren Abschnitten der Finne benachbart zu dem Gate-Dielektrikum vor. Insbesondere verläuft der Strom entlang/innerhalb beider Seitenwände der Finne (Seiten senkrecht zu der Substratoberfläche) sowie entlang der Oberseite der Finne (Seite parallel zu der Substratoberfläche). Da der leitfähige Kanal derartiger Konfigurationen drei unterschiedliche planare Regionen der Finne umfasst (z. B. Oberseite und zwei Seiten), wird ein derartiger FinFET-Entwurf manchmal als Tri-Gate-Transistor bezeichnet. Ein Nanodrahttransistor (manchmal als Gate-All-Around- (GAA-; Gate-um-alles-)) oder Nanoband-Transistor bezeichnet) ist ähnlich zu einem Finnen-basierten Transistor ausgebildet, aber anstatt dass eine gefinnte (finned) Kanalregion mit dem Gate mit drei Seiten der Finne in Kontakt ist, umgibt oder umkreist das Gate-Material im Allgemeinen jeden Nanodraht (somit Gate-All-Around). Ein Nanodraht-FET kann einen oder mehrere Nanodrähte aufweisen, die sich zwischen der Source und dem Drain erstrecken.
  • Figurenliste
    • 1A stellt eine Querschnittsansicht, die durch die Gate-Struktur einer Transistorstruktur mit einem oberen Bauelementabschnitt mit Nanodrähten einer ersten Querschnittsform und einem unteren Bauelementabschnitt mit Nanodrähten einer anderen zweiten Querschnittsform aufgenommen wurde, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1B stellt eine Querschnittsansicht der Transistorstruktur von 1A, die durch den Kanal von drei Bauelementen aufgenommen wurde und die unterschiedlichen Querschnittsformen der Nanodrähte zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2A stellt eine Querschnittsansicht, die durch die Gate-Struktur einer Transistorstruktur mit einem oberen Bauelementabschnitt mit Nanodrähten einer ersten Querschnittsform und einem unteren Bauelementabschnitt mit Nanodrähten einer anderen zweiten Querschnittsform aufgenommen wurde, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2B stellt eine Querschnittsansicht der Transistorstruktur von 2A dar, die durch den Kanal von drei Bauelementen aufgenommen wurde, und die unterschiedliche Querschnittsformen der Nanodrähte sowie eine unterschiedliche vertikale Beabstandung zwischen Nanodrähten in jedem Bauelementabschnitt zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3A stellt eine Querschnittsansicht, die durch die Gate-Struktur einer Transistorstruktur mit einem oberen Bauelementabschnitt mit Nanodrähten einer ersten Querschnittsform und einem unteren Bauelementabschnitt mit Nanodrähten einer anderen zweiten Querschnittsform aufgenommen wurde, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung, dar.
    • 3B stellt eine Querschnittsansicht der Transistorstruktur von 3A, die über den Kanal von drei Bauelementen aufgenommen wurde und die unterschiedlichen Querschnittsformen der Nanodrähte sowie einen Hohlraum zwischen Nanodrähten in dem oberen Bauelementabschnitt zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 4A stellt eine Querschnittsansicht, die durch die Gate-Struktur einer Transistorstruktur mit Nanodrähten in dem oberen und unteren Bauelementabschnitt mit unterschiedlichen Querschnittsformen aufgenommen wurde und wobei das Arbeitsfunktionsmaterial in dem oberen Bauelementabschnitt zwischen den Nanodrähten durchgehend ist, gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 4B stellt eine Querschnittsansicht der Transistorstruktur von 4A, die über den Kanal von drei Bauelementen aufgenommen wurde und die unterschiedliche Querschnittsformen der Nanodrähte sowie eine unterschiedliche Anwendung der Arbeitsfunktionsschicht zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5 ist eine perspektivische Schnittansicht, die einen Abschnitt einer beispielhaften Transistorstruktur zeigt, mit einem oberen Bauelementabschnitt mit Nanodrähten mit einer vertikal verlängerten Querschnittsform und einem unteren Bauelementabschnitt mit Nanodrähten mit einer horizontal verlängerten Querschnittsform, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 6 ist ein Prozessablauf für ein Verfahren zum Herstellen einer Transistorstruktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 7 ist eine perspektivische Ansicht, die einen Schichtstapel aus Opfermaterial und Kanalmaterial gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung zeigt.
    • 8 ist eine perspektivische Ansicht, die den Schichtstapel von 7 nach dem Ätzen, um Finnen zu definieren, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung zeigt.
    • 9 ist eine perspektivische Ansicht, die die Finnen von 8 nach dem Bilden einer Gate-Struktur zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 10 ist eine perspektivische Ansicht, die die Struktur von 9 nach dem Vertiefen der freigelegten Regionen der Finnen zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 11 ist eine perspektivische Ansicht, die die Struktur von 10 nach dem Bearbeiten der Source und des Drains in dem oberen und unteren Bauelementabschnitt zeigt, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung.
    • 12 ist eine perspektivische Ansicht, die die Kanalregion in dem oberen und unteren Bauelementabschnitt zeigt, die sich von der Source/Drain erstreckt, wobei die Nanodrähte unterschiedliche Querschnittsformen aufweisen.
    • 13 stellt eine beispielhafte Rechenvorrichtung dar, die mit integrierten Schaltungsstrukturen und/oder Transistorbauelementen implementiert ist, die gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung gebildet sind.
  • Diese und andere Merkmale der vorliegenden Ausführungsbeispiele lassen sich durch Lesen der folgenden detaillierten Beschreibung zusammen mit den hierin beschriebenen Figuren besser verstehen. In den Zeichnungen kann jede identische oder nahezu identische Komponente, die in verschiedenen Figuren dargestellt ist, durch eine ähnliche Zahl dargestellt sein. Zum Zwecke der Klarheit ist möglicherweise nicht jede Komponente in jeder Zeichnung beschriftet. Ferner wird darauf hingewiesen, dass die Figuren nicht unbedingt maßstabsgetreu gezeichnet oder dazu gedacht sind, die beschriebenen Ausführungsbeispiele auf die gezeigten spezifischen Konfigurationen zu beschränken. Während beispielsweise einige Figuren im Allgemeinen gerade Linien, rechte Winkel und glatte Oberflächen anzeigen, kann eine tatsächliche Implementierung der offenbarten Techniken weniger als perfekte gerade Linien und rechte Winkel aufweisen, und einige Merkmale können angesichts der Echtwelt-Einschränkungen der Fertigungsprozesse eine Oberflächentopographie aufweisen oder anderweitig nicht-glatt sein. Darüber hinaus können einige der Merkmale in den Zeichnungen eine strukturierte und/oder schattierte Füllung aufweisen, die lediglich bereitgestellt ist, um beim visuellen Identifizieren der unterschiedlichen Merkmale zu helfen. Kurz gesagt, die Figuren dienen lediglich dazu, beispielhafte Strukturen zu zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden Techniken zum Herstellen einer selbstjustierten gestapelten Nanodrahttransistorstruktur mit Unterschieden in der Geometrie zwischen einem unteren Bauelementabschnitt und einem oberen Bauelementabschnitt gemäß einem Ausführungsbeispiel offenbart. Für ein Bauelement, das sowohl NMOS- als auch PMOS-Kanalregionen umfasst, können Unterschiede in der Geometrie der Nanodrähte zum Beispiel verwendet werden, um eine Belastung unabhängig für den NMOS- und PMOS-Abschnitt zu optimieren, wodurch eine verbesserte Performance gegenüber Ausführungsbeispielen bereitgestellt wird, bei denen die NMOS- und PMOS-Nanodrähte die gleiche Geometrie aufweisen. Zum Beispiel ist ein gestapelter Nanotransistor ausgebildet für den NMOS-Betrieb in dem oberen Bauelementabschnitt und ist ausgebildet für den PMOS-Betrieb in dem unteren Bauelementabschnitt. Bei einem derartigen Ausführungsbeispiel, das auf Silizium mit einer Substrat-(100)-Orientierung mit Finnen, die mit einer (110) Seitenwand-Orientierung gefertigt sind, hergestellt ist, ist die Querschnittsform der NMOS-Siliziumdrähte vertikal verlängert, um die vertikale Gitterspannung zu verbessern und die horizontale Gitterspannung zu reduzieren, was gezeigt hat, dass die Performance bei NMOS-Bauelementen davon profitiert. Im Gegensatz dazu können die PMOS-Drähte in dem unteren Bauelementabschnitt eine größere horizontale Breite als eine vertikale Höhe aufweisen, um die horizontale Gitterspannung zu begünstigen, wie es bei PMOS-Bauelementen vorteilhaft ist. Eine reduzierte vertikale Beabstandung zwischen benachbarten Nanodrähten eines Bauelementabschnitts kann in ähnlicher Weise verwendet werden, um die horizontale Komponente der Gitterspannung zu reduzieren. Bei einem anderen Ausführungsbeispiel ist das den Nanodraht in dem NMOS-Kanal umgebende Arbeitsfunktionsmetall auf dem oberen und unteren Abschnitt der Drähte im Vergleich zu den Seitenabschnitten der Drähte reduziert, um die horizontale Spannungskomponente zu reduzieren. Bei noch einem anderen Ausführungsbeispiel kann ein Luftspalt zwischen Drähten des NMOS-Abschnitts des Bauelements positioniert sein, um die horizontale Spannung zu reduzieren, die der Schnittstelle der Gate-Struktur und des Nanodrahtes zugeordnet ist. Bei noch einem anderen Ausführungsbeispiel ist zusätzliches Arbeitsfunktionsmaterial entlang der Seiten von NMOS-Drähten abgeschieden, was eine durchgehende Metallstruktur um und zwischen den Nanodrähten des Bauelementabschnitts bildet. Die hinzugefügte Dicke des Arbeitsfunktionsmaterials entlang von Seiten der Nanodrähte verstärkt die vertikale Gitterspannung in den Drähten. Die Verwendung einer oder mehrerer der vorgenannten Techniken ermöglicht, dass die Performance in NMOS- und PMOS-Abschnitten eines gestapelten Transistors unabhängig für eine insgesamt verbesserte Performance, z. B. CMOS-Anwendungen, optimiert wird. Zahlreiche Konfigurationen sind angesichts der vorliegenden Offenbarung ersichtlich.
  • Allgemeiner Überblick
  • Feldeffekttransistoren (FETs; Field Effect Transistor) wurden auf immer kleinere Abmessungen skaliert, um einen schnelleren Schaltungsbetrieb zu erreichen. Eine derartige Skalierung hat zu der Entwicklung der Nanodraht- und Nanoband-Transistoren oder Gate-All-Around- (GAA-) Transistoren geführt. Beispielsweise kann die GAA-Kanalregion einen oder mehrere Nanodrähte aufweisen, die sich zwischen der Source- und der Drain-Region erstrecken, z. B. ein vertikaler Stapel von Nanodrähten, die sich horizontal zwischen der Source- und der Drain-Region erstrecken. Bei einer beispielhaften Methode werden alternierende Schichten aus Silizium (Si) und Silizium-Germanium (SiGe) auf einem Bulk-Silizium-Substrat mit einer (100)-Orientierung gebildet. Die sich ergebende Struktur wird dann geätzt, um eine Finne zu definieren, die eine Silizium-Subfinne und alternierende Schichten aus SiGe und Si umfasst. Das SiGe wird dann entfernt, z. B. durch ein Gasphasen-Chlortrifluorid- (ClF3-) Ätzen, um Silizium-Nanodrähte freizugeben, die sich zwischen der Source- und der Drain-Region der Finne erstrecken und dieselben verbinden. Ein ähnlicher Prozess kann verwendet werden, um das Silizium zu entfernen, um SiGe-Nanodrähte freizugeben, und für andere Materialkombinationen, wie beispielsweise Gallium (Ga) und Galliumarsenid (GaAs). Das Halbleitermaterial des Nanodraht/Nanoband-Kanals kann irgendein geeignetes Halbleitermaterial umfassen, umfassend Gruppe-IV-Halbleitermaterialien (z. B. Silizium, Germanium und Siliziumgermanium) und Gruppe-III-V-Halbleitermaterialien (z. B. Galliumnitrid, Indiumgalliumarsenid, Galliumarsenid).
  • Nanodraht-Transistoren können in einer gestapelten Konfiguration hergestellt werden, z.B. wenn ein NMOS-Transistor vertikal über einem PMOS-Transistor positioniert ist oder umgekehrt. Derartige gestapelte Nanodraht-Transistorbauelement-Konfigurationen sind für CMOS-Anwendungen nützlich. Die Nanodrähte/Nanobänder können die gleiche Querschnittsgeometrie aufweisen, die eine runde, ovale oder abgeflachte ovale Form aufweisen kann, die eine größere horizontale Größe als vertikale Größe aufweist. Obwohl eine derartige Geometrie für PMOS-Bauelemente akzeptabel ist, wenn der Draht von der Gate-Struktur umgeben ist, kommt es zu biaxialer Spannung und verschlechtert die Mobilität bei NMOS-Drähten verglichen mit der bei Finnen.
  • Um diese und andere Herausforderungen zu bewältigen, können Variationen bei der Form des Drahtes und/oder des Arbeitsfunktionsmetalls, das den Draht umgibt, eine Spannung induzieren, die günstig ist, um die vertikale Komponente der Gitterspannung zu verstärken, wie beispielsweise bei Silizium-NMOS-Bauelementen. Gleichzeitig können Geometrien, die für die Gitterspannung bei PMOS-Bauelementen günstig sind, in einem anderen Abschnitt des gestapelten Bauelements verwendet werden. Gemäß einigen Ausführungsbeispielen umfasst eine gestapelte Nanodraht-Bauelement-Konfiguration einen unteren Bauelementabschnitt und einen oberen Bauelementabschnitt. Die Performance des NMOS-Abschnitts des Bauelements kann verbessert werden, indem die vertikale Spannung über die horizontale Spannung erhöht wird, wie beispielsweise bei siliziumbasierten Kanalmaterialien. Bei einem derartigen Ausführungsbeispiel wird eine verbesserte vertikale Spannung erreicht, indem Nanodrähte mit einer verlängerten vertikalen Form gebildet werden, die sich der in dem Kanal eines FinFET beobachteten, vertikalen Kompression annähert. Zum Beispiel weist die Querschnittsform von Silizium-Nanodrähten eine vertikale Abmessung auf, die zumindest 1,5-mal die horizontale Abmessung ist, was zu einer erhöhten vertikalen Druckspannung führt, die für die NMOS-Performance günstig ist.
  • Bei einem anderen Ausführungsbeispiel kann die Geometrie des die Siliziumdrähte des NMOS-Kanals umgebenden Arbeitsfunktionsmetalls ausgebildet sein zum Verbessern der vertikalen Druckspannung, die für die NMOS-Performance günstig ist. So kann beispielsweise die vertikale Beabstandung zwischen benachbarten Drähten in einem NMOS-Bauelement reduziert werden. Dadurch wird auch die Menge an Metall zwischen den Drähten reduziert, wodurch die horizontale Spannung reduziert und die vertikale Spannung betont wird. Bei einem anderen Beispiel reduziert ein Luftspalt oder Hohlraum zwischen vertikal benachbarten Drähten eines NMOS-Bauelements den Kontakt zwischen dem Arbeitsfunktionsmetall und der horizontalen Komponente des Drahtes, und reduziert somit den Beitrag der horizontalen Spannung. Bei noch einem anderen Beispiel kann zusätzliches Arbeitsfunktionsmaterial entlang der Seiten des Nanodrahtkanals abgeschieden werden, um eine durchgehende Arbeitsfunktionsschicht zu bilden, die eine Mehrzahl von NMOS-Drähten umwickelt und verbindet. Bei einem derartigen Ausführungsbeispiel wird zusätzliches Arbeitsfunktionsmetall entlang der Seite einer Gruppe von NMOS-Drähten hinzugefügt, um eine Metallstruktur zu definieren, die zwei oder mehr Drähte gleichzeitig in einer verschmolzenen Konfiguration kontaktiert, anstatt jeden Draht individuell einzuschließen. Das hinzugefügte Metall entlang der Seite des Kanals (z. B. drei Nanodrähte) des NMOS-Bauelements induziert eine höhere vertikale Spannung, die für die NMOS-Performance günstig ist.
  • Methoden und Strukturen der vorliegenden Offenbarung können eine verbesserte Nanodraht-Performance bereitstellen, wie sie bei CMOS-Strukturen verwendet wird. Für verschiedene Materialien bei einem Nanodraht-Bauelement können derartige Methoden verwendet werden, um die Spannung in einer bestimmten Ebene zu verstärken oder zu reduzieren, wie dies für einen verbesserten Antriebsstrom, eine verbesserte Geschwindigkeit, eine verbesserte Spannung und/oder andere Bauelement-Performance wünschenswert ist. Zahlreiche Variationen, Ausführungsbeispiele und Anwendungen sind angesichts der vorliegenden Offenbarung ersichtlich.
  • Gemäß hiesiger Verwendung ist der Begriff „Nanodraht“ nicht auf Strukturen einer bestimmten Querschnittsform beschränkt, sondern umfasst Strukturen rechteckiger, quadratischer, trapezförmiger, „Rennstrecken-“ (z. B. parallele durch runde Enden verbundene Seiten), kreisförmiger, ovaler, länglicher und anderer Querschnittsformen, von denen einige als Nanobänder oder Nanoblätter bezeichnet werden können. Insbesondere ist ein Nanodraht gemäß einigen Ausführungsbeispielen eine Struktur, die eine Dicke oder einen Durchmesser in der Größenordnung von zehn Nanometern oder weniger und eine unbeschränkte Länge aufweist. Ferner ist zu beachten, dass der Begriff „Ende“ gemäß hiesiger Verwendung in Bezug auf Nanodrähte oder Nanobänder nicht das absolute oder terminale Ende einer gegebenen Länge sein muss. Vielmehr kann sich das Ende einfach auf einen Abschnitt desjenigen Nanodrahtes/Nanobandes beziehen, der eine Source- oder Drain-Region umfasst. Zum Beispiel kann sich in Fällen, in denen die Source/Drain-Region mit der Kanalregion durchgehend ist, wie dies beispielsweise der Fall ist, wo die Source/Drain-Regionen dotierte Abschnitte der Multischichtstruktur sind, aus der die Nanodrähte gebildet werden, das „Ende“ auf den Abschnitt des Nanodrahtes/Nanobands beziehen, der die Source/Drain-Region sowie die Region unter dem Gate-Abstandhalter (falls ein Gate-Abstandhalter vorhanden ist) umfasst. In solchen Fällen weist die Kanalregion eine erste Querschnittsform (gerundete Ecken) auf und der Rest des Nanodrahtes/Nanobandes, umfassend die Source/Drain-Regionen und irgendeinen Abschnitt des Nanodrahtes/Nanobandes innerhalb eines Gates-Abstandhalters (falls vorhanden), weist eine zweite Form auf (z. B. scharfe Ecken). In anderen Fällen, wie beispielsweise in Fällen, in denen die Source/Drain-Regionen Ersatz- oder epitaxiale Source/Drain-Regionen sind, kann das Ende der Abschnitt des Nanodrahtes/Nanobandes innerhalb des Gate-Abstandhalters und/oder zwischen der Source/Drain-Region und der Kanalregion sein.
  • Die Verwendung von „Gruppe-IV-Halbleitermaterial“ (oder „Gruppe-IV-Material“ oder im Allgemeinen „IV“) umfasst hierin zumindest ein Gruppe-IV-Element (z. B. Silizium, Germanium, Kohlenstoff, Zinn) wie beispielsweise Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe) usw. Die Verwendung von „Gruppe III-V-Halbleitermaterial“ (oder „Gruppe-III-V-Material“ oder Allgemein „III-V“) umfasst hierin zumindest ein Gruppe-III-Element (z. B. Aluminium, Gallium, Indium) und zumindest ein Gruppe-V-Element (z. B. Stickstoff, Phosphor, Arsen, Antimon, Bismut), z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumaluminiumarsenid (InAlAs), Galliumphosphid (GaP), Galliumantimonid (GaSb), Indiumphosphid (InP), Galliumnitrid (GaN) usw. Es ist zu beachten, dass beispielsweise Gruppe III auch als Borgruppe oder IUPAC-Gruppe 13 bekannt sein kann, Gruppe IV auch als Kohlenstoffgruppe oder IUPAC-Gruppe 14 bekannt sein kann und Gruppe V beispielsweise auch als Stickstofffamilie oder IUPAC-Gruppe 15 bekannt sein kann.
  • Materialien, die gemäß hiesiger Verwendung „kompositorisch unterschiedlich“ oder „kompositorisch verschieden“ sind, beziehen sich auf zwei Materialien, die unterschiedliche chemische Zusammensetzungen aufweisen. Dieser kompositorische Unterschied kann zum Beispiel aufgrund eines Elements, das in einem Material ist aber nicht in dem anderen (z. B. SiGe unterscheidet sich kompositorisch von Silizium), oder aufgrund eines Materials mit allen gleichen Elementen wie ein zweites Material sein, aber zumindest eines dieser Elemente ist absichtlich in einer unterschiedlichen Konzentration in einem Material relativ zu dem anderen Material bereitgestellt (z. B. unterscheidet sich SiGe mit 70 Atomprozent Germanium kompositorisch von SiGe mit 25 Atomprozent Germanium). Zusätzlich zu einer derartigen chemischen Zusammensetzungsvielfalt können die Materialien auch verschiedene Dotierstoffe (z. B. Gallium und Magnesium) oder die gleichen Dotierstoffe aber in unterschiedlichen Konzentrationen aufweisen. Bei noch weiteren Ausführungsbeispielen können sich kompositorisch verschiedene Materialien ferner auf zwei Materialien beziehen, die unterschiedliche kristallographische Orientierungen aufweisen. Zum Beispiel ist (110) Silizium kompositorisch verschieden oder unterschiedlich von (100) Silizium. Das Erstellen eines Stapels mit unterschiedlichen Orientierungen könnte beispielsweise mit Deckschicht-Waferschicht-Übertragung erreicht werden.
  • Bei einigen Ausführungsbeispielen kann zum Beispiel eine Mehrzahl von Kanalschichten von kompositorisch unterschiedlichen Kanalmaterialien oder -geometrien auf unterschiedlichen Bereichen des Substrats, wie beispielsweise CMOS-Anwendungen, gebildet werden. So kann beispielsweise eine erste Kanalmaterialschicht auf einem ersten Bereich eines Substrats gebildet werden, der für ein oder mehrere p-Kanal-Transistorbauelemente (z. B. ein oder mehrere PMOS-Bauelemente) verwendet werden soll, und eine zweite Kanalmaterialschicht kann auf einem zweiten Bereich des Substrats gebildet werden, der für ein oder mehrere n-Kanal-Transistorbauelemente (z. B. ein oder mehrere NMOS-Bauelemente) verwendet werden soll. Wie erkennbar ist, können Silizium oder andere Halbleitermaterialien für das Substrat ausgewählt werden. Indem ausgewählt wird, dass das Substrat die erwünschten Materialcharakteristika (z. B. das erwünschte Halbleitermaterial, die erwünschte Dotierstoffkonzentration und der erwünschte Dotierstofftyp) aufweist, kann das Substrat verwendet werden, um mehrere unterschiedliche Kanalschichten aufzuwachsen.
  • Es ist zu beachten, dass die Verwendung von „Source/Drain“ oder „S/D“ hierin sich einfach auf eine Source-Region oder eine Drain-Region oder sowohl eine Source-Region als auch eine Drain-Region beziehen soll. Zu diesem Zweck bedeutet der Schrägstrich („/“) gemäß hiesiger Verwendung „und/oder“, sofern es nicht anderweitig angegeben ist, und soll nicht irgendeine bestimmte strukturelle Einschränkung oder Anordnung in Bezug auf Source- und Drain-Regionen oder irgendwelche anderen Materialien oder Merkmale, die in Verbindung mit einem Schrägstrich hier aufgeführt sind, implizieren.
  • Bei einigen Ausführungsbeispielen können die hierin beschriebenen Techniken verwendet werden, um n-Kanal-Bauelemente (z. B. NMOS) und/oder p-Kanal-Bauelemente (z. B. PMOS) zu nutzen. Ferner können bei einigen Ausführungsbeispielen die hierin beschriebenen Techniken verwendet werden, um MOSFET-Bauelementen, FinFET-Bauelemente und/oder irgendwelche anderen geeigneten Bauelementen zu nutzen, wie angesichts dieser Offenbarung ersichtlich ist. Ferner können bei einigen Ausführungsbeispielen die hierin beschriebenen Techniken verwendet werden, um komplementäre Transistorschaltungen (z. B. CMOS-Schaltungen) zu bilden, wobei die Techniken verwendet werden können, um einem oder mehreren von den umfassten n-Kanal- und p-Kanal-Transistoren, die die CMOS-Schaltung bilden, zu nutzen. Noch ferner können bei einigen Ausführungsbeispielen die hierin beschriebenen Techniken verwendet werden, um einer Vielzahl von Transistorkonfigurationen zu nutzen, wie beispielsweise planaren und nicht-planaren Konfigurationen, wobei die nicht-planaren Konfigurationen gefinnte oder FinFET-Konfigurationen (z. B. Dual-Gate oder Tri-Gate), Gate-All-Around- (GAA-) Konfigurationen (z. B. Nanodraht oder Nanoband), oder einige Kombinationen derselben (z. B. Kügelchen-Finnen-Konfigurationen) sind, um einige Beispiele bereitzustellen. Zusätzlich können bei einigen Ausführungsbeispielen die Techniken für eine Vielzahl von Source/Drain- (S/D-) Konfigurationen verwendet werden, wie beispielsweise Ersatzmaterial-S/D, ummantelte S/D und/oder irgendeine geeignete S/D-Konfiguration, wie angesichts dieser Offenbarung offensichtlich ist. Die hierin beschriebenen Techniken können verwendet werden, um Logik-Transistorbauelementen oder Transistor-basierten Bauelementen, die für andere geeignete Anwendungen (z. B. Verstärkung, Schalten etc.) verwendet werden, zu nutzen. Daher können die hierin beschriebenen Techniken verwendet werden, um einer Vielzahl von Transistorbauelementen zu nutzen.
  • Im Allgemeinen ermöglichen die Techniken eine weitere Skalierung von Transistoren mit verschiedenen Kanalmaterialien unter gleichzeitiger Sicherstellung einer höheren Betriebsspannung, höherer Antriebsströme und dadurch einer verbesserten Performance. Noch ferner können irgendwelche derartigen Bauelemente Halbleitermaterialien einsetzen, die zum Beispiel dreidimensionale Kristalle als auch zweidimensionale Kristalle oder Nanoröhren sind. Bei einigen Ausführungsbeispielen können die Techniken verwendet werden, um Bauelementen von variierenden Skalen zu nutzen, wie beispielsweise IC-Bauelementen mit kritischen Abmessungen in dem Mikrometer- (Mikron-) Bereich und/oder in dem Nanometer- (nm-) Bereich (z. B. gebildet an den 22-, 14-, 10-, 7-, 5- oder 3-nm- Prozessknoten oder darüber hinaus).
  • Eine Verwendung der hierin bereitgestellten Techniken und Strukturen kann detektierbar sein unter Verwendung von Werkzeugen, wie beispielsweise: Elektronenmikroskopie, umfassend Raster-/Transmissionselektronenmikroskopie (SEM/TEM; scanning electron microscopy/transmission electron microscopy), Rastertransmissionselektronenmikroskopie (STEM; scanning transmission electron microscopy), Nanostrahl-Elektronenbeugung (NBD oder NBED; nano-beam electron diffraction) und Reflexionselektronenmikroskopie (REM; reflection electron microscopy); Zusammensetzungsabbildung; Röntgenkristallstrukturanalyse oder Röntgenbeugung (XRD; x-ray crystallography or diffraction); energiedispersive Röntgenspektroskopie (EDX; energy-dispersive x-ray spectroscopy); Sekundärionen-Massenspektrometrie (SIMS; secondary ion mass spectrometry); Flugzeit-SIMS (ToF-SIMS; time-of-flight SIMS); Atomsonden-Bildgebung oder Tomographie; Lokalelektroden-Atomsonden- (LEAP-; local electrode atom probe) Techniken; 3D-Tomographie; oder hochauflösende physikalische oder chemische Analyse, um einige geeignete beispielhafte analytische Werkzeuge zu nennen. Insbesondere können bei einigen Ausführungsbeispielen derartige Werkzeuge einen Transistor mit einer Nanodrahtkanalregion anzeigen, wobei der Gate- oder Körper-Abschnitt im Vergleich zu den Endabschnitten in Kontakt mit dem Gate-Abstandhalter eine unterschiedliche Querschnittsgeometrie aufweist. Beispielsweise kann das TEM nützlich sein, um eine Querschnittsform der Bauelementstruktur zu zeigen. Bei einem weiteren Beispiel kann eine Röntgenkristallstrukturanalyse nützlich sein, um die Kristallqualität des aktiven Kanalmaterials darzustellen, umfassend Entspannung und Spannung in einem Kristallgitter. Bei einigen Ausführungsbeispielen können die hierin beschriebenen Techniken basierend auf den aus ihrer Verwendung hergeleiteten Vorteilen detektiert werden, die Kanalmaterialien mit verbesserter Trägermobilität, relativ höherer Betriebsspannung, relativ höheren Antriebsströmen und/oder anderer verbesserter Bauelement-Performance umfassen. Zahlreiche Konfigurationen und Variationen sind angesichts dieser Offenbarung ersichtlich.
  • Architektur und Methodik
  • 1A und 1B veranschaulichen Querschnittsansichten einer CMOS-Transistorstruktur 100, die auf einem Siliziumsubstrat 110 gefertigt ist, gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. 1A zeigt einen Querschnitt, der durch die Gate-Struktur 140 und entlang des Kanals 130 und der S/D 120 aufgenommen wurde, wie beispielsweise durch die Linie A-A von 9 gezeigt ist. 1A zeigt Nanodrähte 132 in dem oberen und dem unteren Bauelementabschnitt 106, 108, die sich zwischen Source- und Drain-Regionen 120 erstrecken. 1B ist eine Querschnittsansicht, die durch den Kanal 130 und entlang der Gate-Struktur 140 von drei Bauelementen aufgenommen wurde, wie beispielsweise entlang der Linie B-B von 9. 1B zeigt beispielhafte Querschnitte von Nanodrähten 132 in dem oberen und unteren Bauelementabschnitt 106, 108 des Kanals 130 in einer gestapelten Nanodraht-Transistorstruktur 100.
  • Bei dem beispielhaften Ausführungsbeispiel von 1A-1B weist die Transistorstruktur 100 eine Nanoband- oder Nanodraht- 132 Konfiguration auf. Die Transistorstruktur 100 ist auf einem Substrat 110 gebildet, wie beispielsweise einem einkristallinen Silizium oder einem anderen geeigneten Halbleitermaterial. Zum Beispiel weist das Silizium eine (100) Kristallgitterstruktur in einer horizontalen Ebene des Substrats und eine (110) Gitterstruktur entlang der Seitenwand der Nanodrähte 132 (z. B. in einer vertikalen Ebene) auf. Die Gate-Struktur 140 in jedem der oberen und unteren Bauelementabschnitte 106, 108 ist um Nanodrähte 132 gewickelt, die sich zwischen einer Source und einem Drain (S/D) 120 erstrecken und dieselben verbinden. Die Gate-Struktur 140 umfasst beispielsweise ein Gate-Dielektrikum 142, eine Arbeitsfunktionsschicht 145, eine Gate-Elektrode 144 und Gate-Abstandhalter 146. Das Gate-Dielektrikum 142, die Arbeitsfunktionsschicht 145 und die Gate-Elektrode 144 umwickeln den Körper eines jeden Nanodrahtes 132 zwischen den Gate-Abstandhaltern 146 mit dem Gate-Dielektrikum zwischen dem Körper des Nanodrahtes 132 und der Gate-Elektrode 144. Wie in 1B gezeigt, ist die Arbeitsfunktionsschicht 145 zwischen dem Gate-Dielektrikum 142 und der Gate-Elektrode 144. Die Gate-Abstandhalter 146 kontaktieren gegenüberliegende Stirnseiten der Gate-Elektrode 144 und isolieren die S/D 120 elektrisch von der Gate-Elektrode 144. Die Gate-Abstandhalter 146 kontaktieren und umwickeln Enden eines jeden Nanodrahtes 132. Bei diesem Beispiel ist die Kanalregion 130 mit drei Nanodrähten 132 in dem unteren Bauelementabschnitt 108 und zwei Nanodrähten 132 in dem oberen Bauelementabschnitt 106 dargestellt. Bei anderen Ausführungsbeispielen kann die Kanalregion 130 von einem oder von beiden Bauelementabschnitten 106, 108 beispielsweise eine Finne, ein oder mehrere Nanobänder oder eine oder mehrere Nanoblätter sein. Außerdem können ein oder mehrere Nanodrähte/Nanobänder/Nanoblätter 132 verwendet werden, wie erkennbar ist. Eine Isolierschicht 150 ist zwischen der S/D 120 des oberen und des unteren Bauelementabschnitts 106, 108. Bei diesem Ausführungsbeispiel ist beschrieben, dass die Kanalregion 130 eine Nanodrahtkonfiguration aufweist, aber die dargestellten Geometrien sind lediglich Beispiele und stellen möglicherweise nicht die tatsächliche Geometrie derartiger Strukturen dar. Bei einigen Ausführungsbeispielen kann der Kanal 130 in dem oberen oder dem unteren Bauelementabschnitt 106, 108 als ein Nanoband oder Nanoblatt bezeichnet werden.
  • Es ist gezeigt, dass die Gate-Struktur 140 sowohl dem oberen als auch dem unteren Bauelementabschnitt 106, 108 gemeinsam ist; bei anderen Ausführungsbeispielen kann jeder Bauelementabschnitt 106, 108 jedoch eine verschiedene Gate-Struktur 140 aufweisen. Bei einigen derartigen Ausführungsbeispielen kann sich die Isolierschicht 150 zwischen den jeweiligen Kanalregionen 130 des oberen und des unteren Bauelementabschnitts 106, 108 erstrecken. Während der obere Bauelementabschnitt 106 und der untere Bauelementabschnitt 108 in 1A mit der gleichen Gesamtbreite dargestellt sind, können verschiedene Ausführungsbeispiele der Transistorstruktur 100 ferner mit unterschiedlichen Geometrien in der S/D 120 ausgebildet sein, um eine Kontaktbildung mit dem entsprechenden Bauelementabschnitt zu ermöglichen. Beispielsweise kann sich die S/D 120 des unteren Bauelementabschnitts 108 über die des oberen Bauelementabschnitts 106 erstrecken, um eine Kontaktherstellung mit der S/D von oben zu ermöglichen. Bei noch anderen Ausführungsbeispielen können elektrische Kontakte (nicht gezeigt) mit der S/D 120 von der Oberseite, Unterseite oder Seite der S/D hergestellt werden, wie erkennbar ist. Zahlreiche Variationen und Ausführungsbeispiele sind angesichts der vorliegenden Offenbarung ersichtlich.
  • 1B zeigt einen Abschnitt, der durch die Gate-Struktur 140 hindurch und senkrecht zu den Kanalregionen 130 des oberen und unteren Bauelementabschnitts 106, 108 einer Mehrzahl von Bauelementen aufgenommen wurde. Die Gate-Struktur 140 umfasst ein Gate-Dielektrikum 142 und eine Gate-Elektrode 144, wobei das Gate-Dielektrikum 142 zwischen dem Nanodraht 132 und der Gate-Elektrode 144 ist. Ein Zwischenschicht-Dielektrikum (ILD; interlayer dielectric) 152 ist über der Gate-Elektrode eines jeden Bauelements gebildet. Eine Arbeitsfunktionsschicht 145, wie beispielsweise ein Arbeitsfunktionsmetall, umgibt jeden Nanodraht 132 zwischen dem Gate-Dielektrikum 142 und der Gate-Elektrode 144. Die Gate-Elektrode 144 erstreckt sich zwischen den Nanodrähten 132 in dem oberen und dem unteren Bauelementabschnitt 106, 108 und ist denselben gemeinsam. Regionen von Flache-Grabenisolations- (STI; shallow trench isolation) Material 115 erstrecken sich in das Substrat 110 zwischen jeder Kanalregion 130. Während die Nanodrähte 132 des oberen und des unteren Bauelementabschnitts 106, 108 in 1B als vertikal ausgerichtet gezeigt sind, sind bei einigen Ausführungsbeispielen die Nanodrähte des oberen Bauelementabschnitts 106 vertikal mit den Nanodrähten 132 des unteren Bauelementabschnitts 108 fehlausgerichtet.
  • Die Kanalregion 130 des oberen Bauelementabschnitts 106 umfasst Nanodrähte 132a und die Kanalregion 130 des unteren Bauelementabschnitts umfasst Nanodrähte 132b. Die Querschnittsform der Nanodrähte 132a des oberen Bauelementabschnitts 106 unterscheidet sich von derjenigen der Nanodrähte 132b in dem unteren Bauelementabschnitt 108. Obwohl sowohl die Nanodrähte 132a als auch 132b eine im Allgemeinen ovale Querschnittsform aufweisen, unterscheiden sich die Geometrien dadurch, dass die Nanodrähte 132a in dem oberen Bauelementabschnitt 106 eine vertikal verlängerte Form aufweisen, während die Nanodrähte 132b in dem unteren Bauelementabschnitt 108 eine horizontal verlängerte Form aufweisen. Bei einigen derartigen Ausführungsbeispielen weisen Nanodrähte 132 mit einer vertikal verlängerten Form (z. B. NMOS-Abschnitt) eine Höhe auf, die zumindest 1,5-mal die Breite des Nanodraht-Körpers ist, umfassend zumindest 2-mal, zumindest 3-mal, zumindest 5-mal, zumindest 10-mal oder anderer Betrag. Die erhöhte vertikale Abmessung relativ zu der horizontalen Abmessung betont die vertikale Druckspannung, die dem Unterschied der Gitterkonstante zwischen dem Nanodraht-132 Körper und der Gate-Elektrode 144 zugeordnet ist. Die vertikal verlängerte Form nähert sich der Geometrie einer Finne an und stellt dem NMOS-Bauelement den Vorteil der vertikalen Spannung für eine erhöhte Elektronenmobilität bereit. Das Reduzieren der horizontalen Komponente der Gitterspannung ist bei einigen Materialien von Vorteil. Bei Siliziumbauelementen ist die vertikale Druckspannung beispielsweise vorteilhaft, um den Antriebsstrom zu erhöhen, wie erkennbar ist.
  • Die Nanodrähte 132b in dem unteren Bauelementabschnitt 108 weisen eine proportionale oder horizontal verlängerte Form auf, wie beispielsweise einen Kreis, ein Quadrat, ein Oval, ein abgeflachtes Oval oder ein horizontales Rechteck. Beispielsweise weisen die Nanodrähte 132b in dem unteren Bauelementabschnitt 108 eine Höhe auf, die gleich oder geringer ist als die Breite. Bei einigen derartigen Ausführungsbeispielen ist die Querschnittshöhe beispielsweise etwa gleich der Breite. Bei anderen Ausführungsbeispielen ist das Verhältnis der Höhe zu der Breite nicht mehr als 1,0, nicht mehr als 0,5, nicht mehr als 0,2, nicht mehr als 0,1 oder nicht mehr als 0,05. Für den PMOS-Betrieb in siliziumbasierten Kanalmaterialien (z. B. Si, SiGe) ist beispielsweise die Komponente der horizontalen Spannung nicht so performance-beeinträchtigend, sodass der Nanodraht oder das Nanoband eine horizontal verlängerte Querschnittsform aufweisen kann.
  • Bei anderen Ausführungsbeispielen kann sich die Geometrie der Nanodraht- 132 Querschnittsgeometrie auf andere Weise unterscheiden, umfassend einen unterschiedlichen Bereich, eine unterschiedliche Form (z. B. rechteckig vs. oval), eine unterschiedliche Umfangslänge und/oder eine unterschiedliche vertikale Beabstandung zwischen benachbarten Nanodrähten 132. Durch Verwendung einer unterschiedlichen Geometrie der Nanodrähte 132 in dem oberen Bauelementabschnitt 106 und dem unteren Bauelementabschnitt 108 kann die Spannung für den NMOS- und PMOS-Bauelement-Betrieb unabhängig optimiert werden, wie erkennbar ist. Es ist zu beachten, dass, während der obere Bauelementabschnitt 106 als mit Merkmalen, die mit einem NMOS-Bauelement übereinstimmen, gezeigt und beschrieben ist, dies nicht erforderlich ist, und bei der Transistorstruktur 100 die Polarität der oberen und des unteren Bauelementabschnitts 106, 108 umgekehrt sein kann im Vergleich mit dem, was vorstehend erörtert wurde. Ferner können sowohl der obere als auch der untere Bauelementabschnitt 106, 108 von der gleichen Polarität (NMOS oder PMOS) sein, wie erkennbar ist.
  • Nun Bezug nehmend auf 2A und 2B veranschaulichen Querschnittsansichten eine Transistorstruktur 100 gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. 2A zeigt einen Querschnitt, der durch die Gate-Struktur 140 und entlang des Kanals 130 und der S/D aufgenommen wurde. 2B ist eine Querschnittsansicht, die durch den Kanal 130 und entlang der Gate-Struktur 140 aufgenommen wurde, die Querschnitte der Nanodrähte 132 in dem Kanal 130 von Bauelementen in den oberen und dem unteren Bauelementabschnitt 106, 108 zeigt. Die beispielhafte Struktur verwendet hier Merkmale gemeinschaftlich mit der Struktur von 1A und 1B. Dementsprechend konzentriert sich die Beschreibung dieses Ausführungsbeispiels auf die Unterschiede.
  • Bei der beispielhaften Transistorstruktur 100 von 2A und 2B unterscheidet sich die vertikale Beabstandung 133 zwischen benachbarten Nanodrähten 132 in dem oberen Bauelementabschnitt 106 verglichen mit derjenigen in dem unteren Bauelementabschnitt 108. Beispielsweise kann die vertikale Beabstandung 133 zwischen benachbarten Nanodrähten 132 reduziert werden, sodass die Arbeitsfunktionsschicht 145 von benachbarten Nanodrähten 132 eng benachbart ist (z. B. beabstandet weniger als 5 nm, weniger als 3 nm, weniger als 2 nm oder weniger als 1 nm). Bei anderen Ausführungsbeispielen stellt die Arbeitsfunktionsschicht 145 auf einem Nanodraht 132 Kontakt mit der Arbeitsfunktionsschicht 145 eines benachbarten Nanodrahtes 132 her oder verschmilzt mit derselben. Durch Reduzieren oder Eliminieren des Kontaktbereichs der Arbeitsfunktionsschicht 145 mit der Gate-Elektrode 144 entlang der horizontalen Abschnitte der Nanodrähte 132 kann die horizontale Komponente der Gitterspannung reduziert werden. In ähnlicher Weise reduziert das Reduzieren der vertikalen Dicke der Arbeitsfunktionsschicht 145 entlang im Allgemeinen horizontaler Abschnitte des Nanodrahtes 132 die horizontale Komponente der Gitterspannung, die der Schnittstelle zwischen der Arbeitsfunktionsschicht 145 und der Gate-Elektrode 144 zugeordnet ist. Das Verwenden dieser Techniken in einer gestapelten Transistorkonfiguration ermöglicht eine unabhängige Optimierung der Gitterspannung in NMOS-Bauelementen und PMOS-Bauelementen, wie erkennbar ist.
  • Bei einigen Ausführungsbeispielen ist die vertikale Beabstandung 133 zwischen Nanodrähten 132 in dem unteren Bauelementabschnitt 108 zumindest 1,5-mal diejenige in dem oberen Bauelementabschnitt 106 (oder umgekehrt), umfassend zumindest 2-mal, zumindest 3-mal, zumindest 4-mal, zumindest 5-mal, zumindest 10-mal oder andere Beträge. Bei anderen Ausführungsbeispielen kann die vertikale Beabstandung 133 zwischen benachbarten Nanodrähten 132 eines gegebenen Bauelementabschnitts 106, 108 geringer sein als die vertikale Höhe der Nanodrähte 132. Wenn beispielsweise die Arbeitsfunktionsschicht 145 benachbarter Nanodrähte 132 nicht verschmilzt oder einen Kontakt herstellt, kann die vertikale Beabstandung in dem oberen Bauelementabschnitt 106 höchstens die Hälfte, ein Drittel, ein Viertel, ein Fünftel, ein Zehntel, ein Zwölftel, ein Fünfzigstel, ein Hundertstel oder ein anderer Betrag der vertikalen Abmessung eines Nanodrahtes 132 sein. Es ist zu beachten, dass bei einigen Ausführungsbeispielen Nanodrähte 132 eines gegebenen Bauelementabschnitts 106, 108 Inkonsistenzen bei der vertikalen oder horizontalen Abmessung aufweisen können. In einem derartigen Fall kann ein Durchschnittswert als Repräsentant für Vergleichszwecke verwendet werden, wie erkennbar ist. Der Unterschied bei der vertikalen Beabstandung 133 zwischen Nanodrähten 132 in Bauelementabschnitten 106, 108 kann allein oder in Kombination mit Unterschieden in der Querschnittsform (oder anderen geometrischen Unterschieden), wie vorstehend in Bezug auf 1A und 1B erörtert, verwendet werden.
  • Nun Bezug nehmend auf 3A und 3B veranschaulichen Querschnittsansichten eine Transistorstruktur 100 gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. 3A zeigt einen Querschnitt, der durch die Gate-Struktur 140 und entlang des Kanals 130 und der S/D aufgenommen wurde. 3B ist eine Querschnittsansicht, die durch den Kanal 130 und entlang der Gate-Struktur 140 aufgenommen wurde, die Querschnitte der Nanodrähte 132 in dem Kanal 130 von Bauelementen in den oberen und dem unteren Bauelementabschnitt 106, 108 zeigt. Wiederum konzentriert sich die Beschreibung dieses Ausführungsbeispiels auf die Unterschiede im Vergleich zu vorstehend erörterten Ausführungsbeispielen. Zusätzlich zu anderen Unterschieden ist das Ausführungsbeispiel von 3A und 3B mit einer Isolierschicht 150 dargestellt, die sich zwischen den Gate-Strukturen 140 des oberen und des unteren Bauelementabschnitts 106, 108 erstreckt. Ferner ist die Erstreckung der S/D 120 des unteren und des oberen Bauelementabschnitts 106, 108 unterschiedlich, um eine beispielhafte Konfiguration zu zeigen, die die Verarbeitung von S/D-Kontakten 122 erleichtert (in 5 gezeigt).
  • Bei dem Ausführungsbeispiel von 3A und 3B wird eine andere Methodik verwendet, um die horizontale Komponente der Gitterspannung in dem oberen Bauelementabschnitt 106 zu reduzieren. Hier ist ein Hohlraum oder Luftspalt 147 zwischen der Arbeitsfunktionsschicht 145 von vertikal benachbarten Nanodrähten 132 in dem oberen Bauelementabschnitt 106 vorhanden. Der Luftspalt 147 eliminiert oder reduziert den Kontakt zwischen der Arbeitsfunktionsschicht 145 und der Gate-Elektrode 144 entlang der Oberseite und/oder Unterseite benachbarter Nanodrähte 132. Die Gitterspannung ergibt sich, wenn das Gitter eines Materials einen höheren Energiezustand belegt, um sich an das Gitter eines anderen Materials anzupassen, mit dem es in Kontakt ist. Wenn ein gegebenes Material keine andere derartige Struktur kontaktiert, steht es dem Gitter frei, an dieser Stelle einen niedrigeren Energiezustand oder ein entspanntes Gitter zu belegen. Dementsprechend wird durch Platzieren eines Luftspaltes 147 entlang der Oberseite und/oder Unterseite eines Nanodrahtes 132 die horizontale Komponente der Gitterspannung reduziert.
  • Bei einigen Ausführungsbeispielen ergibt sich der Luftspalt 147 aus dem Verfahren zum Abscheiden der Gate-Elektrode 144 in Kombination mit der vertikalen Beabstandung 133 zwischen vertikal benachbarten Nanodrähten 132. Wenn beispielsweise die vertikale Beabstandung 133 im Vergleich zu der horizontalen Breite des Nanodrahtes 132 ausreichend klein ist, kann sich Material, das sich auf den Seiten des Nanodrahts ansammelt, schneller ansammeln als auf den angrenzenden Oberflächen, sodass sich das Material selbst aufbauen und schließen kann. Somit belegt die Arbeitsfunktionsschicht 145 oder Gate-Elektrode 144 die Region zwischen der Oberseite eines Nanodrahtes 132 und der Unterseite des darüber liegenden Nanodrahtes 132 möglicherweise nicht. Somit wird ein Hohlraum oder Luftspalt 147 durch die Gate-Struktur zwischen vertikal benachbarten Nanodrähten 132 eingekapselt. Bei einigen Ausführungsbeispielen ist die Breite des Luftspalts 147 (z. B. wie in 3B gezeigt) gleich oder geringer als die Querschnittsbreite des Nanodrahtes 132. Wenn die Bildung des Luftspalts 147 von der vertikalen Beabstandung 133 zwischen Nanodrähten 132 abhängig ist, kann eine rechteckigere Querschnittsform der Nanodrähte 132 die Bildung eines Luftspalts erleichtern, der sich über den Großteil oder die gesamte Breite der Querschnittsform des Nanodrahts erstreckt, insbesondere wenn die vertikale Beabstandung 133 relativ klein ist. Bei derartigen Ausführungsbeispielen kann der Luftspalt effektiver sein, um die horizontale Komponente der Gitterspannung in den Nanodrähten 132 benachbart zu dem Luftspalt 147 zu reduzieren. Ein zwischen vertikal benachbarten Nanodrähten 132 vorhandener Luftspalt 147 kann für sich oder in Kombination mit anderen Unterschieden in Form, Größe, Beabstandung oder einem anderen Merkmal verwendet werden, um die Performance in dem oberen Bauelementabschnitt 106 und in dem unteren Bauelementabschnitt 108 unabhängig voneinander zu verbessern oder zu optimieren. Zahlreiche Variationen und Ausführungsbeispiele sind angesichts der vorliegenden Offenbarung ersichtlich.
  • Bei einem anderen Ausführungsbeispiel kann die Querschnittsform der Nanodrähte gleich oder unterschiedlich für n-Kanal- und p-Kanal-Nanodrähte sein, wobei eine oder mehrere Strata von Nanodrähten einen Hohlraum oder Luftspalt 147 entlang eines oberen und/oder unteren Abschnitts der Nanodrähte umfassen. Beispielsweise definiert ein gegebenes Stratum von n-Kanal-Nanodrähten einen Hohlraum 147 entlang eines unteren Abschnitts des Nanodrahtes.
  • Es ist zu beachten, dass, während der Luftspalt in dieser Beschreibung als „Luftspalt“ bezeichnet wird, er andere Gase umfassen kann als diejenigen, die Luft und ihrer Zusammensetzung gemeinhin zugeordnet sein. Als solcher kann der Luftspalt 147 auch als Hohlraum, Gasblase oder andere Terminologie bezeichnet werden. Ferner kann der Hohlraum oder Luftspalt 147 von kleinen Mängeln unterschieden werden, die überall in einem Material beliebig positioniert sein können, wobei der Hohlraum oder Luftspalt 147 darauf basiert, dass er eine deutlich größere Größe aufweist und zwischen vertikal benachbarten Nanodrähten ausgerichtet ist. Zum Beispiel weist der Hohlraum oder Luftspalt 147 bei einigen Ausführungsbeispielen eine Querschnittsgröße von zumindest 1 nm breit mal 1 nm hoch auf. Bei anderen Ausführungsbeispielen weist der Hohlraum oder Luftspalt 147 eine horizontale Abmessung von zumindest der Hälfte derjenigen der Nanodrähte 132 auf. Während sie mit einer rechteckigen Querschnittsform dargestellt ist, stellt eine derartige Form möglicherweise nicht die tatsächliche Form dar, und der Hohlraum oder Luftspalt 147 kann andere Querschnittsformen aufweisen, umfassend runde, rechteckige mit gerundeten Ecken, trapezförmige, ovale und unregelmäßige Formen.
  • Nun Bezug nehmend auf 4A und 4B zeigen Querschnittsansichten eine Transistorstruktur 100 gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung. 4A zeigt einen Querschnitt, der durch die Gate-Struktur 140 und entlang des Kanals 130 und der S/D aufgenommen wurde. 4B ist eine Querschnittsansicht, die durch den Kanal 130 und entlang der Gate-Struktur 140 aufgenommen wurde, die Querschnitte der Nanodrähte 132 in dem Kanal 130 von Bauelementen in den oberen und dem unteren Bauelementabschnitt 106, 108 zeigt. Wiederum konzentriert sich die Beschreibung dieses Ausführungsbeispiels auf die Unterschiede im Vergleich zu vorstehend erörterten Ausführungsbeispielen.
  • Bei dem Ausführungsbeispiel von 4A und 4B stellt die Arbeitsfunktionsschicht 145 einen Kontakt zwischen benachbarten Nanodrähten 132 her und verschmelzt zwischen denselben, um eine durchgehende Struktur um und zwischen den Nanodrähten 132 in dem oberen Bauelementabschnitt 106 zu definieren. Beispielsweise kann zusätzliches Arbeitsfunktionsmaterial 145 entlang der Seiten der Nanodrähte 132 abgeschieden werden, um eine durchgehende Schicht zu bilden, die eine Mehrzahl (oder alle) der Nanodrähte 132 in dem Bauelementabschnitt 106 umwickelt und den Raum zwischen benachbarten Nanodrähten 132 füllt. Beispielsweise füllt die Arbeitsfunktionsschicht 145 den Bereich zwischen vertikal benachbarten Nanodrähten 132 und erstreckt sich entlang der Nanodrähte 132 des Bauelementabschnitts als Gruppe. Bei einem Ausführungsbeispiel bedeckt die Arbeitsfunktionsschicht 145 die obere Oberfläche des obersten Nanodrahtes und die untere Oberfläche des untersten Nanodrahtes, obgleich mit einer reduzierten Dicke an diesen Stellen verglichen mit der Arbeitsfunktionsschicht entlang der Seiten der Nanodrähte 132 (z. B. wird die Dicke senkrecht zu der Oberfläche gemessen). Bei einigen Ausführungsbeispielen kann der oberste oder unterste Nanodraht 132 eine unvollständige Abdeckung entlang jeweils einer oberen oder unteren Oberfläche aufweisen. Bei einigen Ausführungsbeispielen ist die Dicke der Arbeitsfunktionsschicht 145 entlang der Seiten eines gegebenen Nanodrahtes 132 größer als entlang einer oberen oder unteren Oberfläche des Nanodrahtes 132. Beispielsweise weist die Dicke der Arbeitsfunktionsschicht eine Dicke von 1-2 mm entlang der oberen oder unteren Oberfläche auf und weist eine Dicke von 5 nm oder mehr entlang der Seiten des Nanodrahtes 132 auf. Dementsprechend kann die vertikale Komponente der Gitterspannung erhöht und die horizontale Komponente der Spannung reduziert werden. Eine derartige Bedingung kann bei NMOS-Bauelementen vorteilhaft sein, die in einigen Fällen von vertikaler Druckspannung profitieren, wie erkennbar ist.
  • Bei einigen Ausführungsbeispielen unterscheidet sich, wie dargestellt, die Querschnittsform der Nanodrähte 132 in dem oberen und unteren Bauelementabschnitt 106, 108. Beispielsweise ist die Querschnittsform der Nanodrähte 132 in dem oberen Bauelementabschnitt 106 proportional oder vertikal verlängert, während sie in dem unteren Bauelementabschnitt 108 horizontal verlängert ist (oder umgekehrt). Die Verwendung einer Arbeitsfunktionsschicht 145, die entlang einer Mehrzahl von Nanodrähten 132 durchgehend ist, kann alleine oder in Kombination mit einem oder mehreren anderen, vorstehend erörterten Merkmalen verwendet werden, um die Bauelement-Performance in dem oberen Bauelementabschnitt 106 und dem unteren Bauelementabschnitt 108 unabhängig voneinander zu optimieren.
  • Bezugnehmend nun auf 5 stellt eine perspektivische Schnittansicht einen Abschnitt einer Transistorstruktur 100 mit einem oberen und einem unteren Bauelementabschnitt 106, 108 gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. Die beispielhafte Struktur von 5 zeigt einen Abschnitt von vier Bauelementpaaren, von denen jedes einen oberen Bauelementabschnitt 106 und einen unteren Bauelementabschnitt 108 umfasst. Die Gate-Strukturen 150 sind bei 5 weggelassen, um die Kanalregion besser darzustellen. Der obere und der untere Bauelementabschnitt 106, 108 sind vertikal gestapelt und umfassen Nanodrähte 132 in dem Kanal 130. Jedes Bauelement in dem unteren Bauelementabschnitt 108 umfasst drei Nanodrähte 132b, die eine horizontal verlängerte Querschnittsform aufweisen, wie sie beispielsweise für den PMOS-Betrieb bei Si-basierten Materialien nützlich sein kann. Jedes Bauelement in dem oberen Bauelementabschnitt 106 umfasst zwei Nanodrähte 132a, die eine vertikal verlängerte Querschnittsform aufweisen, wie sie beispielsweise für den NMOS-Betrieb bei Si-basierten Materialien nützlich sein kann. Die S/D 120b der Bauelemente in dem unteren Bauelementabschnitt 108 kann eine größere Länge (in der Y-Achse-Richtung) aufweisen als die S/D 120a in dem oberen Bauelementabschnitt 106, um die Verarbeitung von S/D-Kontakten 122 zu ermöglichen. Bauelemente in dem oberen Bauelementabschnitt 106 sind von denjenigen in dem unteren Bauelementabschnitt 108 durch die Isolierschicht 150, die sich zwischen ihnen erstreckt, getrennt und elektrisch isoliert.
  • Während die Nanodrähte 132a des oberen Bauelementabschnitts 106 und die Nanodrähte 132b des unteren Bauelementabschnitts 108 als vertikal ausgerichtet gezeigt sind, ist dies nicht bei allen Ausführungsbeispielen erforderlich. Beispielsweise können die Nanodrähte 132a des oberen Bauelementabschnitts 106 in der X-Achse-Richtung versetzt sein von den Nanodrähten 132b des unteren Bauelementabschnitts 108, um eine vertikale Bearbeitung (z. B. Ätzung, Abscheidung) der Nanodrähte 132 bei einem Bauelementabschnitt 106, 108 gleichzeitig zu ermöglichen.
  • Bezugnehmend nun auf 6 veranschaulicht ein Flussdiagramm einen Prozessablauf für ein Verfahren 600 zum Bilden einer integrierten Schaltung mit einer Transistorstruktur 100 mit einem oberen Bauelementabschnitt 106 und einem unteren Bauelementabschnitt 108 gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung. Prozesse bei dem Verfahren 600 umfassen Deckschicht-Abscheidungs-Techniken, Atomschichtabscheidung (ALD; Atomic Layer Deposition), Nass- und Trockenätzprozesse und/oder irgendwelche anderen geeigneten Techniken, wie angesichts dieser Offenbarung offensichtlich ist. Obwohl Prozesse bei dem Verfahren 600 im Kontext des Bildens einer gestapelten CMOS-Nanodraht-Transistorstruktur beschrieben sind, können Variationen des Verfahrens 600 verwendet werden, um andere Nanodraht- oder Nanoband-Strukturen zu fertigen, umfassend planare Transistorkonfigurationen, vertikale Transistorstrukturen, FinFETs, TFETs und Ähnliches.
  • Bei einem Ausführungsbeispiel beginnt das Verfahren 600 mit dem Bereitstellen 605 eines Halbleitersubstrats 110. Das Substrat 110 kann irgendein geeignetes Material umfassen, wie beispielsweise monokristallines Halbleitermaterial, das zumindest eines von Silizium (Si), Germanium (Ge), Kohlenstoff (C), Zinn (Sn), Phosphor (P), Bor (B), Arsen (As), Antimon (Sb), Indium (In) und Gallium (Ga) umfasst, um nur einige Beispiele zu nennen. Bei einigen Ausführungsbeispielen ist das Substrat 110 ein Bulk-Silizium, wie beispielsweise ein monokristallines Silizium in Waferform. Bei anderen Ausführungsbeispielen kann das Substrat 110 irgendein geeignetes Halbleitermaterial sein, umfassend Silizium, Siliziumkarbid (SiC), Galliumnitrid (GaN) und Galliumarsenid (GaAs), um einige Beispiele zu nennen. Das Substrat 110 kann bei einigen Ausführungsbeispielen aus III-V-Materialien und Gruppe-IV-Materialien ausgewählt werden. Ferner kann das Substrat 110 eine Halbleitermaterialschicht umfassen, die auf ein strukturelles Trägermedium abgeschieden oder aufgewachsen ist. Bei einem bestimmten Ausführungsbeispiel ist das Substrat 110 so ausgewählt, dass es eine (100) Gitterstruktur in einer horizontalen Ebene des Substrats (z. B. eine X-Y-Ebene wie in 5 gezeigt) und eine (110) Gitterstruktur in einer vertikalen Ebene (z. B. Y-Z-Ebene wie in 5 gezeigt) aufweist, die eine Seitenwand der Nanodrähte 132 bilden.
  • Das Substrat 110 kann bei einigen Ausführungsbeispielen eine Si-auf-Isolator- (SOI-) Struktur umfassen, wobei ein Isolator/Dielektrikums-Material (z. B. ein Oxidmaterial, wie beispielsweise Siliziumdioxid) zwischen zwei Si-Schichten sandwichartig angeordnet ist (z. B. in einer Vergrabenes-Oxid- (BOX-) Struktur), oder irgendein anderes geeignetes Substrat, wobei die obere Schicht monokristallines Si umfasst. Bei einigen Ausführungsbeispielen kann das Substrat 110 beispielsweise mit irgendeinem geeigneten n-Typ- und/oder p-Typ-Dotierstoff bei einer Dotierstoffkonzentration in dem Bereich von 1E16 bis 1E22 Atome pro Kubikzentimeter dotiert sein. Zum Beispiel kann ein Siliziumsubstrat unter Verwendung eines geeigneten Akzeptors (z. B. Bor) p-Typ dotiert oder unter Verwendung eines geeigneten Donators (z. B. Phosphor, Arsen) n-Typ dotiert sein mit einer Dotierungskonzentration von zumindest 1E16 Atome pro Kubikzentimeter. Allerdings kann das Substrat 110 bei einigen Ausführungsbeispielen undotiert/intrinsisch oder relativ minimal dotiert sein (wie beispielsweise umfassend eine Dotierstoffkonzentration von weniger als 1E16 Atome pro Kubikzentimeter). Bei einigen Ausführungsbeispielen ist das Substrat 110 ein Substrat, das im Wesentlichen aus Si besteht, wie beispielsweise Silizium einer Qualität für Elektronik. Bei anderen Ausführungsbeispielen kann das Substrat 110 vorrangig Si aufweisen, kann aber auch ein anderes Material aufweisen (z. B. einen Dotierstoff bei einer gegebenen Konzentration). Est ist ferner zu beachten, dass das Substrat 110 eine relativ hochwertiges oder bauelement-qualitatives monokristallines Si oder anderes Material umfassen kann, das eine geeignete Vorlage oder Keim-Oberfläche bereitstellt, aus der andere monokristalline Halbleitermaterialmerkmale und -schichten gebildet werden können. Sofern nicht ausdrücklich etwas anderes angegeben ist, soll ein Substrat 110 gemäß hiesiger Beschreibung somit nicht auf ein Substrat begrenzt sein, das nur Si umfasst.
  • Bei einigen Ausführungsbeispielen kann das Substrat 110 eine kristalline Orientierung aufweisen, die durch einen Miller-Index von (100), (110) oder (111) oder seine Entsprechungen beschrieben ist, wie angesichts dieser Offenbarung offensichtlich ist. Obwohl bei diesem Ausführungsbeispiel das Substrat 110 zur einfacheren Darstellung mit einer Dicke (Abmessung in der Z-Achse-Richtung) ähnlich zu derjenigen von anderen Schichten in den Figuren gezeigt ist, kann das Substrat 119 relativ viel dicker sein als die anderen Schichten, wie beispielsweise mit einer Dicke in dem Bereich von z. B. 1 bis 950 Mikron (oder in dem Teilbereich von 20 bis 800 Mikron, oder irgendeiner geeigneten Dicke oder irgendeinem geeigneten Bereich von Dicken, wie es angesichts dieser Offenbarung offensichtlich ist. Bei einigen Ausführungsbeispielen kann das Substrat 110 eine Mehrschichtstruktur aufweisen, umfassend zwei oder mehr verschiedene Schichten, die kompositorisch unterschiedlich sein können oder möglicherweise nicht. Bei einigen Ausführungsbeispielen kann das Substrat 110 eine Graduierung (z.B. Steigerung und/oder Senkung) von einer oder mehreren Materialkonzentrationen in zumindest einem gesamten Abschnitt des Materials umfassen. Bei einigen Ausführungsbeispielen kann das Substrat 110 für ein oder mehrere andere IC-Bauelemente verwendet werden wie beispielsweise Dioden (z. B. Leuchtdioden (LEDs) oder Laserdioden), Transistoren (z. B. MOSFETs oder TFETs), Kondensatoren (z.B. MOSCAPs), mikroelektromechanische Systeme (MEMS), nanoelektromechanische Systeme (NEMS), Radiofrequenz- (RF-) Bauelemente, Sensoren oder irgendwelche anderen geeigneten Halbleiter- oder IC-Bauelemente, abhängig von der Endverwendung oder Zielanwendung. Dementsprechend können bei einigen Ausführungsbeispielen die hierin beschriebenen Strukturen in einer System-auf-Chip- (SoC-) Anwendung umfasst sein, wie es angesichts dieser Offenbarung offensichtlich ist.
  • Das Verfahren 600 umfasst optional ein Abscheiden 610 eines Puffers 112 auf dem Substrat 110. Der Puffer 112 kann ausgebildet sein zum Unterbringen der Gitterfehlanpassung zwischen dem Substrat 110 und dem Kanalmaterial, das nachfolgend als Teil eines Schichtstapels 134 aufgewachsen wird. Bei einigen derartigen Ausführungsbeispielen ist das Kanalmaterial ein Gruppe-III-V-Material mit einer großen Gitterfehlanpassung zu dem Substrat 110. Der Puffer 112 kann auf dem Substrat 110 abgeschieden werden mit einem Zwischenwert einer Gitterkonstante zwischen dem Kanalmaterial 138 und dem Substrat, was zu einer verbesserten Kristallqualität in dem Kanal 130 führt. Bei einem Ausführungsbeispiel umfasst der Puffer 112 eine erste Schicht eines Puffermaterials, wie beispielsweise Galliumphosphid (GaP). Galliumphosphid weist eine Gitterfehlanpassung von nur 0,36 % mit Silizium auf Galliumphosphid ist auch nützlich, um den Übergang von nichtpolaren Materialien (Si) zu polaren Materialien (Gruppe III-V) ohne einen großen Unterschied bei der Gitterkonstante zu überwinden.
  • Zusätzliche Pufferschichten können auf der ersten Schicht des Puffermaterials mit abgestuften oder graduierten Konzentrationen eines oder mehrerer Elemente gemäß einigen Ausführungsbeispielen aufgewachsen werden. Beispielsweise weist der Puffer 112 von 1 bis n zusätzliche Schichten von Puffermaterial auf, wobei die erste Schicht eine Gitterfehlanpassung von etwa zwei Prozent oder weniger in Bezug auf das Substrat aufweist, und wobei die n. Schicht des Puffermaterials eine Gitterfehlanpassung von etwa zwei Prozent oder weniger mit dem Kanalmaterial 138 aufweist, das aufzuwachsen ist. Bei einem Ausführungsbeispiel weist das Puffermaterial eine graduierte Konzentration von einem oder mehreren Elementen auf. Beispielsweise umfasst der Puffer 112 eine Schicht von InGaP mit einer graduierten Indiumkonzentration, die die Dicke erhöht. Bei einigen derartigen Ausführungsbeispielen kann die Indiumkonzentration bei einem geringen Niveau (z. B. 0 bis 10 Atomprozent) beginnen und/oder kann auf ein höheres Niveau (z. B. bis 75 Atomprozent) steigen.
  • Bei anderen Ausführungsbeispielen kann der Puffer 112 eine Mehrzahl von Schichten aus Puffermaterial umfassen, die in einer abgestuften Konzentration bestimmter Spezies für allmähliche Unterschiede bei der Gitterkonstante abgeschieden werden. Bei einem derartigen Ausführungsbeispiel, das für einen Kanal aus Indiumphosphid (InP) verwendet wird, werden Schichten aus InxGa1-xP verwendet und umfassen zwei oder mehr Schichten aus Puffermaterial mit steigender Indiumkonzentration in jeder Schicht. Beispielsweise weist jede Schicht aus Puffermaterial eine Gitterkonstante auf, die sich um nicht mehr als etwa 2 % unterscheidet, im Vergleich zu der Schicht, auf der sie abgeschieden wird. Abhängig von der akzeptablen Grenze von Defekten und Gitterkonstanten der verschiedenen Materialien können mehr oder weniger Pufferschichten verwendet werden, wie erkennbar ist. Bei einigen Ausführungsbeispielen weist der Puffer 112 eine Dicke auf, die nicht größer ist als 500 nm, umfassend 400 nm oder weniger, 300 nm oder weniger und 200 nm oder weniger. Bei einigen Ausführungsbeispielen können eine oder mehrere Schichten des Puffermaterials mit einem geeigneten Dotierstoff (z. B. Bor, Phosphor und/oder Arsen) dotiert sein. Bei Ausführungsbeispielen, bei denen das Puffermaterial dotiert ist, kann es n-Typ-dotiert (z. B. mit Phosphor oder Arsen) oder p-Typ-dotiert (z. B. mit Bor) bei einer Dotierstoffkonzentration in dem Bereich von 1E16 bis 1E22 Atome pro Kubikzentimeter sein.
  • Das Verfahren 600 fährt mit einem Abscheiden 615 eines Schichtstapels 134 auf dem Substrat 110 (oder auf dem Puffer 112, wenn vorhanden) fort. Der Schichtstapel 134 weist bei einigen Ausführungsbeispielen alternierende Schichten aus einem Opfermaterial 136 und Kanalmaterial 138 auf 7 veranschaulicht eine perspektivische Ansicht einer beispielhaften Struktur mit einem Siliziumsubstrat 110, einem Puffer 112 und einem Schichtstapel mit alternierenden Schichten von 134 aus Opfermaterial 136 und Kanalmaterial 138.
  • Bei einem Ausführungsbeispiel können alternierende Deckschicht-Schichten aus Opfermaterial 136 und Kanalmaterial 138 unter Verwendung eines Schicht-um-Schicht-Epitaxialwachstums gebildet werden, wobei das Opfermaterial 136 anschließend entfernt wird, um Nanodrähte, Nanobänder oder Nanoblätter des Kanalmaterials 138 freizugeben. Bei einem Ausführungsbeispiel wird eine erste Schicht aus Opfermaterial 136 direkt auf dem Substrat 110 gebildet, gefolgt von dem Bilden einer ersten Schicht aus Kanalmaterial 138 direkt auf der ersten Schicht aus Opfermaterial 136, und gefolgt von einer ähnlichen Art durch Abscheiden von zusätzlichen Schichtpaaren aus Opfermaterial 136 und Kanalmaterial 138 und abschließend gefolgt von dem Abscheiden einer oberen Schicht aus Opfermaterial 136. Wenn beispielsweise die erste (untere) Schicht und die letzte (obere) Schicht des Schichtstapels 134 das Opfermaterial 136 sind, sind Schichten aus Opfermaterial 138 sandwichartig zwischen Schichten des Opfermaterials 136 angeordnet. Bei einem Ausführungsbeispiel ist das Opfermaterial 136 Siliziumgermanium (SiGe) und das Kanalmaterial 138 ist Silizium (Si) oder umgekehrt. Bei einem weiteren Ausführungsbeispiel, das einen Puffer 112 nutzt, ist das Opfermaterial Indiumgalliumarsenid (InGaAs) und das Kanalmaterial 138 ist Indiumphosphid (InP). Andere Paare von Opfermaterial 136 und Kanalmaterial 138 können verwendet werden, wie erkennbar ist. Optional kann das Kanalmaterial 138 während der Epitaxie mit einem geeigneten Dotierstoff in einer erwünschten Konzentration dotiert werden, wie erkennbar ist.
  • Der Schichtstapel 134 kann unter Verwendung irgendwelcher geeigneten Techniken gebildet werden, wie beispielsweise einem oder mehreren Abscheidungs- oder Epitaxialwachstums-Prozessen (z. B. CVD, PVD, ALD, VPE, MBE, LPE), Schmelznachwachsen und/oder irgendeiner anderen geeigneten Bearbeitung, wie im Hinblick auf die vorliegende Offenbarung erkennbar ist. Bei einigen Ausführungsbeispiel wird das Opfermaterial 136 und das Kanalmaterial 138 als Deckschicht-Schichten abgeschieden. Eine zusätzliche Bearbeitung kann, je nach Bedarf, nach dem Abscheiden jeder Schicht ausgeführt werden, z. B. Reinigen und Polieren eines Materials vor dem Abscheiden des nächsten Materials Bei einigen Ausführungsbeispielen weist ein gegebenes Material des Schichtstapels 134 zum Beispiel eine vertikale Dicke (Abmessung in der Z-Achse-Richtung) in dem Bereich von 2 nm bis 50 nm (oder in dem Teilbereich von 2-20, 5-45, 5-40, 5-35, 5-30, 5-25, 5-20, 5-15, 5-10, 10-40, 10-30, 10-20, 15-40, 15-30, 15-20, 20-40, 20-30 und 30-40 nm) und/oder eine maximale vertikale Dicke von höchstens 50, 40, 30, 25, 20, 15 oder 10 nm auf.
  • Andere vertikale Dickenanforderungen oder -schwellenwerte können verwendet werden, wie es angesichts dieser Offenbarung offensichtlich ist. Die vertikale Dicke einer jeden Schicht kann ausgewählt sein, um die erwünschte Geometrie des Nanodrahts, Nanobandes oder Nanoblattes bereitzustellen, der/das nachfolgend gebildet werden soll. Die Materialien in dem Schichtstapel 134 brauchen nicht zwingend die gleiche vertikale Dicke aufweisen, weder von Schicht zu Schicht noch unter Schichten eines gegebenen Materials. Beispielsweise kann die Dicke (in der Z-Achse-Richtung) einer gegebenen Schicht gesteuert werden, um die erwünschte Geometrie oder vertikale Beabstandung 133 zwischen zu bildenden Nanodrähten 132 bereitzustellen. Wie in 7 gezeigt, weist das Kanalmaterial 138 eine größere Schichtdicke in dem oberen Bauelementabschnitt 106 im Vergleich mit dem Kanalmaterial 138 in dem unteren Bauelementabschnitt 108 auf. Somit können beispielsweise nachträglich gebildete Nanodrähte eine vertikale Beabstandung und vertikale Nanodrahtabmessungen aufweisen, die für jeden Nanodraht gleich oder unterschiedlich sein können, wie erkennbar ist.
  • Bei einigen Ausführungsbeispielen können mehrere unterschiedliche Kanalmaterialien 138 auf unterschiedlichen Bereichen des Substrats abgeschieden werden, wie beispielsweise für CMOS-Anwendungen. Zum Beispiel kann ein erstes Kanalmaterial 138 auf einem ersten Bereich des Substrats gebildet werden, der für ein oder mehrere PMOS-Bauelemente verwendet werden soll, und ein zweites Kanalmaterial 138 kann auf einem zweiten Bereich des Substrats gebildet werden, der für ein oder mehrere NMOS-Bauelemente verwendet werden soll. Beispielsweise kann bei einigen derartigen Ausführungsbeispielen das erste Kanalmaterial ein n-Typ-Gruppe-III-V- oder Gruppe-IV-Material aufweisen und ein zweites Kanalmaterial kann ein p-Typ-Gruppe-III-V- oder Gruppe-IV-Material aufweisen.
  • Bei einigen Ausführungsbeispielen, die mehrere unterschiedliche Kanalmaterialien aufweisen, kann das erste Kanalmaterial 138 Gruppe-IV-Halbleitermaterial (z. B. Si, SiGe, Ge etc.) aufweisen und das zweite Kanalmaterial 138 kann Gruppe-III-V-Halbleitermaterial (z. B. GaAs, InGaAs, InP etc.) aufweisen. Im Allgemeinen kann ein gegebenes Kanalsystem monokristallines Gruppe-IV-Halbleitermaterial und/oder Gruppe-III-V-Halbleitermaterial aufweisen. Zum Beispiel kann bei einer Kügelchen-Finnen-Transistor-Konfiguration die Kanalregion sowohl Gruppe-IV-Halbleitermaterial (z. B. für die breiteren oder engeren Abschnitte) als auch Gruppe-III-V-Halbleitermaterial (z. B. für den anderen von dem breiteren oder engeren Abschnitt) umfassen. Es ist zu beachten, dass die mehreren unterschiedlichen Kanalmaterialien unter Verwendung von irgendwelchen geeigneten Techniken gebildet werden können, beispielsweise Maskierung, Abscheidung und Entfernung der Maskierung nach Bedarf, um irgendeine Anzahl von kompositorisch unterschiedlichen Kanalmaterialien zu bilden. Zahlreiche unterschiedliche Kanalmaterialkonfigurationen und -variationen sind angesichts dieser Offenbarung offensichtlich.
  • Das Verfahren 600 wird fortgesetzt mit einem Definieren 620 von Finnen 160 aus dem Schichtstapel 134 gemäß einigen Ausführungsbeispielen. Bei einem Beispiel werden Regionen des Schichtstapels 134, die in Finnen verarbeitet 620 werden soll, maskiert, gefolgt von einem Ätzen der umgebenden Regionen, um eine oder mehrere Finnen zu definieren. Beispielsweise verläuft eine anisotrope Ätzung im Wesentlichen vertikal (z. B. ±5°) durch den Schichtstapel 134, um Isoliergräben zwischen benachbarten Finnen 160 zu definieren. Bei einigen Ausführungsbeispielen geht der Ätzprozess in das Substrat 110 über, um eine Finne zu definieren, die den Subfinnenabschnitt 162 aus Substratmaterial und/oder Puffermaterial (wenn vorhanden) umfasst. Über dem Subfmnenabschnitt 162 weist die Finne 160 alternierende Schichten aus Opfermaterial und Kanalmaterial 138 als in dem Schichtstapel 134 abgeschieden auf.
  • Bei einigen Ausführungsbeispielen definiert der Ätzprozess Gruppen von parallelen Finnen 160, die sich vertikal von dem Substrat 110 nach oben erstrecken. 8 veranschaulicht eine perspektivische Ansicht einer beispielhaften Struktur, die Finnen 160 zeigt, die sich von dem Substrat 110 nach oben erstrecken. Jede Finne 160 umfasst einen Subfmnenabschnitt 162. Jede Finne 160 weist alternierende Schichten aus Opfermaterial 136 und Kanalmaterial 138 von dem Schichtstapel 134 auf. Bei anderen Ausführungsbeispielen definiert das Ätzen planare oder 3D-Transistor-Strukturen mit einer H-Form, wobei die Kanalregion 130 dem horizontalen Strahl der H entspricht, der sich zwischen der Source- und der Drain-Region 120 erstreckt, die durch eine Rechteckform dargestellt sind, die durch die sich dazwischen erstreckende Kanalregion 130 verbunden sind.
  • Bei einigen Ausführungsbeispielen kann jede Finne 160 eine vertikale Finnenhöhe (Abmessung in der Z-Achse-Richtung) in dem Bereich von 20-500 nm (oder in einem Teilbereich von 20-50, 20-100,20-200,20-300,20-400,50-100,50-200, 50-300, 50-400, 50-500, 100-250, 100-400, 100-500, 200-400 oder 200-500 nm) und/oder eine maximale vertikale Finnenhöhe von höchstens 500, 450, 400, 350, 300, 250, 200, 150, 100 oder 50 nm aufweisen. Bei einigen Ausführungsbeispielen kann jede Finne eine horizontale Finnenbreite (Abmessung in der X-Achse-Richtung) beispielsweise in dem Bereich von 2-50 nm (oder in einem Teilbereich von 2-5, 2-10, 5-10, 5-20, 5-30, 5-50, 10-20, 10-30, 10-50, 20-30, 20-50 oder 30-50 nm) und/oder eine maximale horizontale Finnenbreite von höchstens 50, 30, 20, 10 oder 5 nm aufweisen. Bei einigen Ausführungsbeispielen kann das Verhältnis von Finnenhöhe zu Finnenbreite größer als 1 sein, wie beispielsweise größer als 1,5, 2, 2,5, 3, 3,5, 4, 4,5, 5, 6, 7, 8, 9, 10, 15, 20, oder größer als irgendein anderes geeignetes Schwellenverhältnis, wie angesichts dieser Offenbarung offensichtlich ist. Andere geeignete Materialien und Dickenwerte/Bereiche/Schwellenwerte ergeben sich angesichts dieser Offenbarung.
  • Bei einigen Ausführungsbeispielen kann das Substrat 110 (oder Puffermaterial, wenn vorhanden) relativ zu dem darüberliegenden Kanalmaterial 138 entgegengesetzt typ-dotiert sein, um eine Tunneldiodenkonfiguration bereitzustellen, um zu helfen, parasitäre Lecks (z. B. subschwelliges Leck) zu reduzieren oder eliminieren. Bei einigen Ausführungsbeispielen kann beispielsweise das Substrat absichtlich p-typ-dotiert sein (z. B. mit einer Dotierungskonzentration von zumindest 1E16, 5E16, 1E17, 5E17, 1E18, 5E18 oder 1E19 Atomen pro Kubikzentimeter), wenn das darüberliegende Material n-Typ-dotiert sein soll, oder umgekehrt.
  • Das Verfahren 600 fährt fort mit dem Definieren 625 einer Gate-Struktur 140 in Kontakt mit der Oberseite und den Seiten jeder Finne 160. Bei einem Ausführungsbeispiel umfasst der Prozess 625 anfänglich ein Füllen von Gräben zwischen den Finnen 160 mit Flache-Grabenisolations-(STI-) Material 152. Eine derartige Verarbeitung kann ein Abscheiden des STI-Materials 152, ein Planarisieren/Polieren der Struktur (z. B. via CMP) und ein Vertiefen des polierten STI-Materials umfassen, um den Schichtstapel 134- Abschnitt der Finnen 160 über dem Subfmnenabschnitt freizulegen. Bei einigen Ausführungsbeispielen kann die Abscheidung des STI-Materials 152 irgendwelche geeigneten Abscheidungstechniken, wie beispielsweise die hierin Beschriebenen (z. B. CVD, ALD, PVD), oder irgendeinen anderen geeigneten Abscheidungsprozess umfassen. Bei einigen Ausführungsbeispielen kann das STI-Material 152 irgendein geeignetes elektrisches Isoliermaterial umfassen, wie beispielsweise ein oder mehrere Dielektrikums-, Oxid- (z. B. Siliziumoxid) und/oder Nitrid- (z. B. Siliziumnitrid) Materialien. Bei einigen Ausführungsbeispielen kann das STI-Material 152 basierend auf dem Material des Substrats 110 ausgewählt sein. Beispielsweise kann das STI-Material 152 aus Siliziumdioxid oder Siliziumnitrid basierend auf der Verwendung eines Si-Substrats 110 ausgewählt sein.
  • Gemäß einigen Ausführungsbeispielen ist die Gate-Struktur 140 eine Dummy-Gate-Struktur, die auf der Kanalregion 130 der Finnen 160 gebildet ist. Bei einem Ausführungsbeispiel umfasst die Gate-Struktur 140 eine Dummy-Gate-Elektrode 142, Gate-Abstandhalter 146 und eine optionale Hartmaske 148. Bei diesem Beispiel wird das Definieren 625 der Gate-Struktur 140 gemäß einem Gate-Last-Prozessablauf ausgeführt. Bei einigen Ausführungsbeispielen ist die Dummy-Gate-Elektrode 142 aus Polysilizium oder einem anderen geeigneten Material hergestellt, wie erkennbar ist. Ein Gate-Last-Fertigungsprozess kann eine Dummy-Gate-Struktur 140 verwenden, um eine Ersatz-Gate-Bearbeitung zu ermöglichen, während ein Gate-First-Fertigungsprozess in erster Linie die finale Gate-Struktur bilden kann; die finale Gate-Struktur kann gebildet werden, nachdem die S/D-Regionen 120 verarbeitet wurden. Bei anderen Ausführungsbeispielen können die Techniken unter Verwendung eines Gate-First-Prozessablauf ausgeführt werden. In einem Gate-Last- oder Gate-First-Prozessablauf umfasst die Endstruktur den finalen Gate-Stapel, wie angesichts dieser Offenbarung ersichtlich ist. Die Dummy-Gate-Struktur kann die Kanalregion 130 und die Source/Drain- (S/D-) Regionen 120 jeder Finne 160 definieren, wobei sich die Kanalregion 130 unter der Gate-Struktur 140 (ob Dummy- oder finaler Gate-Stapel) befindet, und die Source- und Drain-Regionen 120 sind auf beiden Seiten der Gate-Struktur 140 und sind mit der Kanal-Region 130 verbunden.
  • Der Prozess 625 umfasst ein Bilden von Gate-Abstandhaltern 146 auf gegenüberliegenden Seiten der Dummy-Gate-Elektrode 144. Die Gate-Abstandhalter146 können irgendein geeignetes Material umfassen, wie beispielsweise irgendeinen geeigneten elektrischen Isolator, Dielektrikum, Oxid (z. B. Siliziumoxid) und/oder Nitrid (z. B. Siliziumnitrid), wie angesichts dieser Offenbarung offensichtlich ist. Bei einem Ausführungsbeispiel sind die Gate-Abstandhalter 146 aus Siliziumnitrid (Si3N4) gebildet. Es ist zu beachten, dass bei einigen Ausführungsbeispielen eine Hartmaske 148 über der Dummy-Gate-Struktur 140 gebildet werden kann, um die Dummy-Gate-Elektrode 144 und die Gate-Abstandhalter 146 zum Beispiel während der nachfolgenden Verarbeitung zu schützen. Bei einigen Ausführungsbeispielen wird die Hartmaske 148 auf der Oberseite der Dummy-Gate-Elektrode zwischen den Gate-Abstandhaltern 146 gebildet.
  • 9 veranschaulicht eine perspektivische Ansicht einer beispielhaften Struktur, wobei sich die Finnen 160 von dem Substrat 110 und dem STI-Material 152 zwischen dem Subfinnenabschnitt 162 von benachbarten Finnen 160 nach oben erstrecken. Eine Dummy-Gate-Struktur 140 wird in Kontakt mit der Oberseite und den Seiten jeder Finne 160 gebildet, was die darunter liegende Kanalregion 130 definiert und Source- und Drain- 120 Regionen auf gegenüberliegenden Seiten der Gate-Struktur 140 definiert. Die Gate-Struktur 140 umfasst eine Dummy-Gate-Elektrode 144, Gate-Abstandhalter 146 auf gegenüberliegenden lateralen Stirnseiten der Gate-Elektrode 144 und eine Hartmaske 148.
  • Das Verfahren 600 fährt mit dem Verarbeiten 645 der Source/Drain 120 unter Verwendung irgendwelcher geeigneten Techniken gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung fort. Bei einem Ausführungsbeispiel wird das Verarbeiten 645 der Source und Drain 120 gemäß einem Ersatz-S/D-Ansatz ausgeführt. Bei einem derartigen Ausführungsbeispiel beginnt das Verarbeiten 645 durch ein Vertiefen 630 von zumindest einem Abschnitt der freiliegenden Source- und Drain- 120 Regionen der Finnen 160. Bei einigen Ausführungsbeispielen wird der gesamte Schichtstapel 134 in den Source- und Drain- 120 Regionen der Finne 160 entfernt, zusätzlich zu einer gewissen Menge des Substrats 110 oder eines anderen Materials unter dem Schichtstapel 134. Bei anderen Ausführungsbeispielen stoppt der Ätzprozess kurz vor dem kompletten Entfernen des gesamten Schichtstapels 134, was einen Stumpf oder Restabschnitt des Schichtstapels in der S/D 120 Region zurücklässt. Beispielsweise ist der Stumpf Teil einer untersten oder ersten Schicht des Opfermaterials 136. Das S/D-Ätzen legt Enden des Nanodraht/Nanoband-Kanalmaterials 138 an der äußeren Oberfläche der Gate-Abstandhalter 146 frei. Die sich ergebende Struktur kann bei Bedarf für die Abscheidung oder das Wachstum von Ersatz-Source-/Drain-Material maskiert werden, wie im Folgenden näher erörtert wird. Bei anderen Ausführungsbeispielen kann das Verarbeiten 645 der Source und Drain 120 den Schichtstapel 134 in den Source/Drain- 120 Regionen der Finnen nicht vertiefen oder nicht vollständig vertiefen; stattdessen wird das Material in dem Schichtstapel 134 an den Source/Drain-Regionen 120 beispielsweise durch Dotierung, Implantation und/oder Ummantelung mit einem Source/Drain-Material oder eine andere geeignete Verarbeitung umgewandelt.
  • 10 veranschaulicht eine perspektivische Ansicht einer beispielhaften Struktur nach dem Vertiefen des Schichtstapels 134 in den Source- und Drain 120 Regionen. Der Schichtstapel 134 in den S/D 120 Regionen wurde in den Puffer 112 vertieft. Bei einigen Ausführungsbeispielen können die S/D-Regionen 120 ferner vertieft werden, wie beispielsweise bis zu der oberen Oberfläche des Substrats 110 oder in das Substrat 110. Das Kanalmaterial 138 ist an der Stirnseite des Gate-Abstandhalters 146 sowohl für den oberen Bauelementabschnitt 106 als auch den unteren Bauelementabschnitt 108 freigelegt.
  • Für eine gestapelte Transistorstruktur 100 mit einem oberen Bauelementabschnitt 106 und einem unteren Bauelementabschnitt 108 kann beispielsweise das Verarbeiten 645 der Source und Drain 120 des unteren Bauelementabschnitts 108 zuerst ausgeführt werden, gefolgt von dem Verarbeiten 645 der Source und Drain 120 des oberen Bauelementabschnitts 106. Beispielsweise umfasst der Prozess 645 ein Abscheiden 640 einer Schicht aus STI-Material (z. B. ein Oxid (z.B. SiO2)), gefolgt von einem Vertiefen des STI zu der Oberseite des unteren Bauelementabschnitts 108. Ein anderes Isoliermaterial (z. B. ein Nitrid (z.B. Si3N4)) kann dann konform über das STI-Material und den freiliegenden Abschnitt des oberen Bauelementabschnitts 106 abgeschieden werden. Das STI-Material wird dann in dem unteren Bauelementabschnitt 108, beispielsweise durch einen Nassätzprozess, entfernt, wobei das Isoliermaterial (z. B. Si3N4) auf den Stirnseiten der Gate-Abstandhalter 146 und über den Enden des Kanalmaterials 138 verbleibt. Durch Entfernen des STI-Materials in dem unteren Bauelementabschnitt 108 wird das Kanalmaterial 138 an der Stirnseite des Gate-Abstandhalters 146 nun für das epitaxiale Wachstum des Ersatz-S/D-Materials freigelegt.
  • Der Prozess 645 wird mit epitaxialem Aufwachsen 640 von Ersatz-S/D-Material unter Verwendung irgendwelcher geeigneter Techniken, wie z. B. Dampfphasenepitaxie (VPE; vaporphase epitaxy), Molekularstrahlepitaxie (MBE; molecular beam epitaxy) oder Flüssigphasenepitaxie (LPE; liquid-phase epitaxy), fortgesetzt. In einer gestapelten Transistorkonfiguration kann beispielsweise Material der Source- und Drain-Regionen 120 in dem unteren Bauelementabschnitt 108 epitaxial lateral von dem an dem Gate-Abstandhalter 146 freiliegenden Kanalmaterial 138 aufgewachsen sein. Beispielsweise wächst einkristallines Material hemisphärisch aus den freiliegenden Enden des Kanalmaterials 138 heraus. Nach dem Verarbeiten der S/D 120 in dem unteren Bauelementabschnitt 108 kann eine Schicht aus STI-Material 152 über die S/D 120 des unteren Bauelementabschnitts 108 in Vorbereitung auf das Verarbeiten der S/D 120 in dem oberen Bauelementabschnitt 106 abgeschieden werden. Optional kann auf dem STI-Material 152 ein Isoliermaterial 154 abgeschieden werden, wie beispielsweise ein Oxid (z. B. SiO2), Nitrid (z. B. Si3N4), ein low-K-Dielektrikum (z. B. poröses SiO2 oder Material mit einer Dielektrizitätskonstante unter 3,9), Aluminiumoxid, Oxynitridverbindungen, Carbonoxynitridverbindungen, ein Aufschleuder-C-reiches Glas oder ein anderes elektrisch isolierendes Material. Das Isoliermaterial 154, das auf der Oberseite des unteren Bauelementabschnitts 108 abgeschieden ist, unterscheidet sich im Allgemeinen von demjenigen, das in dem oberen Bauelementabschnitt 106 verwendet wird, um ein selektives Ätzen eines der Isoliermaterialien zu ermöglichen. Das Isoliermaterial (z.B. Si3N4) auf den Gate-Abstandhaltern 146 in dem oberen Bauelementabschnitt 106 wird entfernt, um das Kanalmaterial 138 in dem oberen Bauelementabschnitt 108 freizulegen. Das Ersatz-S/D- 120 Material kann dann epitaxial von den freiliegenden Enden des Kanalmaterials 138 in dem oberen Bauelementabschnitt 108 aufgewachsen werden.
  • 11 veranschaulicht eine perspektivische Ansicht einer beispielhaften Transistorstruktur 100 nach dem epitaxialen Aufwachsen des Ersatz-S/D-120 Materials in dem unteren Bauelementabschnitt 108 und oberen Bauelementabschnitt 106. Eine Schicht aus STI-Material 152 füllt Hohlräume zwischen der S/D 120 in dem unteren Bauelementabschnitt 108 und isoliert die S/D 120 des oberen Bauelementabschnitts 106 von dem unteren Bauelementabschnitt 108. Es ist zu beachten, dass sich die Source und Drain 120b des unteren Bauelementabschnitts 108 von der Gate-Struktur 140 in einem größeren Ausmaß erstrecken als die Source und Drain 120a des oberen Bauelementabschnitts 106. Eine derartige Konfiguration ist nicht erforderlich, kann aber nützlich sein, um die Bildung von S/D-Kontakten zu erleichtern, die sich vertikal nach unten zu der S/D 120 eines jeden Bauelementabschnitts 106, 108 erstrecken.
  • Bei einigen Ausführungsbeispielen können die Source und Drain 120 gleichzeitig eine Polarität bilden, wie beispielsweise die Verarbeitung einer von n-Typ- und p-Typ-S/D und dann die Verarbeitung der anderen von der n-Typ- und p-Typ-S/D. Bei einigen Ausführungsbeispielen können die Source und Drain 120 irgendein geeignetes Dotierungsschema aufweisen, wie beispielsweise umfassend einen geeigneten n-Typ- und/oder p-Typ-Dotierstoff (z. B. in einer Konzentration in dem Bereich von 1E16 bis 1E22 Atome pro Kubikzentimeter). Bei einigen Ausführungsbeispielen kann zum Beispiel zumindest eine Source oder Drain 120 undotiert/intrinsisch oder relativ minimal dotiert sein, wie beispielsweise umfassend eine Dotierstoffkonzentration von weniger als 1E16 Atome pro Kubikzentimeter.
  • Bei einigen Ausführungsbeispielen können eine oder mehrere der S/D 120 eine Mehrschichtstruktur aufweisen, die beispielsweise zwei oder mehr verschiedene Schichten umfasst. Bei einigen derartigen Ausführungsbeispielen können eine oder mehrere der Schichten der S/D 120 ein Graduieren (z. B. Erhöhen und/oder Verringern) des Gehalts/der Konzentration von einem oder mehreren Materialien in einem Teil der oder der gesamten S/D umfassen. Beispielsweise kann es bei einigen Ausführungsbeispielen erwünscht sein, die Konzentration eines gegebenen Dotierstoffes oder Elements allmählich zu erhöhen, während eine gegebene S/D 120 gebildet wird, um die Dotierstoffdiffusion zu reduzieren. Beispielsweise weist die S/D eine relativ geringere Dotierungskonzentration nahe der Kanalregion 130 auf und eine relativ höhere Dotierungskonzentration näher dem entsprechenden S/D-Kontakt für einen verbesserten Kontaktwiderstand auf. Optional kann in den S/D-Regionen 120 eine Dummy-Elektrode gebildet werden. Diese Dummy-Elektrode kann anschließend zur weiteren Verarbeitung des Ersatz-S/D-Materials entfernt werden, wie nachfolgend erörtert wird.
  • Das Verfahren 600 wird mit einem Freigeben 650 von Nanodrähten in der Kanalregion fortgesetzt. Der Prozess 650 kann gleichzeitig für den oberen Bauelementabschnitt 106 und den unteren Bauelementabschnitt 108 ausgeführt werden. Bei anderen Ausführungsbeispielen erfolgt das Freigeben 650 der Nanodrähte in einem mehrstufigen Prozess, wobei der untere Bauelementabschnitt 108 getrennt von dem oberen Bauelementabschnitt 106 verarbeitet wird, wie erkennbar ist. Der Prozess 650 wird hier erörtert, wobei Nanodrähte 132 des oberen Bauelementabschnitts 106 und des unteren Bauelementabschnitts 108 gleichzeitig verarbeitet werden.
  • Der Prozess 650 kann mit dem Entfernen der Dummy-Gate-Elektrode 144 zwischen den Gate-Abstandhaltern 146 beginnen, um die Kanalregion 130 jeder Finne 160 freizulegen. Beispielsweise kann eine Dummy-Gate-Elektrode 144 aus polykristallinem Silizium unter Verwendung eines Nassätzprozess (z. B. Salpetersäure/Fluorsäure), einem anisotropen Trockenätzen oder einem anderen geeigneten Ätzprozess entfernt werden, wie erkennbar ist. Nach dem Entfernen der Dummy-Gate-Elektrode 144 wird der finnenförmige Schichtstapel 134 aus alternierenden Schichten aus Kanalmaterial 138 und Opfermaterial 136 in der Kanalregion 130 zwischen den Gate-Abstandhaltern 146 freigelegt. Die Kanalregion 130 des Schichtstapels 134 erstreckt sich zwischen und kontaktiert die Source und Drain 120, wobei die Enden des Schichtstapels 134 durch die Gate-Abstandhalter 146 geschützt sind. Das Opfermaterial 136 kann durch Ätzverarbeitung entfernt werden, wie beispielsweise einen Ätzprozess, der selektiv ist, um das Opfermaterial (z. B. SiGe) in dem Schichtstapel zu entfernen, während das Kanalmaterial 138 (z. B. Si) intakt belassen wird, um Nanodrähte 132 zu definieren.
  • Das Ätzen des Opfermaterials 136 kann unter Verwendung von irgendeinem geeigneten Nass- oder Trockenätzprozess ausgeführt werden, derart, dass der Ätzprozess das Opfermaterial 136 selektiv entfernt und das Kanalmaterial 138 intakt lässt. Nach dem Entfernen des Opfermaterials 136 umfasst die sich ergebende Kanalregion 130 Nanodrähte 132, die sich zwischen dem epitaxialen Material der Source und Drain 120 erstrecken, wobei die Enden der Nanodrähte 132 (z. B. Si) die Source und Drain 120 kontaktieren und zumindest teilweise durch die um sie wickelnden Gate-Abstandhalter 146 geschützt bleiben.
  • Optional können die freigegebenen Nanodrähte 132 oder Nanobänder unter Verwendung einer Reihe von Oxidbildung und Rückätzung gereinigt und/oder geformt werden, wie erkennbar ist. Beispielsweise kann ein dünnes Oberflächenoxid unter Verwendung thermischer Oxidation, Abscheidung eines Oxids plus Tempern oder eines anderen geeigneten Prozesses gebildet werden. Anschließend kann ein Nass- oder Trockenätzprozess verwendet werden, um das Oxid zu entfernen. Eine derartige Abfolge von Oxidation und Oxidentfernung kann Restmengen des Opfermaterials 136 und andere Verunreinigungen auf dem Kanalmaterial 138 entfernen. Ein derartiger Reinigungs- und Formgebungsprozess kann auch nützlich sein, um Ecken des Nanodrahtquerschnitts zu runden, wodurch Bereiche von Ladungsakkumulation reduziert werden.
  • 12 zeigt einen Teil der beispielhaften Struktur von 11 nach Freigeben der Nanodrähten 132 des Kanalmaterials 138. Ein Teil der in 11 gezeigten Gate-Struktur 140 und S/D 120 wurde entfernt, um die Nanodrähte 132 in dem Kanal 130 deutlicher darzustellen. Die Enden der Nanodrähte 132 kontaktieren die S/D 120. Der Gate-Abstandhalter 146 umwickelt das Ende jedes Nanodrahtes 132, der durch gestrichelte Linien benachbart zu der S/D 120 dargestellt ist. Die Nanodrähte 132a in dem oberen Bauelementabschnitt 106 sind über den Nanodrähten 132b in dem unteren Bauelementabschnitt 108 ausgerichtet. Die Querschnittsform und vertikale Beabstandung 133 zwischen den Nanodrähten 132a ist in dem oberen Bauelementabschnitt 106 verglichen mit dem unteren Bauelementabschnitt 108 anders. Derartige Unterschiede in der Geometrie können verwendet werden, um die Bauelement-Performance in einer gestapelten Transistorstruktur 100 unabhängig zu optimieren, wie vorstehend erörtert ist.
  • Das Verfahren 600 wird mit der finalen Gate-Verarbeitung 660 fortgesetzt. Die Gate-Verarbeitung 660 umfasst die Abscheidung eines Gate-Dielektrikums 142 auf den freigegebenen Nanodrähten/Nanobändern 132, gefolgt von der Abscheidung einer Arbeitsfunktionsschicht 145 und Gate-Elektrode 144 über dem Gate-Dielektrikum 142 gemäß einigen Ausführungsbeispielen.
  • Bei einem beispielhaften Ausführungsbeispiel wird der Gate-Stapel unter Verwendung eines Gate-Last-Fertigungsablaufs gebildet, der als Ersatz-Gate- oder Ersatz-Metall-Gate- (RMG-; replacement metal gate) Prozess betrachtet werden kann. Bei Ausführungsbeispielen, die eine Nanodraht-Kanal-Struktur nutzen, umgibt der Gate-Stapel im Wesentlichen (oder vollständig) jeden Nanodraht-Körper-Abschnitt, wie beispielsweise das Umwickeln von zumindest 80, 85, 90, 95 % oder mehr von jedem Nanodraht-Körper. Wie vorstehend für einige Prozesse erörtert wurde, kann die Gate-Verarbeitung 660 gleichzeitig für sowohl den oberen Bauelementabschnitt 106 als auch den unteren Bauelementabschnitt 108 ausgeführt werden. Bei anderen Ausführungsbeispielen, wie beispielsweise wenn der obere Bauelementabschnitt 106 getrennt von dem unteren Bauelementabschnitt 108 gesteuert wird, wird die Gate-Verarbeitung 660 in einem zweiteiligen Prozess ausgeführt, um verschiedene Gate-Strukturen 140 in dem unteren Bauelementabschnitt 108 und in dem oberen Bauelementabschnitt 106 zu definieren.
  • Die Gate-Verarbeitung 660 umfasst das Abscheiden eines Gate-Dielektrikums 142 auf den freiliegenden Nanodraht- 132 Körper in der Kanalregion 130. Das Gate-Dielektrikum 142 kann beispielsweise irgendein geeignetes Oxid (wie beispielsweise Siliziumdioxid), high-k-Dielektrikumsmaterial und/oder irgendein anderes geeignetes Material umfassen, wie es angesichts dieser Offenbarung offensichtlich ist. Beispiele von High-k-Dielektrikum-Materialien umfassen beispielsweise Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid und Blei-Zink-Niobat, um einige Beispiele bereitzustellen. Bei einigen Ausführungsbeispielen kann das Gate-Dielektrikum 142 getempert werden, um seine Qualität zu verbessern, wenn high-k-Dielektrikumsmaterial verwendet wird.
  • Eine Arbeitsfunktionsschicht 145 (z. B. ein Arbeitsfunktionsmetall oder eine Arbeitsfunktionsmetall-enthaltende Verbindung) kann über dem Gate-Dielektrikum 142 in einer relativ dünnen Schicht, die den Nanodraht- 132 Körper umgibt, abgeschieden werden. Bei einigen Ausführungsbeispielen weist die Arbeitsfunktionsschicht 145 eine Dicke von 1 nm bis 15 nm auf (z. B. 2 nm bis 6 nm, 2 nm bis 5 nm, 4 nm bis 8 nm oder 5 nm bis 10 nm). Beispielsweise weist die Arbeitsfunktionsschicht 145 eine Dicke von ein bis fünf nm auf und definiert eine Schicht, die jeden Nanodraht 132 umwickelt, wie in 1B gezeigt und oben erörtert. Bei anderen Ausführungsbeispielen wird die Arbeitsfunktionsschicht 145 in einer größeren Menge abgeschieden, um eine durchgehende Schicht um und zwischen benachbarten Nanodrähten 132 zu definieren, wie in 4B gezeigt und oben erörtert. Die Arbeitsfunktionsschicht 145 kann unter Verwendung eines Atomschichtabscheidungsprozesses oder irgendeines anderen geeigneten Prozesses gebildet werden. Wenn die vertikale Beabstandung 133 zwischen den Nanodrähten 132 ausreichend klein ist, können die Prozessbedingungen der Atomschichtabscheidung oder einer anderen Abscheidungstechnik ausgeführt werden, derart, dass die Arbeitsfunktionsschicht 145 sich selbst schließt und einen Hohlraum oder Luftspalt umschließt. Ein derartiger Ansatz kann verwendet werden, um einen Hohlraum oder Luftspalt 147 zwischen vertikal benachbarten Nanodrähten zu definieren, wie in 3B gezeigt und oben erörtert.
  • Eine Gate-Elektrode 144 kann nachfolgend über der Arbeitsfunktionsschicht 145 gebildet werden. Es kann irgendeine geeignete Technik verwendet werden, z. B. umfassend Schleuderbeschichtung oder CVD-Beschichtung. Die Gate-Elektrode 144 kann eine breite Palette von Materialien umfassen, wie beispielsweise Polysilizium oder verschiedene geeignete Metalle oder Metalllegierungen, wie beispielsweise Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu), Titannitrid (TiN) oder Tantalnitrid (TaN).
  • Bei einigen Ausführungsbeispielen kann das Gate-Dielektrikum 142 und/oder die Gate-Elektrode 144 beispielsweise eine Mehrschichtstruktur aus zwei oder mehreren Materialschichten umfassen. Beispielsweise kann bei einigen Ausführungsbeispielen ein mehrschichtiges Gate-Dielektrikum 142 verwendet werden, um einen allmählicheren elektrischen Übergang von dem Kanalmaterial 138 zu der Gate-Elektrode 144 bereitzustellen. Bei einigen Ausführungsbeispielen kann das Gate-Dielektrikum 142 und/oder die Gate-Elektrode 144 eine Graduierung (z. B. Steigerung und/oder Senkung) des Gehalts oder der Konzentration von einem oder mehreren Materialien in zumindest einem Abschnitt des Merkmals/der Merkmale umfassen. Bei einigen Ausführungsbeispielen können auch eine oder mehrere zusätzliche Schichten in dem finalen Gate-Stapel vorhanden sein, wie beispielsweise eine oder mehrere relativ hohe oder niedrige Arbeitsfunktionsschichten und/oder andere geeignete Schichten. Es ist zu beachten, dass das Gate-Dielektrikum 142 auch verwendet werden kann, um Ersatz-Gate-Abstandhalter 146 auf einer oder beiden Seiten des Nanodraht-Körpers zu bilden, derart, dass das Gate-Dielektrikum 142 beispielsweise zwischen der Gate-Elektrode 144 und einem oder beiden Gate-Abstandhaltern 146 ist. Zahlreiche unterschiedliche Gate-Stapel-Konfigurationen sind angesichts dieser Offenbarung offensichtlich.
  • Das Verfahren 600 fährt mit dem Bilden 670 von Source/Drain-Kontakten 122 fort. Bei einigen Ausführungsbeispielen können die Source- und Drain-Kontakte 122 unter Verwendung irgendwelcher geeigneter Techniken gebildet 670 werden, wie beispielsweise das Bilden von Vias in einer ILD-Schicht, die sich vertikal nach unten zu den jeweiligen Source/Drain- 120 Regionen erstreckt, gefolgt von der Abscheidung von Metall oder Metalllegierung (oder anderem geeigneten elektrisch leitfähigen Material) in den Vias. Bei einigen Ausführungsbeispielen kann das Bildung 670 von Source/Drain-Kontakten 122 beispielsweise Silizidierungs-, Germanidierungs-, III-V-Idations- und/oder Temper-Prozesse umfassen.
  • Bei einigen Ausführungsbeispielen können die Source- und Drain-Kontakte 122 Aluminium oder Wolfram umfassen, obwohl irgendein geeignetes leitfähiges Metall oder Legierung verwendet werden kann, wie beispielsweise Silber, Nickel-Platin oder Nickel-Aluminium. Bei einigen Ausführungsbeispielen kann einer oder mehrere von den Source- und Drain-Kontakten ein widerstandsreduzierendes Metall und ein Kontaktsteckermetall oder beispielsweise nur einen Kontaktstecker umfassen. Beispielhafte Kontaktwiderstandsreduzierungsmetalle umfassen beispielsweise Nickel, Aluminium, Titan, Gold, Gold-Germanium, Nickel-Platin, Nickel-Aluminium und/oder andere derartige Widerstandsreduzierungsmetalle oder Legierungen. Beispielhafte Kontaktsteckermetalle umfassen beispielsweise Aluminium, Kupfer, Nickel, Platin, Titan oder Wolfram oder Legierungen derselben, wobei jedoch irgendein entsprechend leitfähiges Kontaktmetall oder irgendeine entsprechend leitfähige Legierung verwendet werden kann. Bei einigen Ausführungsbeispielen können in den Source- und Drain-Kontakt-Regionen zusätzliche Schichten vorhanden sein, wie beispielsweise Adhäsionsschichten (z. B. Titannitrid) und/oder Liner- oder Barriere-Schichten (z. B. Tantalnitrid), falls gewünscht. Bei einigen Ausführungsbeispielen kann eine Kontaktwiderstandsreduzierungsschicht zwischen einer gegebenen Source- oder Drain-Region und dem entsprechenden Source- oder Drain-Kontakt 126 vorhanden sein, wie beispielsweise eine relativ hochdotierte (z. B. mit Dotierstoffkonzentrationen größer als 1E18, 1E19, 1E20, 1E21 oder 1E22 Atomen pro Kubikzentimeter) dazwischenliegende Halbleitermaterialschicht. Bei einigen derartigen Ausführungsbeispielen kann die Kontaktwiderstandsreduzierungsschicht beispielsweise Halbleitermaterial und/oder Verunreinigungsdotierstoffe basierend auf dem umfassten Material und/oder der Dotierstoffkonzentration der entsprechenden Source- oder Drain-Region 120 umfassen. 5, wie vorstehend erläutert, veranschaulicht eine perspektivische Ansicht eines Teils einer beispielhaften Transistorstruktur 100 mit S/D-Kontakten 122, die auf der S/D 120 gebildet sind, gemäß einigen Ausführungsbeispielen.
  • Das Verfahren 600 fährt mit dem Vervollständigen 680 einer allgemeinen integrierten Schaltung (IC; integrated circuit) fort, wie gewünscht, gemäß einigen Ausführungsbeispielen. Eine derartige zusätzliche Verarbeitung zum Vervollständigen einer IC kann beispielsweise eine Back-End- oder Back-End-of-Line- (BEOL-) Verarbeitung umfassen, um eine oder mehrere Metallisierungsschichten und/oder Zwischenverbindung in Kontakt mit den gebildeten Transistorbauelementen zu bilden. Irgendeine andere geeignete Verarbeitung kann ausgeführt werden, wie sich aus dieser Offenbarung ergibt. Es ist zu beachten, dass die Prozesse bei Verfahren 600 zur besseren Beschreibung in einer bestimmten Reihenfolge dargestellt sind. Gemäß einigen Ausführungsbeispielen können einer oder mehrere der Prozesse jedoch in einer anderen Reihenfolge ausgeführt werden oder werden möglicherweise gar nicht ausgeführt (und sind somit optional). Zahlreiche Variationen des Verfahrens 600 und der hierin beschriebenen Techniken ergeben sich aus dieser Offenbarung.
  • Beispielhaftes System
  • 13 stellt ein Rechensystem 1000, das mit integrierten Schaltungsstrukturen und/oder Transistorbauelementen implementiert ist, die unter Verwendung der hierin offenbarten Techniken gebildet werden, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Wie ersichtlich ist, häust das Rechensystem 1000 eine Hauptplatine 1002 dar. Die Hauptplatine 1002 kann eine Anzahl von Komponenten umfassen, umfassend, aber nicht beschränkt auf, einen Prozessor 1004 und zumindest einen Kommunikationschip 1006, von denen jeder physisch und elektrisch mit der Hauptplatine 1002 gekoppelt oder anderweitig in dieselbe integriert sein kann. Es wird darauf hingewiesen, dass die Hauptplatine 1002 beispielsweise irgendeine gedruckte Schaltungsplatine sein kann, ob eine Hauptplatine, eine auf einer Hauptplatine befestigte Tochterplatine oder die einzige Platine des Systems 1000 etc.
  • Abhängig von seinen Anwendungen kann das Rechensystem 1000 eine oder mehrere andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten können umfassen, sind aber nicht beschränkt auf, einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (Global Positioning System; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (z. B. Festplattenlaufwerk, CD (Compact Disk), DVD (Digital Versatile Disk) usw.). Irgendeine der in dem Computersystem 1000 umfassten Komponenten kann eine oder mehrere integrierte Schaltungsstrukturen oder Bauelemente umfassen, die unter Verwendung der offenbarten Techniken gemäß einem beispielhaften Ausführungsbeispiel gebildet werden. Bei einigen Ausführungsbeispielen können mehrere Funktionen in einen oder mehrere Chips integriert sein (beispielsweise wird darauf hingewiesen, dass der Kommunikationschip 1006 ein Teil des Prozessors 1004 sein kann oder anderweitig in dieselben integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von dem Rechensystem 1000. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 1006 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Das Rechensystem 1000 kann eine Mehrzahl von Kommunikationschips 1006 umfassen. Zum Beispiel kann ein erster Kommunikationschip 1006 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 1004 des Rechensystems 1000 umfasst einen integrierten Schaltungsdie, der innerhalb des Prozessors 1004 gehäust ist. Bei einigen Ausführungsbeispielen umfasst der integrierte Schaltungsdie des Prozessors eine eingebaute Schaltungsanordnung, die mit einer oder mehreren integrierten Schaltungsstrukturen oder -bauelementen implementiert ist, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder irgendeinen Abschnitt eines Bauelements beziehen, das/der zum Beispiel elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch einen integrierten Schaltungsdie umfassen, der innerhalb des Kommunikationschips 1006 gehäust ist. Gemäß einigen derartigen Ausführungsbeispielen umfasst der integrierte Schaltungsdie des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Angesichts dieser Offenbarung wird darauf hingewiesen, dass eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 1004 integriert sein kann (z. B., wo die Funktionalität von irgendwelchen Chips 1006 in den Prozessor 1004 integriert ist, anstatt separate Kommunikationschips zu umfassen). Ferner wird darauf hingewiesen, dass der Prozessor 1004 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit aufweist. Kurz gesagt, kann irgendeine Anzahl an Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Auf ähnliche Weise kann irgendein Chip oder Chipsatz mehrere darin integrierte Funktionen umfassen.
  • Bei verschiedenen Implementierungen kann das Rechensystem 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder irgendein anderes elektronisches Bauelement oder System sein, das Daten verarbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente einsetzt, die unter Verwendung der offenbarten Techniken gebildet sind, wie hierin verschiedenartig beschrieben. Es ist zu beachten, dass die Bezugnahme auf ein Computersystem dazu bestimmt ist, Rechenvorrichtungen, Vorrichtungen und andere Strukturen zu umfassen, die zum Berechnen oder Verarbeiten von Information konfiguriert sind.
  • Weitere beispielhafte Ausführungsbeispiele
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele, aus denen zahlreiche Permutationen und Ausbildungen offensichtlich sind.
  • Beispiel 1 ist eine integrierte Schaltung, umfassend eine erste Transistorbauelementregion, die einen ersten Körper aus Halbleitermaterial mit einer ersten Querschnittsform umfasst, und eine erste Gate-Struktur, die um den ersten Körper gewickelt ist, wobei die erste Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen dem ersten Körper und der Gate-Elektrode positioniert ist; und eine zweite Transistorbauelementregion, umfassend einen zweiten Körper aus Halbleitermaterial mit einer zweiten Querschnittsform, und eine zweite Gate-Struktur, die um den zweiten Körper gewickelt ist, wobei die zweite Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen dem zweiten Körper und der Gate-Elektrode positioniert ist; wobei die erste und zweite Transistorbauelementregion in einer vertikal gestapelten Konfiguration angeordnet sind, wobei sich der erste Körper und der zweite Körper horizontal erstrecken; und wobei sich die erste Querschnittsform von der zweiten Querschnittsform unterscheidet.
  • Beispiel 2 umfasst den Gegenstand von Beispiel 1, wobei der erste Körper einer von einer Mehrzahl von ersten Körpern mit einer vertikal länglichen Form ist und der zweite Körper einer von einer Mehrzahl von zweiten Körper mit einer horizontal länglichen Form ist.
  • Beispiel 3 umfasst den Gegenstand von Beispiel 1 oder 2, wobei die erste Querschnittsform ein Verhältnis von Höhe zu Breite aufweist, das zumindest 1,5 ist.
  • Beispiel 4 umfasst den Gegenstand von einem der Beispiele 1-3, wobei die zweite Querschnittsform ein Verhältnis von Höhe zu Breite aufweist, das nicht größer ist als 1,0.
  • Beispiel 5 umfasst den Gegenstand von Beispiel 4, wobei das Verhältnis von Höhe zu Breite nicht größer als 0,5 ist.
  • Beispiel 6 umfasst den Gegenstand von Beispiel 4, wobei das Verhältnis von Höhe zu Breite nicht größer als 0,2 ist.
  • Beispiel 7 umfasst den Gegenstand von einem der Beispiele 1-6, ferner umfassend eine erste Arbeitsfunktionsschicht, die um den ersten Körper gewickelt ist, zwischen dem Gate-Dielektrikum und der Gate-Elektrode des ersten Körpers, und eine zweite Arbeitsfunktionsschicht, die um den zweiten Körper gewickelt ist, zwischen dem Gate-Dielektrikum und der Gate-Elektrode des zweiten Körpers.
  • Beispiel 8 umfasst den Gegenstand von Beispiel 7, wobei die erste Arbeitsfunktionsschicht ein Metall umfasst und die zweite Arbeitsfunktionsschicht ein Metall umfasst.
  • Beispiel 9 umfasst den Gegenstand von Beispiel 7 oder 8, wobei die erste Arbeitsfunktionsschicht eine größere Dicke entlang von Seiten des ersten Körpers aufweist als entlang einer Oberseite oder einer Unterseite des ersten Körpers.
  • Beispiel 10 umfasst den Gegenstand von einem der Beispiele 7-9, wobei der erste Körper einer von einer Mehrzahl von Nanodrähten ist, umfassend einen ersten Nanodraht und einen zweiten Nanodraht, und wobei die Arbeitsfunktionsschicht eine einzelne, durchgehende Schicht um und zwischen dem ersten Nanodraht und dem zweiten Nanodraht ist.
  • Beispiel 11 umfasst den Gegenstand von einem der Beispiele 7-9, wobei der erste Körper einer von einer Mehrzahl von Nanodrähten ist, umfassend einen ersten Nanodraht und einen zweiten Nanodraht, und wobei die um den ersten Nanodraht gewickelte Arbeitsfunktionsschicht mit der um den zweiten Nanodraht gewickelten Arbeitsfunktionsschicht verschmilzt.
  • Beispiel 12 umfasst den Gegenstand von einem der Beispiele 1-11, wobei der erste Körper einer von einer Mehrzahl von Nanodrähten ist, umfassend einen ersten Nanodraht und einen zweiten Nanodraht, wobei die erste Gate-Struktur einen Hohlraum definiert, der vertikal zwischen dem ersten Nanodraht und dem zweiten Nanodraht ausgerichtet ist.
  • Beispiel 13 umfasst den Gegenstand von einem der Beispiele 1-9, wobei der erste Körper einer von einer Mehrzahl von ersten Nanodrähten ist, die mit einer ersten vertikalen Beabstandung dazwischen vertikal gestapelt sind, und der zweite Körper einer von einer Mehrzahl von zweiten Nanodrähten ist, die mit einer zweiten vertikalen Beabstandung dazwischen vertikal gestapelt sind, wobei sich die zweite vertikale Beabstandung von der ersten vertikalen Beabstandung unterscheidet.
  • Beispiel 14 umfasst den Gegenstand von Beispiel 13, wobei die Mehrzahl von ersten Nanodrähten einen ersten Nanodraht und einen zweiten Nanodraht umfasst, und wobei die um den ersten Nanodraht gewickelte Arbeitsfunktionsschicht mit der um den zweiten Nanodraht gewickelten Arbeitsfunktionsschicht verschmilzt.
  • Beispiel 15 umfasst den Gegenstand von einem der Beispiele 1-14, wobei ein Querschnittsbereich des ersten Körpers größer ist als ein Querschnittsbereich des zweiten Körpers.
  • Beispiel 16 umfasst den Gegenstand der Beispiele 1-15, wobei eine Umfangslänge der Querschnittsform des zweiten Körpers weniger als 40 nm ist.
  • Beispiel 17 umfasst den Gegenstand von einem der Beispiele 1-16, wobei der erste Körper und der zweite Körper (i) ein Gruppe-IV-Halbleitermaterial oder (ii) ein Gruppe-III-V-Halbleitermaterial umfassen.
  • Beispiel 18 umfasst den Gegenstand von Beispiel 17, wobei der erste Körper und der zweite Körper (i) Gallium oder (ii) Gallium und Arsen umfassen.
  • Beispiel 19 umfasst den Gegenstand von Beispiel 17, wobei der erste Körper und der zweite Körper (i) Silizium oder (ii) Silizium und Germanium umfassen.
  • Beispiel 20 umfasst den Gegenstand von Beispiel 19, wobei der erste Körper oder der zweite Körper Si1-xGex mit x<0,3 umfassen.
  • Beispiel 21 umfasst den Gegenstand von Beispiel 19 oder 20, wobei der erste Körper und/oder der zweite Körper Silizium mit einer (100) Gitterstruktur in einer horizontalen Ebene aufweisen.
  • Beispiel 22 umfasst den Gegenstand von Beispiel 21, wobei eine Seitenwand des ersten Körpers und/oder des zweiten Körpers eine (110) Gitterstruktur aufweist.
  • Beispiel 23 umfasst den Gegenstand von einem der Beispiele 1-22, wobei ein Kristallgitter des ersten Körpers eine größere vertikale Spannung aufweist als ein Kristallgitter des zweiten Körpers.
  • Beispiel 24 umfasst den Gegenstand von Beispiel 23, wobei die vertikale Spannung Druckspannung ist.
  • Beispiel 25 umfasst den Gegenstand von einem der Beispiele 1-24, ferner umfassend ein Substrat, das Silizium umfasst und eine (100) Kristallstruktur in einer horizontalen Ebene aufweist.
  • Beispiel 26 umfasst den Gegenstand von einem der Beispiele 1-25, wobei die erste Transistorbauelementregion ein oder mehrere NMOS-Bauelement umfasst und die zweite Bauelementregion ein oder mehrere PMOS-Bauelement umfasst.
  • Beispiel 27 ist eine Transistorstruktur, umfassend zumindest einen ersten Körper aus Halbleitermaterial, der sich horizontal zwischen einer ersten Source und einem ersten Drain erstreckt und dieselben verbindet; zumindest einen zweiten Körper aus Halbleitermaterial, der sich horizontal zwischen einer zweiten Source und einem zweiten Drain erstreckt und dieselben verbindet, wobei der zumindest eine zweite Körper mit dem zumindest einen ersten Körper in einem beabstandeten vertikalen Stapel angeordnet ist; eine erste Gate-Struktur, die um den zumindest einen ersten Körper gewickelt ist, wobei die erste Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen der Gate-Elektrode und jedem von dem zumindest einen ersten Körper positioniert ist; und eine zweite Gate-Struktur, die um den zumindest einen zweiten Körper gewickelt ist, wobei die zweite Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen der Gate-Elektrode und jedem von dem zumindest einen zweiten Körper positioniert ist; wobei der zumindest eine erste Körper eine erste Querschnittsform aufweist und der zumindest eine zweite Körper eine zweite Querschnittsform aufweist, wobei die erste Querschnittsform eine größere Höhe als Breite aufweist und die zweite Querschnittsform eine größere Breite als Höhe aufweist.
  • Beispiel 28 umfasst den Gegenstand von Beispiel 27, wobei die erste Gate-Struktur eine Arbeitsfunktionsschicht umfasst, die um den zumindest einen ersten Körper zwischen dem Gate-Dielektrikum und der Gate-Elektrode gewickelt ist.
  • Beispiel 29 umfasst den Gegenstand von Beispiel 28, wobei die Arbeitsfunktionsschicht eine größere Dicke entlang einer Seite des zumindest einen ersten Körper aufweist als entlang einer Oberseite des zumindest eines ersten Körpers.
  • Beispiel 30 umfasst den Gegenstand von Beispiel 28 oder 29, wobei der zumindest eine erste Körper einen ersten Nanodraht und einen zweiten Nanodraht umfasst, und wobei die um den ersten Nanodraht gewickelte Arbeitsfunktionsschicht mit der um den zweiten Nanodraht gewickelten Arbeitsfunktionsschicht verschmilzt.
  • Beispiel 31 umfasst den Gegenstand von einem dem Beispiele 27-30, wobei der zumindest eine erste Körper und der zumindest eine zweite Körper aus einem Nanodraht, einem Nanoblatt und einem Nanoband ausgewählt sind.
  • Beispiel 32 umfasst den Gegenstand von einem der Beispiele 27-31, wobei die erste Querschnittsform ein Verhältnis von Höhe zu Breite von zumindest 1,5 aufweist.
  • Beispiel 33 umfasst den Gegenstand von Beispiel 32, wobei das Verhältnis zumindest 2 ist.
  • Beispiel 34 umfasst den Gegenstand von Beispiel 32, wobei das Verhältnis zumindest 5 ist.
  • Beispiel 35 umfasst den Gegenstand von Beispiel 32, wobei das Verhältnis zumindest 10 ist.
  • Beispiel 36 umfasst den Gegenstand von einem der Beispiele 32-35, wobei ein Verhältnis von Höhe zu Breite der zweiten Querschnittsform 0,5 oder geringer ist.
  • Beispiel 37 umfasst den Gegenstand von Beispiel 36, wobei das Verhältnis von Höhe zu Breite der zweiten Querschnittsform 0,25 oder geringer ist.
  • Beispiel 38 umfasst den Gegenstand von Beispiel 36, wobei das Verhältnis von Höhe zu Breite der zweiten Querschnittsform 0,1 oder geringer ist.
  • Beispiel 39 umfasst den Gegenstand von einem der Beispiele 27-38, wobei die erste Querschnittsform und die zweite Querschnittsform ausgewählt sind aus einem Kreis, einem Oval, einem Rechteck, einem Rechteck mit gerundeten Ecken und einem Trapez.
  • Beispiel 40 umfasst den Gegenstand von einem der Beispiele 27-39, wobei sich die erste Gate-Struktur von der zweiten Gate-Struktur unterscheidet.
  • Beispiel 41 umfasst den Gegenstand von einem dem Beispiele 27-40, wobei der zumindest eine erste Körper und der zumindest eine zweite Körper vertikal ausgerichtet sind.
  • Beispiel 42 umfasst den Gegenstand von einem der Beispiele 27-41, wobei der zumindest eine erste Körper einen ersten Nanodraht umfasst, der vertikal über einem zweiten Nanodraht beabstandet ist, und wobei die erste Gate-Struktur einen Hohlraum zwischen dem ersten Nanodraht und dem zweiten Nanodraht definiert.
  • Beispiel 43 umfasst den Gegenstand von Beispiel 42, wobei der Hohlraum eine Querschnittsbreite von zumindest zwei nm aufweist.
  • Beispiel 44 umfasst den Gegenstand von Beispiel 43, wobei der Hohlraum eine Querschnittshöhe von zumindest einem nm aufweist.
  • Beispiel 45 ist eine CMOS-Transistorstruktur, die die Transistorstruktur gemäß einem der Ansprüche 27-44 aufweist.
  • Beispiel 46 umfasst den Gegenstand von Beispiel 45, wobei der zumindest eine erste Körper Teil eines PMOS-Transistors ist und der zumindest eine zweite Körper Teil eines NMOS-Transistors ist.
  • Beispiel 47 ist ein Verfahren zum Bilden einer integrierten Schaltung mit zumindest einem Transistor, das Verfahren umfassend ein Bereitstellen eines Substrats, das monokristallines Silizium umfasst; ein Abscheiden eines Super-Gitters auf der Pufferstruktur, wobei das Super-Gitter alternierende Schichten aus einem ersten Halbleitermaterial und einem zweiten Halbleitermaterial aufweist, das sich kompositorisch von dem ersten Halbleitermaterial unterscheidet, wobei das Super-Gitter einen ersten Abschnitt umfasst, in dem Schichten des ersten Halbleitermaterials eine erste Dicke aufweisen, und einen zweiten Abschnitt, in dem Schichten des ersten Halbleitermaterials eine zweite Dicke aufweisen, die sich von der ersten Dicke unterscheidet, wobei der zweite Abschnitt vertikal über oder unter dem ersten Abschnitt liegt; ein Definieren von Finnen aus dem Super-Gitter; ein Bilden einer Gate-Struktur auf den Finnen, wobei die Gate-Struktur in Kontakt mit Seiten und einer Oberseite jeder der Finnen ist, wobei die Gate-Struktur eine Kanalregion unter der Gate-Struktur definiert; ein Vertiefen der Finnen auf gegenüberliegenden Seiten der Gate-Struktur, um Enden des ersten Halbleitermaterials an Seiten der Gate-Struktur freizulegen; ein epitaxiales Aufwachsen einer ersten Source und eines ersten Drain von Enden des ersten Halbleitermaterials in dem unteren Abschnitt; ein epitaxiales Aufwachsen einer zweiten Source und eines zweiten Drain von Enden des ersten Halbleitermaterials in dem oberen Abschnitt; ein Entfernen des zweiten Halbleitermaterials aus der Kanalregion der Finnen, um Nanodrähte des ersten Halbleitermaterials in dem ersten Abschnitt zu definieren, die ein Verhältnis von Querschnitts-Höhe zu -Breite von zumindest 1,5 aufweisen und ein Definieren von Nanodrähten des ersten Halbleitermaterials in dem zweiten Abschnitt mit dem Verhältnis von Höhe zu Breite von nicht größer als 1,0; und ein Bilden einer Gate-Struktur, die um die Nanodrähte gewickelt ist, wobei die Gate-Struktur eine Gate-Elektrode, eine Arbeitsfunktionsschicht und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen jedem der Nanodrähte und der Gate-Elektrode ist und wobei die Arbeitsfunktionsschicht um die Nanodrähte zwischen dem Gate-Dielektrikum und der Gate-Elektrode gewickelt ist.
  • Beispiel 48 umfasst den Gegenstand von Beispiel 47, wobei ein Gitter aus Nanodrähten in dem ersten Abschnitt eine vertikale Druckspannung aufweist.
  • Beispiel 49 umfasst den Gegenstand von Beispiel 47 oder 48, wobei das Bereitstellen des Substrats ein Auswählen des Siliziums umfasst, das eine (100) Gitterstruktur in einer horizontalen Ebene des Substrats aufweist.
  • Beispiel 50 umfasst den Gegenstand von Beispiel 49, wobei das Silizium eine (110) Gitterstruktur entlang einer Seitenwand der Nanodrähte aufweist.
  • Beispiel 51 umfasst den Gegenstand von einem der Beispiele 47-51, wobei das Bilden der um die Nanodrähte gewickelten Gate-Struktur das Abscheiden der Arbeitsfunktionsschicht umfasst, um eine durchgehende Struktur um und zwischen einer Mehrzahl von Nanodrähten in dem ersten Abschnitt zu definieren.
  • Beispiel 52 umfasst den Gegenstand von Beispiel 51, wobei das Bilden der um die Nanodrähte gewickelten Gate-Struktur das Abscheiden der Arbeitsfunktionsschicht mit einer größeren Dicke entlang der Seiten der Nanodrähte als entlang einer Oberseite oder Unterseite der Nanodrähte umfasst.
  • Beispiel 53 umfasst den Gegenstand von einem der Beispiele 47-52, wobei das Bilden der um die Nanodrähte gewickelten Gate-Struktur ein Definieren eines Hohlraums zwischen vertikal benachbarten Nanodrähten in dem ersten Abschnitt umfasst.
  • Beispiel 54 umfasst den Gegenstand von einem der Beispiele 44-53, ferner umfassend ein Verarbeiten der Nanodrähte in dem ersten Abschnitt zum Aufweisen einer vertikal verlängerten Querschnittsform und ein Definieren der Nanodrähte in dem zweiten Abschnitt zu einer horizontal verlängerten Querschnittsform.
  • Beispiel 55 umfasst den Gegenstand von einem der Beispiele 47-54, ferner umfassend ein Verarbeiten der Nanodrähte in dem ersten Abschnitt zu einer ersten Querschnittsform und ein Definieren der Nanodrähte in dem zweiten Abschnitt zu einer zweiten Querschnittsform, die sich von der zweiten Querschnittsform unterscheidet.
  • Beispiel 56 ist eine integrierte Schaltung, die die Transistorstruktur gemäß einem der Ansprüche 27-44 aufweist.
  • Beispiel 57 umfasst den Gegenstand von Beispiel 56, wobei die Transistorstruktur einen n-Kanal-Transistor, der den zumindest ersten Körper umfasst, und einen p-Kanal-Transistor, der den zumindest einen zweiten Körper umfasst, aufweist.
  • Beispiel 58 umfasst den Gegenstand von Beispiel 57, ferner umfassend eine komplementäre Metall-Oxid-Halbleiter- (CMOS-) Schaltung, die den n-Kanal-Transistor und den p-Kanal-Transistor umfasst.
  • Beispiel 59 ist ein Rechensystem, umfassend die integrierte Schaltung gemäß einem der Ansprüche 1-26 oder die Transistorstruktur gemäß einem der Ansprüche 27-44.
  • Beispiel 60 umfasst den Gegenstand von Beispiel 59, ferner umfassend einen Prozessor.
  • Beispiel 61 umfasst den Gegenstand von einem der Beispiele 59-60, ferner umfassend eine Speicherstruktur.
  • Beispiel 62 umfasst den Gegenstand von einem der Beispiele 59-61, ferner umfassend einen Kommunikationschip.
  • Beispiel 63 umfasst den Gegenstand von einem der Beispiele 59-62, ferner umfassend eine Touchscreen-Steuerung.
  • Beispiel 64 umfasst den Gegenstand von einem der Beispiele 59-63, ferner umfassend einen dynamischen Direktzugriffsspeicher.
  • Die vorstehende Beschreibung von beispielhaften Ausführungsbeispiele wurde zu Zwecken der Veranschaulichung und Beschreibung vorgelegt. Sie soll nicht vollständig sein oder die vorliegende Offenbarung auf die genauen offenbarten Formen beschränken. Angesichts dieser Offenbarung sind viele Modifikationen und Variationen möglich. Es ist beabsichtigt, den Schutzbereich der vorliegenden Offenbarung nicht durch diese detaillierte Beschreibung, sondern durch die beigefügten Ansprüche zu begrenzen. Künftig eingereichte Anmeldungen, die die Priorität dieser Anmeldung in Anspruch nehmen, können den offenbarten Gegenstand auf andere Weise in Anspruch nehmen und können im Allgemeinen irgendeine Reihe von einer oder mehreren Beschränkungen umfassen, wie sie hierin unterschiedlich offenbart oder anderweitig nachgewiesen werden.

Claims (20)

  1. Eine integrierte Schaltung, umfassend: eine erste Transistorbauelementregion, umfassend einen ersten Körper aus Halbleitermaterial mit einer ersten Querschnittsform, und eine erste Gate-Struktur, die um den ersten Körper gewickelt ist, wobei die erste Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen dem ersten Körper und der Gate-Elektrode positioniert ist; und eine zweite Transistorbauelementregion, umfassend einen zweiten Körper aus Halbleitermaterial mit einer zweiten Querschnittsform, und eine zweite Gate-Struktur, die um den zweiten Körper gewickelt ist, wobei die zweite Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen dem zweiten Körper und der Gate-Elektrode positioniert ist; wobei die erste und zweite Transistorbauelementregion in einer vertikal gestapelten Konfiguration angeordnet sind, wobei sich der erste Körper und der zweite Körper horizontal erstrecken; und wobei sich die erste Querschnittsform von der zweiten Querschnittsform unterscheidet.
  2. Die integrierte Schaltung gemäß Anspruch 1, wobei der erste Körper einer von einer Mehrzahl von ersten Körpern mit einer vertikal länglichen Form ist und der zweite Körper einer von einer Mehrzahl von zweiten Körpern mit einer horizontal länglichen Form ist.
  3. Die integrierte Schaltung gemäß Anspruch 2, wobei die erste Querschnittsform ein Verhältnis von Höhe zu Breite aufweist, das zumindest 1,5 ist.
  4. Die integrierte Schaltung gemäß einem der Ansprüche 1 bis 3, ferner umfassend eine erste Arbeitsfunktionsschicht, die um den ersten Körper gewickelt ist, zwischen dem Gate-Dielektrikum und der Gate-Elektrode des ersten Körpers, und eine zweite Arbeitsfunktionsschicht, die um den zweiten Körper gewickelt ist, zwischen dem Gate-Dielektrikum und der Gate-Elektrode des zweiten Körpers.
  5. Die integrierte Schaltung gemäß Anspruch 4, wobei die erste Arbeitsfunktionsschicht ein Metall umfasst und die zweite Arbeitsfunktionsschicht ein Metall umfasst.
  6. Die integrierte Schaltung gemäß Anspruch 4 oder 5, wobei der erste Körper einer von einer Mehrzahl von Nanodrähten ist, umfassend einen ersten Nanodraht und einen zweiten Nanodraht, und wobei die um den ersten Nanodraht gewickelte Arbeitsfunktionsschicht mit der um den zweiten Nanodraht gewickelten Arbeitsfunktionsschicht verschmilzt.
  7. Die integrierte Schaltung gemäß einem der Ansprüche 4 bis 6, wobei die erste Arbeitsfunktionsschicht eine größere Dicke entlang Seiten des ersten Körpers aufweist als entlang einer Oberseite oder einer Unterseite des ersten Körpers.
  8. Die integrierte Schaltung gemäß einem der Ansprüche 1 bis 7, wobei der erste Körper einer von einer Mehrzahl von Nanodrähten ist, umfassend einen ersten Nanodraht und einen zweiten Nanodraht, wobei die erste Gate-Struktur einen Hohlraum definiert, der vertikal zwischen dem ersten Nanodraht und dem zweiten Nanodraht ausgerichtet ist.
  9. Die integrierte Schaltung gemäß einem der Ansprüche 1 bis 7, wobei der erste Körper einer von einer Mehrzahl von ersten Nanodrähten ist, die mit einer ersten vertikalen Beabstandung dazwischen vertikal gestapelt sind, und der zweite Körper einer von einer Mehrzahl von zweiten Nanodrähten ist, die mit einer zweiten vertikalen Beabstandung dazwischen vertikal gestapelt sind, wobei sich die zweite vertikale Beabstandung von der ersten vertikalen Beabstandung unterscheidet.
  10. Die integrierte Schaltung gemäß Anspruch 9, wobei die Mehrzahl von ersten Nanodrähten einen ersten Nanodraht und einen zweiten Nanodraht umfasst, und wobei die um den ersten Nanodraht gewickelte Arbeitsfunktionsschicht mit der um den zweiten Nanodraht gewickelten Arbeitsfunktionsschicht verschmilzt.
  11. Die integrierte Schaltung gemäß einem der Ansprüche 1 bis 10, wobei der erste Körper und der zweite Körper (i) ein Gruppe-IV-Halbleitermaterial oder (ii) ein Gruppe-III-V-Halbleitermaterial umfassen.
  12. Die integrierte Schaltung gemäß Anspruch 11, wobei der erste Körper und der zweite Körper (i) Silizium oder (ii) Silizium und Germanium umfassen.
  13. Die integrierte Schaltung gemäß Anspruch 12, wobei der erste Körper oder der zweite Körper Si1-xGex mit x<0,3 umfassen.
  14. Die integrierte Schaltung gemäß Anspruch 11 oder 12, wobei der erste Körper und der zweite Körper Silizium mit einer (100) Gitterstruktur in einer horizontalen Ebene aufweisen.
  15. Eine Transistorstruktur, umfassend: zumindest einen ersten Körper aus Halbleitermaterial, der sich horizontal zwischen einer ersten Source und einem ersten Drain erstreckt und dieselben verbindet; zumindest einen zweiten Körper aus Halbleitermaterial, der sich horizontal zwischen einer zweiten Source und einem zweiten Drain erstreckt und dieselben verbindet, wobei der zumindest eine zweite Körper mit dem zumindest einen ersten Körper in einem beabstandeten vertikalen Stapel angeordnet ist; eine erste Gate-Struktur, die um den zumindest einen ersten Körper gewickelt ist, wobei die erste Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen der Gate-Elektrode und jedem von dem zumindest einen ersten Körper positioniert ist; und eine zweite Gate-Struktur, die um den zumindest einen zweiten Körper gewickelt ist, wobei die zweite Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum umfasst, wobei das Gate-Dielektrikum zwischen der Gate-Elektrode und jedem von dem zumindest einen zweiten Körper positioniert ist; wobei der zumindest eine erste Körper eine erste Querschnittsform aufweist und der zumindest eine zweite Körper eine zweite Querschnittsform aufweist, wobei die erste Querschnittsform eine größere Höhe als Breite aufweist und die zweite Querschnittsform eine größere Breite als Höhe aufweist.
  16. Die Transistorstruktur gemäß Anspruch 15, wobei die erste Gate-Struktur eine Arbeitsfunktionsschicht umfasst, die um den zumindest einen ersten Körper gewickelt ist, zwischen dem Gate-Dielektrikum und der Gate-Elektrode, wobei die Arbeitsfunktionsschicht eine größere Dicke entlang einer Seite des zumindest einen ersten Körpers aufweist als entlang einer Oberseite des zumindest einen ersten Körpers.
  17. Die Transistorstruktur gemäß Anspruch 16, wobei der zumindest eine erste Körper einen ersten Nanodraht und einen zweiten Nanodraht umfasst, und wobei die um den ersten Nanodraht gewickelte Arbeitsfunktionsschicht mit der um den zweiten Nanodraht gewickelten Arbeitsfunktionsschicht verschmilzt.
  18. Die Transistorstruktur gemäß einem der Ansprüche 15 bis 17, wobei der zumindest eine erste Körper und der zumindest eine zweite Körper aus einem Nanodraht, einem Nanoblatt und einem Nanoband ausgewählt sind.
  19. Die Transistorstruktur gemäß einem der Ansprüche 15 bis 17, wobei die erste Querschnittsform ein Verhältnis von Höhe zu Breite von zumindest 1,5 aufweist.
  20. Die Transistorstruktur gemäß einem der Ansprüche 15 bis 19, wobei der zumindest eine erste Körper einen ersten Nanodraht umfasst, der vertikal über einem zweiten Nanodraht beabstandet ist, und wobei die erste Gate-Struktur einen Hohlraum zwischen dem ersten Nanodraht und dem zweiten Nanodraht definiert.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029407A (zh) * 2019-11-25 2020-04-17 长江存储科技有限责任公司 场效应晶体管及其制造方法
US11404325B2 (en) * 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
EP4270462A1 (de) * 2022-04-27 2023-11-01 Samsung Electronics Co., Ltd. 3d-gestapelte halbleitervorrichtung mit unterschiedlichen kanal- und gate-abmessungen über einen unteren stapel und einen oberen stapel
WO2024015154A1 (en) * 2022-07-13 2024-01-18 Qualcomm Incorporated Stacked complementary field effect transistor (cfet) and method of manufacture

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102434993B1 (ko) * 2015-12-09 2022-08-24 삼성전자주식회사 반도체 소자
US11043493B2 (en) * 2018-10-12 2021-06-22 International Business Machines Corporation Stacked nanosheet complementary metal oxide semiconductor field effect transistor devices
US11676966B2 (en) * 2019-03-15 2023-06-13 Intel Corporation Stacked transistors having device strata with different channel widths
KR20200136133A (ko) * 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11158738B2 (en) * 2019-06-18 2021-10-26 Samsung Electronics Co., Ltd Method of forming isolation dielectrics for stacked field effect transistors (FETs)
US10991711B2 (en) * 2019-06-20 2021-04-27 International Business Machines Corporation Stacked-nanosheet semiconductor structures
KR20210000815A (ko) * 2019-06-26 2021-01-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI812751B (zh) * 2019-07-08 2023-08-21 聯華電子股份有限公司 半導體裝置以及其製作方法
US11245029B2 (en) * 2019-08-22 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with metal gate stack
US11355363B2 (en) * 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11322495B2 (en) * 2019-10-28 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Complementary metal-oxide-semiconductor device and method of manufacturing the same
US11355605B2 (en) * 2019-10-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US11233119B2 (en) * 2020-03-02 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Core-shell nanostructures for semiconductor devices
US11164952B2 (en) 2020-03-07 2021-11-02 Qualcomm Incorporated Transistor with insulator
US11164793B2 (en) * 2020-03-23 2021-11-02 International Business Machines Corporation Reduced source/drain coupling for CFET
US11417766B2 (en) * 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11996411B2 (en) * 2020-06-26 2024-05-28 Intel Corporation Stacked forksheet transistors
US11335683B2 (en) * 2020-06-30 2022-05-17 Qualcomm Incorporated Device channel profile structure
US11282838B2 (en) * 2020-07-09 2022-03-22 International Business Machines Corporation Stacked gate structures
US11610977B2 (en) * 2020-07-28 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming nano-sheet-based devices having inner spacer structures with different widths
US11862701B2 (en) 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked multi-gate structure and methods of fabricating the same
CN114256231A (zh) 2020-09-24 2022-03-29 联华电子股份有限公司 半导体装置以及其制作方法
US11735590B2 (en) * 2020-11-13 2023-08-22 International Business Machines Corporation Fin stack including tensile-strained and compressively strained fin portions
CN116250077A (zh) * 2020-11-24 2023-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11699760B2 (en) * 2021-01-04 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for stacked multi-gate device
CN112768514B (zh) * 2021-01-19 2022-11-25 泉芯集成电路制造(济南)有限公司 全环绕闸极垂直贯穿式晶体管及其制备方法
CN113130488B (zh) * 2021-03-12 2023-02-07 中国科学院微电子研究所 一种半导体器件及其制造方法
CN113206090B (zh) * 2021-03-22 2023-12-19 中国科学院微电子研究所 一种cfet结构、其制备方法以及应用其的半导体器件
US11843001B2 (en) 2021-05-14 2023-12-12 Samsung Electronics Co., Ltd. Devices including stacked nanosheet transistors
US11973128B2 (en) * 2021-05-27 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming multi-gate transistors
US20220406776A1 (en) * 2021-06-21 2022-12-22 International Business Machines Corporation Stacked fet with different channel materials
US20230069421A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Methods of Manufacture
US20230134379A1 (en) * 2021-11-03 2023-05-04 Intel Corporation Lattice stack for internal spacer fabrication
US20230178551A1 (en) * 2021-12-02 2023-06-08 International Business Machines Corporation Integration of horizontal nanosheet device and vertical nano fins
US20230178619A1 (en) * 2021-12-03 2023-06-08 International Business Machines Corporation Staggered stacked semiconductor devices
US11894436B2 (en) * 2021-12-06 2024-02-06 International Business Machines Corporation Gate-all-around monolithic stacked field effect transistors having multiple threshold voltages
CN114628523B (zh) * 2022-01-25 2023-03-21 深圳大学 一种基于氮化镓的cmos场效应晶体管及制备方法
US20230282701A1 (en) * 2022-03-04 2023-09-07 Intel Corporation Gate cut structures
US20230352529A1 (en) * 2022-04-27 2023-11-02 Samsung Electronics Co., Ltd. 3d-stacked semiconductor device having different channel layer intervals at lower nanosheet transistor and upper nanosheet transistor
US20240081037A1 (en) * 2022-09-07 2024-03-07 International Business Machines Corporation Stacked random-access-memory with complementary adjacent cells

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595525B2 (en) * 2014-02-10 2017-03-14 International Business Machines Corporation Semiconductor device including nanowire transistors with hybrid channels
US10914703B2 (en) * 2016-12-02 2021-02-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Computer implemented method for determining intrinsic parameter in a stacked nanowires MOSFET

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404325B2 (en) * 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US11854905B2 (en) 2013-08-20 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
CN111029407A (zh) * 2019-11-25 2020-04-17 长江存储科技有限责任公司 场效应晶体管及其制造方法
CN111029407B (zh) * 2019-11-25 2023-10-03 长江存储科技有限责任公司 场效应晶体管及其制造方法
EP4270462A1 (de) * 2022-04-27 2023-11-01 Samsung Electronics Co., Ltd. 3d-gestapelte halbleitervorrichtung mit unterschiedlichen kanal- und gate-abmessungen über einen unteren stapel und einen oberen stapel
WO2024015154A1 (en) * 2022-07-13 2024-01-18 Qualcomm Incorporated Stacked complementary field effect transistor (cfet) and method of manufacture

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Publication number Publication date
US11367722B2 (en) 2022-06-21
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CN110943082A (zh) 2020-03-31

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