DE112017007838T5 - Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen - Google Patents

Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen Download PDF

Info

Publication number
DE112017007838T5
DE112017007838T5 DE112017007838.5T DE112017007838T DE112017007838T5 DE 112017007838 T5 DE112017007838 T5 DE 112017007838T5 DE 112017007838 T DE112017007838 T DE 112017007838T DE 112017007838 T5 DE112017007838 T5 DE 112017007838T5
Authority
DE
Germany
Prior art keywords
chemical composition
region
side walls
germanium
opposite side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017007838.5T
Other languages
English (en)
Inventor
Karthik Jambunathan
Glenn A. Glass
Anand S. Murthy
Jun Sung Kang
Bruce E. Beattie
Anupama Bowonder
Biswajeet Guha
Ju H. Nam
Tahir Ghani
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112017007838T5 publication Critical patent/DE112017007838T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66439Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/775Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Integrierte Schaltungen beinhalten Rippen, die eine obere/Kanalregion und eine untere/Unterkanalregion beinhalten, wobei die untere Region eine erste chemische Zusammensetzung und gegenüberliegende Seitenwände angrenzend an ein Isoliermaterial aufweist und die obere Region eine zweite chemische Zusammensetzung aufweist. Eine erste Breite gibt den Abstand zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle an und ist mindestens 1 nm breiter als eine zweite Breite, die den Abstand zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle angibt, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet (oder sich diese anderweitig relativ nahe zueinander befinden). Die erste chemische Zusammensetzung unterscheidet sich von der zweiten chemischen Zusammensetzung und beinhaltet eine chemische Oberflächenzusammensetzung an einer Außenfläche der gegenüberliegenden Seitenwände der unteren Region und eine chemische Massezusammensetzung dazwischen, wobei die chemische Oberflächenzusammensetzung eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor und Schwefel beinhaltet.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Eine gesteigerte Leistung von Schaltungsanordnungen, die Transistoren, Dioden, Widerstände, Kondensatoren und andere passive und aktive elektronische Vorrichtungen beinhalten, die auf einem Halbleitersubstrat ausgebildet sind, ist üblicherweise ein Hauptfaktor, der während des Designs, der Herstellung und des Betriebs dieser Vorrichtungen berücksichtigt wird. Zum Beispiel ist es während des Designs und der Herstellung oder Ausbildung von Metalloxid-Halbleiter (MOS - Metal-Oxide Semiconductor) -Transistor-Halbleitervorrichtungen, wie z.B. denjenigen, die in komplementären Metalloxid-Halbleiter (CMOS - Complementary Metal-Oxide Semiconductor) -Vorrichtungen verwendet werden, häufig wünschenswert, die Bewegung von Elektronen (Trägern) in den Kanälen von MOS-Vorrichtungen des n-Typs (n-MOS) zu erhöhen und die Bewegung von positiv geladenen Löchern (Trägern) in den Kanälen von MOS-Vorrichtungen des p-Typs (p-MOS) zu erhöhen. Mit Rippen versehene Transistorkonfigurationen beinhalten einen Transistor, der rund um einen dünnen Streifen aus Halbleitermaterialen (im Allgemeinen als die Rippe bezeichnet) aufgebaut ist. Der Transistor beinhaltet die standardmäßigen Feldeffekttransistor (FET - Field Effect Transistor) -Knoten, einschließlich eines Gates, eines Gate-Dielektrikums, einer Source-Region und einer Drain-Region. Der leitfähige Kanal der Vorrichtung befindet sich effektiv in der Rippe, angrenzend an das Gate-Dielektrikum. Weil der leitfähige Kanal derartiger Konfigurationen die drei unterschiedlichen, planaren Regionen der Rippe beinhaltet, werden derartige Konfigurationen als FinFET- und Tri-Gate-Transistoren bezeichnet. Es können auch andere Arten mit Rippen versehener Konfigurationen verwendet werden, wie z.B. sogenannte Doppel-Gate-FinFETs, bei welchen der leitfähige Kanal grundsätzlich nur die zwei Seitenwände der Rippe (und zum Beispiel nicht die Oberseite der Rippe) beinhaltet.
  • Figurenliste
    • 1 zeigt ein Verfahren zum Ausbilden einer integrierten Schaltungsstruktur, die Transistoren mit Kanal- und Unterkanalregionen mit unterschiedlichen Zusammensetzungen und Abmessungen beinhaltet, in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung.
    • 2A-F veranschaulichen perspektivische Ansichten von Beispielstrukturen, die ausgebildet werden, wenn ein Abschnitt des Verfahrens von 1 ausgeführt wird, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3A veranschaulicht eine Querschnittansicht entlang der Ebene F-F in 2F, welche durch die Kanalregion schneidet und senkrecht zu den Rippen ist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. 3A' ist eine vergrößerte Version von Abschnitt A-A in 3A, welcher Details einer Rippe in der Beispielstruktur von 3A veranschaulicht, in Übereinstimmung mit einigen Ausführungsformen.
    • 3B veranschaulicht die Querschnittansicht von 3A, nachdem die Ge-haltige Schicht in der freiliegenden Kanalregion geätzt und gereinigt wurde, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. 3B' ist eine vergrößerte Version von Abschnitt B-B in 3B, welcher Details einer Rippe in der Beispielstruktur von 3B veranschaulicht, nachdem das Ätzen und Reinigen durchgeführt wurde, in Übereinstimmung mit einigen Ausführungsformen.
    • 3C veranschaulicht die Querschnittansicht von 3B, nachdem die abschließende Gate-Struktur ausgebildet wurde, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. 3C' ist eine vergrößerte Version von Abschnitt C-C in 3C, welcher eine Gate-All-Around (GAA) -Variation an der Struktur der Kanalregion veranschaulicht, in Übereinstimmung mit einigen Ausführungsformen.
    • 4A-B veranschaulichen perspektivische Ansichten von Beispielstrukturen, die ausgebildet werden, wenn ein Abschnitt des Verfahrens von 1 ausgeführt wird, in Übereinstimmung mit einigen Ausführungsformen. Es sei darauf hingewiesen, dass 4A mit der Beispielstruktur von 3C fortfährt, bei welcher die abschließende Gate-Struktur bereits ausgebildet wurde.
    • 5A-C veranschaulichen jeweils Aspekte der resultierenden Struktur, nachdem eine Trimmätzung zum Erreichen getrimmter Rippen in der Kanalregion durchgeführt wurde, in Übereinstimmung mit verschiedenen Ausführungsformen.
    • 6 veranschaulicht ein Computersystem, in welchem eine oder mehrere integrierte Schaltungen implementiert sind, die in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung konfiguriert sind.
  • Die Figuren stellen verschiedene Ausführungsformen der vorliegenden Offenbarung lediglich zu Veranschaulichungszwecken dar. In den Zeichnungen kann jede identische oder nahezu identische Komponente, die in verschiedenen Figuren veranschaulicht ist, durch eine gleiche Ziffer dargestellt sein. Im Interesse der Klarheit ist möglicherweise nicht jede Komponente in jeder Zeichnung gekennzeichnet. Wie verstanden werden wird, sind die Figuren nicht notwendigerweise maßstabsgerecht oder sollen die vorliegende Offenbarung auf die spezifischen gezeigten Konfigurationen einschränken. Zum Beispiel kann, während einige Figuren im Allgemeinen gerade Linien, rechte Winkel und glatte Oberflächen angeben, eine tatsächliche Implementierung einer Transistorstruktur, angesichts realer Grenzen der verwendeten Verarbeitungsausrüstung und -techniken, alles andere als perfekt gerade Linien oder rechte Winkel aufweisen, und einige Merkmale können eine Oberflächentopologie aufweisen oder anderweitig nicht-glatt sein. Kurz, die Figuren sind lediglich bereitgestellt, um Beispielstrukturen zu zeigen. Zahlreiche Variationen, Konfigurationen und andere Ausführungsformen werden aus der folgenden detaillierten Diskussion offensichtlich sein.
  • DETAILLIERTE BESCHREIBUNG
  • Offenbart sind Techniken zum Ausbilden integrierter Halbleiterschaltungen, die Rippen beinhalten, die eine Kanalregion und eine Unterkanalregion aufweisen, wobei die Unterkanalregion eine Halbleiterzusammensetzung und gegenüberliegende Seitenwände angrenzend an ein Isoliermaterial aufweist und die Kanalregion eine zweite Halbleiterzusammensetzung und gegenüberliegende Seitenwände angrenzend an das und in Kontakt mit dem Gate-Dielektrikum aufweist. Eine erste Breite, die den Abstand zwischen den gegenüberliegenden Seitenwänden der Unterkanalregion an einer ersten Stelle angibt, ist mindestens 1 nm breiter als eine zweite Breite, die den Abstand zwischen den gegenüberliegenden Seitenwänden der Kanalregion an einer zweiten Stelle angibt, wobei sich die erste Stelle in der vertikalen Richtung innerhalb von 5, 10, 15, 20 oder 25 nm von der zweiten Stelle befindet. Mit anderen Worten, die Kanalregion der Halbleiterrippe ist derart durch die Gate-Struktur definiert, dass die Gate-Struktur angrenzend an eine oder mehrere Seiten der Kanalregion ist, und die Unterkanalregion (oder Basisregion) der Rippe befindet sich unterhalb der Kanalregion. Somit ist die Unterkanalregion in einigen Ausführungsformen in der horizontalen Richtung relativ breiter (z.B. mindestens 1, 2, 3, 4, 5, 6, 7, 8, 9, 10 nm oder mehr) als die Kanalregion, wenn man die beiden Regionen mittels eines Querschnitts senkrecht zur Länge der Rippe betrachtet.
  • Die erste Halbleiterzusammensetzung unterscheidet sich von der zweiten Halbleiterzusammensetzung. Insbesondere beinhaltet die erste Halbleiterzusammensetzung eine chemische Oberflächenzusammensetzung an einer Außenfläche der gegenüberliegenden Seitenwände der Unterkanalregion und eine chemische Massezusammensetzung dazwischen. Die chemische Oberflächenzusammensetzung beinhaltet eines oder mehrere aus Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Chlor (Cl), Fluor (F) und Schwefel (S). In einigen Ausführungsformen ist die Gegenwart derartiger Chemikalien in der Oberfläche des Halbleitermaterials das Ergebnis einer Beschädigung zum Beispiel durch Oxidation, Nitridierung usw. Im Gegensatz dazu beinhaltet die zweite Halbleiterzusammensetzung eine chemische Oberflächenzusammensetzung an einer Außenfläche der gegenüberliegenden Seitenwände der Kanalregion, welcher diese Elemente gemäß einiger Ausführungsformen im Wesentlichen fehlen. Zum Beispiel können der zweiten Halbleiterzusammensetzung in einigen Ausführungsformen diese Elemente (O, N, C, Cl, F und S) komplett fehlen, während in einigen Ausführungsformen, in welchen diese Elemente in relativ geringen Konzentrationen vorliegen, derartige Konzentrationen zum Beispiel geringer als 5, 4, 3, 2 oder 1 Atomprozent (Atom-%) oder eine andere Spurenmenge sein können. In einigen Ausführungsformen ist die erste Breite in einem Bereich zwischen 7 nm und 30 nm breiter als die zweite Breite. In bestimmten Ausführungsformen beinhaltet die erste Halbleiterzusammensetzung eine chemische Massezusammensetzung, die 10 Atom-% oder mehr Germanium beinhaltet, und die zweite Halbleiterzusammensetzung beinhaltet 10 Atom-% oder mehr Germanium, wobei sich die chemische Massezusammensetzung von der zweiten Halbleiterzusammensetzung unterscheidet oder die gleiche ist, jedoch beinhaltet die erste Halbleiterzusammensetzung eine höhere Konzentration Germanium in der chemischen Oberflächenzusammensetzung als in der chemischen Massezusammensetzung. Zahlreiche Konfigurationen und Variationen werden angesichts dieser Offenbarung offensichtlich sein.
  • Allgemeiner Überblick
  • Es gibt eine Reihe nicht unbedeutender Probleme im Zusammenhang mit der Herstellung mit Rippen versehener Transistoren. Im Kontext von Germanium (Ge) -haltigen mit Silizium (Si) -Rippen versehenen Transistoren zum Beispiel können sich chemische Kontamination und Segregation an der Kanal-Gate-Oxid-Schnittstelle negativ auf die Loch/Elektronen-Mobilität auswirken, insbesondere bei Silizium-Germanium (SiGe) -Kanal-Transistoren, und zwar aufgrund der gesteigerten Reaktivität von SiGe mit Fremdelementen während der Verarbeitung, wie z.B. während des Ätzens oder der thermischen Behandlung. Zu Standardlösungen dieses Problems zählte bisher eine Schutzschicht aus einem chemisch resistenten Material über der Rippe, welche die Oberfläche der Rippe während der Verarbeitung bis zur Abscheidung des Gate-Dielektrikums über dem Kanal schützt. Jedoch ist die Schutzschicht keine skalierbare Lösung bei abnehmenden Gate-Längen mit einer engen Gate-Teilung (z.B. weniger als 100 nm) und ist relativ teuer zu implementieren.
  • Ausführungsformen der vorliegenden Offenbarung erkennen dieses Problem und sind dazu konfiguriert, bei der Minderung oder anderweitigen Verringerung von chemischer Kontamination und Segregation an der Kanal-Gate-Schnittstelle zu helfen. Eine Schutzschicht über der Rippe wird nicht benötigt, wie verstanden werden wird. Vielmehr wird die Rippe der Verarbeitung ausgesetzt und durchläuft aufgrund dessen im Allgemeinen einige prozessbedingte Veränderungen der Oberfläche, wie z.B., jedoch nicht darauf beschränkt, Oberflächenschäden. Diese Veränderungen können im Allgemeinen als Schäden gekennzeichnet sein, jedoch sind jegliche Veränderungen der chemischen Oberflächenzusammensetzung oder Konzentration, wie hierin vorgesehen, enthalten, wie z.B. Schäden, jedoch nicht darauf beschränkt. Jedoch werden zum Zeitpunkt der Gate-Verarbeitung die prozessbedingten Veränderungen in der Kanalregion der Rippe entfernt. Wie weiter verstanden werden wird, resultiert der Entfernungsprozess darin, dass die Rippe einzigartige strukturelle Details aufweist, wie z.B. eine Unterkanalregion, die aufgrund der Oberflächenzusammensetzung der Unterkanalregion, wie hierin erläutert, physisch von der Kanalregion unterschieden werden kann.
  • Es sei darauf hingewiesen, dass sich, wie hierin verwendet, der Ausdruck „X beinhaltet mindestens eines von A oder B“ auf ein X bezieht, das zum Beispiel nur A, nur B oder sowohl A als auch B beinhalten kann. Zu diesem Zweck soll ein X, das mindestens eines von A und B beinhaltet, nicht als ein X verstanden werden, das jedes von A und B erfordert, es sei denn, dies ist ausdrücklich so angegeben. Zum Beispiel bezieht sich der Ausdruck „X beinhaltet A und B“ auf ein X, das ausdrücklich sowohl A als auch B beinhaltet. Darüber hinaus gilt dies für jegliche Zahl von Dingen größer als Zwei, wobei „mindestens eines von“ diesen Dingen in X enthalten ist. Zum Beispiel bezieht sich, wie hierin verwendet, der Ausdruck „X beinhaltet mindestens eines von A, B oder C“ auf ein X, das nur A, nur B, nur C, nur A und B (und nicht C), nur A und C (und nicht B), nur B und C (und nicht A) oder jedes von A, B und C beinhalten kann. Dies gilt selbst dann, wenn ein beliebiges von A, B oder C zufällig mehrere Arten oder Variationen beinhaltet. Zu diesem Zweck soll ein X, das mindestens eines von A, B oder C beinhaltet, nicht als ein X verstanden werden, das jedes von A, B und C erfordert, es sei denn, dies ist ausdrücklich so angegeben. Zum Beispiel bezieht sich der Ausdruck „X beinhaltet A, B und C“ auf ein X, das ausdrücklich jedes von A, B und C beinhaltet.
  • Methodik und Architektur
  • 1 zeigt ein Verfahren 100 zum Ausbilden einer integrierten Schaltungsstruktur, die Transistoren mit Kanal- und Unterkanalregionen mit unterschiedlichen Zusammensetzungen und Abmessungen beinhaltet, in Übereinstimmung mit einer oder mehreren Ausführungsformen der vorliegenden Offenbarung. Wie angesichts dieser Offenbarung offensichtlich sein wird, ist das Trimmen/Formen (z.B. mittels einer Trimmätzung, wie hierin verschiedentlich beschrieben) zum Erreichen unterschiedlicher Rippenkanalabmessungen hierin im Kontext eines Replacement-Metal-Gate (RMG) -Prozesses beschrieben. Jedoch kann das Trimmen/Formen in einigen Ausführungsformen auch vor der Gate (oder Dummy-Gate) -Abscheidung durchgeführt werden, um jede Rippe zumindest in den Abschnitten zu trimmen, die zu Kanalregionen werden sollen, wie unten detaillierter diskutiert werden wird. 2A-2F, 3A-3C und 4A-B veranschaulichen Beispielstrukturen, die ausgebildet werden, wenn der Prozessfluss oder das Verfahren 100 von 1 ausgeführt wird, in Übereinstimmung mit einigen Ausführungsformen. Obwohl das Verfahren 100 von 1 und die in 2A-2F, 3A-3C und 4A-B gezeigten Strukturen hierin im Kontext der Ausbildung mit Rippen versehener Transistorkonfigurationen (z.B. Tri-Gate- oder FinFET-Vorrichtungen) mit variierenden Kanalabmessungen gezeigt und beschrieben sind, können ähnliche Prinzipien und Techniken, wie hierin verschiedentlich beschrieben, auch für andere Transistorkonfigurationen, einschließlich zum Beispiel Doppel-Gate-, Gate-All-Around- (z.B. Nanodraht/Nanoband) und anderer Halbleitervorrichtungen und Konfigurationen verwendet werden, wie angesichts dieser Offenbarung offensichtlich sein wird. Zum Beispiel ist eine beispielhafte Gate-All-Around (GAA) -Vorrichtung in 3C' gezeigt und hierin detaillierter beschrieben. Zahlreiche Variationen und Konfigurationen werden angesichts dieser Offenbarung offensichtlich sein.
  • Eine Vielzahl unterschiedlicher Transistoren und Transistoren enthaltender Vorrichtungen können von den hierin beschriebenen Techniken profitieren, wozu, jedoch nicht darauf beschränkt, verschiedene unterschiedliche Feldeffekttransistoren (FETs), wie z.B. Metalloxid-Halbleiter-FETs (MOSFETs - Metal-Oxide Semiconductor FETs) oder Tunnel-FETs (TFETs - Tunnel FETs), zählen, um nur einige Beispiele zu nennen. Zum Beispiel können die Techniken in einigen Ausführungsformen zum Vorteil einer n-Kanal-MOSFET (NMOS - n-Channel MOSFET) -Vorrichtung verwendet werden, welche ein Source-Kanal-Drain-Dotierungsschema von n-p-n oder n-i-n beinhalten kann, wobei ,n‘ ein n-Typ-dotiertes Halbleitermaterial angibt, ,p‘ ein p-Typ-dotiertes Halbleitermaterial angibt und ,i‘ ein intrinsisches oder im Wesentlichen undotiertes Halbleitermaterial angibt. In einem weiteren Beispiel können die Techniken, in Übereinstimmung mit einigen Ausführungsformen, zum Vorteil einer p-Kanal-MOSFET (PMOS - p-Channel MOSFET) -Vorrichtung verwendet werden, welche ein Source-Kanal-Drain-Dotierungsschema von p-n-p oder p-i-p beinhalten kann. Mit anderen Worten, die hierin beschriebenen Techniken können zum Vorteil von Transistorvorrichtungen (wie z.B. MOSFET-Vorrichtungen) verwendet werden, die Source- und Drain- (S/D-) Regionen, welche die gleiche Art von Fremdstoffen enthalten, beinhalten, wobei beide S/D-Regionen entweder n-dotiert oder p-dotiert sind. In noch einem weiteren Beispiel können die Techniken, in Übereinstimmung mit einigen Ausführungsformen, zum Vorteil einer TFET-Vorrichtung verwendet werden, welche ein Source-Kanal-Drain-Dotierungsschema von p-i-n oder n-i-p beinhalten kann. Mit anderen Worten, die hierin beschriebenen Techniken können zum Vorteil von Transistorvorrichtungen (wie z.B. TFET-Vorrichtungen) verwendet werden, die S/D-Regionen, die Fremdstoffe entgegengesetzten Typs enthalten, beinhalten, wobei eine S/D-Region n-dotiert ist und die andere p-dotiert ist.
  • Ferner können die Techniken zum Vorteil komplementärer Transistorschaltungen, wie z.B. komplementärer MOS (CMOS - Complementary MOS) -Schaltungen, verwendet werden, wobei die Techniken zum Vorteil eines oder mehrerer der enthaltenen n-Kanal- und/oder p-Kanal-Transistoren, aus welchen die CMOS-Schaltung besteht, verwendet werden können. Zu anderen Beispieltransistorvorrichtungen, die von den hierin beschriebenen Techniken profitieren können, zählen Wenig- bis Ein-Elektronen-Quanten-Transistorvorrichtungen in Übereinstimmung mit einigen Ausführungsformen. Außerdem können jegliche derartige Vorrichtungen Halbleitermaterialien einsetzen, bei welchen es sich zum Beispiel um dreidimensionale Kristalle sowie zweidimensionale Kristalle oder Nanoröhrchen handelt. In einigen Ausführungsformen können die Techniken zum Vorteil von Vorrichtungen mit variierenden Skalierungen verwendet werden, wie z.B. IC-Vorrichtungen mit kritischen Abmessungen im Mikrometer (Mikronen) - Bereich und/oder im Nanometer (nm) -Bereich (z.B. ausgebildet bei den 22, 14, 10, 7, 5 oder 3 nm Prozessknoten oder darüber hinaus).
  • Das Verfahren 100 von 1 beinhaltet das Ausbilden 102 einer Germanium (Ge) - haltigen Schicht 210 auf dem Substrat 200 zum Ausbilden der beispielhaften resultierenden Struktur von 2A in Übereinstimmung mit einigen Ausführungsformen. Das Substrat 200 kann zum Beispiel Silizium, polykristallines Silizium oder Einkristall-Silizium beinhalten, daraus ausgebildet sein, damit abgeschieden sein oder daraus gezüchtet sein. Das Substrat 200 kann auch unter Verwendung verschiedener anderer geeigneter Technologien zur Ausbildung einer/s Silizium-Basis oder -Substrats ausgebildet werden, wie z.B. ein Silizium-Einkristall-Wafer. Das Substrat 200 kann zum Beispiel mit einem Bulk-Silizium, einer Silizium-auf-Isolator (SOI - Silicon-On-Insulator) -Konfiguration oder mit mehrschichtigen Strukturen implementiert werden, einschließlich derjenigen Substrate, auf welchen vor einem anschließenden Gate-Strukturierungsprozess Rippen ausgebildet werden. In anderen Implementierungen kann das Substrat 200 unter Verwendung alternativer Materialien ausgebildet werden, welche mit Silizium kombiniert werden können oder nicht, wie z.B. Halbleitermaterial der Gruppe IV und/oder Halbleitermaterial der Gruppe III-V, wie z.B. Germanium, Siliziumgermanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Indiumgalliumarsenid (z.B. In0.7Ga0.3As), Galliumarsenid oder Galliumantimonid, um nur einige Beispiele zu nennen. Allgemeiner kann jegliches Material, das als ein Fundament, auf welchem eine Halbleitervorrichtung aufgebaut werden kann, dienen kann, in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung verwendet werden.
  • Es sei darauf hingewiesen, dass die Verwendung von „Halbleitermaterial der Gruppe IV“ (oder „Material der Gruppe IV“ oder im Allgemeinen „IV“) hierin mindestens ein Element der Gruppe IV (z.B. Silizium, Germanium, Kohlenstoff, Zinn) beinhaltet, wie z.B. Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe) und so weiter. Die Verwendung von „Halbleitermaterial der Gruppe III-V“ (oder „Material der Gruppe III-V“ oder im Allgemeinen „III-V“) hierin beinhaltet mindestens ein Element der Gruppe III (z.B. Aluminium, Gallium, Indium) und mindestens ein Element der Gruppe V (z.B. Stickstoff, Phosphor, Arsen, Antimon, Wismut), wie z.B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumaluminiumarsenid (InAlAs), Galliumphosphid (GaP), Galliumantimonid (GaSb), Indiumphosphid (InP) und so weiter. Es sei darauf hingewiesen, dass die Gruppe III zum Beispiel auch als die Bor-Gruppe oder IUPAC-Gruppe 13 bekannt sein kann, die Gruppe IV auch als die Kohlenstoff-Gruppe oder IUPAC-Gruppe 14 bekannt sein kann und die Gruppe V auch als die Stickstoff-Familie oder IUPAC-Gruppe 15 bekannt sein kann. Zum Beispiel können die Techniken in einigen Ausführungsformen die Verwendung eines Substrats beinhalten, das mindestens eines aus Silizium (Si), Germanium (Ge), Zinn (Sn), Indium (In), Gallium (Ga), Aluminium (Al), Arsen (As), Phosphor (P) oder Antimon (Sb) beinhaltet, um einige Beispiele zu nennen. In einigen Ausführungsformen kann das Substrat 200 mit jeglichem geeigneten n- und/oder p-Dotierstoff dotiert sein. Zum Beispiel kann im Fall eines Si-Substrats das Si unter Verwendung eines geeigneten Akzeptors (z.B. Bor) p-dotiert sein oder unter Verwendung eines geeigneten Donators (z.B. Phosphor, Arsen) n-dotiert sein, um einige Beispielfälle zu nennen. Jedoch kann das Substrat 200 in einigen Ausführungsformen zum Beispiel auch undotiert/intrinsisch oder relativ minimal dotiert sein (wie z.B. eine Dotierstoffkonzentration von weniger als 1E16 Atomen pro Kubikzentimeter beinhalten).
  • In einigen Ausführungsformen kann ein ursprüngliches Substrat verwendet werden, um, zumindest teilweise, eine oder mehrere Halbleitervorrichtungen (z.B. Transistoren) auszubilden. Diese zumindest teilweise ausgebildeten Halbleitervorrichtungen können dann auf ein Host-Substrat oder einen Wafer übertragen werden, damit eine Rückseitenverarbeitung stattfinden kann. Mit anderen Worten, in Ausführungsformen, die ein derartiges Transfer- und Host-Substrat-Schema nutzen, kann die Verarbeitung auf beiden Seiten des Transfer-Substrats stattfinden, nachdem es an das Host-Substrat gekoppelt wurde (z.B. über Wafer-Bonding-Techniken). In einigen Ausführungsformen kann das Substrat 200 zum Beispiel eine Oberflächenkristallorientierung beschrieben durch eine Miller-Ebene von (100), (110) oder (111) oder ihren Äquivalenten beinhalten. Obwohl das Substrat 200 in dieser Beispielausführungsform als eine Dicke (die Abmessung in der Y-Achsen-Richtung) ähnlich anderer Schichten aufweisend gezeigt ist, wie in nachfolgenden Strukturen zur Erleichterung der Veranschaulichung gezeigt wird, kann das Substrat 200 in einigen Fällen viel dicker als die anderen Schichten sein, wie zum Beispiel eine Dicke im Bereich von 50 bis 950 Mikronen aufweisend, oder jegliche andere geeignete Dicke, wie angesichts dieser Offenbarung offensichtlich sein wird. In einigen Ausführungsformen kann das Substrat 200 für eine oder mehrere andere IC-Vorrichtungen verwendet werden, wie z.B. verschiedene Dioden (z.B. lichtemittierende Dioden (LEDs) oder Laserdioden), verschiedene Transistoren (z.B. MOSFETs oder TFETs), verschiedene Kondensatoren (z.B. MOSCAPs), verschiedene mikroelektromechanische Systeme (MEMS - Micro-Electro-Mechanical Systems), verschiedene nanoelektromechanische Systeme (NEMS - Nano-Electro-Mechanical Systems), verschiedene Hochfrequenz (HF) -Vorrichtungen, verschiedene Sensoren oder jegliche andere geeignete Halbleiter- oder IC-Vorrichtungen, in Abhängigkeit von der Endverwendung oder Zielanwendung. Dementsprechend können die hierin beschriebenen Strukturen in einigen Ausführungsformen in einer Ein-Chip-System (SoC - System-on-Chip) -Anwendung enthalten sein, wie angesichts dieser Offenbarung offensichtlich sein wird. Zum Beispiel können zwei einzelne Chips separat ausgebildet und dann miteinander verbunden werden, um die beiden einzelnen Chips und die darauf ausgebildeten Vorrichtungen wirkungsmäßig zu koppeln (z.B. mittels Flip-Chip-Bonding).
  • Die Ge-haltige Schicht 210 kann in einigen Ausführungsformen mittels jeglicher geeigneter Abscheidungs- oder Epitaxialwachstumstechniken, wie z.B. chemische Gasphasenabscheidung (CVD - Chemical Vapor Deposition), physikalische Gasphasenabscheidung (PVD - Physical Vapor Deposition), Atomlagenabscheidung (ALD - Atomic Layer Deposition), Molekularstrahlepitaxie (MBE - Molecular Beam Epitaxy), und/oder jeglicher anderer geeigneter Techniken ausgebildet werden 102. Es kann auch andere optionale Verarbeitung stattfinden, wie z.B. Planarisierungs-/Poliertechniken (z.B. chemisch-mechanische Polier-/Planarisierungs- (CMP - Chemical-Mechanical Polishing/Planarization) Techniken), um wieder eine planare obere Oberfläche zu erhalten. Es sei darauf hingewiesen, dass die Ge-haltige Schicht 210 in 2A und nachfolgenden Figuren lediglich zum Zweck der Unterstützung einer visuellen Identifikation der Schicht schattiert gezeigt ist. In einigen Ausführungsformen kann die Ge-haltige Schicht 210 im Wesentlichen nur Germanium oder Germanium plus andere Materialien, wie z.B. Silizium, Zinn und/oder Kohlenstoff, und wahlweise geeignete Dotierstoffe (z.B. Bor als ein p-Dotierstoff, Arsen oder Phosphor als ein n-Dotierstoff) beinhalten. Zum Beispiel beinhaltet die Ge-haltige Schicht 210 in Fällen, in welchen sie aus Siliziumgermanium besteht, sowohl Silizium als auch Germanium in einem gewissen Atomverhältnis, welches als Si1-xGex ausgedrückt werden kann, wobei x die Germanium-Atom-% sind, welche z.B. im Bereich von 1-99 Atom-% liegen können, und die Silizium-Atom-% können aus dem Germanium-Prozentsatz (1-x) bestimmt werden. Im Allgemeinen kann die Germaniumkonzentration innerhalb der Ge-haltigen Schicht 210 in einem Bereich von 5-100 Atom-% liegen, wie z.B. Konzentrationen von etwa 5, 10, 15, 20, 25, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90, 95 oder 100 Atomprozent, wobei der etwa-Modifikator +/- 1 Atom-% bezeichnet. In einigen Ausführungsformen kann die Germaniumkonzentration innerhalb der Ge-haltigen Schicht 210 mindestens 5, 10, 15, 20, 25, 30, 35, 40, 45, 50, 55, 60, 65, 70, 75, 80, 85, 90 oder 95 Atom-% betragen. Zum Beispiel kann die Ge-haltige Schicht 210 in einer Beispielausführungsform mindestens 30 Atom-% Ge beinhalten. In einer weiteren Beispielausführungsform kann die Ge-haltige Schicht 210 nominal reines Germanium beinhalten, d.h. mindestens 85 Atom-% Ge. In einigen Ausführungsformen kann die Ge-haltige Schicht zum Beispiel eine Dicke (die Abmessung in der Y-Achsen-Richtung) im Bereich von 5-400 nm oder mehr aufweisen.
  • In einigen Ausführungsformen kann die Ge-haltige Schicht 210 eine Abstufung (z.B. Erhöhung und/oder Verringerung) der Konzentration von einem oder mehreren Materialien innerhalb des Merkmals beinhalten, wie zum Beispiel die Abstufung der Germaniumkonzentration. Zum Beispiel kann die Germaniumkonzentration in einigen derartigen Ausführungsformen erhöht werden, wenn die Ge-haltige Schicht 210 ausgebildet wird, sodass zum Beispiel die Germaniumkonzentration nahe der Oberseite der Ge-haltigen Schicht 210 am höchsten ist. Unterdessen kann die Germaniumkonzentration in anderen Ausführungsformen verringert werden, wenn die Ge-haltige Schicht 210 ausgebildet wird, sodass die Germaniumkonzentration nahe der Unterseite der Ge-haltigen Schicht 210 (am nächsten zum Substrat 200) am höchsten ist. In noch anderen Ausführungsformen kann die Germaniumkonzentration erhöht und dann verringert werden oder verringert und dann erhöht werden, sodass ein mittlerer Abschnitt der Ge-haltigen Schicht 210 eine relativ höhere oder niedrigere Germaniumkonzentration im Vergleich zum oberen und unteren Abschnitt der Ge-haltigen Schicht 210 beinhalten kann. Eine derartige Abstufung kann zum Beispiel durch das Abstimmen der Konzentration von Germanium im Reaktionsmittelfluss erreicht werden. Eine derartige Konfiguration kann zum Verringern der Wahrscheinlichkeit, dass ein Dotierstoff unerwünschterweise in die Kanalregion diffundiert, und zum Verringern des S/D-Kontaktwiderstands genutzt werden. In einigen Ausführungsformen kann die Ge-haltige Schicht 210 eine Mehrschichtstruktur beinhalten, die mindestens zwei in ihrer Zusammensetzung unterschiedliche Materialschichten beinhaltet. Es sei darauf hingewiesen, dass in einigen Ausführungsformen das Substrat 200 nicht vorhanden sein muss, sodass die Ge-haltige Schicht 210 möglicherweise die einzige in 2A vorliegende Schicht ist (z.B. wenn ein Bulk-Gehaltiges Substrat eingesetzt wird). Zahlreiche Variationen an der Ge-haltigen Schicht 210 werden angesichts dieser Offenbarung offensichtlich sein.
  • Das Verfahren 100 von 1 fährt mit dem Strukturieren 104 der Ge-haltigen Schicht 210 zu Rippen fort, um die beispielhafte resultierende Struktur von 2B in Übereinstimmung mit einigen Ausführungsformen auszubilden. Die Verarbeitung des Strukturierens 104 kann jegliche geeignete Techniken beinhalten, wie z.B. das Durchführen von Hartmaskierung, Lithographie und/oder Ätzung. In einigen Ausführungsformen können die Rippenbreiten Fw (die Abmessung in der horizontalen oder X-Achsen-Richtung) im Bereich von 2-100 nm (oder in einem Unterbereich von 2-10, 2-25, 2-40, 2-50, 2-75, 4-10, 4-25, 4-40, 4-50, 4-75, 4-100, 10-25, 10-40, 10-50, 10-75, 10-100, 25-40, 25-50, 25-75, 25-100 oder 50-100 nm) oder mehr liegen oder jeglichen anderen geeigneten Wert oder Bereich aufweisen, wie angesichts dieser Offenbarung offensichtlich sein wird. In einigen Ausführungsformen können die Rippenhöhen Fh (die Abmessung in der vertikalen oder Y-Achsen-Richtung) im Bereich von 5-400 nm (oder in einem Unterbereich von 5-80, 5-100, 5-200, 10-50, 10-80, 10-100, 10-200, 10-400, 20-80, 20-200, 20-400, 40-80, 40-120, 40-200, 40-400, 50-200, 50-400, 60-120, 100-200, 100-400 oder 200-400 nm) oder mehr liegen oder jeglichen anderen geeigneten Wert oder Bereich aufweisen, wie angesichts dieser Offenbarung offensichtlich sein wird. In einigen Ausführungsformen können die Rippenhöhen Fh mindestens 10, 20, 40, 50, 80, 100, 150, 200, 300 oder 400 nm hoch sein oder höher als jegliche andere geeignete Schwellenhöhe, wie angesichts dieser Offenbarung offensichtlich sein wird. In einigen Ausführungsformen kann das Verhältnis von Höhe zu Breite der Rippen (Fh:Fw) größer als 1 sein, wie z.B. größer als 1,5, 2, 2,5, 3, 3,5, 4, 4,5, 5, 6, 7, 8, 9 oder 10, oder größer als jegliches anderes geeignetes Schwellenverhältnis, wie angesichts dieser Offenbarung offensichtlich sein wird. Es sei darauf hingewiesen, dass die Rippen in der Beispielausführungsform von 2B einen Abschnitt 205 des Substrats 200 beinhalten, derart, dass der untere Abschnitt dieser Rippen, wie gezeigt, ein Teil des Substrats 200 ist. Jedoch soll die vorliegende Offenbarung nicht darauf beschränkt sein, da die Rippen zum Beispiel auch derart ausgebildet sein können, dass die 200/210-Schnittstelle relativ höher oder tiefer als gezeigt ist oder exakt an der Unterseite der Rippen liegt.
  • Wie in 2B gezeigt, sind die Gräben 215 und die Rippen jeweils so gezeigt, dass sie in dieser Beispielstruktur, zur einfacheren Veranschaulichung, im Wesentlichen die gleichen Größen und Formen aufweisen. Jedoch soll die vorliegende Offenbarung nicht darauf beschränkt sein. Zum Beispiel können die Rippen in einigen Ausführungsformen derart ausgebildet werden, dass sie variierende Höhen Fh, variierende Breiten Fw, variierende Ausgangspunkte (oder variierende Ausgangshöhen), variierende Formen und/oder jegliche andere geeignete Variationen aufweisen können, wie angesichts dieser Offenbarung offensichtlich sein wird. Zum Beispiel können die Rippen in anderen Ausführungsformen, wie weiter unten beschrieben, eine gerundete Oberseite, eine dreieckige oder konische Form oder eine andere geeignete Rippenform aufweisen, wie angesichts dieser Offenbarung offensichtlich sein wird. Darüber hinaus können die Gräben 215 zwischen zwei gegebenen Rippen derart ausgebildet werden, dass sie variierende Tiefen, variierende Breiten, variierende Ausgangspunkte (oder variierende Ausgangstiefen), variierende Formen und/oder jegliche andere geeignete Variationen aufweisen, wie angesichts dieser Offenbarung offensichtlich sein wird. Es sei auch darauf hingewiesen, dass, obwohl in der Beispielstruktur von 2B zur einfacheren Veranschaulichung vier Rippen gezeigt sind, jegliche Zahl von Rippen ausgebildet werden kann, wie z.B. eine, zwei, drei, fünf, zehn, hunderte, tausende, Millionen, Milliarden und so weiter, wie basierend auf dieser Offenbarung verstanden werden kann. Es sei ferner darauf hingewiesen, dass die Rippen durch ganzflächige Abscheidung der Ge-haltigen Schicht 210 auf oder über mindestens einem Abschnitt des Substrats 200 und anschließendes Strukturieren dieser Struktur zu Rippen ausgebildet wurden, wie zuvor beschrieben wurde. Jedoch können die Rippen in einigen Ausführungsformen auch unter Verwendung eines Ersatzrippen-Schemas ausgebildet werden, wie hierin detaillierter beschrieben werden wird. In einigen Ausführungsformen können einige der Rippen für n-Typ-MOS (NMOS) -Vorrichtungen oder p-Typ-MOS (PMOS) -Vorrichtungen verwendet werden, oder mithilfe der hierin beschriebenen Techniken ausgebildete Rippen können in einer komplementären MOS (CMOS) -Schaltung, die sowohl NMOS- als auch PMOS-Vorrichtungen beinhaltet, eingesetzt werden.
  • Das Verfahren 100 von 1 fährt mit dem Ausbilden 106 von STI (Shallow Trench Isolation - flache Grabenisolation) -Material 220 rund um die Rippen fort, was in der Beispielstruktur von 2C in Übereinstimmung mit einigen Ausführungsformen resultiert. In einigen Ausführungsformen kann das Abscheiden 106 des STI-Materials 220 jegliche geeignete Abscheidungstechniken, wie z.B. CVD, ALD, PVD, SOD (Spin-On Deposition - Aufschleudern) -Techniken, und/oder jeglichen anderen geeigneten Abscheidungsprozess beinhalten. In einigen Ausführungsformen kann das STI-Material 220 auf die in 2C gezeigte Höhe (die Abmessung in der Y-Achsen-Richtung) ausgebildet werden, während das STI-Material in anderen Ausführungsformen abgeschieden werden kann, diese Struktur dann planarisiert werden kann und das STI-Material dann auf die gezeigte Höhe ausgespart werden kann (z.B. mittels selektiver Ätzverarbeitung, welche das STI-Material relativ zu dem Rippenmaterial entfernt, um ein Aussparen des STI-Materials 220 zu gestatten). In einigen Ausführungsformen kann das STI-Material 220 (welches als eine STI- oder Isolator-Schicht bezeichnet werden kann und mehrere Regionen aufweisen kann) jegliches geeignetes elektrisch isolierendes Material beinhalten, wie z.B. ein oder mehrere Dielektrika, Oxid (z.B. Siliziumdioxid) und/oder Nitrid (z.B. Siliziumnitrid) -Materialien. In einigen Ausführungsformen kann das STI-Material 220 Kohlenstoff-dotierte Oxide beinhalten, wie z.B. Kohlenstoff-dotiertes Siliziumdioxid. In einigen Ausführungsformen kann das Material der STI-Schicht 220 basierend auf dem Material des Substrats 200 ausgewählt werden. Zum Beispiel kann das STI-Material im Fall eines Siliziumsubstrats als Siliziumdioxid oder Siliziumnitrid ausgewählt werden, um einige Beispiele zu nennen.
  • In Ausführungsformen, in welchen die in 2C gezeigten Rippen stattdessen über ein Ersatzrippen-Schema ausgebildet werden, kann ein derartiges Schema das Ausbilden des Substrats 200 in Rippen, das Ausbilden des STI-Materials rund um diese zu entfernenden Rippen, das Entfernen oder zumindest das Aussparen der nativen Substratrippen zum Ausbilden rippenförmiger Gräben zwischen den STI-Material-Regionen, das Abscheiden des Ersatzrippen-Materials und das Aussparen des STI-Materials beinhalten, was zum Beispiel in der gleichen Struktur wie in 2C gezeigt resultieren kann. Zum Beispiel können Ersatzrippen, die SiGe oder Ge beinhalten, durch das Entfernen der nativen Si-Rippen während einer derartigen Verarbeitung und deren Ersetzung mit dem SiGe- oder Ge-Material ausgebildet werden, um einige Beispiele zu nennen. In einigen derartigen Ausführungsformen können alle der nativen Substratrippen ersetzt werden oder nur eine Teilmenge kann ersetzt werden (z.B. derart, dass einige Ersatzrippen für eine nachfolgende Verarbeitung verfügbar sind und einige native Substratrippen für eine nachfolgende Verarbeitung verbleiben). Außerdem kann in einigen Ausführungsformen der Aussparungs- und Ersetzungsprozess so oft wie gewünscht durchgeführt werden, um so viele Teilmengen von Ersatzrippen wie gewünscht durch das Maskieren der Bereiche, die nicht verarbeitet werden sollen, bei jeder Ersatzrippen-Teilmengenverarbeitung auszubilden. In einigen derartigen Ausführungsformen kann eine erste Teilmenge von Ersatzrippen für n-Kanaltransistoren, wie z.B. NMOS-Vorrichtungen, ausgebildet werden (bei welchen das erste Ersatzmaterial z.B. zum Erhöhen der Elektronenmobilität ausgewählt wird), und eine zweite Teilmenge von Ersatzrippen kann für p-Kanaltransistoren, wie z.B. PMOS-Vorrichtungen, ausgebildet werden (bei welchen das zweite Ersatzmaterial z.B. zum Erhöhen der Lochmobilität ausgewählt wird). Zum Beispiel können Rippen mit einem hohem Germanium-Gehalt (z.B. mit mehr als 75 Atom-% Ge) für PMOS-Vorrichtungen ausgebildet werden, während Rippen mit Material der Gruppe III-V (z.B. InGaAs- oder GaAs-Rippen) für NMOS-Vorrichtungen ausgebildet werden können.
  • Des Weiteren kann in einigen Ausführungsformen eine Mehrschicht-Ersatzrippe ausgebildet werden, um die anschließende Ausbildung von Nanodrähten oder Nanobändern in der Kanalregion von einem oder mehreren Transistoren, wie z.B. GAA-Transistoren, zu ermöglichen. In einigen derartigen Ausführungsformen sind einige der Schichten in der Mehrschicht-Ersatzrippe Opferschichten und sollen über selektive Ätzung (z.B. während der Ersatz-Gate-Verarbeitung) entfernt werden, wie hierin detaillierter beschrieben werden wird. In einigen Fällen können die abschließenden Rippen, die zum Ausbilden einer oder mehrerer Transistorvorrichtungen verwendet werden, basierend auf der Teilung dieser Rippen definiert werden, wobei eine gegebene Teilung den Abstand vom Beginn einer Rippe zum Beginn einer anderen Rippe in der X-Achsen-Richtung beinhaltet. Mit anderen Worten, eine gegebene Teilung ist gleich der Breite einer Rippe plus der Breite einer angrenzenden STI-Region. In einigen Ausführungsformen kann die Teilung für Rippen, die mithilfe der hierin beschriebenen Techniken ausgebildet werden, im Bereich von 10-200 nm (oder in einem Unterbereich von 10-20, 10-50, 10-100, 20-50, 20-100, 20-200, 50-100, 50-200 oder 100-200 nm) oder mehr liegen oder jeglichen anderen geeigneten Wert oder Bereich aufweisen, wie angesichts dieser Offenbarung offensichtlich sein wird.
  • Das Verfahren 100 von 1 fährt mit dem Ausbilden 108 einer Dummy-Gate-Struktur und von Abstandshaltern auf der Struktur von 2C zum Ausbilden der beispielhaften resultierenden Struktur von 2D in Übereinstimmung mit einigen Ausführungsformen fort. Es sei daran erinnert, dass das Verfahren 100 hierin primär im Kontext eines Gate-Last-Transistorherstellungsprozessflusses beschrieben ist, bei welchem die Verarbeitung das Ausbilden eines Dummy-Gate-Stapels, das Durchführen der S/D-Verarbeitung und dann das Ausbilden des abschließenden Gate-Stapels, nachdem die S/D-Regionen verarbeitet wurden, beinhaltet. Jedoch können die Techniken in anderen Ausführungsformen auch unter Verwendung eines Gate-First-Prozessflusses durchgeführt werden. Die Beschreibung des Verfahrens 100 wird unter Verwendung eines Gate-Last-Prozessflusses fortgesetzt, um einen derartigen Fluss (welcher im Allgemeinen zusätzliche Verarbeitung beinhaltet) beschreiben zu können.
  • Beim Fortsetzen des Ausbildens 108 eines Dummy-Gate-Stapels kann ein derartiger Dummy-Gate-Stapel (wo dieser eingesetzt wird) das Dummy-Gate-Dielektrikum 252 und die Dummy-Gate-Elektrode 254 beinhalten, wodurch in dieser Beispielausführungsform die beispielhafte resultierende Struktur von 2E ausgebildet wird. Das Dummy-Gate-Dielektrikum 252 (z.B. ein Dummy-Oxidmaterial) und die Dummy-Gate-Elektrode 254 (z.B. ein Dummy-Polysiliziummaterial) können für einen Ersatz-Gate-Prozess verwendet werden, bei welchem diese Materialien Opfermaterialien sein sollen, sodass sie später entfernt und zum Beispiel durch eine abschließende Gate-Struktur ersetzt werden können. Wie basierend auf dieser Offenbarung verstanden werden kann, können der Dummy-Gate-Stapel (und die Abstandshalter 250) dabei helfen, die Kanalregion und die Source/Drain (S/D) -Regionen jeder Rippe zu definieren, wobei sich die Kanalregion mindestens unterhalb des Dummy-Gate-Stapels befindet (da sie sich unterhalb des abschließenden Gate-Stapels befinden wird) und sich die S/D-Regionen auf jeder Seite der und angrenzend an die Kanalregion befinden. Es sei darauf hingewiesen, dass, weil die IC-Strukturen im Kontext des Ausbildens mit Rippen versehener Transistoren beschrieben werden, der abschließende Gate-Stapel auch an jede Seite der Rippe angrenzen wird, da sich, in Ausführungsformen, die eine mit Rippen versehene Konfiguration einsetzen (z.B. FinFET), der Gate-Stapel entlang von drei Wänden der mit Rippen versehenen Kanalregionen befinden wird.
  • In dieser Beispielausführungsform wurden auch die Seitenwandabstandshalter 250, die im Allgemeinen als Gate-Abstandshalter (oder einfach Abstandshalter) bezeichnet werden, auf jeder Seite des Dummy-Gate-Stapels ausgebildet, und derartige Abstandshalter 250 können verwendet werden, um zum Beispiel beim Bestimmen der Kanallänge zu helfen, um bei Ersatz-Gate-Prozessen zu helfen und/oder beim elektrischen Isolieren der Gate-Struktur von anderen Merkmalen (wie z.B. den S/D-Kontakten) zu helfen. Die Abstandshalter 250 können jegliches geeignetes Material beinhalten, wie z.B. jeglichen/s geeigneten/s elektrischen Isolator, Dielektrikum, Oxid (z.B. Siliziumoxid) und/oder Nitrid (z.B. Siliziumnitrid) -Material, wie angesichts dieser Offenbarung offensichtlich sein wird. In Übereinstimmung mit einigen Ausführungsformen können die Abstandshalter 250 unter Verwendung jeglicher geeigneter Techniken ausgebildet werden. In Übereinstimmung mit einigen Ausführungsformen kann die Breite (die Abmessung in der Z-Achsen-Richtung) wie gewünscht basierend auf der bestimmten Anwendung ausgewählt werden.
  • Das Verfahren 100 von 1 fährt mit dem Durchführen 110 der Source- und Drain-(S/D-) Verarbeitung fort, um die beispielhafte resultierende Struktur von 2E in Übereinstimmung mit einigen Ausführungsformen auszubilden. In dieser Beispielausführungsform beinhaltet die Source- und Drain- (S/D-) Verarbeitung 110 das Entfernen und Ersetzen von Abschnitten der Rippen der Struktur von 2D in den S/D-Regionen zum Ausbilden der abschließenden S/D-Regionen 260, wie in 2E gezeigt. In anderen Ausführungsformen kann die S/D-Verarbeitung das Verkleiden der Rippen in den S/D-Regionen mit einem abschließenden S/D-Material beinhalten. In noch anderen Ausführungsformen kann die S/D-Verarbeitung das Implantieren oder anderweitige Einführen von Fremdstoffen in die Rippen in den S/D-Regionen beinhalten, um zu veranlassen, dass diese Abschnitte in einer gewünschten Art und Weise dotiert werden. Somit können die abschließenden S/D-Regionen unter Verwendung jeglicher geeigneter Techniken ausgebildet werden und können zahlreiche unterschiedliche Variationen und Konfigurationen beinhalten, wie basierend auf dieser Offenbarung verstanden werden kann. Es sei darauf hingewiesen, dass die S/D-Regionen 260 hierin der Einfachheit der Beschreibung halber so bezeichnet sind, jedoch kann jede S/D-Region entweder eine Source-Region oder eine Drain-Region sein, sodass die korrespondierende S/D-Region (auf der anderen Seite der Kanalregion, und somit auf der anderen Seite der Gate-Struktur) die andere der Source-Region und der Drain-Region ist, wodurch ein Source- und Drain-Region-Paar gebildet wird.
  • In einigen Ausführungsformen können die S/D-Regionen 260 jegliches geeignetes Halbleitermaterial beinhalten, wie angesichts dieser Offenbarung offensichtlich sein wird, wie z.B. monokristallines Halbleitermaterial der Gruppe IV und/oder der Gruppe III-V. Zum Beispiel kann eine gegebene S/D-Region 260 eines aus monokristallinem Si, SiGe, Ge, GaAs, InGaAs, AlGaAs, AlAs InP und so weiter beinhalten. In einigen Ausführungsformen kann eine gegebene S/D-Region 260 einen n-Typ- und/oder p-Typ-Dotierstoff beinhalten (wie z.B. in einem der hierin beschriebenen Schemata). In einigen Ausführungsformen kann eine gegebene S/D-Region 260 eine Abstufung (z.B. Erhöhung und/oder Verringerung) der Konzentration von einem oder mehreren Materialien innerhalb des Merkmals beinhalten, wie zum Beispiel die Abstufung einer Halbleitermaterialkomponentenkonzentration und/oder die Abstufung der Dotierstoffkonzentration. Zum Beispiel kann in einigen derartigen Ausführungsformen die Dotierstoffkonzentration, die in einer gegebenen S/D-Region 260 enthalten ist, derart abgestuft sein, dass sie nahe der entsprechenden Kanalregion geringer ist und nahe dem entsprechenden S/D-Kontakt höher ist, was unter Verwendung jeglicher geeigneter Verarbeitung erreicht werden kann, wie z.B. eine Abstimmung der Dotierstoffmenge im Reaktionsmittelfluss (z.B. während eines In-situ-Dotierungsschemas). Eine derartige Konfiguration kann genutzt werden, um die Wahrscheinlichkeit zu verringern, dass ein Dotierstoff unerwünschterweise in die Kanalregion diffundiert, und um den S/D-Kontaktwiderstand zu verringern. In einigen Ausführungsformen kann eine gegebene S/D-Region 260 eine Mehrschichtstruktur beinhalten, die mindestens zwei in ihrer Zusammensetzung unterschiedliche Materialschichten beinhaltet. In einigen Ausführungsformen kann eine gegebene S/D-Region derart erhöht werden, dass ihre Ausdehnung höher als die einer entsprechenden Kanalregion ist. Zahlreiche S/D-Region-Konfigurationen und -Variationen werden angesichts dieser Offenbarung offensichtlich sein.
  • Das Verfahren 100 von 1 fährt mit dem Ausbilden 112 einer Dielektrikum-Schicht 270 über der Struktur von 2E, dem Planarisieren/Polieren, wie gewünscht, und dem anschließenden Entfernen der Dummy-Gate-Struktur (welche das Dummy-Gate-Dielektrikum 252 und die Dummy-Gate-Elektrode 254 enthält) fort, wie in der beispielhaften resultierenden Struktur von 2F in Übereinstimmung mit einigen Ausführungsformen gezeigt. Wie basierend auf dieser Offenbarung verstanden werden kann, legt das Entfernen der Dummy-Gate-Struktur die Kanalregion der letztendlichen Transistorvorrichtung(en), die unter Verwendung der hierin beschriebenen Techniken ausgebildet wird/werden, frei, wobei es sich in diesem Beispielfall um einen Abschnitt der Rippen handelt, die wie gezeigt aus der Ge-haltigen Schicht 210 ausgebildet werden. Die Dielektrikum-Schicht 270 kann als eine Zwischenschicht-Dielektrikum (ILD - Interlayer Dielectric) -Schicht bezeichnet werden und kann unter Verwendung jeglicher geeigneter Techniken ausgebildet werden (z.B. Abscheidung durch ALD, CVD oder PVD). In einigen Ausführungsformen kann die Dielektrikum- oder ILD-Schicht 270 jeglichen/s gewünschten/s elektrischen Isolator, Dielektrikum, Oxid (z.B. Siliziumdioxid) und/oder Nitrid (z.B. Siliziumnitrid) -Material beinhalten, wie angesichts dieser Offenbarung offensichtlich sein wird. In einigen Ausführungsformen kann die Dielektrikum-Schicht 270 Kohlenstoff-dotiertes Siliziumdioxid (oder andere Kohlenstoff-dotierte Oxide) beinhalten. In einigen Ausführungsformen kann es wünschenswert sein, ein Material für die Dielektrikum-Schicht 270 auszuwählen, das eine niedrige Dielektrizitätskonstante und eine hohe Durchbruchspannung aufweist. In einigen Ausführungsformen kann die Dielektrikum-Schicht 270 zum Verringern der Dielektrizitätskonstante beabsichtigt porös ausgebildet werden, wie z.B. ein poröses Kohlenstoff-dotiertes Oxid (z.B. poröses Kohlenstoff-dotiertes Siliziumdioxid). Es sei darauf hingewiesen, dass die Dielektrikum-Schicht 270 eine Mehrschichtstruktur beinhalten kann, auch wenn sie als eine Einzelschicht veranschaulicht ist. Es sei auch darauf hingewiesen, dass die Dielektrikum-Schicht 270 und die STI-Schicht 220 in einigen Fällen möglicherweise keine deutliche Schnittstelle aufweisen, wie in 2F gezeigt, insbesondere wenn die Dielektrikum-Schicht 270 und STI-Schicht 220 z.B. das gleiche Material beinhalten.
  • Das Planarisieren und/oder Polieren der Struktur nach dem Ausbilden der Dielektrikum-Schicht 270 kann mittels jeglicher geeigneter Techniken erfolgen, wie zum Beispiel CMP-Verarbeitung. Das Entfernen der Dummy-Gate-Struktur kann jegliche geeignete Techniken beinhalten, wie z.B. Hartmaskierung, Lithographie, Polieren, Ätzen und/oder Reinigen, wie angesichts dieser Offenbarung offensichtlich sein wird, um die resultierende Struktur von 2F auszubilden. Es sei darauf hingewiesen, dass die Dummy-Gate-Schichten in einigen Ausführungsformen relativ zu umgebenden Materialien selektiv geätzt werden können, wie z.B. das selektive Ätzen des Dummy-Gate-Dielektrikums relativ zu dem Material der Ge-haltigen Schicht 210 und relativ zu dem Material der STI-Schicht 220, sodass das Dummy-Gate-Dielektrikum entfernt werden kann, während das Material von 210 und 220 erhalten bleibt.
  • Wie in 2F gezeigt, liegt, nachdem die Dummy-Gate-Struktur entfernt wurde, die Kanalregion frei (oder was zu der Kanalregion werden kann, nachdem die Vorrichtung komplett hergestellt wurde), wobei die Ebene F-F diese freigelegte Kanalregion durchschneidet. 3A veranschaulicht eine Querschnittansicht entlang dieser Ebene F-F in 2F, welche die Kanalregion durchschneidet und senkrecht zu den Rippen ist, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Die Veranschaulichung resultierender Strukturen, die durch das Verfahren 100 von 1 ausgebildet werden, fährt zur einfachen Veranschaulichung mit einer derartigen Querschnittansicht fort. Es sei darauf hingewiesen, dass die dunklere Schattierung 211, die rund um die Rippen der Ge-haltigen Schicht 210 gezeigt ist, bereitgestellt ist, um visuell anzugeben, wo sich die chemische Zusammensetzung der Ge-haltigen Schicht 210 verändert hat. Derartige Veränderungen, die in der Ausbildung der Region 211 innerhalb der Rippen der Ge-haltigen Schicht 210 resultieren, können durch Aussetzung gegenüber Oxidationsbehandlungen oder Abscheidungen, Maskierungsschichten/Fotolackabscheidung und -entfernung, Ätzplasmen und -chemikalien, Aschebehandlungen und/oder anderer Herstellungsverarbeitung verursacht werden. Zum Beispiel können die Veränderungen, welche die Ausbildung der Region 211 innerhalb der Ge-haltigen Schicht 210 verursachen, ein Ergebnis einer Schädigung in Form von Atomen, die sich außerhalb ihrer Kristallgitterstellen befinden, sein, welche in einigen Ausführungsformen als Amorphisierung (das Gegenteil einer gut geordneten Kristallstruktur) oder teilweise Amorphisierung beschrieben sein kann. Eine weitere Metrik der Schädigung kann die Gegenwart relativ hoher Sauerstoff-, Stickstoff-, Kohlenstoff-, Chlor-, Fluor- und/oder Schwefel-Level in den äußeren Oberflächen-Monoschichten der Ge-haltigen Schicht 210 in einigen Ausführungsformen sein. In einigen derartigen Ausführungsformen würden, angesichts der Tatsache, dass die Oberflächenkonzentration von SiGe-Atomen 5E15 Atome pro Quadratzentimeter (at/cm2) betragen kann, wenn relativ viele O-, N-, C-, Cl-, F- und/oder S-Fremdstoffe vorliegen, diese für jede der Spezies zum Beispiel mit Konzentrationen über 1E12, 5E12 oder 1E13 at/cm2 vorliegen.
  • Außerdem kann, wenn die Rippe der Ge-haltigen Schicht 210 Oxidationsbedingungen ausgesetzt wird, das Silizium innerhalb der Rippe (wenn es vorliegt) relativ schneller zu der Oberfläche diffundieren als das Germanium innerhalb der Rippe, wodurch eine leicht Germanium-angereicherte Schicht nahe der Oberfläche der Rippe entsteht, welche, in Übereinstimmung mit einigen Ausführungsformen, auch oder alternativ dazu repräsentativ dafür sein kann, was die verdunkelte Region 211 angibt. Derartige Ausführungsformen, die eine Veränderung im Konzentrationsprofil aufweisen, können auch als eine chemische Segregation bezeichnet werden, die zum Beispiel basierend auf Glühen oder anderer Verarbeitung während der Herstellung der hierin beschriebenen Vorrichtungen stattfindet. Durch das Durchführen der hierin beschriebenen Ätz- und Reinigungsverarbeitung 114, welche auch als Rippentrimmungs- oder -verengungstechniken bezeichnet werden können, kann die unerwünschte verdunkelte Region 211 entfernt werden, um eine wünschenswertere Oberfläche für die abschließende Gate-Ausbildung offenzulegen, wodurch die Ausbildung von Transistorvorrichtungen höherer Qualität daraus ermöglicht wird.
  • Das Verfahren 100 von 1 fährt mit dem Durchführen 114 des Ätzens und/oder Reinigens der Ge-haltigen Schicht 210 in der freigelegten Kanalregion fort, um die resultierende Struktur von 3B in Übereinstimmung mit einigen Ausführungsformen auszubilden. In dieser Beispielausführungsform beinhaltet die Ätz- und/oder Reinigungsverarbeitung, hierin aufgrund des Ergebnisses des Prozesses als ein Trimmungsprozess 114 bezeichnet, das Durchführen einer Trimmätzung der gegenüberliegenden Seitenwände der oberen oder Kanalregion 213 der Rippen zum Erzeugen geformter/getrimmter Rippen in diesen oberen/Kanalregionen 213. In einigen Ausführungsformen kann die Trimmungsverarbeitung 114 zum Beispiel unter Verwendung eines plasmaunterstützten Ätzprozesses unter Ausnutzung von Ätzgasen, einschließlich einer oder mehrerer aus Chlor (Cl), Fluor (F), Stickstoff (N), Argon (Ar), Wasserstoff (H), Helium (He), Kohlenstoff (C), Sauerstoff (O), Schwefel (S) und Xenon (Xe) -haltigen Chemikalien, der entweder mit einem direkten oder einem entfernt erzeugten Plasma arbeitet, bei einer Substrattemperatur in einem Bereich zwischen 15 und 400 Grad Celsius durchgeführt werden. Jedoch kann jegliche Zahl geeigneter Ätz- und/oder Reinigungsprozesse zum Ausbilden der beispielhaften resultierenden Struktur von 3B verwendet werden, wie angesichts dieser Offenbarung offensichtlich sein wird. Es sei darauf hingewiesen, dass die Region unterhalb der oberen/Kanalregion 213 der Rippen der Ge-haltigen Schicht 210 als untere oder Unterkanalregion 212 angegeben ist, wie in 3B gezeigt. Es sei auch darauf hingewiesen, dass die verdunkelte Region 211, die sich rund um einen Abschnitt der ursprünglichen Rippe der Ge-haltigen Schicht 210 befand, in der unteren/Unterkanalregion 212 noch immer vorliegt, da sie durch die hierin beschriebene Trimmungsverarbeitung 114 nicht entfernt wurde, da dieser Abschnitt während einer derartigen Verarbeitung nicht freiliegt, wie basierend auf dieser Offenbarung verstanden werden kann.
  • 3A' ist eine vergrößerte Version von Abschnitt A-A in 3A, welcher Details einer Rippe in der Beispielstruktur von 3A veranschaulicht, in Übereinstimmung mit einigen Ausführungsformen. 3B' ist eine vergrößerte Version von Abschnitt B-B in 3B, welcher Details einer Rippe in der Beispielstruktur von 3B veranschaulicht, nachdem das Ätzen und Reinigen durchgeführt wurde. Wie in 3A' zu sehen ist, ist die Anfangsbreite (die Abmessung in der X-Achsen-Richtung) der Rippe sowohl in der oberen/Kanalregion 213 als auch in der unteren/Unterkanalregion 212 in dieser Beispielausführungsform W1. Jedoch können die Anfangsbreiten in anderen Ausführungsformen unterschiedlich sein, wie z.B. im Fall einer dreieckigen, gekrümmten und/oder konischen Rippe (im Gegensatz zu der in 3A' gezeigten rechtwinkligen Rippe). Nachdem die Trimmungsverarbeitung 114 durchgeführt wurde, ist die resultierende Struktur in 3B' gezeigt, in welcher die obere/Kanalregion 213 der Rippe eine resultierende Breite W2 aufweist, während die untere/Unterkanalregion 212 die Anfangsbreite W1 beibehält.
  • Wie in der Beispielausführungsform von 3B' gezeigt, weist die untere/Unterkanalregion 212 gegenüberliegende Seitenwände angrenzend an das Isoliermaterial der STI-Regionen 220 und eine erste Breite W1 auf, welche den Abstand zwischen den gegenüberliegenden Seitenwänden der unteren/Unterkanalregion 212 an einer ersten Stelle L angibt (um anzugeben, dass es sich um eine Stelle in der unteren Region 212 handelt). Ferner weist die obere/Kanalregion 213 in dieser Beispielausführungsform gegenüberliegende Seitenwände und eine zweite Breite W2 auf, welche den Abstand zwischen den gegenüberliegenden Seitenwänden der oberen/Kanalregion 213 an einer zweiten Stelle U angibt (um anzugeben, dass es sich um eine Stelle in der oberen Region 213 handelt). In einigen derartigen Ausführungsformen kann sich die erste Stelle L innerhalb von 10 nm, wie z.B. innerhalb von 8 nm oder innerhalb von 6 nm oder innerhalb von 4 nm oder innerhalb von 2 nm oder innerhalb von 1 nm oder innerhalb von 0,5 nm, oder einem anderen geeigneten Wert von der zweiten Stelle U befinden, wie angesichts dieser Offenbarung offensichtlich sein wird. Es sei darauf hingewiesen, dass dieser Abstand zwischen der Stelle L und der Stelle U in 3B' im Allgemeinen als D2 dargestellt ist. In einigen Ausführungsformen kann die erste Breite W 1 mindestens 1 nm breiter als die zweite Breite W2 sein. In einigen derartigen Ausführungsformen kann die erste Breite W1 annähernd oder mindestens 2, 4, 5, 10, 15, 20, 25 oder 30 nm breiter als die zweite Breite W2 sein, oder ein anderer geeigneter Näherungs- oder Schwellenwert, wie angesichts dieser Offenbarung offensichtlich sein wird. Es sei darauf hingewiesen, dass die zuvor genannten Näherungswerte annähernd innerhalb von +/-10 % des Nominalwertes liegen (z.B. wären annähernd 2 nm 1,8-2,2 nm und annähernd 30 nm wären 27-33 nm und so weiter).
  • Als ein Ergebnis des Trimmungsprozesses 114 sei darauf hingewiesen, dass ein nach innen gerichteter Einschnitt oder Sockel oben auf der unteren/Unterkanalregion 212 in der Nähe jeder Seitenwand an der Basis der oberen/Kanalregion 213 ausgebildet werden kann. 5A-C veranschaulichen diesen nach innen gerichteten Einschnitt oder Sockel gemäß verschiedener Ausführungsformen der vorliegenden Offenbarung. Es sei darauf hingewiesen, dass der Sockel in 5A als perfekt horizontal dargestellt ist, in der Realität kann er jedoch etwas geneigt oder anderweitig nicht flach und orthogonal sein, wie z.B. in 5B und 5C gezeigt. Ebenso ist die Rippe von 5A als perfekt gerade Seitenwände aufweisend gezeigt, jedoch können die Seitenwände in der Realität konisch sein, sodass die Basis der Rippe breiter als der obere Teil der Rippe ist, wie in 5B und 5C gezeigt. Die Rippe kann auch einen gerundeten oberen Teil aufweisen, wie in 5C gezeigt. In jedem dieser Fälle sei darauf hingewiesen, dass der Rippentrimmungsprozess einen erkennbaren nach innen gerichteten Einschnitt in der Nähe der Schnittstelle zwischen dem Kanal- und dem Unterkanal-Abschnitt der Rippen verursacht, und zwar zusätzlich zu jeglicher Verjüngung der Rippe, die aus normalen Rippenausbildungstechniken resultiert. In jedem dieser Fälle kann der nach innen gerichtete Einschnitt oder Sockel auf beiden Seiten der Rippe derart symmetrisch sein, dass sie in Länge und Neigung/Form ähnlich sind. Wenn zum Beispiel die erste Breite W1 30 nm breiter als die zweite Breite W2 ist, dann kann der nach innen gerichtete Einschnitt/Sockel auf der linken Seite etwa 15 nm breit sein, und der nach innen gerichtete Einschnitt/Sockel auf der rechten Seite kann etwa 15 nm breit sein. Es sei jedoch ferner darauf hingewiesen, dass keine perfekte Symmetrie erforderlich ist und andere Ausführungsformen unterschiedlich konfiguriert sein können, in Abhängigkeit von Faktoren wie z.B. den verwendeten Rippenmaterialien und dem verwendeten Rippentrimmungs-Ätzprozess, wie angesichts dieser Offenbarung verstanden werden wird. In einigen derartigen Ausführungsformen ist die erste Breite W1 in einem Bereich zwischen 7 nm und 30 nm breiter als die zweite Breite W2.
  • Wie auch in 3B', 5A, 5B und 5C zu sehen ist, kann die untere/Unterkanalregion 212 der getrimmten Rippen (welche nicht signifikant getrimmt wird) nach der Trimmungsverarbeitung 114 ein erstes Halbleitermaterial mit einer ersten Halbleiterzusammensetzung beinhalten und die obere/Kanalregion 213 der getrimmten Rippen (welche signifikant getrimmt wird) kann ein zweites Halbleitermaterial mit einer zweiten Halbleiterzusammensetzung beinhalten. In einigen Ausführungsformen kann sich die erste Halbleiterzusammensetzung von der zweiten Halbleiterzusammensetzung unterscheiden, wie im Allgemeinen durch die gestrichelten, vertikal verlaufenden Linien in den Unterkanalregionen 212 von 5A-C dargestellt, welche auch als 211 in 3B' angegeben sind. Detaillierter kann die erste Halbleiterzusammensetzung eindeutige Anzeichen durch die Verarbeitung hervorgerufener Veränderungen an der unteren/Unterkanalregion aufweisen, die während der Verarbeitung nach der Rippenausbildung auftreten. Insbesondere kann die erste Halbleiterzusammensetzung eine chemische Oberflächenzusammensetzung an einer Außenfläche der gegenüberliegenden Seitenwände der unteren/Unterkanalregion 212 (im Allgemeinen dargestellt mit den gestrichelten, vertikal verlaufenden Linien oder der dunkleren Schattierung) und eine chemische Massezusammensetzung zwischen den beiden gegenüberliegenden Außenflächen aufweisen. In einigen Ausführungsformen beinhaltet die chemische Oberflächenzusammensetzung eines oder mehrere aus Sauerstoff (O), Stickstoff (N), Kohlenstoff (C), Chlor (Cl), Fluor (F) und Schwefel (S). In einigen derartigen Ausführungsformen kann die erste Halbleiterzusammensetzung der unteren/Unterkanalregionen 212 eine chemische Massezusammensetzung aufweisen, die 10 Atom-% oder mehr Germanium bis zu 100 Atom-% Germanium enthält, und die zweite Halbleiterzusammensetzung der oberen/Kanalregionen 213 kann 10 Atom-% oder mehr Germanium bis zu 100 Atom-% Germanium enthalten, wobei sich die chemische Massezusammensetzung der unteren/Unterkanalregionen 212 von der zweiten Halbleiterzusammensetzung der oberen/Kanalregionen 213 unterscheiden oder die gleiche sein kann. In einigen derartigen Ausführungsformen kann die erste Halbleiterzusammensetzung innerhalb der unteren/Unterkanalregion 212 eine höhere Konzentration von Germanium in der chemischen Oberflächenzusammensetzung als in der chemischen Massezusammensetzung aufweisen.
  • In einigen Ausführungsformen ist eine Konzentration von Germanium in der chemischen Oberflächenzusammensetzung der unteren/Unterkanalregionen 212 mindestens 10 Atom-% oder mehr höher als die Germaniumkonzentration der chemischen Massezusammensetzung innerhalb dieser Regionen 212, wobei die zweite Halbleiterzusammensetzung der oberen/Kanalregionen 213 eine Germaniumkonzentration aufweist, die weniger als 10 Atom-% variiert, wobei eine derartige erhöhte Germaniumkonzentration an der Oberfläche der Unterkanalregionen 212 indikativ für durch die Verarbeitung hervorgerufene Veränderungen ist, die aufgrund einer Verarbeitung nach der Rippenausbildung auftreten. In einigen Fällen kann die obere/Kanalregion 213 im Wesentlichen die gleiche chemische Massezusammensetzung wie der untere/Unterkanalabschnitt 212 aufweisen (z.B. Ge oder SiGe mit einer Germaniumkonzentration in einem Bereich zwischen 10 Atom-% und 99 Atom-%, oder mit anderen Worten, SiGe mit einer Germaniumkonzentration in einem Bereich zwischen 10 Atom-% und 100 Atom-%, da SiGe mit 100 Atom-% Germanium einfach Ge wäre), während sich in anderen Fällen der obere/Kanalabschnitt 213 in der Zusammensetzung von der chemischen Massezusammensetzung des unteren/Unterkanalabschnitts 212 unterscheidet (z.B. sich in der Zusammensetzung in der Germaniumkonzentration um mindestens 10, 15, 20, 25 oder 30 Atom-% unterscheidet, oder ein Germanium-haltiger unterer/Unterkanalabschnitt 212 und ein oberer/Kanalabschnitt 213 Indiumgalliumarsenid oder eine andere Halbleiterverbindung der Gruppe III-V beinhalten). Mehrere spezifische Beispiele sind in Tabelle 1 aufgeführt. Zahlreiche Variationen werden offensichtlich sein. Tabelle 1. Spezifische Zusammensetzungen für Beispielvorrichtungen*
    Substrat Unterkanalmasse Unterkanaloberfläche Kanalregion S/D- Regionen
    Si SiGe 30 Atom-% Ge SiGe 40 Atom-% Ge SiGe 30 Atom-% Ge Bor -dotiertes SiGe
    Si SiGe 50 Atom-% Ge SiGe 70 Atom-% Ge SiGe 50 Atom-% Ge Bor-dotiertes SiGe
    Si SiGe 30 Atom-% Ge SiGe 50 Atom-% Ge SiGe 30 Atom-% Ge Bor-dotiertes SiGe
    Si SiGe 30 Atom-% Ge SiGe 40 Atom-% Ge SiGe 10 Atom-% Ge Bor-dotiertes SiGe
    Si SiGe 30 Atom-% Ge SiGe 40 Atom-% Ge SiGe 10 Atom-% Ge Phosphor-dotiertes Si
    Si Gruppe IV (z.B. Si, Ge) Gruppe IV (z.B. Si, Ge) Gruppe 111-V (z.B. InGaAs) Zinn -dotiertes InP
    *Es sei darauf hingewiesen, dass die in Tabelle 1 angegebenen spezifischen Atom-%-Werte innerhalb einer akzeptablen Toleranz variieren können (z.B. +/-5 Atom-% oder +/-10 Atom-% oder +/-20 Atom-%) oder anderweitig von einer Ausführungsform zur nächsten variieren können, wie verstanden werden wird.
  • Wie auch in 3B', 5A, 5B und 5C gezeigt, erstreckt sich die chemische Oberflächenzusammensetzung der unteren/Unterkanalregion 212 von der Außenfläche der gegenüberliegenden Seitenwände dieser Region 212 zu einem Abstand D1 dazwischen in einem Bereich zwischen 0,5 nm und 10 nm, wie z.B. ein Bereich zwischen 2 nm und 8 nm oder ein Bereich zwischen 3 nm und 5 nm oder ein Bereich von 2 nm und 4 nm oder jegliche andere Unterbereiche zwischen 0,5 nm und 10 nm. Die Gegenwart, die Konzentration und das Tiefenprofil von O, N, C, Cl, F, S und/oder Ge können durch Rasterelektronenmikroskopie (SEM - Scanning Electron Microscopy), Tunnelelektronenmikroskopie (TEM - Tunneling Electron Microscopy), energiedispersive Röntgenspektroskopie (EDX - Energy Dispersive X-Ray Spectroscopy), Sekundärionen-Massenspektroskopie (SIMS - Secondary Ion Mass Spectroscopy) oder Atomsonden-Tomographie (APT - Atom Probe Tomography) bestimmt werden. In bestimmten Ausführungsformen liegt die Oberflächenkonzentration von O, N, C, Cl, F, S und/oder Ge bei mehr als 1E12, 5E12 oder 1E13 Atomen/cm2. Die chemische Massezusammensetzung der unteren/Unterkanalregionen 212 kann auch Konzentrationen von O, N, C, Cl, F, S von mehr als 1E17 Atomen/cm3 aufweisen, jedoch würden die eindeutigen Anzeichen durch die Verarbeitung hervorgerufener Veränderungen, die der unteren/Unterkanalregion 212 zugeschrieben werden können, einschließlich der Gegenwart von O, N, C, Cl, F, S und/oder Ge oberhalb bestimmter Schwellen (z.B. mit mehr als 1E17 Atomen/cm3 oder einer Flächendichte von mehr als 1E10 Atomen/cm2), in der oberen/Kanalregion 213 fehlen.
  • In einigen Ausführungsformen können die Prinzipien und Techniken, wie hierin verschiedentlich beschrieben, zum Formen/Trimmen der Gesamtheit der Rippen in einem geöffneten Bereich verwendet werden, bevor Gates (oder Dummy-Gates) abgeschieden werden. Zum Beispiel kann dies das lithographische Definieren (z.B. Hartmaskieren und Strukturieren) eines zu formenden/zu trimmenden Bereiches und das anschließende Durchführen einer Trimmungsätzung zum Formen/Trimmen der Rippen in dem Bereich beinhalten, bevor Gates abgeschieden werden. In anderen Ausführungsformen können die Prinzipien und Techniken, wie hierin verschiedentlich beschrieben, zum Formen/Trimmen der Gesamtheit der Rippen in einem geöffneten Bereich verwendet werden, und zwar nach dem Abscheiden von Isoliermaterial in den Gräben zwischen den Rippen und dem anschließenden Ätzen des Isoliermaterials, um es unterhalb der obersten Ebene der Rippen auszusparen, um so den Kanalabschnitt der Rippen freizulegen. Kurz, der hierin offenbarte Rippentrimmungsprozess kann an einer Reihe von Stellen im Transistorausbildungsprozess ausgeführt werden, jedoch erst irgendwann nachdem an den Rippen die durch die Verarbeitung hervorgerufenen Veränderungen an der Kanalregion-Oberfläche aufgetreten sind, denen durch den Rippentrimmungsprozess entgegengewirkt werden soll, wie verstanden werden wird.
  • Das Verfahren 100 von 1 wird mit dem Ausbilden 116 der abschließenden Gate-Struktur auf der freigelegten Kanalregion fortgesetzt, was in der beispielhaften Struktur von 3C in Übereinstimmung mit einigen Ausführungsformen resultiert. Es sei darauf hingewiesen, dass es sich bei 4A um eine perspektivische Ansicht der IC-Struktur von 3C handelt. Wie in 3C und 4A gezeigt, beinhaltet die/der abschließende Gate-Struktur oder -Stapel das Gate-Dielektrikum 282 und Gate-Dielektrikum 282, welche unter Verwendung jeglicher geeigneter Techniken ausgebildet werden können. Zum Beispiel kann der abschließende Gate-Stapel unter Verwendung jedes einer Vielzahl von Prozessen ausgebildet werden, einschließlich CVD, PVD, ALD, eines Metallabscheidungsprozesses und/oder jeglicher anderer geeigneter Techniken. Es sei daran erinnert, dass in einigen Ausführungsformen die Ausbildung des abschließenden Gate-Stapels, welcher das Gate-Dielektrikum 282 und die Gate-Elektrode 284 beinhaltet, unter Verwendung eines Gate-First-Flusses (auch Up-Front-Hi-k-Gate genannt) durchgeführt werden kann. In derartigen Ausführungsformen kann die abschließende Gate-Stapel-Verarbeitung alternativ in Kästchen 110 durchgeführt worden sein, anstelle der Ausbildung eines Dummy-Gate-Stapels. Jedoch wird der abschließende Gate-Stapel in dieser Beispielausführungsform unter Verwendung eines Gate-Last-Flusses (auch ein Ersatz-Gate oder Ersatz-Metall-Gate (RMG - Replacement Metal Gate) -Prozess genannt) ausgebildet. Ungeachtet dessen, ob eine Gate-First- oder Gate-Last-Verarbeitung zum Einsatz kommt, kann der abschließende Gate-Stapel das Gate-Dielektrikum 282 und die Gate-Elektrode 284 beinhalten, wie in 3C und 4A gezeigt und hierin beschrieben.
  • Das Gate-Dielektrikum 282 kann in einigen Ausführungsformen jegliches geeignetes Oxid (wie z.B. Siliziumdioxid) als ein dielektrisches Material mit hohem k-Wert und/oder jegliches anderes geeignetes Material beinhalten, wie angesichts dieser Offenbarung offensichtlich sein wird. Zu Beispielen von dielektrischen Materialien mit hohem k-Wert zählen zum Beispiel Hafniumoxid, Hafnium-Siliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkonoxid, Zirkon-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat, um nur einige Beispiele zu nennen. In einigen Ausführungsformen kann das Gate-Dielektrikum 282 ein oder mehrere Silikate beinhalten (z.B. Titansilikat, Wolframsilikat, Niobiumsilikat und Silikate anderer Übergangsmetalle). In einigen Ausführungsformen kann ein Glühprozess an dem Gate-Dielektrikum 282 ausgeführt werden, um seine Qualität zu verbessern, wenn ein dielektrisches Material mit hohem k-Wert verwendet wird. Die Gate-Elektrode 284 kann ein breites Spektrum von Materialien beinhalten, wie z.B. verschiedene geeignet Metalle oder Metalllegierungen, wie zum Beispiel eines oder mehrere aus Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu) oder Karbide und Nitride davon.
  • In einigen Ausführungsformen kann das Gate-Dielektrikum 282 und/oder die Gate-Elektrode 284 zum Beispiel eine Mehrschichtstruktur aus zwei oder mehr Materialschichten beinhalten. Zum Beispiel kann das Gate-Dielektrikum 282 in einigen Ausführungsformen eine Mehrschichtstruktur aus mindestens zwei unterschiedlichen Schichten beinhalten, wobei die unterschiedlichen Schichten in ihrer Zusammensetzung unterschiedlich sind. In einigen Ausführungsformen kann das Gate-Dielektrikum 282 und/oder die Gate-Elektrode 284 eine Abstufung (z.B. Erhöhung und/oder Verringerung) des Gehalts/der Konzentration von einem oder mehreren Materialien in mindestens einem Abschnitt des Merkmals/der Merkmale beinhalten. In einigen Ausführungsformen können zusätzliche Schichten in dem abschließenden Gate-Stapel vorliegen, wie zum Beispiel eine oder mehrere Arbeitsfunktionsschichten oder andere geeignete Schichten.
  • Es sei darauf hingewiesen, dass, wenn das Dummy-Gate entfernt wird und die Kanalregion freigelegt wird, zusätzliche Verarbeitung wie gewünscht stattfinden kann. Zu einer derartigen Verarbeitung der Kanalregion können verschiedene unterschiedliche Techniken zählen, wie zum Beispiel das Formen des Materials in der Kanalregion zu einem oder mehreren Nanodrähten für eine Gate-All-Around (GAA) -Transistorkonfiguration. Zum Beispiel ist 3C' eine vergrößerte Version von Abschnitt C-C in 3C, welcher eine Gate-All-Around (GAA) - Variation an der Kanalregion-Struktur veranschaulicht, in Übereinstimmung mit einigen Ausführungsformen. Wie in 3C' gezeigt, wurde die obere/Kanalregion 213 der Ge-haltigen Schicht 210 in die Nanodrähte 214 umgewandelt (in dieser Beispielausführungsform spezifisch zwei Nanodrähte). In einer derartigen Beispielausführungsform kann die ursprüngliche mit Rippen versehene Kanalregion eine Mehrschichtstruktur aufgewiesen haben, bei welcher eine oder mehrere der Schichten Opferschichten waren, und es erfolgt eine selektive Ätzverarbeitung zum Entfernen dieser Opferschichten und zum Freigeben der Nanodrähte 214. Wie in 3C' gezeigt, sind zwei Nanodrähte vorgesehen, jedoch kann ein Nanodraht- oder Nanoband-Transistor (z.B. für GAA-Konfigurationen), der unter Verwendung der hierin offenbarten Techniken ausgebildet wird, jegliche Zahl von Nanodrähten/Nanobändern aufweisen, wie z.B. 1, 3, 4, 5, 6, 7, 8, 9, 10 oder mehr, in Abhängigkeit von der gewünschten Konfiguration. In einigen Ausführungsformen können ein oder mehrere der Nanodrähte oder Nanobänder als ein physisch getrennter oberer Abschnitt der Rippe angesehen werden, und somit gilt die vorherige relevante Beschreibung in Bezug auf die obere/Kanalregion 213 gleichermaßen für die Nanodrähte 214. In Ausführungsformen, in welchen ein oder mehrere Nanobänder zum Einsatz kommen, können diese Nanobänder ein Verhältnis von Höhe zu Breite wie oben für Rippen beschrieben aufweisen, jedoch umgekehrt, sodass ein Nanoband ähnlich einer seitwärts liegenden Rippe ist (z.B. mit einem Verhältnis von Höhe zu Breite von mindestens 1,5, 2, 2,5, 3, 4 oder 5).
  • Wie basierend auf dieser Offenbarung verstanden werden kann, befindet sich in dieser Beispielausführungsform die Kanalregion zumindest unterhalb des Gate-Stapels. Zum Beispiel kann sich die Kanalregion im Fall einer mit Rippen versehenen Transistorkonfiguration unterhalb und zwischen dem Gate-Stapel befinden, da der Stapel auf drei Seiten ausgebildet wird, wie auf dem Gebiet bekannt ist. Wenn die Transistorvorrichtung jedoch umgekehrt und an das spätere Endsubstrat gebunden wäre, dann kann sich die Kanalregion oberhalb des Gates befinden. Daher kann die Gate-Struktur- und Kanal-Beziehung im Allgemeinen eine nachbarschaftliche Beziehung aufweisen (welche eine oder mehrere dazwischenliegende Gate-Dielektrikum-Schichten und/oder andere geeignete Schichten beinhalten kann oder auch nicht), bei welcher sich das Gate in Übereinstimmung mit einigen Ausführungsformen nahe der Kanalregion befindet, sodass es elektrisch Kontrolle über die Kanalregion ausüben kann. Ferner kann der Gate-Stapel im Fall einer GAA-Transistorkonfiguration jeden/s Nanodraht/Nanoband in der Kanalregion vollständig umgeben (oder jeden Nanodraht zumindest im Wesentlichen umgeben, wie z.B. mindestens 70, 80 oder 90 % jedes Nanodrahtes umgeben).
  • Das Verfahren 100 von 1 fährt mit dem Durchführen 118 der S/D-Kontakt-Verarbeitung fort, um die beispielhafte resultierende Struktur von 4B in Übereinstimmung mit einigen Ausführungsformen auszubilden. Wie in 4B gezeigt, wurden die S/D-Kontakte 290 in dieser Beispielausführungsform ausgebildet, um Kontakt zu jeder der S/D-Regionen 260 herzustellen. In einigen Ausführungsformen können die S/D-Kontakte 290 unter Verwendung jeglicher geeigneter Techniken ausgebildet werden, wie z.B. das Ausbilden von Kontaktgräben in der ILD-Schicht 270 über den entsprechenden S/D-Regionen 260 und das Abscheiden von Metall oder einer Metalllegierung (oder eines anderen geeigneten elektrisch leitenden Materials) in den Gräben. In einigen Ausführungsformen kann das Ausbilden des S/D-Kontaktes 290 zum Beispiel Silizidierungs-, Germanidierungs-, III-V-idierungs- und/oder Glühprozesse beinhalten. In einigen Ausführungsformen können einer oder mehrere der S/D-Kontakte 290 zum Beispiel ein den Widerstand verringerndes Metall und ein Kontaktstecker-Metall oder nur einen Kontaktstecker beinhalten. Zu beispielhaften, den Widerstand verringernden Metallen zählen zum Beispiel Nickel, Titan, Titannitrid, Tantal, Tantalnitrid, Kobalt, Gold, Goldgermanium, Nickelplatin, Nickelaluminium und/oder andere derartige, den Widerstand verringernde Metalle oder Legierungen. Zu beispielhaften Kontaktstecker-Metallen zählen zum Beispiel Aluminium, Wolfram, Ruthenium oder Kobalt, obwohl jegliche/s geeignete/s leitfähige/s Metall oder Legierung verwendet werden kann. In einigen Ausführungsformen können zusätzliche Schichten in den Regionen der S/D-Kontakte 290 vorliegen, wie z.B. Haftschichten (z.B. Titannitrid) und/oder Auskleidungs- oder Barriereschichten (z.B. Tantalnitrid), falls dies so gewünscht wird. In einigen Ausführungsformen kann eine den Kontaktwiderstand verringernde Schicht zwischen einer gegebenen S/D-Region 260 und ihrem entsprechenden S/D-Kontakt 290 vorliegen, wie zum Beispiel eine relativ hoch dotierte dazwischenliegende Halbleitermaterialschicht (z.B. mit Dotierstoff-Konzentrationen von mehr als 1E18, 1E19, 1E20, 1E21 oder 1E22 Atomen pro Kubikzentimeter). In einigen derartigen Ausführungsformen kann die den Kontaktwiderstand verringernde Schicht zum Beispiel Halbleitermaterial- und/oder Fremdstoff-Dotierstoffe basierend auf der enthaltenen Material- und/oder Dotierstoff-Konzentration der entsprechenden S/D-Region beinhalten.
  • Das Verfahren 100 von 1 fährt mit dem Abschließen 120 der gewünschten Verarbeitung der integrierten Schaltung (IC - Integrated Circuit) in Übereinstimmung mit einigen Ausführungsformen fort. Eine derartige zusätzliche Verarbeitung zum Abschließen der IC kann zum Beispiel Back-End- oder Back-End-Of-Line (BEOL) -Verarbeitung zum Ausbilden einer oder mehrerer Metallisierungsschichten und/oder zum Miteinanderverbinden der Transistorvorrichtungen, die während der Front-End- oder Front-End-Of-Line (FEOL) - Verarbeitung ausgebildet werden, beinhalten. Es sei darauf hingewiesen, dass die Prozesse 102-120 von Verfahren 100 der Einfachheit der Beschreibung halber in einer bestimmten Reihenfolge gezeigt sind. Jedoch können einer oder mehrere der Prozesse 102-120 auch in einer unterschiedlichen Reihenfolge oder gar nicht durchgeführt werden. Zum Beispiel ist Kästchen 102 ein optionaler Prozess, der nicht durchgeführt werden muss, wenn planare Transistorkonfigurationen hergestellt werden. Zahlreiche Variationen am Verfahren 100 und an den hierin beschriebenen Techniken werden angesichts dieser Offenbarung offensichtlich sein.
  • Die Verwendung der hierin vorgesehenen Techniken und Strukturen kann mit Hilfe von Instrumenten nachweisbar sein, wie z.B.: Elektronenmikroskopie, einschließlich Raster-/Transmissionselektronenmikroskopie (SEM/TEM - Scanning/Transmission Electron Microscopy), Rastertransmissions-Elektronenmikroskopie (STEM - Scanning Transmission Electron Microscopy), Nanostrahl-Elektronenbeugung (NBD oder NBED - Nano-Beam Electron Diffraction) und Reflexionselektronenmikroskopie (REM - Reflection Electron Microscopy); Abbildung der Zusammensetzung; Röntgenkristallographie oder -beugung (XRD - X-Ray Diffraction); energiedispersive Röntgenspektroskopie (EDS - Energy-Dispersive X-Ray Spectroscopy); Sekundärionen-Massenspektrometrie (SIMS - Secondary Ion Mass Spectrometry); Flugzeit-SIMS (ToF-SIMS - Time-of-Flight SIMS); Atomsonden-Bildgebung oder -Tomographie; Techniken mit Atomsonden mit Lokalelektroden (LEAP - Local Electrode Atom Probe); 3D-Tomographie; oder hochauflösende physikalische oder chemische Analyse, um nur einige geeignete Beispielanalyseinstrumente zu nennen. Insbesondere können derartige Instrumente in einigen Ausführungsformen der vorliegenden Offenbarung die Gegenwart von Transistoren mit oberen/Kanalregionen und unteren/Unterkanalregionen mit unterschiedlichen Zusammensetzungen und Abmessungen angeben, wie hierin verschiedentlich beschrieben.
  • Beispielsystem
  • 6 ist ein Beispielcomputersystem, in welches eine oder mehrere der wie hierin offenbarten integrierten Schaltungsstrukturen implementiert wurden, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. Wie zu sehen ist, beherbergt das Computersystem 1000 ein Motherboard 1002. Das Motherboard 1002 kann eine Reihe von Komponenten beinhalten, einschließlich, jedoch nicht darauf beschränkt, eines Prozessors 1004 und mindestens eines Kommunikationschips 1006, welche jeweils physisch und elektrisch mit dem Motherboard 1002 gekoppelt oder anderweitig darin integriert sein können. Wie verstanden werden wird, kann das Motherboard 1002 zum Beispiel jegliche Leiterplatte sein, egal ob es sich um eine Hauptplatine, eine Tochterplatine, die auf einer Hauptplatine montiert ist, oder die einzige Platine des Systems 1000 usw. handelt.
  • In Abhängigkeit von seinen Anwendungen kann das Computersystem 1000 eine oder mehrere andere Komponenten beinhalten, die physisch und elektrisch mit dem Motherboard 1002 gekoppelt sein können oder nicht. Zu diesen anderen Komponenten können flüchtiger Speicher (z.B. DRAM), nichtflüchtiger Speicher (z.B. Nur-Lese-Speicher (ROM - Read Only Memory)), ein Grafikprozessor, ein Digitalsignalprozessor, ein Krypto-Prozessor, ein Chipsatz, eine Antenne, eine Anzeige, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, ein GPS (Global Positioning System) -Gerät, ein Kompass, ein Beschleunigungsmesser, ein Gyroskop, ein Lautsprecher, eine Kamera und ein Massenspeichergerät (wie z.B. ein Festplattenlaufwerk, eine CD, eine DVD und so weiter) zählen, jedoch nicht darauf beschränkt. Jegliche der Komponenten, die im Computersystem 1000 enthalten sind, können eine oder mehrere integrierte Schaltungsstrukturen oder -vorrichtungen beinhalten, die in Übereinstimmung mit einer Beispielausführungsform konfiguriert sind (um z.B. einen oder mehrere Transistoren mit Kanal- und Unterkanalregionen mit unterschiedlichen Zusammensetzungen und Abmessungen zu beinhalten, wie hierin verschiedentlich vorgesehen). In einigen Ausführungsformen können mehrere Funktionen in einen oder mehrere Chips integriert sein (es sei zum Beispiel darauf hingewiesen, dass der Kommunikationschip 1006 ein Teil des Prozessors 1004 sein kann oder anderweitig darin integriert sein kann).
  • Der Kommunikationschip 1006 ermöglicht die drahtlose Kommunikation für die Übertragung von Daten an das und von dem Computersystem 1000. Der Begriff „drahtlos“ und seine Ableitungen können zum Beschreiben von Schaltungen, Vorrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen usw. verwendet werden, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung über ein nichtfestes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl dies in einigen Ausführungsformen möglicherweise der Fall ist. Der Kommunikationschip 1006 kann jeglichen/s einer Reihe von drahtlosen Standards oder Protokollen implementieren, einschließlich, jedoch nicht darauf beschränkt, Wi-Fi (802.11-Familie des IEEE (Institute of Electrical and Electronics Engineers)), WiMAX (Worldwide interoperability for Microwave Access) (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-DO (1x Evolution-Data Optimized), HSPA+ (High Speed Packet Access), HSDPA+ (High Speed Downlink Packet Access), HSUPA+ (High Speed Uplink Packet Access), EDGE (Enhanced Data Rates for GSM Evolution), GSM (Global System for Mobile Communication), GPRS (General Packet Radio Service), CDMA (Code Division Multiple Access), TDMA (Time Division Multiple Access), DECT (Digital Enhanced Cordless Telecommunications), Bluetooth, Ableitungen davon, sowie jegliche anderen drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet sind. Das Computersystem 1000 kann mehrere Kommunikationschips 1006 beinhalten. Zum Beispiel kann ein erster Kommunikationschip 1006 für drahtlose Kommunikation mit kürzerer Reichweite dediziert sein, wie z.B. Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 1006 kann für drahtlose Kommunikation mit längerer Reichweise dediziert sein, wie z.B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere. In einigen Ausführungsformen kann der Kommunikationschip 1006 eine oder mehrere Transistorstrukturen beinhalten, die Transistoren mit Kanal- und Unterkanalregionen mit unterschiedlichen Zusammensetzungen und Abmessungen enthalten, wie hierin verschiedentlich beschrieben.
  • Der Prozessor 1004 des Computersystems 1000 beinhaltet einen integrierten Schaltungschip, der als Package in den Prozessor 1004 integriert ist. In einigen Ausführungsformen beinhaltet der integrierte Schaltungschip des Prozessors integrierte Schaltungen, die mit einer oder mehreren integrierten Schaltungsstrukturen oder -vorrichtungen implementiert sind, wie hierin verschiedentlich beschrieben. Der Begriff „Prozessor“ kann sich auf jegliche Vorrichtung oder jeglichen Abschnitt einer Vorrichtung beziehen, die/der zum Beispiel elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 1006 kann auch einen integrierten Schaltungschip beinhalten, der als Package in den Kommunikationschip 1006 integriert ist. In Übereinstimmung mit einigen derartigen Beispielausführungsformen beinhaltet der integrierte Schaltungschip des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder -vorrichtungen, wie hierin verschiedentlich beschrieben. Wie angesichts dieser Offenbarung verstanden werden wird, sei darauf hingewiesen, dass Multistandard-Drahtlosfunktionalität direkt in den Prozessor 1004 integriert sein kann (wobei z.B. die Funktionalität jeglicher Chips 1006 in den Prozessor 1004 integriert ist, anstatt separate Kommunikationschips aufzuweisen). Ferner sei darauf hingewiesen, dass der Prozessor 1004 ein Chipsatz sein kann, der eine derartige Drahtlosfunktionalität aufweist. Kurz, es kann jegliche Zahl des Prozessors 1004 und/oder der Kommunikationschips 1006 zum Einsatz kommen. Ebenso kann jeder eine Chip oder Chipsatz mehrere Funktionen darin integriert aufweisen.
  • In verschiedenen Implementierungen kann das Computersystem 1000 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein PDA (Personal Digital Assistant), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät, ein digitaler Videorekorder oder jegliches anderes elektronisches Gerät sein, das Daten verarbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder - vorrichtungen einsetzt, die mit Hilfe der offenbarten Techniken ausgebildet werden, wie hierin verschiedentlich beschrieben.
  • Weitere Beispielausführungsformen
  • Die folgenden Beispiele betreffen weitere Ausführungsformen, aus welchen zahlreiche Umsetzungen und Konfigurationen offensichtlich sein werden.
    • Beispiel 1 ist eine integrierte Schaltung (IC - Integrated Circuit), die mindestens einen Transistor beinhaltet, wobei die IC Folgendes beinhaltet: eine Gate-Struktur, die eine Gate-Elektrode und ein Gate-Dielektrikum beinhaltet, wobei die Gate-Elektrode ein metallisches Material beinhaltet; und eine Rippe in der Nähe der Gate-Elektrode, wobei sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der Rippe befindet, wobei die Rippe eine obere Region, die Germanium beinhaltet, und eine untere Region, die Germanium beinhaltet, aufweist, wobei die untere Region gegenüberliegende Seitenwände angrenzend an und in Kontakt mit Regionen aus Isoliermaterial aufweist und die obere Region gegenüberliegende Seitenwände direkt angrenzend an das und in Kontakt mit dem Gate-Dielektrikum aufweist, wobei die gegenüberliegenden Seitenwände der unteren Region jeweils eine erste chemische Zusammensetzung aufweisen und die gegenüberliegenden Seitenwände der oberen Region jeweils eine zweite chemische Zusammensetzung aufweisen, die sich von der ersten chemischen Zusammensetzung unterscheidet, wobei die erste chemische Zusammensetzung eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel beinhaltet; wobei eine erste Breite zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle mindestens 1 Nanometer (nm) breiter ist als eine zweite Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet.
    • Beispiel 2 beinhaltet den Gegenstand von Beispiel 1, welcher ferner eine Source-Region und eine Drain-Region beinhaltet, wobei sich die obere Region der Rippe zwischen der Source- und der Drain-Region befindet.
    • Beispiel 3 beinhaltet den Gegenstand von Beispiel 1 oder 2, wobei das Gate-Dielektrikum ein dielektrisches Material mit hohem k-Wert beinhaltet.
    • Beispiel 4 beinhaltet den Gegenstand von einem der Beispiele 1-3, wobei die erste Breite mindestens 5 nm breiter als die zweite Breite ist.
    • Beispiel 5 beinhaltet den Gegenstand von einem der Beispiele 1-4, wobei die erste Breite mindestens 10 nm breiter als die zweite Breite ist.
    • Beispiel 6 beinhaltet den Gegenstand von einem der Beispiele 1-5, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
    • Beispiel 7 beinhaltet den Gegenstand von einem der Beispiele 1-6, wobei die erste chemische Zusammensetzung mindestens 20 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
    • Beispiel 8 beinhaltet den Gegenstand von einem der Beispiele 1-7, wobei die erste chemische Zusammensetzung mindestens 40 Atomprozent Germanium beinhaltet.
    • Beispiel 9 beinhaltet den Gegenstand von einem der Beispiele 1-8, wobei die untere Region eine Masseregion zwischen den gegenüberliegenden Seitenwänden der unteren Region beinhaltet, wobei die Masseregion eine chemische Massezusammensetzung aufweist, wobei die chemische Massezusammensetzung eine Germaniumkonzentration beinhaltet, die innerhalb von 5 Atomprozent der Germaniumkonzentration der zweiten chemischen Zusammensetzung liegt.
    • Beispiel 10 beinhaltet den Gegenstand von Beispiel 9, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die chemische Massezusammensetzung beinhaltet.
    • Beispiel 11 beinhaltet den Gegenstand von einem der Beispiele 1-8, wobei die untere Region eine Masseregion zwischen den gegenüberliegenden Seitenwänden der unteren Region beinhaltet, wobei die Masseregion eine chemische Massezusammensetzung aufweist, wobei die chemische Massezusammensetzung eine Germaniumkonzentration beinhaltet, die mindestens 10 Atomprozent höher als die Germaniumkonzentration der zweiten chemischen Zusammensetzung ist.
    • Beispiel 12 beinhaltet den Gegenstand von Beispiel 11, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die chemische Massezusammensetzung beinhaltet.
    • Beispiel 13 beinhaltet den Gegenstand von einem der Beispiele 1-12, wobei das eine oder die mehreren aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel in der ersten chemischen Zusammensetzung in einer Oberflächenkonzentration der gegenüberliegenden Seitenwände der unteren Region von mehr als 1E12 Atomen pro Quadratzentimeter enthalten sind.
    • Beispiel 14 beinhaltet den Gegenstand von einem der Beispiele 1-13, wobei die zweite chemische Zusammensetzung eines oder mehrere aus Silizium, Zinn, Indium, Gallium, Arsen und Aluminium beinhaltet.
    • Beispiel 15 beinhaltet den Gegenstand von einem der Beispiele 1-14, wobei sich die erste chemische Zusammensetzung von einer Außenfläche jeder der gegenüberliegenden Seitenwände der unteren Region bis zu einem Abstand dazwischen von 0,5 bis 10 nm erstreckt.
    • Beispiel 16 beinhaltet den Gegenstand von einem der Beispiele 1-15, wobei die obere Region einen Nanodraht beinhaltet, derart, dass sich die Gate-Struktur um den Nanodraht wickelt.
    • Beispiel 17 ist ein Computersystem, das den Gegenstand von einem der Beispiele 1-16 beinhaltet.
    • Beispiel 18 ist eine integrierte Schaltung (IC), die mindestens einen Transistor beinhaltet, wobei die IC Folgendes beinhaltet: eine Gate-Struktur, die eine Gate-Elektrode und ein Gate-Dielektrikum beinhaltet, wobei die Gate-Elektrode ein metallisches Material beinhaltet; eine Rippe in der Nähe der Gate-Elektrode, wobei sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der Rippe befindet, wobei die Rippe eine obere Region, die Germanium beinhaltet, und eine untere Region, die Germanium beinhaltet, aufweist, wobei die untere Region gegenüberliegende Seitenwände angrenzend an und in Kontakt mit Regionen aus Isoliermaterial aufweist und die obere Region gegenüberliegende Seitenwände direkt angrenzend an das und in Kontakt mit dem Gate-Dielektrikum aufweist, wobei die gegenüberliegenden Seitenwände der unteren Region jeweils eine erste chemische Zusammensetzung aufweisen und die gegenüberliegenden Seitenwände der oberen Region jeweils eine zweite chemische Zusammensetzung aufweisen, wobei die erste chemische Zusammensetzung eine relativ höhere Germaniumkonzentration nach Atomprozent als die zweite chemische Zusammensetzung aufweist, wobei die erste chemische Zusammensetzung auch eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel beinhaltet; und eine Source-Region und eine Drain-Region, wobei sich die obere Region der Rippe zwischen der Source- und der Drain-Region befindet; wobei eine erste Breite zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle mindestens 1 Nanometer (nm) breiter ist als eine zweite Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet.
    • Beispiel 19 beinhaltet den Gegenstand von Beispiel 18, wobei das Gate-Dielektrikum ein dielektrisches Material mit hohem k-Wert beinhaltet.
    • Beispiel 20 beinhaltet den Gegenstand von Beispiel 18 oder 19, wobei die erste Breite mindestens 5 nm breiter als die zweite Breite ist.
    • Beispiel 21 beinhaltet den Gegenstand von einem der Beispiele 18-20, wobei die erste Breite mindestens 10 nm breiter als die zweite Breite ist.
    • Beispiel 22 beinhaltet den Gegenstand von einem der Beispiele 18-21, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
    • Beispiel 23 beinhaltet den Gegenstand von einem der Beispiele 18-22, wobei die erste chemische Zusammensetzung mindestens 20 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
    • Beispiel 24 beinhaltet den Gegenstand von einem der Beispiele 18-23, wobei die erste chemische Zusammensetzung mindestens 40 Atomprozent Germanium beinhaltet.
    • Beispiel 25 beinhaltet den Gegenstand von einem der Beispiele 18-24, wobei die untere Region eine Masseregion zwischen den gegenüberliegenden Seitenwänden der unteren Region beinhaltet, wobei die Masseregion eine chemische Massezusammensetzung aufweist, wobei die chemische Massezusammensetzung eine Germaniumkonzentration beinhaltet, die innerhalb von 5 Atomprozent der Germaniumkonzentration der zweiten chemischen Zusammensetzung liegt.
    • Beispiel 26 beinhaltet den Gegenstand von Beispiel 25, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die chemische Massezusammensetzung beinhaltet.
    • Beispiel 27 beinhaltet den Gegenstand von einem der Beispiele 18-24, wobei die untere Region eine Masseregion zwischen den gegenüberliegenden Seitenwänden der unteren Region beinhaltet, wobei die Masseregion eine chemische Massezusammensetzung aufweist, wobei die chemische Massezusammensetzung eine Germaniumkonzentration beinhaltet, die mindestens 10 Atomprozent höher ist als die Germaniumkonzentration der zweiten chemischen Zusammensetzung.
    • Beispiel 28 beinhaltet den Gegenstand von Beispiel 27, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die chemische Massezusammensetzung beinhaltet.
    • Beispiel 29 beinhaltet den Gegenstand von einem der Beispiele 18-28, wobei das eine oder die mehreren aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel in der ersten chemischen Zusammensetzung in einer Oberflächenkonzentration der gegenüberliegenden Seitenwände der unteren Region von mehr als 1E12 Atomen pro Quadratzentimeter enthalten sind.
    • Beispiel 30 beinhaltet den Gegenstand von einem der Beispiele 18-29, wobei die zweite chemische Zusammensetzung eines oder mehrere aus Silizium, Zinn, Indium, Gallium, Arsen und Aluminium beinhaltet.
    • Beispiel 31 beinhaltet den Gegenstand von einem der Beispiele 18-30, wobei sich die erste chemische Zusammensetzung von einer Außenfläche jeder der gegenüberliegenden Seitenwände der unteren Region bis zu einem Abstand dazwischen von 0,5 bis 10 nm erstreckt.
    • Beispiel 32 beinhaltet den Gegenstand von einem der Beispiele 18-31, wobei die obere Region einen Nanodraht beinhaltet, derart, dass sich die Gate-Struktur um den Nanodraht wickelt.
    • Beispiel 33 ist ein mobiles Computersystem, das den Gegenstand von einem der Beispiele 18-32 beinhaltet.
    • Beispiel 34 ist ein Verfahren zum Ausbilden einer integrierten Schaltung (IC), die mindestens einen Transistor beinhaltet, wobei das Verfahren Folgendes beinhaltet: Ausbilden einer Rippe, die eine obere Region, die Germanium beinhaltet, und eine untere Region, die Germanium beinhaltet, aufweist, wobei die untere Region gegenüberliegende Seitenwände angrenzend an und in Kontakt mit Regionen aus Isoliermaterial aufweist und die obere Region gegenüberliegende Seitenwände aufweist, wobei die gegenüberliegenden Seitenwände der unteren Region jeweils eine erste chemische Zusammensetzung aufweisen und die gegenüberliegenden Seitenwände der oberen Region jeweils eine zweite chemische Zusammensetzung aufweisen, die sich von der ersten chemischen Zusammensetzung unterscheidet, wobei die erste chemische Zusammensetzung eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel beinhaltet; und Ausbilden einer Gate-Struktur in der Nähe der Rippe, wobei die Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum beinhaltet, wobei die Gate-Elektrode ein metallisches Material beinhaltet, wobei sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der Rippe befindet, wobei die gegenüberliegenden Seitenwände der oberen Region direkt an das Gate-Dielektrikum angrenzen und in Kontakt damit stehen; wobei eine erste Breite zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle mindestens 1 Nanometer (nm) breiter ist als eine zweite Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet.
    • Beispiel 35 beinhaltet den Gegenstand von Beispiel 34, wobei das Ausbilden der Rippe das Durchführen einer Trimmätzung zum Verringern der Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region auf die zweite Breite beinhaltet.
    • Beispiel 36 beinhaltet den Gegenstand von Beispiel 35, wobei die Trimmätzung einen Plasma-unterstützten Ätzprozess beinhaltet, bei welchem Ätzgase eingesetzt werden, die eines oder mehrere aus Chlor, Fluor, Stickstoff, Argon, Wasserstoff, Helium, Kohlenstoff, Sauerstoff, Schwefel und Xenon enthalten.
    • Beispiel 37 beinhaltet den Gegenstand von Beispiel 35 oder 36, wobei die Trimmätzung Betriebstemperaturen im Bereich von 15 bis 400 Grad Celsius beinhaltet.
    • Beispiel 38 beinhaltet den Gegenstand von einem der Beispiele 34-37, wobei die Rippe durch ganzflächige Abscheidung des Materials der Rippe und dann Formen des ganzflächig abgeschiedenen Materials zu der Rippe ausgebildet wird.
    • Beispiel 39 beinhaltet den Gegenstand von einem der Beispiele 34-37, wobei die Rippe durch Abscheiden des Materials der Rippe in einem rippenförmigen Graben zwischen dem Isoliermaterial ausgebildet wird.
    • Beispiel 40 beinhaltet den Gegenstand von einem der Beispiele 34-39, welcher ferner das Ausbilden einer Source-Region und einer Drain-Region beinhaltet, wobei sich die obere Region der Rippe zwischen der Source- und der Drain-Region befindet.
  • Die vorstehende Beschreibung von Beispielausführungsformen dient dem Zweck der Veranschaulichung und Beschreibung. Sie soll nicht erschöpfend sein oder die vorliegende Offenbarung auf die präzisen offenbarten Formen beschränken. Viele Modifikationen und Variationen sind angesichts dieser Offenbarung möglich. Es ist beabsichtigt, dass der Umfang der vorliegenden Offenbarung nicht durch diese detaillierte Beschreibung eingeschränkt wird, sondern vielmehr durch die hieran angefügten Ansprüche. Zukünftig eingereichte Anmeldungen, die Priorität gegenüber dieser Anmeldung beanspruchen, können den offenbarten Gegenstand auf unterschiedliche Weise beanspruchen und können im Allgemeinen jeglichen Satz von einer oder mehreren Einschränkungen wie hierin auf verschiedene Weise offenbart oder anderweitig demonstriert beinhalten.

Claims (26)

  1. Beansprucht wird:
  2. Integrierte Schaltung (IC - Integrated Circuit), die mindestens einen Transistor beinhaltet, wobei die IC Folgendes umfasst: eine Gate-Struktur, die eine Gate-Elektrode und ein Gate-Dielektrikum beinhaltet, wobei die Gate-Elektrode ein metallisches Material beinhaltet; und eine Rippe in der Nähe der Gate-Elektrode, wobei sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der Rippe befindet, wobei die Rippe eine obere Region, die Germanium beinhaltet, und eine untere Region, die Germanium beinhaltet, aufweist, wobei die untere Region gegenüberliegende Seitenwände angrenzend an und in Kontakt mit Regionen aus Isoliermaterial aufweist und die obere Region gegenüberliegende Seitenwände direkt angrenzend an das und in Kontakt mit dem Gate-Dielektrikum aufweist, wobei die gegenüberliegenden Seitenwände der unteren Region jeweils eine erste chemische Zusammensetzung aufweisen und die gegenüberliegenden Seitenwände der oberen Region jeweils eine zweite chemische Zusammensetzung aufweisen, die sich von der ersten chemischen Zusammensetzung unterscheidet, wobei die erste chemische Zusammensetzung eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel beinhaltet; wobei eine erste Breite zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle mindestens 1 Nanometer (nm) breiter ist als eine zweite Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet.
  3. IC nach Anspruch 1, welche ferner eine Source-Region und eine Drain-Region umfasst, wobei sich die obere Region der Rippe zwischen der Source- und der Drain-Region befindet.
  4. IC nach Anspruch 1, wobei das Gate-Dielektrikum ein dielektrisches Material mit hohem k-Wert beinhaltet.
  5. IC nach Anspruch 1, wobei die erste Breite mindestens 5 nm breiter als die zweite Breite ist.
  6. IC nach Anspruch 1, wobei die erste Breite mindestens 10 nm breiter als die zweite Breite ist.
  7. IC nach Anspruch 1, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
  8. IC nach Anspruch 1, wobei die erste chemische Zusammensetzung mindestens 20 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
  9. IC nach Anspruch 1, wobei die erste chemische Zusammensetzung mindestens 40 Atomprozent Germanium beinhaltet.
  10. IC nach einem der Ansprüche 1-8, wobei die untere Region eine Masseregion zwischen den gegenüberliegenden Seitenwänden der unteren Region beinhaltet, wobei die Masseregion eine chemische Massezusammensetzung aufweist, wobei die chemische Massezusammensetzung eine Germaniumkonzentration beinhaltet, die innerhalb von 5 Atomprozent der Germaniumkonzentration der zweiten chemischen Zusammensetzung liegt.
  11. IC nach Anspruch 9, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die chemische Massezusammensetzung beinhaltet.
  12. IC nach einem der Ansprüche 1-8, wobei die untere Region eine Masseregion zwischen den gegenüberliegenden Seitenwänden der unteren Region beinhaltet, wobei die Masseregion eine chemische Massezusammensetzung aufweist, wobei die chemische Massezusammensetzung eine Germaniumkonzentration beinhaltet, die mindestens 10 Atomprozent höher als die Germaniumkonzentration der zweiten chemischen Zusammensetzung ist.
  13. IC nach Anspruch 11, wobei die erste chemische Zusammensetzung mindestens 10 Atomprozent mehr Germanium als die chemische Massezusammensetzung beinhaltet.
  14. IC nach einem der Ansprüche 1-8, wobei das eine oder die mehreren aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel in der ersten chemischen Zusammensetzung in einer Oberflächenkonzentration der gegenüberliegenden Seitenwände der unteren Region von mehr als 1E12 Atomen pro Quadratzentimeter enthalten sind.
  15. IC nach einem der Ansprüche 1-8, wobei die zweite chemische Zusammensetzung eines oder mehrere aus Silizium, Zinn, Indium, Gallium, Arsen und Aluminium beinhaltet.
  16. IC nach einem der Ansprüche 1-8, wobei sich die erste chemische Zusammensetzung von einer Außenfläche jeder der gegenüberliegenden Seitenwände der unteren Region bis zu einem Abstand dazwischen von 0,5 bis 10 nm erstreckt.
  17. IC nach einem der Ansprüche 1-8, wobei die obere Region einen Nanodraht beinhaltet, derart, dass sich die Gate-Struktur um den Nanodraht wickelt.
  18. Computersystem, welches die IC nach einem der Ansprüche 1-8 umfasst.
  19. Integrierte Schaltung (IC), die mindestens einen Transistor beinhaltet, wobei die IC Folgendes umfasst: eine Gate-Struktur, die eine Gate-Elektrode und ein Gate-Dielektrikum beinhaltet, wobei die Gate-Elektrode ein metallisches Material beinhaltet; eine Rippe in der Nähe der Gate-Elektrode, wobei sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der Rippe befindet, wobei die Rippe eine obere Region, die Germanium beinhaltet, und eine untere Region, die Germanium beinhaltet, aufweist, wobei die untere Region gegenüberliegende Seitenwände angrenzend an und in Kontakt mit Regionen aus Isoliermaterial aufweist und die obere Region gegenüberliegende Seitenwände direkt angrenzend an das und in Kontakt mit dem Gate-Dielektrikum aufweist, wobei die gegenüberliegenden Seitenwände der unteren Region jeweils eine erste chemische Zusammensetzung aufweisen und die gegenüberliegenden Seitenwände der oberen Region jeweils eine zweite chemische Zusammensetzung aufweisen, wobei die erste chemische Zusammensetzung eine relativ höhere Germaniumkonzentration nach Atomprozent als die zweite chemische Zusammensetzung aufweist, wobei die erste chemische Zusammensetzung auch eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel beinhaltet; und eine Source-Region und eine Drain-Region, wobei sich die obere Region der Rippe zwischen der Source- und der Drain-Region befindet; wobei eine erste Breite zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle mindestens 1 Nanometer (nm) breiter ist als eine zweite Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet.
  20. IC nach Anspruch 18, wobei die erste Breite mindestens 10 nm breiter als die zweite Breite ist.
  21. IC nach Anspruch 18, wobei die erste chemische Zusammensetzung mindestens 20 Atomprozent mehr Germanium als die zweite chemische Zusammensetzung beinhaltet.
  22. IC nach einem der Ansprüche 18-20, wobei das eine oder die mehreren aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel in der ersten chemischen Zusammensetzung in einer Oberflächenkonzentration der gegenüberliegenden Seitenwände der unteren Region von mehr als 1E12 Atomen pro Quadratzentimeter enthalten sind.
  23. IC nach einem der Ansprüche 18-20, wobei die obere Region einen Nanodraht beinhaltet, derart, dass sich die Gate-Struktur um den Nanodraht wickelt.
  24. Verfahren zum Ausbilden einer integrierten Schaltung (IC), die mindestens einen Transistor beinhaltet, wobei das Verfahren Folgendes umfasst: Ausbilden einer Rippe, die eine obere Region, die Germanium beinhaltet, und eine untere Region, die Germanium beinhaltet, aufweist, wobei die untere Region gegenüberliegende Seitenwände angrenzend an und in Kontakt mit Regionen aus Isoliermaterial aufweist und die obere Region gegenüberliegende Seitenwände aufweist, wobei die gegenüberliegenden Seitenwände der unteren Region jeweils eine erste chemische Zusammensetzung aufweisen und die gegenüberliegenden Seitenwände der oberen Region jeweils eine zweite chemische Zusammensetzung aufweisen, die sich von der ersten chemischen Zusammensetzung unterscheidet, wobei die erste chemische Zusammensetzung eines oder mehrere aus Sauerstoff, Stickstoff, Kohlenstoff, Chlor, Fluor oder Schwefel beinhaltet; und Ausbilden einer Gate-Struktur in der Nähe der Rippe, wobei die Gate-Struktur eine Gate-Elektrode und ein Gate-Dielektrikum beinhaltet, wobei die Gate-Elektrode ein metallisches Material beinhaltet, wobei sich das Gate-Dielektrikum zwischen der Gate-Elektrode und der Rippe befindet, wobei die gegenüberliegenden Seitenwände der oberen Region direkt an das Gate-Dielektrikum angrenzen und in Kontakt damit stehen; wobei eine erste Breite zwischen den gegenüberliegenden Seitenwänden der unteren Region an einer ersten Stelle mindestens 1 Nanometer (nm) breiter ist als eine zweite Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region an einer zweiten Stelle, wobei sich die erste Stelle innerhalb von 10 nm von der zweiten Stelle befindet.
  25. Verfahren nach Anspruch 23, wobei das Ausbilden der Rippe das Durchführen einer Trimmätzung zum Verringern der Breite zwischen den gegenüberliegenden Seitenwänden der oberen Region auf die zweite Breite beinhaltet.
  26. Verfahren nach Anspruch 24, wobei die Trimmätzung einen Plasma-unterstützten Ätzprozess beinhaltet, bei welchem Ätzgase eingesetzt werden, die eines oder mehrere aus Chlor, Fluor, Stickstoff, Argon, Wasserstoff, Helium, Kohlenstoff, Sauerstoff, Schwefel und Xenon enthalten.
DE112017007838.5T 2017-09-28 2017-09-28 Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen Pending DE112017007838T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/054034 WO2019066857A1 (en) 2017-09-28 2017-09-28 TRANSISTORS COMPRISING CHANNEL AND SUB-CHANNEL REGIONS COMPRISING SEPARATE COMPOSITIONS AND DIMENSIONS

Publications (1)

Publication Number Publication Date
DE112017007838T5 true DE112017007838T5 (de) 2020-05-07

Family

ID=65902199

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017007838.5T Pending DE112017007838T5 (de) 2017-09-28 2017-09-28 Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen

Country Status (4)

Country Link
US (1) US11069795B2 (de)
CN (1) CN111052348A (de)
DE (1) DE112017007838T5 (de)
WO (1) WO2019066857A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460995B2 (en) * 2016-11-29 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a FinFET device
US11069795B2 (en) 2017-09-28 2021-07-20 Intel Corporation Transistors with channel and sub-channel regions with distinct compositions and dimensions
US10685842B2 (en) * 2018-05-18 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Selective formation of titanium silicide and titanium nitride by hydrogen gas control
US11011623B2 (en) * 2018-06-29 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for increasing germanium concentration of FIN and resulting semiconductor device
US11158726B2 (en) * 2019-07-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling fin-thinning through feedback
US11335636B2 (en) * 2019-10-29 2022-05-17 Hefei Reliance Memory Limited Gradual breakdown memory cell having multiple different dielectrics
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
US11205593B2 (en) * 2020-05-20 2021-12-21 Applied Materials, Inc. Asymmetric fin trimming for fins of FinFET device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
CN107742640A (zh) * 2011-12-22 2018-02-27 英特尔公司 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法
KR101894221B1 (ko) 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
WO2014209390A1 (en) * 2013-06-28 2014-12-31 Intel Corporation Selective epitaxially grown iii-v materials based devices
KR102073967B1 (ko) * 2013-07-30 2020-03-02 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
WO2015099680A1 (en) * 2013-12-23 2015-07-02 Intel Corporation Pre-sculpting of si fin elements prior to cladding for transistor channel applications
US9431523B2 (en) * 2014-01-16 2016-08-30 Globalfoundries Inc. Local thinning of semiconductor fins
US9954104B2 (en) * 2014-01-24 2018-04-24 Globalfoundries Inc. Multiwidth finFET with channel cladding
MY175810A (en) * 2014-03-24 2020-07-09 Intel Corp Techniques for achieving multiple transistor fin dimensions on a single die
KR20160137977A (ko) * 2014-03-28 2016-12-02 인텔 코포레이션 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스
US9985112B2 (en) * 2015-02-06 2018-05-29 International Business Machines Corporation Sloped finFET with methods of forming same
US9627378B2 (en) * 2015-06-30 2017-04-18 International Business Machines Corporation Methods of forming FINFETs with locally thinned channels from fins having in-situ doped epitaxial cladding
US9666581B2 (en) * 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
CN107706111B (zh) * 2016-08-09 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US11152362B2 (en) * 2016-11-10 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure
US11069795B2 (en) 2017-09-28 2021-07-20 Intel Corporation Transistors with channel and sub-channel regions with distinct compositions and dimensions

Also Published As

Publication number Publication date
US11069795B2 (en) 2021-07-20
CN111052348A (zh) 2020-04-21
WO2019066857A1 (en) 2019-04-04
US20200411513A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
US10923574B2 (en) Transistor with inner-gate spacer
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102019121928A1 (de) Gestapelte nanodrahttransistorstruktur mit unterschiedlichen kanalgeometrien zur belastung
DE112017007838T5 (de) Transistoren mit kanal- und unterkanalregionen mit unterschiedlichen zusammensetzungen und abmessungen
DE112011105972B4 (de) III-V Schichten für N-Typ- und P-Typ-MOS-Source/Drain-Kontakte
DE102020103710A1 (de) Rückseitenkontakte für Halbleitervorrichtungen
DE102020105121A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit germanium-nanodraht-kanalstrukturen
DE112016007299T5 (de) Rückseiten-source/drain-austausch für halbleiterbauelemente mit metallisierung auf beiden seiten
DE102020129973A1 (de) Einzelgate-3d-nanodraht-inverter für dickes-gate-soc-anwendungen mit hoher dichte
DE102019121697A1 (de) Integrierte Gate-Rundum-Schaltungsstrukturen mit asymmetrischen Source- und Drain-Kontaktstrukturen
DE112011105970T5 (de) CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
DE112016006691T5 (de) Transistor-Gate-Grabenbeartbeitung, um Kapazität und Widerstand zu verringern
DE102020134411A1 (de) Integrierte gate-all-around-strukturen mit germaniumdotierten nanoband-kanalstrukturen
DE102020128908A1 (de) Integrierte Gate-All-Around-Schaltkreisstrukturen, die Bausteine mit elektrischem Kanal-Substrat-Kontakt aufweisen
DE102020104178A1 (de) Integrierte gate-all-around-schaltungsstrukturen mit eingebetteten gesnb-source- oder drainstrukturen
US10998270B2 (en) Local interconnect for group IV source/drain regions
DE112017008046T5 (de) Pmos- und nmos-kontakte in einem gemeinsamen trench
DE112017008312T5 (de) Heterogene ge/iii-v-cmos-transistorstrukturen
DE112015007222T5 (de) Transistor mit einem zugbelasteten Germanium Kanal
DE102021121273A1 (de) Herstellung von gate-all-around-integrierte-schaltung-strukturen mit vor-abstandshalter-abscheidung-geschnittenen gates
DE102020103736A1 (de) Nichtplanare transistoren mit kanalgebieten, die variierende breiten aufweisen
DE102019122644A1 (de) Integrierte gate-all-around-schaltungsstrkturen mit dezimierten kanalstrukturen unter verwendung eines von unten nach oben wirkenden ansatzes
DE102020130198A1 (de) Kointegrierte hochleistungs-nanoband-transistoren und hochvolt-finfet-vorrichtungen mit dickem gate
DE112017007849T5 (de) Dotierte isolatorkappe zum reduzieren der source/drain-diffusion für germanium-nmos-transistoren
DE112017007829T5 (de) Source/drain-diffusionsbarriere für germanium-nmos-transistoren