DE112017007849T5 - Dotierte isolatorkappe zum reduzieren der source/drain-diffusion für germanium-nmos-transistoren - Google Patents

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Anand S. Murthy
Karthik Jambunathan
Cory C. Bomberger
Tahir Ghani
Jack T. Kavalieros
Benjamin Chu-Kung
Seung Hoon Sung
Siddharth Chouksey
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Abstract

Es werden Transistorstrukturen für integrierte Schaltkreise offenbart, die die Diffusion von n-Dotanden, wie zum Beispiel Phosphor oder Arsen, von der Source-Region und der Drain-Region einer Germanium-n-MOS-Vorrichtung in benachbarte Isolatorregionen während der Herstellung reduzieren. Die n-MOS-Transistorvorrichtung kann mindestens 75 Atomprozent Germanium umfassen. In einer beispielhaften Ausführungsform wird eine dotandenreiche Isolatorkappe neben der Source-Region und/oder der Drain-Regionen abgeschieden, um die Diffusion von Dotanden zu reduzieren. In einigen Ausführungen ist die dotandenreiche Isolatorkappe mit einem n-Störatom dotiert und umfasst Phosphor in einer Konzentration zwischen 1 und 10 Atomprozent. Bei einigen Ausführungen kann die dotandenreiche Isolatorkappe eine Dicke im Bereich von 10 bis 100 Nanometer und eine Höhe im Bereich von 10 bis 200 Nanometer aufweisen.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen sind elektronische Komponenten, die die elektronischen Eigenschaften von Halbleitermaterialien wie zum Beispiel Silizium (Si), Germanium (Ge) und Silizium-Germanium (SiGe) nutzen. Ein Feldeffekttransistor (FET) ist eine Halbleitervorrichtung, die drei Anschlüsse aufweist: ein Gate, eine Source und einen Drain. Ein FET verwendet ein durch das Gate angelegtes elektrisches Feld zum Steuern der elektrischen Leitfähigkeit eines Kanals, durch den Ladungsträger (zum Beispiel Elektronen oder Löcher) von der Source zum Drain fließen. In Fällen, in denen die Ladungsträger Elektronen sind, wird der FET als n-Kanal-Vorrichtung bezeichnet, und in Fällen, in denen die Ladungsträger Löcher sind, wird der FET als p-Kanal-Vorrichtung bezeichnet. Zu den für Si, Ge und SiGe verwendeten Standard-Dotanden gehören Bor (B) für p-Dotanden (Akzeptor) und Phosphor (P) oder Arsen (As) für n-Dotanden (Donator). Einige FETs haben einen vierten Anschluss, der als Körper oder Substrat bezeichnet wird und zum Vorspannen des Transistors verwendet werden kann. Darüber hinaus weisen Metall-Oxid-Halbleiter-FETs (MOSFETs) ein Gate-Dielektrikum zwischen dem Gate und dem Kanal auf. MOSFETs können auch als Metall-Isolator-Halbleiter-FETs (Metal-Oxide-Semiconductor FETs, MISFETS) oder FETs mit isolierter Sperrelektrode (Insulated-Gate FETs, IGFETs) bezeichnet werden. Komplementäre MOS-Strukturen (Complementary MOS, CMOS) verwenden eine Kombination aus p-Kanal-MOSFET (p-MOS) und n-Kanal-MOSFET (n-MOS), um Logikgatter und andere digitale Schaltkreise zu implementieren.
  • Ein FinFET ist ein MOSFET-Transistor, der um einen dünnen Streifen aus Halbleitermaterial (allgemein als eine Finne (Fin) bezeichnet) herum aufgebaut ist. Der leitfähige Kanal der FinFET-Vorrichtung befindet sich auf den äußeren Abschnitten der Finne neben dem Gate-Dielektrikum. Genauer gesagt, fließt Strom entlang oder innerhalb beider Seitenwände der Finne (der Seiten senkrecht zur Substratoberfläche) sowie entlang der Oberseite der Finne (der Seite parallel zur Substratoberfläche). Weil der leitfähige Kanal solcher Konfigurationen im Wesentlichen entlang der drei verschiedenen äußeren, planaren Regionen der Finne verläuft, wird ein solches FinFET-Design mitunter auch als ein Tri-Gate-Transistor bezeichnet. Es gibt noch weitere Arten von FinFET-Konfigurationen, wie zum Beispiel sogenannte Doppelgate-FinFETs, bei denen der leitfähige Kanal im Prinzip nur entlang der beiden Seitenwände der Finne (und nicht entlang der Oberseite der Finne) verläuft.
  • Figurenliste
  • Die Merkmale und Vorteile von Ausführungsformen des beanspruchten Gegenstandes werden im Laufe der folgenden Detaillierten Beschreibung und unter Bezug auf die Zeichnungen, in denen gleiche Zahlen gleiche Teile darstellen, deutlich.
    • 1A-1B veranschaulichen ein Verfahren zum Bilden eines integrierten Schaltkreises (Integrated Circuit, IC), der mindestens einen Germanium (Ge)-reichen n-MOS-Transistor aufweist, bei dem eine oder mehrere dotandenreiche Isolatorkappen verwendet werden, insbesondere um verhindern zu helfen, dass Source/Drain (S/D)-Dotanden in benachbarte Isolatorregionen diffundieren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2A-2Q veranschaulichen beispielhafte IC-Strukturen, die bei der Ausführung des Verfahrens der 1A-1B gebildet werden, gemäß einigen Ausführungsformen.
    • 3A veranschaulicht eine beispielhafte Querschnittsansicht entlang der Ebene A-A in 2P gemäß einigen Ausführungsformen.
    • 3B veranschaulicht eine beispielhafte Querschnittsansicht entlang der Ebene B-B in 2P gemäß einigen Ausführungsformen.
    • 4 veranschaulicht ein Computersystem, das mit integrierten Schaltkreisstrukturen und/oder Transistorvorrichtungen implementiert wurde, die unter Verwendung der im vorliegenden Text offenbarten Techniken gebildet wurden, gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Diese und andere Merkmale der vorliegenden Ausführungsformen werden besser verstanden, wenn die folgende detaillierte Beschreibung zusammen mit den im vorliegenden Text beschriebenen Figuren gelesen wird. In den Zeichnungen kann jede identische oder nahezu identische Komponente, die in verschiedenen Figuren veranschaulicht ist, durch eine gleiche Zahl dargestellt werden. Aus Gründen der Übersichtlichkeit ist möglicherweise nicht jede Komponente in jeder Zeichnung beschriftet. Darüber hinaus ist dem Fachmann klar, dass die Figuren weder unbedingt maßstabsgetreu gezeichnet noch dazu gedacht sind, die beschriebenen Ausführungsformen auf die konkret gezeigten Konfigurationen zu beschränken. So zeigen beispielsweise einige Figuren allgemein gerade Linien, rechte Winkel und glatte Oberflächen, doch eine echte Implementierung der offenbarten Techniken kann auch nicht-perfekte gerade Linien und rechte Winkel aufweisen, und einige Merkmale können eine Oberflächentopografie aufweisen oder auf sonstige Weise nicht-glatt sein, was auf die real vorhandenen Beschränkungen von Herstellungsprozessen zurückzuführen ist. Darüber hinaus können einige der Merkmale in den Zeichnungen eine gemusterte und/oder schattierte Füllung enthalten, die lediglich dazu dient, die verschiedenen Merkmale visuell besser voneinander unterscheiden zu können. Kurz gesagt, dienen die Figuren lediglich der Darstellung beispielhafter Strukturen.
  • Obwohl in der folgenden Detaillierten Beschreibung auf veranschaulichende Ausführungsformen Bezug genommen wird, werden im Licht dieser Offenbarung viele Alternativen, Modifizierungen und Variationen ersichtlich.
  • DETAILLIERTE BESCHREIBUNG
  • Es werden Transistorstrukturen für integrierte Schaltkreise offenbart, die das Diffundieren von n-Dotanden, wie Phosphor oder Arsen, von den Source- und Drain-Regionen in benachbarte Isolatorregionen während der Herstellung von n-MOS-Vorrichtungen, die einen Germanium-reichen Kanal (zum Beispiel eine Germanium-Konzentration von 75 Atom-% oder mehr, bis zu 100 Atom-%) aufweisen, reduzieren. In einer beispielhaften Ausführung weist die Struktur eine dazwischenliegende Diffusionsglaskappe oder -struktur auf, die zwischen dem n-MOS-Transistor und den Isolatorregionen, die an die Source- und Drain-Regionen (S/D-Regionen) grenzen, angeordnet ist. Die Diffusionsglaskappe ist ein Isolator, wie zum Beispiel Siliziumdioxid, der mit einem n-Störatom dotiert ist, um eine effektive Reduzierung der Dotandendiffusion aus den S/D-Regionen zu erreichen. In einigen Ausführungen ist das n-Störatom Phosphor (P), der in das Siliziumdioxid implantiert wird, um die Diffusionsglaskappe nach der Bildung der Gate-Struktur zu erzeugen, dergestalt, dass die Gate-Struktur das Implantieren von Dotanden in Regionen der Isolatorkappe neben der Kanalregion unter der Gate-Struktur verhindert. Bei einigen Ausführungen liegt die Konzentration des in die Isolatorkappe implantierten n-Störatoms im Bereich von 1 bis 10 Atom-%. Bei einigen Ausführungen kann die dotandenreiche Isolatorkappe eine Dicke im Bereich von 10 bis 100 Nanometer und eine Höhe im Bereich von 10 bis 200 Nanometer aufweisen, wie im Folgenden näher erläutert wird. Zahlreiche Konfigurationen und Prozessabläufe werden im Licht dieser Offenbarung ersichtlich.
  • Allgemeiner Überblick
  • Die Herstellung von Ge-reichen n-MOS-Transistoren ist allgemein nicht praktikabel, da es schwierig ist, ein relativ hohes Niveau an n-Dotanden in den Source-/Drain-Regionen des Transistors aufrechtzuerhalten. Dies ist weitgehend auf die physikalischen Eigenschaften von Ge zurückzuführen, wobei typische n-Dotanden, wie zum Beispiel Phosphor und Arsen, unter den mit den Halbleiterherstellungsprozessen verbundenen Hochtemperaturbedingungen leicht aus den Ge-reichen Source/Drain-Regionen diffundieren. Beispielsweise sind Ge-reiche n-MOS-Vorrichtungen anfällig für das Abwandern des n-Dotanden aus den S/D-Regionen in die umgebenden Isolatorregionen, die benachbarte Transistoren trennen und isolieren. Dieses Abwandern ist unter den Hochtemperaturbedingungen, die mit dem Halbleiterherstellungsprozess einhergehen, besonders problematisch. Die resultierende Transistorvorrichtung kann aufgrund der hohen Energiebarriere an der Metall-Halbleiter-Grenzfläche einen schlechten S/D-Kontaktwiderstand aufweisen, der aufgrund der niedrigen Dotandenniveaus, die aus der Diffusion von Dotanden aus dem Ge-Material resultieren, nicht durch Tunneln überwunden werden kann. Ein solch hoher S/D-Kontaktwiderstand kann zu einer erheblichen Leistungsverschlechterung führen. Diese Probleme, die aus der Diffusion von Dotanden resultieren, werden noch verschärft, wenn Transistorvorrichtungen so abwärtsskaliert werden, dass sie kleinere kritische Abmessungen aufweisen, zum Beispiel unter Verwendung der Sub-30-nm-Technologie und darunter.
  • Daher, und gemäß zahlreichen Ausführungsformen der vorliegenden Offenbarung, werden Techniken zur Bildung von Ge-reichen n-MOS-Transistoren bereitgestellt, die eine oder mehrere dotandenreiche Isolatorkappen oder -kappenstrukturen aufweisen, die so konfiguriert sind, dass sie Source/Drain-Finnen-Strukturen von benachbarten Isolatorregionen trennen, wie im Folgenden noch ausführlicher beschrieben wird. Wie anhand dieser Offenbarung zu erkennen ist, helfen die dotandenreichen Isolatorkappen nahe den Source/Drain-Regionen, die unerwünschte Diffusion von Dotanden (zum Beispiel P oder As) aus den S/D-Regionen in benachbarte Isolatorregionen zu verhindern. Das n-Dotanden-Störatom der dotandenreichen Isolatorkappe, zum Beispiel P, sorgt für verbesserte Diffusionswiderstandseigenschaften, da es den Dotandengradienten zwischen den S/D-Regionen und den angrenzenden Isolatorregionen reduziert. Im Allgemeinen kann die dotandenreiche Isolatorkappe praktisch als ein Dotandenreflektor fungieren, wobei aufgrund der relativ hohen Konzentration des Dotanden-Störatoms in der Isolatorkappe ungefähr die gleichen Mengen an Dotanden in entgegengesetzte Richtungen diffundieren (zum Beispiel aus der S/D-Region zur Isolatorkappe und von der Isolatorkappe zurück in die S/D-Region). In einigen Ausführungen kann die Isolatorkappe beispielsweise die 2- bis 10-fache Dotandenkonzentration der S/D-Regionen aufweisen.
  • In einigen Ausführungen kann die dotandenreiche Isolatorkappe Siliziumdioxid (SiO2) mit Phosphorkonzentrationen zwischen 1 und 10 Atom-% enthalten, obwohl auch andere Zusammensetzungen möglich sind. In einigen Ausführungen kann sich die dotandenreiche Isolatorkappe vertikal nach oben (zum Beispiel in der Y-Achsen-Richtung) in einem Bereich von 10 bis 200 Nanometern von der Oberseite einer angrenzenden Flachgrabenisolationsregion (Shallow Trench Isolation, STI) erstrecken. In einigen Ausführungen kann sich die dotandenreiche Isolatorkappe auch horizontal (zum Beispiel in der X-Achsen-Richtung) in einem Bereich von 10 bis 100 Nanometern um die Source/Drain-Finnenstrukturen herum erstrecken.
  • Es ist zu beachten, dass im Sinne des vorliegenden Textes „Ge-reich“ einen Ge-haltigen Körper umfasst, der mehr als 50 Atom-% Ge enthält, wobei das Ge oder Si1-xGex (x > 0,5) mit jeglichen geeigneten Materialien dotiert und/oder mit anderen Elementen der Gruppe IV (zum Beispiel Kohlenstoff und/oder Zinn bis zu 2 Atom-%) legiert sein kann. In einigen Ausführungsformen kann das Ge-reiche Material beispielsweise n-dotiert sein, wie zum Beispiel Ge:As, Ge:P, SiGe:P (mit über 50 Atom-% Ge) oder SiGe:As (mit über 50 Atom-% Ge), um nur einige Beispiele zu nennen. Darüber hinaus kann das Ge-reiche Material in einigen Ausführungsformen das Legieren von Kohlenstoff und/oder Zinn enthalten, wie zum Beispiel Ge:C, GeSn, SiGe:C, SiGeSn, GeSn:C oder SiGeSn:C. Es ist auch zu beachten, dass in einigen Ausführungsformen „Ge-reich“ eine andere Schwellenkonzentration (in Atomprozent) von Ge enthalten kann, wie zum Beispiel mindestens 55, 60, 65, 70, 75, 80, 85, 90 oder 95 %. Beispielsweise können in einigen Anwendungen Ausführungsformen gewünscht sein, bei denen eine Ge-reiche Kanalregion eines Transistors mindestens 80 Atom-% Ge enthält, oder auch ein reiner Ge-Kanal, um beispielsweise eine gewünschte Ladungsträgermobilität zu erreichen. Es ist des Weiteren zu beachten, dass die Einarbeitung Ge-reichen Materials in ein bestimmtes Merkmal, wie im vorliegenden Text beschrieben, nicht die Einarbeitung anderer Materialien als Ge ausschließt. Beispielsweise kann in einigen Ausführungsformen eine Ge-reiche Kanalregion eine mehrschichtige Struktur umfassen, die mindestens eine Ge-reiche Schicht und mindestens eine nicht-Ge-reiche Schicht umfasst. In anderen Ausführungsformen hat ein Ge-reiches Merkmal jedoch Ge-reiches Material, das sich im Wesentlichen durch die Gesamtheit dieses Merkmals erstreckt. Darüber hinaus kann eine Ge-reiche Kanalregion eine Abstufung der Ge-Konzentration in mindestens einem Abschnitt der Kanalregion umfassen, dergestalt, dass ein oder mehrere Abschnitte dieser Kanalregion vorhanden sein können, die eine Konzentration von weniger als 50 Atom-% Ge enthalten; einige brauchen überhaupt keinen Ge-Gehalt aufzuweisen.
  • Außerdem umfasst im Sinne des vorliegenden Textes „Halbleitermaterial der Gruppe IV“ (oder „Material der Gruppe IV“ oder allgemein „IV“) mindestens ein Element der Gruppe IV (zum Beispiel Silizium, Germanium, Kohlenstoff, Zinn), wie zum Beispiel Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe) usw. Es ist zu beachten, dass Legierungen von Elementen der Gruppe IV nicht mit Verbindungen dieser Elemente verwechselt werden dürfen. Wenn Kohlenstoff mit einem der anderen Elemente der Gruppe IV legiert wird, so wird darum die resultierende Legierung im vorliegenden Text als „X:C“ ausgedrückt, wobei „X“ das Element oder die Legierung der Gruppe IV ist und „:C“ die Legierung mit Kohlenstoff bezeichnet. Zum Beispiel kann mit Kohlenstoff legiertes Silizium im vorliegenden Text als Si:C bezeichnet werden (wodurch eine Verwechslung mit Siliziumcarbid (SiC) verhindert wird), mit Kohlenstoff legiertes Silizium-Germanium kann im vorliegenden Text als SiGe:C bezeichnet werden, mit Kohlenstoff legiertes Germanium kann im vorliegenden Text als Ge:C bezeichnet werden (wodurch eine Verwechslung mit Germaniumcarbid (GeC) verhindert wird), und so weiter. Es ist auch zu beachten, dass das Molekularverhältnis oder der Atomprozentsatz der in einer Legierung der Gruppe IV enthaltenen Elemente nach Wunsch eingestellt werden kann. Des Weiteren ist zu beachten, dass die Verwendung von „X:Z“ im vorliegenden Text eine Dotierungsbeziehung bezeichnet, bei der „X“ ein Element oder eine Legierung ist, das bzw. die mit „Z“ dotiert ist, wie zum Beispiel arsendotiertes Silizium-Germanium, was durch SiGe:As dargestellt wird, oder phosphordotiertes Silizium-Germanium, das mit Kohlenstoff legiert ist, was durch SiGe:C:P dargestellt wird, um nur einige Beispiele zu nennen. Allgemein hat, wenn von einem Halbleitermaterial der Gruppe IV, wie im vorliegenden Text beschrieben, die Rede ist (zum Beispiel Si, SiGe, Ge, SiSn, SiGeSn, GeSn, Si:C, SiGe:C, Ge:C, SiSn:C, SiGeSn:C, GeSn:C), das Halbleitermaterial der Gruppe IV eine monokristalline (oder einkristalline) Struktur, sofern nicht anders angegeben, wie zum Beispiel dann, wenn polykristallines Silizium (oder Poly-Si) verwendet werden kann, wie im vorliegenden Text dargelegt.
  • In einigen Ausführungsformen können die Techniken zum Nutzen einer Vielzahl von Transistorvorrichtungen verwendet werden. Beispielsweise können in einigen Ausführungsformen die Techniken zum Nutzen einer oder mehrerer n-Kanal-Transistorvorrichtungen (bei denen die Ladungsträger Elektronen sind), wie zum Beispiel n-Kanal-MOSFET-Vorrichtungen (n-MOS-Vorrichtungen), verwendet werden. In einigen Ausführungsformen können die im vorliegenden Text beschriebenen Techniken zum Nutzen komplementärer Transistorschaltkreise, wie zum Beispiel CMOS-Schaltkreise, verwendet werden, wobei die Techniken zum Nutzen eines oder mehrerer der enthaltenen n-Kanal-Transistoren (zum Beispiel n-MOS-Vorrichtungen), aus denen ein bestimmter CMOS-Schaltkreis besteht, verwendet werden können. Darüber hinaus können in einigen Ausführungsformen die im vorliegenden Text beschriebenen Techniken zum Nutzen von Transistoren verwendet werden, die mehrere Transistorkonfigurationen aufweisen, wie zum Beispiel planare und nicht-planare Konfigurationen, wobei die nicht-planaren Konfigurationen Finnen- oder FinFET-Konfigurationen (zum Beispiel Dual-Gate- oder Tri-Gate-Konfigurationen), Gate-All-Around (GAA)-Konfigurationen (zum Beispiel Nanodraht oder Nanoband) oder eine Kombination davon aufweisen können, um nur einige Beispiele zu nennen. Andere beispielhafte Transistorvorrichtungen, die von den im vorliegenden Text beschriebenen Techniken profitieren können, sind zum Beispiel Few-to-Single-Electron-Quantentransistorvorrichtungen.
  • Wie dem Fachmann weiter einleuchtet, können die Ge-reichen n-MOS-Transistoren, die eine oder mehrere dotandenreiche Isolatorkappen oder -kappenstrukturen aufweisen, die so konfiguriert sind, dass sie Source-/Drain-Finnenstrukturen von benachbarten Isolatorregionen trennen, wie im vorliegenden Text bereitgestellt, auch auf demselben Substrat mit anderen Transistorvorrichtungen gemischt werden, die Kanalregionen ohne Germanium aufweisen, wie zum Beispiel Transistoren, die Siliziumkanalregionen, Galliumarsenidkanalregionen, Indiumarsenidkanalregionen, Gallium-Indium-Arsenid-Kanalregionen oder eine Kombination von in ihrer Zusammensetzung unterschiedlichen Kanalregionen aufweisen. Es ist des Weiteren zu beachten, dass einige Kanalregionen nativ von dem Substrat stammen können (das heißt Finnen, die aus dem Substrat gebildet sind), während andere Kanalregionen epitaxial auf dem Substrat ausgebildet werden können.
  • Es ist zu beachten, dass im Sinne des vorliegenden Textes der Ausdruck „X umfasst mindestens eines von A und B“ ein X meint, das zum Beispiel nur A allein, nur B allein oder sowohl A als auch B umfassen kann. Zu diesem Zweck ist ein X, das mindestens eines von A und B umfasst, nicht als ein X zu verstehen, das sowohl A als auch B erfordert, sofern nicht ausdrücklich etwas anderes angegeben ist. Zum Beispiel bezieht sich der Ausdruck „X umfasst A und B“ auf ein X, das ausdrücklich sowohl A als auch B umfasst. Darüber hinaus gilt dies für eine beliebige Anzahl von Elementen größer als zwei, wobei „mindestens eines“ dieser Elemente in X enthalten ist. Zum Beispiel bezieht sich der Ausdruck „X umfasst mindestens eines von A, B und C“ auf ein X, das nur A allein, nur B allein, nur C allein, nur A und B (und nicht C), nur A und C (und nicht B), nur B und C (und nicht A) oder jedes von A, B und C umfassen kann. Dies gilt selbst dann, wenn eines von A, B und C mehrere Arten oder Variationen umfasst. Zu diesem Zweck ist ein X, das mindestens eines von A, B und C umfasst, nicht als ein X zu verstehen, das jedes von A, B und C erfordert, sofern nicht ausdrücklich etwas anderes angegeben ist. Zum Beispiel bezieht sich der Ausdruck „X umfasst A, B und C“ auf ein X, das ausdrücklich jedes von A, B und C einschließt. Gleichermaßen bezieht sich der Ausdruck „X, das in mindestens einem von A und B enthalten ist“, auf ein X, das zum Beispiel nur in nur A allein, nur in B allein oder sowohl in A als auch in B enthalten sein kann. Die obige Besprechung mit Bezug auf „X umfasst mindestens eines von A und B“ gilt hier gleichermaßen, wie dem Fachmann einleuchtet.
  • Die Verwendung der im vorliegenden Text bereitgestellten Techniken und Strukturen kann mit Hilfe von Tools wie zum Beispiel den folgenden detektiert werden: Elektronenmikroskopie, einschließlich Raster-/Transmissionselektronenmikroskopie (SEM/TEM), Raster-Transmissionselektronenmikroskopie (STEM), Nanostrahlelektronenbeugung (NBD oder NBED), und Reflexionselektronenmikroskopie (REM); Zusammensetzungs-Mapping; Röntgenkristallografie oder -beugung (XRD); energiedispersive Röntgenspektroskopie (EDS); Sekundärionen-Massenspektrometrie (SIMS); Flugzeit-SIMS (ToF-SIMS); Atomsondenbildgebung oder -tomografie; Lokalelektrodenatomsonden-Techniken (Local Electrode Atom Probe, LEAP); 3D-Tomografie; oder hochauflösende physikalische oder chemische Analyse, um nur einige geeignete Analysetools zu nennen. Insbesondere können in einigen Ausführungsformen solche Tools einen integrierten Schaltkreis (IC) anzeigen, die mindestens einen Ge-reichen n-MOS-Transistor aufweist, der eine dotandenreiche Isolatorkappe oder -kappenstruktur aufweist, die mit n-Störatomen dotiert ist, wie im vorliegenden Text beschrieben. Zum Beispiel können in einigen solchen Ausführungsformen die Techniken detektiert werden, indem (zum Beispiel mittels SEM/TEM) beobachtet wird, dass P in einer dotandenreichen Isolatorkappe neben einer oder mehreren S/D-Regionen vorhanden ist. In einigen Ausführungsformen können die im vorliegenden Text beschriebenen Techniken und Strukturen auf der Grundlage der daraus resultierenden Vorteile detektiert werden, wie zum Beispiel durch Beobachtung einer Ge-reichen n-MOS-Source/Drain-Finnenstruktur, die keine reduzierten Dotandenniveaus (zum Beispiel P oder As) aufweist, die aus der Diffusion in benachbarte Isolatorregionen resultieren, weil die im vorliegenden Text beschriebene dotandenreiche Isolatorkappe vorhanden ist (zum Beispiel im Vergleich zu Ge-reichen n-MOS-Transistoren, die nicht die im vorliegenden Text beschriebenen Techniken verwenden). Daher können in einigen Ausführungsformen die im vorliegenden Text beschriebenen Techniken die Bildung leistungsgesteigerter Ge-reicher Transistorvorrichtungen mit Sub-30-nm-Technologie und darunter ermöglichen, die ebenfalls detektiert und gemessen werden können. Zahlreiche Konfigurationen und Variationen werden im Licht dieser Offenbarung ersichtlich.
  • Methodik und Architektur
  • 1 (1A und 1B) veranschaulichen das Verfahren 100 zur Bildung eines integrierten Schaltkreises (IC), der mindestens einen Ge-reichen n-MOS-Transistor aufweist, der eine oder mehrere dotandenreiche Isolatorkappen verwendet, die mit einem n-Störatom dotiert sind, insbesondere um verhindern oder auf sonstige Weise mindern zu helfen, dass S/D-Dotanden in die angrenzenden Isolatorregionen diffundieren, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 2A-Q veranschaulichen beispielhafte IC-Strukturen, die gebildet werden, wenn das Verfahren 100 von 1 ausgeführt wird, gemäß einigen Ausführungsformen. Die Strukturen der 2A-Q werden im vorliegenden Text zur leichteren Veranschaulichung vor allem im Zusammenhang mit der Bildung von Finnen- oder FinFET-Transistor-Konfigurationen (zum Beispiel Tri-Gate-Transistor-Konfigurationen) gezeigt und beschrieben. In einigen Ausführungsformen können die Techniken jedoch zur Bildung von Transistoren von beliebiger geeigneter Geometrie oder Konfiguration verwendet werden, wie anhand dieser Offenbarung zu erkennen ist. Es ist auch zu beachten, dass die Techniken und Strukturen hauptsächlich im Zusammenhang mit der Bildung von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) gezeigt und beschrieben werden. Die vorliegende Offenbarung soll jedoch nicht in dieser Weise eingeschränkt werden, sofern nicht etwas anders angegeben ist. Es ist des Weiteren zu beachten, dass das Verfahren 100 einen primären Pfad enthält, der einen Prozessablauf zur Herstellung eines Gate-Last-Transistors veranschaulicht, der gemäß einigen Ausführungsformen verwendet werden kann. In anderen Ausführungsformen kann jedoch stattdessen ein Gate-First-Prozessablauf verwendet werden, wie im vorliegenden Text noch beschrieben wird (und wie in 1 mit dem Bezeichner 100' für einen alternativen Gate-First-Ablauf veranschaulicht ist). Zahlreiche Variationen und Konfigurationen werden im Licht dieser Offenbarung ersichtlich.
  • Das Verfahren 100 in 1 (wir sind jetzt bei 1A) enthält das Strukturieren 102 einer Hartmaske auf einem Substrat, wie zum Beispiel das Strukturieren einer Hartmaske 210a auf dem Substrat 200 in 2A, um die beispielhafte Struktur 210b von 2B zu bilden, gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann die Hartmaske 210a auf dem Substrat 200 unter Verwendung jeglicher geeigneter Techniken abgeschieden oder auf sonstige Weise gebildet werden, wie im Licht dieser Offenbarung ersichtlich wird. Zum Beispiel kann die Hartmaske 210a auf dem Substrat 200 mittels chemischer Aufdampfung (CVD), Atomschichtabscheidung (ALD), physikalischer Aufdampfung (PVD), Aufschleuderverarbeitung und/oder jedem anderen geeigneten Prozess zur Bildung der Hartmaske 210a auf dem Substrat 200 ganzflächig abgeschieden oder anderweitig gezüchtet werden. In einigen Fällen kann die Oberseite des Substrats 200, auf das die Hartmaske 210a aufgebracht werden soll, vor dem Abscheiden des Hartmaskenmaterials 210a behandelt werden (zum Beispiel durch chemische Behandlung, thermische Behandlung usw.). Nachdem die Hartmaske 210a auf dem Substrat 200 ganzflächig ausgebildet wurde, kann sie mit beliebigen geeigneten Techniken, wie zum Beispiel einem oder mehreren Lithografie- und Ätzprozessen, strukturiert werden, um die Struktur 210b zu erzeugen. Die Hartmaske 210a kann jedes geeignete Material enthalten, wie zum Beispiel Oxidmaterial, Nitridmaterial und/oder jedes andere geeignete Maskierungsmaterial. Zu konkreten Oxid- und Nitridmaterialien können Siliziumoxid, Titanoxid, Hafniumoxid, Aluminiumoxid, Siliziumnitrid und Titannitrid gehören, um nur einige Beispiele zu nennen. In einigen Fällen kann das Material der Hartmaske 210a zum Beispiel auf der Grundlage des Materials des Substrats 200 ausgewählt werden.
  • Das Substrat 200 kann in einigen Ausführungen sein: ein Volumensubstrat, das ein Halbleitermaterial der Gruppe IV (zum Beispiel Si, Ge, SiGe), ein Halbleitermaterial der Gruppe III-V (zum Beispiel GaAs, GaAsSb, GaAsIn) und/oder ein oder mehrere beliebige andere geeignete Materialien, wie im Licht dieser Offenbarung ersichtlich wird, umfasst; eine X-auf-Isolator-Struktur (XOI-Struktur), wobei X eines der oben genannten Materialien ist (zum Beispiel Halbleitermaterial der Gruppe IV und/oder der Gruppe III-V) und das Isolatormaterial ein Oxidmaterial oder ein dielektrisches Material oder ein anderes elektrisch isolierendes Material ist, dergestalt, dass die XOI-Struktur die elektrisch isolierende Materialschicht zwischen zwei Halbleiterschichten aufweist; oder eine andere geeignete Mehrschichtstruktur, bei der die oberste Schicht eines der oben genannten Halbleitermaterialien (zum Beispiel Halbleitermaterial der Gruppe IV und/oder der Gruppe III-V) umfasst. Die Verwendung von „Halbleitermaterial der Gruppe IV“ (oder „Material der Gruppe IV“ oder allgemein „IV“) im vorliegenden Text umfasst mindestens ein Element der Gruppe IV (zum Beispiel Silizium, Germanium, Kohlenstoff, Zinn), wie zum Beispiel Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe) usw. Die Verwendung von „Halbleitermaterial der Gruppe III-V“ (oder „Material der Gruppe III-V“ oder allgemein „III-V“) im vorliegenden Text umfasst mindestens ein Element der Gruppe III (zum Beispiel Aluminium, Gallium, Indium) und mindestens ein Element der Gruppe V (zum Beispiel Stickstoff, Phosphor, Arsen, Antimon, Bismut), wie zum Beispiel Galliumarsenid (GaAs), Indium-Gallium-Arsenid (InGaAs), Indium-Aluminium-Arsenid (InAlAs), Gallium-Phosphid (GaP), Gallium-Antimonid (GaSb), Indium-Phosphid (InP) usw. Es ist zu beachten, dass zum Beispiel die Gruppe III auch als die Borgruppe oder IUPAC-Gruppe 13 bezeichnet werden kann, die Gruppe IV auch als Kohlenstoffgruppe oder IUPAC-Gruppe 14 bezeichnet werden kann, und die Gruppe V auch als Stickstofffamilie oder IUPAC-Gruppe 15 bezeichnet werden kann. In einigen Ausführungsformen kann das Substrat 200 Ge-reiches Material umfassen, das in der Kanalregion eines oder mehrerer Transistoren verwendet wird.
  • In einigen Ausführungsformen kann das Substrat 200 mit jedem geeigneten n- und/oder p-Dotanden dotiert werden. Zum Beispiel kann im Fall eines Si-Substrats das Si unter Verwendung eines geeigneten Akzeptors (zum Beispiel Bor) p-dotiert werden oder unter Verwendung eines geeigneten Donators (zum Beispiel Phosphor, Arsen) n-dotiert werden, um nur einige beispielhafte Fälle zu nennen. In einigen Ausführungsformen kann jedoch das Substrat 200 zum Beispiel undotiert/intrinsisch oder relativ minimal dotiert sein (und kann zum Beispiel eine Dotandenkonzentration von weniger als 1E16 Atomen pro Kubikzentimeter umfassen). In einigen Ausführungsformen kann das Substrat 200 eine oberflächenkristalline Orientierung aufweisen, die durch einen Miller-Index von (100), (110) oder (111) oder dessen Äquivalente beschrieben wird, wie im Licht dieser Offenbarung ersichtlich wird. Obgleich das Substrat 200, in dieser beispielhaften Ausführungsform, mit einer Dicke (Abmessung in Richtung der Y-Achse) gezeigt ist, die zur einfacheren Veranschaulichung anderen, in den nachfolgenden Strukturen gezeigten Schichten ähnelt, kann das Substrat 200 in einigen Fällen viel dicker als die anderen Schichten sein und kann zum Beispiel eine Dicke im Bereich von 50 bis 950 µm oder jede andere geeignete Dicke haben, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen kann das Substrat 200 für eine oder mehrere andere IC-Vorrichtungen verwendet werden, wie zum Beispiel verschiedene Dioden (zum Beispiel Leuchtdioden (LED) oder Laserdioden), verschiedene Transistoren (zum Beispiel MOSFETs oder TFETs), verschiedene Kondensatoren (zum Beispiel MOSCAPs), verschiedene mikroelektromechanische Systeme (MEMS), verschiedene nanoelektromechanische Systeme (NEMS), verschiedene Hochfrequenz-Vorrichtungen (HF-Vorrichtungen), verschiedene Sensoren, oder andere geeignete Halbleiter- oder IC-Vorrichtungen in Abhängigkeit von der Endnutzung oder Zielanwendung. Dementsprechend können in einigen Ausführungsformen die im vorliegenden Text beschriebenen Strukturen in einer System-on-Chip (SoC)-Anwendung enthalten sein, wie im Licht dieser Offenbarung ersichtlich wird.
  • Das Verfahren 100 von 1 wird mit dem Ausführen 104 eines Flachgrabenaussparungs-Ätzens (Shallow Trench Recess, STR) fortgesetzt, um aus dem Substrat 200 Finnen 202 zu bilden, wodurch gemäß einigen Ausführungsformen die in 2C gezeigte resultierende beispielhafte Struktur entsteht. In einigen Ausführungsformen kann das STR-Ätzen 104, das zur Bildung von Gräben 215 und Finnen 202 verwendet wird, jegliche geeigneten Techniken enthalten, wie zum Beispiel verschiedene Maskierungsprozesse und Nass- und/oder Trockenätzprozesse. In einigen Fällen kann das STR-Ätzen 104 in-situ/ohne Luftunterbrechung durchgeführt werden, während das STR-Ätzen 104 in anderen Fällen zum Beispiel ex-situ durchgeführt werden kann. Gräben 215 können mit variierenden Breiten (Abmessung in der X-Achsen-Richtung) und Tiefen (Abmessung in der Y-Achsen-Richtung) gebildet werden, wie anhand dieser Offenbarung zu erkennen ist. Zum Beispiel können mehrere Hartmaskenstrukturierungsprozesse 102 und STR-Ätzprozesse 104 durchgeführt werden, um variierende Tiefen in den Gräben 215 zwischen den Finnen 202 zu erreichen. Die Finnen 202 können so gebildet werden, dass sie variierende Breiten Fw (Abmessung in der X-Achsen-Richtung) und Höhen Fh (Abmessung in der Y-Achsen-Richtung) aufweisen. Es ist zu beachten, dass, obgleich noch immer Hartmaskenstrukturen 210b in der beispielhaften Struktur von 2C vorhanden sind, dies in einigen Fällen nicht der Fall sein muss, da sie zum Beispiel während des STR-Ätzens aufgezehrt worden sein können. Es ist des Weiteren zu beachten, dass die Finnen 202 zwar zur einfacheren Darstellung als von relativ rechteckiger Art gezeigt werden (mit geraden Seiten und einer flachen Oberseite), dass die Finnen aber in Wirklichkeit auch ein verjüngtes Profil aufweisen können, bei dem die Oberseite der Finne schmaler ist als die Basis der Finne (in einem Querschnitt senkrecht zur Finne betrachtet). Darüber hinaus kann die Spitze der Finne abgerundet statt flach sein. Dem Fachmann leuchtet ein, dass es in der Realität noch zahlreiche andere Geometrien gibt.
  • In einigen Ausführungsformen können die Finnenbreiten Fw (Abmessung in horizontaler oder X-Achsen-Richtung) zum Beispiel in einem Bereich von 2-400 nm liegen (oder in einem Unterbereich von 2-10, 2-20, 2-50, 2-100, 2-200, 4-10, 4-20, 4-50, 4-100, 4-200, 4-400, 5-20, 10-20, 10-50,10-100, 10-200, 10-400, 50-100, 50-200, 50-400, 100-400 nm, oder jedem anderen Unterbereich), oder können jeden sonstigen geeigneten Wert oder Bereich haben, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen können die Finnenhöhen Fh (Abmessung in vertikaler oder Y-Achsen-Richtung) im Bereich von 4-800 nm liegen (oder in einem Unterbereich von 4-10, 4-20, 4-50, 4-100, 4-200, 4-400, 10-20, 10-50, 10-80, 10-100, 10-200, 10-400, 10-800, 50-100, 50-200, 50-400, 50-800, 100-400, 100-800, 400-800 nm, oder jedem anderen Unterbereich), oder können jeden sonstigen geeigneten Wert oder Bereich haben, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen können die Finnenhöhen Fh mindestens 10, 25, 35, 50, 75, 100, 125, 150, 175, 200, 300, 400, 500, 600, 700 oder 800 nm hoch sein, oder können jede andere gewünschte Höhe haben, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen kann das Verhältnis von Höhe zu Breite der Finnen (Fh:Fw) größer als 1 sein, wie zum Beispiel größer als 1,5, 2, 2,5, 3, 3,5, 4, 4,5, 5, 6, 7, 8, 9 oder 10, oder größer als jedes andere geeignete Schwellenverhältnis, wie im Licht dieser Offenbarung ersichtlich wird. Es ist zu beachten, dass die Gräben 215 und die Finnen 202 zur besseren Veranschaulichung in dieser beispielhaften Struktur jeweils so gezeigt sind, dass sie im Wesentlichen die gleichen Größen und Formen aufweisen; die vorliegende Offenbarung soll jedoch nicht darauf beschränkt sein. Zum Beispiel können in einigen Ausführungen die Finnen 202 so gebildet werden, dass sie variierende Höhen Fh, variierende Breiten Fw, variierende Anfangspunkte (oder variierende Anfangshöhen), variierende Formen und/oder andere geeignete Variationen aufweisen, wie im Licht dieser Offenbarung ersichtlich wird. Darüber hinaus können Gräben 215 mit variierender Tiefe, variierender Breite, variierenden Anfangspunkten (oder variierenden Anfangstiefen), variierenden Formen und/oder anderen geeigneten Variationen gebildet werden, wie im Licht dieser Offenbarung ersichtlich wird. Es ist des Weiteren zu beachten, dass zwar in der beispielhaften Struktur von 2C zur einfacheren Veranschaulichung vier Finnen 202 gezeigt sind, dass aber jede beliebige Anzahl von Finnen gebildet werden kann, wie zum Beispiel eine, zwei, drei, fünf, zehn, Hunderte, Tausende, Millionen und so weiter, wie anhand dieser Offenbarung zu erkennen ist. 2D veranschaulicht als Referenz eine (2-dimensionale) Querschnittsansicht der in 2C gezeigten beispielhaften Struktur.
  • Das Verfahren 100 von 1 wird mit dem Abscheiden 106 von Flachgrabenisolationsmaterial (STI-Material) 220 fortgesetzt, um gemäß einigen Ausführungsformen die beispielhafte resultierende Struktur von 2E zu bilden. Die Abscheidung 106 von STI-Material 220 kann jegliche geeigneten Abscheidungstechniken, wie zum Beispiel die im vorliegenden Text beschriebenen (zum Beispiel CVD, ALD, PVD), oder jegliche sonstigen geeigneten Abscheidungsprozesse umfassen. In einigen Ausführungsformen kann das STI-Material 220 (das als eine STI-Schicht oder STI-Struktur bezeichnet werden kann) jedes geeignete elektrisch isolierende Material, wie zum Beispiel ein oder mehrere dielektrische, oxidische (zum Beispiel Siliziumdioxid) und/oder nitridische (zum Beispiel Siliziumnitrid) Materialien, umfassen. In einigen Ausführungsformen kann das Material der STI-Schicht 220 auf der Grundlage des Materials des Substrats 200 ausgewählt werden. Im Fall eines Si-Substrats kann das gewählte STI-Material beispielsweise Siliziumdioxid oder Siliziumnitrid sein, um nur einige Beispiele zu nennen. Das Verfahren 100 von 1 wird dann gemäß einigen Ausführungsformen mit einem Planarisieren/Polieren 108 der Struktur fortgesetzt, um die beispielhafte resultierende Struktur von 2F zu bilden. Die nach dem Bilden des STI-Materials 220 durchgeführten einen oder mehreren Planarisierungs- und/oder Polierprozesse können jegliche geeigneten Techniken umfassen, wie zum Beispiel chemisch-mechanische Planarisierungs-/Polierprozesse (CMP). Es ist zu beachten, dass die Hartmaske 210b in dieser beispielhaften Ausführungsform durch diese Planarisierung entfernt wird. In anderen Ausführungsformen kann die Hartmaske 210b verbleiben.
  • Das Verfahren 100 von 1 wird mit dem Aussparen 110 des nativen Finnenmaterials 202 fortgesetzt. In Ausführungsformen, bei denen die Finnen 202 entfernt und durch Ersatzhalbleitermaterial ersetzt werden sollen (zum Beispiel zur Verwendung in der Kanalregion einer oder mehrerer Transistorvorrichtungen), ermöglicht die Struktur von 2F eine solche Verarbeitung. Geht man beispielsweise von der Struktur von 2F zu der Struktur von 2G über, so können die Finnen 202 mit Hilfe einer selektiven Ätzverarbeitung ausgespart oder entfernt werden (zum Beispiel wird für ein gegebenes Ätzmittel das Halbleitermaterial der Finnen 202 selektiv zu dem Isolatormaterial der STI-Schicht 220 entfernt), um finnenförmige Gräben 209 zwischen dem STI-Material 220 zu bilden, in denen Ersatzhalbleitermaterial abgeschieden/gezüchtet werden kann (zum Beispiel unter Verwendung jeglicher geeigneter Techniken, wie zum Beispiel CVD, metallorganische CVD (MOCVD), ALD, Molekularstrahlepitaxie (MBE), PVD). Die Ätztiefe kann von einer Ausführungsform zur nächsten variieren. In der gezeigten Ausführungsform wird ein Abschnitt der nativen Finne belassen, so dass ein Sockel oder Finnenstumpf 207 entsteht, auf dem das Ersatzfinnenmaterial abgeschieden werden kann. Bei anderen Ausführungen kann die native Finne vollständig entfernt werden, so dass sie mit der Oberseite des Substrats 200 bündig ist, um keinen Sockel oder Finnenstumpf zu erhalten, oder sogar unterhalb der Oberseite des Substrats 200 liegt, um einen invertierten Sockel oder Finnenstumpf zu erhalten.
  • Das Verfahren 100 von 1 wird mit der Abscheidung 112 von Ersatz-Halbleiterfinnenmaterial fortgesetzt. Zum Beispiel veranschaulicht 2H die Aussparungs- und Ersatzverarbeitung zum Bilden einer Ersatzmaterialfinne 230 gemäß einigen Ausführungsformen. Die Ersatzfinne 230 (und allgemein jede gebildete Ersatzfinne) kann jedes geeignete Halbleitermaterial umfassen (zum Beispiel Halbleitermaterial der Gruppe IV und/oder III-V). Zum Beispiel können Ersatzfinnen, die SiGe oder Ge enthalten, gebildet werden, indem native Si-Finnen während dieser Verarbeitung entfernt und durch das SiGe- oder Ge-Material ersetzt werden, um nur einige Beispiele zu nennen. Darüber hinaus kann die Ersatzfinne 230 jeden geeigneten n- oder p-Dotanden enthalten oder kann undotiert oder leicht dotiert sein. In einigen Ausführungen können Ersatzmaterialfinnen, wie zum Beispiel die Ersatzfinne 230 von 2H, unter Verwendung einer alternativen Verarbeitung gebildet werden. In einigen Ausführungsformen können zum Beispiel Ersatzmaterialfinnen gebildet werden, indem das Ersatzmaterial flächendeckend auf dem Substrat gezüchtet wird (zum Beispiel mittels epitaxialer Abscheidungsverarbeitung) und dann das Ersatzmaterial zu Ersatzmaterialfinnen strukturiert wird, um eine beispielhaften Alternative zu erhalten. Es ist zu beachten, dass die Ersatzfinne 230 mit Mustern oder Schattierungen veranschaulicht ist, um lediglich die visuelle Identifizierung dieses Merkmals zu erleichtern. In jedem dieser Fälle kann die resultierende Struktur planarisiert werden, um eine relativ flache Oberfläche zu erhalten, wie allgemein in 2H gezeigt ist.
  • Das Verfahren 100 von 1 wird mit dem Aussparen 114 des STI-Materials 220 zwischen Finnen fortgesetzt, wie in 21 gezeigt, um zu bewirken, dass mindestens ein Abschnitt 231 der Finnen 230 aus der STI-Ebene heraustritt, wodurch gemäß einigen Ausführungsformen die in 21 gezeigte resultierende beispielhafte Struktur entsteht. Das Aussparen 114 kann mittels jeder geeigneten Technik durchgeführt werden, wie zum Beispiel mittels eines oder mehrerer Nass- und/oder Trockenätzprozesse, die ein selektives Aussparen des STI-Materials 220 relativ zu dem Material der Finne 230 ermöglichen, und/oder jeder anderen geeigneten Verarbeitung, wie im Licht dieser Offenbarung ersichtlich wird. Wie anhand dieser Offenbarung zu erkennen ist, können die freiliegenden Abschnitte 231 der Finnen 230 verwendet werden, um die Kanalregion eines oder mehrerer Transistoren bereitzustellen, dergestalt, dass die Finnenabschnitte 231 (die Abschnitte der Finnen 230 über der oberen Ebene der STI-Schicht 220, nachdem das Aussparen 114 ausgeführt wurde) im vorliegenden Text beispielsweise als Kanalabschnitte bezeichnet werden können. Genauer gesagt, wird der Finnenabschnitt 231 unter der anschließend zu bildenden Gate-Struktur allgemein als der Kanalabschnitt bezeichnet, wobei die Source- und Drain-Regionen zu beiden Seiten des Kanalabschnitts gebildet werden, dergestalt, dass der Kanal zwischen den Source- und Drain-Regionen liegt. Darüber hinaus werden die Abschnitte der Finnen 230 unter der oberen Ebene der STI-Schicht 220 als Abschnitte 232 bezeichnet, wobei diese Abschnitte zum Beispiel als Kanal-Unterabschnitte bezeichnet werden können.
  • Wie in 21 gezeigt, weisen die über die obere Ebene der STI-Schicht 220 vorstehenden Abschnitte 231 der Finnen 230 eine mit Fh angegebene Finnenhöhe auf, die im Bereich von 4-800 nm liegen kann (zum Beispiel im Unterbereich von zum Beispiel 4-10, 4-20, 4-50, 4-100, 4-200, 4-400, 10-20, 10-50, 10-80, 10-100, 10-200, 10-400, 10-800, 50-100, 50-200, 50-400, 50-800, 100-400, 100-800, 400-800 nm oder einem anderen Unterbereich), oder jeden sonstigen geeigneten Wert oder Bereich haben kann, wie im Licht dieser Offenbarung ersichtlich wird. In einigen konkreten Ausführungsformen können die Finnenhöhen Fh mindestens 10, 25, 35, 50, 75, 100, 125, 150, 175, 200, 300, 400, 500, 600, 700, oder 800 nm betragen. Es ist auch zu beachten, dass bei Ausführungsformen, die planare Transistor-Konfigurationen verwenden, der Aussparungsprozess 114 nicht ausgeführt zu werden braucht, da der Transistor zum Beispiel unter Verwendung der Oberseite des Halbleiterkörpers 230 gebildet werden kann, wie in 2H gezeigt.
  • Es ist zu beachten, dass in der beispielhaften Ausführungsform von 21 alle Finnen als ersetzt gezeigt sind; die vorliegende Offenbarung soll jedoch nicht darauf beschränkt sein. In einigen Ausführungsformen, wie in 2J veranschaulicht, braucht nur eine Teilmenge ersetzt zu werden (zum Beispiel so, dass einige Ersatzfinnen 230 für die nachfolgende Verarbeitung verfügbar sind und einige native Finnen 202 für die nachfolgende Verarbeitung verbleiben). 2J' veranschaulicht dies in einer perspektivischen Ansicht.
  • Darüber hinaus kann in einigen Ausführungsformen der Aussparungs- und Ersetzungsprozess so oft wie gewünscht durchgeführt werden, um so viele Teilmengen von Ersatzfinnen zu bilden wie gewünscht, indem die Bereiche, die nicht verarbeitet werden sollen, für jede Teilmengenverarbeitung der Ersatzfinnen maskiert werden. Dies wird zum Beispiel in 2K veranschaulicht, wo zwei verschiedene Sätze von Ersatzfinnen 230 und 240 gezeigt sind. In einigen solcher Ausführungsformen kann eine erste Teilmenge von Ersatzfinnen für n-Kanal-Transistoren gebildet werden (zum Beispiel, wenn das erste Ersatzmaterial so gewählt wird, dass die Elektronenmobilität erhöht wird), und eine zweite Teilmenge von Ersatzfinnen kann für p-Kanal-Transistoren gebildet werden (zum Beispiel, wenn das zweite Ersatzmaterial so gewählt wird, dass die Lochmobilität erhöht wird). So werden zum Beispiel einige der nativen Finnen 202 entfernt und durch ein erstes Material 230 (zum Beispiel Ge-reiches Material) ersetzt, und andere der nativen Finnen 202 werden entfernt und durch ein zweites Material 240 (zum Beispiel III-V-Material) ersetzt. 2K' veranschaulicht dies in einer perspektivischen Ansicht.
  • Darüber hinaus kann in einigen Ausführungen eine mehrschichtige Ersatzfinne gebildet werden, um die anschließende Bildung von Nanodrähten oder Nanobändern in der Kanalregion eines oder mehrerer Transistoren zu ermöglichen, wobei einige der Schichten in der mehrschichtigen Ersatzfinne Opferschichten sind und dafür vorgesehen sind, durch selektives Ätzen (zum Beispiel während der Ersatz-Gate-Bearbeitung) entfernt zu werden. Wie zu erkennen ist, können zahlreiche solcher Finnenersatzregimes verwendet werden.
  • Das Verfahren 100 von 1 (womit wir uns 1B zuwenden) wird gemäß einigen Ausführungsformen mit der optionalen Bildung 116 eines Dummy-Gate-Stapels fortgesetzt, um die beispielhafte resultierende Struktur von 2L zu bilden. Wir erinnern uns, dass das Verfahren 100 im vorliegenden Text in erster Linie im Kontext eines Prozessablaufs zur Herstellung eines Gate-Last-Transistors beschrieben wird, wobei die Verarbeitung die Bildung eines Dummy-Gate-Stapels, die Durchführung der S/D-Verarbeitung und dann die Bildung des endgültigen Gate-Stapels im Anschluss an die Verarbeitung der S/D-Regionen umfasst. In anderen Ausführungsformen können die Techniken jedoch unter Verwendung eines Gate-First-Prozessablaufs durchgeführt werden. In einem solchen beispielhaften Fall würde der Prozess 116 (Bildung eines Dummy-Gate-Stapels) nicht ausgeführt werden, und daher kann der Prozess 116 in einigen Ausführungsformen (wie zum Beispiel denen, die den Gate-First-Prozessablauf verwenden) optional sein. Dies wird durch die alternative Position für die Durchführung 122 der abschließenden Gate-Stapel-Verarbeitung widergespiegelt, die in 1 als der optionale Gate-First-Ablauf 100' gezeigt ist, wo die Durchführung 122 der abschließenden Gate-Stapel-Verarbeitung in Ausführungsformen, die einen Gate-First-Prozessablauf verwenden, stattdessen an der Position des Kästchens 116 erfolgt. Die Beschreibung des Verfahrens 100 wird jedoch unter Verwendung eines Gate-Last-Prozessablaufs fortgesetzt, damit ein solcher Ablauf (der allgemein eine zusätzliche Verarbeitung enthält) angemessen beschrieben werden kann.
  • Wir fahren mit der Bildung 116 eines Dummy-Gate-Stapels fort. Dabei kann ein solcher Dummy-Gate-Stapel (falls verwendet) das Dummy-Gate-Dielektrikum 242 und die Dummy-Gate-Elektrode 244 enthalten, wodurch die beispielhafte resultierende Struktur von 2L in dieser beispielhaften Ausführungsform gebildet wird. In dieser beispielhaften Ausführungsform können das Dummy-Gate-Dielektrikum 242 (zum Beispiel das Dummy-Oxidmaterial) und die Dummy-Gate-Elektrode 244 (zum Beispiel das Dummy-Polysiliziummaterial) für einen Ersatz-Gate-Prozess verwendet werden. Es ist zu beachten, dass die Gate-Abstandshalter 250 auf beiden Seiten des Dummy-Gate-Stapels ebenfalls gebildet wurden, und solche Gate-Abstandshalter 250 können verwendet werden, um zum Beispiel das Bestimmen der Kanallänge zu unterstützen und/oder Ersatz-Gate-Prozesse zu unterstützen. Wie anhand dieser Offenbarung zu erkennen ist, kann der Dummy-Gate-Stapel (und können die Gate-Abstandshalter 250) helfen, die Kanalregion und die Source/Drain-Regionen (S/D-Regionen) jeder Transistorvorrichtung zu definieren, wobei die Kanalregion unter dem Dummy-Gate-Stapel liegt (da sie sich unter dem endgültigen Gate-Stapel befindet) und die S/D-Regionen sich auf beiden Seiten der Kanalregion und neben ihr befinden. Es ist zu beachten, dass, weil die IC-Strukturen im Kontext der Bildung von Finnentransistoren beschrieben werden, der endgültige Gate-Stapel ebenfalls neben beiden Seiten der Finne liegt, da der Gate-Stapel in Ausführungen, die eine Finnenkonfiguration (zum Beispiel FinFET-Konfiguration) verwenden, entlang der Oberseite und gegenüberliegenden Seitenwänden der Finnenkanalregionen angeordnet ist.
  • Die Bildung des Dummy-Gate-Stapels kann die Abscheidung des dielektrischen Dummy-Gate-Materials 242 und des Dummy-Gate-Elektrodenmaterials 244, die Strukturierung des Dummy-Gate-Stapels, die Abscheidung von Gate-Abstandshaltermaterial 250 und die Durchführung eines Abstandshalter-Ätzens beispielsweise zum Bilden der in 2L gezeigten Struktur umfassen. Die Gate-Abstandshalter 250 können jedes geeignete Material umfassen, wie zum Beispiel jeden geeigneten elektrischen Isolator, jedes geeignete Dielektrikum, jedes geeignete Oxid (zum Beispiel Siliziumoxid) und/oder jedes geeignete Nitrid (zum Beispiel Siliziumnitrid), wie im Licht dieser Offenbarung ersichtlich wird. Es ist zu beachten, dass in einigen Ausführungsformen, wie zuvor beschrieben, die im vorliegenden Text beschriebenen Techniken nicht die Bildung eines Dummy-Gate-Stapels umfassen müssen, dergestalt, dass zunächst ein endgültiger Gate-Stapel gebildet werden kann. Ungeachtet dessen enthält die Endstruktur einen endgültigen Gate-Stapel, wie im Licht dieser Offenbarung ersichtlich wird. Es ist auch zu beachten, dass in einigen Ausführungsformen eine Hartmaske über dem Dummy-Gate-Stapel gebildet werden kann (die gegebenenfalls auch über den Gate-Abstandshaltern 250 gebildet werden kann), um zum Beispiel den Dummy-Gate-Stapel während der nachfolgenden Verarbeitung zu schützen. Die vorherige relevante Beschreibung der Hartmaske 210 ist, sofern sie verwendet wird, gleichermaßen auf ein solches Hartmaskenmerkmal anwendbar.
  • Das Verfahren 100 von 1 wird gemäß einigen Ausführungsformen mit der Ausführung 118 der Verarbeitung der Source-/Drain-Region (S/D-Region) fortgesetzt, um die beispielhafte resultierende Struktur von 2M zu bilden. Die Verarbeitung 118 der S/D-Region kann einen Ätz- und Ersetzungsprozess enthalten, bei dem Abschnitte der Ersatzfinnen 230 in den S/D-Regionen durch ein selektives Ätzen (oder ein anderes geeignetes Ätzregime) entfernt werden, wodurch die beispielhafte Struktur von 2M entsteht. Es versteht sich, dass, obgleich 2M zeigt, dass das gesamte Ersatzmaterial, das die Source-/Drain-Region belegt, entfernt wird, der Prozess in einigen Ausführungen nur einen Abschnitt des Ersatzmaterials zu entfernen braucht. Bei anderen Ausführungsformen kann der Prozess das gesamte Ersatzmaterial in dem Source/Drain sowie einen Abschnitt der nativen Auswahlfinne entfernen.
  • Der Prozess kann mit der epitaxialen Abscheidung des gewünschten S/D-Materials fortgesetzt werden, wodurch in dieser beispielhaften Ausführungsform die S/D-Volumenregionen 261 (zum Beispiel p-MOS) und 262 (zum Beispiel n-MOS) gebildet werden. In einigen Ausführungsformen können die S/D-Regionen 261, 262 unter Verwendung jeder geeigneten Technik gebildet werden, wie zum Beispiel eines oder mehrerer der im vorliegenden Text beschriebenen Abscheidungsprozesse (zum Beispiel CVD, ALD, PVD, MBE), und/oder jedes anderen geeigneten Verfahrens, wie im Licht dieser Offenbarung ersichtlich wird. In einigen solcher Ausführungsformen können die S/D-Regionen 261, 262 durch einen selektiven Abscheidungsprozess gebildet werden, zum Beispiel so, dass das Material der Merkmale nur oder weitgehend nur aus dem freiliegenden Halbleitermaterial gezüchtet wird (oder nur in einer monokristallinen Struktur gezüchtet wird), wie anhand dieser Offenbarung zu erkennen ist. In anderen Ausführungsformen sind die S/D-Regionen 261, 262 implantierungsdotierte Abschnitte der Finnen (202, 230, 240).
  • Es ist zu beachten, dass die S/D-Regionen 261, 262 im vorliegenden Text der einfacheren Beschreibung halber als solche bezeichnet werden, dass aber auch jede S/D-Region entweder eine Source-Region oder eine Drain-Region sein kann, dergestalt, dass die entsprechende S/D-Region (auf der anderen Seite der Kanalregion und damit auf der anderen Seite des Dummy-Gate-Stapels) die jeweils andere der Source-Region und der Drain-Region ist, wodurch ein Source- und Drain-Regionenpaar gebildet wird. So gibt es beispielsweise, wie in 2M gezeigt, drei Kanalregionen und drei entsprechende S/D-Regionenpaare 261, 262, 261.
  • In einigen Ausführungsformen können die S/D-Regionen jedes geeignete Halbleitermaterial umfassen, wie im Licht dieser Offenbarung ersichtlich wird, wie zum Beispiel monokristallines Halbleitermaterial der Gruppe IV. Zum Beispiel kann eine bestimmte S/D-Region mindestens eines von Si, Ge, Sn und C enthalten. In einigen Ausführungsformen kann eine bestimmte S/D-Region gegebenenfalls einen n-Dotanden und/oder einen p-Dotanden umfassen (wie zum Beispiel in einem der im vorliegenden Text beschriebenen Regimes). Falls vorhanden, kann der Dotand in einer Konzentration im Bereich von zum Beispiel 1E17 bis 5E21 Atomen pro Kubikzentimeter oder mehr enthalten sein. In einigen Ausführungsformen kann eine bestimmte S/D-Region eine Abstufung (zum Beispiel Erhöhung und/oder Verminderung) der Konzentration eines oder mehrerer Materialien innerhalb des Merkmals enthalten, wie zum Beispiel die Abstufung der Konzentration einer Halbleitermaterialkomponente und/oder die Abstufung der Dotandenkonzentration. In einigen dieser Ausführungsformen kann beispielsweise die in einer bestimmten S/D-Region enthaltene Dotandenkonzentration so abgestuft sein, dass sie nahe der entsprechenden Kanalregion niedriger ist und nahe dem entsprechenden S/D-Kontakt höher ist, was mittels jeder geeigneten Verarbeitung erreicht werden kann, wie zum Beispiel durch Abstimmen der Dotandenmenge im Reaktantenfluss (zum Beispiel während eines In-situ-Dotierungsregimes), um ein Beispiel zu nennen. In einigen Ausführungsformen kann eine bestimmte S/D-Region eine mehrschichtige Struktur enthalten, die mindestens zwei Materialschichten mit unterschiedlicher Zusammensetzung umfasst. Zum Beispiel kann gemäß einigen Ausführungsformen die Source-Region im Fall einer Fermi-Feld-FET-Vorrichtung (FFFET-Vorrichtung) eine Mehrschichtstruktur enthalten, die eine p-dotierte Region und eine n-dotierte Region umfasst. In einigen Ausführungsformen kann eine bestimmte S/D-Region so angehoben werden, dass sie sich höher erstreckt als eine entsprechende Kanalregion (zum Beispiel in der vertikalen oder Y-Achsen-Richtung).
  • In einigen Ausführungsformen kann die S/D-Region 261, 262 je nach den verwendeten Herstellungsprozessen verschiedene Formen und Konfigurationen aufweisen, wie im Licht dieser Offenbarung ersichtlich wird. Zum Beispiel haben die S/D-Regionen in der beispielhaften Struktur von 2M dreidimensionale Karoformen mit zwei Oberseiten, die, wie gezeigt, facettiert sind (zum Beispiel mit einer {111}-Facettierung). Gemäß einigen Ausführungsformen können auch andere beispielhafte Strukturen gebildet werden, die eine abgerundete (oder gekrümmte) und unfacettierte Oberseite aufweisen, und die abgerundete oder gekrümmte S/D-Region kann sich in der X-Achsen-Richtung an dem darunterliegenden Subfinnenabschnitt vorbei erstrecken. Wie anhand dieser Offenbarung zu erkennen ist, können S/D-Regionen jeglicher Form (wie beispielsweise mit der Karoform der S/D-Region 261, 262 oder einer abgerundeten Form) von den im vorliegenden Text beschriebenen Techniken profitieren.
  • In einigen Ausführungsformen kann eine der S/D-Regionen in einem entsprechenden S/D-Regionenpaar (wie zum Beispiel Region 261 auf einer Seite des Dummy-Gate-Stapels) getrennt von der anderen S/D-Region in diesem Paar (wie zum Beispiel Region 261 auf der gegenüberliegenden Seite des Dummy-Gate-Stapels) verarbeitet werden, dergestalt, dass ein entsprechendes S/D-Paar ein anderes Material, einen anderen Dotandentyp, eine andere Dotandenkonzentration, andere Größen, andere Formen und/oder sonstige geeignete Unterschiede enthalten kann, wie anhand dieser Offenbarung zu erkennen ist. Im Fall einer TFET-Vorrichtung kann zum Beispiel eine der S/D-Regionen n-dotiertes Halbleitermaterial umfassen, und die andere der S/D-Regionen kann p-dotiertes Halbleitermaterial umfassen, um einen beispielhaften Fall zu nennen, dergestalt, dass die n-S/D-Region getrennt von der p-S/D-Region verarbeitet werden kann. Die getrennte Verarbeitung kann unter Verwendung jeglicher geeigneter Techniken erreicht werden, wie zum Beispiel Maskieren von nicht zu verarbeitenden S/D-Regionen, um die Verarbeitung anderer S/D-Regionen zu ermöglichen, und dann Maskieren der anderen S/D-Regionen, um zum Beispiel das Verarbeiten der ursprünglich maskierten S/D-Regionen zu ermöglichen. In einigen Ausführungsformen kann eine bestimmte S/D-Region die gleiche oder eine ähnliche Materialzusammensetzung (zum Beispiel innerhalb einem Unterschied von 1 %) umfassen wie die entsprechende/benachbarte Kanalregion (wobei zum Beispiel beide das gleiche Ge-reiche Material umfassen). In anderen Ausführungsformen jedoch kann eine bestimmte S/D-Region eine andere Materialzusammensetzung (zum Beispiel mit einem Unterschied von mindestens 1, 2, 3, 4, 5 oder 10 %) umfassen als beispielsweise die entsprechende/benachbarte Kanalregion.
  • Das Verfahren 100 von 1 wird gemäß einigen Ausführungsformen mit dem Abscheiden 120 der dotandenreichen Isolatorkappschicht oder -region 212 fortgesetzt, um die beispielhafte resultierende Struktur von 2N zu bilden.
  • Die dotandenreiche Isolatorkappschicht 212 ist so konfiguriert, dass die Source/Drain-Finnenstrukturen 262 von benachbarten undotierten Isolatorregionen getrennt werden, wie im Folgenden beschrieben wird. Wie anhand dieser Offenbarung zu erkennen ist, hilft das Anordnen einer oder mehrerer dotandenreicher Isolatorkappen, die unerwünschte Diffusion von n-Dotanden oder -Störatomen (zum Beispiel P oder As) der S/D-Regionen in die benachbarten Isolatorregionen zu verhindern. In einigen Ausführungen kann die dotandenreiche Isolatorkappe Siliziumdioxid (SiO2) mit Phosphorkonzentrationen zwischen 1 und 10 Atom-% enthalten, obwohl auch andere Zusammensetzungen möglich sind. In einigen Ausführungen kann sich die dotandenreiche Isolatorkappe vertikal nach oben (zum Beispiel in der Y-Achsen-Richtung) in einem Bereich von 10 bis 200 Nanometern von der Oberseite einer angrenzenden Flachgrabenisolationsregion (STI-Region) 220 erstrecken, wie durch h in 2N angedeutet. In einigen Ausführungen kann sich die dotandenreiche Isolatorkappe auch horizontal (zum Beispiel in der X-Achsen-Richtung) in einem Bereich von 10 bis 100 Nanometern um die Source/Drain-Finnenstrukturen herum erstrecken, wie in 2N durch w angedeutet. Andere geeignete Regionen sind ebenfalls möglich und werden im Licht dieser Offenbarung ersichtlich.
  • Im Allgemeinen kann die dotandenreiche Isolatorkappschicht 212 jedes Material oder jede Zusammensetzung sein, das bzw. die die Verarmung von S/D-Dotanden, die anderenfalls den S/D schneller verlassen könnten, als er wieder aufgefüllt wird, reduziert oder hemmt. Die Isolatorkappe bietet einen Vorteil, da Dotanden, die anderenfalls die S/D-Regionen verlassen und in die benachbarten Isolatorregionen abwandern würden, insbesondere im Kontext einer Ge-reichen n-Kanalkomponente, nicht mehr zur Verfügung stehen, um freie Elektronen in der S/D zu aktivieren, und daher zu einer verminderten Komponentenleistung beitragen. In einigen Ausführungsformen übersteigt die Konzentration des Dotanden in der dotandenreichen Isolatorkappschicht 212, neben dem Ge-S/D vom n-Typ, 2E21 Phosphor- und Arsenatome pro Kubikzentimeter. Diese Konzentration kann von einer unbeabsichtigten n-Dotandendiffusion von dem Ge-S/D zu benachbarten undotierten Isolatoren unterschieden werden, wenn keine dotandenreiche Isolatorkappschicht vorhanden ist, bei der die Konzentration von Phosphor- und Arsenatomen von einer Spitze von etwa 7E20 Atomen pro Kubikzentimeter abwärts abgestuft wäre.
  • Die Abscheidung 120 der dotandenreichen Isolatorkappschicht 212 kann jegliche geeigneten Abscheidungstechniken, wie zum Beispiel die im vorliegenden Text beschriebenen (zum Beispiel CVD, ALD, PVD), oder jegliche sonstigen geeigneten Abscheidungsprozesse umfassen. In einigen Ausführungen kann dotandenreiches Isolatorkappschichtmaterial 212 als Deckschicht über alle oder den größten Teil der S/D-Regionen (zum Beispiel sowohl p-MOS 261 als auch n-MOS 262) abgeschieden werden, gefolgt von einem Maskierungs- und Ätzprozess, um das Material von den p-MOS-Regionen 261 zu entfernen.
  • Das Verfahren 100 von 1 wird gemäß einigen Ausführungsformen mit der Ausführung 122 der Verarbeitung des endgültigen Gate-Stapels fortgesetzt, um die beispielhafte resultierende Struktur von 2P zu bilden. Wie in 2P gezeigt, umfasste die Verarbeitung in dieser beispielhaften Ausführungsform das Abscheiden der Zwischenschichtdielektrikumschicht (ILD-Schicht) 270 auf der Struktur von 2N, gefolgt von einem Planarisieren und/oder Polieren (zum Beispiel CMP), um den Dummy-Gate-Stapel freizulegen. Es ist zu beachten, dass die ILD-Schicht 270 eine mehrschichtige Struktur umfassen kann, auch wenn sie als eine einzelne Schicht veranschaulicht ist. Es ist des Weiteren zu beachten, dass in einigen Fällen die ILD-Schicht 270 und das STI-Material 220 möglicherweise keine ausgeprägte Grenzfläche aufweisen, wie in 2P gezeigt, insbesondere, wenn zum Beispiel die ILD-Schicht 270 und das STI-Material 220 das gleiche dielektrische Material umfassen (zum Beispiel wenn beide Siliziumdioxid umfassen). Im Allgemeinen kann die ILD-Schicht 270 jeden gewünschten elektrischen Isolator, jedes gewünschte Dielektrikum, jedes gewünschte Oxid (zum Beispiel Siliziumoxid) und/oder jedes gewünschte Nitrid (zum Beispiel Siliziumnitrid) umfassen, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen kann die ILD-Schicht 270 als eine undotierte Isolierschicht bezeichnet werden.
  • Die Verarbeitung des Gate-Stapels wird in dieser beispielhaften Ausführungsform mit dem Entfernen des Dummy-Gate-Stapels (einschließlich des Dummy-Gates 244 und des Dummy-Gate-Dielektrikums 242) fortgesetzt, um die Bildung des endgültigen Gate-Stapels zu ermöglichen. Wir erinnern uns, dass in einigen Ausführungsformen die Bildung des endgültigen Gate-Stapels, der das Gate-Dielektrikum 282 und die Gate-Elektrode 284 umfasst, unter Verwendung eines Gate-First-Prozesses durchgeführt werden kann. In solchen Ausführungsformen kann die Verarbeitung des endgültigen Gate-Stapels alternativ bei Kästchens 116 durchgeführt worden sein, anstatt einen Dummy-Gate-Stapel zu bilden. In dieser beispielhaften Ausführungsform wird jedoch der endgültige Gate-Stapel unter Verwendung eines Gate-Last-Prozesses (auch als Ersatz-Gate- oder Ersatz-Metall-Gate-Prozess (Replacement Metal Gate, RMG) bezeichnet) gebildet. Ungeachtet dessen, ob eine Gate-First- oder eine Gate-Last-Verarbeitung verwendet wird, kann der endgültige Gate-Stapel ein Gate-Dielektrikum 282 und eine Gate-Elektrode 284 umfassen, wie in 2M gezeigt und im vorliegenden Text beschrieben.
  • Es ist zu beachten, dass beim Entfernen des Dummy-Gates die Kanalregion der Finnen 202 (oder der Ersatzfinnen 230, 240), die der Abschnitt der Finnen ist, der durch den Dummy-Gate-Stapel bedeckt wurde, freigelegt wird, um jede beliebige Bearbeitung dieser Kanalregionen zu ermöglichen. Eine solche Verarbeitung einer bestimmten Kanalregion kann eine Reihe unterschiedlicher Techniken umfassen, wie zum Beispiel das Entfernen und Ersetzen der Kanalregion durch Ersatzmaterial, das Dotieren der Kanalregion nach Bedarf, die Bildung der Kanalregion zu einem oder mehreren Nanodrähten (oder Nanobändern) für eine Gate-All-Around (GAA)-Transistorkonfiguration, das Plattieren der Kanalregion, das Reinigen/Polieren der Kanalregion, und/oder jede andere geeignete Verarbeitung, wie im Licht dieser Offenbarung zu erkennen ist.
  • In einigen Ausführungsformen kann eine bestimmte Kanalregion einer Transistorvorrichtung ein monokristallines Ge-reiches Halbleitermaterial der Gruppe IV umfassen, wie zum Beispiel monokristallines Ge oder monokristallines SiGe mit über 50 Atom-% Ge, und/oder jedes andere geeignete Material, wie im Licht dieser Offenbarung ersichtlich wird. Allgemein kann eine bestimmte Kanalregion mindestens eines von Silizium (Si) und Germanium (Ge) umfassen, um nur einige Beispiele zu nennen. In einigen Ausführungsformen kann die Kanalregion - in Abhängigkeit von der jeweiligen Konfiguration - geringfügig dotiert (zum Beispiel mit jedem geeigneten n- und/oder p-Dotanden) oder intrinsisch/undotiert (oder nominell undotiert, mit einer Dotandenkonzentration von weniger als 1E16 Atomen pro Kubikzentimeter) sein. In einigen Ausführungsformen kann eine bestimmte Kanalregion eine Abstufung (zum Beispiel Erhöhung und/oder Verminderung) der Konzentration eines oder mehrerer Materialien innerhalb des Merkmals enthalten, wie zum Beispiel die Abstufung der Konzentration einer Halbleitermaterialkomponente und/oder die Abstufung der Dotandenkonzentration. In einigen Ausführungsformen kann eine bestimmte Kanalregion eine mehrschichtige Struktur enthalten, die mindestens zwei Materialschichten mit unterschiedlicher Zusammensetzung umfasst. Wie anhand dieser Offenbarung zu erkennen ist, befindet sich in dieser beispielhaften Ausführungsform die Kanalregion mindestens unter dem Gate-Stapel. Im Fall einer Transistorkonfiguration mit Finnen kann sich die Kanalregion beispielsweise unter und zwischen dem Gate-Stapel befinden, da der Stapel auf einer Oberseite und gegenüberliegenden Seiten eines Halbleiterkörpers oder einer Finne gebildet wird. Würde die Transistorvorrichtung jedoch invertiert und an das gebondet, was das Endsubstrat sein wird, dann würde sich die Kanalregion über dem Gate befinden. Daher können im Allgemeinen die Gate-Struktur und die Kanalregion eine enge Beziehung aufweisen, wobei die Gate-Struktur nahe der Kanalregion liegt, dergestalt, dass sie gemäß einigen Ausführungsformen die Kontrolle über den Kanalregion in einer elektrischen Weise ausüben kann. Außerdem kann im Fall einer Nanodraht- (oder Nanoband- oder GAA-) Transistorkonfiguration der Gate-Stapel jeden Nanodraht oder jedes Nanoband in der Kanalregion vollständig umgeben (oder kann wenigstens im Wesentlichen jeden Nanodraht umgeben, wie zum Beispiel mindestens 70, 80 oder 90 % jedes Nanodrahtes). Außerdem kann sich im Fall einer planaren Transistorkonfiguration der Gate-Stapel einfach über die Kanalregion befinden.
  • Es ist zu beachten, dass die S/D-Regionen 261, 262 an beide Seiten einer entsprechenden Kanalregion grenzen, wie zum Beispiel in 2P zu sehen ist. Es ist auch zu beachten, dass die Konfiguration/Geometrie eines mittels der im vorliegenden Text beschriebenen Techniken gebildeten Transistors in erster Linie anhand der Form der jeweiligen Kanalregion dieses Transistors beschrieben werden kann. Zum Beispiel kann ein Nanodraht-(oder Nanoband- oder GAA-) Transistor als solcher bezeichnet werden, weil er einen oder mehrere Nanodrähte (oder Nanobänder) in der Kanalregion dieses Transistors aufweist und weil der Gate-Stapel (einschließlich des Gates) um jeden Nanodraht (oder jedes Nanoband) herum gelegt (oder mindestens im Wesentlichen um diesen herum gelegt) ist. Der Transistortyp (zum Beispiel MOSFET, TFET, FFFET oder ein anderer geeigneter Typ) kann jedoch auf der Grundlage des Dotierungs- und/oder Betriebsregimes der Source-, Kanal- und Drain-Regionen beschrieben werden, und darum können diese jeweiligen Regionen zum Beispiel zur Bestimmung des Typs oder der Klassifizierung eines bestimmten Transistors verwendet werden. Zum Beispiel können MOSFET- und TFET-Transistoren strukturell sehr ähnlich (oder gleich) sein, aber sie umfassen verschiedene Dotierungsregimes (zum Beispiel Source-Drain-Dotierungsregimes für MOSFET von p-p oder n-n im Vergleich zu p-n oder n-p für TFET).
  • In Fortsetzung des Ausführens 122 der Verarbeitung des endgültigen Gate-Stapels kann dann gemäß einigen Ausführungsformen der endgültige Gate-Stapel gebildet werden, nachdem das Dummy-Gate entfernt wurde und eine beliebige gewünschte Kanalregionsverarbeitung durchgeführt wurde. In dieser beispielhaften Ausführungsform umfasst der endgültige Gate-Stapel das Gate-Dielektrikum 282 und die Gate-Elektrode 284, wie in 2P gezeigt. Das Gate-Dielektrikum 282 kann jedes geeignete Dielektrikum (wie zum Beispiel Siliziumdioxid und/oder ein dielektrisches Material mit hohem k-Wert) umfassen, wie im Licht dieser Offenbarung ersichtlich wird. Zu Beispielen für dielektrische Materialien mit hohem k-Wert gehören Hafniumoxid, Hafnium-Siliziumoxid, Lanthanoxid, Lanthan-Aluminiumoxid, Zirkoniumoxid, Zirkonium-Siliziumoxid, Tantaloxid, Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid und Blei-Zink-Niobat, um nur einige Beispiele zu nennen. In einigen Ausführungen kann ein Temperprozess an dem Gate-Dielektrikum 282 durchgeführt werden, um dessen Qualität zu verbessern, wenn ein dielektrisches Material mit hohem k-Wert verwendet wird. Die Gate-Elektrode 284 kann eine breite Palette von Materialien umfassen, wie zum Beispiel verschiedene geeignete Metalle oder Metalllegierungen, wie zum Beispiel Aluminium (Al), Wolfram (W), Titan (Ti), Tantal (Ta), Kupfer (Cu) und deren Carbide und Nitride. In einigen Ausführungsformen können das Gate-Dielektrikum 282 und/oder die Gate-Elektrode 284 beispielsweise eine Mehrschichtstruktur aus zwei oder mehr Materialschichten umfassen. In einer Ausführungsform enthält das Gate-Dielektrikum beispielsweise eine erste Schicht aus Siliziumdioxid auf der Kanalregion und eine zweite Schicht aus Hafniumoxid auf der ersten Schicht. Diese Gate-Elektrode kann zum Beispiel einen Metallstecker zusammen mit einer oder mehreren Austrittsarbeitsschichten, widerstandsreduzierenden Schichten und/oder Sperrschichten umfassen. In einigen Ausführungsformen können das Gate-Dielektrikum 282 und/oder die Gate-Elektrode 284 eine Abstufung (zum Beispiel Erhöhung und/oder Verminderung) des Gehalts oder der Konzentration eines oder mehrerer Materialien in mindestens einem Abschnitt des einen oder der mehreren Merkmale umfassen. Es ist zu beachten, dass, obgleich das Gate-Dielektrikum 282 in der beispielhaften Ausführungsform von 2M nur unter der Gate-Elektrode 284 gezeigt ist, das Gate-Dielektrikum 282 in anderen Ausführungsformen auch auf einer oder beiden Seiten der Gate-Elektrode 284 vorhanden sein kann, dergestalt, dass das Gate-Dielektrikum 282 zum Beispiel u-förmig (in einem Querschnittsprofil) ist und auch zwischen der Gate-Elektrode 284 und einem oder beiden der Gate-Abstandshalter 250 liegen kann. Zahlreiche verschiedene Gate-Stapel-Konfigurationen werden im Licht dieser Offenbarung ersichtlich.
  • Das Verfahren 100 von 1 wird gemäß einigen Ausführungsformen mit der Ausführung 124 der Verarbeitung der S/D-Kontakte fortgesetzt, um die beispielhafte resultierende Struktur von 2P zu bilden. Die Verarbeitung 124 der S/D-Kontakte enthält in dieser beispielhaften Ausführungsform zunächst die Bildung von S/D-Kontaktgräben 290 über den S/D-Regionen 261, 262, wie in 2P gezeigt. In einigen solcher Ausführungsformen können die Kontaktgräben 290 unter Verwendung jeglicher geeigneter Techniken gebildet werden, wie zum Beispiel durch die Ausführung eines oder mehrerer Nass- und/oder Trockenätzprozesse zum Entfernen von Abschnitten der ILD-Schicht 270 oder der dotandenreichen Isolatorkappe 212, wie gezeigt, und/oder jeder sonstigen geeigneten Verarbeitung, wie im Licht dieser Offenbarung ersichtlich wird. Eine solche Ätzverarbeitung kann als die S/D-Kontaktgraben-Ätzverarbeitung oder einfach als Kontaktgraben-Ätzverarbeitung bezeichnet werden. Des Weiteren kann in einigen solcher Ausführungsformen die ILD zunächst so strukturiert werden, dass zum Beispiel Bereiche, die nicht durch die Kontaktgraben-Ätzverarbeitung entfernt werden sollen, maskiert werden. In einigen Ausführungsformen können vor der Durchführung der Kontaktgraben-Ätzverarbeitung eine oder mehrere Ätzstoppschichten auf den S/D-Regionen 261, 262 gebildet worden sein, um die Steuerbarkeit der Verarbeitung zu unterstützen (zum Beispiel um zu helfen, das Ätzen zu stoppen, um verhindern zu helfen, dass der Ätzvorgang Material der S/D-Regionen in einer unerwünschten Weise aufzehrt). In einigen dieser Ausführungen können die eine oder die mehreren Ätzstoppschichten Isolatormaterial umfassen, das sich von dem Material der ILD 270 unterscheidet (zum Beispiel um eine relative Ätzselektivität zu erzielen), und/oder Material, dem das Kontaktgrabenätzen nichts anhaben kann, wie zum Beispiel eine Ätzstoppschicht auf Kohlenstoffbasis (zum Beispiel mit einer Kohlenstoffkonzentration im Bereich von 1-80 %).
  • Ausgehend von der beispielhafte Struktur von 2P umfasst die Kontaktverarbeitung 124 gemäß einigen Ausführungsformen die Bildung von S/D-Kontakten 291 über den jeweiligen S/D-Regionen 261, 262. In der beispielhaften Struktur von 2P ist zu erkennen, dass die S/D-Kontakte 291 elektrisch mit den S/D-Regionen 261, 262 verbunden sind, und in einigen Fällen können sich auch in physischem Kontakt mit diesen S/D-Regionen stehen. In einigen Ausführungsformen können die S/D-Kontakte 291 mittels jeglicher geeigneter Techniken gebildet werden, wie zum Beispiel durch Abscheiden von Metall oder einer Metalllegierung (oder einem anderen geeigneten elektrisch leitfähigen Material) in den Kontaktgräben 290. In einigen Ausführungsformen kann die Bildung der S/D-Kontakte 291 zum Beispiel Silizidierung, Germanidierung und/oder Temperprozesse umfassen, wobei zum Beispiel eine solche Verarbeitung zum Bilden einer Zwischenkontaktschicht vor dem Bilden der Volumenkontaktmetallstruktur durchgeführt werden kann. In einigen Ausführungsformen können die S/D-Kontakte 291 Aluminium, Kupfer, Kobalt oder Wolfram umfassen, obgleich jedes geeignete leitfähige Metall oder jede geeignete leitfähige Legierung verwendet werden kann, wie zum Beispiel Silber, Nickel-Platin oder Nickel-Aluminium. Allgemein können in einigen Ausführungsformen einer oder mehrere der S/D-Kontakte 291 zum Beispiel ein widerstandsreduzierendes Metall und ein Kontaktsteckermetall oder nur einen Kontaktstecker umfassen. Zu beispielhaften widerstandsreduzierenden Metallen gehören Nickel, Aluminium, Titan, Tantal, Nickel-Platin oder Nickel-Aluminium und/oder andere derartige widerstandsreduzierende und/oder diffusionssperrende Metalle oder Legierungen. In einigen Ausführungsformen können die S/D-Kontakte 291 in Abhängigkeit von der konkreten Konfiguration ein oder mehrere Metallmaterialien mit niedriger Austrittsarbeit und/oder ein oder mehrere Metallmaterialien mit hoher Austrittsarbeit verwenden. In einigen Ausführungen können in den S/D-Kontaktregionen gewünschtenfalls zusätzliche Schichten vorhanden sein, wie zum Beispiel Adhäsionsschichten (zum Beispiel Titannitrid) und/oder Auskleidungs- oder Sperrschichten (zum Beispiel Tantalnitrid).
  • 2Q veranschaulicht eine weitere Ansicht in 3 Dimensionen (x,y,z) der beispielhaften Struktur von 2P gemäß einer Ausführungsform. In dieser Figur sind das Substrat 200 und die STI-Regionen 220 gezeigt. Das Ersatz-S/D-Material sowohl für p-MOS 261 als auch für n-MOS 262 werden zum Beispiel nach einer epitaxialen S/D-Verarbeitung gezeigt. Die dotandenreiche Isolatorkappe 212 ist ebenfalls als über dem Paar n-MOS-S/D-Finnen 262 abgeschieden gezeigt. Im Hintergrund ist auch der Gate-Abstandshalter 250 gezeigt. Zusätzlich sind in dieser beispielhaften Ausführungsform S/D-Isolationswände 295 gezeigt.
  • 3A veranschaulicht eine beispielhafte Querschnittsansicht entlang der Ebene A-A in 2P gemäß einigen Ausführungsformen. Die Querschnittsansicht von 3A soll helfen, verschiedene Merkmale der Struktur von 2P zu veranschaulichen. Daher ist die relevante Beschreibung in Bezug auf jedes ähnlich nummerierte Merkmal gleichermaßen auf 3A anwendbar. Es ist jedoch zu beachten, dass sich die Abmessungen der in 3A gezeigten Merkmale relativ zu den Merkmalen von 2P unterscheiden können, um die Veranschaulichung zu vereinfachen. Es ist auch zu beachten, dass es einige Variationen zwischen den Strukturen gibt, wie zum Beispiel die Form der Abstandshalter 250 und die Form der Finnenkanalregion 230. Es ist des Weiteren zu beachten, dass die in 3A gezeigte Kanalregion 230 nicht nativ aus dem Substrat 200 stammt; in anderen Ausführungsformen kann die Kanalregion (und damit das Material dieser Kanalregion) jedoch nativ aus dem Substrat 200 stammen. Es ist des Weiteren zu beachten, dass die in der Struktur von 3A verwendete konkrete S/D-Konfiguration die gleiche S/D-Konfiguration wie in 2P ist.
  • In einigen Ausführungsformen kann die Länge der Gate-Elektrode 284 (zum Beispiel die Abmessung zwischen den Abstandshaltern 250 in in der Z-Achsen-Richtung), die in 3A mit Lg angedeutet ist, jede geeignete Länge sein, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen kann die Gate-Länge beispielsweise im Bereich von 3-100 nm (zum Beispiel 3-10, 3-20, 3-30, 3-50, 5-10, 5-20, 5-30, 5-50, 5-100, 10-20, 10-30, 10-50, 10-100, 20-30, 20-50, 20-100 oder 50-100 nm) liegen oder größer sein. In einigen Ausführungsformen kann die Gate-Länge unterhalb einer bestimmten Schwelle liegen, zum Beispiel unterhalb von 100, 50, 45, 40, 35, 30, 25, 20, 15, 10, 8 oder 5 nm, oder unterhalb einer anderen geeigneten Schwelle, wie im Licht dieser Offenbarung ersichtlich wird. In einigen Ausführungsformen ermöglichen die Techniken die Aufrechterhaltung einer gewünschten Vorrichtungsleistung im Fall einer Skalierung auf so niedrige Schwellen, wie zum Beispiel Schwellen unter 50, unter 40, unter 30 oder unter 20 nm und noch kleiner, wie anhand dieser Offenbarung zu erkennen ist. Zum Beispiel können die im vorliegenden Text verschiedentlich beschriebenen Techniken Kurzkanaleffekte reduzieren und damit die effektive Kanallänge (die Abmessung zwischen den S/D-Regionen in der Z-Achsen-Richtung) erhöhen. Darüber hinaus können es die im vorliegenden Text beschriebenen Techniken gemäß einigen Ausführungsformen ermöglichen, dass die Gate-Länge und die effektive Kanallänge gleich oder annähernd gleich sind. Zum Beispiel kann in einigen solcher Ausführungsformen der Umstand, dass die effektive Kanallänge und die Gate-Länge in etwa gleich sind, enthalten, dass sich die effektive Kanallänge innerhalb von 1-10 nm (zum Beispiel innerhalb von 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10 nm) oder innerhalb von 1-10 % (zum Beispiel innerhalb von 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10 %) von der Gate-Länge unterscheidet (zum Beispiel kürzer ist).
  • 3B veranschaulicht ein weitere beispielhafter Querschnittsansicht, ähnlich der von 3A, entlang der Ebene B-B von 2P gemäß einigen Ausführungsformen. In dieser Ansicht ist die S/D-Region 262 ein n-MOS-Material, und die dotandenreiche Isolatorkappschicht 212 ist so gezeigt, dass sie über der angrenzenden S/D-Region 262 abgeschieden ist. Des Weiteren, wie zu sehen ist, ist die dotandenreiche Isolatorkappschicht 212 aufgrund des Schutzes, den die Gate-Struktur während der Abscheidung der dotandenreichen Isolatorkappe Schutz bietet, nicht neben der Kanalregion 230 vorhanden.
  • Das Verfahren 100 von 1 wird gemäß einigen Ausführungsformen wie gewünscht mit der Vollendung 126 der Verarbeitung des integrierten Schaltkreises (IC) fortgesetzt. Eine solche zusätzliche Verarbeitung zur Vollendung des IC kann zum Beispiel eine Back-End- oder Back-End-of-Line-Verarbeitung (BEOL-Verarbeitung) zum Bilden einer oder mehrerer Metallisierungsschichten und/oder zum Verbinden der Transistorvorrichtungen miteinander umfassen, die während der Front-End- oder Front-End-of-Line-Verarbeitung (FEOL-Verarbeitung) gebildet werden. Es kann auch jede andere geeignete Verarbeitung durchgeführt werden, wie im Licht dieser Offenbarung ersichtlich wird. Es ist zu beachten, dass die Prozesse 102-126 des Verfahrens 100 der einfacheren Beschreibung halber halber in einer bestimmten Reihenfolge gezeigt sind. Es können jedoch ein oder mehrere der Prozesse 102-126 auch in einer anderen Reihenfolge ausgeführt werden, oder brauchen gar nicht ausgeführt zu werden. Zum Beispiel ist das Kästchen 116 ein optionaler Prozess, der in Ausführungsformen, die einen Gate-First-Prozessablauf verwenden, nicht durchgeführt zu werden braucht. Wir erinnern uns, dass die Techniken zur Bildung einer Vielzahl verschiedener Transistortypen und -konfigurationen verwendet werden können. Obgleich die Techniken im vorliegenden Text in erster Linie im Kontext der Verwendung einer dotandenreichen Isolatorkappe gezeigt und beschrieben werden, um eine unerwünschte Diffusion von n-Störatomen aus Source/Drain-Strukturen in benachbarte Isolatorregionen eines bestimmten n-MOS-Transistors, der eine Ge-reiche Kanalregion aufweist, zu reduzieren, soll die vorliegende Offenbarung nicht darauf beschränkt sein, da die Techniken in einigen Ausführungsformen nur zum Nutzen einer Seite einer bestimmten Kanalregion und nicht zum Nutzen der anderen Seite verwendet werden können. Zahlreiche Variationen und Konfigurationen sind im Licht der vorliegenden Offenbarung zu erkennen.
  • Beispielhaftes System
  • 4 veranschaulicht ein Computersystem 1000, das mit integrierten Schaltkreisstrukturen und/oder Transistorvorrichtungen implementiert wurde, die unter Verwendung der im vorliegenden Text offenbarten Techniken gebildet wurden, gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wie zu sehen, ist in dem Computersystem 1000 eine Hauptplatine 1002 aufgenommen. Die Hauptplatine 1002 kann eine Reihe von Komponenten umfassen, einschließlich beispielsweise einen Prozessor 1004 und mindestens einen Kommunikations-Chip 1006, die jeweils physisch und elektrisch mit der Hauptplatine 1002 gekoppelt oder anderweitig darin integriert werden können. Es versteht sich, dass die Hauptplatine 1002 zum Beispiel jede beliebige gedruckte Leiterplatte sein kann, sei es eine Hauptplatine, eine auf einer Hauptplatine montierte Tochterplatine, oder die einzelne Platine des Systems 1000, usw.
  • In Abhängigkeit von seinen Anwendungen kann das Computersystem 1000 eine oder mehrere weitere Komponenten aufweisen, die gegebenenfalls physisch und elektrisch mit der Hauptplatine 1002 gekoppelt sein können. Zu diesen weiteren Komponenten können unter anderem flüchtiger Speicher (zum Beispiel DRAM), nichtflüchtiger Speicher (zum Beispiel ROM), ein Grafikprozessor, ein digitaler Signalprozessor, ein Kryptoprozessor, ein Chipsatz, eine Antenne, eine Anzeige, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audio-Codec, ein Video-Codec, ein Leistungsverstärker, eine GPS-Vorrichtung (Global Positioning System), ein Kompass, ein Beschleunigungsmesser, ein Gyroskop, ein Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie zum Beispiel Festplatte, Compact Disk (CD), Digital Versatile Disk (DVD) usw.) gehören. Jede der in dem Computersystem 1000 enthaltenen Komponenten kann eine oder mehrere integrierte Schaltkreisstrukturen oder - vorrichtungen umfassen, die gemäß einer beispielhaften Ausführungsform mittels der offenbarten Techniken hergestellt werden. In einigen Ausführungsformen können mehrere Funktionen in einen oder mehrere Chips integriert werden (zum Beispiel ist zu beachten, dass der Kommunikations-Chip 1006 Teil des Prozessors 1004 sein kann oder auf sonstige Weise in diesen integriert sein kann).
  • Der Kommunikations-Chip 1006 ermöglicht die drahtlose Kommunikation für die Übertragung von Daten zu und von dem Computersystem 1000. Der Begriff „drahtlos“ und seine Ableitungen können zum Beschreiben von Schaltkreisen, Vorrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen usw. verwendet werden, die Daten mit Hilfe modulierter elektromagnetischer Strahlung über ein nicht-festes Medium übertragen können. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte umfassen, obgleich sie in manchen Ausführungsformen möglicherweise keine Drähte enthalten. Der Kommunikations-Chip 1006 kann beliebige aus einer Reihe von Drahtlos-Standards oder -Protokollen implementieren, einschließlich beispielsweise Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie jegliche anderen Drahtlos-Protokolle, die als 3G, 4G, 5G - und darüber hinaus - bezeichnet werden. Das Computersystem 1000 kann mehrere Kommunikations-Chips 1006 umfassen. Zum Beispiel kann ein erster Kommunikations-Chip 1006 speziell für die drahtlose Nahbereichskommunikation, wie zum Beispiel Wi-Fi und Bluetooth, vorgesehen sein, und ein zweiter Kommunikations-Chip 1006 kann speziell für die drahtlose Fernbereichskommunikation, wie zum Beispiel GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 1004 des Computersystem 1000 enthält einen integrierten Schaltkreis-Die, der innerhalb des Prozessors 1004 verkapselt ist. In einigen Ausführungsformen enthält der integrierte Schaltkreis-Die des Prozessors Onboard-Schaltungen, die mit einer oder mehreren integrierten Schaltkreisstrukturen oder -vorrichtungen implementiert sind, die unter Verwendung der offenbarten Techniken ausgebildet werden, wie verschiedentlich im vorliegenden Text beschrieben ist. Der Begriff „Prozessor“ kann sich auf jede Vorrichtung oder jeden Abschnitt einer Vorrichtung beziehen, der zum Beispiel elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronischen Daten umzuwandeln, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 kann ebenfalls einen integrierten Schaltkreis enthalten, der innerhalb des Kommunikationschips 1006 verkapselt ist. Gemäß einigen solchen beispielhaften Ausführungsformen enthält der integrierte Schaltkreis-Die des Kommunikationschips eine oder mehrere integrierte Schaltkreisstrukturen oder -vorrichtungen, die unter Verwendung der offenbarten Techniken ausgebildet werden, wie verschiedentlich im vorliegenden Text beschrieben ist. Wie der Fachmann im Licht dieser Offenbarung erkennt, ist zu beachten, dass eine Multistandard-Drahtlosfähigkeit direkt in den Prozessor 1004 integriert sein kann (wobei zum Beispiel die Funktionalität von Chips 1006 in den Prozessor 1004 integriert ist, anstatt separate Kommunikationschips zu haben). Des Weiteren ist zu beachten, dass der Prozessor 1004 ein Chipsatz sein kann, der eine solche Drahtlosfähigkeit aufweist. Kurz gesagt, kann jede beliebige Anzahl von Prozessoren 1004 und/oder Kommunikationschips 1006 verwendet werden. Gleichermaßen können in jedem Chip oder Chipsatz mehrere Funktionen integriert sein.
  • In verschiedenen Implementierungen kann das Computersystem 1000 sein: ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein portabler Musikplayer, ein digitaler Videorekorder, oder jede andere elektronische Vorrichtung oder jedes andere elektronische System, die bzw. das Daten verarbeitet oder eine oder mehrere integrierte Schaltkreisstrukturen oder -vorrichtungen verwendet, die unter Verwendung der offenbarten Techniken ausgebildet werden, wie verschiedentlich im vorliegenden Text beschrieben ist. Es ist zu beachten, dass ein Verweis auf ein Computersystem auch Computergeräte, -vorrichtungen, und andere Strukturen umfassen soll, die für die Berechnung oder Verarbeitung von Informationen konfiguriert sind.
  • Weitere beispielhafte Ausführungsformen
  • Die folgenden Beispiele betreffen weitere Ausführungsformen, aus denen zahlreiche Abwandlungen und Konfigurationen offensichtlich werden.
  • Beispiel 1 ist ein integrierter Schaltkreis (IC), der Folgendes umfasst: einen Halbleiterkörper, der mindestens 75 Atomprozent Germanium enthält; eine Gate-Struktur auf dem Halbleiterkörper, wobei die Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode aufweist; eine Source-Region und eine Drain-Region, die beide an die Gate-Struktur grenzen, dergestalt, dass die Gate-Struktur zwischen der Source- und der Drain-Region liegt, wobei mindestens eine der Source-Region und der Drain-Region n-Störatome enthält; und eine Region einer dotandenreichen Isolatorkappe zwischen der mindestens einen der Source-Region und der Drain-Region und einer undotierten Isolatorregion, wobei die Region der dotandenreichen Isolatorkappe das n-Störatom enthält und die Region der dotandenreichen Isolatorkappe sich von der undotierten Isolatorregion unterscheidet.
  • Beispiel 2 umfasst den Gegenstand von Beispiel 1, wobei das n-Störatom Phosphor ist.
  • Beispiel 3 umfasst den Gegenstand der Beispiele 1 oder 2, wobei die Konzentration des n-Störatoms in der Region der dotandenreichen Isolatorkappe im Bereich von 1 bis 10 Atom-% liegt.
  • Beispiel 4 umfasst den Gegenstand eines der Beispiele 1-3, wobei die Dicke der Region der dotandenreichen Isolatorkappe im Bereich von 10 bis 100 Nanometer liegt, wobei die Dicke die Distanz zwischen einem ersten benachbarten undotierten Isolator auf einer ersten Seite der mindestens einen der Source-Region und der Drain-Region und einem zweiten benachbarten undotierten Isolator auf einer zweiten Seite der mindestens einen der Source-Region und der Drain-Region ist.
  • Beispiel 5 umfasst den Gegenstand eines der Beispiele 1-4, wobei die Höhe der Region der dotandenreichen Isolatorkappe im Bereich von 10 Nanometern bis 200 Nanometern liegt, wobei die Höhe eine Distanz ist, die sich senkrecht von einer Oberfläche einer Flachgrabenisolationsregion (STI-Region) neben der mindestens einen der Source-Region und der Drain-Region erstreckt.
  • Beispiel 6 umfasst den Gegenstand eines der Beispiele 1-5, wobei die Region der dotandenreichen Isolatorkappe Siliziumdioxid umfasst.
  • Beispiel 7 umfasst den Gegenstand eines der Beispiele 1-6, wobei der Halbleiterkörper außerdem mindestens eines von Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfasst.
  • Beispiel 8 umfasst den Gegenstand eines der Beispiele 1-7, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  • Beispiel 9 umfasst den Gegenstand eines der Beispiele 1-8, wobei der Halbleiterkörper außerdem bis zu 2 Atomprozent Zinn umfasst.
  • Beispiel 10 umfasst den Gegenstand eines der Beispiele 1-9, wobei sich zusätzlich zu dem n-Störatom die Source-Region und die Drain-Region von dem Halbleiterkörper in ihrer Zusammensetzung unterscheiden, wobei die Source-Region und die Drain-Region mindestens eines von Silizium und Germanium umfassen.
  • Beispiel 11 umfasst den Gegenstand eines der Beispiele 1-10, wobei sich zusätzlich zu dem n-Störatom die Source-Region und die Drain-Region von dem Halbleiterkörper in ihrer Zusammensetzung unterscheiden, wobei die Source-Region und die Drain-Region außerdem mindestens eines von Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfassen.
  • Beispiel 12 umfasst den Gegenstand eines der Beispiele 1-11, wobei die Source-Region und die Drain-Region außerdem bis zu 2 Atomprozent Zinn umfassen.
  • Beispiel 13 umfasst den Gegenstand eines der Beispiele 1-12, wobei das n-Störatom Arsen ist.
  • Beispiel 14 umfasst den Gegenstand eines der Beispiele 1-13, wobei sich der Halbleiterkörper auf einem Finnenstumpf befindet, und die Region der dotandenreichen Isolatorkappe sich an gegenüberliegenden Seitenwänden des Finnenstumpfes sowie an gegenüberliegenden Seitenwänden des Halbleiterkörpers befindet.
  • Beispiel 15 umfasst den Gegenstand eines der Beispiele 1-14, wobei sich die mindestens eine der Source-Region und der Drain-Region auf dem Finnenstumpf befindet und die Region der dotandenreichen Isolatorkappe an gegenüberliegenden Seitenwänden des Finnenstumpfes sowie an gegenüberliegenden Seitenwänden der mindestens einen der Source-Region und der Drain-Region befindet.
  • Beispiel 16 umfasst den Gegenstand eines der Beispiele 1-15, wobei der Finnenstumpf Teil eines darunterliegenden Halbleitersubstrats ist.
  • Beispiel 17 umfasst den Gegenstand eines der Beispiele 1-16, wobei das Substrat Silizium ist und der Halbleiterkörper mindestens eines von Germanium, Gallium, Arsen, Indium, Antimon und Stickstoff umfasst.
  • Beispiel 18 umfasst den Gegenstand eines der Beispiele 1-17 und umfasst des Weiteren eine erste Kontaktstruktur in der Region der dotandenreichen Isolatorkappe und auf der Source-Region sowie eine zweite Kontaktstruktur in der Region der dotandenreichen Isolatorkappe und auf der Drain-Region.
  • Beispiel 19 umfasst den Gegenstand eines der Beispiele 1-18, wobei sich die Region der dotandenreichen Isolatorkappe auf der obersten Fläche der mindestens einen der Source-Region und der Drain-Region befindet.
  • Beispiel 20 umfasst den Gegenstand eines der Beispiele 1-19, wobei der Halbleiterkörper eine Finne ist.
  • Beispiel 21 umfasst den Gegenstand eines der Beispiele 1-20, wobei der Halbleiterkörper einen oder mehrere Nanodrähte aufweist.
  • Beispiel 22 umfasst den Gegenstand eines der Beispiele 1-21, wobei der Halbleiterkörper ein oder mehrere Nanobänder aufweist.
  • Beispiel 23 umfasst den Gegenstand eines der Beispiele 1-22, wobei die Gate-Struktur des Weiteren einen ersten Gate-Abstandshalter zwischen der Source-Region und der Gate-Elektrode und einen zweiten Gate-Abstandshalter zwischen der Drain-Region und der Gate-Elektrode aufweist.
  • Beispiel 24 ist ein Computersystem, das den IC nach einem der Ansprüche 1-23 umfasst.
  • Beispiel 25 ist ein Verfahren zur Bildung eines integrierten Schaltkreises (IC), wobei das Verfahren umfasst: Bilden eines Halbleiterkörpers, der mindestens 75 Atomprozent Germanium umfasst; Bilden einer Gate-Struktur auf dem Halbleiterkörper, wobei die Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode aufweist; Bilden einer Source-Region und einer Drain-Region, die beide an die Gate-Struktur grenzen, dergestalt, dass die Gate-Struktur zwischen der Source-Region und der Drain-Region liegt, wobei mindestens eine der Source-Region und der Drain-Region n-Störatome umfasst; und Bilden einer Region einer dotandenreichen Isolatorkappe zwischen der mindestens einen der Source-Region und der Drain-Region und einer undotierten Isolatorregion, wobei die Region der dotandenreichen Isolatorkappe das n-Störatom enthält und die Region der dotandenreichen Isolatorkappe sich von der undotierten Isolatorregion unterscheidet.
  • Beispiel 26 umfasst den Gegenstand von Beispiel 25, wobei das n-Störatom Phosphor ist.
  • Beispiel 27 umfasst den Gegenstand der Beispiele 25 oder 26, wobei die Konzentration des n-Störatoms in der Region der dotandenreichen Isolatorkappe im Bereich von 1 bis 10 Atom-% liegt.
  • Beispiel 28 umfasst den Gegenstand eines der Beispiele 25-27, wobei die Dicke der Region der dotandenreichen Isolatorkappe im Bereich von 10 bis 100 Nanometer liegt, wobei die Dicke die Distanz zwischen einem ersten benachbarten undotierten Isolator auf einer ersten Seite der mindestens einen der Source-Region und der Drain-Region und einem zweiten benachbarten undotierten Isolator auf einer zweiten Seite der mindestens einen der Source-Region und der Drain-Region ist.
  • Beispiel 29 umfasst den Gegenstand eines der Beispiele 25-28, wobei die Höhe der Region der dotandenreichen Isolatorkappe im Bereich von 10 Nanometern bis 200 Nanometern liegt, wobei die Höhe eine Distanz ist, die sich senkrecht von einer Oberfläche einer Flachgrabenisolationsregion (STI-Region) neben der mindestens einen der Source-Region und der Drain-Region erstreckt.
  • Beispiel 30 umfasst den Gegenstand eines der Beispiele 25-29, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  • Beispiel 31 umfasst den Gegenstand eines der Beispiele 25-30, wobei die Region der dotandenreichen Isolatorkappe Siliziumdioxid umfasst.
  • Beispiel 32 umfasst den Gegenstand eines der Beispiele 25-31, wobei der Halbleiterkörper außerdem mindestens eines von Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfasst.
  • Beispiel 33 umfasst den Gegenstand eines der Beispiele 25-32, wobei der Halbleiterkörper außerdem bis zu 2 Atomprozent Zinn umfasst.
  • Beispiel 34 umfasst den Gegenstand eines der Beispiele 25-33, wobei sich zusätzlich zu dem n-Störatom die Source-Region und die Drain-Region von dem Halbleiterkörper in ihrer Zusammensetzung unterscheiden, wobei die Source-Region und die Drain-Region mindestens eines von Silizium und Germanium umfassen.
  • Beispiel 35 umfasst den Gegenstand eines der Beispiele 25-34, wobei sich zusätzlich zu dem n-Störatom die Source-Region und die Drain-Region von dem Halbleiterkörper in ihrer Zusammensetzung unterscheiden, wobei die Source-Region und die Drain-Region außerdem mindestens eines von Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfassen.
  • Beispiel 36 umfasst den Gegenstand eines der Beispiele 25-35, wobei die Source-Region und die Drain-Region außerdem bis zu 2 Atomprozent Zinn umfassen.
  • Beispiel 37 umfasst den Gegenstand eines der Beispiele 25-36, wobei das n-Störatom Arsen ist.
  • Beispiel 38 umfasst den Gegenstand eines der Beispiele 25-37, wobei sich der Halbleiterkörper auf einem Finnenstumpf befindet, und die Region der dotandenreichen Isolatorkappe sich an gegenüberliegenden Seitenwänden des Finnenstumpfes sowie an gegenüberliegenden Seitenwänden des Halbleiterkörpers befindet.
  • Beispiel 39 umfasst den Gegenstand eines der Beispiele 25-38, wobei sich die mindestens eine der Source-Region und der Drain-Region auf dem Finnenstumpf befindet und die Region der dotandenreichen Isolatorkappe an gegenüberliegenden Seitenwänden des Finnenstumpfes sowie an gegenüberliegenden Seitenwänden der mindestens einen der Source-Region und der Drain-Region befindet.
  • Beispiel 40 umfasst den Gegenstand eines der Beispiele 25-39, wobei der Finnenstumpf Teil eines darunterliegenden Halbleitersubstrats ist.
  • Beispiel 41 umfasst den Gegenstand eines der Beispiele 25-40, wobei das Substrat Silizium ist und der Halbleiterkörper mindestens eines von Germanium, Gallium, Arsen, Indium, Antimon und Stickstoff umfasst.
  • Beispiel 42 umfasst den Gegenstand eines der Beispiele 25-41, und umfasst des Weiteren das Bilden einer ersten Kontaktstruktur in der Region der dotandenreichen Isolatorkappe und auf der Source-Region sowie einer zweiten Kontaktstruktur in der Region der dotandenreichen Isolatorkappe und auf der Drain-Region.
  • Beispiel 43 umfasst den Gegenstand eines der Beispiele 25-42, wobei sich die Region der dotandenreichen Isolatorkappe auf der obersten Fläche der mindestens einen der Source-Region und der Drain-Region befindet.
  • Beispiel 44 umfasst den Gegenstand eines der Beispiele 25-43, wobei der Halbleiterkörper eine Finne ist.
  • Beispiel 45 umfasst den Gegenstand eines der Beispiele 25-44, wobei der Halbleiterkörper einen oder mehrere Nanodrähte aufweist.
  • Beispiel 46 umfasst den Gegenstand eines der Beispiele 25-45, wobei der Halbleiterkörper ein oder mehrere Nanobänder aufweist.
  • Beispiel 47 umfasst den Gegenstand eines der Beispiele 25-46, wobei die Gate-Struktur des Weiteren einen ersten Gate-Abstandshalter zwischen der Source-Region und der Gate-Elektrode und einen zweiten Gate-Abstandshalter zwischen der Drain-Region und der Gate-Elektrode aufweist.
  • Die im vorliegenden Text verwendeten Begriffe und Ausdrücke dienen der Beschreibung und nicht der Beschränkung, und es ist nicht beabsichtigt, bei der Verwendung solcher Begriffe und Ausdrücke Äquivalente der gezeigten und beschriebenen Merkmale (oder von Abschnitten davon) auszuschließen, und es versteht sich, dass innerhalb des Schutzumfangs der Ansprüche verschiedene Modifizierungen möglich sind. Dementsprechend sollen die Ansprüche auch jegliche derartigen Äquivalente umfassen. Im vorliegenden Text sind verschiedene Merkmale, Aspekte und Ausführungsformen beschrieben worden. Die Merkmale, Aspekte und Ausführungsformen eignen sich zur Kombination miteinander sowie zum Variieren und Modifizieren, wie im Licht dieser Offenbarung zu erkennen ist. Die vorliegende Offenbarung ist daher so auszulegen, dass solche Kombinationen, Variationen und Modifizierungen in ihr enthalten sind. Es ist beabsichtigt, dass der Geltungsbereich der vorliegenden Offenbarung nicht durch diese detaillierte Beschreibung, sondern vielmehr durch die beigefügten Ansprüche beschränkt wird. Künftige eingereichte Anmeldungen, die die Priorität dieser Anmeldung beanspruchen, können den offenbarten Gegenstand auf andere Weise beanspruchen und können allgemein eine beliebige Anzahl eines oder mehrerer Elemente umfassen, die im vorliegenden Text verschiedentlich offenbart oder anderweitig aufgezeigt sind.

Claims (26)

  1. Beansprucht wird:
  2. Integrierter Schaltkreis (IC), der Folgendes umfasst: einen Halbleiterkörper, der mindestens 75 Atomprozent Germanium enthält; eine Gate-Struktur auf dem Halbleiterkörper, wobei die Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode aufweist; eine Source-Region und eine Drain-Region, die beide an die Gate-Struktur grenzen, dergestalt, dass die Gate-Struktur zwischen der Source- und der Drain-Region liegt, wobei mindestens eine der Source-Region und der Drain-Region n-Störatome enthält; und eine Region einer dotandenreichen Isolatorkappe zwischen der mindestens einen der Source-Region und der Drain-Region und einer undotierten Isolatorregion, wobei die Region der dotandenreichen Isolatorkappe das n-Störatom enthält und die Region der dotandenreichen Isolatorkappe sich von der undotierten Isolatorregion unterscheidet.
  3. IC nach Anspruch 1, wobei das n-Störatom Phosphor ist.
  4. IC nach Anspruch 1, wobei die Konzentration des n-Störatoms in der Region der dotandenreichen Isolatorkappe im Bereich von 1 bis 10 Atom-% liegt.
  5. IC nach Anspruch 1, wobei die Dicke der Region der dotandenreichen Isolatorkappe im Bereich von 10 bis 100 Nanometer liegt, wobei die Dicke die Distanz zwischen einem ersten benachbarten undotierten Isolator auf einer ersten Seite der mindestens einen der Source-Region und der Drain-Region und einem zweiten benachbarten undotierten Isolator auf einer zweiten Seite der mindestens einen der Source-Region und der Drain-Region ist.
  6. IC nach Anspruch 1, wobei die Höhe der Region der dotandenreichen Isolatorkappe im Bereich von 10 Nanometern bis 200 Nanometern liegt, wobei die Höhe eine Distanz ist, die sich senkrecht von einer Oberfläche einer Flachgrabenisolationsregion (STI-Region) neben der mindestens einen der Source-Region und der Drain-Region erstreckt.
  7. IC nach Anspruch 1, wobei die Region der dotandenreichen Isolatorkappe Siliziumdioxid umfasst.
  8. IC nach Anspruch 1, wobei der Halbleiterkörper außerdem mindestens eines von Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfasst.
  9. IC nach Anspruch 1, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
  10. IC nach einem der Ansprüche 1-8, wobei der Halbleiterkörper des Weiteren bis zu 2 Atomprozent Zinn umfasst.
  11. IC nach einem der Ansprüche 1-8, wobei sich zusätzlich zu dem n-Störatom die Source-Region und die Drain-Region von dem Halbleiterkörper in ihrer Zusammensetzung unterscheiden, wobei die Source-Region und die Drain-Region mindestens eines von Silizium und Germanium umfassen.
  12. IC nach einem der Ansprüche 1-8, wobei sich zusätzlich zu dem n-Störatom die Source-Region und die Drain-Region von dem Halbleiterkörper in ihrer Zusammensetzung unterscheiden, wobei die Source-Region und die Drain-Region außerdem mindestens eines von Silizium, Indium, Gallium, Arsen, Antimon und Stickstoff umfassen.
  13. IC nach einem der Ansprüche 1-8, wobei die Source-Region und die Drain-Region außerdem bis zu 2 Atomprozent Zinn umfassen.
  14. IC nach einem der Ansprüche 1-8, wobei das n-Störatom Arsen ist.
  15. IC nach einem der Ansprüche 1-8, wobei sich der Halbleiterkörper auf einem Finnenstumpf befindet, und die Region der dotandenreichen Isolatorkappe sich an gegenüberliegenden Seitenwänden des Finnenstumpfes sowie an gegenüberliegenden Seitenwänden des Halbleiterkörpers befindet.
  16. IC nach Anspruch 14, wobei sich die mindestens eine der Source-Region und der Drain-Region auf dem Finnenstumpf befindet und die Region der dotandenreichen Isolatorkappe an gegenüberliegenden Seitenwänden des Finnenstumpfes sowie an gegenüberliegenden Seitenwänden der mindestens einen der Source-Region und der Drain-Region befindet.
  17. IC nach Anspruch 14, wobei der Finnenstumpf Teil eines darunterliegenden Halbleitersubstrats ist.
  18. IC nach Anspruch 16, wobei das Substrat Silizium ist und der Halbleiterkörper mindestens eines von Germanium, Gallium, Arsen, Indium, Antimon und Stickstoff umfasst.
  19. IC nach Anspruch 1, der des Weiteren eine erste Kontaktstruktur in der Region der dotandenreichen Isolatorkappe und auf der Source-Region sowie eine zweite Kontaktstruktur in der Region der dotandenreichen Isolatorkappe und auf der Drain-Region umfasst.
  20. Computersystem, das den IC nach einem der Ansprüche 1-18 umfasst.
  21. Verfahren zur Bildung eines integrierten Schaltkreises (IC), wobei das Verfahren Folgendes umfasst: Bilden eines Halbleiterkörpers, der mindestens 75 Atomprozent Germanium umfasst; Bilden einer Gate-Struktur auf dem Halbleiterkörper, wobei die Gate-Struktur ein Gate-Dielektrikum und eine Gate-Elektrode aufweist; Bilden einer Source-Region und einer Drain-Region, die beide an die Gate-Struktur grenzen, dergestalt, dass die Gate-Struktur zwischen der Source-Region und der Drain-Region liegt, wobei mindestens eine der Source-Region und der Drain-Region n-Störatome umfasst; und Bilden einer Region einer dotandenreichen Isolatorkappe zwischen der mindestens einen der Source-Region und der Drain-Region und einer undotierten Isolatorregion, wobei die Region der dotandenreichen Isolatorkappe das n-Störatom enthält und die Region der dotandenreichen Isolatorkappe sich von der undotierten Isolatorregion unterscheidet.
  22. Verfahren nach Anspruch 20, wobei das n-Störatom Phosphor ist.
  23. Verfahren nach Anspruch 20, wobei die Konzentration des n-Störatoms in der Region der dotandenreichen Isolatorkappe im Bereich von 1 bis 10 Atom-% liegt.
  24. Verfahren nach einem der Ansprüche 20-22, wobei die Dicke der Region der dotandenreichen Isolatorkappe im Bereich von 10 bis 100 Nanometer liegt, wobei die Dicke die Distanz zwischen einem ersten benachbarten undotierten Isolator auf einer ersten Seite der mindestens einen der Source-Region und der Drain-Region und einem zweiten benachbarten undotierten Isolator auf einer zweiten Seite der mindestens einen der Source-Region und der Drain-Region ist.
  25. Verfahren nach einem der Ansprüche 20-22, wobei die Höhe der Region der dotandenreichen Isolatorkappe im Bereich von 10 Nanometern bis 200 Nanometern liegt, wobei die Höhe eine Distanz ist, die sich senkrecht von einer Oberfläche einer Flachgrabenisolationsregion (STI-Region) neben der mindestens einen der Source-Region und der Drain-Region erstreckt.
  26. Verfahren nach einem der Ansprüche 20-22, wobei die Germaniumkonzentration des Halbleiterkörpers 98 Atomprozent oder mehr beträgt.
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