DE102017124637A1 - Herstellungsverfahren für ein Halbleiter-Bauelement und ein Halbleiter-Bauelement - Google Patents

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Tung Ying Lee
Shao-Ming Yu
Chao-Ching Cheng
Tzu-Chiang CHEN
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    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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Abstract

Bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements wird eine Finnenstruktur hergestellt, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinander gestapelt werden. Über der Finnenstruktur wird eine Opfer-Gate-Struktur hergestellt. Ein Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfer-Gate-Struktur bedeckt ist, wird geätzt, sodass ein Source-/Drain-Zwischenraum entsteht. Die ersten Halbleiterschichten werden durch den Source-/Drain-Zwischenraum seitlich geätzt. Eine erste Isolierschicht wird in dem Source-/Drain-Zwischenraum zumindest auf den geätzten ersten Halbleiterschichten hergestellt. In dem Source-/Drain-Zwischenraum wird eine epitaxiale Source-/Drain-Schicht hergestellt, sodass Luftspalte zwischen der epitaxialen Source-/Drain-Schicht und den ersten Halbleiterschichten entstehen.

Description

  • Diese Anmeldung beansprucht die Priorität der am 30. August 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/552.157, die durch Bezugnahme aufgenommen ist.
  • Technisches Gebiet
  • Die Erfindung betrifft ein Verfahren zur Herstellung von integrierten Halbleiterschaltkreisen und insbesondere ein Verfahren zur Herstellung von HalbleiterBauelementen, die Finnen-Feldeffekttransistoren (FinFETs) und/oder Gate-all-around(GAA)-FETs umfassen, und Halbleiter-Bauelemente.
  • Hintergrund
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Entwicklung von dreidimensionalen Entwürfen geführt, wie etwa Multi-Gate-Feldeffekttransistoren (FETs), die Finnen-Feldeffekttransistoren (FinFETs) und Gate-all-around(GAA)-FETs umfassen. Bei einem FinFET grenzt eine Gate-Elektrode an drei Seitenflächen eines Kanalbereichs an, wobei eine dielektrische Gate-Schicht dazwischen geschichtet ist. Da die Gate-Struktur die Finne auf drei Seiten umschließt, hat der Transistor im Wesentlichen drei Gates, die den Strom durch den Finnen- oder Kanalbereich steuern. Leider ist die vierte Seite, der untere Teil des Kanals, von der Gate-Elektrode weit entfernt, und sie lässt sich daher mit den Gates schlecht steuern. Im Gegensatz dazu sind bei einem GAA-FET alle Seitenflächen des Kanalbereichs von der Gate-Elektrode umschlossen, was eine vollständigere Verarmung in dem Kanalbereich ermöglicht und zu geringeren Kurzkanaleffekten auf Grund einer stärkeren Vorschwellwert-Stromschwankung (subthreshold current swing; SS) und einer geringeren Drain-induzierten Barrierenabsenkung (drain-induced barrier lowering; DIBL) führt. Wenn die Transistor-Abmessungen weiter bis in den Bereich der Sub-10-15-nm-Technologieknoten verkleinert werden, sind weitere Verbesserungen des GAA-FET erforderlich.
  • Figurenliste
  • Die vorliegende Erfindung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A bis 1D zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 1A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 1B ist eine Schnittansicht, die der Linie Y1 - Y1 von 1A entspricht. 1C ist eine Schnittansicht, die der Linie Y2 - Y2 von 1A entspricht. 1D ist eine Schnittansicht, die der Linie Y3 - Y3 von 1A entspricht.
    • Die 1E bis 1H zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 1E ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 1F ist eine Schnittansicht, die der Linie Y1 - Y1 von 1E entspricht. 1G ist eine Schnittansicht, die der Linie Y2 - Y2 von 1E entspricht. 1H ist eine Schnittansicht, die der Linie Y3 - Y3 von 1E entspricht.
    • Die 2A bis 2D zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. 2A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 2B ist eine Schnittansicht, die der Linie Y1 - Y1 von 2A entspricht. 2C ist eine Schnittansicht, die der Linie Y2 - Y2 von 2A entspricht. 2D ist eine Schnittansicht, die der Linie Y3 - Y3 von 2A entspricht.
    • Die 2E bis 2H zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 2E ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 2F ist eine Schnittansicht, die der Linie Y1 - Y1 von 2E entspricht. 2G ist eine Schnittansicht, die der Linie Y2 - Y2 von 2E entspricht. 2H ist eine Schnittansicht, die der Linie Y3 - Y3 von 2E entspricht.
    • Die 3A bis 3F zeigen verschiedene Konfigurationen von Innenabstandshalter-Bereichen gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 4A bis 4D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 4A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 4B ist eine Schnittansicht, die der Linie Y1 - Y1 von 4A entspricht. 4C ist eine Schnittansicht, die der Linie Y2 - Y2 von 4A entspricht. 4D ist eine Schnittansicht, die der Linie Y3 - Y3 von 4A entspricht.
    • Die 5A bis 5D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 5A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 5B ist eine Schnittansicht, die der Linie Y1 - Y1 von 5A entspricht. 5C ist eine Schnittansicht, die der Linie Y2 - Y2 von 5A entspricht. 5D ist eine Schnittansicht, die der Linie Y3 - Y3 von 5A entspricht.
    • Die 6A bis 6D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 6A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 6B ist eine Schnittansicht, die der Linie Y1 - Y1 von 6A entspricht. 6C ist eine Schnittansicht, die der Linie Y2 - Y2 von 6A entspricht. 6D ist eine Schnittansicht, die der Linie Y3 - Y3 von 6A entspricht.
    • Die 7A bis 7D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 7A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 7B ist eine Schnittansicht, die der Linie Y1 - Y1 von 7A entspricht. 7C ist eine Schnittansicht, die der Linie Y2 - Y2 von 7A entspricht. 7D ist eine Schnittansicht, die der Linie Y3 - Y3 von 7A entspricht.
    • Die 8A bis 8D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 8A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 8B ist eine Schnittansicht, die der Linie Y1 - Y1 von 8A entspricht. 8C ist eine Schnittansicht, die der Linie Y2 - Y2 von 8A entspricht. 8D ist eine Schnittansicht, die der Linie Y3 - Y3 von 8A entspricht.
    • Die 9A bis 9D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 9A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 9B ist eine Schnittansicht, die der Linie Y1 - Y1 von 9A entspricht. 9C ist eine Schnittansicht, die der Linie Y2 - Y2 von 9A entspricht. 9D ist eine Schnittansicht, die der Linie Y3 - Y3 von 9A entspricht.
    • Die 10A bis 10D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 10A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 10B ist eine Schnittansicht, die der Linie Y1 - Y1 von 10A entspricht. 10C ist eine Schnittansicht, die der Linie Y2 - Y2 von 10A entspricht. 10D ist eine Schnittansicht, die der Linie Y3 - Y3 von 10A entspricht.
    • Die 11A bis 11D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 11A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 11B ist eine Schnittansicht, die der Linie Y1 - Y1 von 11A entspricht. 11C ist eine Schnittansicht, die der Linie Y2 - Y2 von 11A entspricht. 11D ist eine Schnittansicht, die der Linie Y3 - Y3 von 11A entspricht.
    • Die 12A bis 12D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 12A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 12B ist eine Schnittansicht, die der Linie Y1 - Y1 von 12A entspricht. 12C ist eine Schnittansicht, die der Linie Y2 - Y2 von 12A entspricht. 12D ist eine Schnittansicht, die der Linie Y3 - Y3 von 12A entspricht.
    • Die 13A bis 13D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 13A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 13B ist eine Schnittansicht, die der Linie Y1 - Y1 von 13A entspricht. 13C ist eine Schnittansicht, die der Linie Y2 - Y2 von 13A entspricht. 13D ist eine Schnittansicht, die der Linie Y3 - Y3 von 13A entspricht.
    • Die 14A bis 14D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 14A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 14B ist eine Schnittansicht, die der Linie Y1 - Y1 von 14A entspricht. 14C ist eine Schnittansicht, die der Linie Y2 - Y2 von 14A entspricht. 14D ist eine Schnittansicht, die der Linie Y3 - Y3 von 14A entspricht.
    • Die 15A bis 15D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 15A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 15B ist eine Schnittansicht, die der Linie Y1 - Y1 von 15A entspricht. 15C ist eine Schnittansicht, die der Linie Y2 - Y2 von 15A entspricht. 15D ist eine Schnittansicht, die der Linie Y3 - Y3 von 15A entspricht.
    • Die 16A bis 16D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 16A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 16B ist eine Schnittansicht, die der Linie Y1 - Y1 von 16A entspricht. 16C ist eine Schnittansicht, die der Linie Y2 - Y2 von 16A entspricht. 16D ist eine Schnittansicht, die der Linie Y3 - Y3 von 16A entspricht.
    • Die 17A bis 17D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 17A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 17B ist eine Schnittansicht, die der Linie Y1 - Y1 von 17A entspricht. 17C ist eine Schnittansicht, die der Linie Y2 - Y2 von 17A entspricht. 17D ist eine Schnittansicht, die der Linie Y3 - Y3 von 17A entspricht.
    • Die 18A bis 18D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 18A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 18B ist eine Schnittansicht, die der Linie Y1 - Y1 von 18A entspricht. 18C ist eine Schnittansicht, die der Linie Y2 - Y2 von 18A entspricht. 18D ist eine Schnittansicht, die der Linie Y3 - Y3 von 18A entspricht.
    • Die 19A bis 19D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 19A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 19B ist eine Schnittansicht, die der Linie Y1 - Y1 von 19A entspricht. 19C ist eine Schnittansicht, die der Linie Y2 - Y2 von 19A entspricht. 19D ist eine Schnittansicht, die der Linie Y3 - Y3 von 19A entspricht.
    • Die 20A bis 20D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 20A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 20B ist eine Schnittansicht, die der Linie Y1 - Y1 von 20A entspricht. 20C ist eine Schnittansicht, die der Linie Y2 - Y2 von 20A entspricht. 20D ist eine Schnittansicht, die der Linie Y3 - Y3 von 20A entspricht.
    • Die 21A bis 21D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 21A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 21B ist eine Schnittansicht, die der Linie Y1 - Y1 von 21A entspricht. 21C ist eine Schnittansicht, die der Linie Y2 - Y2 von 21A entspricht. 21D ist eine Schnittansicht, die der Linie Y3 - Y3 von 21A entspricht.
    • Die 22A bis 22D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 22A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 22B ist eine Schnittansicht, die der Linie Y1 - Y1 von 22A entspricht. 22C ist eine Schnittansicht, die der Linie Y2 - Y2 von 22A entspricht. 22D ist eine Schnittansicht, die der Linie Y3 - Y3 von 22A entspricht.
    • Die 23A bis 23D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 23A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 23B ist eine Schnittansicht, die der Linie Y1 - Y1 von 23A entspricht. 23C ist eine Schnittansicht, die der Linie Y2 - Y2 von 23A entspricht. 23D ist eine Schnittansicht, die der Linie Y3 - Y3 von 23A entspricht.
    • Die 24A bis 24D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 24A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 24B ist eine Schnittansicht, die der Linie Y1 - Y1 von 24A entspricht. 24C ist eine Schnittansicht, die der Linie Y2 - Y2 von 24A entspricht. 24D ist eine Schnittansicht, die der Linie Y3 - Y3 von 24A entspricht.
    • Die 25A bis 25D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 25A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 25B ist eine Schnittansicht, die der Linie Y1 - Y1 von 25A entspricht. 25C ist eine Schnittansicht, die der Linie Y2 - Y2 von 25A entspricht. 25D ist eine Schnittansicht, die der Linie Y3 - Y3 von 25A entspricht.
    • Die 26A, 26B und 26C zeigen verschiedene Konfigurationen eines Source-/Drain-Bereichs gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • Die 27A bis 27D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 27A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 27B ist eine Schnittansicht, die der Linie Y1 - Y1 von 27A entspricht. 27C ist eine Schnittansicht, die der Linie Y2 - Y2 von 27A entspricht. 27D ist eine Schnittansicht, die der Linie Y3 - Y3 von 27A entspricht.
    • Die 28A bis 28D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 28A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 28B ist eine Schnittansicht, die der Linie Y1 - Y1 von 28A entspricht. 28C ist eine Schnittansicht, die der Linie Y2 - Y2 von 28A entspricht. 28D ist eine Schnittansicht, die der Linie Y3 - Y3 von 28A entspricht.
    • Die 29A bis 29D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 29A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 29B ist eine Schnittansicht, die der Linie Y1 - Y1 von 29A entspricht. 29C ist eine Schnittansicht, die der Linie Y2 - Y2 von 29A entspricht. 29D ist eine Schnittansicht, die der Linie Y3 - Y3 von 29A entspricht.
    • Die 30A bis 30D zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 30A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 30B ist eine Schnittansicht, die der Linie Y1 - Y1 von 30A entspricht. 30C ist eine Schnittansicht, die der Linie Y2 - Y2 von 30A entspricht. 30D ist eine Schnittansicht, die der Linie Y3 - Y3 von 30A entspricht.
    • Die 31A und 31B zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung.
    • Die 32A und 32B zeigen eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
    • 33 zeigt eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 34 zeigt eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 35 zeigt eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 36 zeigt eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 37 zeigt eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
    • 38 zeigt eine von mehreren Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. In der vorliegenden Erfindung bedeutet die Wendung „ein Element aus der Gruppe A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C) und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, wenn nicht anders angegeben.
  • Im Allgemeinen ist es schwierig, seitliche Ätzmengen zu steuern, wenn Nanodrähte (nanowires; NWs) durch selektive Ätzung von Halbleiter-Opferschichten freigelegt werden. Die seitlichen Enden der NWs können geätzt werden, wenn ein Ätzprozess zur Freilegung der NWs durchgeführt wird, nachdem ein Dummy-Polysilizium-Gate entfernt worden ist, da eine Steuerung der seitlichen Ätzung oder ein Ätzbudget für die Ätzung zur Freilegung der NWs nicht ausreichend ist. Wenn keine Ätzstoppschicht vorhanden ist, kann eine Gate-Elektrode eine epitaxiale Source-/Drain(S/D)-Schicht kontaktieren. Außerdem wird die Gate-Drain-Kapazität Cgd stärker beeinflusst. Wenn keine dielektrische Schicht zwischen dem Gate und dem S/D-Bereich vorhanden ist, wird Cgd größer, was die Schaltkreisgeschwindigkeit verringern würde.
  • In der vorliegenden Erfindung werden ein Verfahren zur Herstellung eines Innenabstandshalters zwischen einer Metall-Gate-Elektrode und einer epitaxialen S/D-Schicht sowie ein FET mit gestapelten Kanälen bereitgestellt. Insbesondere betrifft die vorliegende Erfindung ein Halbleiter-Bauelement und ein Verfahren zum Überwinden des „Problems der seitlichen Ätzung“, wenn ein selektiver Ätzprozess für die Nanodraht(NW)-Herstellung durchgeführt wird. Insbesondere werden in der vorliegenden Erfindung eine oder mehrere Low-k-Schichten und/oder Luftspalte zwischen einer Gate-Elektrode und einer epitaxialen S/D-Schicht vorgesehen, um eine Kapazität zwischen ihnen zu verringern.
  • In der vorliegenden Erfindung bezieht sich ein Source-/Drain auf eine Source und/oder einen Drain. Es ist zu beachten, dass in der vorliegenden Erfindung eine Source und ein Drain austauschbar verwendet werden und ihre Strukturen im Wesentlichen gleich sind.
  • Die 1A bis 1D zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 1A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 1B ist eine Schnittansicht, die der Linie Y1 - Y1 von 1A entspricht. 1C ist eine Schnittansicht, die der Linie Y2 - Y2 von 1A entspricht. 1D ist eine Schnittansicht, die der Linie Y3 - Y3 von 1A entspricht.
  • Wie in den 1A bis 1D gezeigt ist, sind über einem Halbleitersubstrat 10 Halbleiterdrähte 25 vorgesehen, die vertikal entlang der z-Richtung (senkrecht zur Hauptfläche des Substrats 10) angeordnet sind. Bei einigen Ausführungsformen weist das Substrat 10 eine einkristalline Halbleiterschicht zumindest auf seinem Oberflächenteil auf. Das Substrat 10 kann ein einkristallines Halbleitermaterial aufweisen, wie etwa Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaAsSb und InP. Bei bestimmten Ausführungsformen besteht das Substrat 10 aus kristallinem Si.
  • Das Substrat 10 kann in seinem Oberflächenbereich eine oder mehrere Pufferschichten (nicht dargestellt) aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante von der des Substrats auf die der Source-/Drain-Bereiche zu ändern. Die Pufferschichten können aus epitaxial aufgewachsenen einkristallinen Halbleitermaterialien bestehen, wie etwa Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN und InP. Bei einer speziellen Ausführungsform weist das Substrat 10 Siliziumgermanium(SiGe)-Pufferschichten auf, die epitaxial auf dem Siliziumsubstrat 10 aufgewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom-% Germanium für die unterste Pufferschicht auf 70 Atom-% Germanium für die oberste Pufferschicht steigen.
  • Wie in den 1A bis 1C gezeigt ist, sind die Halbleiterdrähte 25, die Kanalschichten sind, über dem Substrat 10 angeordnet. Bei einigen Ausführungsformen sind die Halbleiterdrähte 25 über einer Finnenstruktur (nicht dargestellt) angeordnet, die aus dem Substrat 10 heraus ragt. Die Kanalschichten 25 sind jeweils von einer dielektrischen Gate-Schicht 82 und einer Gate-Elektrodenschicht 84 umschlossen. Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 82 eine Zwischenschicht und eine dielektrische High-k-Schicht auf. Die Gate-Struktur weist die dielektrische Gate-Schicht 82, die Gate-Elektrodenschicht 84 und Seitenwand-Abstandshalter 40 auf. In den 1A bis 1C sind zwar vier Halbleiterdrähte 25 dargestellt, aber die Anzahl der Halbleiterdrähte 25 ist nicht auf vier beschränkt, und es können nur ein Halbleiterdraht oder aber mehr als vier oder bis zu zehn Halbleiterdrähte verwendet werden.
  • Über dem Substrat 10 ist weiterhin eine epitaxiale S/D-Schicht 50 angeordnet. Die epitaxiale S/D-Schicht 50 ist in direktem Kontakt mit der Kanalschicht 25 und ist durch Innenabstandshalter-Bereiche 31 und die dielektrische Gate-Schicht 82 getrennt. Bei einigen Ausführungsformen umfassen die Innenabstandshalter-Bereiche 31 jeweils eine erste Isolierschicht 33 und einen Luftspalt 37. Die erste Isolierschicht 33 wird konform auf der Innenfläche der Innenabstandshalter-Bereiche 31 hergestellt, die Teile von Endteilen von zwei benachbarten Halbleiterdrähten 25 und die dielektrische Gate-Schicht 82 umfassen. Wie in 1A gezeigt ist, hat der Querschnitt entlang der x-Richtung der Innenabstandshalter-Bereiche 31 eine im Wesentlichen rechteckige Form.
  • Über der epitaxialen S/D-Schicht 50 ist eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 70 angeordnet, auf der epitaxialen S/D-Schicht 50 ist eine leitende Kontaktschicht 72 angeordnet, und über der leitenden Kontaktschicht 72 ist ein leitender Stift 75 angeordnet, der durch die ILD-Schicht 70 hindurchgeht. Die leitende Kontaktschicht 72 weist eine oder mehrere Schichten aus einem leitenden Material auf. Bei einigen Ausführungsformen weist die leitende Kontaktschicht 72 eine Silizidschicht auf, wie etwa aus WSi, NiSi, TiSi oder CoSi oder einem anderen geeigneten Silizid-Material.
  • Die 1E bis 1H zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 1E ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 1F ist eine Schnittansicht, die der Linie Y1 - Y1 von 1E entspricht. 1G ist eine Schnittansicht, die der Linie Y2 - Y2 von 1E entspricht. 1H ist eine Schnittansicht, die der Linie Y3 - Y3 von 1E entspricht.
  • Bei dieser Ausführungsform umschließt die epitaxiale S/D-Schicht 50 die zweite Halbleiterschicht 25, die auf den S/D-Bereichen angeordnet ist.
  • Die 2A bis 2D zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. 2A ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 2B ist eine Schnittansicht, die der Linie Y1 - Y1 von 2A entspricht. 2C ist eine Schnittansicht, die der Linie Y2 - Y2 von 2A entspricht. 2D ist eine Schnittansicht, die der Linie Y3 - Y3 von 2A entspricht. Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsform, die unter Bezugnahme auf die 1A bis 1D beschrieben worden ist, gleichen oder ähnlich sind, können auch bei der Ausführungsform der 2A bis 2D verwendet werden, und ihre detaillierte Beschreibung kann entfallen.
  • Bei dieser Ausführungsform hat der Querschnitt entlang der x-Richtung des Innenabstandshalter-Bereichs 31 eine im Wesentlichen dreieckige Form, wie in 2A gezeigt ist. Die dreieckige Form wird von (111)-Flächen der Halbleiterdrähte 25 definiert.
  • Die 2E bis 2H zeigen verschiedene Darstellungen eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. 2E ist eine Schnittansicht entlang der x-Richtung (Source-/Drain-Richtung). 2F ist eine Schnittansicht, die der Linie Y1 - Y1 von 2E entspricht. 2G ist eine Schnittansicht, die der Linie Y2 - Y2 von 2E entspricht. 2H ist eine Schnittansicht, die der Linie Y3 - Y3 von 2E entspricht.
  • Bei dieser Ausführungsform umschließt die epitaxiale S/D-Schicht 50 die zweite Halbleiterschicht 25, die auf den Source-/Drain-Bereichen angeordnet ist.
  • Die 3A bis 3F zeigen verschiedene Konfigurationen von Innenabstandshalter-Bereichen gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die 3A bis 3C zeigen die Innenabstandshalter-Bereiche mit einem rechteckigen Querschnitt, und die 3D bis 3F zeigen die Innenabstandshalter-Bereiche mit einem dreieckigen Querschnitt.
  • Wie in den 3A und 3D gezeigt ist, weist bei einigen Ausführungsformen der Innenabstandshalter-Bereich 31 die erste Isolierschicht 33 und den Luftspalt 37 auf. Die erste Isolierschicht 33 hat einen U-förmigen (um 90 Grad gedrehten) Querschnitt. Der Luftspalt 37 ist auf einer S/D-Seite angeordnet, sodass er in Kontakt mit der epitaxialen S/D-Schicht 50 ist.
  • Bei anderen Ausführungsformen weist der Innenabstandshalter-Bereich 31 die erste Isolierschicht 33, eine zweite Isolierschicht 35 und den Luftspalt 37 auf, wie in den 3B und 3E gezeigt ist. Bei einigen Ausführungsformen ist der Luftspalt 37 auf einer S/D-Seite angeordnet, sodass er in Kontakt mit der epitaxialen S/D-Schicht 50 ist, und die zweite Isolierschicht 35 ist auf der Seite der Gate-Elektrode angeordnet und ist nicht in Kontakt mit der epitaxialen S/D-Schicht 50. Die Breite Wa des Luftspalts 37 liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 2,0 nm und liegt bei anderen Ausführungsformen in dem Bereich von etwa 0,8 nm bis etwa 1,5 nm.
  • Bei bestimmten Ausführungsformen, die in den 3C und 3F gezeigt sind, wird kein Luftspalt in dem Innenabstandshalter-Bereich 31 hergestellt. In diesem Fall weist der Innenabstandshalter-Bereich 31 zwei oder mehr Isolierschichten auf. Bei einigen Ausführungsformen weist der Innenabstandshalter-Bereich 31 die erste Isolierschicht 33 und die zweite Isolierschicht 35 auf, die in Kontakt mit der epitaxialen S/D-Schicht 50 sind.
  • Bei einigen Ausführungsformen weist die erste Isolierschicht 33 Siliziumnitrid (SiN) oder Siliziumoxid (SiO2) auf, und sie hat eine Dicke in dem Bereich von etwa 0,5 nm bis etwa 3,0 nm. Bei anderen Ausführungsformen hat die erste Isolierschicht 33 eine Dicke in dem Bereich von etwa 1,0 nm bis etwa 2,0 nm.
  • Bei einigen Ausführungsformen besteht die zweite Isolierschicht 35 aus einem Low-k-Material (dessen Dielektrizitätskonstante kleiner als die von SiO2 ist). Das Low-k-Material umfasst SiOC, SiOCN, ein organisches oder ein poröses Material oder ein anderes geeignetes Material. Bei einigen Ausführungsformen hat die zweite Isolierschicht 35 eine Dicke in dem Bereich von etwa 0,5 nm bis etwa 3,0 nm, und bei anderen Ausführungsformen hat sie eine Dicke in dem Bereich von etwa 1,0 nm bis etwa 2,0 nm.
  • Die 4A - 4D bis 13A - 13D zeigen verschiedene Stufen bei der Herstellung eines FET-Halbleiter-Bauelements gemäß einer Ausführungsform der vorliegenden Erfindung. In den 4A bis 13D sind die Figuren mit dem Buchstaben A in der Bezeichnung jeweils Schnittansichten entlang der x-Richtung (Source-/Drain-Richtung); die Figuren mit dem Buchstaben B sind jeweils Schnittansichten, die der Linie Y1 - Y1 der jeweiligen Figur mit dem Buchstaben A entsprechen; die Figuren mit dem Buchstaben C sind jeweils Schnittansichten, die der Linie Y2 - Y2 der jeweiligen Figur mit dem Buchstaben A entsprechen; und die Figuren mit dem Buchstaben D sind jeweils Schnittansichten, die der Linie Y3 - Y3 der jeweiligen Figur mit dem Buchstaben A entsprechen. Es ist klar, dass weitere Schritte vor, während und nach den in den 4A bis 13D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 3F beschrieben worden sind, gleichen oder ähnlich sind, können auch bei der Ausführungsform der 4A bis 13D verwendet werden, und ihre detaillierte Beschreibung kann entfallen.
  • Die 4A bis 4D zeigen die Struktur, nachdem die Dummy-Gate-Struktur über einer Finnenstruktur hergestellt worden ist, bei der die erste Halbleiterschicht 20 und die zweite Halbleiterschicht 25 abwechselnd aufeinander gestapelt werden. Diese Struktur kann mit den folgenden Schritten hergestellt werden, die in den 33 bis 38 gezeigt sind. Allgemeine Verfahren zur Herstellung eines GAA-FET sind in den US-Patentanmeldungen mit den Aktenzeichen 15/157.139, 15/064.402 und 15/098.073 zu finden, die durch Bezugnahme aufgenommen sind.
  • Wie in 33 gezeigt ist, werden Dotierungsionen (Dotanden) 12 in ein Siliziumsubstrat 10 dotiert, um einen Wannenbereich herzustellen. Die Ionenimplantation wird durchgeführt, um einen Durchgreifeffekt zu verhindern. Das Substrat 10 kann verschiedene Bereiche aufweisen, die entsprechend mit Dotierungsstoffen (die z. B. p- oder n-leitend sind) dotiert worden sind. Die Dotanden 12 sind zum Beispiel Bor (BF2) für einen n-FinFET und Phosphor für einen p-FinFET.
  • Dann werden Halbleiter-Stapelschichten über dem Substrat 10 hergestellt, wie in 34 gezeigt ist. Die Halbleiter-Stapelschichten weisen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25 auf. Außerdem wird eine Maskenschicht 16 über den Stapelschichten hergestellt.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 bestehen aus Materialien, die unterschiedliche Gitterkonstanten haben, und sie können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP umfassen.
  • Bei einigen Ausführungsformen bestehen die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung. Bei einer Ausführungsform bestehen die ersten Halbleiterschichten 20 aus Si1-xGex, wobei x größer als etwa 0,3 ist, oder Ge (x = 1,0), und die zweiten Halbleiterschichten 25 bestehen aus Si oder Si1-yGey, wobei y kleiner als etwa 0,4 ist und x > y ist. In der vorliegenden Erfindung ist eine M-Verbindung oder eine Verbindung auf M-Basis eine Verbindung, bei der der größte Teil der Verbindung M ist.
  • Bei einer anderen Ausführungsform bestehen die zweiten Halbleiterschichten 25 aus Si1-yGey, wobei y größer als etwa 0,3 ist, oder Ge, und die ersten Halbleiterschichten 20 bestehen aus Si oder Si1-xGex, wobei x kleiner als etwa 0,4 ist und x < y ist. Bei noch weiteren Ausführungsformen bestehen die ersten Halbleiterschichten 20 aus Si1-xGex, wobei x etwa 0,3 bis etwa 0,8 ist, und die zweiten Halbleiterschichten 25 bestehen aus Si1-yGey, wobei y etwa 0,1 bis etwa 0,4 ist.
  • In 34 sind vier Schichten der ersten Halbleiterschicht 20 und vier Schichten der zweiten Halbleiterschicht 25 angeordnet. Die Anzahl der Schichten ist jedoch nicht auf vier beschränkt, und es kann nur 1 Schicht (in jeder Schicht) hergestellt werden, und bei einigen Ausführungsformen können 2 bis 10 Schichten jeweils in der ersten und der zweiten Halbleiterschicht hergestellt werden. Durch Ändern der Anzahl der Stapelschichten kann ein Ansteuerstrom des GAA-FET-Bauelements eingestellt werden.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden epitaxial über dem Substrat 10 hergestellt. Die Dicke der ersten Halbleiterschichten 20 kann gleich der oder größer als die der zweiten Halbleiterschichten 25 sein und liegt bei einigen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 20 nm und bei anderen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 15 nm. Die Dicke der zweiten Halbleiterschichten 25 liegt bei einigen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 20 nm und bei anderen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 15 nm. Die Dicke jeder der ersten Halbleiterschichten 20 kann gleich oder unterschiedlich sein.
  • Bei einigen Ausführungsformen ist die untere erste Halbleiterschicht (die Schicht, die dem Substrat 10 am nächsten ist) dicker als die übrigen Halbleiterschichten. Die Dicke der unteren ersten Halbleiterschicht liegt bei einigen Ausführungsformen in dem Bereich von etwa 10 nm bis etwa 50 nm und bei anderen Ausführungsformen in dem Bereich von etwa 20 nm bis etwa 40 nm.
  • Bei einigen Ausführungsformen weist die Maskenschicht 16 eine erste Maskenschicht 16A und eine zweite Maskenschicht 16B auf. Die erste Maskenschicht 16A ist eine Pad-Oxidschicht, die aus Siliziumoxid besteht und durch thermische Oxidation hergestellt werden kann. Die zweite Maskenschicht 16B besteht aus Siliziumnitrid (SiN) und wird durch chemische Aufdampfung (CVD), die chemische Aufdampfung bei Tiefdruck (LPCVD) und Plasma-unterstützte chemische Aufdampfung (PECVD) umfasst, physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD) oder mit einem anderen geeigneten Verfahren hergestellt. Die Maskenschicht 16 wird unter Verwendung von Strukturierungsprozessen, die Fotolithografie und Ätzung umfassen, zu einer Maskenstruktur strukturiert.
  • Wie in 35 gezeigt ist, werden dann die Stapelschichten der ersten und der zweiten Halbleiterschichten 20 und 25 unter Verwendung der strukturierten Maskenschicht 16 strukturiert, sodass aus den Stapelschichten Finnenstrukturen 29 entstehen, die in der x-Richtung verlaufen. In 36 sind zwei Finnenstrukturen 29 in der y-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf zwei beschränkt, und sie kann nur eins oder drei oder mehr betragen. Bei einigen Ausführungsformen werden auf beiden Seiten der Finnenstrukturen 29 eine oder mehrere Dummy-Finnenstrukturen hergestellt, um die Formtreue der Struktur in den Strukturierungsprozessen zu verbessern. Wie in 35 gezeigt ist, haben die Finnenstrukturen 29 obere Teile, die von den Halbleiter-Stapelschichten 20 und 25 und Wannenteilen 11 gebildet werden.
  • Eine Breite W1 des oberen Teils der Finnenstruktur entlang der y-Richtung beträgt bei einigen Ausführungsformen etwa 10 nm bis etwa 40 nm und bei anderen Ausführungsformen etwa 20 nm bis etwa 30 nm. Eine Höhe H1 entlang der z-Richtung der Finnenstruktur beträgt etwa 100 nm bis etwa 200 nm.
  • Die Finnen-Stapelstruktur 29 kann mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Strukturen mit einem oder mehreren fotolithografischen Prozessen strukturiert werden, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung. In der Regel werden bei Doppelstrukturierungs- und Mehrfachstrukturierungsprozessen fotolithografische und selbstjustierte Prozesse kombiniert, sodass Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einfachen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die mit einem fotolithografischen Prozess strukturiert wird. Längs der strukturierten Opferschicht werden Abstandshalter mit einem selbstjustierten Prozess hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter werden dann zum Strukturieren der Finnen-Stapelstruktur 29 verwendet.
  • Nachdem die Finnenstrukturen 29 hergestellt worden sind, wird eine Isoliermaterialschicht, die eine oder mehrere Schichten aus einem Isoliermaterial umfasst, über dem Substrat abgeschieden, sodass die Finnenstrukturen vollständig in der Isolierschicht eingebettet werden. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), SiOCN, SiCN, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material umfassen, das durch chemische Aufdampfung bei Tiefdruck (LPCVD), Plasma-CVD oder fließfähige CVD abgeschieden wird. Nach der Herstellung der Isolierschicht kann eine Glühung durchgeführt werden. Dann wird eine Planarisierung, wie etwa eine chemisch-mechanische Polierung (CMP) und/oder eine Rückätzung, durchgeführt, sodass die Oberseite der obersten zweiten Halbleiterschicht 25 von der Isoliermaterialschicht befreit wird. Bei einigen Ausführungsformen wird eine Finnen-Deckschicht 13 über den Finnenstrukturen hergestellt, bevor die Isoliermaterialschicht hergestellt wird. Die Finnen-Deckschicht 13 besteht aus SiN oder einem Material auf Siliziumnitrid-Basis (z. B. SiON, SiCN oder SiOCN).
  • Bei einigen Ausführungsformen umfasst die Finnen-Deckschicht 13 eine erste Finnen-Deckschicht, die über dem Substrat 10 und Seitenwänden des unteren Teils der Finnenstrukturen 11 hergestellt ist, und eine zweite Finnen-Deckschicht, die auf der ersten Finnen-Deckschicht hergestellt ist. Bei einigen Ausführungsformen haben die Deckschichten jeweils eine Dicke von etwa 1 nm bis etwa 20 nm. Bei einigen Ausführungsformen weist die erste Finnen-Deckschicht Siliziumoxid auf und sie hat eine Dicke von etwa 0,5 nm bis etwa 5 nm, und die zweite Finnen-Deckschicht weist Siliziumnitrid auf und hat ebenfalls eine Dicke von etwa 0,5 nm bis etwa 5 nm. Die Deckschichten können mit einem oder mehreren Verfahren abgeschieden werden, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder Atomlagenabscheidung (ALD), aber es kann jedes geeignete Verfahren verwendet werden.
  • Wie in 36 gezeigt ist, wird dann die Isoliermaterialschicht ausgespart, um eine dielektrische Trennschicht 15 herzustellen, sodass die oberen Teile der Finnenstrukturen 29 freigelegt werden. Bei diesem Schritt werden die Finnenstrukturen 29 durch die dielektrische Trennschicht 15, die auch als eine flache Grabenisolation (STI) bezeichnet wird, voneinander getrennt. Die dielektrische Trennschicht 15 kann aus geeigneten dielektrischen Materialien bestehen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden, Extrem-Low-k-Dielektrika, wie etwa poröses Kohlenstoff-dotiertes Siliziumdioxid, einem Polymer, wie etwa Polyimid, Kombinationen davon oder dergleichen. Bei einigen Ausführungsformen wird die dielektrische Trennschicht 15 mit einem Verfahren wie CVD, fließfähige CVD (FCVD) oder Spin-on-Glass-Verfahren hergestellt, aber es kann auch ein anderes geeignetes Verfahren verwendet werden.
  • Bei der in 36 gezeigten Ausführungsform wird die dielektrische Trennschicht 15 so lange ausgespart, bis der obere Teil der Finnenstruktur (Wannenschicht) 11 freiliegt. Bei anderen Ausführungsformen wird der obere Teil der Finnenstruktur 11 nicht freigelegt. Die ersten Halbleiterschichten 20 sind Opferschichten, die anschließend partiell entfernt werden, und die zweiten Halbleiterschichten 25 werden anschließend zu Halbleiterdrähten als Kanalschichten eines GAA-FET ausgebildet.
  • Nach der Herstellung der dielektrischen Trennschicht 15 wird eine Opfer-Gate-Struktur (Dummy-Gate-Struktur) 49 hergestellt, wie in 37 gezeigt ist. 37 zeigt eine Struktur nach der Herstellung der Opfer-Gate-Struktur 49 über den freigelegten Finnenstrukturen 29. Die Opfer-Gate-Struktur 49 wird über einem Teil der Finnenstrukturen hergestellt, der ein Kanalbereich sein soll. Die Opfer-Gate-Struktur 49 definiert den Kanalbereich des GAA-FET. Die Opfer-Gate-Struktur 49 weist eine dielektrische Opfer-Gate-Schicht 41 und eine Opfer-Gate-Elektrodenschicht 42 auf. Die dielektrische Opfer-Gate-Schicht 41 umfasst eine oder mehrere Schichten aus einem Isoliermaterial, wie etwa einem Material auf Siliziumoxid-Basis. Bei einer Ausführungsform wird durch CVD abgeschiedenes Siliziumoxid verwendet. Die Dicke der dielektrischen Opfer-Gate-Schicht 41 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gate-Struktur 49 wird wie folgt hergestellt. Zunächst wird eine dielektrische Opfer-Gate-Schicht 41 durch Schutzabscheidung über den Finnenstrukturen hergestellt. Dann wird eine Opfer-Gate-Elektrodenschicht durch Schutzabscheidung auf der dielektrischen Opfer-Gate-Schicht und über den Finnenstrukturen hergestellt, sodass die Finnenstrukturen vollständig in die Opfer-Gate-Elektrodenschicht eingebettet werden. Die Opfer-Gate-Elektrodenschicht weist Silizium auf, wie etwa polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gate-Elektrodenschicht liegt bei einigen Ausführungsformen in dem Bereich von etwa 100 nm bis etwa 200 nm. Bei einigen Ausführungsformen wird die Opfer-Gate-Elektrodenschicht einer Planarisierung unterzogen. Die dielektrische Opfer-Gate-Schicht und die Opfer-Gate-Elektrodenschicht werden durch CVD, die LPCVD und PECVD umfasst, PVD, ALD oder mit einem anderen geeigneten Verfahren abgeschieden. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht hergestellt. Die Maskenschicht weist eine SiN-Padschicht 43 und eine Siliziumoxid-Maskenschicht 44 auf.
  • Dann wird eine Strukturierung an der Maskenschicht durchgeführt, und die Opfer-Gate-Elektrodenschicht wird zu der Opfer-Gate-Struktur 49 strukturiert, wie in 37 gezeigt ist. Die Opfer-Gate-Struktur weist die dielektrische Opfer-Gate-Schicht 41, die Opfer-Gate-Elektrodenschicht 42 (z. B. Polysilizium), die SiN-Padschicht 43 und die Siliziumoxid-Maskenschicht 44 auf. Durch Strukturieren der Opfer-Gate-Struktur werden die Stapelschichten der ersten und der zweiten Halbleiterschichten auf gegenüberliegenden Seiten der Opfer-Gate-Struktur teilweise freigelegt, sodass S/D-Bereiche definiert werden, wie in 37 gezeigt ist. In der vorliegenden Erfindung werden eine Source und ein Drain austauschbar verwendet, und ihre Strukturen sind im Wesentlichen gleich. In 37 wird nur eine Opfer-Gate-Struktur hergestellt, aber die Anzahl der Opfer-Gate-Strukturen ist nicht auf eins beschränkt. Bei einigen Ausführungsformen werden zwei oder mehr Opfer-Gate-Strukturen in der x-Richtung angeordnet. Bei bestimmten Ausführungsformen werden eine oder mehr Dummy-Opfer-Gate-Strukturen auf beiden Seiten der Opfer-Gate-Strukturen hergestellt, um die Formtreue der Struktur zu verbessern.
  • Weiterhin wird eine Deckschicht 40 für Seitenwand-Abstandshalter über der Opfer-Gate-Struktur 49 hergestellt, wie in 38 gezeigt ist. Die Deckschicht 40 wird konform abgeschieden, sodass sie mit einer im Wesentlichen gleichen Dicke auf vertikalen Flächen, wie etwa den Seitenwänden, auf horizontalen Flächen bzw. auf der Oberseite der Opfer-Gate-Struktur hergestellt wird. Bei einigen Ausführungsformen hat die Deckschicht 40 eine Dicke, die größer als die der ersten Deckschicht ist und in dem Bereich von etwa 5 nm bis etwa 20 nm liegt. Die Deckschicht 40 weist eine oder mehrere der Verbindungen SiN, SiON und SiCN oder ein anderes geeignetes dielektrisches Material auf. Die Deckschicht 40 kann durch ALD oder CVD oder mit einem anderen geeigneten Verfahren hergestellt werden.
  • Bei bestimmten Ausführungsformen wird eine weitere Deckschicht 47, die aus einem Isoliermaterial besteht, konform über den freigelegten Finnenstrukturen und der Opfer-Gate-Struktur 49 hergestellt, bevor die Deckschicht 40 hergestellt wird. In diesem Fall bestehen die weitere Deckschicht 47 und die Deckschicht 40 aus unterschiedlichen Materialien, sodass eine von ihnen selektiv geätzt werden kann. Die weitere Deckschicht 47 weist ein dielektrisches Low-k-Material, wie etwa SiOC und/oder SiOCN, oder ein anderes geeignetes dielektrisches Material auf und kann durch ALD oder CVD oder mit einem anderen geeigneten Verfahren hergestellt werden.
  • Mit den Schritten, die bei den 33 bis 38 erläutert worden sind, kann die Struktur der 4A bis 4D erhalten werden. In den 4A bis 4D ist der obere Teil der Opfer-Gate-Struktur nicht dargestellt.
  • Wie in den 5A bis 5D gezeigt ist, wird dann die Stapelstruktur aus den ersten Halbleiterschichten 20 und den zweiten Halbleiterschichten 25 mit einem oder mehreren lithografischen und Ätzprozessen auf den S/D-Bereich heruntergeätzt, sodass ein S/D-Zwischenraum 27 entsteht. Bei einigen Ausführungsformen wird auch das Substrat 10 (oder der untere Teil der Finnenstrukturen 11) partiell geätzt.
  • Wie in den 6A bis 6D gezeigt ist, werden außerdem die ersten Halbleiterschichten 20 in der x-Richtung in dem S/D-Zwischenraum 27 seitlich geätzt, sodass Hohlräume 22 entstehen. Die Ätzmenge für die ersten Halbleiterschichten 20 liegt bei einigen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 10 nm. Wenn die ersten Halbleiterschichten 20 aus Ge oder SiGe bestehen und die zweiten Halbleiterschichten 25 aus Si bestehen, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie etwa Lösungen von Ammoniakhydrat (NH4OH), Tetramethylammoniumhydroxid (TMAH), Etylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid (KOH), selektiv geätzt werden.
  • Wie in den 7A bis 7D gezeigt ist, hat bei anderen Ausführungsformen durch Auswählen einer entsprechenden Kristallorientierung für die ersten Halbleiterschichten 20 und eines Ätzmittels die geätzte Oberfläche der seitlichen Enden der ersten Halbleiterschichten 20 einen viereckigen Hohlraum 23, der von (111)-Flächen definiert wird. In dem Querschnitt entlang der x-Richtung hat der Hohlraum 23 eine V-Form (oder die Form eines offenen Dreiecks), wie in 7A gezeigt ist.
  • In den folgenden Figuren werden die Herstellungsprozesse nach der Herstellung der in den 6A bis 6D gezeigten Struktur erläutert. Diese Schritte können jedoch auch für die in den 7A bis 7D gezeigte Struktur verwendet werden.
  • Wie in den 8A bis 8D gezeigt ist, wird eine erste Isolierschicht 33 auf den seitlichen Enden der ersten Halbleiterschicht 20 und auf der zweiten Halbleiterschicht 25 in dem S/D-Zwischenraum 27 konform hergestellt. Die erste Isolierschicht 33 weist Siliziumnitrid (SiN) oder Siliziumoxid (SiO2) auf und hat eine Dicke in dem Bereich von etwa 0,5 nm bis etwa 3,0 nm. Bei anderen Ausführungsformen hat die erste Isolierschicht 33 eine Dicke in dem Bereich von etwa 1,0 nm bis etwa 2,0 nm. Die erste Isolierschicht 33 kann durch ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Durch konformes Herstellen der ersten Isolierschicht 33 wird die Größe eines Hohlraums 22 reduziert.
  • Nachdem die erste Isolierschicht 33 hergestellt worden ist, wird ein Ätzprozess durchgeführt, um die erste Isolierschicht partiell zu entfernen, wie in den 9A bis 9D gezeigt ist. Durch diese Ätzung verbleibt die erste Isolierschicht 33 im Wesentlichen in dem Hohlraum 22, da dieser ein kleines Volumen hat. In der Regel wird bei der Plasma-Trockenätzung eine Schicht in breiten und ebenen Bereichen schneller als eine Schicht in konkaven Bereichen (z. B. Löchern, Nuten und/oder Schlitzen) geätzt. Daher kann die erste Isolierschicht 33 in den Hohlräumen 22 verbleiben. Bei einigen Ausführungsformen werden eine oder mehrere weitere Isolierschichten auf der ersten Isolierschicht 33 hergestellt, die dann geätzt werden.
  • Wie in den 10A bis 10D gezeigt ist, wird anschließend eine epitaxiale S/D-Schicht 50 in dem S/D-Zwischenraum 27 hergestellt. Die epitaxiale S/D-Schicht 50 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder aus Si, SiGe oder Ge für einen p-Kanal-FET. Bei dem p-Kanal-FET kann auch Bor (B) in der Source/Drain enthalten sein. Die epitaxiale S/D-Schicht 50 wird durch epitaxiales Aufwachsen mittels CVD, ALD oder Molekularstrahlepitaxie (MBE) hergestellt. Wie in den 10A bis 10D gezeigt ist, wird die epitaxiale S/D-Schicht 50 in Kontakt mit den zweiten Halbleiterschichten 25 und so hergestellt, dass Luftspalte 37 zwischen der epitaxialen S/D-Schicht 50 und der ersten Isolierschicht 33 entstehen.
  • Wie in den 11A bis 11D gezeigt ist, wird dann eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 70 über der epitaxialen S/D-Schicht 50 hergestellt. Die Materialien für die ILD-Schicht 70 umfassen Verbindungen, die Si, O, C und/oder H aufweisen, wie etwa Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 70 können auch organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die ILD-Schicht 70 hergestellt worden ist, wird eine Planarisierung, wie etwa CMP, durchgeführt, sodass der obere Teil der Opfer-Gate-Elektrodenschicht 42 freigelegt wird.
  • Dann werden die Opfer-Gate-Elektrodenschicht 42 und die dielektrische Opfer-Gate-Schicht 41 entfernt. Die ILD-Schicht 70 schützt die epitaxiale S/D-Schicht 50 während der Entfernung der Opfer-Gate-Strukturen. Die Opfer-Gate-Strukturen können durch Plasma-Trockenätzung und/oder Nassätzung entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 42 aus Polysilizium besteht und die ILD-Schicht 70 aus Siliziumoxid besteht, kann ein Nassätzmittel, wie etwa eine TMAH-Lösung, zum selektiven Entfernen der Opfer-Gate-Elektrodenschicht 42 verwendet werden. Anschließend wird die dielektrische Opfer-Gate-Schicht 41 durch Plasma-Trockenätzung und/oder Nassätzung entfernt.
  • Nachdem die Opfer-Gate-Strukturen entfernt worden sind, werden die ersten Halbleiterschichten 20 entfernt, sodass Drähte aus den zweiten Halbleiterschichten 25 entstehen, wie in den 12A bis 12D gezeigt ist. Die ersten Halbleiterschichten 20 können unter Verwendung eines Ätzmittels entfernt oder geätzt werden, das die ersten Halbleiterschichten 20 gegenüber den zweiten Halbleiterschichten 25 selektiv ätzen kann, wie vorstehend dargelegt worden ist. Da, wie in den 12A bis 12D gezeigt ist, die erste Isolierschicht 33 hergestellt ist, endet die Ätzung der ersten Halbleiterschichten 20 an der ersten Isolierschicht 33. Mit anderen Worten, die erste Isolierschicht 33 fungiert als eine Ätzstoppschicht zum Ätzen der ersten Halbleiterschichten 20.
  • Nachdem die Halbleiterdrähte aus den zweiten Halbleiterschichten 25 hergestellt worden sind, wird eine dielektrische Gate-Schicht 82 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) hergestellt, und eine Gate-Elektrodenschicht 84 wird auf der dielektrischen Gate-Schicht 82 hergestellt, wie in den 13A bis 13D gezeigt ist.
  • Bei bestimmten Ausführungsformen umfasst die dielektrische Gate-Schicht 82 eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumoxid, Siliziumnitrid oder einem dielektrischen High-k-Material, einem anderen geeigneten dielektrischen Material und/oder Kombinationen davon. Beispiele für das dielektrische High-k-Material sind HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirconiumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, andere geeignete dielektrische High-k-Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen weist die dielektrische Gate-Schicht 82 eine Zwischenschicht (nicht dargestellt) auf, die zwischen den Kanalschichten und dem dielektrischen Material hergestellt ist.
  • Die dielektrische Gate-Schicht 82 kann durch CVD, ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Bei einer Ausführungsform wird die dielektrische Gate-Schicht 82 mit einem hoch konformen Abscheidungsverfahren, wie etwa ALD, hergestellt, um die Herstellung einer dielektrischen Gate-Schicht zu gewährleisten, die eine gleichbleibende Dicke um jede Kanalschicht hat. Die Dicke der dielektrischen Gate-Schicht 82 liegt bei einer Ausführungsform in dem Bereich von etwa 1 nm bis etwa 6 nm.
  • Die Gate-Elektrodenschicht 84 wird so auf der dielektrischen Gate-Schicht 82 hergestellt, dass sie jede Kanalschicht umschließt. Die Gate-Elektrodenschicht 84 umfasst eine oder mehrere Schichten aus einem leitenden Material, wie etwa Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Cobalt, Molybdän, Tantalnitrid, Nickelsilizid, Cobaltsilizid, TiN, WN, TiAl TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, anderen geeigneten Materialien und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 84 kann durch CVD, ALD, Elektroplattierung oder mit einem anderen geeigneten Verfahren hergestellt werden. Die Gate-Elektrodenschicht 84 wird auch über der Oberseite der ILD-Schicht 70 abgeschieden. Die dielektrische Gate-Schicht 82 und die Gate-Elektrodenschicht 84, die über der ILD-Schicht 70 hergestellt ist, werden dann zum Beispiel durch CMP planarisiert, bis die Oberseite der ILD-Schicht 70 freiliegt. Bei einigen Ausführungsformen wird nach der Planarisierung die Gate-Elektrodenschicht 84 ausgespart, und eine Deckisolierschicht (nicht dargestellt) wird über der ausgesparten Gate-Elektrodenschicht 84 hergestellt. Die Deckisolierschicht umfasst eine oder mehrere Schichten aus einem Material auf Siliziumnitrid-Basis, wie etwa SiN. Die Deckisolierschicht kann durch Abscheiden eines Isoliermaterials und anschließende Planarisierung hergestellt werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Erfindung werden eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) zwischen die dielektrische Gate-Schicht 82 und die Gate-Elektrodenschicht 84 geschichtet. Die Austrittsarbeits-Einstellungsschichten bestehen aus einem leitenden Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Bei dem n-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi für die Austrittsarbeits-Einstellungsschicht verwendet, und bei dem p-Kanal-FET werden eine oder mehrere der Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co für die Austrittsarbeits-Einstellungsschicht verwendet. Die Austrittsarbeits-Einstellungsschicht kann durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder mit einem anderen geeigneten Verfahren hergestellt werden. Außerdem können die Austrittsarbeits-Einstellungsschichten für den n-Kanal-FET und den p-Kanal-FET getrennt hergestellt werden, und dafür können unterschiedliche Metallschichten verwendet werden.
  • Anschließend werden durch Trockenätzung Kontaktlöcher in der ILD-Schicht 70 hergestellt, sodass der obere Teil der epitaxialen S/D-Schicht 50 freigelegt wird. Bei einigen Ausführungsformen wird eine Silizidschicht über der epitaxialen S/D-Schicht 50 hergestellt. Die Silizidschicht weist eine oder mehrere der Verbindungen WSi, CoSi, NiSi, TiSi, MoSi und TaSi auf. Dann wird eine leitende Kontaktschicht 72 in den Kontaktlöchern hergestellt, wie in den 1A bis 1D gezeigt ist. Die leitende Kontaktschicht 72 weist eine oder mehrere der Elemente/Verbindungen Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN auf. Außerdem wird ein leitender Kontaktstift 75 auf der leitenden Kontaktschicht 72 hergestellt. Der leitende Kontaktstift 75 weist eine oder mehrere Schichten aus Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN auf.
  • Es ist klar, dass die GAA-FETs weitere CMOS-Prozesse durchlaufen, um verschiedene Strukturelemente herzustellen, wie etwa Kontakte/Durchkontaktierungen, Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die 14A - 14D bis 25A - 25D zeigen verschiedene Stufen der Herstellung eines FET-Halbleiter-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. In den 14A bis 25D sind die Figuren mit dem Buchstaben A in der Bezeichnung jeweils Schnittansichten entlang der x-Richtung (Source-/Drain-Richtung); die Figuren mit dem Buchstaben B sind jeweils Schnittansichten, die der Linie Y1 - Y1 der jeweiligen Figur mit dem Buchstaben A entsprechen; die Figuren mit dem Buchstaben C sind jeweils Schnittansichten, die der Linie Y2 - Y2 der jeweiligen Figur mit dem Buchstaben A entsprechen; und die Figuren mit dem Buchstaben D sind jeweils Schnittansichten, die der Linie Y3 - Y3 der jeweiligen Figur mit dem Buchstaben A entsprechen. Es ist klar, dass weitere Schritte vor, während und nach den in den 14A bis 25D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 13D beschrieben worden sind, gleichen oder ähnlich sind, können auch bei der Ausführungsform der 14A bis 25D verwendet werden, und ihre detaillierte Beschreibung kann entfallen.
  • Die 14A bis 14D sind die Gleichen wie die 4A bis 4D, und die resultierende Struktur, die mit diesen Herstellungsschritten hergestellt wird, wird unter Bezugnahme auf die 33 bis 38 erläutert.
  • Im Gegensatz zu den Schritten, die bei den 5A bis 5D erläutert werden, wird die Source-/Drain-Ätzung durchgeführt, um die ersten Halbleiterschichten 20 selektiv zu entfernen, sodass die zweiten Halbleiterschichten 25 in dem S/D-Bereich zurückbleiben, wie in den 15A bis 15D gezeigt ist. Die Ätzung kann eine Trocken-und/oder Nassätzung sein. Es entsteht ein S/D-Zwischenraum 28, in dem sich die zweiten Halbleiterschichten 25 seitlich schneiden. Bei einigen Ausführungsformen wird das Substrat 10 (oder der untere Teil der Finnenstrukturen 11) nicht wesentlich geätzt.
  • Außerdem werden ähnlich wie bei den Schritten, die bei den 6A bis 6D erläutert worden sind, die ersten Halbleiterschichten 20 in der x-Richtung in dem S/D-Zwischenraum 28 seitlich geätzt, sodass Hohlräume 22 entstehen, wie in den 16A bis 16D gezeigt ist. Die Ätzmenge für die ersten Halbleiterschichten 20 liegt bei einigen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 10 nm. Wenn die ersten Halbleiterschichten 20 aus Ge oder SiGe bestehen und die zweiten Halbleiterschichten 25 aus Si bestehen, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels, wie etwa Lösungen von Ammoniakhydrat (NH4OH), Tetramethylammoniumhydroxid (TMAH), Etylendiamin-Pyrocatechol (EDP) oder Kaliumhydroxid (KOH), selektiv geätzt werden.
  • Ähnlich wie bei den 7A bis 7D hat bei anderen Ausführungsformen durch Auswählen einer entsprechenden Kristallorientierung für die ersten Halbleiterschichten 20 und eines Ätzmittels die geätzte Oberfläche der seitlichen Enden der ersten Halbleiterschichten 20 einen viereckigen Hohlraum 23, der von (111)-Flächen definiert wird, wie in den 17A bis 17D gezeigt ist. In dem Querschnitt entlang der x-Richtung hat der Hohlraum 23 eine V-Form (oder die Form eines offenen Dreiecks), wie in 17A gezeigt ist.
  • In den folgenden Figuren werden die Herstellungsprozesse nach der Herstellung der in den 16A bis 16D gezeigten Struktur erläutert. Diese Schritte können jedoch auch für die in den 17A bis 17D gezeigte Struktur verwendet werden.
  • Wie in den 18A bis 18D gezeigt ist, wird eine erste Isolierschicht 33 auf den seitlichen Enden der ersten Halbleiterschicht 20 und auf der zweiten Halbleiterschicht 25 in dem S/D-Zwischenraum 28 konform hergestellt. Bei dieser Ausführungsform umschließt die erste Isolierschicht 33 jeweils die zweiten Halbleiterschichten 25 in dem S/D-Zwischenraum 28. Die erste Isolierschicht 33 weist Siliziumnitrid (SiN) oder Siliziumoxid (SiO2) auf und hat eine Dicke in dem Bereich von etwa 0,5 nm bis etwa 3,0 nm. Bei anderen Ausführungsformen hat die erste Isolierschicht 33 eine Dicke in dem Bereich von etwa 1,0 nm bis etwa 2,0 nm. Die erste Isolierschicht 33 kann durch ALD oder mit einem anderen geeigneten Verfahren hergestellt werden. Durch konformes Herstellen der ersten Isolierschicht 33 wird die Größe des Hohlraums 22 reduziert.
  • Wie in den 19A bis 19D gezeigt ist, wird dann eine zweite Isolierschicht 35 auf der ersten Isolierschicht 33 in dem S/D-Zwischenraum 28 hergestellt. Die zweite Isolierschicht 35 besteht aus geeigneten dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden (SiOC, SiOCN), Extrem-Low-k-Dielektrika, wie etwa poröses Kohlenstoff-dotiertes Siliziumdioxid, einem Polymer, wie etwa Polyimid, Kombinationen davon oder dergleichen. Bei einigen Ausführungsformen umfasst die zweite Isolierschicht 35 eine oder mehrere Schichten aus einem dielektrischen Low-k-Material. Bei einigen Ausführungsformen wird die zweite Isolierschicht 35 so hergestellt, dass sie den übrigen S/D-Zwischenraum 28 vollständig füllt. Bei bestimmten Ausführungsformen füllt die zweite Isolierschicht 35 den Zwischenraum zwischen benachbarten Opfer-Gate-Strukturen (zwischen gegenüberliegenden Seitenwänden) nicht vollständig, wie in 19A gezeigt ist. Die zweite Isolierschicht 35 kann mit einem Verfahren wie CVD, fließfähige CVD (FCVD) oder Spin-on-Glass-Verfahren hergestellt, aber es kann auch ein anderes geeignetes Verfahren verwendet werden.
  • Wie in den 20A bis 20D gezeigt ist, wird dann die zweite Isolierschicht 35 so geätzt, dass sie aus dem S/D-Zwischenraum 28 partiell entfernt wird. Da die erste Isolierschicht 33 und die zweite Isolierschicht 35 aus unterschiedlichen Materialien bestehen, verbleibt die erste Isolierschicht 33 im Wesentlichen auf den zweiten Halbleiterschichten 25. Bei einigen Ausführungsformen verbleibt die zweite Isolierschicht 35 auf den Seitenflächen der Opfer-Gate-Struktur (Seitenwand 40), während sie bei anderen Ausführungsformen nicht auf den Seitenflächen der Opfer-Gate-Struktur verbleibt.
  • Wie in den 21A bis 21D gezeigt ist, werden weiterhin ein Teil der gegebenenfalls verbliebenen zweiten Isolierschicht 35 und die erste Isolierschicht 33, die auf der zweiten Halbleiterschicht 25 hergestellt ist, mit einem geeigneten Ätzprozess entfernt. Durch diese Ätzung verbleiben die erste Isolierschicht 33 und die zweite Isolierschicht 35 jeweils in den Hohlräumen 22. Bei einigen Ausführungsformen ragt das Ende der ersten Isolierschicht 33 aus der zweiten Isolierschicht 35 zu dem S/D-Zwischenraum 28 in dem Hohlraum 22.
  • Wie in den 22A bis 22D gezeigt ist, wird ähnlich wie in den 10A bis 10D anschließend eine epitaxiale S/D-Schicht 50 in dem S/D-Zwischenraum 28 hergestellt. Die epitaxiale S/D-Schicht 50 umfasst eine oder mehrere Schichten aus Si, SiP, SiC und SiCP für einen n-Kanal-FET oder aus Si, SiGe und Ge für einen p-Kanal-FET. Bei dem p-Kanal-FET kann auch Bor (B) in der Source/Drain enthalten sein. Die epitaxiale S/D-Schicht 50 wird durch epitaxiales Aufwachsen mittels CVD, ALD oder Molekularstrahlepitaxie (MBE) hergestellt. Wie in den 22A bis 22D gezeigt ist, wird die epitaxiale S/D-Schicht 50 in Kontakt mit den zweiten Halbleiterschichten 25 und so hergestellt, dass Luftspalte 37 zwischen der epitaxialen S/D-Schicht 50 und der ersten und der zweiten Isolierschicht 33 und 35 entstehen.
  • Wie in den 23A bis 23D gezeigt ist, wird dann eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 70 über der epitaxialen S/D-Schicht 50 hergestellt. Die Materialien für die ILD-Schicht 70 umfassen Verbindungen, die Si, O, C und/oder H aufweisen, wie etwa Siliziumoxid, SiCOH und SiOC. Für die ILD-Schicht 70 können auch organische Materialien, wie etwa Polymere, verwendet werden. Nachdem die ILD-Schicht 70 hergestellt worden ist, wird eine Planarisierung, wie etwa CMP, durchgeführt, sodass der obere Teil der Opfer-Gate-Elektrodenschicht 42 freigelegt wird.
  • Dann werden mit ähnlichen oder den gleichen Prozessen, wie sie unter Bezugnahme auf die 12A bis 12D beschrieben worden sind, die Opfer-Gate-Elektrodenschicht 42 und die dielektrische Opfer-Gate-Schicht 41 entfernt, und anschließend werden die ersten Halbleiterschichten 20 entfernt, sodass Drähte aus den zweiten Halbleiterschichten 25 entstehen, wie in den 24A bis 24D gezeigt ist.
  • Nachdem die Halbleiterdrähte aus den zweiten Halbleiterschichten 25 hergestellt worden sind, wird mit ähnlichen oder den gleichen Prozessen, wie sie unter Bezugnahme auf die 13A bis 13D beschrieben worden sind, eine dielektrische Gate-Schicht 82 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) hergestellt, und eine Gate-Elektrodenschicht 84 wird auf der dielektrischen Gate-Schicht 82 hergestellt, wie in den 25A bis 25D gezeigt ist.
  • Die 26A bis 26C zeigen verschiedene Konfigurationen eines Source-/Drain-Bereichs gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die 26A bis 26C sind ähnlich wie 25D Schnittansichten entlang der y-Richtung (Gate-Verlaufsrichtung). Bei einigen Ausführungsformen wird die epitaxiale S/D-Schicht 50 auf den zweiten Halbleiterschichten 25 hergestellt, sodass jeweils eine rhombische Form über den zweiten Halbleiterschichten 25 entsteht, wie in 26A gezeigt ist. Bei einigen Ausführungsformen wird die epitaxiale S/D-Schicht 50 jeweils konform auf den zweiten Halbleiterschichten 25 epitaxial hergestellt, wie in 26B gezeigt ist. Bei anderen Ausführungsformen wird die epitaxiale S/D-Schicht 50 epitaxial auf den zweiten Halbleiterschichten 25 so hergestellt, dass eine rhombische Form über den zweiten Halbleiterschichten 25 insgesamt entsteht, wie in 26C gezeigt ist. Bei bestimmten Ausführungsformen hat der Querschnitt der epitaxialen S/D-Schicht 50 eine sechseckige Form, eine andere polygonale Form oder eine Halbkreisform.
  • Es ist klar, dass die GAA-FETs weitere CMOS-Prozesse durchlaufen, um verschiedene Strukturelemente herzustellen, wie etwa Kontakte/Durchkontaktierungen, Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die 27A - 27D bis 30A - 30D zeigen verschiedene Stufen der Herstellung eines FET-Halbleiter-Bauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. In den 27A bis 30D sind die Figuren mit dem Buchstaben A in der Bezeichnung jeweils Schnittansichten entlang der x-Richtung (Source-/Drain-Richtung); die Figuren mit dem Buchstaben B sind jeweils Schnittansichten, die der Linie Y1 - Y1 der jeweiligen Figur mit dem Buchstaben A entsprechen; die Figuren mit dem Buchstaben C sind jeweils Schnittansichten, die der Linie Y2 - Y2 der jeweiligen Figur mit dem Buchstaben A entsprechen; und die Figuren mit dem Buchstaben D sind jeweils Schnittansichten, die der Linie Y3 - Y3 der jeweiligen Figur mit dem Buchstaben A entsprechen. Es ist klar, dass weitere Schritte vor, während und nach den in den 27A bis 30D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 26D beschrieben worden sind, gleichen oder ähnlich sind, können auch bei der Ausführungsform der 27A bis 30D verwendet werden, und ihre detaillierte Beschreibung kann entfallen.
  • Nachdem, wie in den 19A bis 19D gezeigt ist, die zweite Isolierschicht 35 hergestellt worden ist, wird an der zweiten Isolierschicht 35 eine Strukturmodifizierung durchgeführt, um die Struktur und/oder die Eigenschaften der zweiten Isolierschicht 35 partiell zu ändern. Eine modifizierte Schicht 36, die in den 27A bis 27D gezeigt ist, hat eine niedrigere Oxiddichte und/oder eine höhere Ätzrate als die abgeschiedene zweite Isolierschicht 35. Bei einigen Ausführungsformen wird eine Ionenimplantation an der zweiten Isolierschicht 35 durchgeführt. Durch Implantieren von Ionen, zum Beispiel Stickstoff-Ionen, in die zweite Isolierschicht 35 von der Oberseite wird die Struktur der zweiten Isolierschicht 35 mit Ausnahme des Teils der zweiten Isolierschicht 35 modifiziert, der sich unter den Seitenwand-Abstandshaltern 40 befindet. Es können auch andere Ionen verwendet werden, zum Beispiel Ge, P, B und/oder As. Die Ionen werden auch in die zweite Halbleiterschicht 25 in dem S/D-Bereich implantiert.
  • Wie in den 28A bis 28D gezeigt ist, wird anschließend die modifizierte zweite Isolierschicht 36 mit einem geeigneten Ätzverfahren entfernt. Bei einigen Ausführungsformen wird eine Nassätzung verwendet. Da die erste Isolierschicht 33 und die zweite Isolierschicht 35 (die modifizierte Schicht 36) aus unterschiedlichen Materialien bestehen, verbleibt die erste Isolierschicht 33 im Wesentlichen auf den zweiten Halbleiterschichten 25. Die Ionenimplantation zum Modifizieren der zweiten Isolierschicht 35 und die Entfernung der modifizierten Schicht 36 können wiederholt werden, sodass die zweite Isolierschicht 35 Schritt für Schritt entfernt wird.
  • Weiterhin wird ähnlich wie bei den 21A bis 21D die erste Isolierschicht 33, die auf der zweiten Halbleiterschicht 25 hergestellt ist, mit einem geeigneten Ätzverfahren entfernt. Nach dieser Ätzung verbleiben die erste Isolierschicht 33 und die zweite Isolierschicht 35 jeweils in den Hohlräumen 22, wie in den 29A bis 29D gezeigt ist. Bei einigen Ausführungsformen ragt das Ende der ersten Isolierschicht 33 aus der zweiten Isolierschicht 35 zu dem S/D-Zwischenraum 28 in dem Hohlraum 22.
  • Ähnlich wie bei den 22A bis 22D wird anschließend eine epitaxiale S/D-Schicht 50 in dem S/D-Zwischenraum 28 hergestellt, und eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 70 wird über der epitaxialen S/D-Schicht 50 hergestellt, wie in den 30A bis 30D gezeigt ist. Wie in den 30A bis 30D gezeigt ist, wird die epitaxiale S/D-Schicht 50 in Kontakt mit den zweiten Halbleiterschichten 25 und so hergestellt, dass Luftspalte 37 zwischen der epitaxialen S/D-Schicht 50 und den ersten und den zweiten Isolierschichten 33 und 35 entstehen.
  • Dann werden mit ähnlichen oder den gleichen Prozessen, wie sie unter Bezugnahme auf die 12A bis 12D und die 24A bis 24D beschrieben worden sind, die Opfer-Gate-Elektrodenschicht 42 und die dielektrische Opfer-Gate-Schicht 41 entfernt. Nachdem die Halbleiterdrähte aus den zweiten Halbleiterschichten 25 hergestellt worden sind, wird mit ähnlichen oder den gleichen Prozessen, wie sie unter Bezugnahme auf die 13A bis 13D und die 25A bis 25D beschrieben worden sind, eine dielektrische Gate-Schicht 82 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) hergestellt, und eine Gate-Elektrodenschicht 84 wird auf der dielektrischen Gate-Schicht 82 hergestellt.
  • Es ist klar, dass die GAA-FETs weitere CMOS-Prozesse durchlaufen, um verschiedene Strukturelemente herzustellen, wie etwa Kontakte/Durchkontaktierungen, Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten usw.
  • Die 31A und 31B zeigen verschiedene Konfigurationen eines FET-Halbleiter-Bauelements gemäß Ausführungsformen der vorliegenden Erfindung.
  • In 31A ist nach der seitlichen Ätzung der zweiten Halbleiterschicht 25, die unter Bezugnahme auf die 16A bis 16D beschrieben worden ist, eine Breite W2 der zweiten Halbleiterschicht 25 gleich der oder kleiner als die Breite W1 der Opfer-Gate-Elektrode 42. Daher ist nach der Herstellung der Metall-Gate-Elektrode 84 eine Gate-Länge Lg2 (entlang der x-Richtung) an dem unteren Teil der Gate-Elektrode 84 (zwischen den Halbleitern 25) gleich einer oder kleiner als eine Gate-Länge Lg1 (entlang der x-Richtung) an dem oberen Teil der Gate-Elektrode 84, wie in 31B gezeigt ist.
  • In 32A ist nach der seitlichen Ätzung der zweiten Halbleiterschicht 25, die unter Bezugnahme auf die 16A bis 16D beschrieben worden ist, eine Breite W2' der zweiten Halbleiterschicht 25 größer als eine Breite W1' der Opfer-Gate-Elektrode 42. Bei einigen Ausführungsformen werden die Seitenwand-Abstandshalter 40 so hergestellt, dass sie eine größere Dicke als bei 31A haben. Bei bestimmten Ausführungsformen liegt die Dicke der Seitenwand-Abstandshalter 40 in dem Bereich von etwa 5 nm bis etwa 15 nm und bei anderen Ausführungsformen in dem Bereich von etwa 6 nm bis 10 nm. Außerdem ist es möglich, die Breite der Opfer-Gate-Elektrode 42 und/oder eine seitliche Ätzmenge der zweiten Halbleiterschichten 25 einzustellen. Daher ist nach der Herstellung der Metall-Gate-Elektrode 84 eine Gate-Länge Lg2' an dem unteren Teil der Gate-Elektrode 84 größer als eine Gate-Länge Lg1' (entlang der x-Richtung) an dem oberen Teil der Gate-Elektrode 84, wie in 32B gezeigt ist. Bei einigen Ausführungsformen liegt das Verhältnis W2'/W1' in dem Bereich von etwa 1,2 bis etwa 1,5, und das Verhältnis Lg2'/Lg1' liegt ebenfalls in dem Bereich von etwa 1,2 bis etwa 1,5. Durch Einstellen von Lg2' so, dass es größer als Lg1' ist, kann die effektive Gate-Länge größer werden, und die Gate-Steuerung kann verbessert werden.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben worden sind, bieten mehrere Vorzüge gegenüber dem Stand der Technik. Da in der vorliegenden Erfindung zum Beispiel die Innenabstandshalter-Bereiche einen Luftspalt aufweisen, kann die Kapazität verringert werden. Außerdem ist es durch Verwenden einer ersten Isolierschicht als eine Ätzstoppschicht möglich, die Ätzung der ersten Halbleiterschichten exakter zu steuern, wenn die Nanodrähte hergestellt werden. Mit den vorstehenden Ausführungsformen ist es möglich, die Dicke, die Form und/oder die Position der Innenabstandshalter exakter zu kontrollieren und dadurch die Kapazitäten um den S/D-Bereich und das Gate zu kontrollieren.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Finnenstruktur hergestellt, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinander gestapelt werden. Über der Finnenstruktur wird eine Opfer-Gate-Struktur hergestellt. Ein Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfer-Gate-Struktur bedeckt ist, wird geätzt, sodass ein Source-/Drain-Zwischenraum entsteht. Die ersten Halbleiterschichten werden durch den Source-/Drain-Zwischenraum seitlich geätzt. Eine erste Isolierschicht wird in dem Source-/Drain-Zwischenraum zumindest auf den geätzten ersten Halbleiterschichten hergestellt. In dem Source-/Drain-Zwischenraum wird eine epitaxiale Source-/Drain-Schicht hergestellt, sodass Luftspalte zwischen der epitaxialen Source-/Drain-Schicht und den ersten Halbleiterschichten entstehen. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen werden die Luftspalte jeweils von der epitaxialen Source-/Drain-Schicht und der ersten Isolierschicht definiert, die auf einem seitlichen Ende einer der ersten Halbleiterschichten und auf zwei benachbarten zweiten Halbleiterschichten angeordnet ist. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen hat das seitliche Ende einer der ersten Halbleiterschichten eine ebene Fläche. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen hat das seitliche Ende einer der ersten Halbleiterschichten einen V-förmigen Querschnitt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die erste Isolierschicht Siliziumnitrid und/oder Siliziumoxid auf. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird weiterhin eine zweite Isolierschicht auf der ersten Isolierschicht hergestellt. Die Luftspalte werden jeweils von der epitaxialen Source-/Drain-Schicht und der zweiten Isolierschicht definiert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die zweite Isolierschicht ein dielektrisches Low-k-Material auf. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird nach der Herstellung der epitaxialen Source-/Drain-Schicht die Opfer-Gate-Struktur entfernt, sodass ein Teil der Finnenstruktur freigelegt wird. Die ersten Halbleiterschichten werden von der freigelegten Finnenstruktur entfernt, sodass Kanalschichten entstehen, die die zweiten Halbleiterschichten umfassen. Um die Kanalschichten werden eine dielektrische Gate-Schicht und eine Gate-Elektrodenschicht hergestellt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Gate-Elektrodenschicht durch die Luftspalte und die erste Isolierschicht von der epitaxialen Source-/Drain-Schicht getrennt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die ersten Halbleiterschichten aus SiGe, und die zweiten Halbleiterschichten bestehen aus Si.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Finnenstruktur hergestellt, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinander gestapelt werden. Über der Finnenstruktur wird eine Opfer-Gate-Struktur hergestellt. Die ersten Halbleiterschichten werden aus einem Source-/Drain-Bereich der Finnenstruktur entfernt, der nicht von der Opfer-Gate-Struktur bedeckt ist. Eine erste Isolierschicht wird um die zweiten Halbleiterschichten in dem Source-/Drain-Bereich und auf seitlichen Enden der ersten Halbleiterschichten hergestellt. Die erste Isolierschicht wird von den zweiten Halbleiterschichten in dem Source-/Drain-Bereich partiell entfernt. Auf dem Source-/Drain-Bereich wird eine epitaxiale Source-/Drain-Schicht hergestellt, sodass Luftspalte zwischen der epitaxialen Source-/Drain-Schicht und den seitlichen Enden der ersten Halbleiterschichten entstehen. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen werden beim Entfernen der ersten Halbleiterschichten diese unter der Opfer-Gate-Struktur seitlich geätzt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird nach der Herstellung der ersten Isolierschicht und vor der partiellen Entfernung der ersten Isolierschicht eine zweite Isolierschicht auf der ersten Isolierschicht hergestellt, und die zweite Isolierschicht wird partiell geätzt. Die Luftspalte werden jeweils zumindest von der epitaxialen Source-/Drain-Schicht und der zweiten Isolierschicht definiert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird vor der partiellen Ätzung der zweiten Isolierschicht eine Struktur der zweiten Isolierschicht partiell modifiziert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Struktur der zweiten Isolierschicht durch eine Ionenimplantation partiell modifiziert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die zweite Isolierschicht ein dielektrisches Low-k-Material auf. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist die erste Isolierschicht Siliziumnitrid und/oder Siliziumoxid auf, das durch Atomlagenabscheidung abgeschieden wird.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Finnenstruktur hergestellt, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinander gestapelt werden. Über der Finnenstruktur wird eine Opfer-Gate-Struktur hergestellt. Zumindest die ersten Halbleiterschichten werden von einem Source-/Drain-Bereich der Finnenstruktur partiell entfernt, der nicht von der Opfer-Gate-Struktur bedeckt ist. Eine erste Isolierschicht wird zumindest auf seitlichen Enden der ersten Halbleiterschichten hergestellt. Auf den ersten Halbleiterschichten wird eine zweite Isolierschicht hergestellt. Eine epitaxiale Source-/Drain-Schicht wird in Kontakt mit den zweiten Halbleiterschichten hergestellt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird nach der Herstellung der epitaxialen Source-/Drain-Schicht die Opfer-Gate-Struktur entfernt, sodass ein Teil der Finnenstruktur freigelegt wird. Die ersten Halbleiterschichten werden von der freigelegten Finnenstruktur entfernt, sodass Kanalschichten entstehen, die die zweiten Halbleiterschichten umfassen. Um die Kanalschichten werden eine dielektrische Gate-Schicht und eine Gate-Elektrodenschicht hergestellt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen wird die Gate-Elektrodenschicht durch die erste und die zweite Isolierschicht von der epitaxialen Source-/Drain-Schicht getrennt.
  • Gemäß einem Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: Halbleiterdrähte, die über einem Substrat angeordnet sind; einen Source-/Drain-Bereich in Kontakt mit den Halbleiterdrähten; eine dielektrische Gate-Schicht, die auf jedem Kanalbereich der Halbleiterdrähte angeordnet ist und diesen umschließt; eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und jeden Kanalbereich umschließt; erste isolierende Abstandshalter, die jeweils in Zwischenräumen angeordnet sind; und Luftspalte, die jeweils in den Zwischenräumen angeordnet sind. Die Zwischenräume werden von benachbarten Halbleiterdrähten, der Gate-Elektrodenschicht und dem Source-/Drain-Bereich definiert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist das Halbleiter-Bauelement weiterhin zweite isolierende Abstandshalter auf, die jeweils in den Zwischenräumen angeordnet sind. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die zweiten isolierenden Abstandshalter aus einem dielektrischen Low-k-Material. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die ersten isolierenden Abstandshalter aus mindestens einer Verbindung aus der Gruppe SiO2 und SiN. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen haben die ersten isolierenden Abstandshalter jeweils einen V-förmigen Querschnitt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind der Source-/Drain-Bereich und die Gate-Elektrodenschicht durch die ersten isolierenden Abstandshalter, die Luftspalte und eine dielektrische Gate-Schicht getrennt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen ist der Source-/Drain-Bereich in Kontakt mit Enden der Halbleiterdrähte. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen umschließt der Source-/Drain-Bereich Teile der Halbleiterdrähte.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: Halbleiterdrähte, die über einem Substrat angeordnet sind; eine epitaxiale Source-/Drain-Schicht, die Source-/Drain-Bereiche der Halbleiterdrähte umschließt; eine dielektrische Gate-Schicht, die auf jedem Kanalbereich der Halbleiterdrähte angeordnet ist und diesen umschließt; eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und jeden Kanalbereich umschließt; erste isolierende Abstandshalter, die jeweils in Zwischenräumen angeordnet sind; und Luftspalte, die jeweils in den Zwischenräumen angeordnet sind. Die Zwischenräume werden von benachbarten Halbleiterdrähten, der Gate-Elektrodenschicht und dem Source-/Drain-Bereich definiert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die Halbleiterdrähte aus SiGe oder Ge. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen weist das Halbleiter-Bauelement weiterhin zweite isolierende Abstandshalter auf, die jeweils in den Zwischenräumen angeordnet sind. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind die Luftspalte in Kontakt mit dem Source-/Drain-Bereich. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die zweiten isolierenden Abstandshalter aus einem dielektrischen Low-k-Material. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die ersten isolierenden Abstandshalter aus mindestens einer Verbindung aus der Gruppe SiO2 und SiN. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen haben die ersten isolierenden Abstandshalter jeweils einen V-förmigen Querschnitt. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen sind der Source-/Drain-Bereich und die Gate-Elektrodenschicht durch die ersten isolierenden Abstandshalter, die Luftspalte und die dielektrische Gate-Schicht getrennt.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: Halbleiterdrähte, die über einem Substrat angeordnet sind; eine epitaxiale Source-/Drain-Schicht, die Source-/Drain-Bereiche der Halbleiterdrähte umschließt; eine dielektrische Gate-Schicht, die auf jedem Kanalbereich der Halbleiterdrähte angeordnet ist und diesen umschließt; eine Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und jeden Kanalbereich umschließt; erste isolierende Abstandshalter, die jeweils in Zwischenräumen angeordnet sind; und zweite isolierende Abstandshalter, die jeweils in den Zwischenräumen angeordnet sind. Die Zwischenräume werden von benachbarten Halbleiterdrähten, der Gate-Elektrodenschicht und dem Source-/Drain-Bereich definiert. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die ersten isolierenden Abstandshalter aus mindestens einer Verbindung aus der Gruppe SiO2 und SiN. Bei einer oder mehreren der vorstehenden oder nachstehenden Ausführungsformen bestehen die zweiten isolierenden Abstandshalter aus mindestens einer Verbindung aus der Gruppe SiOC und SiOCN.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinander gestapelt werden; Herstellen einer Opfer-Gate-Struktur über der Finnenstruktur; Ätzen eines Source-/Drain-Bereichs der Finnenstruktur, der nicht von der Opfer-Gate-Struktur bedeckt ist, sodass ein Source-/Drain-Zwischenraum entsteht; seitliches Ätzen der ersten Halbleiterschichten durch den Source-/Drain-Zwischenraum; Herstellen einer ersten Isolierschicht in dem Source-/Drain-Zwischenraum zumindest auf den geätzten ersten Halbleiterschichten; und Herstellen einer epitaxialen Source-/Drain-Schicht in dem Source-/Drain-Zwischenraum, sodass Luftspalte zwischen der epitaxialen Source-/Drain-Schicht und den ersten Halbleiterschichten entstehen.
  2. Verfahren nach Anspruch 1, wobei die Luftspalte jeweils von der epitaxialen Source-/Drain-Schicht und der ersten Isolierschicht definiert werden, die auf einem seitlichen Ende einer der ersten Halbleiterschichten und auf zwei benachbarten zweiten Halbleiterschichten angeordnet ist.
  3. Verfahren nach Anspruch 2, wobei das seitliche Ende einer der ersten Halbleiterschichten eine ebene Fläche hat.
  4. Verfahren nach Anspruch 2 oder 3, wobei das seitliche Ende einer der ersten Halbleiterschichten einen V-förmigen Querschnitt hat.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Isolierschicht Siliziumnitrid und/oder Siliziumoxid aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Herstellen einer zweiten Isolierschicht auf der ersten Isolierschicht umfasst, wobei die Luftspalte jeweils von der epitaxialen Source-/Drain-Schicht und der zweiten Isolierschicht definiert werden.
  7. Verfahren nach Anspruch 6, wobei die zweite Isolierschicht ein dielektrisches Low-k-Material aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Herstellen der epitaxialen Source-/Drain-Schicht weiterhin Folgendes umfasst: Entfernen der Opfer-Gate-Struktur, sodass ein Teil der Finnenstruktur freigelegt wird; Entfernen der ersten Halbleiterschichten von der freigelegten Finnenstruktur, sodass Kanalschichten entstehen, die die zweiten Halbleiterschichten umfassen; und Herstellen einer dielektrischen Gate-Schicht und einer Gate-Elektrodenschicht um die Kanalschichten.
  9. Verfahren nach Anspruch 8, wobei die Gate-Elektrodenschicht durch die Luftspalte und die erste Isolierschicht von der epitaxialen Source-/Drain-Schicht getrennt wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten Halbleiterschichten aus SiGe bestehen, und die zweiten Halbleiterschichten aus Si bestehen.
  11. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Finnenstruktur, bei der erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd aufeinander gestapelt werden; Herstellen einer Opfer-Gate-Struktur über der Finnenstruktur; Entfernen der ersten Halbleiterschichten von einem Source-/Drain-Bereich der Finnenstruktur, der nicht von der Opfer-Gate-Struktur bedeckt ist; Herstellen einer ersten Isolierschicht um die zweiten Halbleiterschichten in dem Source-/Drain-Bereich und auf seitlichen Enden der ersten Halbleiterschichten; partielles Entfernen der ersten Isolierschicht von den zweiten Halbleiterschichten in dem Source-/Drain-Bereich; und Herstellen einer epitaxialen Source-/Drain-Schicht auf dem Source-/Drain-Bereich, sodass Luftspalte zwischen der epitaxialen Source-/Drain-Schicht und den seitlichen Enden der ersten Halbleiterschichten entstehen.
  12. Verfahren nach Anspruch 11, wobei beim Entfernen der ersten Halbleiterschichten diese unter der Opfer-Gate-Struktur seitlich geätzt werden.
  13. Verfahren nach Anspruch 11 oder 12, das nach dem Herstellen der ersten Isolierschicht und vor dem partiellen Entfernen der ersten Isolierschicht weiterhin Folgendes umfasst: Herstellen einer zweiten Isolierschicht auf der ersten Isolierschicht; und Ätzen der zweiten Isolierschicht, wobei die Luftspalte jeweils zumindest von der epitaxialen Source-/Drain-Schicht und der zweiten Isolierschicht definiert werden.
  14. Verfahren nach Anspruch 13, das vor dem Ätzen der zweiten Isolierschicht weiterhin das partielle Modifizieren einer Struktur der zweiten Isolierschicht umfasst.
  15. Verfahren nach Anspruch 14, wobei die Struktur der zweiten Isolierschicht durch eine Ionenimplantation partiell modifiziert wird.
  16. Verfahren nach Anspruch 13, 14 oder 15, wobei die zweite Isolierschicht ein dielektrisches Low-k-Material aufweist.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei die erste Isolierschicht Siliziumnitrid und/oder Siliziumoxid aufweist, die durch Atomlagenabscheidung abgeschieden werden.
  18. Halbleitervorrichtung mit: Halbleiterdrähten, die über einem Substrat angeordnet sind; einem Source-/Drain-Bereich in Kontakt mit den Halbleiterdrähten; einer dielektrischen Gate-Schicht, die auf jedem Kanalbereich der Halbleiterdrähte angeordnet ist und diesen umschließt; einer Gate-Elektrodenschicht, die auf der dielektrischen Gate-Schicht angeordnet ist und jeden Kanalbereich umschließt; ersten isolierenden Abstandshaltern, die jeweils in Zwischenräumen angeordnet sind, wobei die Zwischenräume von angrenzenden Halbleiterdrähten, der Gate-Elektrodenschicht und dem Source-/Drain-Bereich definiert werden; und Luftspalten, die jeweils in den Zwischenräumen angeordnet sind.
  19. Halbleitervorrichtung nach Anspruch 18, die weiterhin zweite isolierende Abstandshalter aufweist, die jeweils in den Zwischenräumen angeordnet sind.
  20. Halbleitervorrichtung nach Anspruch 18 oder 19, wobei die Luftspalte in Kontakt mit dem Source-/Drain-Bereich sind.
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