DE102019126920A1 - Verfahren zum herstellen einer halbleitervorrichtung und eine halbleitervorrichtung - Google Patents

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Cheng-Yi Peng
Wen-Hsing Hsieh
Wen-Yuan Chen
Jon-Hsu Ho
Song-Bor Lee
Bor-Zen Tien
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Abstract

Eine Halbleitervorrichtung umfasst eine Kanalregion, eine Source/Drain-Region neben der Kanalregion und eine epitaktische Source/Drain-Schicht. Die epitaktische Source/Drain-Schicht umfasst eine erste epitaktische Schicht, die epitaktisch auf der Source/Drain-Region gebildet ist, eine zweite epitaktische Schicht, die epitaktisch auf der ersten epitaktischen Schicht gebildet ist, und eine dritte epitaktische Schicht, die epitaktisch auf der zweiten epitaktischen Schicht gebildet ist. Die erste epitaktische Schicht umfasst zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht und einer SiCP-Schicht.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht Priorität der provisorischen US-Patentanmeldung Nr. 62/773,092 , eingereicht am 29. November 2018, deren gesamter Inhalt hier durch Bezugnahme aufgenommen wird.
  • STAND DER TECHNIK
  • Mit Entwicklung der Halbleiterindustrie zu Nanometertechnologieprozessknoten in dem Bestreben nach einer höheren Vorrichtungsdichte, höheren Leistung und geringeren Kosten, haben Herausforderungen sowohl aufgrund von Fertigungs- und Gestaltungsproblemen zur Entwicklung dreidimensionaler Designs geführt, wie eines Mehrfach-Gate Feldeffekttransistors (FET), einschließlich einen Finnen-FET (FinFET) und einen Gate-all-around (GAA) FET. In einem FinFET liegt eine Gate-Elektrode neben drei Seitenflächen einer Kanalregion mit einer dazwischen eingefügten Gate-Dielektrikumschicht. Da die Gate-Struktur die Finnen an drei Flächen umgibt (umhüllt), hat der Transistor im Wesentlichen drei Gates, die den Strom durch die Finnen- oder Kanalregion steuern. Leider ist die vierte Seite, der Bodenteil des Kanals von der Gate-Elektrode weit entfernt und ist daher nicht unter enger Gate-Steuerung. Im Gegensatz dazu sind in einem GAA FET alle Seitenflächen der Kanalregion von der Gate-Elektrode umgeben, was eine vollständigere Verarmung der Kanalregion erlaubt und zu weniger Kurzkanaleffekten aufgrund einer steileren unterschwelligen Stromschwingung (SS) und kleineren Drain-induzierten Sperrschichtsenkung (DIBL) führt. Da Transistordimensionen bis zu unter 10-15 nm Technologieknoten fortlaufend abwärtsskaliert werden, sind weitere Verbesserungen des GAA FET erforderlich.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird betont, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A and 7B zeigen eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 8 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A and 9B zeigen eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10A zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 10B zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 11 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 12A and 12B zeigen eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 13 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 14 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 15 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es ist klar, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht angedacht, begrenzend zu wirken. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder offenbarte Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Ferner kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Verschiedene Merkmale können der Einfachheit und Klarheit wegen beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Weiter können räumlich relative Ausdrücke, wie „unterhalb“, „unter“, „unterer“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sollen verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung umschlie-ßen. Die Einrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten, räumlich relativen Beschreibungsausdrücke können ebenso entsprechend interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. In der vorliegenden Offenbarung bedeutet eine Phrase „eines von A, B und C“ „A, B und/oder C“ (A, B, C, A und B, A und C, B und C, oder A, B und C), und bedeutet nicht ein Element von A, ein Element von B und ein Element von C, falls nicht anderes beschrieben ist.
  • In einem n-MOS FET wird eine SiP (Si mit P) epitaktische Source/Drain-Schicht verwendet. Ein Ausdiffundieren von P aus der SiP-Schicht in eine Kanalregion verschlechtert jedoch die Kurzkanalsteuerbarkeit und begrenzt die Gate-Längenskalierbarkeit. Obwohl es möglich ist, die P-Diffusion unter Verwendung einer P-Schicht geringerer Konzentration als eine anfängliche Schicht der SiP-Schicht zu unterdrücken, kann dies unzureichend sein, um die P-Diffusion zu verhindern.
  • In der vorliegenden Offenbarung werden eine oder mehrere von einer As-haltigen Schicht und/oder einer kohlenstoffhaltigen Schicht, wie SiAs-, SiC-, SiCAs- und SiCP-Schichten, als die erste epitaktische Schicht für eine P-Diffusionssperrschicht gezüchtet, die eine niedrigere Ausdiffundierungsrate als eine leicht P-dotierte SiP-Schicht in die Kanalregion hat. Eine SiP-Körperschicht hoher P-Konzentration wird dann über der ersten epitaktischen Schicht gezüchtet. Ferner werden auch eine oder mehrere von einer As-haltigen Schicht und/oder einer kohlenstoffhaltigen Schicht, wie SiAs-, SiC-, SiCAs- und SiCP-Abdeckschichten auf dem SiP-Körper gebildet, um das P-Ausgasen während einer Kontaktmetallisierung zu verhindern.
  • 1-10B zeigen verschiedene Stufen für einen sequenziellen Herstellungsprozess einer GAA FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Es ist klar, dass im sequentiellen Herstellungsprozess ein oder mehrere zusätzliche Betriebe vor, während und nach den Stufen bereitgestellt sein können, die in 1-10B gezeigt sind, und einige der in der Folge beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert sein können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein.
  • 1 zeigt eine der verschiedenen Herstellungsstufen einer Halbleiter FET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • In manchen Ausführungsformen umfasst ein Substrat 10 eine einzelne kristalline Halbleiterschicht auf zumindest ihrem Oberflächenabschnitt. Das Substrat 10 kann ein einzelnes kristallines Halbleitermaterial umfassen, wie, ohne aber darauf beschränkt zu sein, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb und InP. In gewissen Ausführungsformen ist das Substrat 10 aus kristallinem Si hergestellt.
  • Das Substrat 10 kann in seiner Oberflächenregion eine oder mehrere Pufferschichten (nicht gezeigt) aufweisen. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von jener des Substrats zu jener der Source/Drain-Regionen zu ändern. Die Pufferschichten können aus epitaktisch gezüchteten, einzelnen, kristallinen Halbleitermaterialien gebildet sein, wie, ohne aber darauf beschränkt zu sein Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, und InP. In einer besonderen Ausführungsform enthält das Substrat 10 Siliziumgermanium (SiGe)-Pufferschichten, die auf dem Siliziumsubstrat 10 epitaktisch gezüchtet sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom% Germanium für die unterste Pufferschicht auf 70 Atom% Germanium für die oberste Pufferschicht steigen.
  • Wie in 1 gezeigt, werden Unreinheitsionen (Dotierstoffe) 12 in ein Siliziumsubstrat 10 zur Bildung einer Wannenregion implantiert. Die Ionenimplantation wird durchgeführt, um einen Durchstanzeffekt zu verhindern. Das Substrat 10 kann verschiedene Regionen aufweisen, die geeignet mit Unreinheiten (z.B. p- oder n-Leitfähigkeit) dotiert wurden. Die Dotierstoffe 12 sind zum Beispiel Bor (BF2) für einen n-FinFET und Phosphor für einen a p-FinFET.
  • Dann, wie in 2 gezeigt, werden gestapelte Halbleiterschichten über dem Substrat 10 gebildet. Die gestapelten Halbleiterschichten umfassen erste Halbleiterschichten 20 und zweite Halbleiterschichten 25. Ferner wird eine Maskenschicht 16 über den gestapelten Schichten gebildet.
  • Die erste Halbleiterschichten 20 und die zweite Halbleiterschicht 25 sind aus Materialien mit unterschiedlichen Gitterkonstanten hergestellt und können eine oder mehrere Schichten von Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP enthalten.
  • In manchen Ausführungsformen sind die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung hergestellt. In einer Ausführungsform sind die ersten Halbleiterschichten 20 Si1-xGex, wo x mehr als etwa 0,3 ist, oder Ge (X=1,0), und die zweiten Halbleiterschichten 25 sind Si oder Si1-yGey, wo y kleiner ist als etwa 0,4 und x > y. In dieser Offenbarung bedeutet eine „M-Verbindung“ oder eine „Verbindung auf M-Basis“, dass der Großteil der Verbindung M ist.
  • In einer anderen Ausführungsform sind die zweiten Halbleiterschichten 25 Si1-yGey, wo y mehr als etwa 0,3, oder Ge ist und die ersten Halbleiterschichten 20 Si oder Si1-xGex sind, wo x kleiner ist als etwa 0,4 und x < y. In weiteren Ausführungsformen ist die erste Halbleiterschicht 20 aus Si1-xGex hergestellt, wo x in einem Bereich von etwa 0,3 bis etwa 0,8, ist, und die zweite Halbleiterschicht 25 ist aus Si1-yGey hergestellt, wo y in einem Bereich von etwa 0,1 bis etwa 0,4 ist.
  • In 2 sind vier Schichten der ersten Halbleiterschicht 20 und vier Schichten der zweiten Halbleiterschicht 25 angeordnet. Die Anzahl der Schichten ist jedoch nicht auf vier begrenzt und kann nur 1 (jede Schicht) sein und in manchen Ausführungsformen werden 2-10 Schichten jeder der ersten und zweiten Halbleiterschichten gebildet. Durch Anpassen der Anzahlen der gestapelten Schichten kann ein Antriebsstrom der GAA FET-Vorrichtung angepasst werden.
  • Die ersten Halbleiterschichten 20 und die zweiten Halbleiterschichten 25 werden epitaktisch über dem Substrat 10 gebildet. Die Dicke der ersten Halbleiterschichten 20 kann gleich oder größer als jene der zweiten Halbleiterschichten 25 sein und ist in einem Bereich von etwa 2 nm bis etwa 20 nm in manchen Ausführungsformen und ist in anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Dicke der zweiten Halbleiterschichten 25 ist in manchen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm und ist in anderen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 15 nm. Die Dicke jeder der ersten Halbleiterschichten 20 kann dieselbe sein oder kann variieren.
  • In manchen Ausführungsformen ist die untere erste Halbleiterschicht (die Schicht, die dem Substrat 10 am nächsten ist) dicker als die restlichen ersten Halbleiterschichten. Die Dicke der unteren ersten Halbleiterschicht ist in manchen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm oder ist in anderen Ausführungsformen in einem Bereich von 20 nm bis 40 nm.
  • In manchen Ausführungsformen umfasst die Maskenschicht 16 eine erste Maskenschicht 16A und eine zweite Maskenschicht 16B. Die erste Maskenschicht 16A ist eine Kontaktstellenoxidschicht, die aus Siliziumoxid hergestellt ist, die durch Wärmeoxidation gebildet werden kann. Die zweite Maskenschicht 16B ist aus einem Siliziumnitrid (SiN) hergestellt, das durch chemische Dampfphasenabscheidung (CVD, Chemical Vapor Deposition), umfassend Niederdruck-CVD (LPCVD, Low Pressure Chemical Vapor Deposition) und Plasma verstärkte CVD (PECVD, Plasma Enhanced Chemical Vapor Deposition), physikalische Dampfphasenabscheidung (PVD, Physical Vapor Deposition), Atomlagenabscheidung (ALD, Atomic Layer Deposition) oder einen anderen geeigneten Prozess hergestellt werden kann. Die Maskenschicht 16 wird unter Verwendung von Strukturierungsbetrieben, umfassend Fotolithograhie und Ätzen, zu einer Maskenstruktur strukturiert.
  • Anschließend, wie in 3 gezeigt, werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten 20, 25 unter Verwendung der strukturierten Maskenschicht 16 strukturiert, wodurch die gestapelten Schichten zu Finnenstrukturen 29 gebildet werden, die sich in der X-Richtung erstrecken. In 4 sind zwei Finnenstrukturen 29 in der Y-Richtung angeordnet. Aber die Anzahl der Finnenstrukturen ist nicht auf zwei beschränkt und kann nur eine und drei oder mehr sein. In manchen Ausführungsformen sind eine oder mehrere Dummy-Finnenstrukturen an beiden Seiten der Finnenstrukturen 29 gebildet, um Strukturtreue in den Strukturbetrieben zu verbessern. Wie in 3 gezeigt, haben die Finnenstrukturen 29 obere Abschnitte, die durch die gestapelten Halbleiterschichten 20, 25 und Wannenabschnitte 11 gebildet sind.
  • Die Breite W1 des oberen Abschnitts der Finnenstruktur entlang der Y-Richtung ist in manchen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm und ist in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 30 nm. Die Höhe H1 entlang der Z-Richtung der Finnenstruktur ist in einem Bereich von etwa 100 nm bis etwa 200 nm.
  • Die gestapelten Finnenstruktur 29 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, wodurch Strukturen geschaffen werden können, die zum Beispiel Teilungen aufweisen, die kleiner sind als sonst unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht mit Hilfe eines selbstausgerichteten Prozesses gebildet. Dann wird die Opferschicht entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der gestapelten Finnenstruktur 29 verwendet werden.
  • Nach Bildung der Finnenstrukturen 29 wird eine Isoliermaterialschicht, die eine oder mehrere Schichten Isoliermaterial umfasst, über dem Substrat gebildet, sodass die Finnenstrukturen vollständig in der Isolierschicht eingebettet sind. Das Isoliermaterial für die Isolierschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, fluordotiertes Silicatglas (FSG), oder ein Low-k Dielektrikummaterial enthalten, das durch LPCVD (chemische Niederdruck-Dampfphasenabscheidung), Plasma-CVD oder fließfähige CVD gebildet wird. Ein Temperbetrieb kann nach der Bildung der Isolierschicht durchgeführt werden. Dann wird ein Planarisierungsbetrieb, wie ein chemisch-mechanisches Polier- (CMP) -verfahren und/oder ein Rückätzverfahren durchgeführt, sodass die obere Oberfläche der zweitobersten Halbleiterschicht 25 von der Isoliermaterialschicht freigelegt wird. In manchen Ausführungsformen wird eine Finnenauskleidungsschicht 13 über den Finnenstrukturen vor Bildung der Isoliermaterialschicht gebildet. Die Finnenauskleidungsschicht 13 ist aus SiN oder einem Siliziumnitrid-basierten Material (z.B. SiON, SiCN oder SiOCN) hergestellt.
  • In manchen Ausführungsformen umfassen die Finnenauskleidungsschichten 13 eine erste Finnenauskleidungsschicht, die über dem Substrat 10 und Seitenwänden des Bodenteils der Finnenstrukturen 11 gebildet ist, und eine zweite Finnenauskleidungsschicht, die auf der ersten Finnenauskleidungsschicht gebildet ist. Jede der Auskleidungsschichten hat in manchen Ausführungsformen eine Dicke zwischen etwa 1 nm und etwa 20 nm. In manchen Ausführungsformen enthält die erste Finnenauskleidungsschicht Siliziumoxid und hat eine Dicke zwischen etwa 0,5 nm und etwa 5 nm und die zweite Finnenauskleidungsschicht enthält Siliziumnitrid und hat eine Dicke zwischen etwa 0,5 nm und etwa 5 nm. Die Auskleidungsschichten kann durch einen oder mehrere Prozesse wie physikalische Dampfphasenabscheidung (PVD), chemische Dampfphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) abgeschieden werden, obwohl jeder annehmbare Prozess eingesetzt werden kann.
  • Dann, wie in 4 gezeigt, wird die Isoliermaterialschicht vertieft, um eine Isolationsisolierschicht 15 zu bilden, sodass die oberen Abschnitte der Finnenstrukturen 29 freigelegt sind. Mit diesem Betrieb werden die Finnenstrukturen 29 durch die Isolationsisolierschicht 15 voneinander getrennt, die auch als eine Grabenisolierung (STI, Shallow Trench Isolation) bezeichnet wird. Die Isolationsisolierschicht 15 kann aus geeigneten dielektrischen Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertem Silicatglas (FSG), Low-k Dielektrika wie kohlenstoffdotierten Oxiden, extrem Low-k Dielektrika wie porösen kohlenstoffdotiertem Siliziumdioxid, einem Polymer wie Polyimid, Kombinationen davon oder dergleichen hergestellt sein. In manchen Ausführungsformen wird die Isolationsisolierschicht 15 durch einen Prozess wie CVD, fließfähige CVD (FCVD) oder einen Spin-on-Glass-Prozess hergestellt, obwohl jeder annehmbare Prozess eingesetzt werden kann.
  • In der in 4 gezeigten Ausführungsform wird die Isoliermaterialschicht 15 vertieft, bis der obere Abschnitt der Finnenstruktur (Wannenschicht) 11 freigelegt ist. In anderen Ausführungsformen wird der obere Abschnitt der Finnenstruktur 11 nicht freigelegt. Die ersten Halbleiterschichten 20 sind Opferschichten, die anschließend teilweise entfernt werden, und die zweiten Halbleiterschichten 25 werden anschließend zu Halbleiterdrähten als Kanalschichten eines GAA FET gebildet.
  • Nach Bildung der Isolationsisolierschicht 15 wird eine Opfer- (Dummy-) Gate-Struktur 49 gebildet, wie in 5 gezeigt. 5 veranschaulicht eine Struktur, nachdem eine Opfer-Gate-Struktur 49 über den freigelegten Finnenstrukturen 29 gebildet worden ist. Die Opfer-Gate-Struktur 49 wird über einem Abschnitt der Finnenstrukturen gebildet, der eine Kanalregion sein soll. Die Opfer-Gate-Struktur 49 definiert die Kanalregion des GAA FET. Die Opfer-Gate-Struktur 49 umfasst eine Opfer-Gate-Dielektrikumschicht 41 und eine Opfer-Gate-Elektrodenschicht 42. Die Opfer-Gate-Dielektrikumschicht 41 umfasst eine oder mehrere Schichten von Isoliermaterial, wie ein Siliziumoxid-basiertes Material. In einer Ausführungsform wird Siliziumoxid verwendet, das durch CVD gebildet wird. Die Dicke der Opfer-Gate-Dielektrikumschicht 41 ist in manchen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die Opfer-Gate-Struktur 49 wird zuerst durch flächenabdeckende Abscheidung der Opfer-Gate-Dielektrikumschicht 41 über den Finnenstrukturen gebildet. Dann wird eine Opfer-Gate-Elektrodenschicht flächenabdeckend auf der Opfer-Gate-Dielektrikumschicht und über den Finnenstrukturen abgeschieden, sodass die Finnenstrukturen vollständig in der Opfer-Gate-Elektrodenschicht eingebettet sind. Die Opfer-Gate-Elektrodenschicht enthält Silizium wie polykristallines Silizium oder amorphes Silizium. Die Dicke der Opfer-Gate-Elektrodenschicht ist in manchen Ausführungsformen in einem Bereich von etwa 100 nm bis etwa 200 nm. In manchen Ausführungsformen wird die-Gate-Elektrodenschicht einem Planarisierungsbetrieb unterzogen. Die Opfer-Gate-Dielektrikumschicht und die Opfer-Gate-Elektrodenschicht werden unter Verwendung von CVD, umfassend LPCVD und PECVD, PVD, ALD, oder einen anderen geeigneten Prozess abgeschieden. Anschließend wird eine Maskenschicht über der Opfer-Gate-Elektrodenschicht gebildet. Die Maskenschicht umfasst eine Pad-SiN-Schicht 43 und eine Siliziumoxid-Maskenschicht 44.
  • Anschließend wird ein Strukturierungsbetrieb an der Maskenschicht durchgeführt und die Opfer-Gate-Elektrodenschicht wird zur Opfer-Gate-Struktur 49 strukturiert, wie in 5 gezeigt. Die Opfer-Gate-Struktur umfasst die Opfer-Gate-Dielektrikumschicht 41, die Opfer-Gate-Elektrodenschicht 42 (z.B. Polysilizium), die Kontaktstellen-SiN-Schicht 43 und die Siliziumoxidmaskenschicht 44. Durch Strukturieren der Opfer-Gate-Struktur werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten teilweise an gegenüberliegenden Seiten der Opfer-Gate-Struktur freigelegt, wodurch Source/Drain (S/D)-Regionen freigelegt werden, wie in 5 gezeigt. In dieser Offenbarung werden eine Source und ein Drain untereinander austauschbar verwendet und deren Strukturen sind im Wesentlichen dieselben. In 5 wird eine Opfer-Gate-Struktur gebildet, aber die Anzahl der Opfer-Gate-Strukturen ist nicht auf eins beschränkt. Zwei oder mehr Opfer-Gate-Strukturen sind in manchen Ausführungsformen in der X-Richtung angeordnet. In gewissen Ausführungsformen werden eine oder mehrere Dummy-Opfer-Gate-Strukturen an beiden Seiten der Opfer-Gate-Strukturen gebildet, um Strukturtreue zu verbessern.
  • Ferner wird eine Abdeckschicht 40 für Seitenwandabstandhalter über der Opfer-Gate-Struktur 49 gebildet, wie in 6 gezeigt. Die Abdeckschicht 40 wird konform abgeschieden, sodass sie so gebildet ist, dass sie im Wesentlichen gleiche Dicken an vertikalen Oberflächen wie den Seitenwänden, horizontalen Oberflächen und der Oberseite der Opfer-Gate-Struktur aufweist. In manchen Ausführungsformen hat die Abdeckschicht 40 die Dicke in einem Bereich von etwa 5 nm bis etwa 20 nm. Die Abdeckschicht 40 enthält eine oder mehrere von SiN, SiON und SiCN oder jedes andere geeignete Dielektrikummaterial. Die Abdeckschicht 40 kann durch ALD oder CVD oder jedes andere geeignete Verfahren gebildet werden.
  • In gewissen Ausführungsformen wird vor Bildung der Abdeckschicht 40 eine zusätzliche Abdeckschicht 47, die aus einem Isoliermaterial hergestellt ist, konform über den freigelegten Finnenstrukturen und der Opfer-Gate-Struktur 49 gebildet. In einem solchen Fall sind die zusätzliche Abdeckschicht und die Abdeckschicht aus verschiedenen Materialien gebildet, sodass eine von ihnen selektiv geätzt werden kann. Die zusätzliche Abdeckschicht 47 enthält ein Low-k Dielektrikummaterial, wie SiOC und/oder SiOCN oder jedes andere geeignete Dielektrikummaterial und kann durch ALD oder CVD oder jedes andere geeignete Verfahren gebildet werden.
  • Durch die Betriebe, die mit 1-6 erklärt wurden, kann die Struktur von 7A erhalten werden. In manchen Ausführungsformen werden eine oder mehrere zusätzliche Opfer-Gate-Strukturen gebildet, wie in 7B gezeigt, und Halbleiterschichten 20 und 25 erstrecken sich unter den zusätzlichen Opfer-Gate-Strukturen. In 7A und 8-10 ist nur ein Teil der Struktur entsprechend dem Bereich, der von einer gebrochenen Linie umschlossen ist, in 7B gezeigt und die zusätzliche Abdeckschicht 47 ist nicht gezeigt. Zusätzlich ist in 7A-10 der obere Abschnitt der Opfer-Gate-Struktur nicht gezeigt.
  • Anschließend wird, wie in 8 gezeigt, die Abdeckschicht 40, die auf der Source/Drain-Region gebildet ist, durch einen geeigneten Ätzbetrieb entfernt und dann wird ein Source/Drain (S/D)-Ätzbetrieb durchgeführt, um die ersten Halbleiterschichten 20 (SiGe) selektiv zu entfernen, wodurch die zweiten Halbleiterschichten 25 (Si) in der Source/Drain-Region zurückbleiben. Das Ätzen kann Trockenätzen und/oder Nassätzen sein. Der S/D-Raum 28, in dem sich die zweiten Halbleiterschichten 25 seitlich kreuzen, wird gebildet. In manchen Ausführungsformen wird der untere Teil der Finnenstrukturen 11 (oder des Substrats 10) im Wesentlichen nicht geätzt.
  • In manchen Ausführungsformen unterscheidet sich die Abmessung (z.B. Dicke, Breite, Durchmesser usw.) der zweiten Halbleiterschichten 25 unter der Opfer-Gate-Struktur von jener in der Source/Drain-Region (S/D-Raum). In manchen Ausführungsformen ist eine Dicke T1 der zweiten Halbleiterschicht unter der Opfer-Gate-Struktur größer als eine Dicke T2 der zweiten Halbleiterschicht im S/D-Raum 28. Das S/D-Ätzen wird so durchgeführt, dass die Enden der ersten Halbleiterschichten unter dem Gate-Abstandhalter 40 oder unter der Opfer-Gate-Elektrode 42 liegen. In manchen Ausführungsformen werden die ersten Halbleiterschichten 20 seitlich in der X Richtung im S/D-Raum 28 geätzt, wodurch Hohlräume gebildet werden. Das Ausmaß an Ätzen der ersten Halbleiterschicht 20 ist in manchen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 10 nm. Wenn die ersten Halbleiterschichten 20 Ge oder SiGe sind und die zweiten Halbleiterschichten 25 Si sind, können die ersten Halbleiterschichten 20 unter Verwendung eines Nassätzmittels wie, ohne aber darauf beschränkt zu sein, Ammoniumhydroxid- (NH4OH)-, Tetramethylammoniumhydroxid- (TMAH)-, Ethylendiaminpyrocatechol (EDP)- oder Kaliumhydroxid (KOH)-Lösungen selektiv geätzt werden.
  • In manchen Ausführungsformen hat die geätzte Oberfläche der seitlichen Enden der ersten Halbleiterschichten 20 durch Auswählen einer passenden Kristallorientierung der ersten Halbleiterschichten 20 und eines Ätzmittels einen vierseitigen Hohlraum, der durch (111) Facetten definiert ist, wie in 8 gezeigt. Im Querschnitt entlang der X Richtung hat der Hohlraum eine V-Form (oder eine Form eines offenen Dreiecks), wie in 8 gezeigt.
  • Anschließend, wie in 9A und 9B gezeigt, wird eine epitaktische S/D-Schicht 50 im S/D-Raum 28 gebildet. 9B ist eine Querschnittsansicht, die die epitaktische S/D-Schicht 50 entlang der Y-Richtung schneidet. Die epitaktische Source/Drain-Schicht 50 umfasst eine erste epitaktische Schicht 52, die epitaktisch auf der Source/Drain-Region der zweiten Halbleiterschichten 25 gebildet ist, eine zweite epitaktische Schicht 54, die epitaktisch auf der ersten epitaktischen Schicht 52 gebildet ist, und eine dritte epitaktische Schicht 56, die epitaktisch auf der zweiten epitaktischen Schicht 54 gebildet ist. In manchen Ausführungsformen enthält die erste epitaktische Schicht 52 zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, SiCAs- und einer SiCP-Schicht. In manchen Ausführungsformen enthält die erste epitaktische Schicht 52 eine einzelne SiAs-Schicht. In anderen Ausführungsformen ist die erste epitaktische Schicht 52 eine einzelne SiCAs-Schicht. In manchen Ausführungsformen ist die erste epitaktische Schicht 52 eine einzelne SiC-Schicht. In manchen Ausführungsformen ist die erste epitaktische Schicht eine einzelne SiCP-Schicht.
  • In manchen Ausführungsformen umfasst die zweite epitaktische Schicht 54 eine SiP-Schicht.
  • In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56 zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht. In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56 eine einzelne SiAs-Schicht. In manchen Ausführungsformen ist die dritte epitaktische Schicht 56 eine einzelne SiCAs-Schicht. In manchen Ausführungsformen ist die dritte epitaktische Schicht 56 eine einzelne SiC-Schicht. In manchen Ausführungsformen ist die dritte epitaktische Schicht 56 eine SiCP-Schicht. In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56 eine SiP-Schicht mit einer niedrigeren P-Konzentration als die zweite epitaktische Schicht 54.
  • In manchen Ausführungsformen hat die zweite epitaktische Schicht 54 eine größere Dicke als die erste epitaktische Schicht 52 und die dritte epitaktische Schicht 56. In manchen Ausführungsformen ist eine Dicke der ersten epitaktische Schicht 52 in einem Bereich von etwa 0,5 nm bis etwa 5 nm und ist in anderen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 3 nm. In manchen Ausführungsformen ist eine Dicke der dritten epitaktischen Schicht 56 in einem Bereich von etwa 0,5 nm bis etwa 5 nm, und ist in anderen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 3 nm.
  • In manchen Ausführungsformen umfasst die erste epitaktische Schicht 52 eine As-haltige Schicht, wie eine SiAs-Schicht und eine SiCAs-Schicht, und eine Konzentration von As in der SiAs- und/oder SiCAs-Schicht ist in einem Bereich von etwa 1×1020 Atome/cm3 bis etwa 5×1021 Atome/cm3. In manchen Ausführungsformen umfasst die zweite epitaktische Schicht 54 eine SiP-Schicht und eine Konzentration von P in der SiP-Schicht ist in einem Bereich von etwa 1×1020 Atome/cm3 bis etwa 5×1021 Atome/cm3. In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56 eine As-haltige Schicht, wie eine SiAs- und SiCAs-Schicht und eine Konzentration von As in der SiAs- und/oder SiCAs-Schicht ist in einem Bereich von etwa 1×1020 Atome/cm3 bis etwa 5×1021 Atome/cm3.
  • In manchen Ausführungsformen umhüllt die erste epitaktische Schicht 52 die Source/Drain-Region jedes der Vielzahl von Nanodrähten (zweiten Halbleiterschichten 25), und die erste epitaktische Schicht 52, die eine Source/Drain-Region umhüllt, ist von der ersten epitaktischen Schicht getrennt, die eine benachbarte Source/Drain-Region umhüllt. In manchen Ausführungsformen umhüllt die zweite epitaktische Schicht 54 die Source/Drain-Region, die mit der ersten epitaktischen Schicht 52 bedeckt ist, und füllt Spalten zwischen benachbarten Source/Drain-Regionen. In manchen Ausführungsformen bedeckt die dritte epitaktische Schicht 56 eine Außenfläche der zweiten epitaktische Schicht und ist von der ersten epitaktischen Schicht getrennt.
  • In manchen Ausführungsformen ist die erste epitaktische Schicht 52 eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten, die zweite epitaktische Schicht 54 ist eine SiP-Schicht und die dritte epitaktische Schicht 56 ist eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten.
  • In manchen Ausführungsformen ist die erste epitaktische Schicht 52 eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten, die zweite epitaktische Schicht 54 ist eine SiP-Schicht und die dritte epitaktische Schicht 56 ist eine SiP-Schicht mit einer anderen P-Konzentration (z.B. kleiner oder größer) als die zweite epitaktische Schicht 54.
  • In manchen Ausführungsformen ist die erste epitaktische Schicht 52 eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten, die zweite epitaktische Schicht 54 ist eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten und die dritte epitaktische Schicht 56 ist eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten. In manchen Ausführungsformen sind Konzentrationen von As, C und/oder P der ersten, zweiten und/oder dritten epitaktischen Schicht unterschiedlich. In manchen Ausführungsformen enthalten die erste bis dritte epitaktische Schichten As und die Konzentration von As in der zweiten epitaktischen Schicht ist größer als die Konzentration von As in der ersten und dritten epitaktischen Schicht und die Konzentration von As in der dritten epitaktischen Schicht ist größer als die Konzentration von As in der ersten epitaktischen Schicht.
  • Nach Bildung der epitaktischen S/D-Schicht 50 wird eine Zwischenschichtdielektrikum (ILD)-Schicht 70 über der epitaktischen S/D-Schicht 50 gebildet. Die Materialien für die ILD-Schicht 70 enthalten Verbindungen, umfassend Si, O, C und/oder H, wie Siliziumoxid, SiCOH und SiOC. Organische Materialien, wie Polymere, können für die ILD-Schicht verwendet werden. Nach Bildung der ILD-Schicht wird ein Planarisierungsbetrieb, wie CMP, durchgeführt, sodass der obere Abschnitt der Opfer-Gate-Elektrodenschicht 42 freigelegt wird.
  • Dann werden die Opfer-Gate-Elektrodenschicht 42 und Opfer-Gate-Dielektrikumschicht 41 entfernt. Die ILD-Schicht 70 schützt die epitaktische S/D-Schicht 50 während der Entfernung der Opfer-Gate-Strukturen. Die Opfer-Gate-Strukturen können unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt werden. Wenn die Opfer-Gate-Elektrodenschicht 42 Polysilizium ist und die ILD-Schicht Siliziumoxid ist, kann ein Nassätzmittel wie eine TMAH-Lösung zum selektiven Entfernen der Opfer-Gate-Elektrodenschicht 42 verwendet werden. Die Opfer-Gate-Dielektrikumschicht 41 wird danach unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt.
  • Nach Bildung der Opfer-Gate-Strukturen werden die ersten Halbleiterschichten 20 in der Kanalregion entfernt, wodurch Drähte der zweiten Halbleiterschichten 25 gebildet werden. Nach Bildung der Halbleiterdrähte der zweiten Halbleiterschichten 25 wird eine Gate-Dielektrikumschicht 82 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25) gebildet und eine Gate-Elektrodenschicht 86 wird auf der Gate-Dielektrikumschicht gebildet, wie in 10A und 10B gezeigt.
  • In gewissen Ausführungsformen umfasst die Gate-Dielektrikumschicht 82 eine oder mehrere Schichten eines dielektrischen Materials, wie Siliziumoxid, Siliziumnitrid oder High-k Dielektrikummaterial, ein anderes geeignetes Dielektrikummaterial und/oder Kombinationen davon. Beispiele für High-k Dielektrikummaterial enthalten HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3) Legierung, andere geeignete High-k Dielektrikummaterialien und/oder Kombinationen davon. In manchen Ausführungsformen umfasst die Gate-Dielektrikumschicht eine Grenzflächenschicht (nicht gezeigt), die zwischen den Kanalschichten und dem dielektrischen Material gebildet ist.
  • Die Gate-Dielektrikumschicht 82 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform wird die Gate-Dielektrikumschicht unter Verwendung eines hochkonformen Abscheidungsprozesses wie ALD gebildet, um die Bildung einer Gate-Dielektrikumschicht mit einer gleichförmigen Dicke um jede Kanalschicht sicherzustellen. Die Dicke der Gate-Dielektrikumschicht ist in einer Ausführungsform in einem Bereich von etwa 1 nm bis etwa 6 nm.
  • Die Gate-Elektrodenschicht 86 wird auf der Gate-Dielektrikumschicht gebildet, um jede Kanalschicht zu umgeben. Die Gate-Elektrode umfasst eine oder mehrere Schichten aus leitfähigem Material, wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Kobalt, Molybdän, Tantalnitrid, Nickelsilicid, Kobaltsilicid, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, Metalllegierungen, andere geeignete Materialien und/oder Kombinationen davon.
  • Die Gate-Elektrodenschicht 86 kann durch CVD, ALD, Elektroplattieren oder ein anderes geeignetes Verfahren gebildet werden. Die Gate-Elektrodenschicht wird auch über der oberen Oberfläche der ILD-Schicht 70 abgeschieden. Die Gate-Dielektrikumschicht und die Gate-Elektrodenschicht, die über der der ILD-Schicht 70 gebildet sind, werden dann unter Verwendung von zum Beispiel CMP planarisiert, bis die obere Oberfläche der ILD-Schicht 70 freigegeben ist. In manchen Ausführungsformen wird die Gate-Elektrodenschicht nach dem Planarisierungsbetrieb vertieft und eine Kappenisolierschicht (nicht gezeigt) wird über der vertieften Gate-Elektrode gebildet. Die Kappenisolierschicht umfasst eine oder mehrere Schichten eines Siliziumnitrid-basierten Materials, wie SiN. Die Kappenisolierschicht kann durch Abscheiden eines Isoliermaterials, gefolgt von einem Planarisierungsbetrieb gebildet werden.
  • In gewissen Ausführungsformen der vorliegenden Offenbarung sind eine oder mehrere Arbeitsfunktionsanpassungsschichten 84 zwischen der Gate-Dielektrikumschicht und der Gate-Elektrode eingesetzt. Die Arbeitsfunktionsanpassungsschicht 84 ist aus einem leitfähigen Material wie einer einzelnen Schicht von TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einer Mehrfachschicht von zwei oder mehr dieser Materialien hergestellt. Für den n-Kanal-FET werden eine oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Arbeitsfunktionsanpassungsschicht verwendet und für den p-Kanal-FET werden eines oder mehrere von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Arbeitsfunktionsanpassungsschicht verwendet. Die Arbeitsfunktionsanpassungsschicht kann durch ALD, PVD, CVD, E-Strahlverdampfung oder einen anderen geeigneten Prozess gebildet werden. Ferner kann die Arbeitsfunktionsanpassungsschicht 84 separat für den n-Kanal-FET und den p-Kanal-FET gebildet werden, die verschiedene Metallschichten verwenden können. In manchen Ausführungsformen wird auch die Gate-Elektrodenschicht 86 zwischen den zweiten Halbleiterschichten 25 gebildet, wie in 10A gezeigt. In anderen Ausführungsformen, wie in 10B gezeigt, werden Räume zwischen den zweiten Halbleiterschichten 25 vollständig durch die Gate-Dielektrikumschicht 82 und die Arbeitsfunktionsanpassungsschicht 84 gefüllt.
  • Anschließend werden Kontaktlöcher in der ILD-Schicht 70 unter Verwendung von Trockenätzen gebildet, wodurch der obere Abschnitt der epitaktischen S/D-Schicht 50 freigelegt wird. In manchen Ausführungsformen wird eine Silicidschicht über der epitaktischen S/D-Schicht 50 gebildet. Die Silicidschicht enthält in manchen Ausführungsformen eines oder mehrere von WSi, CoSi, NiSi, TiSi, MoSi und TaSi. Dann wird eine leitfähige Kontaktschicht 90 in den Kontaktlöchern gebildet, wie in 10A und 10B gezeigt. Die leitfähige Kontaktschicht enthält in manchen Ausführungsformen eines oder mehrere von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. Ferner wird in manchen Ausführungsformen ein leitfähiger Kontaktstecker auf der leitfähigen Kontaktschicht gebildet. Der leitfähige Kontaktstecker enthält in manchen Ausführungsformen eine oder mehrere Schichten von Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN.
  • Es ist klar, dass die GAA FETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Verbindungsmetallschichtenschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.
  • 11-13 zeigen verschiedene Stufen für einen sequenziellen Herstellungsprozess einer GAA FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Es ist klar, dass im sequentiellen Herstellungsprozess ein oder mehrere zusätzliche Betriebe vor, während und nach den Stufen bereitgestellt sein können, die in 11-13 gezeigt sind, und einige der in der Folge beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert sein können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe, die in Bezug auf 1-10 beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden, und deren ausführliche Erklärung kann weggelassen werden.
  • Nach Bildung der in 7 gezeigten Struktur wird ein S/D-Ätzbetrieb durchgeführt. In dieser Ausführungsform wird der S/D-Ätzbetrieb durchgeführt, um sowohl die ersten Halbleiterschichten 20 als auch die zweiten Halbleiterschichten 25 in der Source/Drain-Region zu entfernen, um einen S/D-Raum 29 zu bilden. In manchen Ausführungsformen wird auch ein oberer Abschnitt des unteren Teils der Finnenstrukturen 11 (oder des Substrats 10) geätzt.
  • Anschließend, wie in 12A und 12B gezeigt, wird eine epitaktische S/D-Schicht 50' im S/D-Raum 29 gebildet. 12B ist eine Querschnittsansicht, die die epitaktische S/D-Schicht 50' entlang der Y-Richtung schneidet. Die epitaktische Source/Drain-Schicht 50' umfasst eine erste epitaktische Schicht 52', die epitaktisch auf der Source/Drain-Region gebildet ist, eine zweite epitaktische Schicht 54', die epitaktisch auf der ersten epitaktischen Schicht 52' gebildet ist, und eine dritte epitaktische Schicht 56', die epitaktisch auf der zweiten epitaktischen Schicht 54' gebildet ist. In manchen Ausführungsformen umfasst die erste epitaktische Schicht 52' zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, SiCAs und einer SiCP-Schicht. In manchen Ausführungsformen umfasst die erste epitaktische Schicht 52' eine einzelne SiAs-Schicht. In anderen Ausführungsformen ist die erste epitaktische Schicht 52' eine einzelne SiCAs-Schicht. In manchen Ausführungsformen ist die erste epitaktische Schicht 52' eine einzelne SiC-Schicht. In manchen Ausführungsformen ist die erste epitaktische Schicht eine einzelne SiCP-Schicht.
  • In manchen Ausführungsformen umfasst die zweite epitaktische Schicht 54' eine SiP-Schicht.
  • In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56' zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht. In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56' eine einzelne SiAs-Schicht. In manchen Ausführungsformen ist die dritte epitaktische Schicht 56 eine einzelne SiCAs-Schicht. In manchen Ausführungsformen ist die dritte epitaktische Schicht 56 eine einzelne SiC-Schicht. In manchen Ausführungsformen ist die dritte epitaktische Schicht 56 eine SiCP-Schicht. In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56' eine SiP-Schicht mit einer niedrigeren P-Konzentration als die zweite epitaktische Schicht 54'.
  • In manchen Ausführungsformen hat die zweite epitaktische Schicht 54' eine größere Dicke als die erste epitaktische Schicht 52' und die dritte epitaktische Schicht 56'. In manchen Ausführungsformen ist eine Dicke der ersten epitaktische Schicht 52' in einem Bereich von etwa 0,5 nm bis etwa 5 nm, und ist in anderen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 3 nm. In manchen Ausführungsformen ist eine Dicke der dritten epitaktischen Schicht 56' in einem Bereich von etwa 0,5 nm bis etwa 5 nm und ist in anderen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 3 nm.
  • In manchen Ausführungsformen umfasst die erste epitaktische Schicht 52' eine As-haltigen Schicht, wie eine SiAs-Schicht und eine SiCAs-Schicht, und eine Konzentration von As in der SiAs- und/oder SiCAs-Schicht ist in einem Bereich von etwa 1×1020 Atome/cm3 bis etwa 5×1021 Atome/cm3. In manchen Ausführungsformen umfasst die zweite epitaktische Schicht 54' eine SiP-Schicht und eine Konzentration von P in der SiP-Schicht ist in einem Bereich von etwa 1×1020 Atome/cm3 bis etwa 5×1021 Atome/cm3. In manchen Ausführungsformen umfasst die dritte epitaktische Schicht 56' eine As-haltige Schicht, wie eine SiAs und SiCAs-Schicht, und eine Konzentration von As in der SiAs- und/oder SiCAs-Schicht ist in einem Bereich von etwa 1×1020 Atome/cm3 bis etwa 5×1021 Atome/cm3. Wenn die Konzentrationen von As, P und/oder C in diesen Bereichen liegen, ist es möglich, eine P-Diffusion effektiv zu unterdrücken, während eine angemessene Spannung und ein niedriger Source/Drain-Widerstand aufrechterhalten werden.
  • In manchen Ausführungsformen ist die erste epitaktische Schicht 52' eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten, die zweite epitaktische Schicht 54' ist eine SiP-Schicht und die dritte epitaktische Schicht 56' ist eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten.
  • In manchen Ausführungsformen ist die erste epitaktische Schicht 52' eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten, die zweite epitaktische Schicht 54' ist eine SiP-Schicht und die dritte epitaktische Schicht 56' ist eine SiP-Schicht mit einer anderen P-Konzentration (z.B. kleiner oder größer) als die zweite epitaktische Schicht 54'.
  • In manchen Ausführungsformen ist erste epitaktische Schicht 52' eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten, die zweite epitaktische Schicht 54' ist eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten und die dritte epitaktische Schicht 56' ist eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten. In manchen Ausführungsformen unterscheiden sich Konzentrationen von As, C und/oder P von der ersten, zweiten und/oder dritten epitaktischen Schicht. In manchen Ausführungsformen enthalten die ersten bis dritten epitaktischen Schichten As und die Konzentration von As in der zweiten epitaktischen Schicht ist größer als die Konzentration von As in der ersten und dritten epitaktischen Schicht und die Konzentration von As in der dritten epitaktischen Schicht ist größer als die Konzentration von As in der ersten epitaktischen Schicht.
  • Anschließend wird eine Zwischenschichtdielektrikum (ILD) Schicht 70 über der epitaktischen S/D-Schicht 50 gebildet. Dann werden die Opfer-Gate-Elektrodenschicht 42 und Opfer-Gate-Dielektrikumschicht 41 entfernt. Nach Entfernung der Opfer-Gate-Strukturen werden die ersten Halbleiterschichten 20 in der Kanalregion entfernt, wodurch Drähte der zweiten Halbleiterschichten 25 gebildet werden. Nach Bildung der Halbleiterdrähte der zweiten Halbleiterschichten 25 werden eine Gate-Dielektrikumschicht 82 um jede Kanalschicht (Drähte der zweiten Halbleiterschichten 25), eine Arbeitsfunktionsanpassungsschicht 84 und eine Gate-Elektrodenschicht 86 auf der Gate-Dielektrikumschicht gebildet, wie in 13 gezeigt. Anschließend wird eine leitfähige Kontaktschicht 90 in den Kontaktlöchern gebildet, wie in 13 gezeigt.
  • Es ist klar, dass die GAA FETs weiteren CMOS-Prozessen unterzogen werden, um verschiedene Merkmale wie Kontakte/Durchkontaktierungen, Verbindungsmetallschichtenschichten, dielektrische Schichten, Passivierungsschichten usw. zu bilden.
  • 14 und 15 zeigen verschiedene Stufen für einen sequenziellen Herstellungsprozess einer GAA FET-Vorrichtung gemäß Ausführungsformen der vorliegenden Offenbarung. Es ist klar, dass im sequentiellen Herstellungsprozess ein oder mehrere zusätzliche Betriebe vor, während und nach den Stufen bereitgestellt sein können, die in 14 und 15 gezeigt sind, und einige der in der Folge beschriebenen Betriebe für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert sein können. Die Reihenfolge der Betriebe/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Abmessungen, Prozesse und/oder Betriebe, die in Bezug auf 1-13 beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden, und deren ausführliche Erklärung kann weggelassen werden.
  • Nach selektiver Entfernung der ersten Halbleiterschichten 20, wie in 8 gezeigt, werden innere Abstandhalter 35 an Enden der ersten Halbleiterschicht 20 gebildet, wie in 14 gezeigt. Die inneren Abstandhalter 14 sind aus Isoliermaterial, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiOC oder SiCN, oder einem anderen geeigneten Isoliermaterial hergestellt. In manchen Ausführungsformen werden eine oder mehrere Isoliermaterialschichten für die inneren Abstandhalter 35 konform im Source/Drain-Raum 28 gebildet und dann wird ein Ätzbetrieb zum Entfernen des unnötigen Abschnitts der Isoliermaterialschichten durchgeführt, wodurch die inneren Abstandhalter 35 an den Endflächen der ersten Halbleiterschicht 20 verbleiben. Anschließend werden die Betriebe, die in Bezug auf 9A, 9B und 10 erklärt sind, durchgeführt und die Struktur, die in 15 gezeigt ist, wird erhalten.
  • Es ist klar, dass hier nicht unbedingt alle Vorteile besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Zum Beispiel, da in der vorliegenden Offenbarung, eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Schichten als die erste epitaktische Schicht gezüchtet werden, ist es möglich, eine Ausdiffundierung von P aus der SiP-Körperschicht in die Kanalregion zu verhindern. Ferner ist es möglich, eine SiP-Körperschicht mit höherer P-Konzentration zu bilden, um Widerstandsfähigkeit zu verringern. Darüber hinaus, da eine oder mehrere von SiAs-, SiC-, SiCAs- und SiCP-Abdeckschichten auch auf dem SiP-Körper gebildet sind, ist es möglich, das P-Ausgasen während einer Kontaktmetallisierung zu verhindern.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Kanalregion, eine Source/Drain-Region neben der Kanalregion und eine epitaktische Source/Drain-Schicht. Die epitaktische Source/Drain-Schicht umfasst eine erste epitaktische Schicht, die epitaktisch auf der Source/Drain-Region gebildet ist, eine zweite epitaktische Schicht, die epitaktisch auf der ersten epitaktischen Schicht gebildet ist, und eine dritte epitaktische Schicht, die epitaktisch auf der zweiten epitaktischen Schicht gebildet ist. Die erste epitaktische Schicht umfasst zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht und einer SiCP-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die erste epitaktische Schicht eine von einer SiAs-Schicht, einer SiC-Schicht und einer SiCAd-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste epitaktische Schicht eine SiAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste epitaktische Schicht eine SiC-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste epitaktische Schicht eine SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die zweite epitaktische Schicht eine SiP-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht eine von einer SiAs-Schicht, einer SiC-Schicht und einer SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die dritte epitaktische Schicht eine SiAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die dritte epitaktische Schicht eine SiC-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die dritte epitaktische Schicht eine SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht eine SiP-Schicht mit einer niedrigeren P-Konzentration als die zweite epitaktische Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen hat die zweite epitaktische Schicht eine größere Dicke als die erste epitaktische Schicht und die dritte epitaktische Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Dicke der ersten epitaktische Schicht in einem Bereich von 1 nm bis 3 nm. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Dicke der dritten epitaktischen Schicht in einem Bereich von 1 nm bis 3 nm. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die erste epitaktische Schicht eine SiAs-Schicht und/oder eine SiCAs-Schicht und eine Konzentration von As in der ersten epitaktischen Schicht ist in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die zweite epitaktische Schicht eine SiP-Schicht und eine Konzentration von P in der SiP-Schicht ist in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht eine Si-As-Schicht und/oder eine SiCAs-Schicht und eine Konzentration von As in der dritten epitaktischen Schicht ist in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die Halbleitervorrichtung ein Gate-all-around Feldeffekttransistor, umfassend eine Vielzahl von Nanodrähten, die vertikal über einer unteren Finnenstruktur angeordnet sind und jeder der Vielzahl von Nanodrähten umfasst die Kanalregion und die Source/Drain-Region. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umhüllt die erste epitaktische Schicht die Source/Drain-Region jeder der Vielzahl von Nanodrähten und die erste epitaktische Schicht, die eine Source/Drain-Region umhüllt, ist von der ersten epitaktischen Schicht getrennt, die eine benachbarte Source/Drain-Region umhüllt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umhüllt die zweite epitaktische Schicht die Source/Drain-Region, die mit der ersten epitaktischen Schicht bedeckt ist, und füllt Spalten zwischen benachbarten Source/Drain-Regionen. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen bedeckt die dritte epitaktische Schicht eine Außenfläche der zweiten epitaktischen Schicht und ist von der ersten epitaktischen Schicht getrennt.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen Gate-all-around Feldeffekttransistor (GAA FET). Der GAA FET umfasst mehrere Halbleiternanodrähte, die jeweils eine Kanalregion und eine Source/Drain-Region neben der Kanalregion aufweisen, und eine epitaktische Source/Drain-Schicht. Die epitaktische Source/Drain-Schicht umfasst eine erste epitaktische Schicht, die epitaktisch die Source/Drain-Region jeden der Halbleiternanodrähte umhüllt, eine zweite epitaktische Schicht, die epitaktisch auf der ersten epitaktischen Schicht gebildet ist, und eine dritte epitaktische Schicht, die epitaktisch auf der zweiten epitaktischen Schicht gebildet ist. Die zweite epitaktische Schicht umfasst P. Die erste epitaktische Schicht umfasst ein Material, das eine P-Diffusion von der zweiten epitaktischen Schicht zur Source/Drain-Region unterdrückt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht ein Material, das eine P-Diffusion von der zweiten epitaktischen Schicht unterdrückt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen beinhalten die erste epitaktische Schicht und die dritte epitaktische Schicht As und eine Konzentration von As in der ersten epitaktischen Schicht ist kleiner als eine Konzentration von As in der dritten epitaktischen Schicht.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen Gate-all-around Feldeffekttransistor (GAA FET). Der GAA FET umfasst mehrere Halbleiternanodrähte, die jeweils eine Kanalregion und eine Source/Drain-Region neben der Kanalregion aufweisen, und eine epitaktische Source/Drain-Schicht. Die epitaktische Source/Drain-Schicht umfasst eine erste epitaktische Schicht, die epitaktisch die Source/Drain-Region jedes der Halbleiternanodrähte umhüllt, eine zweite epitaktische Schicht, die epitaktisch auf der ersten epitaktischen Schicht gebildet ist, und eine dritte epitaktische Schicht, die epitaktisch auf der zweiten epitaktischen Schicht gebildet ist. Die erste epitaktische Schicht umfasst zumindest eines ausgewählt aus der Gruppe bestehend aus einem Halbleitermaterial, das As beinhaltet, und einem Halbleiter Material, das C beinhaltet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste epitaktische Schicht über einer Source/Drain-Region gebildet, eine zweite epitaktische Schicht wird über der ersten epitaktischen Schicht gebildet und eine dritte epitaktische Schicht wird über der zweiten epitaktischen Schicht gebildet. Die erste epitaktische Schicht umfasst zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die erste epitaktische Schicht eine von einer SiAs-Schicht, einer SiC-Schicht und einer SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste epitaktische Schicht eine SiAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste epitaktische Schicht eine SiC-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste epitaktische Schicht eine SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die zweite epitaktische Schicht eine SiP-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht eine von einer SiAs-Schicht, einer SiC-Schicht und einer SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die dritte epitaktische Schicht eine SiAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die dritte epitaktische Schicht eine SiC-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die dritte epitaktische Schicht eine SiCAs-Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht eine SiP-Schicht mit einer niedrigeren P-Konzentration als die zweite epitaktische Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen hat die zweite epitaktische Schicht eine größere Dicke als die erste epitaktische Schicht und die dritte epitaktische Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Dicke der ersten epitaktische Schicht in einem Bereich von 1 nm bis 3 nm. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Dicke der dritten epitaktischen Schicht in einem Bereich von 1 nm bis 3 nm. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die erste epitaktische Schicht eine SiAs-Schicht und/oder eine SiCAs-Schicht und eine Konzentration von As in der ersten epitaktischen Schicht ist in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die zweite epitaktische Schicht eine SiP-Schicht und eine Konzentration von P in der SiP-Schicht ist in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die dritte epitaktische Schicht eine SiAs-Schicht und/oder eine SiCAs-Schicht und eine Konzentration von As in der dritten epitaktischen Schicht ist in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3.
  • Das Vorstehende umschreibt Merkmale einiger Ausführungsformen oder Beispiele, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgebrachten Ausführungsformen oder Beispiele verwenden können. Fachkundige sollten auch verstehen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abwandlungen daran vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62773092 [0001]

Claims (20)

  1. Halbleitervorrichtung, umfassend: einen Halbleiterdraht mit einer Kanalregion; eine Gate-Struktur, die die Kanalregion umhüllt; eine Source/Drain-Region neben der Kanalregion; und eine epitaktische Source/Drain-Schicht, wobei: die epitaktische Source/Drain-Schicht eine erste epitaktische Schicht, die epitaktisch auf der Source/Drain-Region gebildet ist, eine zweite epitaktische Schicht, die epitaktisch auf der ersten epitaktischen Schicht gebildet ist, und eine dritte epitaktische Schicht, die epitaktisch auf der zweiten epitaktischen Schicht gebildet ist, aufweist und die erste epitaktische Schicht zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste epitaktische Schicht eine von einer SiAs-Schicht, einer SiC-Schicht und einer SiCAs-Schicht aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die zweite epitaktische Schicht eine SiP-Schicht aufweist.
  4. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die dritte epitaktische Schicht zumindest eine ausgewählt aus der Gruppe bestehend aus einer SiAs-Schicht, einer SiC-Schicht, einer SiCAs-Schicht und einer SiCP-Schicht aufweist.
  5. Halbleitervorrichtung nach Anspruch 4, wobei die dritte epitaktische Schicht eine von einer SiAs-Schicht, einer SiC-Schicht und einer SiCAs-Schicht aufweist.
  6. Halbleitervorrichtung nach Anspruch 4, wobei die dritte epitaktische Schicht eine SiP-Schicht mit einer niedrigeren P-Konzentration als die zweite epitaktische Schicht aufweist.
  7. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die zweite epitaktische Schicht eine größere Dicke als die erste epitaktische Schicht und die dritte epitaktische Schicht hat.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei eine Dicke der ersten epitaktische Schicht in einem Bereich von 1 nm bis 3 nm liegt.
  9. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei eine Dicke der dritten epitaktischen Schicht in einem Bereich von 1 nm bis 3 nm liegt.
  10. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei: die erste epitaktische Schicht eine SiAs-Schicht oder eine SiCAs-Schicht aufweist, und eine Konzentration von As in der ersten epitaktischen Schicht in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3 liegt.
  11. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei: die zweite epitaktische Schicht eine SiP-Schicht aufweist, und eine Konzentration von P in die SiP-Schicht in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3 liegt.
  12. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei: die dritte epitaktische Schicht eine SiAs-Schicht oder eine SiCAs-Schicht aufweist, und eine Konzentration von As in der dritten epitaktischen Schicht in einem Bereich von 1×1020 Atome/cm3 bis 5×1021 Atome/cm3 liegt.
  13. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei: mehrere Halbleiterdrähte vertikal über einer unteren Finnenstruktur angeordnet sind, und jeder der mehreren Halbleiterdrähte die Kanalregion und die Source/Drain-Region aufweist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die erste epitaktische Schicht die Source/Drain-Region jedes der mehreren Halbleiterdrähte umhüllt und die erste epitaktische Schicht, die eine Source/Drain-Region umhüllt, von der ersten epitaktischen Schicht getrennt ist, die eine benachbarte Source/Drain-Region umhüllt.
  15. Halbleitervorrichtung nach Anspruch 13 oder 14, wobei die zweite epitaktische Schicht die Source/Drain-Region umhüllt, die mit der ersten epitaktischen Schicht bedeckt ist, und Spalten zwischen benachbarten Source/Drain-Regionen füllt.
  16. Halbleitervorrichtung nach einem der Ansprüche 13 bis 15, wobei die dritte epitaktische Schicht eine Außenfläche der zweiten epitaktische Schicht bedeckt und von der ersten epitaktischen Schicht getrennt ist.
  17. Halbleitervorrichtung, umfassend einen Gate-all-around Feldeffekttransistor, GAA FET, der GAA FET umfassend: mehrere Halbleiterdrähte, die jeweils eine Kanalregion und eine Source/Drain-Region neben der Kanalregion aufweisen; und eine epitaktische Source/Drain-Schicht, wobei: die epitaktische Source/Drain-Schicht eine erste epitaktische Schicht, die epitaktisch die Source/Drain-Region jedes der Halbleiterdrähte umhüllt, eine zweite epitaktische Schicht, die epitaktisch auf der ersten epitaktischen Schicht gebildet ist, und eine dritte epitaktische Schicht, die epitaktisch auf der zweiten epitaktischen Schicht gebildet ist, aufweist, die zweite epitaktische Schicht P aufweist, und die erste epitaktische Schicht ein Material aufweist, das P-Diffusion von der zweiten epitaktischen Schicht zur Source/Drain-Region unterdrückt.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die dritte epitaktische Schicht ein Material aufweist, das P-Diffusion von der zweiten epitaktischen Schicht unterdrückt.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei: die erste epitaktische Schicht und die dritte epitaktische Schicht As beinhalten, und eine Konzentration von As in der ersten epitaktischen Schicht kleiner ist als eine Konzentration von As in der dritten epitaktischen Schicht.
  20. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden einer ersten epitaktischen Schicht, die aus SiAs hergestellt ist, über einer Source/Drain-Region; Bilden einer zweiten epitaktischen Schicht, die aus SiP hergestellt ist, über der ersten epitaktischen Schicht; Bilden einer dritten epitaktischen Schicht, die aus SiAs hergestellt ist, über der zweiten epitaktischen Schicht, wobei: eine Menge von As in der ersten epitaktischen Schicht sich von einer Menge von As der dritten epitaktischen Schicht unterscheidet.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264508B2 (en) * 2020-01-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage prevention structure and method
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
US11791216B2 (en) * 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
EP4009377A1 (de) * 2020-12-07 2022-06-08 Samsung Electronics Co., Ltd. Halbleiterbauelement
US11588018B2 (en) 2021-01-28 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure with nanostructure and method for forming the same
US11581410B2 (en) * 2021-02-12 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220320309A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer Structures for Nano-Sheet-Based Devices

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
KR100555567B1 (ko) * 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
JP5286701B2 (ja) * 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
KR101278336B1 (ko) * 2007-10-25 2013-06-25 루머스 노보렌 테크놀로지 게엠베하 안사-메탈로센 화합물의 라세모선택적 합성, 안사-메탈로센 화합물, 이를 포함하는 촉매, 그 촉매를 이용한 올레핀 폴리머 제조 공정, 그리고 올레핀 호모- 및 코폴리머
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
JP2013045901A (ja) * 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
CN104011868B (zh) * 2011-12-19 2017-02-15 英特尔公司 Ⅲ族‑n纳米线晶体管
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
WO2013101230A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Variable gate width for gate all-around transistors
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US8703556B2 (en) * 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US9349837B2 (en) * 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) * 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US9245882B2 (en) * 2013-09-27 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with gradient germanium-containing channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9508712B2 (en) * 2014-01-02 2016-11-29 Globalfoundries Inc. Semiconductor device with a multiple nanowire channel structure and methods of variably connecting such nanowires for current density modulation
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9406804B2 (en) * 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
EP3112316B1 (de) * 2015-07-02 2018-05-02 IMEC vzw Verfahren zur herstellung von transistorvorrichtungen mit mehreren nanodrahtkanälen
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9716142B2 (en) * 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9899269B2 (en) * 2015-12-30 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd Multi-gate device and method of fabrication thereof
US9660033B1 (en) * 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
US9853129B2 (en) 2016-05-11 2017-12-26 Applied Materials, Inc. Forming non-line-of-sight source drain extension in an nMOS finFET using n-doped selective epitaxial growth
US10115723B2 (en) 2016-06-03 2018-10-30 Qualcomm Incorporated Complementary metal oxide semiconductor (CMOS) devices employing plasma-doped source/drain structures and related methods
US10026840B2 (en) * 2016-10-13 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of semiconductor device with source/drain structures
US10062782B2 (en) * 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10164042B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10522694B2 (en) * 2016-12-15 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing semiconductor device
US10325911B2 (en) * 2016-12-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10008583B1 (en) 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
US10670641B2 (en) * 2017-08-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test device and manufacturing method thereof

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