DE102017114981A1 - Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung - Google Patents

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Abstract

In einem Verfahren zum Herstellen eines FinFET wird eine erste Opferschicht über einer Source/Drain-Struktur einer FinFET-Struktur und einer Trennisolierungsschicht gebildet. Die erste Opferschicht wird vertieft, so dass eine verbleibende Schicht der ersten Opferschicht auf der Trennisolierungsschicht gebildet wird und ein oberer Abschnitt der Source/Drain-Struktur freigelegt wird. Eine zweite Opferschicht wird auf der verbleibenden Schicht und der freiliegenden Source/Drain-Struktur gebildet. Die zweite Opferschicht und die verbleibende Schicht werden strukturiert, wodurch sie eine Öffnung bilden. In der Öffnung wird eine Dielektrikumschicht gebildet. Nachdem die Dielektrikumschicht gebildet wurde, werden die strukturierte erste und die strukturierte zweite Opferschicht entfernt, um eine Kontaktöffnung über der Source/Drain-Struktur zu bilden. In der Kontaktöffnung wird eine leitfähige Schicht gebildet.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht Priorität vor der provisorischen US-Patentanmeldung 62/427,705 , eingereicht am 29. November 2016, deren gesamte Offenbarung durch Bezugnahme in dieses Dokument aufgenommen wird.
  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zum Herstellen von integrierten Halbleiterschaltkreisen und insbesondere ein Verfahren zum Herstellen von Halbleitervorrichtungen, die Finnen-Feldeffekttransistoren (FinFETs) umfassen, sowie Halbleitervorrichtungen.
  • STAND DER TECHNIK
  • Da sich die Halbleiterindustrie im Streben nach höherer Vorrichtungsdichte, höherer Leistung und niedrigeren Kosten in den Bereich der Nanometertechnologieprozessknoten vorgedrungen ist, haben Herausforderungen in Zusammenhang mit sowohl Produktions- als auch Designproblemen zur Entwicklung dreidimensionaler Designs, beispielsweise eines Finnen-Feldeffekttransistors (Fin FET), und zur Verwendung einer Metall-Gate-Struktur mit einem Werkstoff mit hohem k-Wert (Dielektrizitätskonstante) geführt. Die Metall-Gate-Struktur wird oft durch Verwendung von Gate-Austauschtechnologien hergestellt, und Sources und Drains werden durch Verwendung eines Epitaxialwachstumsverfahrens gebildet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten anhand der folgenden ausführlichen Beschreibung zu verstehen, wenn diese in Zusammenschau mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. Tatsächlich können die Maße der verschiedenen Merkmale zum besseren Übersichtlichkeit der Besprechung beliebig vergrößert oder verkleinert werden.
    • 1A-1C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 2A-2C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 3A-3C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 4A-4C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 5A-5C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 6A-6C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 7A-7C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 8A-8C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 9A-9C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 10A-10C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß Ausführungsformen der vorliegenden Offenbarung dar.
    • 11A-11C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 12A-12C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 13A-13C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 14A-14C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 15A-15C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 16A-16C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 17A-17C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsverfahren gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 18A-18C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsprozess gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 19A-19C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsprozess gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 20A-20C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsprozess gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 21A-21C stellen eine der verschiedenen Phasen in einem Halbleitervorrichtungsherstellungsprozess gemäß anderen Ausführungsformen der vorliegenden Offenbarung dar.
    • 22A und 22B stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar.
    • 23A und 23B stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar.
    • 24A-24C stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar.
    • 25A-25C stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen von oder Beispiele für Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich lediglich um Beispiele, die nicht als einschränkend zu verstehen sind. Beispielsweise sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale ausgebildet werden können, die derart zwischen dem ersten und dem zweiten Merkmal angeordnet sind, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den beiliegenden Zeichnungen wurden zur Vereinfachung eventuell einige Schichten/Merkmale weggelassen.
  • Ferner können räumlich relative Begriffe, beispielsweise „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, in diesem Dokument zur Vereinfachung der Beschreibung, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren dargestellt zu beschreiben, verwendet werden. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung noch weitere Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb mit einschließen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein, und die in diesem Dokument verwendeten räumlich relativen Bezeichnungen können ebenso dementsprechend ausgelegt werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Ferner können bei dem folgenden Herstellungsverfahren ein oder mehrere Arbeitsgänge in/zwischen den beschriebenen Arbeitsgängen vorliegen, und die Reihenfolge der Arbeitsgänge kann geändert werden.
  • Offenbarte Ausführungsformen betreffen ein Verfahren zum Herstellen von Source/Drain(S/D)-Strukturen für Finnen-Feldeffekttransistoren (FinFETs), ein Verfahren zum Strukturieren von Öffnungen für den Kontakt über den S/D-Strukturen. Die Ausführungsformen wie jene, die in diesem Dokument offenbart werden, sind im Allgemeinen nicht nur auf FinFETs, sondern auch auf Double-Gate-, Surround-Gate-, Omega-Gate- oder Gate-All-Around-Transistoren, 2-dimensionale FETs und/oder Nanodraht-Transistoren oder auf jedwede geeignete Vorrichtung mit einem Source/Drain-Epitaxialwachstumsverfahren anwendbar.
  • 1A-10C stellen verschiedene Verfahren in einem Halbleitervorrichtungsherstellungsverfahren gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar. In den gesamten Ansichten und veranschaulichenden Ausführungsformen werden die gleichen Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. In 1A-9C stellen die „A“-Figuren (z.B. 1A, 2A usw.) eine perspektivische Ansicht dar, die „B“-Figuren (z.B. 1B, 2B usw.) stellen eine Querschnittsansicht entlang der Y-Richtung gemäß Linie Y1-Y1, die in 1A dargestellt ist, dar, und die „C“-Figuren (z.B. 1C, 2C usw.) stellen eine Querschnittsansicht entlang der X-Richtung gemäß Linie X1-X1, die in 1A dargestellt ist, dar. Es versteht sich, dass zusätzliche Arbeitsgänge vor, während und nach Verfahren, die durch 1A-10C dargestellt werden, vorgesehen werden können, und einige der nachstehend beschriebenen Arbeitsgänge können für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Arbeitsgänge/Prozesse kann austauschbar sein.
  • Zunächst auf 1A-1C Bezug nehmend stellen 1A-1C die Struktur dar, nachdem verschiedene Fertigungsarbeitsgänge, um eine FinFET-Struktur herzustellen, durchgeführt wurden. Wie in 1A-1C dargestellt ist, werden Source/Drain(S/D)-Strukturen 120 und 121 und ein Metall-Gate 130 gemeinsam mit einer Gate-Dielektrikumschicht 131 über einem Substrat 101 gebildet. Bei manchen Ausführungsformen ist die S/D-Struktur 120 für einen p-Kanal-FET und die S/D-Struktur 121 für einen n-Kanal-FET (d.h. verschiedene Leitfähigkeitstypen) bestimmt. Bei anderen Ausführungsformen sind beide S/D-Strukturen 120, 121 für p-Kanal-FETs oder für n-Kanal-FETs (d.h. derselbe Leitfähigkeitstyp) bestimmt. Diese Struktur kann durch die folgenden Fertigungsarbeitsgänge hergestellt werden.
  • In 1A-1C ist ein Substrat 101 mit einer oder mehreren Finnenstrukturen dargestellt, wobei zwei Finnenstrukturen 102 dargestellt sind. Es versteht sich, dass für Veranschaulichungszwecke zwei Finnenstrukturen dargestellt sind, wobei jedoch andere Ausführungsformen jedwede Anzahl von Finnenstrukturen umfassen können. Bei manchen Ausführungsformen werden der Finnenstruktur für einen aktiven FinFET benachbart eine oder mehrere Dummy-Finnenstrukturen gebildet. Die Finnenstruktur 102 erstreckt sich in der X-Richtung und steht von dem Substrat in der Z-Richtung vor, während sich das Gate 130 in der Y-Richtung erstreckt.
  • Das Substrat 101 kann je nach Designerfordernissen (z.B. p-Typ-Substrat oder n-Typ-Substrat) verschiedene dotierte Bereiche umfassen. Bei manchen Ausführungsformen können die dotierten Bereiche mit Dotierstoffen vom p-Typ oder n-Typ dotiert werden. Beispielsweise können die dotierten Bereiche mit Dotierstoffen vom p-Typ, beispielsweise Bor oder BF2; mit Dotierstoffen vom n-Typ, beispielsweise Phosphor oder Arsen; und/oder Kombinationen daraus dotiert werden. Die dotierten Bereiche können für einen FinFET vom n-Typ oder alternativ dazu für einen FinFET vom p-Typ ausgebildet werden.
  • Bei manchen Ausführungsformen kann das Substrat 101 aus einem geeigneten elementaren Halbleiter, beispielsweise aus Silizium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindungshalbleiter, beispielsweise aus Halbleitern aus Gruppe IV-Verbindungen (Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Siliziumgermaniumcarbid (SiGeC), GeSn, SiSn, SiGeSn), Halbleitern aus Gruppe III-V-Verbindungen (z.B. Galliumarsenid, Indiumgalliumarsenid InGaAs, Indiumarsenid, Indiumphosphid, Indiumantimonid, Galliumarsenphosphid oder Galliumindiumphosphid), oder dergleichen hergestellt werden. Ferner kann das Substrat 101 eine epitaktische Schicht (epi-Schicht), die zur Leistungsverbesserung verspannt werden kann, und/oder eine Silizium-auf-Isolator(SOI)-Struktur umfassen.
  • Die Finnenstruktur 102 kann beispielsweise durch Verwendung eines Strukturierungsverfahrens gebildet werden, um Gräben zu bilden, derart, dass zwischen benachbarten Finnenstrukturen 102 ein Graben gebildet wird. Wie nachstehend ausführlicher besprochen wird, wird die Finnenstruktur 102 verwendet, um einen FinFET herzustellen.
  • Isolierungsbereiche, beispielsweise Flachgrabenisolierungen (STI) 105, werden in den Gräben über dem Substrat 101 angeordnet. Vor dem Bilden der Trennisolierungsschicht 105 werden bei manchen Ausführungsformen eine oder mehrere Liner-Schichten über dem Substrat 101 und Seitenwänden des unteren Teils 103 der Finnenstrukturen 102 gebildet. Bei manchen Ausführungsformen umfassen die Liner-Schichten eine erste Finnen-Liner-Schicht 106, die auf dem Substrat 101 und Seitenwänden des unteren Teils 103 der Finnenstrukturen 102 gebildet wird, und eine zweite Finnen-Liner-Schicht 108, die auf der ersten Finnen-Liner-Schicht 106 gebildet wird. Bei manchen Ausführungsformen weist jede der Liner-Schichten eine Dicke zwischen etwa 1 nm und etwa 20 nm auf.
  • Bei manchen Ausführungsformen umfasst die erste Finnen-Liner-Schicht 106 Siliciumoxid und weist eine Dicke zwischen etwa 0,5 nm und etwa 5 nm auf, und die zweite Finnen-Liner-Schicht 108 umfasst Siliziumnitrid und weist eine Dicke zwischen etwa 0,5 nm und etwa 5 nm auf. Die Liner-Schichten können durch ein oder mehrere Verfahren wie physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) abgeschieden werden, wenngleich jedes annehmbare Verfahren verwendet werden kann.
  • Die Trennisolierungsschicht 105 kann aus geeigneten dielektrischen Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, mit Fluor dotiertem Silikatglas (FSG), Dielektrika mit niedrigem k-Wert wie mit Kohlenstoff dotierte Oxide, Dielektrika mit extrem niedrigem k-Wert wie poröses, mit Kohlenstoff dotiertes Siliziumdioxid, einem Polymer wie Polyimid, Kombinationen aus diesen oder dergleichen hergestellt werden. Bei manchen Ausführungsformen wird die Trennisolierungsschicht 105 durch ein Verfahren wie CVD, fließfähige CVD (FCVD) oder ein Aufschleuderglasverfahren gebildet, wenngleich jedes annehmbare Verfahren verwendet werden kann. In weiterer Folge werden Abschnitte der Trennisolierungsschicht 105, die sich über die oberen Oberflächen der Finnenstrukturen 102 erstrecken, und Abschnitte der Liner-Schichten über den oberen Oberflächen der Finnenstrukturen 102 durch Verwendung von beispielsweise einem Ätzverfahren, chemischmechanischem Polieren (CMP) oder dergleichen entfernt.
  • Bei manchen Ausführungsformen werden die Trennisolierungsschicht 105 und die Liner-Schichten vertieft, um den oberen Abschnitt 104 der Finnenstruktur 102 freizulegen, wie in 1A-1C dargestellt ist. Bei manchen Ausführungsformen werden die Trennisolierungsschicht 105 und die Liner-Schichten mittels eines einzigen Ätzverfahrens oder mehrerer Ätzverfahren vertieft. Bei manchen Ausführungsformen, bei denen die Trennisolierungsschicht 105 aus Siliziumoxid hergestellt ist, kann das Ätzverfahren beispielsweise ein Trockenätz-, ein chemisches Ätz- oder ein Nassreinigungsverfahren sein. Beispielsweise kann sich das chemische Ätzen einer fluorhaltigen Chemikalie wie verdünnter Flusssäure (dHF) bedienen. Nach dem Finnenbildungsverfahren ist bei manchen Ausführungsformen die Finnenhöhe Hfin etwa 30 nm oder höher, beispielsweise etwa 50 nm oder höher. Bei einer Ausführungsform beträgt die Finnenhöhe zwischen etwa 40 nm und etwa 80 nm. Es versteht sich, dass die Finnenhöhe durch nachfolgendes Verarbeiten modifiziert werden kann. Andere Materialien, Verfahren und Abmessungen können verwendet werden.
  • Nachdem die Finnenstruktur 102 gebildet wurde, werden eine Dummy-Gate-Struktur, die eine Dummy-Gate-Dielektrikumschicht umfasst, und eine Dummy-Gate-Elektrode über der freiliegenden Finnenstruktur 102 gebildet. Die Dummy-Gate-Dielektrikumschicht und die Dummy-Gate-Elektrode werden in der Folge verwendet, um die Source/Drain-Bereiche zu definieren und zu bilden. Bei manchen Ausfiihrungsformen werden die Dummy-Gate-Dielektrikumschicht und die Dummy-Gate-Elektrode durch Abscheiden und Strukturieren einer Dummy-Dielektrikumschicht, die über den freiliegenden Finnenstrukturen 102 gebildet wird, und einer Dummy-Elektrodenschicht über der Dummy-Gate-Dielektrikumschicht gebildet. Die Dummy-Dielektrikumschicht kann durch thermische Oxidation, CVD, Sputtern oder jedwede andere im Stand der Technik zum Bilden einer Dummy-Dielektrikumschicht bekannte und verwendete Verfahren hergestellt werden. Bei manchen Ausführungsformen kann die Dummy-Dielektrikumschicht aus einem oder mehreren geeigneten dielektrischen Materialien wie Siliziumoxid, Siliziumnitrid, SiCN, SiON und SiN, Dielektrika mit niedrigem k-Wert wie mit Kohlenstoff dotierte Oxide, Dielektrika mit extrem niedrigem k-Wert wie poröses mit Kohlenstoff dotiertes Siliziumdioxid, einem Polymer wie Polyimid, dergleichen oder aus einer Kombination daraus hergestellt werden. Bei einer Ausführungsform wird SiO2 verwendet.
  • In der Folge wird die Dummy-Elektrodenschicht über der Dummy-Dielektrikumschicht gebildet. Bei manchen Ausführungsformen ist die Dummy-Elektrodenschicht ein leitfähiges Material und kann aus einer Gruppe ausgewählt werden, die amophes Silizium, Polysilizium, amorphes Germanium, Polygermanium, amorphes Siliziumgermanium, Polysiliziumgermanium, metallische Nitride, metallische Silicide, metallische Oxide und Metalle umfasst. Die Dummy-Elektrodenschicht kann mittels PVD, CVD, Sputterabscheidung oder anderer Verfahren, die im Stand der Technik zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden, abgeschieden werden. Andere Materialien, leitfähige sowie nichtleitfähige, können verwendet werden. Bei einer Ausführungsform wird Poly-Si verwendet.
  • Über der Dummy-Elektrodenschicht kann ein Maskenmuster gebildet werden, um die Strukturierung zu unterstützen. Das Maskenmuster ist aus einer oder mehreren Schichten aus SiO2, SiCN, SiON, Al2O3, SiN oder anderen geeigneten Materialien hergestellt. Durch Verwenden des Maskenmusters als Ätzmaske wird die Dummy-Elektrodenschicht zu der Dummy-Gate-Elektrode strukturiert. Bei manchen Ausführungsformen wird die Dummy-Dielektrikumschicht ebenfalls strukturiert, um die Dummy-Gate-Dielektrikumschicht zu definieren.
  • In der Folge werden Seitenwandabstandhalter 134 entlang Seitenwänden der Dummy-Gate-Struktur gebildet. Die Seitenwandabstandhalter 134 können durch Abscheiden und anisotropes Ätzen einer Isolierschicht, die über den Dummy-Gate-Strukturen, der Finnenstruktur 102 und der Trennisolierungsschicht 105 abgeschieden wird, gebildet werden. Bei manchen Ausfiihrungsformen werden die Seitenwandabstandhalter 134 aus Siliziumnitrid gebildet und können eine einschichtige Struktur aufweisen. Bei alternativen Ausführungsformen können die Seitenwandabstandhalter 134 eine Verbundstruktur, die mehrere Schichten umfasst, aufweisen. Beispielsweise können die Seitenwandabstandhalter 134 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht umfassen. Andere Materialien, beispielsweise SiO2, SiCN, SiON, SiN, SiOCN, anderes Material mit niedrigem k-Wert, oder Kombinationen daraus können ebenfalls verwendet werden. Die Dicke des Seitenwandabstandhalters 134 liegt bei manchen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 40 nm.
  • Nachdem die Dummy-Gate-Struktur und die Seitenwandabstandhalter gebildet wurden, werden Source/Drain(S/D)-Strukturen 120 und 121 auf freiliegenden Abschnitten 104 der Finnenstrukturen 102 entlang entgegengesetzten Seiten der Dummy-Gate-Struktur gebildet. Die S/D-Strukturen 120 und 121 können auf den Seitenflächen und der oberen Fläche der freiliegenden Finnenstruktur 104 epitaktisch gebildet werden. Bei manchen Ausführungsformen kann die Finnenstruktur 104 vertieft werden, und die S/D-Struktur wird auf dem freiliegenden Abschnitt der vertieften Finne epitaktisch gebildet. Die Verwendung epitaktisch gewachsener Materialien in den Source/Drain-Bereichen ermöglicht, dass die Source/Drain-Bereiche in einem Kanal eines FinFET eine Spannung ausüben. Wenn die S/D-Strukturen 120 und 121 für FETs mit verschiedenem Leitfähigkeitstyp bestimmt sind, wird die S/D-Struktur 120 gebildet, während die Finnenstruktur für die S/D-Struktur 121 durch eine Schutzschicht abgedeckt ist, die beispielsweise aus SiN hergestellt ist, und dann wird die S/D-Struktur 121 gebildet, während die gebildete S/D-Struktur 120 durch eine Schutzschicht abgedeckt ist.
  • Die für die S/D-Strukturen 120 und 121 verwendeten Materialien können für die FinFETs vom n-Typ und p-Typ unterschiedlich sein, derart, dass ein Materialtyp für die FinFETs vom n-Typ verwendet wird, um eine Zugspannung in dem Kanalbereich auszuüben, und ein anderer Materialtyp für die FinFETs vom p-Typ verwendet wird, um eine Druckspannung auszuüben. Beispielsweise kann SiP oder SiC verwendet werden, um FinFETs vom n-Typ zu bilden, und SiGe oder Ge kann verwendet werden, um FinFETs vom p-Typ zu bilden. Andere Materialien können verwendet werden. Bei manchen Ausführungsformen umfassen die S/D-Strukturen 120 und/oder 121 zwei oder mehrere epitaktische Schichten mit verschiedener Zusammensetzung und/oder verschiedenen Dotierstoffkonzentrationen.
  • Die S/D-Strukturen 120 und/oder 121 können entweder durch einen Implantiervorgang, um geeignete Dotierstoffe zu implantieren, oder durch In-Situ-Dotieren, während das Material wächst, dotiert werden. Beispielsweise kann für einen p-Kanal-FET, wo der Kanal Si oder Si1-xGex sein kann, der dotierte epitaktische Film bordotiertes Si1-yGey sein, wobei y größer gleich x ist, um in dem Kanal für eine Verbesserung der Lochmobilität Längsdruckspannung zu induzieren. Für einen n-Kanal-FET, wo der Kanal Si sein kann, kann der dotierte epitaktische Film beispielsweise phosphordotiertes Silizium (Si:P) oder phosphordotierter Silizium-Kohlenstoff (Si1-zCz:P) sein. In dem Fall, in dem der Kanal ein Verbindungshalbleiter, beispielsweise InmGa1-mAs, ist, kann der dotierte epitaktische Film beispielsweise InnGa1-nAs sein, wobei n kleiner gleich m ist.
  • Wie in 1A und 1B dargestellt ist, weist bei manchen Ausführungsformen der Querschnitt der S/D-Strukturen 120 und/oder 121 in der Y-Richtung eine im Wesentlichen hexagonale Form auf, und bei anderen Ausführungsformen weist der Querschnitt der S/D-Strukturen 120 und/oder 121 eine Diamantform, eine Säulenform oder eine Stabform auf. Die Breite WSD der S/D-Struktur in der Y-Richtung liegt bei manchen Ausfiihrungsformen in einem Bereich von etwa 25 nm bis etwa 100 nm.
  • Nachdem die S/D-Strukturen 120 und 121 gebildet wurden, wird eine erste Isolierungsschicht 122 als Liner-Schicht oder Kontaktätzstoppschicht (CESL), um die S/D-Strukturen 120 und 121 abzudecken, und auf den Seitenwandabstandhaltern 134 der Dummy-Gate-Struktur abgeschieden. Die erste Isolierungsschicht 122 dient als Ätzstopp während des Strukturierens eines nachfolgend gebildeten dielektrischen Materials. Bei manchen Ausführungsformen umfasst die erste Isolierungsschicht 122 SiO2, SiCN, SiON, SiN und andere geeignete dielektrische Materialien. Bei einer Ausführungsform wird SiN verwendet. Die erste Isolierungsschicht 122 kann aus mehreren Schichten hergestellt sein, welche Kombinationen aus den oben genannten Materialien umfassen. Die erste Isolierungsschicht 122 kann durch ein oder mehrere Verfahren wie PVD, CVD oder ALD abgeschieden werden, wenngleich jedes annehmbare Verfahren verwendet werden kann. Andere Materialien und/oder Verfahren können verwendet werden. Bei manchen Ausführungsformen weist die erste Isolierungsschicht 122 eine Dicke zwischen etwa 0,5 nm und etwa 10 nm auf. Bei anderen Ausführungsformen können andere Dicken verwendet werden.
  • Nachdem die erste Isolierungsschicht 122 gebildet werde, wird über der ersten Isolierungsschicht 122 eine erste Opferschicht 115 gebildet. Bei manchen Ausführungsformen umfasst die erste Opferschicht eine oder mehrere Schichten aus siliziumbasiertem dielektrischem Material, beispielsweise SiO2, SiCN, SiON, SiOC, SiOH, SiN, oder andere geeignete dielektrische Materialien. Bei manchen Ausführungsformen wird die erste Opferschicht 115 durch ein Filmbildungsverfahren, beispielsweise durch CVD, PVD, ALD, FCVD, oder ein Aufschleuderglasverfahren gebildet, wenngleich jedes annehmbare Verfahren verwendet werden kann. In weiterer Folge werden Abschnitte der ersten Isolierungsschicht 122 entfernt, beispielsweise mittels eines Ätzverfahrens, CMP oder dergleichen, um die obere Oberfläche der Dummy-Gate-Elektrode freizulegen.
  • In weiterer Folge werden die Dummy-Gate-Elektrode und die Dummy-Gate-Dielektrikumschicht entfernt. Das Entfernungsverfahren kann ein oder mehrere Ätzverfahren umfassen. Beispielsweise umfasst bei manchen Ausführungsformen das Entfernungsverfahren selektives Ätzen durch Trocken- oder Nassätzen. Wird Trockenätzen verwendet, kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen daraus umfassen. Optional können Verdünnungsgase wie N2, O2 oder Ar verwendet werden. Wird Nassätzen verwendet, kann die Ätzlösung (das Ätzmittel) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O und/oder dergleichen umfassen. Die Dummy-Gate-Dielektrikumschicht kann mittels eines Nassätzverfahrens, beispielsweise mittels einer verdünnten Flusssäure, entfernt werden. Andere Verfahren und Materialien können verwendet werden.
  • Nachdem die Dummy-Gate-Struktur entfernt wurde, wird eine Gate-Dielektrikumschicht 131 über einem Kanalbereich der Finnenstruktur 104 gebildet. Bei manchen Ausführungsformen umfasst die Gate-Dielektrikumschicht 131 eine oder mehrere Dielektrikumschichten mit hohem k-Wert (z.B. mit einer Dielektrizitätskonstante größer als 3,9). Beispielsweise können die eine oder mehreren Gate-Dielektrikumschichten eine oder mehrere Schichten aus einem Metalloxid oder einem Silikat von Hf, Al, Zr, Kombinationen daraus und Multilayer daraus umfassen. Zu anderen geeigneten Materialien zählen La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen daraus. Zu beispielhaften Materialien zählen MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Zu den Bildungsverfahren für die Gate-Dielektrikumschicht 131 zählen Molekularstrahlabscheidung (MBD), ALD, PVD und dergleichen. Bei manchen Ausführungsformen weist die Gate-Dielektrikumschicht 131 eine Dicke von etwa 0,5 nm bis etwa 5 nm auf. Bei manchen Ausführungsformen wird die Gate-Dielektrikumschicht 131 auch auf Seiten der Seitenwandabstandhalter 134 gebildet.
  • Bei manchen Ausführungsformen wird vor dem Bilden der Gate-Dielektrikumschicht 131 eine Grenzflächenschicht (nicht dargestellt) über dem Kanalbereich 104 gebildet, und die Gate-Dielektrikumschicht 131 wird über der Grenzflächenschicht gebildet. Die Grenzflächenschicht trägt dazu bei, die nachfolgend gebildete Dielektrikumschicht mit hohem k-Wert von dem darunter angeordneten Halbleitermaterial zu puffern. Bei manchen Ausführungsformen ist eine Grenzflächenschicht ein chemisches Siliziumoxid, das durch chemische Reaktionen gebildet werden kann. Beispielsweise kann ein chemisches Siliziumoxid durch vollentsalztes Wasser + Ozon (DIO3), NH4OH+H2O2+H2O (APM) oder andere Verfahren gebildet werden. Andere Ausführungsformen bedienen sich eines anderen Materials oder anderer Prozesse für die Grenzflächenschicht. Bei einer Ausführungsform weist die Grenzflächenschicht eine Dicke von etwa 0,2 nm bis etwa 1 nm auf.
  • Nachdem die Gate-Dielektrikumschicht 131 gebildet wurde, wird eine Gate-Elektrode 130 über der Gate-Dielektrikumschicht 131 gebildet. Die Gate-Elektrode 130 kann ein Metall ausgewählt aus einer Gruppe umfassend W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr sein. Bei manchen Ausführungsformen umfasst die Gate-Elektrode 130 ein Metall ausgewählt aus einer Gruppe umfassend TiN, WN, TaN und Ru. Metalllegierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta können verwendet werden, und/oder Metallnitride wie WNx, TiNx, MoNx, TaNx und TaSixNy können verwendet werden. Bei manchen Ausführungsformen weist die Gate-Elektrode 130 eine Dicke im Bereich von etwa 5 nm bis etwa 100 nm auf. Die Gate-Elektrode 130 kann mittels eines geeigneten Verfahrens wie ALD, CVD, PVD, Plattieren oder Kombinationen daraus gebildet werden. Ein Planarisierungsverfahren, beispielsweise CMP, kann durchgeführt werden, um überschüssige Materialien zu entfernen.
  • Bei bestimmten Ausführungsformen der vorliegenden Offenbarung umfasst die Gate-Elektrode 130 eine oder mehrere Arbeitsfunktionseinstellschichten (nicht dargestellt) die auf der Gate-Dielektrikumschicht 131 angeordnet ist/sind. Die Arbeitsfunktionseinstellschicht ist aus einem leitfähigen Material, beispielsweise einer einzigen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder einem Multilayer aus zwei oder mehreren dieser Materialien, hergestellt. Für den n-Kanal-FinFET werden ein oder mehrere aus der Gruppe umfassend TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als Arbeitsfunktionseinstellschicht verwendet, und für den p-Kanal-FinFET werden ein oder mehrere aus der Gruppe umfassend TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als Arbeitsfunktionseinstellschicht verwendet.
  • Dann werden die Gate-Elektrode 130, die Gate-Dielektrikumschicht 131 und die Arbeitsfunktionseinstellschicht vertieft, und auf der vertieften Gate-Elektrode 130 wird eine Gate-Kappenschicht 132 ausgebildet. Bei manchen Ausführungsformen kann, wenn die Gate-Elektrode 130 hauptsächlich aus W hergestellt ist, die Gate-Elektrode beispielsweise mittels eines Trockenätzverfahrens mit Cl2/O2/BCl3 in einem Temperaturbereich von 24°C bis 150°C und bei einem Druck unter 1 Torr vertieft werden.
  • Nach dem Vertiefen der Gate-Elektrode 130 wird in der Vertiefung die Gate-Kappenschicht 132 gebildet, um die Gate-Elektrode 130 während nachfolgenden Verfahren zu schützen. Bei manchen Ausführungsformen umfasst die Gate-Kappenschicht 132 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN, eine Kombination daraus oder dergleichen, wobei jedoch andere geeignete Dielektrikumfilme verwendet werden können. Die Gate-Kappenschicht 132 kann beispielsweise mittels CVD, PVD, Aufschleudern oder dergleichen gebildet werden. Andere geeignete Verfahrensschritte können verwendet werden. Ein Planarisierungsverfahren, beispielsweise CMP, kann durchgeführt werden, um überschüssige Materialien zu entfernen.
  • 2A-2C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Wie in 2A-2C dargestellt ist, wird die erste Opferschicht 115 mindestens teilweise von beiden Seitenbereichen der S/D-Strukturen 120 und 121 entfernt, um Öffnungen 116 zu bilden. Bei manchen Ausführungsformen wird die gesamte erste Opferschicht 115 entfernt. Die erste Opferschicht 115 kann durch geeignete Ätzarbeitsgänge, beispielsweise Trockenätzen und/oder Nassätzen, entfernt werden. Der Ätzvorgang endet im Wesentlichen an der ersten Isolierungsschicht 122. Bei manchen Ausführungsformen weist die erste Isolierungsschicht 122 eine Dicke zwischen etwa 0,5 nm und etwa 10 nm auf.
  • 3A-3C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die Öffnungen 116 gebildet wurden, wird in den Öffnungen 116 eine zweite Opferschicht 140 gebildet. Die zweite Opferschicht 140 ist aus einem Material hergestellt, das eine höhere (z.B. 5 oder höher) Ätzselektivität in Bezug auf die Materialien der ersten Isolierungsschicht 122 und/oder der Trennisolierungsschicht 105 aufweist. Bei manchen Ausführungsformen ist die zweite Opferschicht 140 aus einer oder mehreren Schichten aus Gruppe-IV-Element- oder Verbundmaterialien, beispielsweise Si, SiGe, SiC, Ge, SiGeC und GeSn, hergestellt, die kristallin, polykristallin oder amorph sein können und dotiert oder undotiert sein können. Bei anderen Ausführungsformen ist die zweite Opferschicht 140 aus einer oder mehreren siliziumbasierten Dielektrikumschichten aus SiOC, SiC, SiON, SiCN, SiOCN, SiN und/oder SiO2 hergestellt. Aluminiumbasierte dielektrische Materialien, beispielsweise Aluminiumoxid, Aluminiumoxycarbid und Aluminiumoxynitrid, können verwendet werden. Ein SOC („Spin-On-Carbon“) kann ebenfalls verwendet werden. Bei bestimmten Ausführungsformen ist die zweite Opferschicht 140 aus einer oder mehreren Schichten aus Halbleitern aus Gruppe III-V-Verbindungen hergestellt, umfassend, jedoch nicht beschränkt auf, GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN und/oder AlGaN. Die zweite Opferschicht 140 kann durch ein oder mehrere Verfahren wie PVD, CVD oder ALD abgeschieden werden, wenngleich jedwedes annehmbare Verfahren verwendet werden kann. Andere Materialien und/oder Verfahren können verwendet werden. Bei einer Ausführungsform wird amorphes Si oder Poly-Si als zweite Opferschicht 140 verwendet. Bei anderen Ausführungsformen wird amorphes Si1-xGex oder Poly-Si1-xGex, wobei x kleiner gleich 0,4 ist, als zweite Opferschicht 140 verwendet.
  • Ein Planarisierungsarbeitsgang, beispielsweise ein Rückätzverfahren oder CMP, kann durchgeführt werden, um die obere Oberfläche der zweiten Opferschicht 140 zu planarisieren. Durch den Planarisierungsarbeitsgang wird die obere Oberfläche der Gate-Kappenschicht 132 freigelegt. Nach dem Planarisierungsarbeitsgang liegt bei manchen Ausführungsformen die Höhe Hsacr der zweiten Opferschicht von der Oberfläche der ersten Isolierungsschicht 122 gemessen in einem Bereich von etwa 100 nm bis etwa 350 nm.
  • 4A-4C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Die zweite Opferschicht 140 wird durch Nass- und/oder Trockenätzen vertieft, so dass eine dünne Schicht 141 der zweiten Opferschicht auf der ersten Isolierungsschicht 122, die auf der Trennisolierungsschicht 105 gebildet ist, zurückbleibt. Die Dicke der dünner gemachten zweiten Opferschicht 141 liegt bei manchen Ausführungsformen im Bereich von etwa 1 nm bis etwa 20 nm. Durch dieses Vertiefungsätzen wird ein Abschnitt der ersten Isolierungsschicht 122, der die S/D-Strukturen 120 und 121 abdeckt, im Wesentlichen freigelegt.
  • 5A-5C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite Opferschicht 140 vertieft wurde, wird die dritte Opferschicht 160 gebildet. Die dritte Opferschicht 160 ist aus einem Material hergestellt, das eine höhere (z.B. 5 oder höhere) Ätzselektivität in Bezug auf die Materialien der ersten Isolierungsschicht 122 und/oder der Trennisolierungsschicht 105 aufweist. Bei manchen Ausführungsformen ist die dritte Opferschicht 160 ist aus einem anderen Material als die erste und die zweite Opferschicht hergestellt. Bei manchen Ausführungsformen ist die dritte Opferschicht 160 aus einer oder mehreren Schichten aus Gruppe-IV-Materialien, beispielsweise aus Si, SiGe, SiC, Ge, SiGeC und GeSn, hergestellt, die kristallin, polykristallin oder amorph sein können und dotiert oder undotiert sein können. Bei anderen Ausführungsformen ist die dritte Opferschicht 160 aus einer oder mehreren siliziumbasierten Dielektrikumschichten aus SiOC, SiC, SiON, SiCN, SiOCN, SiN und/oder SiO2 hergestellt. Aluminiumbasierte dielektrische Materialien, beispielsweise Aluminiumoxid, Aluminiumoxycarbid und Aluminiumoxynitrid, können verwendet werden. Ein SOC (“Spin-On-Carbon) kann ebenfalls verwendet werden. Bei bestimmten Ausführungsformen ist die dritte Opferschicht 160 aus einer oder mehreren Schichten aus Halbleitern aus Gruppe-III-V-Verbindungen hergestellt, umfassend, jedoch nicht beschränkt auf, GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN und/oder AlGaN. Die dritte Opferschicht 160 kann durch ein oder mehrere Verfahren wie PVD, CVD oder ALD abgeschieden werden, wenngleich jedwedes annehmbare Verfahren verwendet werden kann. Andere Materialien und/oder Verfahren können verwendet werden. Ein Planarisierungsvorgang, beispielsweise ein Rückätzverfahren oder CMP, kann durchgeführt werden, um die obere Oberfläche der dritten Opferschicht 160 zu planarisieren. Durch den Planarisierungsvorgang wird die obere Oberfläche der Gate-Kappenschicht 132 freigelegt. Bei einer Ausführungsform wird amorphes Ge oder Poly-Ge als dritte Opferschicht 160 verwendet. Bei anderen Ausführungsformen wird Si1-yGey, wobei y größer gleich 0,6 ist, als dritte Opferschicht 160 verwendet.
  • Bei einer Ausführungsform wird amorphes Ge oder Poly-Ge als dritte Opferschicht 160 verwendet. Die Ätzselektivität von Ge/SiN beträgt mehr als das Zehnfache der Ätzselektivität von SiO2/SiN. Beispielsweise beträgt die Ätzselektivität von Ge/SiN etwa 100 (Nassätzen), während die Ätzselektivität von SiO2/SiN etwa 3-4 beträgt. Dementsprechend ist es möglich, die dritte Opferschicht aus Ge zu entfernen, ohne Schäden an anderen Schichten zu verursachen.
  • Wenn die zweite Opferschicht 140 aus Si hergestellt ist, kann die dritte Opferschicht 160 aus Ge selektiv auf der und von der dünner gemachten zweiten Opferschicht 141 gebildet werden. Bei bestimmten Ausführungsformen ist die zweite Opferschicht 140 aus amorphem Ge oder Poly-Ge hergestellt, und die dritte Opferschicht 160 ist aus amorphem Si oder Poly-Si hergestellt.
  • Bei bestimmten Ausführungsformen wird an Stelle des Vertiefens (Rückätzens) der zweiten Opferschicht 140, um die dünner gemachte zweite Opferschicht 141 zu bilden, eine dünne Schicht (etwa 1 nm bis etwa 20 nm) aus amorphem Si oder Poly-Si mittels CVD oder ALD oder anderer geeigneter Filmbildungsverfahren direkt auf der ersten Isolierungsschicht 122 gebildet. Dann wird die dritte Opferschicht 160 (z.B. amorphes Ge oder Poly-Ge) auf der dünnen zweiten Opferschicht gebildet.
  • 6A-6C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die dritte Opferschicht 160 gebildet wurde, wird über der dritten Opferschicht 160 ein Maskenmuster gebildet, und durch Verwendung des Maskenmusters als Ätzmaske werden die dritte Opferschicht 160, die dünner gemachte zweite Opferschicht 141 und die erste Isolierungsschicht 122 strukturiert, wodurch Öffnungen 162 zwischen den S/D-Strukturen 120 und 121 gebildet werden. 6A-6C zeigen die Struktur, nachdem die Maskenschicht entfernt wurde.
  • Das Maskenmuster kann durch Strukturieren einer Schicht aus geeignetem Maskenmaterial mittels eines Photoätzvorgangs gebildet werden. Der Ätzvorgang kann mehrere Ätzverfahren, die sich verschiedener Plasmagase bedienen, umfassen. Bei manchen Ausführungsformen erstreckt sich das Maskenmuster in die X-Richtung über die dritte Opferschicht 160 und die Gate-Kappenschicht 132. Das Maskenmuster ist aus einer oder mehreren Schichten aus dielektrischem Material, beispielsweise SiO2, SiN und/oder SiON, und/oder TiN hergestellt. Das Material für das Maskenmuster kann durch ein oder mehrere Verfahren wie PVD, CVD oder ALD abgeschieden werden, wenngleich jedes annehmbare Verfahren verwendet werden kann. Andere Materialien und/oder Verfahren können verwendet werden.
  • Wenn ein Ge-basiertes Material (z.B. Ge oder SiGe) als dritte Opferschicht 160 verwendet wird, kann das Ätzen durch Plasmatrockenätzen durchgeführt werden, beispielsweise unter Anwendung eines Gases, das einen Fluorkohlenstoff enthält, oder eines Gases, das ein Halogen enthält. Während des Ätzens kann das Substrat auf eine Temperatur zwischen etwa 20 °C bis etwa 200 °C erhitzt werden. Wenn ein Si-basiertes Material (z.B. Poly-Si oder amorphes Si) als zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasmatrockenätzen durchgeführt werden, beispielsweise unter Anwendung eines Gases, das HBr enthält, oder eines Gases, das Cl2 und SF6 enthält. Wenn SOC („Spin-On-Carbon“) als zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasmatrockenätzen durchgeführt werden, beispielsweise unter Anwendung eines Gases, das N2 und H2 enthält, oder eines Gases, das SO2 und O2 enthält. Wenn ein Si-Oxid-basiertes Material, welches durch FCVD gebildet wird, als zweite und/oder dritte Opferschicht verwendet wird, kann das Ätzen durch Plasmatrockenätzen durchgeführt werden, beispielsweise unter Anwendung eines Gases, das einen Fluorkohlenstoff und/oder Fluor enthält. Bei manchen Ausführungsformen wird die erste Isolierungsschicht 122 nicht zur Gänze geätzt und bleibt auf der Trennisolierungsschicht 105 zurück.
  • Bei manchen Ausführungsformen liegt die Öffnungsbreite WSP in der Y-Richtung in einem Bereich von etwa 5 nm bis etwa 40 nm und bei anderen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 40 nm. Die Breite Wsp kann je nach den Gestaltungsregeln und/oder Typen von Halbleitervorrichtungen andere Werte aufweisen.
  • Es wird festgehalten, dass, wie in 6A und 6C dargestellt ist, die Gate-Kappenschicht 132 während des Strukturierens der dritten Opferschicht 160, der dünner gemachten zweiten Opferschicht 141, nicht wesentlich geätzt wird. Mit anderen Worten weist das Material für die Gate-Kappenschicht 132 eine hohe Ätzselektivität (z.B. 5 oder höher) in Bezug auf die zweite und die dritte Opferschicht auf.
  • 7A-7C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In weiterer Folge wird eine zweite Isolierungsschicht 146 über der strukturierten dritten und der strukturierten zweiten Opferschicht und der ersten Isolierungsschicht gebildet. Wie in 7A und 7C dargestellt ist, ist die zweite Isolierungsschicht 146 auch an den Seitenwandabstandhaltern 134 und der Gate-Kappenschicht 132 gebildet.
  • Bei manchen Ausführungsformen umfasst die zweite Isolierungsschicht 146 SiO2, SiCN, SiON, SiCN, SiOCN und SiN, wobei aber auch andere geeignete dielektrische Materialien verwendet werden können. Bei einer Ausführungsform wird siliziumnitridbasiertes Material, beispielsweise SiN, verwendet. Die zweite Isolierungsschicht 146 kann aus mehreren Schichten hergestellt sein, welche Kombinationen aus den oben genannten Materialien umfassen. Die zweite Isolierungsschicht 146 kann durch ein oder mehrere Verfahren wie PVD, CVD oder ALD abgeschieden werden, wenngleich jedes annehmbare Verfahren verwendet werden kann. Andere Materialien und/oder Verfahren können verwendet werden. Bei manchen Ausführungsformen weist die zweite Isolierungsschicht 146 eine Dicke zwischen etwa 1 nm und etwa 10 nm auf. In anderen Ausführungsformen werden andere Dicken verwendet.
  • 8A-8C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite Isolierungsschicht 146 gebildet wurde, wird eine erste Zwischenschichtdielektrikum(ILD)-Schicht 145, um die Öffnungen 162 zu füllen, und über der dritten Opferschicht 160 gebildet.
  • Die ILD-Schicht 145 kann eine einzige Schicht oder mehrere Schichten umfassen. Bei manchen Ausführungsformen umfasst die ILD-Schicht 145 SiO2, SiCN, SiOC, SiON, SiOCN, SiN oder ein Material mit niedrigem k-Wert, wobei jedoch auch andere geeignete dielektrische Filme verwendet werden können. Die ILD-Schicht 145 kann durch CVD, PECVD oder ALD, FCVD oder ein Aufschleuderglasverfahren gebildet werden. Ein Planarisierungsverfahren, beispielsweise ein CMP-Verfahren, kann durchgeführt werden, um überschüssige Materialien zu entfernen. Durch das Planarisierungsverfahren wird bei manchen Ausführungsformen die obere Oberfläche der dritten Opferschicht 160 (und der Kappenisolierungsschicht 132) freigelegt.
  • 9A-9C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In weiterer Folge wird die dritte Opferschicht 160 entfernt, wodurch Kontaktöffnungen 148 und 149 gebildet werden, um die S/D-Struktur 120,121 freizulegen, die durch die erste Isolierungsschicht 122 bedeckt ist. Der Ätzvorgang, um die dritte Opferschicht 160 zu entfernen, kann isotrop oder anisotrop sein. Ferner wird die erste Isolierungsschicht 122 entfernt, wodurch die S/D-Strukturen 120, 121 freigelegt werden.
  • Wenn ein Ge-basiertes Material (z.B. Ge oder SiGe) als dritte Opferschicht 160 verwendet wird, kann das Ätzen durch Plasmatrockenätzen unter Anwendung von beispielsweise Ozon oder durch Nassätzen unter Anwendung einer Lösung, die NH4OH und H2O2 enthält, oder einer Lösung, die HCl und H2O2 enthält, durchgeführt werden. Die verbleibende erste Isolierungsschicht 122 kann mittels eines geeigneten Ätzvorgangs entfernt werden.
  • Wenn ein Si-basiertes Material (z.B. Poly-Si oder amorphes Si) als zweite Opferschicht 140 verwendet wird, kann das Ätzen durch Plasmatrockenätzen unter Anwendung eines Gases, das Cl2 und NF3 enthält, oder eines Gases, das F2 enthält, oder durch Nassätzen unter Anwendung von NH4OH und/oder Tetramethylammonium (TMAH) durchgeführt werden. Wird SOC („Spin-On-Carbon“) als zweite Opferschicht 140 verwendet, kann das Ätzen durch Plasmatrockenätzen unter Anwendung von beispielsweise einem Gas, das N2 und H2 enthält, oder einem Gas, das SO2 und O2 enthält, durchgeführt werden. Wenn ein Si-Oxid-basiertes Material, das mittels FCVD gebildet wird, als zweite und/oder dritte Opferschicht verwendet wird, kann das Ätzen durch Nassätzen unter Anwendung von beispielsweise HF oder gepufferter HF (BHF) durchgeführt werden.
  • Die Breite WCH entlang der Y-Richtung der Öffnungen 148, 149 liegt bei manchen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 100 nm.
  • 10A-10C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die zweite und die dritte Opferschicht entfernt wurden und die erste Isolierungsschicht 122, die auf den S/D-Strukturen 120, 121 gebildet ist, entfernt wurde, wird ein leitfähiges Material in die Kontaktöffnungen 148, 149 gefüllt und bildet dadurch S/D-Kontakte 150.
  • Bei manchen Ausführungsformen wird auf den freiliegenden S/D-Strukturen 120, 121 eine Silicid-Schicht gebildet. Das Metallsilicid-Bildungsverfahren kann ein Metallsilicid auf den Seitenabschnitten der S/D-Strukturen bilden. Das Metallsilicid-Bildungsverfahren umfasst eine Metallfilmabscheidung auf den S/D-Strukturen, eine Wärmebehandlung, um ein Metallsilicid an der Grenzfläche oder Oberfläche der S/D-Strukturen zu bilden, und ein Ätzverfahren, um das überschüssige, nicht zur Reaktion gebrachte Metall zu entfernen. Das Metallsilicid umfasst TiSix, NiSix, CoSix, NiCoSix und TaSix, wobei andere geeignete Silicidmaterialien verwendet werden können. Bei manchen Ausführungsformen weist die Silicid-Schicht eine Dicke zwischen etwa 0,5 nm und etwa 10 nm auf. Bei anderen Ausführungsformen wird in dieser Phase der Fertigungsarbeitsgänge keine Silicid-Schicht gebildet, und diese kann in einer früheren Fertigungsphase, z.B. vor dem Bilden der ersten Isolierungsschicht 122, gebildet werden. Die nicht auf der epitaktischen S/D-Schicht gebildeten Metallfilme und die Metallfilme, die nicht verbraucht werden, um die Silicid-Schicht zu bilden, werden bei manchen Ausführungsformen durch geeignete Ätzarbeitsgänge entfernt. Bei anderen Ausführungsformen werden die Metallfilme nicht entfernt und bleiben bestehen.
  • Die S/D-Kontakte 150 können eine einschichtige oder eine mehrschichtige Struktur umfassen. Beispielsweise umfasst bei manchen Ausführungsformen der Kontakt 150 eine Kontakt-Liner-Schicht, beispielsweise eine Diffusionsbarrierenschicht, eine Haftschicht oder dergleichen, und einen Kontaktkörper, der über der Kontakt-Liner-Schicht in den Kontaktöffnungen 148, 149 gebildet ist. Die Kontakt-Liner-Schicht kann Ti, TiN, Ta, TaN oder dergleichen, durch ALD, CVD oder dergleichen gebildet, umfassen. Der Kontaktkörper kann durch Abscheiden eines leitfähigen Materials, beispielsweise einer oder mehrerer Schichten aus Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, Legierungen davon, Kombinationen daraus oder dergleichen, gebildet werden, wobei jedoch auch andere geeignete Metalle verwendet werden können. Ein Planarisierungsverfahren, beispielsweise CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der ILD-Schicht 145 zu entfernen.
  • Nachdem der S/D-Kontakt 150 gebildet wurde, liegt die Höhe Hg der Gate-Struktur einschließlich der Gate-Kappenschicht 132 von dem oberen Ende der Finnenstruktur 104 gemessen in einem Bereich von etwa 20 nm bis 100 nm, und die Höhe Hmg des Metall-Gate 130 von dem oberen Ende der Finnenstruktur 104 gemessen liegt bei manchen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 60 nm.
  • Nach dem Bilden des Kontakts 150 werden weitere CMOS-Verfahren durchgeführt, um verschiedene Merkmale, beispielsweise zusätzliche Zwischenlagen-Dielektrikumschichten, Kontakte/Vias, Verbindungsmetallschichten und Passivierungsschichten usw., zu bilden.
  • 11A-21C stellen verschiedene Verfahren in einem Halbleitervorrichtungs-Fertigungsverfahren gemäß anderen Ausfiihrungsformen der vorliegenden Offenbarung dar. In 11A-21C stellen die „A“-Figuren (z.B. 11A, 12A usw.) eine perspektivische Ansicht dar, die „B“-Figuren (z.B. 11B, 12B usw.) stellen eine Querschnittsansicht entlang der Y-Richtung gemäß Linie Y1-Y1, die in 11A und 12A dargestellt ist, dar, und die „C“-Figuren (z.B. 11C, 12C usw.) stellen eine Querschnittsansicht entlang der X-Richtung gemäß Linie X1-X1, die in 11A und 12A dargestellt ist, dar. Es versteht sich, dass zusätzliche Arbeitsgänge vor, während und nach Verfahren, die durch 11A-21C dargestellt sind, vorgesehen werden können und für weitere Ausführungsformen des Verfahrens einige der nachstehend beschriebenen Arbeitsgänge ersetzt oder weggelassen werden können. Die Reihenfolge der Arbeitsgänge/Verfahren kann austauschbar sein. Material, Konfiguration, Abmessungen und/oder Verfahren, die mit den vorgenannten, in Bezug auf 1A-10C beschriebenen Ausführungsformen identisch oder diesen ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und auf eine ausführliche Erläuterung derselben darf verzichtet werden.
  • 11A-11C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Die in 11A-11C dargestellte Struktur ist im Wesentlichen der Struktur, die in 2A-2C dargestellt ist, ähnlich, abgesehen davon, dass die Gate-Struktur nicht gebildet wurde und eine Dummy-Gate-Elektrode 230, eine Dummy-Gate-Dielektrikumschicht 213 und eine Gate-Maskenschicht 232 an Stelle der Gate-Elektrode 130, der Gate-Dielektrikumschicht 131 und der Gate-Kappenschicht 132 angeordnet sind. Die Arbeitsgänge, um die Dummy-Gate-Strukturen herzustellen, sind wie oben dargelegt.
  • 12A-12C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich 3A-3C wird eine zweite Opferschicht 140 in den Öffnungen 116 gebildet.
  • 13A-13C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich 4A-4C wird die zweite Opferschicht 140 vertieft, um eine dünner gemachte zweite Opferschicht 141 zu bilden, wodurch Öffnungen 144 gebildet werden.
  • 14A-14C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ähnlich 5A-5C wird eine dritte Opferschicht 160 in den Öffnungen 144 gebildet.
  • 15A-15C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In weiterer Folge wird die dritte Opferschicht 160 zum Teil auf eine Höhe des mittleren Abschnitts der Dummy-Gate-Elektrode 122 in der Z-Richtung vertieft, wodurch Öffnungen 164 gebildet werden. Die dritte Opferschicht 160 kann durch ein Rückätzverfahren und/oder Nassätzen vertieft werden. Die verbleibende Dicke Hsc der vertieften dritten Opferschicht 160 liegt bei manchen Ausführungsformen in einem Bereich von etwa 40 nm bis etwa 200 nm.
  • 16A-16C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Die Öffnungen 164 werden mit einem Isoliermaterial gefüllt, wodurch eine Maskenschicht 220 gebildet wird. Bei manchen Ausführungsformen wird die Maskenschicht 220 aus einer oder mehreren Schichten aus SiOC, SiC, SiON, SiCN, SiOCN, SiN und/oder SiO2 gebildet. Bei einer Ausführungsform wird SiN verwendet. Die Maskenschicht 220 kann durch ein oder mehrere Verfahren wie PVD, CVD oder ALD abgeschieden werden, wenngleich jedes annehmbare Verfahren verwendet werden kann. Andere Materialien und/oder Verfahren können verwendet werden. Ein Planarisierungsvorgang, beispielsweise ein Rückätzverfahren oder CMP, kann durchgeführt werden, um die obere Oberfläche der Maskenschicht und der Gate-Maskenschicht 232 zu planarisieren. Durch den Planarisierungsarbeitsgang wird die obere Oberfläche der Dummy-Gate-Elektrodenschicht 230 freigelegt.
  • 17A-17C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In weiterer Folge werden die Dummy-Gate-Elektrode 230 und die Dummy-Gate-Dielektrikumschicht 231 entfernt, wodurch eine Öffnung 235 gebildet wird. Die Entfernungsarbeitsgänge werden oben in Bezug auf 1A-1C erläutert.
  • 18A-18C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Nachdem die Dummy-Gate-Struktur entfernt wurde, wird eine Gate-Dielektrikumschicht 131 über einem Kanalbereich der Finnenstruktur 104 gebildet, und eine leitfähige Schicht für eine Gate-Elektrode 130 wird auf der Gate-Dielektrikumschicht 131 gebildet. Die Gate-Bildungs-Arbeitsgänge werden oben mit Bezug auf 1A-1C erläutert.
  • Die Gate-Elektrode 130 kann mittels eines geeigneten Verfahrens wie ALD, CVD, PVD, Plattieren oder Kombinationen daraus gebildet werden. Ein Planarisierungsverfahren, beispielsweise CMP, kann durchgeführt werden, um überschüssige Materialien zu entfernen. Nach dem Planarisierungs-Arbeitsgang liegt die Maskenschicht 220 frei.
  • 19A-19C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In weiterer Folge wird die Gate-Elektrode vertieft, wodurch die Gate-Elektrode 130 und eine Gate-Kappenöffnung 237 gebildet werden.
  • 20A-20C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Dann wird eine Isolierungsschicht 132 in der Gate-Kappenöffnung 237 und über der Maskenschicht 220 gebildet. Bei manchen Ausführungsformen umfasst die Isolierungsschicht für die Gate-Kappenschicht 132 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, eine Kombination daraus oder dergleichen, wobei jedoch andere geeignete dielektrische Filme verwendet werden können. Die Isolierungsschicht für die Gate-Kappenschicht 132 kann beispielsweise mittels CVD, PVD, Aufschleudern oder dergleichen gebildet werden. Andere geeignete Verfahrensschritte können verwendet werden.
  • 21A-21C zeigen Ansichten einer der verschiedenen Phasen zur Herstellung einer FinFET-Vorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • In weiterer Folge kann ein Planarisierungsverfahren, beispielsweise CMP, durchgeführt werden, um überschüssige Materialien zu entfernen und dadurch die Gate-Kappenschicht 132 zu bilden.
  • Die Struktur aus 21A-21C ist im Wesentlichen dieselbe wie die Struktur aus 5A-5C. In weiterer Folge werden dieselben Arbeitsgänge, die in Zusammenhang mit 6A-10C erläutert wurden, durchgeführt.
  • 22A und 23B stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar.
  • Bei manchen Ausführungsformen der vorliegenden Offenbarung wird, ehe epitaktische Schichten gebildet werden, um die S/D-Struktur 120,122 zu bilden, der obere Abschnitt der Finne 104, welcher dem S/D-Bereich entspricht, durch eine Deckschicht, die beispielsweise aus SiN hergestellt ist, abgedeckt, und dann wird die Deckschicht von der Finne 104 entfernt, und dann werden die epitaktischen Schichten gebildet. In einem derartigen Fall bleibt die Deckschicht 109 an dem unteren Abschnitt der Finne 104. Die epitaktischen Schichten für die S/D-Struktur 120, 122 werden auf der Finne 104 gebildet, die nicht durch die Deckschicht 109 abgedeckt ist.
  • Beim Vertiefen der zweiten Opferschicht 140 wird die zweite Opferschicht 140 auf die Höhe der epitaktischen Schichten für die S/D-Struktur 120,122 vertieft. Mit anderen Worten weist die dünner gemachte zweite Opferschicht 141 eine derartige Dicke auf, dass die obere Oberfläche der dünner gemachten Opferschicht mit der S/D-Struktur 120, 122 in Kontakt ist oder gleich dem Boden der S/D-Struktur 120, 122 ist.
  • Wenn die Öffnungen 148 und 149 gebildet werden (siehe 9A-9C), wird die dünner gemachte zweite Opferschicht 141 nicht geätzt oder nur teilweise geätzt. Somit bleibt, wie in 23A dargestellt ist, die zweite Opferschicht 141 unter dem S/D-Kontakt 150.
  • 24A-24C stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar.
  • 24A ist im Wesentlichen dieselbe wie 23B, wobei die dünner gemachte zweite Opferschicht 141 gleich dem oder höher als der Boden der S/D-Struktur 120, 122 bleibt. Bei manchen Ausführungsformen liegt die Dicke Tge der dünner gemachten zweiten Opferschicht 141 in einem Bereich von etwa o nm bis etwa 45 nm. Die dünner gemachte zweite Opferschicht kann gleich dem oder höher oder niedriger als der Boden der S/D-Struktur 120, 122 sein.
  • Wie in 24B dargestellt ist, bleibt die dünner gemachte zweite Opferschicht 141 unter dem Boden der S/D-Struktur 120, 122. Bei manchen Ausführungsformen liegt die Dicke Tge der dünner gemachten zweiten Opferschicht 141 in einem Bereich von etwa o nm bis etwa 45 nm. Die dünner gemachte zweite Opferschicht kann gleich dem oder höher oder niedriger als der Boden der S/D-Struktur 120, 122 sein. Bei anderen Ausführungsformen bleibt keine zweite Opferschicht 141 bestehen, wie in 24C dargestellt ist.
  • Ferner weist infolge der Ätzeigenschaften der Ätzung der dritten Opferschicht die Öffnung 162 eine verjüngte Form auf, die bei manchen Ausführungsformen eine obere Breite aufweist, die größer als eine untere Breite ist. Dementsprechend weisen die Öffnungen 148 und 149 eine umgekehrt verjüngte Form auf, die eine obere Breite aufweist, die kleiner als eine untere Breite ist, wie in 22B dargestellt ist, und dann weist der S/D-Kontakt 150 ebenfalls eine umgekehrt verjüngte Form auf, wie in 23B dargestellt ist.
  • 25A-25C stellen Ansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung dar. 25B ist eine Querschnittsansicht gemäß Linie X2-X2 aus 25A, und 25C ist eine Querschnittsansicht gemäß Linie X1-X1 aus 25A.
  • Während der Bildung der Öffnungen 162 (siehe 6A-6C) wird bei manchen Ausführungsformen der obere Abschnitt der Gate-Kappenschicht 132 leicht geätzt. Dementsprechend weist, wie in 25B dargestellt ist, der obere Abschnitt der ILD-Schicht 145 zwischen den S/D-Strukturen 120 und 121 eine Trichterform mit einem oberen Ende auf, das entlang der X-Richtung breiter als ein Körperbereich ist.
  • Während der Bildung der Öffnungen 148 und 149 (siehe 9A-9C) werden bei manchen Ausführungsformen der obere Abschnitt der Gate-Kappenschicht 132 und die Seitenwandabstandhalter 134 leicht geätzt. Dementsprechend weist, wie in 25C dargestellt ist, der obere Abschnitt des S/D-Kontakts 150 eine Trichterform mit einem oberen Ende auf, das entlang der X-Richtung breiter als ein Körperbereich ist.
  • Bei manchen Ausfiihrungsformen wird Ge als dritte Opferschicht 160 verwendet. Dementsprechend diffundiert das Element Ge in die zweite Isolierungsschicht 146 und/oder ILD-Schicht 145, und das Element Ge (oder in Form von GeO (Germaniumoxid)) kann in oder auf der zweiten Isolierungsschicht 146 und/oder ILD-Schicht 145 angetroffen werden.
  • Es versteht sich, dass in diesem Dokument nicht unbedingt alle Vorteile besprochen wurden, kein konkreter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Beispielsweise ist es bei der vorliegenden Offenbarung, da Material mit einer höheren Ätzselektivität (z.B. Ge) in Bezug auf Isolierungsschichten (z.B. Siliziumoxid-basiertes Material, Siliziumnitrid-basiertes Material) als zweite und dritte Opferschicht verwendet wird, möglich, die Größe der S/D-Strukturen und der S/D-Kontaktstruktur genauer zu regeln. Mit diesen Fertigungsverfahren kann das Material ohne Weiteres den Raum zwischen Seitenwandabstandhaltern füllen, um einen leerraumfreien Film zu bilden. Ferner kann der gesamte Raum zwischen Seitenwandabstandhaltern zur Gänze für S/D-Kontakte verwendet werden, und es werden weniger Schäden an den Kontaktbereichen verursacht. Da die Fläche der S/D-Kontakte breiter ist, ist es möglich, durch selektiveres Ätzen des Siliziumoxids und/oder - nitrids einen Wrap-Around-Kontakt zu bilden, um an Kontaktfläche zu gewinnen. Durch die zuvor genannten Strukturen und Verfahren ist es möglich, zu vermeiden, dass eine S/D-Epitaxialschicht beschädigt wird, und Wrap-Around-Kontaktstrukturen zu bilden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zum Bilden einer Halbleitervorrichtung, die einen Finnen-Feldeffekttransistor (FinFET) umfasst, eine erste Opferschicht über einer Source/Drain-Struktur einer FinFET-Struktur und einer Trennisolierungsschicht gebildet. Die erste Opferschicht wird vertieft, so dass eine verbleibende Schicht der ersten Opferschicht auf der Trennisolierungsschicht gebildet wird und ein oberer Abschnitt der Source/Drain-Struktur freigelegt wird. Eine zweite Opferschicht wird auf der verbleibenden Schicht und der freigelegten Source/Drain-Struktur gebildet. Die zweite Opferschicht und die verbleibende Schicht werden strukturiert und bilden dadurch eine Öffnung. In der Öffnung wird eine Dielektrikumschicht gebildet. Nachdem die Dielektrikumschicht gebildet wurde, werden die strukturierte erste und zweite Opferschicht entfernt, um über der Source/Drain-Struktur eine Kontaktöffnung zu bilden. In der Kontaktöffnung wird eine leitfähige Schicht gebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird bei einem Verfahren zum Herstellen einer Halbleitervorrichtung, die Finnen-Feldeffekttransistoren (FinFETs) umfasst, eine erste Opferschicht über einer ersten Source/Drain-Struktur einer ersten FinFET-Struktur, einer zweiten Source/Drain-Struktur einer zweiten FinFET-Struktur und einer Trennisolierungsschicht gebildet. Die erste Source/Drain-Struktur wird der zweiten Source/Drain-Struktur benachbart angeordnet. Die erste Opferschicht wird vertieft, so dass eine verbleibende Schicht der ersten Opferschicht auf der Trennisolierungsschicht angeordnet ist und obere Abschnitte der ersten und der zweiten Source/Drain-Struktur freiliegen. Die zweite Opferschicht wird auf der verbleibenden Schicht und der freiliegenden ersten und der freiliegenden zweiten Source/Drain-Struktur gebildet. Die zweite Opferschicht und die verbleibende Schicht werden strukturiert, wodurch sie eine Öffnung zwischen der ersten Source/Drain-Struktur und der zweiten Source/Drain-Struktur bilden. In der Öffnung wird eine Dielektrikumschicht gebildet. Nachdem die Dielektrikumschicht gebildet wurde, werden die strukturierte erste und die strukturierte zweite Opferschicht entfernt, um eine erste Kontaktöffnung über der ersten Source/Drain-Struktur und eine zweite Kontaktöffnung über der zweiten Source/Drain-Struktur zu bilden. Eine erste leitfähige Schicht wird in der ersten Kontaktöffnung und eine zweite leitfähige Schicht in der zweiten Kontaktöffnung gebildet.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung, die Finnen-Feldeffekttransistoren (FinFETs) umfasst, eine ersten und einen zweiten FinFET und eine Dielektrikumschicht. Der erste FinFET umfasst eine erste Finnenstruktur, die sich in eine erste Richtung erstreckt, eine erste Source/Drain-Struktur und einen ersten Source/Drain-Kontakt in Kontakt mit der ersten Source/Drain-Struktur. Der zweite FinFET ist dem ersten FinFET benachbart angeordnet und umfasst eine zweite Finnenstruktur, die sich in die erste Richtung erstreckt, eine zweite Source/Drain-Struktur und einen zweiten Source/Drain-Kontakt in Kontakt mit der zweiten Source/Drain-Struktur. Die Dielektrikumschicht trennt die erste Source/Drain-Struktur und die zweite Source/Drain-Struktur. Die Dielektrikumschicht ist aus siliziumbasiertem Isoliermaterial hergestellt und enthält Ge an oder nahe einer Grenzfläche zwischen der Dielektrikumschicht und einem aus der Gruppe umfassend den ersten und den zweiten Source/Drain-Kontakt.
  • Das oben Dargelegte umreißt Merkmale mehrerer Ausführungsformen oder Beispiele, damit Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten erkennen können, dass sie die vorliegende Offenbarung ohne Weiteres als Basis zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Realisieren derselben Zwecke und/oder Erreichen derselben Vorteile der in diesem Dokument vorgestellten Ausführungsformen oder Beispiele heranziehen können. Fachkundige sollten auch erkennen, dass derartige äquivalente Konstruktionen nicht von Wesensart und Schutzumfang der vorliegenden Offenbarung abgehen und dass sie hier verschiedenste Änderungen, Ersetzungen und Modifikationen vornehmen können, ohne von Wesensart und Schutzumfang der vorliegenden Offenbarung abzugehen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/427705 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, die einen Finnen-Feldeffekttransistor (FinFET) umfasst, wobei das Verfahren umfasst: Bilden einer ersten Opferschicht über einer Source/Drain-Struktur einer FinFET-Struktur und einer Trennisolierungsschicht; Vertiefen der ersten Opferschicht, so dass eine verbleibende Schicht der ersten Opferschicht auf der Trennisolierungsschicht gebildet wird und ein oberer Abschnitt der Source/Drain-Struktur freigelegt wird; Bilden einer zweiten Opferschicht auf der verbleibenden Schicht und der freiliegenden Source/Drain-Struktur; Strukturieren der zweiten Opferschicht und der verbleibenden Schicht, wodurch eine Öffnung gebildet wird; Bilden einer Dielektrikumschicht in der Öffnung; nachdem die Dielektrikumschicht gebildet wurde, Entfernen der strukturierten ersten und der strukturierten zweiten Opferschicht, um eine Kontaktöffnung über der Source/Drain-Struktur zu bilden; und Bilden einer leitfähigen Schicht in der Kontaktöffnung.
  2. Verfahren nach Anspruch 1, wobei: ehe die erste Opferschicht gebildet wird, eine erste Isolierungsschicht über der Source/Drain-Struktur und der Trennisolierungsschicht gebildet wird, nachdem die erste Opferschicht vertieft wurde, die erste Isolierungsschicht, welche den oberen Abschnitt der Source/Drain-Struktur bedeckt, freigelegt wird, und, wenn die Kontaktöffnung gebildet wird, die erste Isolierungsschicht ebenfalls entfernt wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Opferschicht aus Si1-xGex hergestellt wird, wobei 0 ≤ x ≤ 0,4.
  4. Verfahren nach einem beliebigen der vorhergehenden Ansprüche, wobei die zweite Opferschicht aus Si1-yGey hergestellt wird, wobei 0,6 ≤ y ≤ 1.
  5. Verfahren nach einem beliebigen der vorhergehenden Ansprüche, ferner umfassend, nachdem die zweite Opferschicht strukturiert wurde und ehe die Dielektrikumschicht gebildet wird: Bilden einer zweiten Isolierungsschicht in der Öffnung und über der strukturierten zweiten Opferschicht.
  6. Verfahren nach Anspruch 5, wobei die zweite Opferschicht aus einem anderen Material als die Trennisolierungsschicht, die erste Isolierungsschicht und die zweite Isolierungsschicht hergestellt wird.
  7. Verfahren nach einem beliebigen der vorhergehenden Ansprüche, wobei die Source/Drain-Struktur eine Finnenstruktur und eine oder mehrere epitaktische Schichten umfasst, die auf beiden entgegengesetzten Seitenflächen und einem oberen Ende der Finnenstruktur gebildet werden.
  8. Verfahren nach einem beliebigen der vorhergehenden Ansprüche, ferner umfassend, ehe die erste Opferschicht gebildet wird, das Formen einer Metall-Gate-Struktur des FinFET.
  9. Verfahren nach einem beliebigen der vorhergehenden Ansprüche, ferner umfassend, nachdem die Kontaktöffnung gebildet wurde und ehe die leitfähige Schicht gebildet wird: Bilden einer Silicid-Schicht über der Source/Drain-Struktur.
  10. Verfahren nach einem beliebigen der vorhergehenden Ansprüche, wobei die Source/Drain-Struktur eine Finnenstruktur umfasst, die in die Trennisolierungsschicht eingebettet ist, und eine oder mehrere epitaktische Schichten, die an einem oberen Ende der Finnenstruktur gebildet ist/sind.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung, die Finnen-Feldeffekttransistoren (FinFETs) umfasst, wobei das Verfahren umfasst: Bilden einer ersten Opferschicht über einer ersten Source/Drain-Struktur einer ersten FinFET-Struktur, einer zweiten Source/Drain-Struktur einer zweiten FinFET-Struktur und einer Trennsolierungsschicht, wobei die erste Source/Drain-Struktur der zweiten Source/Drain-Struktur benachbart angeordnet ist; Vertiefen der ersten Opferschicht, so dass eine verbleibende Schicht der ersten Opferschicht auf der Trennisolierungsschicht gebildet wird und obere Abschnitte der ersten und der zweiten Source/Drain-Struktur freigelegt werden; Bilden einer zweiten Opferschicht auf der verbleibenden Schicht und der freiliegenden ersten und der freiliegenden zweiten Source/Drain-Struktur; Strukturieren der zweiten Opferschicht und der verbleibenden Schicht, wodurch eine Öffnung zwischen der ersten Source/Drain-Struktur und der zweiten Source/Drain-Struktur gebildet wird; Bilden einer Dielektrikumschicht in der Öffnung; nachdem die Dielektrikumschicht gebildet wurde, Entfernen der strukturierten ersten und der strukturierten zweiten Opferschicht, um eine erste Kontaktöffnung über der ersten Source/Drain-Struktur und eine zweite Kontaktöffnung über der zweiten Source/Drain-Struktur zu bilden; und Bilden einer ersten leitfähigen Schicht in der ersten Kontaktöffnung und einer zweiten leitfähigen Schicht in der zweiten Kontaktöffnung.
  12. Verfahren nach Anspruch 11, ferner umfassend, nachdem die zweite Opferschicht gebildet wurde und ehe das Maskenmuster gebildet wird: Bilden einer Metall-Gate-Struktur über mindestens einer aus der Gruppe umfassend die erste und die zweite FinFET-Struktur.
  13. Verfahren nach Anspruch 12, wobei das Bilden der Metall-Gate-Struktur umfasst: Bilden einer Hartmaskenschicht über der zweiten Opferschicht; Entfernen einer Dummy-Gate-Struktur, wodurch ein Gate-Raum gebildet wird; Bilden einer Metall-Gate-Struktur in dem Gate-Raum; und Bilden einer Gate-Kappenschicht über der Metall-Gate-Struktur.
  14. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 11 bis 13, wobei: ehe die erste Opferschicht gebildet wird, eine erste Isolierungsschicht über der ersten und der zweiten Source/Drain-Struktur und der Trennisolierungsschicht gebildet wird, nachdem die erste Opferschicht vertieft wurde, die erste Isolierungsschicht, welche die oberen Abschnitte der ersten und der zweiten Source/Drain-Struktur bedeckt, freigelegt wird, und, wenn die Kontaktöffnung gebildet wird, die erste Isolierungsschicht ebenfalls entfernt wird.
  15. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 11 bis 14, wobei die erste Opferschicht aus Si1-xGex hergestellt wird, wobei 0 ≤ x ≤ 0,4.
  16. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 11 bis 15, wobei die zweite Opferschicht aus Si1-yGey hergestellt wird, wobei 0,6 ≤ y ≤ 1.
  17. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 11 bis 16, ferner umfassend, nachdem die zweite Opferschicht strukturiert wurde und ehe die Dielektrikumschicht gebildet wird: Bilden einer zweiten Isolierungsschicht in der Öffnung und über der strukturierten zweiten Opferschicht.
  18. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 11 bis 17, wobei: die Source/Drain-Struktur eine Finnenstruktur und eine oder mehrere epitaktische Schichten, die auf beiden entgegengesetzten Seitenflächen und einem oberen Ende der Finnenstruktur gebildet werden, umfasst.
  19. Verfahren nach einem beliebigen der vorhergehenden Ansprüche 11 bis 18, ferner umfassend, nachdem die Kontaktöffnung gebildet wurde und ehe die leitfähige Schicht gebildet wird: Bilden einer Silicid-Schicht über der ersten und der zweiten Source/Drain-Struktur.
  20. Halbleitervorrichtung, die Finnen-Feldeffekttransistoren (FinFETs) umfasst, umfassend: einen ersten FinFET, der eine erste Finnenstruktur, die sich in eine erste Richtung erstreckt, eine erste Source/Drain-Struktur und einen ersten Source/Drain-Kontakt in Kontakt mit der ersten Source/Drain-Struktur umfasst; einen zweiten FinFET, der dem ersten FinFET benachbart angeordnet ist und eine zweite Finnenstruktur, die sich in die erste Richtung erstreckt, eine zweite Source/Drain-Struktur und einen zweiten Source/Drain-Kontakt in Kontakt mit der zweiten Source/Drain-Struktur umfasst; und eine Dielektrikumschicht, welche die erste Source/Drain-Struktur und die zweite Source/Drain-Struktur trennt, wobei die Dielektrikumschicht aus siliziumbasiertem Isoliermaterial hergestellt ist und an oder nahe einer Grenzfläche zwischen der Dielektrikumschicht und einem aus der Gruppe umfassend den ersten und den zweiten Source/Drain-Kontakt Ge enthält.
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