DE102019109857A1 - Halbleiter-bauelement und herstellungsverfahren - Google Patents

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Yen-Ting Chen
Wei-Yang Lee
Feng-Cheng Yang
Yen-Ming Chen
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Abstract

Es werden eine Halbleitervorrichtung mit einem gasförmigen Abstandshalter und ein Verfahren zu deren Herstellung offenbart. Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Gatestapels über einem Substrat; Herstellen eines ersten Gate-Abstandshalters auf Seitenwänden des Gatestapels; Herstellen eines zweiten Gate-Abstandshalters über dem ersten Gate-Abstandshalter; Entfernen eines Teils des zweiten Gate-Abstandshalters, wobei zumindest ein Teil des zweiten Gate-Abstandshalters bestehen bleibt; Entfernen des ersten Gate-Abstandshalters, um eine erste Öffnung zu erzeugen; und nach dem Entfernen des ersten Gate-Abstandshalters Entfernen des verbliebenen Teils des zweiten Gate-Abstandshalters durch die erste Öffnung.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 31. Oktober 2018 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/753.348 und dem Titel „Semiconductor Device and Method of Manufacture“ („Halbleiter-Bauelement und Herstellungsverfahren“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für einen Finnen-Feldeffekttransistor (FinFET) in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen.
    • Die 2, 3, 4, 5, 6, 7, 8A bis 8D, 9A bis 9D, 10A bis 10D, 11A bis 11E, 12A bis 12D, 13A bis 13D, 14A bis 14D, 15A bis 15D, 16A bis 16E, 17A bis 17D, 18A bis 18E, 19A bis 19D, 20A bis 20D und 21A bis 21D sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen Prozesse zum Herstellen von verbesserten Gate-Abstandshalterschichten bereit. Zum Beispiel können ein erster Gate-Abstandshalter, ein zweiter Gate-Abstandshalter und ein dritter Gate-Abstandshalter benachbart zu einem Dummy-Gatestapel hergestellt werden. Teile des dritten Gate-Abstandshalters können entfernt werden. Es können epitaxiale Source-/Drain-Bereiche und eine Zwischenschichtdielektrikum-Schicht hergestellt werden, und der Dummy-Gatestapel kann durch einen Metall-Gate-Stapel ersetzt werden. Der zweite Gate-Abstandshalter kann entfernt werden, um eine Öffnung zu erzeugen, die die verbliebenen Teile des dritten Gate-Abstandshalters freilegt. Die verbliebenen Teile des dritten Gate-Abstandshalters können durch Ätzen durch die Öffnung entfernt werden. Über der Öffnung, die durch Entfernen des zweiten Abstandshalters erzeugt wird, und über den verbliebenen Teilen des dritten Gate-Abstandshalters kann eine Kontakt-Ätzstoppschicht hergestellt werden, sodass gasförmige Abstandshalter zwischen dem ersten Gate-Abstandshalter und der Zwischenschichtdielektrikum-Schicht entstehen.
  • Die gasförmigen Abstandshalter haben eine Dielektrizitätskonstante von 1 oder nahezu 1, was kleiner als die Dielektrizitätskonstante der verbliebenen Teile des dritten Gate-Abstandshalters und des zweiten Gate-Abstandshalters sein kann. Durch Ersetzen der verbliebenen Teile des dritten und des zweiten Gate-Abstandshalters durch die gasförmigen Abstandshalter kann die parasitäre Kapazität eines resultierenden Bauelements reduziert werden und die Geschwindigkeit der Schaltkreise in dem resultierenden Bauelement kann verbessert werden. Daher können Bauelemente mit gasförmigen Abstandshaltern, die mit diesen Prozessen hergestellt werden, eine bessere Bauelementleistung haben.
  • 1 zeigt ein Beispiel für einen FinFET in einer dreidimensionalen Darstellung, gemäß einigen Ausführungsformen. Der FinFET weist Finnen 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf. In dem Substrat 50 sind STI-Bereiche 56 (STI: flache Grabenisolation) angeordnet, und die Finnen 52 ragen über und zwischen benachbarten STI-Bereichen 56 heraus. Die STI-Bereiche 56 sind zwar als Bereiche beschrieben/dargestellt, die von dem Substrat 50 getrennt sind, aber der hier verwendete Begriff „Substrat“ kann zum Bezeichnen nur des Halbleitersubstrats oder eines Halbleitersubstrats mit Isolationsbereichen verwendet werden. Außerdem sind die Finnen 52 als ein einzelnes zusammenhängendes Material wie das Substrat 50 dargestellt, aber die Finnen 52 und/oder das Substrat 50 können nur ein Material oder eine Mehrzahl von Materialien aufweisen. In diesem Zusammenhang beziehen sich die Finnen 52 auf den Teil, der sich zwischen den benachbarten STI-Bereichen 56 erstreckt.
  • Entlang Seitenwänden und über einer Oberseite der Finnen 52 sind dielektrische Gateschichten 102 angeordnet, und über den dielektrischen Gateschichten 102 sind Gate-Elektroden 104 angeordnet. Auf gegenüberliegenden Seiten der Finnen 52 in Bezug zu den dielektrischen Gateschichten 102 und den Gate-Elektroden 104 sind epitaxiale Source-/Drain-Bereiche 92 angeordnet. 1 zeigt außerdem Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A' verläuft entlang einer Längsachse einer der Gate-Elektroden 104 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 des FinFET ist.
  • Ein Querschnitt B - B' ist senkrecht zu dem Querschnitt A - A' und entlang einer Längsachse einer der Finnen 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den epitaxialen Source-/Drain-Bereichen 92 des FinFET. Ein Querschnitt C - C' ist parallel zu dem Querschnitt A - A' und verläuft durch die epitaxialen Source-/Drain-Bereiche 92 des FinFET. Ein Querschnitt D - D' ist parallel zu dem Querschnitt B - B' und verläuft durch die Gate-Elektroden 104 des FinFET. Ein Querschnitt E - E' ist senkrecht zu den Querschnitten A - A', B - B', C - C' und D - D' und parallel zu einer Hauptfläche des Substrats 50 und verläuft durch die Finnen 52 und die Gate-Elektroden 104. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Ausführungsformen, die hier erörtert werden, werden in Zusammenhang mit FinFETs erörtert, die mit einem Gate-zuletzt-Prozess hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-zuerst-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Erwägung gezogen, die bei planaren Bauelementen, wie etwa planaren FETs, verwendet werden.
  • Die 2 bis 20B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs, gemäß einigen Ausführungsformen. Die 2 bis 7 zeigen den in 1 gezeigten Referenzquerschnitt A - A', mit der Ausnahme, dass mehrere Finnen/FinFETs dargestellt sind. Die 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A und 21A sind entlang dem in 1 gezeigten Referenzquerschnitt A - A' dargestellt. Die 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 16E, 17B, 18B, 19B, 20B und 21B sind entlang dem in 1 gezeigten Referenzquerschnitt B - B' dargestellt. Die 8C, 9C, 10C, 11C, 11E, 12C, 13C, 14C, 15C, 16C, 17C, 18C und 19C sind entlang dem in 1 gezeigten Referenzquerschnitt C - C' dargestellt. Die 8D, 9D, 10D, 11D, 12D, 13D, 14D, 15D, 16D, 17D, 18D und 19D sind entlang dem in 1 gezeigten Referenzquerschnitt D - D' dargestellt. 18E ist entlang dem in 1 gezeigten Referenzquerschnitt E - E' dargestellt.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie etwa ein Volumenhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie etwa ein Siliziumwafer. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AllnAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 50 hat einen Bereich 50N und einen Bereich 50P. Der Bereich 50N kann zum Herstellen von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, verwendet werden. Der Bereich 50P kann zum Herstellen von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, verwendet werden. Der Bereich 50N kann von dem Bereich 50P physisch getrennt sein (wie durch einen Teiler 51 dargestellt ist), und zwischen dem Bereich 50N und dem Bereich 50P können beliebig viele Bauelementstrukturen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet sein.
  • In 3 werden Finnen 52 in dem Substrat 50 hergestellt. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren durchgeführt werden, wie etwa reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • Die Finnen 52 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierung oder Mehrfachstrukturierung, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen 52 verwendet werden.
  • In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52 abgeschieden. Das Isoliermaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten zum Umwandeln in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, verwendet werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nachdem das Isoliermaterial 54 abgeschieden worden ist, kann ein Glühprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial 54 so abgeschieden, dass überschüssiges Isoliermaterial 54 die Finnen 52 bedeckt. Obwohl das Isoliermaterial 54 als eine einzelne Schicht dargestellt ist, können bei einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 50 und der Finnen 52 hergestellt werden. Anschließend kann ein Füllmaterial, wie etwa eines der vorgenannten, über dem Belag abgeschieden werden.
  • In 5 wird ein Entfernungsprozess an dem Isoliermaterial 54 durchgeführt, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Durch den Planarisierungsprozess werden die Finnen 52 freigelegt, sodass Oberseiten der Finnen 52 und des Isoliermaterials 54 nach Beendigung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 6 wird das Isoliermaterial 54 ausgespart, um STI-Bereiche 56 (STI: flache Grabenisolation) herzustellen. Das Isoliermaterial 54 wird so ausgespart, dass obere Teile der Finnen 52 in dem Bereich 50N und in dem Bereich 50P zwischen benachbarten STI-Bereichen 56 herausragen. Außerdem können die Oberseiten der STI-Bereiche 56 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa „Dishing“) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 56 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der für das Isoliermaterial 54 selektiv ist (der z. B. das Isoliermaterial 54 mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt). Zum Beispiel kann eine chemische Oxidentfernung mit einem geeigneten Ätzprozess zum Beispiel unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF) verwendet werden.
  • Das Verfahren, das vorstehend unter Bezugnahme auf die 2 bis 6 beschrieben worden ist, ist nur ein Beispiel dafür, wie die Finnen 52 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen 52 mit einem epitaxialen Aufwachsprozess hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und durch die dielektrische Schicht können Gräben geätzt werden, um das darunter befindliche Substrat 50 freizulegen. In den Gräben können homoepitaxiale Strukturen epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 52 zu bilden. Außerdem können bei einigen Ausführungsformen heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 5 ausgespart werden, und ein Material, das von dem der Finnen 52 verschieden ist, kann epitaxial über den ausgesparten Finnen 52 aufgewachsen werden. Bei diesen Ausführungsformen weisen die Finnen 52 das ausgesparte Material sowie das epitaxial aufgewachsene Material auf, das über dem ausgesparten Material angeordnet ist. Bei einer noch weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden. Dann können heteroepitaxiale Strukturen unter Verwendung eines Materials, das von dem des Substrats 50 verschieden ist, epitaxial in den Gräben aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen, um die Finnen 52 zu bilden. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, sodass vorherige und nachfolgende Implantationen überflüssig werden können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • Darüber hinaus kann es vorteilhaft sein, ein Material in dem Bereich 50N (z. B. einem NMOS-Bereich) epitaxial aufzuwachsen, das von dem Material in dem Bereich 50P (z. B. einem PMOS-Bereich) verschieden ist. Bei verschiedenen Ausführungsformen können obere Teile der Finnen 52 aus Siliziumgermanium (SixGe1-x, wobei x 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen bestehen. Materialien, die zum Herstellen des Ill-V-Verbindungshalbleiters verwendet werden können, sind zum Beispiel InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AIP, GaP und dergleichen.
  • Außerdem können in 6 geeignete Wannen (nicht einzeln dargestellt) in den Finnen 52 und/oder dem Substrat 50 erzeugt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem Bereich 50N erzeugt werden, und eine n-Wanne kann in dem Bereich 50P erzeugt werden. Bei einigen Ausführungsformen werden eine p-Wanne und eine n-Wanne in beiden Bereichen 50N und 50P erzeugt.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den Bereich 50N und den Bereich 50P unter Verwendung eines Fotoresists oder anderer Masken (nicht dargestellt) realisiert werden. Zum Beispiel kann ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den Bereich 50P des Substrats 50, wie etwa einen PMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den Bereich 50N, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, und sie werden in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, implantiert. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt.
  • Nach der Implantation des Bereichs 50P wird ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den Bereich 50N des Substrats 50, wie etwa den NMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem p-Dotierungsstoff in dem Bereich 50N durchgeführt, und das Fotoresist kann als eine Maske fungieren, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den Bereich 50P, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, BF2, Indium oder dergleichen sein, und sie werden in dem Bereich mit einer Konzentration von gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, implantiert. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt werden.
  • Nach der Implantation des Bereichs 50N und des Bereichs 50P kann eine Glühung durchgeführt werden, um die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen in situ während des Aufwachsens dotiert werden, sodass die Implantationen überflüssig werden können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • In 7 wird eine dielektrische Dummy-Schicht 60 auf den Finnen 52 hergestellt. Die dielektrische Dummy-Schicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen aufweisen und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Über der dielektrischen Dummy-Schicht 60 wird eine Dummy-Gate-Schicht 62 hergestellt, und über der Dummy-Gate-Schicht 62 wird eine Maskenschicht 64 hergestellt. Die Dummy-Gate-Schicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges Material aufweisen, das aus der Gruppe amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Die Dummy-Gate-Schicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien bestehen, die durch die Ätzung von Isolationsbereichen eine hohe Ätzselektivität haben. Die Maskenschicht 64 kann zum Beispiel SiN, SiON oder dergleichen aufweisen. In diesem Beispiel werden nur eine Dummy-Gate-Schicht 62 und nur eine Maskenschicht 64 über die Bereiche 50N und 50P hinweg hergestellt. Es ist zu beachten, dass die dielektrische Dummy-Schicht 60 nur zur Erläuterung als eine Schicht dargestellt ist, die nur die Finnen 52 bedeckt. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht 60 so abgeschieden werden, dass sie die STI-Bereiche 56 bedeckt, die zwischen der Dummy-Gate-Schicht 62 und den STI-Bereichen 56 verlaufen.
  • Die 8A bis 21D zeigen verschiedene weitere Schritte beim Herstellen von beispielhaften Bauelementen. Diese Figuren zeigen Strukturelemente in jedem der Bereiche 50N und 50P. Zum Beispiel können die in diesen Figuren dargestellten Strukturen sowohl für den Bereich 50N als auch für den Bereich 50P verwendet werden. Unterschiede (falls vorhanden) zwischen den Strukturen des Bereichs 50N und des Bereichs 50P werden in dem Text zu jeder Figur beschrieben.
  • In den 8A bis 8D kann die Maskenschicht 64 (siehe 7) mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um Masken 74 herzustellen. Die Struktur der Masken 74 kann dann auf die Dummy-Gate-Schicht 62 übertragen werden, um Dummy-Gates 72 herzustellen. Die Struktur der Masken 74 kann mit geeigneten Ätzverfahren auch auf die dielektrische Dummy-Schicht 60 übertragen werden. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 74 kann zum physischen Trennen jedes der Dummy-Gates 72 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 72 können außerdem eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen 52 ist. Die Kombination aus den Dummy-Gates 72, den Masken 74 und der dielektrischen Dummy-Schicht 60 kann als Dummy-Gatestapel 76 bezeichnet werden.
  • In den 9A bis 9D werden erste Gate-Abstandshalter 80, zweite Gate-Abstandshalter 82 und dritte Gate-Abstandshalter 84 auf freiliegenden Flächen der Dummy-Gatestapel 76 und/oder der Finnen 52 hergestellt. Die ersten Gate-Abstandshalter 80 können mit einem konformen Abscheidungsverfahren, wie etwa Atomlagenabscheidung (ALD), CVD oder dergleichen, hergestellt werden. Die ersten Gate-Abstandshalter 80 können ein Isoliermaterial aufweisen, wie etwa Siliziumnitrid, Siliziumoxid, SiCN, eine Kombination davon oder dergleichen. Bei einer speziellen Ausführungsform weisen die ersten Gate-Abstandshalter 80 SiCN auf. Die ersten Gate-Abstandshalter 80 können eine Dicke von etwa 0,5 nm bis etwa 5 nm, z. B. etwa 5 nm, haben. Die zweiten Gate-Abstandshalter 82 können mit einem konformen Abscheidungsverfahren, wie etwa ALD, CVD oder dergleichen, über den ersten Gate-Abstandshaltern 80 hergestellt werden. Die zweiten Gate-Abstandshalter 82 können ein Isoliermaterial aufweisen, wie etwa Siliziumnitrid, Siliziumoxid, SiCN, eine Kombination davon oder dergleichen. Bei einer speziellen Ausführungsform weisen die zweiten Gate-Abstandshalter 82 Siliziumoxid auf. Die zweiten Gate-Abstandshalter 82 können eine Dicke von etwa 0,5 nm bis etwa 5 nm, z. B. etwa 5 nm, haben.
  • Die dritten Gate-Abstandshalter 84 können mit einem konformen Abscheidungsverfahren, wie etwa ALD, CVD oder dergleichen, über den zweiten Gate-Abstandshaltern 82 hergestellt werden. Die dritten Gate-Abstandshalter 84 können ein Isoliermaterial aufweisen, wie etwa Siliziumnitrid, Siliziumoxid, SiCN, eine Kombination davon oder dergleichen. Bei einer speziellen Ausführungsform weisen die dritten Gate-Abstandshalter 84 Siliziumnitrid auf. Die dritten Gate-Abstandshalter 84 können eine Dicke von etwa 0,5 nm bis etwa 5 nm, z. B. etwa 5 nm, haben. Wie in den 9C und 9D gezeigt ist, können Teile der dritten Gate-Abstandshalter 84, die auf benachbarten Finnen 52 oder benachbarten Dummy-Gatestapeln 76 angeordnet sind, miteinander verschmelzen.
  • Die ersten Gate-Abstandshalter 80 können aus einem Material bestehen, das eine andere Ätzselektivität als das Material der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 hat. Daher können die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 entfernt werden, ohne die ersten Gate-Abstandshalter 80 zu entfernen. Die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 können aus dem gleichen Material oder aus unterschiedlichen Materialien bestehen und können die gleiche Ätzselektivität oder voneinander verschiedene Ätzselektivitäten haben.
  • In den 10A bis 10D werden die ersten Gate-Abstandshalter 80, die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 geätzt. Die ersten Gate-Abstandshalter 80, die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 können mit anisotropen Ätzverfahren, wie etwa RIE, NBE oder dergleichen, geätzt werden. Wie in den 10B bis 10D gezeigt ist, können verbliebene Teile der ersten Gate-Abstandshalter 80, der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 benachbart zu den Finnen 52 und zwischen Teilen der Dummy-Gatestapel 76 bestehen bleiben. Wie in 10D gezeigt ist, können untere Teile der dritten Gate-Abstandshalter 84 im Großen und Ganzen V-förmig sein. Diese Form ist darauf zurückzuführen, dass die Dummy-Gatestapel 76 Teile der Ätzmittel, die zum Ätzen der dritten Gate-Abstandshalter 84 verwendet werden, daran hindern, die unteren Teile der dritten Gate-Abstandshalter 84 zu erreichen. Die ersten Gate-Abstandshalter 80, die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 können in jeder gewünschten Reihenfolge hergestellt und geätzt werden. Zum Beispiel können bei einer Ausführungsform die ersten Gate-Abstandshalter 80 hergestellt und geätzt werden, bevor die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 hergestellt werden.
  • 10C zeigt außerdem, dass es eine Höhendifferenz H1 zwischen verbliebenen Teilen der ersten Gate-Abstandshalter 80 und der zweiten Gate-Abstandshalter 82 in Bereichen zwischen den Finnen 52 und den verbliebenen Teilen der ersten Gate-Abstandshalter 80 und der zweiten Gate-Abstandshalter 82 in Bereichen außerhalb der Finnen 52 geben kann. Die Höhendifferenz H1 kann etwa 0 nm bis etwa 10 nm, z. B. etwa 5 nm, betragen. Die Ätzprozesse, die zum Ätzen der ersten Gate-Abstandshalter 80, der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 verwendet werden, können etwas isotrop sein, sodass die Bereiche zwischen den Finnen 52 (die von oben nach unten geätzt werden) mit einer niedrigeren Geschwindigkeit als die Bereiche außerhalb der Finnen (die von oben nach unten und von den Seiten geätzt werden) geätzt werden. Die Höhendifferenz H1 kann ebenfalls von den Ätzmitteln verursacht werden, die zum Ätzen der ersten Gate-Abstandshalter 80, der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 verwendet werden und die Bereiche außerhalb der Finnen 52 leichter als die Bereiche zwischen den Finnen 52 durchdringen. Außerdem kann es länger dauern, die Teile der dritten Gate-Abstandshalter 84, die in den 9C und 9D verschmelzen, als nicht-verschmolzene Teile der dritten Gate-Abstandshalter 84 durch Ätzung zu entfernen. Daher können Teile der dritten Gate-Abstandshalter 84 zwischen den Finnen 52 und zwischen den Dummy-Gatestapeln 76 bestehen bleiben, wie in den 10C und 10D gezeigt ist.
  • Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht explizit dargestellt) können jederzeit während der Herstellung und Ätzung der ersten Gate-Abstandshalter 80, der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 durchgeführt werden. Zum Beispiel können bei einigen Ausführungsformen die LDD-Bereiche nach der Herstellung der ersten Gate-Abstandshalter 80, vor der Herstellung der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84, implantiert werden. Bei den Ausführungsformen mit unterschiedlichen Bauelementtypen kann ähnlich wie bei den Implantationen, die vorstehend bei 6 erörtert worden sind, eine Maske, wie etwa ein Fotoresist, über dem Bereich 50N hergestellt werden, während der Bereich 50P freiliegt, und entsprechende Dotierungsstoffe (z. B. p-Dotierungsstoffe) können in die freiliegenden Finnen 52 in dem Bereich 50P implantiert werden. Anschließend kann die Maske entfernt werden. Danach kann eine Maske, wie etwa ein Fotoresist, über dem Bereich 50P hergestellt werden, während der Bereich 50N freiliegt, und entsprechende Dotierungsstoffe (z. B. n-Dotierungsstoffe) können in die freiliegenden Finnen 52 in dem Bereich 50N implantiert werden. Anschließend kann die Maske entfernt werden. Die n-Dotierungsstoffe können die n-Dotierungsstoffe sein, die vorstehend erörtert worden sind, und die p-Dotierungsstoffe können die p-Dotierungsstoffe sein, die vorstehend erörtert worden sind. Die leicht dotierten Source-/Drain-Bereiche können eine Konzentration von Dotierungsstoffen von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Zum Aktivieren der implantierten Dotierungsstoffe kann eine Glühung verwendet werden.
  • In den 11A bis 11E werden epitaxiale Source-/Drain-Bereiche 92 in Aussparungen 90 der Finnen 52 hergestellt. Die epitaxialen Source-/Drain-Bereiche 92 können eine mechanische Spannung in jeweiligen Kanalbereichen 58 aufbringen, sodass die Leistung verbessert wird. Die epitaxialen Source-/Drain-Bereiche 92 werden so in den Finnen 52 hergestellt, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 92 angeordnet wird. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 in die Finnen 52 hinein reichen und außerdem durch sie hindurchgehen. Bei einigen Ausführungsformen werden die ersten Gate-Abstandshalter 80, die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 zum Trennen der epitaxialen Source-/Drain-Bereiche 92 mit einem geeigneten seitlichen Abstand von den Dummy-Gates 72 verwendet, sodass die epitaxialen Source-/Drain-Bereiche 92 später hergestellte Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskieren des Bereichs 50P, z. B. des PMOS-Bereichs, und durch Ätzen von Source-/Drain-Bereichen der Finnen 52 in dem Bereich 50N hergestellt werden, um Aussparungen in den Finnen 52 zu erzeugen. Dann werden die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50N epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 92 können jedes geeignete Material aufweisen, wie etwa ein Material, das für n-FinFETs geeignet ist. Wenn die Finne 52 zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50N Materialien aufweisen, die eine Zugspannung in den Kanalbereich 58 eintragen, wie etwa Silizium, SiC, SiCP, SiP oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52 erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des Bereichs 50N, z. B. des NMOS-Bereichs, und durch Ätzen von Source-/Drain-Bereichen der Finnen 52 in dem Bereich 50P hergestellt werden, um Aussparungen in den Finnen 52 zu erzeugen. Dann werden die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50P epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 92 können jedes geeignete Material aufweisen, wie etwa ein Material, das für p-FinFETs geeignet ist. Wenn die Finne 52 zum Beispiel Silizium ist, können die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50P Materialien aufweisen, die eine Druckspannung in den Kanalbereich 58 eintragen, wie etwa SiGe, SiGeB, Ge, GeSn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 92 in dem Bereich 50P können ebenfalls Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 52 erhaben sind, und sie können Abschrägungen haben.
  • Die epitaxialen Source-/Drain-Bereiche 92 und/oder die Finnen 52 können, ähnlich wie bei dem vorstehend erörterten Prozess zum Herstellen von leicht dotierten Source-/Drain-Bereichen, mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, und sie können anschließend geglüht werden. Die epitaxialen Source-/Drain-Bereiche 92 können eine Dotierungskonzentration von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source-/Drain-Bereiche können diejenigen sein, die vorstehend erörtert worden sind. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 92 während des Aufwachsens in situ dotiert werden.
  • Durch die Epitaxieprozesse, die zum Herstellen der Source-/Drain-Bereiche 92 in dem Bereich 50N und dem Bereich 50P verwendet werden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Abschrägungen, die seitlich nach außen über Seitenwände der Finnen 52 überstehen. Bei einigen Ausführungsformen bewirken diese Abschrägungen, dass benachbarte Source-/Drain-Bereiche 92 des gleichen FinFET miteinander verschmelzen, wie in 11C gezeigt ist. 11D zeigt eine Schnittansicht der verschmolzenen Teile der epitaxialen Source-/Drain-Bereiche 92, die, wie gezeigt ist, eine im Großen und Ganzen runde Form, wie etwa eine kreisförmige Form oder eine ovale Form, haben können. Wie in den 11C und 11D gezeigt ist, können Teile der verbliebenen Teile der ersten Gate-Abstandshalter 80, der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 unter den verschmolzenen Teilen der epitaxialen Source-/Drain-Bereiche 92 angeordnet sein. Bei anderen Ausführungsformen, wie etwa bei der in 11 E gezeigten Ausführungsform, bleiben benachbarte epitaxiale Source-/Drain-Bereiche 92 nach der Beendigung des Epitaxieprozesses getrennt.
  • In den 12A bis 12D werden Teile der dritten Gate-Abstandshalter 84 entfernt. Die Teile der dritten Gate-Abstandshalter 84 können mit einem isotropen oder einem anisotropen Ätzprozess entfernt werden. Bei einigen Ausführungsformen können die Teile der dritten Gate-Abstandshalter 84 mit einem Nassätzprozess unter Verwendung von Phosphorsäure oder dergleichen als ein Ätzmittel entfernt werden. Bei weiteren Ausführungsformen können die Teile der dritten Gate-Abstandshalter 84 unter Verwendung von fluorhaltigen Gasen, chlorhaltigen Gasen, Gemischen aus HBr, He und O2, Kombinationen davon oder dergleichen geätzt werden. Teile der ersten Gate-Abstandshalter 80 und der zweiten Gate-Abstandshalter 82, die sich unter den dritten Gate-Abstandshaltern 84 befinden, können ebenfalls entfernt werden. Wie in den 12C und 12D gezeigt ist, können Teile der dritten Gate-Abstandshalter 84, die sich außerhalb der verschmolzenen Teile der epitaxialen Source-/Drain-Bereiche 92 befinden, entfernt werden, während Teile der dritten Gate-Abstandshalter 84, die zwischen oder unter den verschmolzenen Teilen der epitaxialen Source-/Drain-Bereiche 92 und zwischen den Dummy-Gatestapeln 76 angeordnet sind, bestehen bleiben können. Die Teile der dritten Gate-Abstandshalter 84, die sich zwischen oder unter den verschmolzenen Teilen der epitaxialen Source-/Drain-Bereiche 92 befinden, können durch die epitaxialen Source-/Drain-Bereiche 92 abgedichtet werden, und die Ätzmittel können nicht in diese Bereiche eindringen. Die dritten Gate-Abstandshalter 84 können aus einem Material bestehen, das eine hohe Dielektrizitätskonstante hat, und der verbliebene Teil der dritten Gate-Abstandshalter 84 kann die parasitäre Kapazität erhöhen. Um die parasitäre Kapazität zu verringern und die Geschwindigkeit für das später hergestellte Bauelement zu verbessern, sollte der verbliebene Teil der dritten Gate-Abstandshalter 84 entfernt werden, wie später näher dargelegt wird.
  • In den 13A bis 13D wird ein erstes ILD 96 über der in den 12A bis 12D gezeigten Struktur abgeschieden. Das erste ILD 96 kann aus einem dielektrischen Material bestehen und kann mit einem geeigneten Verfahren wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Andere Isoliermaterialien, die mit einem geeigneten Verfahren abgeschieden werden, können ebenfalls verwendet werden. Bei einigen Ausführungsformen wird eine erste Kontakt-Ätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den epitaxialen Source-/Drain-Bereichen 92, den Masken 74, den ersten Gate-Abstandshaltern 80, den zweiten Gate-Abstandshaltern 82 und den dritten Gate-Abstandshaltern 84 angeordnet. Die erste CESL 94 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine andere Ätzrate als das Material des darüber befindlichen ersten ILD 96 hat. Bei einer speziellen Ausführungsform kann die erste CESL 94 Silizium-Kohlenstoff-Nitrid aufweisen, und das erste ILD 96 kann Siliziumoxid aufweisen.
  • Die erste CESL 94 kann mit einem konformen Abscheidungsverfahren, wie etwa CVD, ALD oder dergleichen, abgeschieden werden. Die Öffnung, die sich zwischen den verschmolzenen epitaxialen Source-/Drain-Bereichen 92 befindet, kann durch die epitaxialen Source-/Drain-Bereiche 92 abgedichtet werden, sodass die erste CESL 94 nicht in der Öffnung abgeschieden wird. Außerdem kann der Prozess, der zum Abscheiden der ersten CESL 94 verwendet wird, nicht völlig konform sein, sodass sich Öffnungen zwischen Teilen der epitaxialen Source-/Drain-Bereiche 92 und der ersten CESL 94 befinden, wie in 13D gezeigt ist.
  • In den 14A bis 14D kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ersten ILD 96 auf gleiche Höhe mit den Oberseiten der Dummy-Gates 72 oder der Masken 74 zu bringen. Bei dem Planarisierungsprozess können auch die Masken 74 auf den Dummy-Gates 72 sowie Teile der ersten Gate-Abstandshalter 80 und der zweiten Gate-Abstandshalter 82 entlang Seitenwänden der Masken 74 entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 72, der ersten Gate-Abstandshalter 80, der zweiten Gate-Abstandshalter 82, der ersten CESL 94 und des ersten ILD 96 auf gleicher Höhe. Daher werden die Oberseiten der Dummy-Gates 72 durch das erste ILD 96 freigelegt. Bei einigen Ausführungsformen können die Masken 74 bestehen bleiben, und in diesem Fall wird bei dem Planarisierungsprozess die Oberseite des ersten ILD 96 auf gleiche Höhe mit den Oberseiten der Masken 74 gebracht.
  • In den 15A bis 15D werden die Dummy-Gates 72 und, falls vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 100 entstehen. Teile der dielektrischen Dummy-Schicht 60 in den Aussparungen 100 können ebenfalls entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt, und die dielektrische Dummy-Schicht 60 bleibt bestehen und wird von den Aussparungen 100 freigelegt. Bei einigen Ausführungsformen wird die dielektrische Dummy-Schicht 60 aus den Aussparungen 100 in einem ersten Bereich eines Dies (z. B. in einem Kern-Logikbereich) entfernt, und sie bleibt in den Aussparungen 100 in einem zweiten Bereich des Dies (z. B. in einem Eingangs-/Ausgangsbereich) bestehen. Bei einigen Ausführungsformen werden die Dummy-Gates 72 mit einem anisotropen Trockenätzprozess entfernt. Der Ätzprozess kann zum Beispiel ein Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase sein, die die Dummy-Gates 72 selektiv ätzen, ohne das erste ILD 96, die erste CESL 94, die ersten Gate-Abstandshalter 80 oder die zweiten Gate-Abstandshalter 82 zu ätzen. Jede Aussparung 100 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei. Die Kanalbereiche 58 sind jeweils zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 92 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die dielektrische Dummy-Schicht 60 kann nach dem Entfernen der Dummy-Gates 72 optional entfernt werden.
  • Die 15A bis 15D zeigen außerdem das Herstellen einer Hartmaske 98 über dem ersten ILD 96. Die Hartmaske 98 kann durch Rückätzen des ersten ILD 96 hergestellt werden. Das erste ILD 96 wird mit einem anisotropen Ätzprozess, wie etwa RIE, NBE oder dergleichen, oder einem isotropen Ätzprozess, wie etwa einem Nassätzprozess, rückgeätzt. Die Hartmaske 98 kann dann durch CVD, PECVD, ALD, Sputtern oder dergleichen über der resultierenden Struktur abgeschieden werden und kann mit einem Verfahren wie CMP planarisiert werden. Wie in 15C gezeigt ist, kann ein Teil des ersten ILD 96 zwischen der Hartmaske 98 und der darunter befindlichen ersten CESL 94 und den epitaxialen Source-/Drain-Bereichen 92 bestehen bleiben. Wie in 15D gezeigt ist, kann nach der Planarisierung der Hartmaske 98 deren Oberseite auf gleicher Höhe mit Oberseiten der ersten CESL 94, der ersten Gate-Abstandshalter 80 und der zweiten Gate-Abstandshalter 82 sein. Die Hartmaske 98 kann vor oder nach dem Entfernen der Dummy-Gates 72 und der Masken 74 hergestellt werden. Die Hartmaske 98 kann aus einem Material wie amorphem Silizium, SiOC, SiC, Kohlenstoff-dotierten Halbleitermaterialien oder dergleichen bestehen, und sie kann eine Dicke von etwa 5 nm bis etwa 10 nm, z. B. etwa 10 nm, haben. Bei speziellen Ausführungsformen kann die Hartmaske 98 mit Kohlenstoff dotiertes Siliziumoxid aufweisen. Die Hartmaske 98 kann über dem ersten ILD 96 hergestellt werden, um das erste ILD 96 gegen den Ätzprozess zu schützen, der zum Entfernen der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 verwendet wird (was später unter Bezugnahme auf die 17A bis 17D dargelegt wird).
  • In den 16A bis 16E werden dielektrische Gateschichten 102 und Gate-Elektroden 104 für Ersatz-Gates hergestellt. 16E zeigt eine Detailansicht eines Bereichs 101 von 16B. Die dielektrischen Gateschichten 102 werden konform in den Aussparungen 100 (die in den 15B und 15D gezeigt sind) abgeschieden, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 52 und auf Seitenwänden der ersten Gate-Abstandshalter 80. Die dielektrischen Gateschichten 102 können auch auf Oberseiten der Hartmaske 98, der ersten CESL 94 und der STI-Bereiche 56 hergestellt werden. Bei einigen Ausführungsformen weisen die dielektrischen Gateschichten 102 Siliziumoxid, Siliziumnitrid oder Multischichten davon auf. Bei einigen Ausführungsformen weisen die dielektrischen Gateschichten 102 ein dielektrisches High-k-Material auf, und bei diesen Ausführungsformen können die dielektrischen Gateschichten 102 einen k-Wert haben, der größer als etwa 7,0 ist. Sie können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon aufweisen. Als Herstellungsverfahren für die dielektrischen Gateschichten 102 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen verwendet werden. Bei Ausführungsformen, bei denen Teile der dielektrischen Dummy-Schicht 60 in den Aussparungen 100 bestehen bleiben, weisen die dielektrischen Gateschichten 102 ein Material der dielektrischen Dummy-Schicht 60 (z. B. SiO2) auf.
  • Die Gate-Elektroden 104 werden jeweils über den dielektrischen Gateschichten 102 abgeschieden und füllen die verbliebenen Teile der Aussparungen 100. Die Gate-Elektroden 104 können ein metallhaltiges Material, wie etwa TiN, TiO, TaN, TaC, Co, Ru, AI oder W, Kombinationen davon oder Multischichten davon aufweisen. Obwohl in den 16A, 16B und 16D eine einschichtige Gate-Elektrode 104 dargestellt ist, kann die Gate-Elektrode 104 zum Beispiel beliebig viele Deckschichten 104A, beliebig viele Austrittsarbeits-Einstellungsschichten 104B und ein Füllmaterial 104C aufweisen, wie in 16E gezeigt ist. Nach dem Füllen der Gate-Elektroden 104 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die über der Oberseite der Hartmaske 98 befindlichen überschüssigen Teile der dielektrischen Gateschichten 102 und des Materials der Gate-Elektroden 104 zu entfernen. Die verbliebenen Teile des Materials der Gate-Elektroden 104 und der dielektrischen Gateschichten 102 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 104 und die dielektrischen Gateschichten 102 können gemeinsam als ein „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können entlang Seitenwänden eines Kanalbereichs 58 der Finnen 52 verlaufen.
  • Die dielektrischen Gateschichten 102 können gleichzeitig in dem Bereich 50N und dem Bereich 50P hergestellt werden, sodass sie in jedem Bereich aus den gleichen Materialien bestehen, und die Gate-Elektroden 104 können ebenfalls gleichzeitig hergestellt werden, sodass sie in jedem Bereich aus den gleichen Materialien bestehen. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 102 in jedem Bereich mit unterschiedlichen Verfahren hergestellt werden, sodass sie unterschiedliche Materialien aufweisen können, und/oder die Gate-Elektroden 104 in jedem Bereich können mit unterschiedlichen Verfahren hergestellt werden, sodass sie unterschiedliche Materialien aufweisen können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren und freizulegen, wenn unterschiedliche Verfahren verwendet werden.
  • In den 17A bis 17D werden die zweiten Gate-Abstandshalter 82 und die verbliebenen Teile der dritten Gate-Abstandshalter 84 entfernt. Die zweiten Gate-Abstandshalter 82 können entfernt werden, um eine Öffnung zu erzeugen, die die dritten Gate-Abstandshalter 84 freilegt, und die dritten Gate-Abstandshalter 84 können durch Ätzen durch die Öffnung entfernt werden. Zum Ätzen der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 kann jedes geeignete Verfahren verwendet werden, wie etwa ein anisotroper Ätzprozess oder ein isotroper Ätzprozess. Bei einigen Ausführungsformen können die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 mit einem Trockenätzprozess geätzt werden, um eine Korrosion des Gatestapels zu vermeiden. Bei mindestens einer Ausführungsform können die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 mit einem Trockenätzprozess auf Fluorbasis entfernt werden, wie etwa einem Prozess, bei dem Dampfphasen-Fluorwasserstoff als ein Ätzmittel verwendet wird. Der Trockenätzprozess kann bei einer Temperatur von etwa -4 °C bis etwa 40 °C, z. B. etwa -4 °C, bei einem Druck von etwa 1 Torr bis etwa 20 Torr, z. B. etwa 1 Torr, und für eine Dauer von etwa 10 s bis etwa 200 s, z. B. etwa 110 s, durchgeführt werden.
  • Der Ätzprozess, der zum Entfernen der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 verwendet wird, kann in Abhängigkeit von der Kohlenstoffkonzentration der Materialien, die mit dem Ätzprozess behandelt werden, eine hohe Ätzselektivität haben. Insbesondere können die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 aus Materialien bestehen, die niedrige Kohlenstoffkonzentrationen haben, während die Hartmaske 98, die erste CESL 94 und die ersten Gate-Abstandshalter 80 aus Materialien mit höheren Kohlenstoffkonzentrationen bestehen. Daher können die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 entfernt werden, ohne die Hartmaske 98, die erste CESL 94 und die ersten Gate-Abstandshalter 80 zu entfernen. Teile der Hartmaske 98, der ersten CESL 94 und der ersten Gate-Abstandshalter 80, die dem Ätzprozess unterzogen werden, können gedünnt werden. Da das erste ILD 96 aus Siliziumoxid besteht, das eine niedrige Kohlenstoffkonzentration hat, wird die Hartmaske 98 zum Schützen des ersten ILD 96 gegen den Ätzprozess verwendet.
  • Bei weiteren Ausführungsformen können die zweiten Gate-Abstandshalter 82 und die dritten Gate-Abstandshalter 84 mit zwei getrennten Ätzprozessen entfernt werden. Zum Beispiel können die zweiten Gate-Abstandshalter 82 mit der vorstehend beschriebenen Dampfphasen-Fluorwasserstoff-Ätzung entfernt werden, und die dritten Gate-Abstandshalter 84 können mit einem Nassätzprozess unter Verwendung von Phosphorsäure oder dergleichen als ein Ätzmittel entfernt werden.
  • In den 18A bis 18E wird über der Struktur der 17A bis 17D eine zweite CESL 106 hergestellt, die gasförmige Abstandshalter 108 umschließt. Die zweite CESL 106 kann mit einem konformen Abscheidungsverfahren, wie etwa CVD, ALD oder dergleichen, hergestellt werden. Bei speziellen Ausführungsformen kann die zweite CESL 106 mit einem Verfahren abgeschieden werden, das eine niedrige Konformität hat, wie etwa PECVD. Die zweite CESL 106 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine andere Ätzrate als ein Material eines später hergestellten zweiten ILD 112 (das später unter Bezugnahme auf die 20A und 20B erörtert wird) hat. Bei einer speziellen Ausführungsform kann die zweite CESL 106 Siliziumnitrid aufweisen. Obwohl Unterseiten der zweiten CESL 106 als eben dargestellt sind, können sie gewölbt sein. Zum Beispiel können bei einigen Ausführungsformen die Unterseiten der zweiten CESL 106 konvex oder konkav sein.
  • Da die zweite CESL 106 mit einem Verfahren abgeschieden werden kann, das eine geringe Konformität hat, kann die zweite CESL 106 nur teilweise in die Öffnungen hinein reichen, die durch das Entfernen der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 erzeugt worden sind. Die zweite CESL 106 kann mit einer Tiefe in die Öffnungen hinein reichen, die größer als eine Dicke der Hartmaske 98 ist, sodass Teile der zweiten CESL 106 bestehen bleiben, nachdem die Hartmaske 98 mit einem Verfahren wie Planarisierung entfernt worden ist (wie nachstehend unter Bezugnahme auf die 19A bis 19D dargelegt wird). Da Teile der Öffnungen nicht mit der zweiten CESL 106 gefüllt werden, entstehen die gasförmigen Abstandshalter 108 unter der zweiten CESL 106, zwischen den ersten Gate-Abstandshaltern 80 und der ersten CESL 94. Die gasförmigen Abstandshalter 108 können ein Gas aufweisen, das sich in der Reaktionskammer befindet, wenn die zweite CESL 106 abgeschieden wird. Bei einer Ausführungsform können die gasförmigen Abstandshalter 108 Luft aufweisen. Bei einigen Ausführungsformen können die gasförmigen Abstandshalter 108 Stickstoff (N2), Argon (Ar), Xenon (Xe), Ammoniak (NH3), Chlor (Cl2), Kombinationen davon oder dergleichen aufweisen. Bei einigen Ausführungsformen können die gasförmigen Abstandshalter 108 weiterhin Vorläufergase aufweisen, die zum Herstellen der zweiten CESL 106 verwendet werden, wie etwa Silan (SiH4), Dichlorsilan (SiH2Cl2), Siliziumtetrachlorid (SiCl4), Ammoniak, Kombinationen davon oder dergleichen. Die gasförmigen Abstandshalter 108 können eine Dicke von etwa 0,5 nm bis etwa 5 nm oder eine Dicke von etwa 1 nm bis etwa 10 nm, z. B. etwa 5 nm, haben. Die gasförmigen Abstandshalter 108 können eine Dielektrizitätskonstante (k-Wert) von 1 oder nahezu 1 haben.
  • Die gasförmigen Abstandshalter 108 haben einen k-Wert von 1 oder nahezu 1, der niedriger als der k-Wert der dritten Gate-Abstandshalter 84, die aus Siliziumnitrid bestehen können, und niedriger als der k-Wert der zweiten Gate-Abstandshalter 82 ist, die aus Siliziumoxid bestehen können, wie vorstehend dargelegt worden ist. Durch Ersetzen der verbliebenen Teile der dritten Gate-Abstandshalter 84 und der zweiten Gate-Abstandshalter 82 durch die gasförmigen Abstandshalter 108 wird der effektive Gesamt-k-Wert der Abstandshalter (d. h., der Kombination aus den gasförmigen Abstandshaltern 108 und den ersten Gate-Abstandshaltern 80) verringert, und die parasitäre Kapazität in den Bauelementen, die mit den vorstehend beschriebenen Verfahren hergestellt werden, wird gesenkt. Dadurch können die Schaltkreisgeschwindigkeit, die Zuverlässigkeit und die Bauelement-Gesamtleistung der mit den vorstehend beschriebenen Verfahren hergestellten Bauelemente erhöht werden.
  • 18E zeigt eine Schnittansicht, die parallel zu einer Hauptfläche des Substrats 50 ist. Wie in 18E gezeigt ist, können Teile der gasförmigen Abstandshalter 108 Teile der ersten CESL 94 und des ersten ILD 96 umschließen. Die gasförmigen Abstandshalter 108 können von den ersten Gate-Abstandshaltern 80 umschlossen werden. Die erste CESL 94 und das erste ILD 96 können zwischen benachbarten epitaxialen Source-/Drain-Bereichen 92, wie etwa unter den verschmolzenen Teilen der epitaxialen Source-/Drain-Bereiche 92, nicht vorhanden sein.
  • In den 19A bis 19D wird die zweite CESL 106 planarisiert, und die Hartmaske 98 wird entfernt. Die zweite CESL 106 kann mit einem Verfahren wie CMP planarisiert werden. Teile der CESL 106, die sich über dem ersten ILD 96, der ersten CESL 94 und der Gate-Elektrode 104 befinden, können entfernt werden, und nach der Planarisierung können Oberseiten der zweiten CESL 106 und des Gatestapels auf gleicher Höhe mit Oberseiten des ersten ILD 96 sein. Durch den Planarisierungsprozess kann auch die Hartmaske 98 entfernt werden. Wie vorstehend dargelegt worden ist, kann die zweite CESL 106 in den Öffnungen, die durch das Entfernen der zweiten Gate-Abstandshalter 82 und der dritten Gate-Abstandshalter 84 entstanden sind, mit einer Tiefe abgeschieden werden, die größer als die Dicke der Hartmaske 98 ist, sodass die zweite CESL 106 bestehen bleibt, nachdem die Hartmaske 98 mit dem Planarisierungsprozess entfernt worden ist. Obwohl die Oberseiten der zweiten CESL 106 eben dargestellt sind, können sie nach dem Planarisierungsprozess gewölbt sein. Zum Beispiel können bei einigen Ausführungsformen die Oberseiten der zweiten CESL 106 konvex oder konkav sein.
  • Wie in 19B gezeigt ist, kann eine Höhe H2 der gasförmigen Abstandshalter 108 benachbart zu den ersten Gate-Abstandshaltern 80 und über den Kanalbereichen 58 etwa 8 nm oder weniger betragen. Die zweite CESL 106 und der Teil des gasförmigen Abstandshalters 108, der zwischen der ersten CESL 94 und den ersten Gate-Abstandshaltern 80 angeordnet ist, können Breiten W1 von etwa 2 nm bis etwa 4 nm haben. Wie in 19D gezeigt ist, kann eine Höhe H4 der gasförmigen Abstandshalter 108 benachbart zu den ersten Gate-Abstandshaltern 80 und über den STI-Bereichen 56 etwa 62 nm oder weniger betragen. Nach dem Planarisierungsprozess kann die zweite CESL 106 eine Höhe H3 von etwa 6 nm oder mehr haben. Ein Verhältnis der Höhe H2 zu der Breite W1 kann etwa 2 bis etwa 4 betragen, ein Verhältnis der Höhe H3 zu der Breite W1 kann etwa 1 bis etwa 5 betragen, und ein Verhältnis der Höhe H4 zu der Breite W1 kann etwa 15 bis etwa 35 betragen.
  • In den 20A bis 20D wird ein zweites ILD 112 über dem ersten ILD 96, den Gate-Elektroden 104, der ersten CESL 94, der zweiten CESL 106 und den ersten Gate-Abstandshaltern 80 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 112 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Das zweite ILD 112 kann aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, bestehen und kann mit einem geeigneten Verfahren wie CVD und PECVD abgeschieden werden. Bei einigen Ausführungsformen wird vor der Herstellung des zweiten ILD 112 der Gatestapel (der die dielektrische Gateschicht 102 und die Gate-Elektroden 104 umfasst) ausgespart, sodass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Teilen der ersten Gate-Abstandshalter 80 entsteht, wie in den 20A und 20B gezeigt ist. In die Aussparung wird eine Gatemaske 110, die eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, aufweist, gefüllt, und daran schließt sich ein Planarisierungsprozess zum Entfernen von überschüssigen Teilen des dielektrischen Materials an, die über dem ersten ILD 96 verlaufen. Später hergestellte Gatekontakte 114 (21A und 21B) gehen durch die Gatemaske 110 hindurch, um die Oberseite der ausgesparten Gate-Elektrode 104 zu kontaktieren.
  • In den 21A bis 21D werden gemäß einigen Ausführungsformen Gatekontakte 114 und Source-/Drain-Kontakte 116 durch das zweite ILD 112 und das erste ILD 96 hergestellt. Durch das zweite ILD 112, das erste ILD 96 und die erste CESL 94 werden Öffnungen für die Source-/Drain-Kontakte 116 erzeugt, und durch das zweite ILD 112 und die Gatemaske 110 werden Öffnungen für die Gatekontakte 114 erzeugt. Die Öffnungen können mit geeigneten fotolithografischen und Ätzverfahren erzeugt werden. Die Öffnungen können kontrolliert erzeugt werden, um zu vermeiden, dass die gasförmigen Abstandshalter 108 freigelegt werden. In den Öffnungen werden ein Belag, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Die Gatekontakte 114 und die Source-/Drain-Kontakte 116 können mit einem Verfahren wie physikalische Aufdampfung (PVD), CVD oder dergleichen abgeschieden werden. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 112 zu entfernen. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Source-/Drain-Kontakte 116 und die Gatekontakte 114 in den Öffnungen. Ein Glühprozess kann durchgeführt werden, damit ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 92 und den Source-/Drain-Kontakten 116 entsteht. Die Source-/Drain-Kontakte 116 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 92 verbunden, und die Gatekontakte 114 sind physisch und elektrisch mit den Gate-Elektroden 104 verbunden. Die Source-/Drain-Kontakte 116 und die Gatekontakte 114 können in unterschiedlichen Prozessen oder in dem gleichen Prozess hergestellt werden. Es ist zwar dargestellt, dass die Source-/Drain-Kontakte 116 und die Gatekontakte 114 in den gleichen Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte vermieden wird.
  • Wie vorstehend dargelegt worden ist, wird durch Herstellen der gasförmigen Abstandshalter 108 die effektive Dielektrizitätskonstante der Abstandshalter reduziert, die in der Struktur der vorliegenden Anmeldung verwendet werden. Dadurch wird die parasitäre Kapazität gesenkt, sodass die Schaltkreisgeschwindigkeit, die Zuverlässigkeit und die Bauelement-Gesamtleistung der Bauelemente erhöht werden, die mit den vorstehend beschriebenen Verfahren hergestellt werden.
  • Gemäß einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Gatestapels über einem Substrat; Herstellen eines ersten Gate-Abstandshalters auf Seitenwänden des Gatestapels; Herstellen eines zweiten Gate-Abstandshalters über dem ersten Gate-Abstandshalter; Entfernen eines Teils des zweiten Gate-Abstandshalters, wobei zumindest ein Teil des zweiten Gate-Abstandshalters bestehen bleibt; Entfernen des ersten Gate-Abstandshalters, um eine erste Öffnung zu erzeugen; und nach dem Entfernen des ersten Gate-Abstandshalters Entfernen des verbliebenen Teils des zweiten Gate-Abstandshalters durch die erste Öffnung. Bei einer Ausführungsform weist der zweite Gate-Abstandshalter Siliziumnitrid auf. Bei einer Ausführungsform weist der erste Gate-Abstandshalter Siliziumoxid auf. Bei einer Ausführungsform werden der erste Gate-Abstandshalter und der verbliebene Teil des zweiten Gate-Abstandshalters durch Ätzen unter Verwendung von Dampfphasen-Fluorwasserstoff entfernt. Bei einer Ausführungsform umfasst das Verfahren weiterhin das epitaxiale Aufwachsen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten des Gatestapels, wobei der verbliebene Teil des zweiten Gate-Abstandshalters zwischen den Source-/Drain-Bereichen und dem Substrat angeordnet ist. Bei einer Ausführungsform umfasst das Verfahren weiterhin das epitaxiale Aufwachsen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten des Gatestapels nach dem Entfernen des Teils des zweiten Gate-Abstandshalters, wobei die Source-/Drain-Bereiche epitaxial aufgewachsen werden, bevor der erste Gate-Abstandshalter entfernt wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Ersetzen des Gatestapels durch ein Metall-Gate vor dem Entfernen des ersten Gate-Abstandshalters. Bei einer Ausführungsform werden der erste Gate-Abstandshalter und der verbliebene Teil des zweiten Gate-Abstandshalters durch Trockenätzen entfernt.
  • Gemäß einer weiteren Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Gatestapels über einem Substrat; Herstellen eines Gate-Abstandshalters auf Seitenwänden des Gatestapels; epitaxiales Aufwachsen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten des Gatestapels; Entfernen zumindest eines Teils des Gate-Abstandshalters, um eine Öffnung zu erzeugen; und Abscheiden einer dielektrischen Schicht, die die Öffnung abdichtet und einen gasförmigen Abstandshalter definiert, auf Seitenwänden des Gate-Abstandshalters. Bei einer Ausführungsform wird ein erster Teil des Gate-Abstandshalters entfernt, bevor die Source-/Drain-Bereiche epitaxial aufgewachsen werden, und ein zweiter Teil des Gate-Abstandshalters wird entfernt, nachdem die Source-/Drain-Bereiche epitaxial aufgewachsen worden sind. Bei einer Ausführungsform umfasst das Herstellen des Gate-Abstandshalters Folgendes: Abscheiden einer ersten Gate-Abstandshalterschicht über dem Gatestapel; Abscheiden einer zweiten Gate-Abstandshalterschicht über der ersten Gate-Abstandshalterschicht; und Abscheiden einer dritten Gate-Abstandshalterschicht über der zweiten Gate-Abstandshalterschicht, wobei die erste Gate-Abstandshalterschicht, die zweite Gate-Abstandshalterschicht und die dritte Gate-Abstandshalterschicht jeweils unterschiedliche Materialien aufweisen. Bei einer Ausführungsform weist die erste Gate-Abstandshalterschicht Silizium-Kohlenstoff-Nitrid auf, die zweite Gate-Abstandshalterschicht weist Siliziumnitrid auf, und die dritte Gate-Abstandshalterschicht weist Siliziumoxid auf. Bei einer Ausführungsform umfasst der erste Teil einen Teil der dritten Gate-Abstandshalterschicht. Bei einer Ausführungsform umfasst der zweite Teil die zweite Gate-Abstandshalterschicht und einen verbliebenen Teil der dritten Gate-Abstandshalterschicht.
  • Gemäß einer noch weiteren Ausführungsform weist eine Halbleitervorrichtung Folgendes auf: einen Gatestapel über einem Halbleitersubstrat; einen ersten Gate-Abstandshalter, der auf Seitenwänden des Gatestapels angeordnet ist; eine Kontakt-Ätzstoppschicht benachbart zu dem ersten Gate-Abstandshalter; einen gasförmigen Abstandshalter, der zwischen dem Gatestapel und der Kontakt-Ätzstoppschicht angeordnet ist; und einen epitaxialen Source-/Drain-Bereich in dem Halbleitersubstrat, wobei sich zumindest ein Teil des gasförmigen Abstandshalters zwischen dem epitaxialen Source-/Drain-Bereich und dem Halbleitersubstrat erstreckt. Bei einer Ausführungsform weist der gasförmige Abstandshalter Ammoniak (NH3) und mindestens eine der Verbindungen Silan (SiH4), Dichlorsilan (SiH2Cl2) und Siliziumtetrachlorid (SiCl4) auf. Bei einer Ausführungsform weist die Halbleitervorrichtung weiterhin eine erste dielektrische Schicht über dem epitaxialen Source-/Drain-Bereich auf, wobei zumindest ein Teil einer Grenzfläche des gasförmigen Abstandshalters von der ersten dielektrischen Schicht definiert wird. Bei einer Ausführungsform ist der gasförmige Abstandshalter vertikal zwischen der ersten dielektrischen Schicht und dem ersten Gate-Abstandshalter angeordnet, und der gasförmige Abstandshalter ist horizontal zwischen der Kontakt-Ätzstoppschicht und dem ersten Gate-Abstandshalter angeordnet. Bei einer Ausführungsform weisen die erste dielektrische Schicht und die Kontakt-Ätzstoppschicht Silizium-Kohlenstoff-Nitrid auf, und der erste Gate-Abstandshalter weist Silizium-Kohlenstoff-Nitrid auf. Bei einer Ausführungsform hat der gasförmige Abstandshalter eine Dicke von 1 nm bis 10 nm.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen eines Gatestapels (76) über einem Substrat (50); Herstellen eines ersten Gate-Abstandshalters (82) auf Seitenwänden des Gatestapels (76); Herstellen eines zweiten Gate-Abstandshalters (84) über dem ersten Gate-Abstandshalter (82); Entfernen eines Teils des zweiten Gate-Abstandshalters (84), wobei zumindest ein Teil des zweiten Gate-Abstandshalters (84) bestehen bleibt; Entfernen des ersten Gate-Abstandshalters (82), um eine erste Öffnung zu erzeugen; und nach dem Entfernen des ersten Gate-Abstandshalters (82) Entfernen des verbliebenen Teils des zweiten Gate-Abstandshalters (84) durch die erste Öffnung.
  2. Verfahren nach Anspruch 1, wobei der zweite Gate-Abstandshalter Siliziumnitrid aufweist.
  3. Verfahren nach Anspruch 2, wobei der erste Gate-Abstandshalter Siliziumoxid aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Gate-Abstandshalter und der verbliebene Teil des zweiten Gate-Abstandshalters durch Ätzen unter Verwendung von Dampfphasen-Fluorwasserstoff entfernt werden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das epitaxiale Aufwachsen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten des Gatestapels umfasst, wobei der verbliebene Teil des zweiten Gate-Abstandshalters zwischen den Source-/Drain-Bereichen und dem Substrat angeordnet ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das epitaxiale Aufwachsen von Source-/Drain-Bereichen auf gegenüberliegenden Seiten des Gatestapels nach dem Entfernen des Teils des zweiten Gate-Abstandshalters umfasst, wobei die Source-/Drain-Bereiche epitaxial aufgewachsen werden, bevor der erste Gate-Abstandshalter entfernt wird.
  7. Verfahren nach Anspruch 1, das vor dem Entfernen des ersten Gate-Abstandshalters weiterhin das Ersetzen des Gatestapels durch ein Metall-Gate umfasst.
  8. Verfahren nach Anspruch 7, wobei der erste Gate-Abstandshalter und der verbliebene Teil des zweiten Gate-Abstandshalters durch Trockenätzen entfernt werden.
  9. Verfahren mit den folgenden Schritten: Herstellen eines Gatestapels (76) über einem Halbleitersubstrat (50); Herstellen eines Gate-Abstandshalters (80, 82, 84) auf Seitenwänden des Gatestapels (76); epitaxiales Aufwachsen von Source-/Drain-Bereichen (92) auf gegenüberliegenden Seiten des Gatestapels (76); Entfernen zumindest eines Teils des Gate-Abstandshalters (82, 84), um eine Öffnung zu erzeugen; und Abscheiden einer dielektrischen Schicht (106), die die Öffnung abdichtet und einen gasförmigen Abstandshalter (108) definiert, auf Seitenwänden des Gate-Abstandshalters (80).
  10. Verfahren nach Anspruch 9, wobei ein erster Teil des Gate-Abstandshalters entfernt wird, bevor die Source-/Drain-Bereiche epitaxial aufgewachsen werden, und ein zweiter Teil des Gate-Abstandshalters entfernt wird, nachdem die Source-/Drain-Bereiche epitaxial aufgewachsen worden sind.
  11. Verfahren nach Anspruch 10, wobei das Herstellen des Gate-Abstandshalters Folgendes umfasst: Abscheiden einer ersten Gate-Abstandshalterschicht über dem Gatestapel; Abscheiden einer zweiten Gate-Abstandshalterschicht über der ersten Gate-Abstandshalterschicht; und Abscheiden einer dritten Gate-Abstandshalterschicht über der zweiten Gate-Abstandshalterschicht, wobei die erste Gate-Abstandshalterschicht, die zweite Gate-Abstandshalterschicht und die dritte Gate-Abstandshalterschicht jeweils unterschiedliche Materialien aufweisen.
  12. Verfahren nach Anspruch 11, wobei die erste Gate-Abstandshalterschicht Silizium-Kohlenstoff-Nitrid aufweist, die zweite Gate-Abstandshalterschicht Siliziumnitrid aufweist und die dritte Gate-Abstandshalterschicht Siliziumoxid aufweist.
  13. Verfahren nach Anspruch 11, wobei der erste Teil einen Teil der dritten Gate-Abstandshalterschicht umfasst.
  14. Verfahren nach Anspruch 13, wobei der zweite Teil die zweite Gate-Abstandshalterschicht und einen verbliebenen Teil der dritten Gate-Abstandshalterschicht umfasst.
  15. Halbleitervorrichtung mit: einem Gatestapel (76) über einem Halbleitersubstrat (50); einem ersten Gate-Abstandshalter (80), der auf Seitenwänden des Gatestapels (76) angeordnet ist; (80); einer Kontakt-Ätzstoppschicht (94) benachbart zu dem ersten Gate-Abstandshalter einem gasförmigen Abstandshalter (108), der zwischen dem Gatestapel (76) und der Kontakt-Ätzstoppschicht (94) angeordnet ist; und einem epitaxialen Source-/Drain-Bereich (92) in dem Halbleitersubstrat (50), wobei sich zumindest ein Teil des gasförmigen Abstandshalters (108) zwischen dem epitaxialen Source-/Drain-Bereich (92) und dem Halbleitersubstrat (50) erstreckt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei der gasförmige Abstandshalter Ammoniak (NH3) und mindestens eine der Verbindungen Silan (SiH4), Dichlorsilan (SiH2Cl2) und Siliziumtetrachlorid (SiCl4) aufweist.
  17. Halbleitervorrichtung nach Anspruch 15, die weiterhin eine erste dielektrische Schicht über dem epitaxialen Source-/Drain-Bereich aufweist, wobei zumindest ein Teil einer Grenzfläche des gasförmigen Abstandshalters von der ersten dielektrischen Schicht definiert wird.
  18. Halbleitervorrichtung nach Anspruch 17, wobei der gasförmige Abstandshalter vertikal zwischen der ersten dielektrischen Schicht und dem ersten Gate-Abstandshalter angeordnet ist und der gasförmige Abstandshalter horizontal zwischen der Kontakt-Ätzstoppschicht und dem ersten Gate-Abstandshalter angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei die erste dielektrische Schicht und die Kontakt-Ätzstoppschicht Silizium-Kohlenstoff-Nitrid aufweisen und der erste Gate-Abstandshalter Silizium-Kohlenstoff-Nitrid aufweist.
  20. Halbleitervorrichtung nach Anspruch 15, wobei der gasförmige Abstandshalter eine Dicke von 1 nm bis 10 nm hat.
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