KR102523125B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 반도체 소자에 관한 것으로, 기판으로부터 돌출되고, 제1 방향으로 서로 이격되는 한 쌍의 활성 패턴들, 상기 한 쌍의 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 전극들의 측벽들 상에 배치되는 게이트 스페이서들, 상기 한 쌍의 게이트 전극들 사이의 상기 한 쌍의 활성 패턴들 상에 배치되는 소스/드레인 영역들 및 상기 한 쌍의 활성 패턴들 사이 및 상기 한 쌍의 게이트 전극들 사이의 상기 기판 상에 배치되는 스페이서 보호 패턴을 포함하되, 상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 공통으로 연결되는 반도체 소자를 제공한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판으로부터 돌출되고, 제1 방향으로 서로 이격되는 한 쌍의 활성 패턴들; 상기 한 쌍의 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 한 쌍의 게이트 전극들; 상기 한 쌍의 게이트 전극들의 측벽들 상에 배치되는 게이트 스페이서들; 상기 한 쌍의 게이트 전극들 사이의 상기 한 쌍의 활성 패턴들 상에 배치되는 소스/드레인 영역들; 및 상기 한 쌍의 활성 패턴들 사이 및 상기 한 쌍의 게이트 전극들 사이의 상기 기판 상에 배치되는 스페이서 보호 패턴을 포함하되, 상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 공통으로 연결된다.
일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 게이트 스페이서들 및 이들에 공통으로 연결되는 상기 스페이서 보호 패턴은 'U'자 형상을 이룰 수 있다.
일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 소스/드레인 영역들의 마주하는 일 측벽들과 접합 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들의 마주하는 상기 일 측벽들은 서로 연결될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들의 상기 일 측벽들 아래에는 에어 갭이 형성되되, 상기 에어 갭의 하면은 상기 스페이서 보호 패턴에 의해 정의될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들의 상기 일 측벽들에 대향하는 상기 소스/드레인 영역들의 타 측벽들 상 중 적어도 어느 하나 상에 배치되는 잔류 스페이서를 더 포함할 수 있다.
일 실시예에 따르면, 상기 잔류 스페이서를 상기 게이트 스페이서들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 한 쌍의 활성 패턴들의 각각은: 상기 한 쌍의 게이트 게이트 전극들 아래의 제1 영역들; 및 상기 한 쌍의 게이트 전극들 사이의 제2 영역을 포함하되, 상기 제2 영역의 상면은 상기 제1 영역들의 상면보다 낮을 수 있다.
일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 제2 영역의 상기 상면 보다 위로 돌출될 수 있다.
일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 한 쌍의 활성 패턴들의 측벽들의 일부를 덮는 소자 분리 패턴을 더 포함하고, 상기 소자 분리 패턴은: 상기 한 쌍의 게이트 전극들 아래의 제3 영역들; 및 상기 한 쌍의 게이트 전극들 사이의 제4 영역을 포함하되, 상기 제4 영역의 상면은 리세스되어 상기 기판을 향하여 아래로 오목한 형상을 가질 수 있다.
일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 제4 영역 상에 배치되어 상기 제4 영역의 상기 상면을 전부 덮을 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서들의 각각은: 상응하는 게이트 전극에 인접한 제1 게이트 스페이서; 및 상기 제1 게이트 스페이서의 측벽 상에 배치되는 제2 게이트 스페이서를 포함하되, 상기 제1 및 제2 게이트 스페이서들은 서로 다른 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 스페이서 보호 패턴은 순차적으로 적층된 제1 스페이서 보호 패턴 및 제2 스페이서 보호 패턴을 포함하되, 상기 제1 및 제2 스페이서 보호 패턴들은 각각 상기 제1 및 제2 게이트 스페이서들과 동일한 물질을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판으로부터 돌출된 제1 내지 제3 활성 패턴들, 상기 제1 및 제2 활성 패턴들은 제1 거리만큼 서로 이격되고, 상기 제3 활성 패턴은 상기 제2 활성 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되고; 상기 제1 내지 제3 활성 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극의 측벽들 상의 게이트 스페이서; 상기 게이트 전극의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 내지 제3 소스/드레인 영역들; 및 상기 제1 및 제2 활성 패턴들 사이의 상기 기판 상에 배치되어 상기 게이트 스페이서의 하부에 연결되는 스페이서 보호 패턴을 포함하되, 상기 스페이서 보호 패턴은 상기 게이트 스페이서와 동일한 물질을 포함한다.
일 실시예에 따르면, 상기 제1 내지 제3 활성 패턴들의 각각은: 상기 게이트 전극 아래의 제1 영역; 및 상기 게이트 전극의 상기 일측에 위치하고, 상기 제1 영역의 상면보다 낮은 높이의 상면을 갖는 제2 영역을 포함하되, 상기 제1 내지 제3 소스/드레인 영역들의 각각은 상기 제2 영역 상에 배치될 수 있다.
일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 제1 및 제2 소스/드레인 영역들의 마주하는 일 측벽들과 접할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들의 상기 일 측벽들은 서로 연결될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역들의 상기 일 측벽들에 대향하는 상기 소스/드레인 영역들의 타 측벽들 중 적어도 하나의 하부와 접하는 잔류 스페이서를 더 포함하되, 상기 잔류 스페이서는 상기 게이트 스페이서와 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 제1 내지 제3 활성 패턴들 각각의 상기 제1 영역의 상부를 노출하는 소자 분리 패턴을 더 포함하고, 상기 소자 분리 패턴은: 상기 게이트 전극 아래의 제3 영역; 상기 게이트 전극의 상기 일측에 위치하고, 상기 제1 및 제2 활성 패턴들 사이에 개재되는 제4 영역; 및 상기 게이트 전극의 상기 일측에 위치하고, 상기 제2 및 제3 활성 패턴들 사이에 개재되는 제5 영역을 포함하고, 상기 제4 영역은 제1 바닥면을 갖는 제1 리세스 영역을 포함하고, 상기 제5 영역은 제2 바닥면을 갖는 제2 리세스 영역을 포함하되, 상기 스페이서 보호 패턴은 상기 제4 영역 상에 배치되어 상기 제1 바닥면과 접할 수 있다.
일 실시예에 따르면, 상기 제1 바닥면은 상기 제3 영역의 상면보다 낮고 상기 제2 바닥면보다 높을 수 있다.
일 실시예에 따르면, 상기 게이트 전극은: 상기 제1 영역의 상면 상의 제1 부분; 상기 제3 영역의 상면 상의 제2 부분을 포함하되, 상기 제2 부분은 하향 경사진 측벽을 갖는 돌출부를 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 스페이서의 상기 하부는 상기 돌출부와 수평으로 중첩될 수 있다.
일 실시예에 따르면, 상기 제1 바닥면 상의 상기 스페이서 보호 패턴의 제1 두께는, 상기 돌출부보다 높은 레벨에 위치하는 상기 게이트 스페이서의 상부의 제2 두께와 실질적으로 동일하거나 그 보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들은 제1 도전형을 갖고, 상기 제3 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 제1 게이트 전극이고, 상기 게이트 스페이서는 제1 게이트 스페이서이되, 상기 스페이서 보호 패턴을 사이에 두고 상기 제1 게이트 전극의 상기 일측에 배치되는 제2 게이트 전극; 및 상기 제2 게이트 전극의 측벽들 상의 제2 게이트 스페이서를 더 포함하고, 상기 제2 게이트 스페이서의 하부는 상기 스페이서 보호 패턴에 연결될 수 있다.
일 실시예에 따르면, 일 단면의 관점에서, 상기 제1 게이트 스페이서, 상기 스페이서 보호 패턴 및 상기 제2 게이트 스페이서는 'U'자 형상을 이룰 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극으로부터 상기 제2 게이트 전극의 길이 방향으로 제3 거리만큼 이격되는 제3 게이트 전극; 및 상기 제3 게이트 전극의 측벽들 상의 제3 게이트 스페이서를 더 포함하되, 상기 제2 및 제3 게이트 전극들의 서로 마주하는 측벽들 상의 상기 제2 및 제3 게이트 스페이서들의 일부분들은 상기 제2 및 제3 게이트 전극들 사이의 상기 기판 상으로 연장되어 서로 연결될 수 있다.
일 실시예에 따르면, 상기 제3 거리는 상기 제2 거리보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 게이트 전극은 상기 제1 및 제2 활성 패턴들을 가로지르고, 상기 제3 게이트 전극은 상기 제3 활성 패턴을 가로지를 수 있다.
본 발명의 실시예들에 따르면, 게이트 전극의 하부 측벽 상의 게이트 스페이서와 연결되는 스페이서 보호 패턴이 제공될 수 있다. 게이트 전극의 하부 측벽은 오목한 형상을 가질 수 있고, 게이트 전극의 하부 측벽 상의 게이트 스페이서의 두께는 상대적으로 얇을 수 있다. 스페이서 보호 패턴은 게이트 스페이서의 두께가 얇아짐에 따라 생길 수 있는 문제(예컨대, 게이트 전극과 인접한 소스/드레인 영역 사이의 단락)를 방지할 수 있고, 이에 따라 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 3a, 도 3c, 도 4a, 도 5a 및 도 6a 는 각각 도 2a의 A 부분에 대응하는 확대도들이다.
도 3b, 도 4b, 도 5b, 및 도 6b는 각각 도 2b의 B 부분에 대응하는 확대도들이다.
도 7a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 7b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다. 도 3a, 도 3c, 도 4a, 도 5a 및 도 6a 는 각각 도 2a의 A 부분에 대응하는 확대도들이다. 도 3b, 도 4b, 도 5b, 및 도 6b는 각각 도 2b의 B 부분에 대응하는 확대도들이다.
도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. NMOSFET 영역(NR) 및 PMOSFET 영역(PR)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다. NMOSFET 영역(NR)에는 n형의 트랜지스터들이 배치될 수 있고, PMOSFET 영역(PR)에는 p형의 트랜지스터들이 배치될 수 있다.
각 활성 영역들(NR, PR) 상에 활성 패턴들(AP)이 제공될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)을 따라 배치될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 활성 패턴들(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. 즉, 활성 패턴들(AP)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 활성 패턴들(AP)은 일 예로, 기판(100)의 일부일 수 있다. 다른 예로, 활성 패턴들(AP)은 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다. NMOSFET 영역(NR)의 활성 패턴들(AP)은 p형의 도전형을 가질 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 n형의 도전형을 가질 수 있다. 설명의 편의를 위해, 각 활성 영역들(NR, PR) 상에 두 개의 활성 패턴들(AP)이 배치되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
일 실시예에 따르면, NMOSFET 영역(NR)의 활성 패턴들(AP)은 제1 거리(d1)만큼 서로 이격될 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 제2 거리(d2)만큼 서로 이격될 수 있다. 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP)은 제3 거리(d3)만큼 이격될 수 있다. 제3 거리(d3)는 제1 및 제2 거리들(d1, d2) 보다 클 수 있다. 제3 거리(d3)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다. 제1 거리(d1)와 제2 거리(d2)는 실질적으로 서로 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 한편, 활성 패턴들(AP)의 각각은 후술할 게이트 구조체(GS) 아래의 제1 영역(R1) 및 게이트 구조체(GS) 양측의 제2 영역들(R2)을 포함할 수 있다. 제2 영역들(R2)의 상면(U2)의 높이는 제1 영역(R1)의 상면(U1)의 높이보다 낮을 수 있다. 도시된 바와 달리, 제2 영역들(R2)의 상면(U2)은 기판(100)을 향하여 오목한 형상을 가질 수 있다. 이 경우, 제2 영역들(R2)의 상면(U2)의 높이는 제2 영역들(R2)의 최하부의 높이를 의미할 수 있다.
기판(100) 상에, 활성 패턴들(AP)의 측벽의 일부를 덮는 소자 분리 패턴(ST)이 배치될 수 있다. 활성 패턴들(AP)의 상부는 소자 분리 패턴(ST)에 의해 노출될 수 있다. 구체적으로, 제1 영역들(R1)의 상부가 소자 분리 패턴(ST)에 의해 노출될 수 있다. 노출된 제1 영역들(R1)의 상부는 활성 핀들(AF)로 정의될 수 있다. 활성 핀들(AF)의 각각은 게이트 구조체(GS) 아래에 국소적으로 배치될 수 있다. 한편, 소자 분리 패턴(ST)은 제3 내지 제5 영역들(R3, R4, R5)을 포함할 수 있다. 제3 영역들(R3)은, 게이트 구조체(GS) 아래에 위치하고 게이트 구조체(GS)와 중첩되는 소자 분리 패턴(ST)의 일부분이다. 제4 및 제5 영역들(R4, R5)은, 희생 게이트 구조체(SGS)의 양측에 위치하고 제3 영역들(R3)에 의해 수평적으로 분리된 소자 분리 패턴(ST)의 다른 부분들이다. 이 때, 제4 영역들(R4)은 각 활성 영역들(NR, PR)의 서로 인접한 활성 패턴들(AP) 사이에 위치할 수 있고, 제5 영역들(R5)은 각 활성 영역들(NR, PR)의 한 쌍의 활성 패턴들(AP)의 일 측 및 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP) 사이에 위치할 수 있다. 제4 및 제5 영역들(R4, R5)의 상부는 리세스될 수 있다. 이에 따라, 제4 및 제5 영역들(R4, R5)의 각각은 제1 바닥면(BSa)를 갖는 제1 리세스 영역 및 제2 바닥면(BSb)을 갖는 제2 리세스 영역을 포함할 수 있다. 제1 및 제2 리세스 영역들의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 활성 패턴들(AP) 사이의 간격이 좁은 영역(즉, 패터 밀도가 높은 영역)은, 그 간격이 넓은 영역(즉, 패턴 밀도가 낮은 영역)보다 얕게 리세스될 수 있다. 예컨대, 제1 바닥면(BSa)의 높이는 제3 영역(R3)의 상면보다 낮되 제2 바닥면(BSb)보다 높을 수 있다. 소자 분리 패턴(ST)은 일 예로, 실리콘 산화물을 포함할 수 있다
기판(100) 상에 게이트 구조체(GS)가 배치될 수 있다. 예컨대, 게이트 구조체(GS)는 제1 방향(D1)으로 연장되어, 각 활성 영역들(NR, PR)의 활성 패턴들(AP)을 모두 가로지를 수 있다. 즉, 게이트 구조체(GS)는 각 활성 영역들(NR, PR)의 활성 패턴들(AP)을 가로지르며, 활성 핀들(AF)의 상면 및 측벽들, 그리고 활성 핀들(AF) 사이의 소자 분리 패턴(ST)의 상면(즉, 제3 영역들(R3)의 상면)을 덮을 수 있다. 게이트 구조체(GS) 아래에 국소적으로 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 지칭될 수도 있다. 게이트 구조체(GS)는 복수 개로 제공될 수 있다. 복수의 게이트 구조체들(GS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 복수의 게이트 구조체들(GS) 중 적어도 두 개의 게이트 구조체들(GS)이 제1 방향(D1)으로 서로 이격되어 하나의 열을 이룰 수 있다. 하나의 열을 이루는 두 개의 게이트 구조체들(GS)은 소자 분리 패턴(ST)의 제3 영역(R3)의 일부를 노출할 수 있다. 설명의 편의를 위해, 노출된 제3 영역(R3)의 일부는 제6 영역(R6)으로 지칭될 수 있다. 제4 및 제5 영역들(R4, R5)과 마찬가지로, 제6 영역(R6)의 상부는 리세스 될 수 있다. 즉, 제6 영역(R6)의 상면은 기판(100)을 향하여 오목한 프로파일을 가질 수 있다. 하나의 열을 이루는 두 개의 게이트 구조체들(GS)은 제1 방향(D1)으로 제4 거리(d4)만큼 서로 이격될 수 있다. 제4 거리(d4)는 제3 거리(d3)보다 작을 수 있다. 하나의 열을 이루는 두 개의 게이트 구조체들(GS) 중 하나는 NMOSFET 영역(NR)의 활성 패턴들(AP)을 가로지르고, 다른 하나는 PMOSFET 영역(PR)의 활성 패턴들(AP)을 가로지를 수 있다.
게이트 구조체들(GS)의 각각은 게이트 전극(GE), 게이트 유전 패턴(GD) 및 게이트 캡핑 패턴(GP)을 포함할 수 있다. 상술한 바와 같이, 게이트 전극(GE)은 제1 방향(D1)으로 연장되어 적어도 하나의 활성 패턴들(AP)을 가로지를 수 있다. 이에 따라, 게이트 전극(GE)은 활성 패턴(AP)의 제1 영역(R1) 상에 위치하는 제1 부분(P1)과 소자 분리 패턴(ST)의 제3 영역(R3) 상에 위치하는 제2 부분(P2)을 포함할 수 있다. 평면적 관점에서, 게이트 전극(GE)의 제1 부분(P1)은 제1 영역(R1)과 중첩될 수 있고, 제2 부분(P2)은 제3 영역(R3)과 중첩될 수 있다. 일 실시예에 따르면, 제2 부분(P2)은 하부의 측벽들부터 외측으로 돌출된 돌출부들(110b)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 돌출부들(110b)은 하향 경사진 측벽을 가질 수 있다. 이에 따라, 제1 부분(P1)의 측벽 프로파일과 제2 부분(P2)의 측벽 프로파일은 서로 다를 수 있다. 예컨대, 제1 부분(P1)의 일 측벽은 기판(100)의 상면에 대해 실질적으로 수직한 반면, 제2 부분(P2)의 일 측벽은 오목한 형상을 가질 수 있다. 달리 얘기하면, 제1 부분(P1)의 폭(W1b)은 실질적으로 동일한 반면, 제2 부분(P2)의 하부의 폭(W2b)은 상부의 폭(W1b)보다 클 수 있다. 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
게이트 유전 패턴(GD)은 게이트 전극(GE)과 활성 핀들(AF) 사이에 배치될 수 있고, 활성 핀들(AF)로부터 수평적으로 연장되어 소자 분리 패턴(ST)의 제3 영역들(R3)의 상면을 덮을 수 있다. 즉, 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 더하여, 게이트 유전 패턴(GD)은 게이트 전극(GE)과 후술할 게이트 스페이서(GSP) 사이에도 배치될 수 있다. 게이트 유전 패턴(GD)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전 패턴(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 캡핑 패턴(GP)은 게이트 전극(GE) 상면 상에 배치되어, 제1 방향(D1)으로 연장될 수 있다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극(GE)의 측벽들 상에 게이트 스페이서(GSP)가 배치될 수 있다. 게이트 스페이서(GSP)는 게이트 전극(GE)의 측벽들을 둘러쌀 수 있다. 즉, 게이트 스페이서(GSP)는 제2 방향(D2)으로 대향하는 게이트 전극(GE)의 일 측벽들 및 제1 방향(D1)으로 대향하는 게이트 전극(GE)의 다른 측벽들 상에 배치될 수 있다. 평면적 관점에서, 게이트 스페이서(GSP)는 게이트 전극(GE)의 일 측벽들을 따라 제1 방향(D1)으로 연장하는 한 쌍의 라인부들이 게이트 전극(GE)의 다른 측벽들 상에서 서로 연결되는 폐곡선 형태를 가질 수 있다.
게이트 스페이서(GSP)는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 게이트 스페이서(GSP)는 게이트 구조체(GS)에 인접한 제1 게이트 스페이서(SP1), 및 제1 게이트 스페이서(SP1)를 사이에 두고 게이트 전극(GE)의 측벽 상에 배치되는 제2 게이트 스페이서(SP2)를 포함할 수 있다. 제2 게이트 스페이서(SP2)의 두께는 제1 게이트 스페이서(SP1)의 두께와 실질적으로 동일하거나, 이보다 클 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 이 경우, 게이트 스페이서(GSP)는 실질적으로 단일막 구조를 가질 수 있다. 다른 실시예에 있어서, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 게이트 스페이서(SP1)는 실리콘 산화탄화질화막을 포함하고, 제2 게이트 스페이서(SP2)는 실리콘 질화막을 포함할 수 있다. 또는 그 반대일 수 있다. 이 경우, 게이트 스페이서(GSP)는 이중막 구조를 가질 수 있다. 또 다른 실시예에 따르면, 게이트 스페이서(GSP)는 삼중막 구조를 가질 수도 있다.
게이트 전극(GE)이 돌출부들(110b)을 포함함에 따라, 돌출부들(110b)과 수평적으로 중첩되는 게이트 스페이서(GSP)의 하부의 제2 두께(t2)는 아래로 갈수록(즉, 소자 분리 패턴(ST)에 인접할수록) 작아질 수 있다. 반면, 돌출부들(110b)보다 높은 레벨에 위치하는 게이트 스페이서(GSP)의 상부의 제1 두께(t1)는 실질적으로 동일할 수 있다. 여기서, 제1 및 제2 두께들(t1, t2)은 게이트 구조체(GS)의 일 측벽으로부터 게이트 스페이서(GSP)의 외측면까지의 수평적 거리로 정의될 수 있다. 후술할 스페이서 보호 패턴들(120P1, 120P2)은 게이트 스페이서(GSP)의 제2 두께(t2)가 작아짐에 따라 발생될 수 있는 문제를 방지하기 위한 것일 수 있다, 이에 대해서는 뒤에서 상세히 설명한다.
소자 분리 패턴(ST)의 제4 및 제6 영역들(R4, R6) 상에 스페이서 보호 패턴들(120P1, 120P2)이 배치될 수 있다. 스페이서 보호 패턴들(120P1, 120P2)의 각각은 그 아래의 소자 분리 패턴(ST)의 상면과 접하며, 인접한 게이트 스페이서(GSP)의 하부에 연결될 수 있다. 스페이서 보호 패턴들(120P1, 120P2)의 각각은 게이트 스페이서(GSP)와 마찬가지로 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 스페이서 보호 패턴들(120P1, 120P2)의 각각은 그 아래의 소자 분리 패턴(ST)의 상면과 접하는 제1 스페이서 보호 패턴(122P), 및 제1 스페이서 보호 패턴(122P) 상의 제2 스페이서 보호 패턴(124P)을 포함할 수 있다. 다른 실시예에 따르면, 스페이서 보호 패턴들(120P1, 120P2)은 제1 스페이서 보호 패턴(122P)만으로 구성될 수 있다. 제1 및 제2 스페이서 보호 패턴들(122P, 124P)은 각각 제1 및 제2 게이트 스페이서들(SP1, SP2)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 스페이서 보호 패턴들(122P, 124P)의 각각은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다.
한편, 제2 방향(D2)으로 서로 인접한 게이트 전극들(GE) 사이의 제4 영역(R4) 상에 배치되는 스페이서 보호 패턴(120P1)은, 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP)에 공통으로 연결될 수 있다. 제2 방향(D2)에 따른 일 단면의 관점에서, 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP) 및 이들에 공통으로 연결되는 스페이서 보호 패턴(120P1)은 'U'자 형태를 이룰 수 있다. 더하여, 제2 방향(D2)으로 서로 인접한 게이트 전극들(GE) 사이의 제4 영역(R4) 상에 배치되는 스페이서 보호 패턴(120P1)은 그 아래의 제4 영역(R4)의 상면을 전부 덮을 수 있다. 제6 영역(R6) 상에 배치되는 스페이서 보호 패턴(120P2)은, 제1 방향(D1)으로 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP)에 공통으로 연결될 수 있다. 즉, 제1 방향(D1)으로 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP)은 스페이서 보호 패턴(120P2)에 의해 서로 연결될 수 있다.
일 실시예에 따르면, 도 3a 및 도 3b에 도시된 바와 같이, 스페이서 보호 패턴(120P1)은 게이트 스페이서(GSP)의 상부의 제1 두께(t1)와 실질적으로 동일한 제3 두께(t3)를 가질 수 있다. 여기서, 제3 두께(t3)는 제1 바닥면(BSa) 상의 스페이서 보호 패턴(120P1)의 수직적 두께로 정의될 수 있다. 더하여, 스페이서 보호 패턴(120P1)의 일부는 제2 영역(R2)의 상면(U2)보다 위로 돌출되어 인접한 소스/드레인 영역들(SD)의 측벽들과 접할 수 있다.
게이트 구조체들(GS)의 양측에 소스/드레인 영역들(SD)이 배치될 수 있다. 즉, 소스/드레인 영역들(SD)은 활성 패턴들(AP)의 제2 영역들(R2) 상에 배치될 수 있다. NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 n형의 도전형을 가질 수 있고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 p형의 도전형을 가질 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 각각 그 아래의 활성 패턴(AP)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 각 활성 영역들(NR, PR)의 채널 영역들(CH)의 각각은 수평적 위치에 있어서, 인접한 소스/드레인 영역들(SD) 사이에 위치할 수 있다.
제1 방향(D1)에 따른 일 단면의 관점에서, 각 활성 영역들(NR, PR)의 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 연결될 수 있다. 서로 연결되는 소스/드레인 영역들(SD)의 일 측벽들(SW1) 아래에는 에어 갭(AG)이 존재할 수 있다. 에어 갭(AG)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 본 발명의 개념에 따르면, 에어 갭(AG)의 하면은 스페이서 보호 패턴(120P1)에 의해 정의될 수 있다. 본 실시예에서, 서로 연결되는 소스/드레인 영역들(SD)의 일 측벽들(SW1)의 하부는 스페이서 보호 패턴(120P1)과 접할 수 있다. 한편, 제1 방향(D1)에 따른 일 단면의 관점에서, 일 측벽들(SW1)에 대향하는 소스/드레인 영역들(SD)의 타 측벽들(SW2)의 각각은 옆으로 뾰족한 쐐기 형상을 가질 수 있다. 즉, 소스/드레인 영역들(SD)의 타 측벽들(SW2)의 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 하부 측벽, 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 상부 측벽을 포함할 수 있다.
상술한 스페이서 보호 패턴(120P1) 및/또는 소스/드레인 영역들(SD)은 경우에 따라 다양한 형태로 구현될 수 있다. 일 예로, 도 4a 및 도 4b에 도시된 바와 같이, 스페이서 보호 패턴(120P1)은 인접한 소스/드레인 영역들(SD)의 일 측벽들(SW1)과 접하지 않을 수 있다. 이 때, 스페이서 보호 패턴(120P1)의 제3 두께(t3)는 게이트 스페이서(GSP)의 제1 두께(t1)보다 작을 수 있다.
다른 예로, 도 5a 및 도 5b에 도시된 바와 같이, 소스/드레인 영역들(SD)의 타 측벽들(SW2) 상에 잔류 스페이서들(120R)이 배치될 수 있다. 즉, 소스/드레인 영역들(SD)의 타 측벽들(SW2)의 하부는 잔류 스페이서들(120R)과 접할 수 있다. 이에 따라, 소스/드레인 영역들(SD)의 하부는 서로 인접한 스페이서 보호 패턴(120P1)과 잔류 스페이서(120R) 사이의 간격에 상응하는 폭을 가질 수 있다. 잔류 스페이서들(120R)은 제2 영역들(R2)에 인접한 제5 영역들(R5)의 상면 상에 배치될 수 있다. 잔류 스페이서들(120R)의 각각은 소스/드레인 영역(SD)의 타 측벽(SW2)에 접하는 제1 잔류 스페이서(122R) 및 제1 잔류 스페이서(122R)를 사이에 두고 소스/드레인 영역(SD)의 타 측벽(SW2) 상에 배치되는 제2 잔류 스페이서(124R)를 포함할 수 있다. 제1 및 제2 잔류 스페이서들(122R, 124R)은 각각 제1 및 제2 게이트 스페이서들(SP1, SP2)과 동일한 물질을 포함할 수 있다.
또 다른 예로, 도 6a 및 도 6b에 도시된 바와 같이, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 이격될 수 있다. 한편, 도 6a 및 도 6b의 실시예는 도 4a 및 도 4b의 실시예와 도 5a 및 도 5b의 실시예의 경우에도 적용될 수 있다.
계속해서, 도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, 기판(100) 상에, 소스/드레인 영역들(SD) 및 게이트 구조체들(GS)의 측벽들을 덮는 하부 층간 절연막(140)이 배치될 수 있다. 하부 층간 절연막(140)의 상면은 게이트 구조체들(GS)의 상면, 및 게이트 스페이서들(GSP)의 상면과 공면을 이룰 수 있다. 하부 층간 절연막(140)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(140)은 소자 분리 패턴(ST)의 제5 영역들(R5)의 상면을 덮을 수 있다.
도시하지는 않았지만, 하부 층간 절연막(140)과 소자 분리 패턴(ST) 사이, 하부 층간 절연막(140)과 소스/드레인 영역들(SD) 사이, 및 하부 층간 절연막(140)과 게이트 구조체들(GS) 사이에 콘택 식각 정지막(미도시)이 개재될 수 있다. 즉, 콘택 식각 정지막은 제5 영역(R5)의 상면을 덮으며, 하부 층간 절연막(140)과 소스/드레인 영역들(SD) 사이, 및 하부 층간 절연막(140)과 게이트 구조체들(GS) 사이로 연장될 수 있다. 콘택 식각 정지막은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
하부 층간 절연막(140) 상에 상부 층간 절연막(미도시)이 배치될 수 있다. 상부 층간 절연막은 게이트 구조체들(GS)의 상면을 덮을 수 있다. 상부 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(140)을 관통하여 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시) 및 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압이 인가되도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
게이트 전극이 기판으로부터 돌출된 활성 패턴들을 가로지르는 일반적인 핀펫(FinFET) 구조에서, 게이트 전극은 활성 패턴들 상에 위치하는 제1 부분과 활성 패턴들 사이에 위치하는 제2 부분을 포함할 수 있다. 즉, 제2 부분은 제1 부분보다 상대적으로 높은 종횡비를 가지도록 형성된다. 이로 인해, 제2 부분의 하부는 하향 경사진 측벽을 갖는 돌출부들을 포함할 수 있고, 돌출부들 상에 위치하는 게이트 스페이서의 일부는 상대적으로 얇은 두께를 가질 수 있다. 후속 공정을 거치는 동안, 두께가 얇은 게이트 스페이서 부분에는 누설 통로(예컨대, 게이트 스페이서를 관통하는 미세 홀)가 형성될 수 있고, 도 3c에 도시된 바와 같이, 게이트 전극을 구성하는 도전 물질이 누설 통로를 통해 외부로 유출될 수 있다(도 3c의 C부분 참조). 이에 따라, 게이트 전극과 인접한 소스/드레인 영역이 전기적으로 연결되는 문제(예컨대, 단락)가 발생될 수 있다. 이러한 문제는 패턴 밀도가 높은 영역, 즉 활성 패턴들 사이의 간격이 좁은 영역에서 심화될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 활성 패턴들 사이의 간격이 좁은 영역에서, 돌출부들 상의 게이트 스페이서와 연결되는 스페이서 보호 패턴을 제공함으로써, 상술한 누설 통로를 통해 게이트 전극 물질이 외부로 유출되는 것을 방지할 수 있다. 결과적으로, 게이트 전극과 소스/드레인 영역들 사이의 단락을 방지하여, 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 7a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 7b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
도 7a 및 도 7b를 참조하면, NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. NMOSFET 영역(NR)에는 n형 트랜지스터가 형성될 수 있고, PMOSFET 영역(PR)에는 p형 트랜지스터가 형성될 수 있다. NMOSFET 영역(NR) 및 PMOSFET 영역(PR)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다.
일 실시예에 따르면, 기판(100)을 패터닝하여 각 활성 영역들(NR, PR)의 활성 패턴들(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 각 활성 영역들(NR, PR)의 활성 패턴들(AP)은 제1 방향(D1)을 따라 배치되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 형태로 형성될 수 있다. 각 활성 영역들(NR, PR)의 활성 패턴들(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. NMOSFET 영역(NR)의 활성 패턴들(AP)은 p형의 도전형을 가지도록 불순물로 도핑될 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 n형의 도전형을 가지도록 불순물로 도핑될 수 있다. 일 실시예에 따르면, NMOSFET 영역(NR)의 활성 패턴들(AP)은 제1 거리(d1)만큼 서로 이격될 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 제2 거리(d2)만큼 서로 이격될 수 있다. 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP)은 제3 거리(d3)만큼 이격될 수 있다. 제3 거리(d3)는 제1 및 제2 거리들(d1, d2) 보다 클 수 있다. 제3 거리(d3)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다. 제1 거리(d1)와 제2 거리(d2)는 실질적으로 서로 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
트렌치들(101) 내에 소자 분리 패턴(ST)이 형성될 수 있다. 소자 분리 패턴(ST)은 NMOSFET 영역(NR)의 활성 패턴들(AP)의 상부 및 PMOSFET 영역(PR)의 활성 패턴들(AP)의 상부가 노출되도록 형성될 수 있다. 소자 분리 패턴(ST)에 의해 노출된 활성 패턴들(AP)의 상부는 각각 활성 핀들(AF)로 정의될 수 있다.
도 8a 및 도 8b를 참조하면, 기판(100) 상에, 차례로 적층된 식각 정지 패턴(105), 희생 게이트 패턴(110) 및 게이트 마스크 패턴(115)을 포함하는 희생 게이트 구조체(SGS)가 형성될 수 있다.
상세하게, 기판(100) 상에 활성 핀들(AF) 및 소자 분리 패턴(ST)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 일 예로, 식각 정지막은 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정 등에 의해 형성될 수 있다. 희생 게이트막의 형성 후에 희생 게이트막의 상면은 평탄화될 수 있다. 평탄화된 희생 게이트막 상에 게이트 마스크 패턴(115)을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있다. 그 결과, 활성 패턴들(AP)을 가로지르는 희생 게이트 패턴(110)이 형성될 수 있다. 게이트 마스크 패턴(115)은 일 예로, 실리콘 질화물을 포함할 수 있다.
일 실시예에 따르면, 활성 핀들(AF)의 상면 위에 위치하는 희생 게이트 패턴(110)의 일부는 기판(100)의 상면에 실질적으로 수직한 측벽을 갖도록 형성되는 반면, 소자 분리 패턴(ST)의 상면 위에 위치하는 희생 게이트 패턴(110)의 다른 부분은 오목한 형상의 측벽을 갖도록 형성될 수 있다. 이는 식각 깊이 차이 및/또는 식각 영역의 패턴 밀도의 차이에 기인한 것일 수 있다. 예컨대, 상술한 희생 게이트 패턴(110)의 다른 부분은 그의 하부 측벽으로부터 돌출된 돌출부들(110a)을 포함할 수 있다. 돌출부들(110a)은 하향 경사진 측벽을 가질 수 있다. 이와 같은 돌출부들(110a)은, 희생 게이트막의 이방성 식각 시 게이트 마스크 패턴(115)에 의해 노출된 희생 게이트막의 일부(즉, 게이트 마스크 패턴(115)과 수직적으로 중첩되지 않는 희생 게이트막의 일부)가 전부 제거되지 않고 잔존하여 형성된 것일 수 있다. 식각 깊이가 깊거나 패턴 밀도가 높은 경우 식각액의 침투가 용이하지 않기 때문에, 소자 분리 패턴(ST)의 상면에 인접한 희생 게이트 패턴(110)의 하부는 전부 제거되지 않고 잔존할 수 있다. 특히, 패턴 밀도가 높은 영역(예컨대, 활성 패턴들(AP) 사이의 간격이 좁은 영역)에서의 돌출부들(110a)의 크기(예컨대, 폭 또는 높이)는 낮은 영역의 그것보다 더 클 수 있다. 결과적으로, 희생 게이트 패턴(110)의 하부 폭(W2a)은 그의 상부 폭(W1a)보다 클 수 있다.
희생 게이트 패턴(110)의 형성 후, 희생 게이트 패턴(110)에 의해 노출되는 식각 정지막이 제거되어, 희생 게이트 패턴(110) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 식각 정지 패턴은(105)은 희생 게이트 패턴(110)의 바닥면을 따라 연장되어, 활성 핀들(AF)의 상면 및 측벽들, 그리고 소자 분리 패턴들(ST)의 상면의 일부를 덮을 수 있다. 이로써, 희생 게이트 구조체(SGS)의 형성이 완성될 수 있다.
희생 게이트 구조체(SGS)가 활성 패턴(AP)을 가로지르도록 형성됨에 따라, 활성 패턴(AP)의 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 여기서, 제1 영역(R1)은 희생 게이트 구조체(SGS)의 아래에 위치하는 활성 패턴(AP)의 일부분이고, 제2 영역들(R2)은 희생 게이트 구조체(SGS)의 양 측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된 활성 패턴(AP)의 다른 부분들이다. 또한, 소자 분리 패턴(ST)의 제3 영역(R3)과 제4 및 제5 영역들(R4, R5)이 정의될 수 있다. 제3 영역들(R3)은, 희생 게이트 구조체(SGS) 아래에 위치하고 희생 게이트 구조체(SGS)와 중첩되는 소자 분리 패턴(ST)의 일부분이다. 제4 및 제5 영역들(R4, R5)은, 희생 게이트 구조체(SGS)의 양측에 위치하고 제3 영역들(R3)에 의해 수평적으로 분리된 소자 분리 패턴(ST)의 다른 부분들이다. 이 때, 제4 영역들(R4)은 각 활성 영역들(NR, PR)의 서로 인접한 활성 패턴들(AP) 사이에 위치할 수 있고, 제5 영역들(R5)은 각 활성 영역들(NR, PR)의 한 쌍의 활성 패턴들(AP)의 일 측 및 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP) 사이에 위치할 수 있다. 한편, 희생 게이트 구조체들(SGS)의 형성 동안 제4 및 제5 영역들(R4, R5)의 상부는 리세스될 수 있다. 즉, 제4 및 제5 영역들(R4, R5)의 상면은 기판(100)을 향하여 오목한 프로파일을 가질 수 있다. 제4 및 제5 영역들(R4, R5)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 예컨대, 제4 영역들(R4)의 상부는 제5 영역들(R5)의 상부보다 얕게 리세스될 수 있다.
도시된 바와 같이, 희생 게이트 구조체(SGS)는 복수 개로 형성될 수 있다. 복수 개의 희생 게이트 구조체들(SGS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 복수 개의 희생 게이트 구조체들(SGS) 중 적어도 하나는 패터닝되어 두 개의 희생 게이트 구조체들(SGS)로 분리될 수 있다. 분리된 두 개의 희생 게이트 구조체들(SGS)은 소자 분리 패턴(ST)의 제3 영역(R3)의 일부를 노출할 수 있다. 설명의 편의를 위해, 노출된 제3 영역(R3)의 일부는 제6 영역(R6)으로 지칭될 수 있다. 제4 및 제5 영역들(R4, R5)과 마찬가지로, 제6 영역(R6)의 상부는 리세스될 수 있다. 분리된 두 개의 희생 게이트 구조체들(SGS)은 제1 방향(D1)으로 제4 거리(d4)만큼 서로 이격될 수 있다. 제4 거리(d4)는 제3 거리(d3)보다 작을 수 있다. 분리된 두 개의 희생 게이트 구조체들(SGS) 중 하나는 NMOSFET 영역(NR)의 활성 패턴들(AP)을 가로지르고, 다른 하나는 PMOSFET 영역(PR)의 활성 패턴들(AP)을 가로지를 수 있다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 게이트 스페이서막(120)이 형성될 수 있다. 게이트 스페이서막(120)은 희생 게이트 구조체들(SGS)의 상면 및 측벽들, 그리고 소자 분리 패턴(ST)의 제4 내지 6 영역들(R4-R6)의 상면을 콘포말하게 덮을 수 있다. 게이트 스페이서막(120)은 단일막 또는 다중막으로 형성될 수 있다. 예컨대, 게이트 스페이서막(120)은 순차적으로 적층된 제1 게이트 스페이서막(122) 및 제2 게이트 스페이서막(124)을 포함할 수 있다. 제2 게이트 스페이서막(124)의 두께는 제1 게이트 스페이서막(122)의 두께와 실질적으로 동일하거나, 이보다 클 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 및 제2 게이트 스페이서막들(122, 124)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 스페이서막들(122, 124)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 이 경우, 게이트 스페이서막(120)은 실질적으로 단일막으로 형성될 수 있다. 다른 실시예에 있어서, 제1 및 제2 게이트 스페이서막들(122, 124)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 게이트 스페이서막(122)은 실리콘 산화탄화질화막을 포함하고, 제2 게이트 스페이서막(124)은 실리콘 질화막을 포함할 수 있다. 또는 그 반대일 수 있다. 이 경우, 게이트 스페이서막(120)은 이중막으로 형성될 수 있다. 또 다른 실시예에 따르면, 게이트 스페이서막(120)은 삼중막으로 형성될 수도 있다. 제1 및 제2 게이트 스페이서막들(122, 124)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 게이트 스페이서막(120)의 형성 후, 기판(100) 상에 희생 보호막(130)이 형성될 수 있다. 희생 보호막(130)은 게이트 스페이서막(120)과 다른 물질을 포함하되, 단차 도포성이 우수한 증착 방식에 의해 형성될 수 있다. 예컨대, 희생 보호막(130)은 원자층 증착 공정(ALD)에 의해 형성된 실리콘 산화막을 포함할 수 있다. 희생 보호막(130)의 형성 동안, 활성 패턴들(AP) 사이의 간격이 좁은 영역(예컨대, NMOSFET 영역(NR)의 서로 인접한 활성 패턴들(AP) 사이 및 PMOSFET 영역(PR)의 서로 인접한 활성 패턴들(AP) 사이)에서, 서로 인접한 활성 패턴들(AP)의 마주하는 측벽들 상의 희생 보호막(130)은 서로 연결될 수 있다. 즉, 희생 보호막(130)은 게이트 스페이서막(120)이 형성된 기판(100) 상에 실질적으로 콘포말한 두께로 형성되되, 각 활성 영역들(NR, PR)의 서로 인접한 활성 패턴들(AP) 사이를 채울 수 있다. 결과적으로, 제4 영역들(R4) 상의 희생 보호막(130)의 두께(ta)는 희생 보호막(130)의 다른 부분들의 두께(예컨대, 제5 영역들(R5) 상의 희생 보호막(130)의 두께(tb1), 제2 영역들(R2)의 상면 상의 희생 보호막(130)의 두께(tb2) 및/또는 희생 게이트 구조체들(SGS)의 상면 상의 희생 보호막(130)의 두께(tb3))보다 두꺼울 수 있다.
더하여, 희생 보호막(130)은 제1 방향(D1)으로 서로 인접한 희생 게이트 구조체들(SGS) 사이를 채울 수 있으며, 이에 따라 제6 영역(R6) 상의 희생 보호막(130)의 두께(tc)는 희생 보호막(130)의 다른 부분들의 두께들(tb1, tb2, tb3)보다 두꺼울 수 있다.
도 11a 및 도 11b를 참조하면, 희생 게이트 구조체들(SGS) 양측의 활성 패턴들(AP)의 상부가 제거될 수 있다. 즉, 제2 영역들(R2)의 상부가 리세스 될 수 있다. 제2 영역들(R2)의 상부를 리세스하는 것은, 건식 식각 공정 및 습식 식각 공정을 적어도 1회 이상 반복 수행하는 것을 포함할 수 있다. 리세스 된 제2 영역들(R2)의 상면(U2)의 높이는 제1 영역(R1)의 상면(U1)보다 낮을 수 있다. 본 실시예에서, 리세스된 제2 영역들(R2)의 상면(U2)이 평탄면으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 리세스된 제2 영역들(R2)의 상면(U2)은 기판(100)을 향하여 아래로 오목한 곡면 형상을 가질 수 있다. 이 경우, 제2 영역들(R2)의 상면(U2)의 높이는 제2 영역들(R2)의 최하부의 높이를 의미할 수 있다.
제2 영역들(R2)의 상부가 리세스 되는 동안, 게이트 스페이서막(120)이 패터닝되어 희생 게이트 구조체들(SGS)의 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 더하여, 제4 및 제6 영역들(R4, R6) 상에 스페이서 보호 패턴들(120P1, 120P2)이 형성될 수 있다. 본 발명의 실시예들에 따르면, 제4 및 제6 영역들(R4, R6) 상의 희생 보호막(130)의 두께(ta, tc)가 다른 부분들의 두께들(tb1, tb2, tb3)보다 두껍게 형성됨에 따라, 제2 영역들(R2)의 상부가 리세스되는 동안 제4 및 제6 영역들(R4, R6) 상의 희생 보호막(130)은 그 아래의 게이트 스페이서막(120)을 보호할 수 있다. 이에 따라, 제2 영역들(R2)의 리세스가 완료된 후에도, 제4 및 제6 영역들(R4, R6) 상의 게이트 스페이서막(120)이 잔존되어 스페이서 보호 패턴들(120P1, 120P2)이 형성될 수 있다. 즉, 스페이서 보호 패턴들(120P1, 120P2)은 게이트 스페이서막(120)의 일부일 수 있다. 스페이서 보호 패턴들(120P1, 120P2)의 각각은 제1 스페이서 보호 패턴(122P) 및 제2 스페이서 보호 패턴(124P)을 포함할 수 있다. 제1 및 제2 스페이서 보호 패턴들(122P, 124P)은 각각 제1 게이트 스페이서막(122) 및 제2 게이트 스페이서막(124)과 동일한 물질을 포함할 수 있다. 스페이서 보호 패턴들(120P1, 120P2)은 인접한 희생 게이트 구조체들(SGS)의 측벽들 상의 게이트 스페이서들(GSP)과 연결될 수 있다. 한편, 도면에 도시된 바와 같이, 제2 영역들(R2)의 리세스를 위한 식각 공정 후, 희생 보호막(130)의 일부가 스페이서 보호 패턴들(120P1, 120P2) 상에 잔존될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
일 실시예에 따르면, 제4 영역들(R4) 상의 스페이서 보호 패턴들(120P1)은 제2 영역들(R2)의 상면(U2) 보다 위로 돌출된 돌출 부분을 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 스페이서 보호 패턴들(120P1)의 형상은, 제4 영역들(R4) 상의 희생 보호막(130)의 두께(ta) 및/또는 제2 영역들(R2)를 상부를 리세스하기 위한 식각 공정의 공정 조건에 따라 다양하게 구현될 수 있다. 다른 실시예에 따르면, 제2 영역들(R2)의 상부가 리세스 되는 동안, 게이트 스페이서막(120)의 또 다른 일부가 제2 영역들(R2)에 인접한 제5 영역들(R5) 상에 잔존되어 도 5a 및 도 5b를 참조하여 설명한 잔류 스페이서들(120R)이 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 세정 공정이 수행되어, 스페이서 보호 패턴들(120P1, 120P2) 상에 잔존하는 희생 보호막(130)이 제거될 수 있다.
이어서, 희생 게이트 구조체들(SGS) 양측의 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 즉, 활성 패턴들(AP)의 제2 영역들(R2) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(SD)의 각각은 그 아래의 활성 패턴(AP)을 씨드층으로 하여 성장된 에피택시얼 패턴일 수 있다. NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 그들 사이에 개재된 활성 핀들(AF)에 인장성 스트레인(tensile strain)을 유발할 수 있도록 형성될 수 있다. 예컨대, 일 예로, 기판(100)이 실리콘 기판인 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 Si층 또는 SiC층으로 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 한편, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 그들 사이에 개재된 활성 핀들(AF)에 압축성 스트레인(compressive strain)을 유발할 수 있도록 형성될 수 있다. 예컨대, 기판(100)이 실리콘 기판인 경우, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 SiGe층으로 형성될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 n형의 도전형을 가질 수 있고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 p형의 도전형을 가질 수 있다. 소스/드레인 영역들(SD)은 제1 영역(R1)의 상면 위로 융기될 수 있다.
일 실시예에 따르면, 각 활성 영역들(NR, PR)에서, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 접하여 연결되도록 형성될 수 있다. 이 경우, 소스/드레인 영역들(SD)의 일 측벽들(SW1) 아래에는 에어 갭들(AG)이 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도 6a 및 도 6b를 참조하여 설명한 봐와 같이, 각 활성 영역들(NR, PR)의 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 이격될 수 있다.
각 활성 영역들(NR, PR)의 소스/드레인 영역들(SD)의 일 측벽들(SW1)은 인접한 스페이서 보호 패턴(120P1)의 돌출 부분과 접하도록 형성될 수 있다. 그리고, 일 측벽들(SW1)에 대향하는 소스/드레인 영역들(SD)의 타 측벽들(SW2)은 옆으로 뾰족한 쐐기 형상을 가지도록 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 각 활성 영역들(NR, PR)의 소스/드레인 영역들(SD)의 형상은, 도 4a 및 도 4b, 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 스페이서 보호 패턴(120P1)의 형상 및 잔류 스페이서들(120R)의 존부에 따라 다양한 형태로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 기판(100) 상에 하부 층간 절연막(140)이 형성될 수 있다. 하부 층간 절연막(140)은 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮도록 형성될 수 있다. 하부 층간 절연막(140)은 실리콘 산화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 하부 층간 절연막(140)의 형성 전에, 기판(100) 상에 콘택 식각 정지막(미도시)이 콘포말하게 형성될 수 있다. 콘택 식각 정지막은 소자 분리 패턴(ST)의 제5 영역들(R5)의 상면을 덮으며, 소스/드레인 영역들(SD) 및 게이트 마스크 패턴(115) 상면 상으로 연장될 수 있다. 콘택 식각 정지막은 하부 층간 절연막(140)과 식각 선택성이 있은 물질로 형성될 수 있다. 일 예로, 콘택 식각 정지막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
하부 층간 절연막(140)의 형성 후, 게이트 마스크 패턴(115), 희생 게이트 패턴(110), 및 식각 정지 패턴(105)이 제거되어, 게이트 스페이서들(GSP) 사이에 갭 영역(140)이 형성될 수 있다. 갭 영역(140)은 활성 핀들(AF) 및 제3 영역들(R3)의 상면을 노출할 수 있다. 게이트 마스크 패턴(115)을 제거하는 공정 동안, 하부 층간 절연막(140) 및 게이트 스페이서들(GSP)의 일부가 식각될 수 있다. 갭 영역(150)은 희생 게이트 패턴(110) 및 식각 정지 패턴(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다. 갭 영역(140)의 형성 동안, 갭 영역(150)에 노출되는 게이트 스페이서(GSP)의 측벽들도 일부 식각될 수 있다. 일반적으로 갭 영역(150)의 형성 동안 게이트 스페이서(GSP)의 식각 손상이 심각한 경우, 돌출부들(110a) 상의 게이트 스페이서(GSP) 부분에는 미세 홀과 같은 누설 통로가 형성될 수 있다. 이에 따라, 후속 공정에서 갭 영역(150) 내에 형성되는 도전 물질이 누설 통로를 통해 외부로 유출될 수 있다. 그러나, 본 발명의 실시예들의 경우, 돌출부들(110a) 상의 게이트 스페이서(GSP)와 연결되는 스페이서 보호 패턴들(120P1, 120P2)을 형성함으로써, 갭 영역(150) 내의 도전 물질이 상술한 누설 통로를 통해 외부로 유출되는 것이 방지될 수 있다.
다시 도 2a 및 도 2b를 참조하면, 갭 영역(140)을 채우는 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 먼저, 기판(100) 상에 게이트 유전막이 형성되어, 갭 영역(140)의 일부를 채울 수 있다. 게이트 유전막은 활성 핀들(AF) 및 제3 영역들(R3)의 상면을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정 또는 회학 기상 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트막이 형성되어, 갭 영역(140)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물) 및 금속(일 예로, 알루미늄, 또는 텅스텐) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 게이트 유전막 및 게이트막을 평탄화하여 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 평탄화 공정에 의해 하부 층간 절연막(140) 및 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상으로 연장되어 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이에 개재될 수 있다.
게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스 공정 동안, 게이트 유전 패턴(GD)의 상부도 제거될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GD)이 제거된 공간에 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물을 포함할 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GP)은 게이트 구조체(GS)로 정의될 수 있다.
게이트 구조체(GS)를 포함하는 기판(100) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상부 층간 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(140)을 관통하여 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 제1 콘택 홀들을 형성하는 식각 공정에 의해, 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(140)을 관통하여 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 제1 콘택 홀들을 채우는 제1 콘택 플러그들, 및 제2 콘택 홀을 채우는 제2 콘택 플러그가 형성될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 배선들및 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판으로부터 돌출되고, 제1 방향으로 서로 이격되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극들 각각의 측벽들 상에 배치되는 제1 게이트 스페이서 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 전극들 사이의 상기 제1 및 제2 활성 패턴들 각각의 상에 배치되고, 상기 제1 방향으로 서로 인접하는 제1 소스/드레인 영역 및 제2 소스/드레인 영역; 및
    상기 제1 및 제2 활성 패턴들 사이 및 상기 제1 및 제2 게이트 전극들 사이의 상기 기판 상에 배치되는 스페이서 보호 패턴을 포함하되,
    상기 스페이서 보호 패턴은 상기 제1 및 제2 게이트 스페이서들과 공통으로 연결되고, 상기 제1 및 제2 소스/드레인 영역들과 공통으로 접촉하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 방향에 따른 일 단면의 관점에서,
    상기 제1 및 제2 게이트 스페이서들 및 이들에 공통으로 연결되는 상기 스페이서 보호 패턴은 'U'자 형상을 이루는 반도체 소자
  3. 제 1 항에 있어서,
    상기 스페이서 보호 패턴은 상기 제1 및 제2 소스/드레인 영역들의 측벽들 중 서로 마주하는 제1 측벽들과 접하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들의 상기 제1 측벽들은 서로 연결되고,
    상기 제1 측벽들은 연결부를 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 연결부 아래의 에어 갭을 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 활성 패턴들의 각각은:
    상기 제1 및 제2 게이트 전극들 아래의 제1 영역; 및
    상기 제1 및 제2 게이트 전극들 사이의 제2 영역을 포함하되,
    상기 제2 영역의 상면은 상기 제1 영역의 상면보다 낮은 반도체 소자.
  7. 제 6 항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 및 제2 활성 패턴들 각각의 측벽들의 일부를 덮는 소자 분리 패턴을 더 포함하고,
    상기 소자 분리 패턴은:
    상기 제1 및 제2 게이트 전극들 아래의 제3 영역;
    상기 제1 및 제2 게이트 전극들 사이의 제4 영역을 포함하되,
    상기 제4 영역의 상면은 상기 기판에 대하여 아래로 오목한 형상을 갖고,
    상기 스페이서 보호 패턴은 상기 제4 영역을 덮는 반도체 소자.
  8. 기판으로부터 돌출되며, 서로 평행한 제1 활성 패턴, 제2 활성 패턴 및 제3 활성 패턴, 상기 제1 및 제2 활성 패턴들은 제1 거리만큼 서로 이격되고, 상기 제3 활성 패턴은 상기 제2 활성 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되고;
    상기 제1 내지 제3 활성 패턴들을 가로지르는 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극들 각각의 측벽들 상에 배치되는 제1 게이트 스페이서 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 전극들 각각의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 제3 소스/드레인 영역; 및
    상기 제1 및 제2 활성 패턴들 사이에서 연장되는 제1 스페이서 보호 패턴을 포함하되,
    상기 제1 스페이서 보호 패턴은 상기 제1 및 제2 게이트 스페이서들과 공통적으로 연결되고,
    상기 제1 스페이서 보호 패턴은 상기 제1 및 제2 게이트 스페이서들과 동일한 물질을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 스페이서 보호 패턴은 상기 제1 및 제2 소스/드레인 영역들의 측벽들 중 서로 마주하는 제1 측벽들과 접하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들의 상기 제1 측벽들에 대향하는 상기 제1 및 제2 소스/드레인 영역들의 제2 측벽들 중 적어도 하나의 하부 상에 배치되는 잔류 스페이서를 더 포함하되,
    상기 잔류 스페이서는 상기 제1 및 제2 게이트 스페이서들과 동일한 물질을 포함하는 반도체 소자.
  11. 제 8 항에 있어서,
    상기 제1 내지 제3 활성 패턴들의 각각은:
    상기 제1 및 제2 게이트 전극들 아래의 제1 영역; 및
    상기 제1 및 제2 게이트 전극 사이의 제2 영역을 포함하되,
    상기 제2 영역의 상면은 상기 제1 영역의 상면보다 낮고,
    상기 제1 내지 제3 소스/드레인 영역들의 각각은 상기 제2 영역 상에 배치되는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 내지 제3 활성 패턴들 각각의 상부를 노출하는 소자 분리 패턴을 더 포함하고,
    상기 소자 분리 패턴은:
    상기 제1 및 제2 게이트 전극들 아래의 제3 영역;
    상기 제1 및 제2 게이트 전극들 사이 및 상기 제1 및 제2 활성 패턴들 사이의 제4 영역; 및
    상기 제1 및 제2 게이트 전극들 사이 및 상기 제2 및 제3 활성 패턴들 사이의 제5 영역을 포함하고,
    상기 제4 영역은 제1 바닥면을 갖는 제1 리세스 영역을 포함하고,
    상기 제5 영역은 제2 바닥면을 갖는 제2 리세스 영역을 포함하되,
    상기 제1 스페이서 보호 패턴은 상기 제4 영역 상에 배치되어 상기 제1 바닥면과 접하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제1 바닥면은 상기 제3 영역의 상면보다 낮고 상기 제2 바닥면보다 높은 반도체 소자.
  14. 제 8 항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 제1 도전형을 갖고,
    상기 제3 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 갖는 반도체 소자.
  15. 제 8 항에 있어서,
    상기 제2 게이트 전극으로부터 상기 제2 게이트 전극의 길이 방향으로 제3 거리만큼 이격되는 제3 게이트 전극;
    상기 제3 게이트 전극의 측벽들 상의 제3 게이트 스페이서; 및
    제2 및 제3 게이트 스페이서들 사이의 제2 스페이서 보호 패턴을 더 포함하되,
    상기 제2 스페이서 보호 패턴은 상기 제2 및 제3 게이트 스페이서들과 공통적으로 연결되는 반도체 소자.
  16. 기판;
    상기 기판 상의 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극들 각각의 측벽들 상의 제1 게이트 스페이서 및 제2 게이트 스페이서;
    상기 제1 및 제2 게이트 스페이서들과 연결되는 스페이서 보호 패턴;
    상기 제1 및 제2 게이트 스페이서들 사이의 소스/드레인 영역; 및
    상기 소스/드레인 영역과 상기 기판 사이의 보이드(void)를 포함하되,
    상기 제1 및 제2 게이트 전극들의 상기 측벽들 각각은 상부 및 하부를 갖고,
    상기 하부는 상기 스페이서 보호 패턴을 향해 연장되는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 및 제2 게이트 스페이서들 각각은 상부 및 하부를 갖고,
    상기 상부의 두께는 상기 제1 및 제2 게이트 스페이서들 사이의 중간 지점에서의 상기 스페이서 보호 패턴의 두께와 실질적으로 동일하고,
    상기 스페이서 보호 패턴은 상기 소스/드레인 영역과 접하는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 게이트 스페이서들 각각은 상부 및 하부를 갖고,
    상기 상부의 두께는 상기 제1 및 제2 게이트 스페이서들 사이의 중간 지점에서의 상기 스페이서 보호 패턴의 두께보다 크고,
    상기 스페이서 보호 패턴은 상기 소스/드레인 영역과 접하지 않는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 스페이서 보호 패턴은 상기 제1 및 제2 게이트 스페이서들과 동일한 물질을 포함하는 단일막 구조를 갖고,
    상기 스페이서 보호 패턴, 상기 제1 및 제2 게이트 스페이서들은 실리콘 질화막, 실리콘 산질화막 및 실리콘 산화탄화질화막 중 어느 하나를 포함하는 반도체 소자.
  20. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US9911804B1 (en) * 2016-08-22 2018-03-06 International Business Machines Corporation Vertical fin field effect transistor with air gap spacers
KR102588209B1 (ko) * 2016-11-22 2023-10-13 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
CN109300972A (zh) * 2017-07-24 2019-02-01 中芯国际集成电路制造（天津）有限公司 Finfet器件及其形成方法
KR102365108B1 (ko) * 2017-08-01 2022-02-18 삼성전자주식회사 집적회로 장치
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
US11069579B2 (en) * 2018-10-19 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10868130B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10868174B1 (en) 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with strained isolation features
KR20210042222A (ko) * 2019-10-08 2021-04-19 삼성전자주식회사 반도체 소자
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자
KR20230065445A (ko) * 2021-11-05 2023-05-12 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128786A1 (en) * 2003-11-25 2007-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture therefor
US20150001627A1 (en) 2013-06-28 2015-01-01 Globalfoundries Inc. Spacer chamfering for a replacement metal gate device
US20150034941A1 (en) 2013-07-31 2015-02-05 GlobalFoundries, Inc. Integrated circuits having finfet semiconductor devices and methods of fabricating the same to resist sub-fin current leakage

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167596B1 (ko) 1994-12-27 1999-03-30 구자홍 세정장치용 브러쉬마모 검사장치 및 그 검사방법
US7994020B2 (en) 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8629704B2 (en) 2009-04-13 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifters, integrated circuits, systems, and methods for operating the level shifters
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
DE102009039522B4 (de) * 2009-08-31 2015-08-13 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit vergrabener Ätzstoppschicht in Grabenisolationsstrukturen für eine bessere Oberflächenebenheit in dicht gepackten Halbleiterbauelementen
TWI422017B (zh) * 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8445345B2 (en) * 2011-09-08 2013-05-21 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
WO2013154842A1 (en) * 2012-04-11 2013-10-17 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for finfet scheme
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8815742B2 (en) 2012-12-12 2014-08-26 Globalfoundries Inc. Methods of forming bulk FinFET semiconductor devices by performing a liner recessing process to define fin heights and FinFET devices with such a recessed liner
US20140167162A1 (en) 2012-12-13 2014-06-19 International Business Machines Corporation Finfet with merge-free fins
KR102050779B1 (ko) 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9076681B2 (en) * 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9437497B2 (en) 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070128786A1 (en) * 2003-11-25 2007-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture therefor
US20150001627A1 (en) 2013-06-28 2015-01-01 Globalfoundries Inc. Spacer chamfering for a replacement metal gate device
US20150034941A1 (en) 2013-07-31 2015-02-05 GlobalFoundries, Inc. Integrated circuits having finfet semiconductor devices and methods of fabricating the same to resist sub-fin current leakage

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