KR20190143209A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 장치는 기판 상에 배치되는 복수의 활성 핀들, 상기 복수의 활성 핀들과 교차하며 연장되는 게이트 전극, 및 상기 게이트 전극의 양측에서, 상기 복수의 활성 핀들 상에 배치되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은, 각각의 상기 활성 핀들 상에 배치되며, 제1 농도의 게르마늄(Ge)을 포함하는 하부 에피택셜층들, 및 상기 하부 에피택셜층들 상에 배치되며, 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하는 상부 에피택셜층을 포함하고, 상기 하부 에피택셜층들은 볼록한 상면들을 가지며, 상기 활성 핀들 사이의 위치에서 서로 연결될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 핀펫(FinFET)을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 콘택 저항이 낮고, 콘택 저항의 변화 및 성능의 변화가 적은 반도체 장치를 제공할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 복수의 활성 핀들, 상기 복수의 활성 핀들과 교차하며 연장되는 게이트 전극, 및 상기 게이트 전극의 양측에서, 상기 복수의 활성 핀들 상에 배치되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은, 각각의 상기 활성 핀들 상에 배치되며, 제1 농도의 게르마늄(Ge)을 포함하는 하부 에피택셜층들, 및 상기 하부 에피택셜층들 상에 배치되며, 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하는 상부 에피택셜층을 포함하고, 상기 하부 에피택셜층들은 볼록한 상면들을 가지며, 상기 활성 핀들 사이의 위치에서 서로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 복수의 활성 핀들, 상기 복수의 활성 핀들과 교차하며 연장되는 게이트 전극, 및 상기 게이트 전극의 양측에서, 상기 복수의 활성 핀들 상에 배치되는 소스/드레인 영역을 포함한다. 상기 소스/드레인 영역은, 각각의 상기 활성 핀들 상에 배치되며, 제1 농도의 게르마늄(Ge)을 포함하는 제1 에피택셜층들, 상기 제1 에피택셜층들 상에 배치되며, 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하는 제2 에피택셜층들, 상기 제2 에피택셜층들 상에 배치되며, 상기 제2 농도보다 높은 제3 농도의 게르마늄(Ge)을 포함하는 제3 에피택셜층들, 및 상기 제3 에피택셜층들을 덮으며 상기 제3 농도보다 높은 제4 농도의 게르마늄(Ge)을 포함하는 제4 에피택셜층을 포함하고, 상기 제3 에피택셜층들은 볼록한 상면들을 가지며, 상기 활성 핀들 사이의 위치에서 서로 연결될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되는 복수의 활성 핀들, 상기 복수의 활성 핀들과 교차하며 연장되는 게이트 전극, 상기 게이트 전극의 양측에서 상기 복수의 활성 핀들 상에 배치되는 소스/드레인 영역, 및 상기 소스/드레인 영역 상에 배치되는 콘택 플러그를 포함한다. 상기 소스/드레인 영역은, 각각의 상기 활성 핀들 상에 배치되며, 제1 농도의 게르마늄(Ge)을 포함하는 제1 에피택셜층들, 상기 제1 에피택셜층들 상에 배치되며, 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하는 제2 에피택셜층들, 상기 제2 에피택셜층들 상에 배치되며, 상기 제2 농도보다 높은 제3 농도의 게르마늄(Ge)을 포함하는 제3 에피택셜층들 및 상기 제3 에피택셜층들을 덮으며 상기 제3 농도보다 높은 제4 농도의 게르마늄(Ge)을 포함하는 제4 에피택셜층을 포함하고, 상기 제3 에피택셜층들은 볼록한 상면들을 가지며, 상기 활성 핀들 사이의 위치에서 서로 연결되고, 상기 콘택 플러그는 상기 제4 에피택셜층과 접촉할 수 있다.
본 발명의 실시예들에 의하면, 콘택 저항이 낮고 성능이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 실시예들에 의하면, 콘택 저항의 변화 및 성능의 변화가 적은 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 장치를 도시하는 사시도이다.
도 2a 및 도 2b는 도 1의 반도체 장치를 각각 절단선 I-I' 및 II-II'를 따라서 절단한 단면도들이다.
도 3 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다.
도 7 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 17 및 도 18은 비교예에 따른 반도체 장치를 도시하는 사시도 및 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예에 따른 반도체 장치를 도시하는 사시도이다. 도 2a 및 도 2b는 도 1의 반도체 장치를 각각 절단선 I-I' 및 II-II'를 따라서 절단한 단면도들이다. 설명의 편의를 위하여, 도 1에서는 주요 구성요소만을 도시하였으며, 도 2a 및 도 2b의 층간 절연층(160)을 생략하고 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 기판(101), 활성 핀들(105), 소스/드레인 영역들(110), 게이트 구조물(140) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100)는, 소자 분리층들(107), 스페이서(150) 및 층간 절연층(160)을 더 포함할 수 있다.
본 실시예의 반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 전계효과트랜지스터인 핀펫(FinFET)일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 단결정 실리콘 웨이퍼, SOI(Silicon On Insulator) 기판 등으로 제공될 수도 있다.
소자 분리층들(107)은 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(107)은 절연 물질로 이루어질 수 있다. 소자 분리층들(107)은 예를 들어, 쉘로우 트랜치 아이솔레이션(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(107)에 의해 정의되며, 제1 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 핀(fin)의 구조를 가질 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다.
소스/드레인 영역들(110)은 게이트 구조물(140)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(110)은 게이트 구조물(140)의 양측에서, 기판(101) 상의 활성 핀들(105)이 일부 제거된 영역에 배치되는 임베디드 소스/드레인일 수 있다. 소스/드레인 영역들(110)은 반도체 장치(100)의 소스 영역 또는 드레인 영역으로 제공될 수 있다.
소스/드레인 영역들(110)은 두 개의 활성 핀들(105) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 다만, 연결되는 활성 핀들(105)의 개수는 도시된 것에 한정되지 않는다. 일 실시예에서, 소스/드레인 영역들(110)은 세 개의 활성 핀들(105) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다.
소스/드레인 영역들(110)은 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(110)이 실리콘 게르마늄(SiGe)을 포함하는 경우, 실리콘(Si)으로 이루어진 활성 핀(105)의 일 영역인 채널 영역에 압축 응력을 가하여 정공의 이동도(mobility)를 향상시킬 수 있다.
소스/드레인 영역들(110)은 여러 개의 에피택셜층들로 이루어질 수 있다. 소스/드레인 영역들(110)은 서로 다른 농도의 게르마늄(Ge)을 포함하는 제1 내지 제4 에피택셜층(111, 113, 115, 117)을 포함할 수 있다. 소스/드레인 영역들(110)은 제4 에피택셜층(117)을 덮는 캡핑층(119)을 더 포함할 수 있다.
제1 에피택셜층들(111)은 활성 핀들(105) 상에 각각 배치되고, 제2 에피택셜층들(113)은 제1 에피택셜층들(111) 상에 각각 배치될 수 있다. 제3 에피택셜층들(115)은 제2 에피택셜층들(113) 상에 배치되고 제3 에피택셜층들(115)은 볼록한 상면을 가질 수 있다. 제3 에피택셜층들(115)은 이웃하는 활성 핀들(105) 사이의 소자 분리층(107) 상에서 서로 연결될 수 있다. 제3 에피택셜층들(115)은 서로 연결되어 하나의 에피택셜 영역을 형성할 수 있다.
제4 에피택셜층(117)은 제3 에피택셜층(115) 상에 배치되고, 기판(101)의 상면에 대하여 경사진 측면들(117S)을 가질 수 있다. 제4 에피택셜층(117)의 측면들(117S)은 결정학적(crystallographic) 면에 해당할 수 있으며, 예를 들어, 제4 에피택셜층(117)이 실리콘 게르마늄(SiGe)으로 이루어진 경우, 제4 에피택셜층(117)의 측면들(117S)은 {111} 면일 수 있다. 측면들(117S) 사이에 위치하는 제4 에피택셜층(117)의 상면은 평탄한(평평한) 면일 수 있다.
이웃한 활성 핀들(105) 사이의 위치에 소스/드레인 영역들(110)과 소자 분리층(107) 사이에는 에어 갭(air gap)이 존재할 수 있다.
제1 내지 제4 에피택셜층(111, 113, 115, 117)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함할 수 있다.
예를 들어, 제1 에피택셜층(111)은 제1 농도의 게르마늄(Ge)을 포함하고, 제2 에피택셜층(113)은 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하며, 제3 에피택셜층(115)은 상기 제2 농도보다 높은 제3 농도의 게르마늄(Ge)을 포함할 수 있다. 제4 에피택셜층(117)은 상기 제3 농도보다 높은 제4 농도의 게르마늄(Ge)을 포함할 수 있다.
상기 제1 농도는 5 at% 내지 25 at%(atomic percentage)의 범위를 가질 수 있으며, 상기 제2 농도는 25 at% 내지 45 at%의 범위를 가질 수 있다. 그리고, 상기 제3 농도는 45 at% 내지 60 at%의 범위를 가질 수 있고, 상기 제4 농도는 60 at% 내지 90 at%의 범위를 가질 수 있다.
제1 내지 제4 에피택셜층(111, 113, 115, 117)은 서로 다른 농도의 도핑 원소(불순물)를 포함할 수도 있다. 예를 들어, 제1 에피택셜층 (111)은 제1 농도의 붕소(B)를 포함하고, 제2 에피택셜층 (113)은 상기 제1 농도보다 높은 제2 농도의 붕소(B)를 포함할 수 있다. 그리고, 제3 에피택셜층 (115)은 상기 제2 농도보다 높은 제3 농도의 붕소(B)를 포함할 수 있고, 제4 에피택셜층(117)은 상기 제3 농도보다 높은 제4 농도의 붕소(B)를 포함할 수 있다.
제1 내지 제3 에피택셜층 (112, 114, 116)은 게르마늄(Ge)의 농도가 상이하면서 동시에 도핑 원소의 농도가 상이하거나, 어느 하나만 상이할 수 있다.
캡핑층(119)은 제4 에피택셜층(117)의 외표면을 둘러싸도록 배치될 수 있으며, 캡핑층(119)은 후속 공정 중에 제4 에피택셜층(117)을 보호할 수 있다. 캡핑층(119)은 실리콘(Si)으로 이루어질 수 있다. 제4 에피택셜층(117)이 상대적으로 녹는점이 낮은 실리콘 게르마늄(SiGe)으로 이루어진 경우, 실리콘(Si)으로 캡핑층(119)을 형성함으로써, 후속 공정 중에 제4 에피택셜층(117)을 보호할 수 있다.
게이트 구조물(140)은 활성 핀들(105)과 교차하도록 배치되며, 게이트 절연층(142), 제1 게이트 전극(145) 및 제2 게이트 전극(147)을 포함할 수 있다. 게이트 구조물(140)은 활성 핀들(105)의 상부를 덮을 수 있다. 게이트 구조물(140)의 양 측면에 스페이서(150)가 배치될 수 있다.
게이트 절연층(142)은 활성 핀들(105)과 제1 게이트 전극(145)의 사이 및 스페이서(150)와 제1 게이트 전극(145) 사이에 배치될 수 있다. 게이트 절연층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 일 실시예에서, 게이트 절연층(142)은 제1 게이트 전극(145)의 하면에만 형성될 수도 있다.
제1 및 제2 게이트 전극(145, 147)은 순차적으로 게이트 절연층(142) 상에 배치될 수 있다. 제1 및 제2 게이트 전극(145, 147)은 서로 다른 물질로 이루어질 수 있다. 제1 게이트 전극(145)은 예를 들어, TiN, TaN, WN, WCN, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 제2 게이트 전극(147)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일 실시예에서, 게이트 전극은 하나의 층으로 이루어질 수도 있다.
스페이서(150)는 소스/드레인 영역들(110)과 제1 및 제2 게이트 전극(145, 147)을 절연시킬 수 있다. 스페이서(150)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율(low-k) 물질 또는 이들의 조합으로 이루어질 수 있다. 스페이서(150)는 단일 말 또는 다층막으로 이루어질 수도 있다. 예를 들어, 스페이서(150)는 실리콘 질화물 및 저유전율(low-k) 물질의 적층 구조를 가질 수 있다. 상기 저유전율(low-k) 물질은 실리콘 산화막(SiO2)보다 낮은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 저유전율(low-k) 물질은 SiCN, SiOC, SiON, SiOCN 등을 포함할 수 있다.
콘택 플러그들(180)은 소스/드레인 영역들(110) 상에 배치되며, 평면 상에서 세장형(elongated)의 형상을 가질 수 있다. 즉, 콘택 플러그들(180)은 게이트 구조물(140)의 연장 방향, 즉 x 방향을 따라 연장된 형상을 가질 수 있으며, 직사각형 또는 타원형 등의 형상을 가질 수 있다.
콘택 플러그들(180)은 제1 및 제2 층간 절연층(162, 164)을 관통하여 소스/드레인 영역들(110)과 연결될 수 있다. 콘택 플러그들(180)은 소스/드레인 영역(110)의 상면이 소정의 깊이로 식각된 부분에 배치되어 소스/드레인 영역(110)과 연결될 수 있다.
본 실시예에서, 콘택 플러그들(180)의 하단은 소스/드레인 영역들(110)의 제4 에피택셜층(117)과 접촉할 수 있다. 따라서, 콘택 플러그들(180)을 형성하기 위한 콘택 홀(OP)을 형성하는 공정(도 15 참조)에서 소스/드레인 영역(110)의 상면이 식각되는 깊이가 달라지더라도 콘택 저항의 변화가 적거나 없을 수 있다. 콘택 플러그들(180)의 하단의 위치가 변하더라도, 콘택 저항의 변화가 적거나 없을 수 있다. 그러나, 비교예로서 도 17 및 도 18의 반도체 장치(400)의 경우, 콘택 플러그들(180)이 소스/드레인 영역(410)의 제3 에피택셜층(415) 및 제4 에피택셜층(417)에 연결되므로, 콘택 플러그들(180)의 하단의 위치에 따라, 콘택 저항이 변할 수 있다.
본 실시예에서는 콘택 플러그들(180)이 제4 에피택셜층(117)과 연결되므로, 제4 에피택셜층(117)이 고농도의 게르마늄(Ge)을 포함하는 경우, 쇼트키(Schottky) 베리어 높이가 낮아져서 접촉 저항이 감소될 수 있다. 또한, 제4 에피택셜층(117)이 고농도의 붕소(B)를 포함하는 경우, 쇼트키 베리어 폭을 줄여주어 접촉 저항이 감소될 수 있다.
콘택 플러그들(180)은 실리사이드층(182)과 제1 및 제2 도전층(184, 186)을 포함할 수 있다. 실리사이드층(182)은 소스/드레인 영역(110)과 접촉되도록 배치될 수 있다. 실리사이드층(182)은 제1 도전층(184)의 일부가 소스/드레인 영역(110)에 의해 실리사이드화되어 형성된 층일 수 있으며, 실시예에 따라 생략될 수도 있다. 실리사이드층(182)은 예를 들어, 티타늄실리사이드일 수 있다. 제1 도전층(184)은 소스/드레인 영역들(110)의 상부 및 콘택 플러그들(180)의 측벽을 따라 형성될 수 있다. 제1 도전층(184)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN) 등 중의 적어도 하나의 금속 질화물을 포함할 수 있다. 제2 도전층(186)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브덴(Mo) 등과 같은 도전성 물질을 포함할 수 있다.
층간 절연층(160)은 제1 및 제2 층간 절연층(162, 164)을 포함할 수 있으며, 기판(101), 소스/드레인 영역들(110) 및 게이트 구조물(140)을 덮도록 배치될 수 있다. 제1 층간 절연층(162)의 높이는 게이트 구조물(140)의 높이와 실질적으로 동일할 수 있다. 다만, 제1 및 제2 층간 절연층(162, 164)은 공정 상에서 구별되는 층들로, 상대적인 높이 및 경계면의 위치는 도면에 도시된 것에 한정되지 않는다. 다른 실시예에서, 제1 및 제2 층간 절연층(162, 164)은 하나의 층으로 이루어질 수도 있다. 제1 및 제2 층간 절연층(162, 164)은 절연성 물질로 이루어질 수 있다. 예를 들어, 제1 층간 절연층(162)은 TOZ(tonen silazene)막이고, 제2 층간 절연층(164)은 TEOS(tetraethylortho silicate)막일 수 있다.
도 3 내지 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 사시도들이다. 도 3을 참조하면, 반도체 장치(100a)는 기판(101), 활성 핀들(105), 소스/드레인 영역들(110a), 게이트 구조물(140) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100a)는 소자 분리층들(107) 및 스페이서(150)를 더 포함할 수 있다.
소스/드레인 영역들(110a)은 제1 내지 제4 에피택셜층(111, 113, 115, 117a) 및 캡핑층(119)을 포함할 수 있다. 본 실시예의 반도체 장치(100a)는 도 1의 반도체 장치(100)와 달리, 경사진 측면들(117S) 사이에 위치한 제4 에피택셜층(117)의 상면은 아래로 오목한 형태를 가질 수 있다. 제4 에피택셜층(117)의 상면은 아래로 오목한 면일 수 있다.
도 4를 참조하면, 반도체 장치(100b)는 기판(101), 활성 핀들(105), 소스/드레인 영역들(110b), 게이트 구조물(140) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100b)는 소자 분리층들(107) 및 스페이서(150)를 더 포함할 수 있다.
소스/드레인 영역들(110b)은 제1 내지 제4 에피택셜층(111, 113, 115, 117b) 및 캡핑층(119)을 포함할 수 있다. 본 실시예의 반도체 장치(100b)는 도 1의 반도체 장치(100)와 달리, 경사진 측면들(117S) 사이에 위치한 제4 에피택셜층(117)의 상면은 홈을 가질 수 있다. 상기 홈의 측면들은 기판(101)의 상면에 대해 경사질 수 있다.
도 5를 참조하면, 반도체 장치(100c)는 기판(101), 활성 핀들(105), 소스/드레인 영역들(110c), 게이트 구조물(140) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100c)는 소자 분리층들(107) 및 스페이서(150)를 더 포함할 수 있다.
소스/드레인 영역들(110c)은 세 개의 활성 핀들(105) 상에서 연결되도록 배치될 수 있다. 소스/드레인 영역들(110c)은 제1 내지 제4 에피택셜층(111, 113, 115c, 117c) 및 캡핑층(119)을 포함할 수 있다.
세 개의 활성 핀들(105) 상에 형성된 제3 에피택셜층들(115c)이 서로 연결되어 하나의 제3 에피택셜층을 형성할 수 있다. 제4 에피택셜층(117c)은 제3 에피택셜층들(115c)을 덮으며, 경사진 측면들(117S)을 가질 수 있다. 제4 에피택셜층(117c)은 경사진 측면들(117S) 사이에 위치한 평탄한 상면을 가질 수 있다. 일 실시예에서, 제4 에피택셜층(117c)의 상면은 도 3과 유사하게 활성 핀들(105) 사이의 위치에서 아래로 오목한 형태의 굴곡을 가질 수 있다. 일 실시예에서, 제4 에피택셜층(117c)의 상면은 도 4와 유사하게 활성 핀들(105) 사이의 위치에서 홈들을 가질 수 있다.
도 6의 사시도를 참조하면, 반도체 장치(100d)는 기판(101), 활성 핀들(105), 소스/드레인 영역들(110c), 게이트 구조물(140) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(100d)는, 소자 분리층들(107) 및 스페이서(150)를 더 포함할 수 있다.
소스/드레인 영역들(110c)은 제1 내지 제4 에피택셜층(111, 113, 115c, 117c) 외에 제5 에피택셜층(114)을 더 포함할 수 있다. 제5 에피택셜층(114)은 제2 에피택셜층(113) 및 제3 에피택셜층(115) 사이에 배치될 수 있으며, 제2 에피택셜층(113) 및 제3 에피택셜층(115)과 다른 게르마늄(Ge) 농도를 가질 수 있다. 예를 들어, 제5 에피택셜층(114)은 제2 에피택셜층(113)의 제2 농도보다 크고 제3 에피택셜층(115)의 제3 농도보다 작은 제5 농도의 게르마늄(Ge)을 포함할 수 있다.
도 7 내지 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 15는 도 14의 절단선 III-III'을 따라서 절단한 단면을 도시한다.
도 7을 참조하면, 기판(101)을 패터닝하여 활성 핀들(105)을 형성할 수 있다. 그리고, 활성 핀들(105)의 하부를 덮는 소자 분리층(107)을 형성할 수 있다.
먼저, 기판(101) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 기판(101)을 이방성 식각하여 활성 핀들(105)을 정의하는 트렌치들을 형성할 수 있다. 상기 트렌치들은 높은 종횡비를 가지고, 하부로 갈수록 폭이 좁아질 수 있다. 이에 따라 활성 핀들(105)은 상부로 갈수록 좁아지는 형상을 가질 수 있다.
다음으로, 상기 트렌치들을 절연성 물질로 매립한 후 평탄화하는 공정이 수행될 수 있다. 평탄화 공정 중에 상기 마스크 패턴의 적어도 일부가 제거될 수 있다. 일 실시예에서, 상기 트렌치들 내에 상대적으로 얇은 라이너층을 먼저 형성한 후 상기 트렌치들을 매립할 수도 있다.
다음으로, 상기 트렌치들을 매립한 상기 절연성 물질을 일부 제거함으로써 활성 핀들(105)이 소자 분리층(107) 상으로 돌출되도록 할 수 있다. 이에 의해, 활성 핀들(105)이 소정 높이(H5)만큼 돌출될 수 있으며, 돌출되는 높이(H5)는 다양하게 변화될 수 있다.
도 8을 참조하면, 활성 핀들(105)과 교차하여 연장되는 더미 게이트 절연층(132), 더미 게이트 전극(135) 및 스페이서(150)를 형성할 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 예를 들어, 마스크 패턴층(136)을 이용하여 식각 공정을 수행함으로써 형성할 수 있다.
더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 게이트 절연층(142) 및 제1 및 제2 게이트 전극(145, 147)(도 1 참조)이 형성될 영역에 형성되며, 후속 공정 중에 제거될 수 있다. 예를 들어, 더미 게이트 절연층(132)은 실리콘 산화물을 포함할 수 있으며, 더미 게이트 전극(135)은 폴리 실리콘을 포함할 수 있다.
스페이서(150)는 더미 게이트 절연층(132), 더미 게이트 전극(135) 및 마스크 패턴층(136)의 상부에 균일한 두께의 막을 형성한 후 이를 이방성 식각하여 형성할 수 있다. 스페이서(150)는 복수의 막을 적층한 구조를 가질 수도 있다.
도 9를 참조하면, 스페이서(150)의 양측에서 활성 핀(105)을 선택적으로 제거할 수 있다.
스페이서(150)의 양측에서 활성 핀들(105)의 일부를 제거함으로써 리세스들이 형성될 수 있다. 상기 리세스들은 별도의 마스크층을 형성하거나, 마스크 패턴층(136) 및 스페이서(150)를 마스크로 이용하여 활성 핀들(105)의 일부를 식각함으로써 형성할 수 있다. 상기 리세스들은 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 선택적으로, 상기 리세스들의 형성 후, 별도의 공정을 통해 활성 핀(105)의 표면을 큐어링하는 공정이 수행될 수도 있다. 본 실시예에서, 식각된 활성 핀(105)의 상면은 소자 분리층(107)의 상면과 동일한 레벨일 수 있다. 일 실시예에서, 식각된 활성 핀(105)의 상면은 소자 분리층(107)의 상면보다 높거나 낮을 수 있다.
상기 리세스의 형성 전 또는 형성 후에, 더미 게이트 전극(135) 양측의 활성 핀(105)에 불순물을 주입하는 공정이 수행될 수 있다.
이하에서, 도 10 및 도 11을 참조하여 설명하는 소스/드레인 영역(110)의 형성 공정은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다.
도 10을 참조하면, 스페이서(150) 양측의 식각된 활성 핀들(105) 상에 소스/드레인 영역(110)의 제1 내지 제3 에피택셜층(111, 113, 115)을 순차적으로 형성할 수 있다.
활성 핀들(105)과의 격자 상수 차이에 의한 결함 발생을 감소시키기 위한 버퍼층으로서, 상대적으로 낮은 제1 농도의 게르마늄(Ge)을 포함하는 제1 에피택셜층들(111)을 형성할 수 있다. 제1 에피택셜층들(111) 상에 제2 농도의 게르마늄(Ge)을 포함하는 제2 에피택셜층들(113)을 형성할 수 있다. 제2 에피택셜층들(113) 상에 제3 농도의 게르마늄(Ge)을 포함하는 제3 에피택셜층들(115)을 형성할 수 있다. 제3 에피택셜층들(115)은 성장되면서 서로 연결되어 하나의 에피택셜층을 형성할 수 있다.
소스/드레인 영역(110)의 성장 중에 붕소(B)와 같은 불순물이 인-시추(in-situ)로 도핑될 수 있다.
도 11을 참조하면, 소스/드레인 영역(110)의 제3 에피택셜층(115) 상에 제4 농도의 게르마늄(Ge)을 포함하는 제4 에피택셜층(117)을 형성할 수 있다.
제4 에피택셜층(117)의 측면들(117S)은 기판(101)의 상면에 대하여 경사질 수 있다. 제4 에피택셜층(117)은 제3 에피택셜층(115)의 상기 제3 농도보다 높은 제4 농도의 게르마늄(Ge)을 포함할 수 있다. 또한, 제4 에피택셜층(117)은 제3 에피택셜층(115)보다 높은 농도의 붕소(B)와 같은 도핑 원소를 포함할 수 있으나, 이에 한정되지는 않는다.
본 단계에 의해, 제1 내지 제4 에피택셜층(111, 113, 115, 117) 및 캡핑층(119)을 포함하는 소스/드레인 영역(110)이 형성될 수 있다.
도 12를 참조하면, 소스/드레인 영역(110) 상에 제1 층간 절연층(162)을 형성할 수 있다.
제1 층간 절연층(162)은 절연성 물질로 마스크 패턴층(136), 스페이서(150) 및 소스/드레인 영역(110)을 덮는 층을 형성한 후, 평탄화 공정을 통해 더미 게이트 전극(135)의 상면이 노출되도록 함으로써 형성될 수 있다. 따라서, 본 단계에서 마스크 패턴층(136)이 제거될 수 있다.
제1 층간 절연층(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
다음으로, 더미 게이트 절연층(132) 및 더미 게이트 전극(135)을 제거할 수 있다. 더미 게이트 절연층(132) 및 더미 게이트 전극(135)은 소자 분리층(107) 및 활성 핀들(105)에 대하여 선택적으로 제거되어, 소자 분리층(107) 및 활성 핀들(105)을 노출시키는 개구부(E)가 형성될 수 있다. 더미 게이트 절연층(132) 및 더미 게이트 전극(135)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 13을 참조하면, 개구부(E) 내에 게이트 절연층(142) 및 제1 및 제2 게이트 전극(145, 147)을 형성하여 게이트 구조물(140)을 형성할 수 있다.
게이트 절연층(142)은 개구부(E)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연층(142)은 실리콘 산화물, 실리콘 질화물 실리콘 산질화물 또는 고유전율(high-k) 물질을 포함할 수 있다.
제1 및 제2 게이트 전극(145, 147)은 금속, 금속 질화물 또는 반도체 물질을 포함할 수 있다.
도 14 및 도 15를 참조하면, 층간 절연층(162, 164)을 패터닝하여 콘택 홀(OP)을 형성할 수 있다.
제2 층간 절연층(164)을 먼저 형성할 수 있다. 그 다음, 포토레지스트 패턴과 같은 별도의 마스크층을 이용하여, 콘택 플러그(180)(도 1 참조)가 형성될 영역에서 제1 및 제2 층간 절연층들(162, 164)을 제거함으로써, 콘택 홀(OP)을 형성할 수 있다. 제1 및 제2 층간 절연층들(162, 164)의 제거 시, 소스/드레인 영역(110)의 일부 함께 제거될 수 있다. 따라서, 콘택 홀(OP)을 통해 소스/드레인 영역(110)의 일부가 노출될 수 있다.
도 16을 참조하면, 콘택 홀(OP) 내에 도전성 물질을 매립하여 콘택 플러그들(180)을 형성할 수 있다.
제1 및 제2 도전층(184, 186)이 순차적으로 증착되어 콘택 홀(OP)이 매립될 수 있다. 소스/드레인 영역(110)과의 계면에 형성되는 실리사이드층(182)(도 2a 참조)은 본 단계 또는 후속의 단계에서, 제1 도전층(184)의 물질과 소스/드레인 영역(110)의 물질이 반응하여 형성될 수 있다.
도 17 및 도 18은 비교예에 따른 반도체 장치를 도시하는 사시도 및 단면도이다. 도 18은 도 17의 절단선 IV-IV'를 따른 단면을 도시한다.
도 17 및 도 18을 참조하면, 반도체 장치(400)는 기판(101), 활성 핀들(105), 소스/드레인 영역들(410), 게이트 구조물(140) 및 콘택 플러그들(180)을 포함할 수 있다. 반도체 장치(400)는, 소자 분리층들(107) 및 스페이서(150)를 더 포함할 수 있다.
소스/드레인 영역들(410)은 두 개의 활성 핀들(105) 상에서 연결되도록 배치될 수 있다. 또한, 소스/드레인 영역들(410)은 제1 내지 제4 에피택셜층(411, 413, 415, 417)을 포함할 수 있다.
제1 에피택셜층들(411)은 활성 핀들(105) 상에 배치되고, 제2 에피택셜층들(413)은 제1 에피택셜층들(411) 상에 배치될 수 있다. 제3 에피택셜층들(415)은 제2 에피택셜층들(413)으로부터 성장되고, 활성 핀들(105) 상에서 서로 연결될 수 있다. 제3 에피택셜층들(415)은 기판(101)의 상면에 대하여 경사진 표면들(415S)을 가질 수 있다. 제3 에피택셜층들(415)의 표면들(415S)은 결정학 면에 해당할 수 있으며, 예를 들어, 제3 에피택셜층들(415)이 실리콘 게르마늄(SiGe)으로 이루어진 경우, 제3 에피택셜층들(415)의 표면들(415S)은 {111} 면일 수 있다.
제4 에피택셜층(417)은 제3 에피택셜층들(415)의 연결 영역 상에 배치될 수 있다. 제4 에피택셜층(417)은 인접하는 제3 에피택셜층들(415) 사이에서 서로 'V'자 형상으로 마주하는 제3 에피택셜층들(415)의 경사진 표면(415S) 상에 배치될 수 있다.
제1 내지 제4 에피택셜층(411, 413, 415, 417)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함할 수 있다.
예를 들어, 제1 에피택셜층(411)은 제1 농도의 게르마늄(Ge)을 포함하고, 제2 에피택셜층(413)은 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하며, 제3 에피택셜층(415)은 상기 제2 농도보다 높은 제3 농도의 게르마늄(Ge)을 포함할 수 있다. 제4 에피택셜층(417)은 상기 제3 농도보다 높은 제4 농도의 게르마늄(Ge)을 포함할 수 있다.
콘택 플러그들(180)의 하단은 서로 다른 게르마늄(Ge) 농도 및 붕소(B) 농도를 가지는 제3 에피택셜층들(415) 및 제4 에피택셜층(417)에 동시에 연결될 수 있다. 콘택 홀 형성 시에 식각 깊이가 달라짐에 따라 콘택 플러그들(180)의 하단이 접촉하는 제3 에피택셜층(415) 및 제4 에피택셜층(417)의 비율이 달라지기 때문에, 콘택 저항의 변화가 생긴다. 콘택 홀 형성 시에 식각 깊이가 깊어지면 콘택 저항이 증가하고, 식각 깊이가 얕아지면 콘택 저항이 감소할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c, 100d: 반도체 장치
101: 기판 105: 활성 핀
107: 소자 분리층 110: 소스/드레인 영역
111: 제1 에피택셜층 113: 제2 에피택셜층
115: 제3 에피택셜층 117: 제4 에피택셜층
119: 캡핑층 132: 더미 게이트 절연층
135: 더미 게이트 전극 140: 게이트 구조물
142: 게이트 절연층 145: 제1 게이트 전극
147: 제2 게이트 전극 150: 스페이서
160: 층간 절연층 162: 제1 층간 절연층
164: 제2 층간 절연층 180: 콘택 플러그
182: 실리사이드층 184: 제1 도전층
186: 제2 도전층

Claims (10)

  1. 기판 상에 배치되는 복수의 활성 핀들;
    상기 복수의 활성 핀들과 교차하며 연장되는 게이트 전극; 및
    상기 게이트 전극의 양측에서, 상기 복수의 활성 핀들 상에 배치되는 소스/드레인 영역을 포함하고,
    상기 소스/드레인 영역은,
    각각의 상기 활성 핀들 상에 배치되며, 제1 농도의 게르마늄(Ge)을 포함하는 하부 에피택셜층들; 및
    상기 하부 에피택셜층들 상에 배치되며, 상기 제1 농도보다 높은 제2 농도의 게르마늄(Ge)을 포함하는 상부 에피택셜층을 포함하고,
    상기 하부 에피택셜층들은 볼록한 상면들을 가지며, 상기 활성 핀들 사이의 위치에서 서로 연결되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 에피택셜층은 서로 연결된 상기 하부 에피택셜층들을 덮으며, 상기 기판의 상면에 대하여 경사진 측면들을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 상부 에피택셜층은 상기 경사진 측면들 사이의 평평한 상면을 가지는 반도체 장치.
  4. 제2 항에 있어서,
    상기 상부 에피택셜층은 상기 경사진 측면들 사이의 오목한 상면을 가지는 반도체 장치.
  5. 제2 항에 있어서,
    상기 상부 에피택셜층은 상기 경사진 측면들 사이에 홈을 가지고, 상기 상부 에피택셜층은 뾰족한 돌출부를 가지는 반도체 장치.
  6. 제1 항에 있어서,
    상기 소스/드레인 영역은 실리콘 및 게르마늄을 포함하고,
    상기 제1 농도는 45 at% 내지 60 at% 범위이고,
    상기 제2 농도는 60 at% 내지 90 at % 범위인 반도체 장치.
  7. 제1 항에 있어서,
    상기 소스/드레인 영역 상에 배치되며, 상기 상부 에피택셜층과 접촉하는 콘택 플러그를 더 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 콘택 플러그는 상기 소스/드레인 영역과의 계면에 배치되는 실리사이드층을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 활성 핀들은 상기 게이트 전극의 양측에 리세스된 영역을 갖고,
    상기 소스/드레인 영역은 상기 리세스된 영역에 배치되는 반도체 장치.
  10. 제1 항에 있어서,
    상기 상부 에피택셜층은 상기 하부 에피택셜층들보다 높은 농도의 도펀트를 포함하는 반도체 장치.

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