KR20240033851A - 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자 - Google Patents

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KR20240033851A
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Abstract

예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성 영역들; 상기 활성 영역들을 정의하는 아이솔레이션 영역; 상기 아이솔레이션 영역 상에 배치되고, 상기 활성 영역들과 교차하여 제2 수평 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물을 관통하고, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의, 상기 아이솔레이션 영역 상에 배치되는 분리 구조물들을 포함하되, 상기 분리 구조물들은 상기 아이솔레이션 영역 내로 연장되는 제1 분리 구조물 및, 상기 제1 분리 구조물 상에 배치되고 상기 제1 분리 구조물의 적어도 일부를 관통하는 제2 분리 구조물을 포함하고, 상기 제2 분리 구조물의 상기 제2 수평 방향을 따른 하부 영역의 폭은 상기 제1 분리 구조물의 상기 제2 수평 방향을 따른 상부 영역의 폭 보다 작을 수 있다.

Description

게이트 구조물 및 분리 구조물을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING GATE STRUCTURE AND SEPARATION STRUCTURE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트 구조물 및 분리 구조물을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 이와 같은 집적도 향상을 위해 반도체 소자의 스케일링 다운이 진행되고 있다. 반도체 소자의 집적화에 따라, 반도체 소자의 게이트는 점점 축소되고 있으며, 게이트들 사이의 간격이 점점 줄어들고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 구조물들을 전기적으로 분리할 수 있는 분리 구조물을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 게이트 구조물들을 전기적으로 분리할 수 있는 분리 구조물을 포함하는 반도체 소자의 형성 방법을 제공하는데 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성 영역들; 상기 활성 영역들을 정의하는 아이솔레이션 영역; 상기 아이솔레이션 영역 상에 배치되고, 상기 활성 영역들과 교차하여 제2 수평 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물을 관통하고, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의, 상기 아이솔레이션 영역 상에 배치되는 분리 구조물들을 포함하되, 상기 분리 구조물들은 상기 아이솔레이션 영역 내로 연장되는 제1 분리 구조물 및, 상기 제1 분리 구조물 상에 배치되고 상기 제1 분리 구조물의 적어도 일부를 관통하는 제2 분리 구조물을 포함하고, 상기 제2 분리 구조물의 상기 제2 수평 방향을 따른 하부 영역의 폭은 상기 제1 분리 구조물의 상기 제2 수평 방향을 따른 상부 영역의 폭 보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역; 상기 제1 활성 영역과 교차하며 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되고, 상기 아이솔레이션 영역 상에서 제1 끝 부분을 갖는 제1 게이트 구조물; 상기 제2 활성 영역과 교차하며 상기 제2 수평 방향으로 연장되고, 상기 아이솔레이션 영역 상에서 상기 제1 게이트 구조물의 상기 제1 끝 부분과 마주보는 제2 끝 부분을 갖는 제2 게이트 구조물; 상기 아이솔레이션 영역의 적어도 일부를 관통하는 제1 분리 구조물; 및 상기 제1 게이트 구조물의 상기 제1 끝 부분과 상기 제2 게이트 구조물의 상기 제2 끝 부분 사이에 배치되고, 상기 제1 분리 구조물과 접촉하는 제2 분리 구조물을 포함하되, 상기 제1 게이트 구조물은 제1 게이트 유전층 및 상기 제1 게이트 유전층 상의 제1 게이트 전극을 포함하고, 상기 제2 게이트 구조물은 제2 게이트 유전층 및 제2 게이트 유전층 상의 제2 게이트 전극을 포함하고, 상기 제1 분리 구조물의 상기 제2 수평 방향을 따른 최대 폭은 상기 제2 분리 구조물의 상기 제2 수평 방향을 따른 최소 폭보다 크고, 상기 제1 분리 구조물은 상기 제1 및 제2 게이트 전극들과 이격되고, 상기 제2 분리 구조물은 상기 제1 및 제2 게이트 전극들과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역; 상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역; 상기 아이솔레이션 영역의 적어도 일부를 관통하는 제1 분리 구조물; 상기 제1 활성 영역 상에서, 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격된 제1 채널층들; 상기 제2 활성 영역 상에서, 상기 수직 방향으로 서로 이격된 제2 채널층들; 상기 제1 활성 영역 및 상기 제1 채널층들과 교차하며 상기 제1 채널층들을 각각 둘러싸고, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되고, 상기 제1 분리 구조물의 상부면 상에서 제1 끝 부분을 갖는 제1 게이트 구조물; 상기 제2 활성 영역 및 상기 제2 채널층들과 교차하며 상기 제2 채널층들을 각각 둘러싸고, 상기 제2 수평 방향으로 연장되고, 상기 제1 분리 구조물의 상부면 상에서 제2 끝 부분을 갖는 제2 게이트 구조물; 및 상기 제1 게이트 구조물은 제1 게이트 유전층 및 상기 제1 게이트 유전층 상의 제1 게이트 전극을 포함하고, 상기 제2 게이트 구조물은 제2 게이트 유전층 및 제2 게이트 유전층 상의 제2 게이트 전극을 포함할 수 있다.
실시 예들에 따르면, 게이트 구조물들 및 상기 게이트 구조물들의 끝 부분들 사이의 분리 구조물들을 포함하는 반도체 소자를 제공할 수 있다. 상기 분리 구조물들은 상기 게이트 구조물들 사이에 배치되며 상기 게이트 구조물들 및 아이솔레이션 영역 내로 연장되고, 제1 분리 구조물 및 제2 분리 구조물을 포함할 수 있다. 이와 같은 상기 제1 분리 구조물 상에 상기 제2 분리 구조물을 배치함으로써, 제2 분리 구조물의 종횡비를 감소시켜 공정 난이도를 개선시킬 수 있다.
실시 예들에 따르면, 이와 같은 분리 구조물 및 게이트 구조물을 포함하는 반도체 소자의 전기적 특성을 개선할 수 있다. 이와 같은 분리 구조물 및 게이트 구조물을 제공함으로써, 보다 고집적화된 반도체 소자를 제공할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 2d는 예시적인 실시예들에 따른 반도체 소자의 일부를 도시하는 부분 확대도이다.
도 2e는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 일부를 도시하는 부분 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 9a 내지 도 13c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다. 도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 2d는 예시적인 실시예들에 따른 반도체 소자의 일부를 도시하는 부분 확대도이다. 도 2e는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 2a 내지 도 2c는 각각 도 1의 반도체 소자를 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따라서 절단한 단면들을 도시한다. 도 2d는 도 2c에서 'A' 영역을 확대하여 도시하는 부분 확대도이다. 도 2e는 도 1의 반도체 소자를 절단선 Ⅳ-Ⅳ'를 따라서 절단한 단면을 도시한다. 도시설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1 내지 도 2e를 참조하면, 반도체 소자(100)는, 기판(101), 기판(101) 상의 활성 영역들(105), 활성 영역들(105)을 서로 분리하는 아이솔레이션 영역 (107), 활성 영역들(105) 상에 배치되는 채널층들(140), 채널층들(140)과 접촉되는 소스/드레인 영역들(150), 활성 영역들(105)과 교차하여 연장되는 게이트 구조물들(160), 콘택 플러그들(171), 분리 구조물들(170, 180) 및 층간 절연층(190)을 포함할 수 있다. 아이솔레이션 영역(107)은 활성 영역들(105)을 정의할 수 있다. 게이트 구조물들(160)은 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
예시적인 실시예에서, 채널층들(140)은 활성 영역들(105) 상에서 서로 수직하게 이격되어 배치될 수 있다. 이에 따르면, 활성 영역들(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역들(105)과 최하부 채널층(140)의 사이, 채널층들(140)의 사이, 및 최상부 채널층(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 채널층들(140), 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 영역들(105)은 기판(101)의 상면과 평행한 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 서로 y 방향으로 이격되어 평행하게 배치될 수 있다. 활성 영역들(105)은 기판(101)의 상부면으로부터 수직한 z 방향으로 돌출될 수 있다. 활성 영역들(105)의 상단부는 아이솔레이션 영역(107)의 상단부로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 기판(101) 상의 활성 영역들(105)이 일부 리세스되며, 리세스된 활성 영역들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예에서, 활성 영역들(105)은 서로 인접한 제1 활성 영역(105a) 및 제2 활성 영역(105b)을 포함할 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 각각 x 방향으로 연장되는 라인 모양 또는 바 모양을 가질 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 이격되어 평행하게 연장될 수 있으나, 이에 한정되는 것은 아니다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 다른 도전형을 가질 수 있다. 제1 활성 영역(105a)이 제1 도전형을 갖는 경우에, 제2 활성 영역(105b)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 제1 도전형은 P형의 도전형일 수 있고, 상기 제2 도전형은 N형의 도전형일 수 있다.
아이솔레이션 영역(107)은 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 아이솔레이션 영역(107)은 활성 영역들(105) 사이에 배치될 수 있다. 구체적으로 아이솔레이션 영역(107)은 제1 활성 영역(105a) 및 제2 활성 영역(105b) 사이에 배치될 수 있다. 아이솔레이션 영역(107)은 활성 영역들(105)의 상단부 보다 낮은 레벨의 상단부를 가질 수 있다. 이에 따라, 아이솔레이션 영역(107)은 활성 영역들(105)의 상부를 일부 노출시킬 수 있다. 예시적인 실시예에서, 아이솔레이션 영역(107)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있으나 이에 한정되는 것은 아니다. 아이솔레이션 영역(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 아이솔레이션 영역(107)은 절연 물질로 이루어질 수 있다. 아이솔레이션 영역(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
예시적인 실시예에서, 아이솔레이션 영역(107)은 제1 및 제2 활성 영역들(105a, 105b)에 의해 이격되는 제1 내지 제3 아이솔레이션 영역들(107a, 107b, 107c)을 포함할 수 있다. 제1 활성 영역(105a)은 제1 및 제2 아이솔레이션 영역들(107a, 107b) 사이에서 z 방향으로 돌출된 상단부를 갖고, 제2 활성 영역(105b)은 제2 및 제3 아이솔레이션 영역들(107b, 107c) 사이에서 z 방향으로 돌출된 상단부를 가질 수 있다.
채널층들(140)은 활성 영역들(105) 상에서 기판(101)과 수직한 z 방향으로 서로 이격되어 배치될 수 있다. 채널층들(140)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역들(105)의 상면과는 이격될 수 있다. 채널층들(140)은 제1 활성 영역(105a) 상에서, 기판(101)의 상부면과 수직한 수직 방향(z)으로 서로 이격된 제1 채널층들(140) 및 상기 제2 활성 영역(105b) 상에서, 상기 수직 방향(z)으로 서로 이격된 제2 채널층들(140)을 포함할 수 있다. 채널층들(140)은 y 방향에서 활성 영역들(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(140)은 x 방향에서 게이트 구조물들(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. 채널층들(140)은 4개의 채널층을 포함하는 것으로 도시되어 있으나, 채널층들의 개수는 이에 한정되지 않고 다양하게 변경될 수 있다. 채널층들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(140)은 각각 서로 동일한 물질을 포함할 수 있으나, 실시예에 따라 서로 다른 물질을 포함할 수도 있다.
소스/드레인 영역들(150)은 채널층들(140)의 적어도 일측에서, 활성 영역들(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은, 채널층들(140) 각각의 측면 및 소스/드레인 영역들(150)의 하단에서 활성 영역들(105)의 상면을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)은 채널층들(140)과 접촉할 수 있다. 소스/드레인 영역들(150)은 활성 영역들(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다.
소스/드레인 영역들(150)의 상면들은 채널층들(140) 상의 게이트 구조물들(160)의 하면들과 동일하거나 유사한 레벨에 위치할 수 있으나, 소스/드레인 영역들(150)의 상면들의 레벨은 실시예들에서 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 Y 방향을 따른 단면에서, 도 2e에 도시된 것과 같이 다각형 형상을 가질 수 있으나, 이에 한정되지 않고 타원형 등의 형상을 가질 수 있다.
예시적인 실시예에서, 소스/드레인 영역들(150)은 제1 활성 영역(105a) 상에 배치되는 제1 소스/드레인 영역(150a) 및 제2 활성 영역(105b) 상에 배치되는 제2 소스/드레인 영역(150b)을 포함할 수 있다. 제1 및 제2 소스/드레인 영역들(105a, 105b)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역(150a)은 상기 제2 도전형을 가질 수 있고, 제2 소스/드레인 영역(150b)은 상기 제1 도전형을 가질 수 있다. 즉, 제1 소스/드레인 영역(150a)과 제1 활성 영역(105a)은 다른 도전형을 가질 수 있다.
게이트 구조물들(160)은 활성 영역들(105) 및 채널층들(140)의 상부에서 활성 영역들(105) 및 채널층들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(160)과 교차되는 활성 영역들(105) 및/또는 채널층들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다.
게이트 구조물들(160) 각각은 게이트 유전층(162), 게이트 전극(165), 게이트 스페이서(164), 및 게이트 캡핑층(166)을 포함할 수 있다. 채널층들(140)의 사이에서 게이트 구조물들(160) 각각은 상면 및 하면이 상기 복수의 채널층들과 접할 수 있다.
게이트 구조물들(160)은 제1 게이트 구조물(160a) 및 제2 게이트 구조물(160b)을 포함할 수 있다.
제1 게이트 구조물(160a)은 제1 활성 영역(105a)과 교차하며 제1 수평 방향(x)과 수직한 제2 수평 방향(y)으로 연장되고, 제2 아이솔레이션 영역(107b) 상에서 제1 끝 부분(160e1)을 가질 수 있다. 제1 게이트 구조물(160a)은 제1 활성 영역(105a) 및 채널층들(140)과 교차하며 상기 채널층들(140)을 각각 둘러싸고, 제1 수평 방향(x)과 수직한 제2 수평 방향(y)으로 연장되고, 제1 분리 구조물(170)의 상부면 상에서 제1 끝 부분(160e1)을 가질 수 있다.
제2 게이트 구조물(160b)은 제2 활성 영역(105b)과 교차하며 제2 수평 방향(y)으로 연장되고, 제2 아이솔레이션 영역(107b) 상에서 제1 게이트 구조물(160a)의 제1 끝 부분(160e1)과 마주보는 제2 끝 부분(160e2)을 가질 수 있다. 제2 게이트 구조물(160b)은 제2 활성 영역(105b) 및 채널층들(140)과 교차하며 채널층들(140)을 각각 둘러싸고, 제2 수평 방향(y)으로 연장되고, 제1 분리 구조물(170)의 상부면 상에서 제2 끝 부분(160e2)을 가질 수 있다.
게이트 유전층(162)은 활성 영역들(105) 각각과 게이트 전극(165)의 사이 및 채널층들(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constanct)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다중층으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역들(105)의 상에서 채널층들(140)의 사이를 채우며 채널층들(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 채널층들(140)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(165)은 반도체 소자(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다. 게이트 전극(165)은 트랜지스터 영역들에 따라, 서로 다른 물질을 포함할 수 있다.
게이트 스페이서(164)는 게이트 전극(165)의 양 측벽 상에 배치되고, 기판(101)의 상면에 수직한 z 방향으로 연장될 수 있다. 게이트 스페이서(164)는 상부의 폭이 하부의 폭보다 작은 부분을 포함할 수 있다. 다만, 실시예에 따라 게이트 스페이서(164)의 형태는 다양하게 변경될 수 있다. 게이트 스페이서(164)는 소스/드레인 영역들(150)과 게이트 전극(165)을 절연시킬 수 있다. 게이트 스페이서(164)는 실시예들에 따라 다중층으로 이루어질 수 있다. 게이트 스페이서(164)는 산화물, 질화물 및 산질화물로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165) 상에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)을 형성한 이후의 후속 공정에서 게이트 전극(165)을 식각으로부터 보호하기 위한 구조물일 수 있으나, 게이트 캡핑층(166)의 역할은 이에 한정되지 않는다. 게이트 캡핑층(166)은 게이트 전극(165) 및 게이트 스페이서(164)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서(164)에 의해 하면의 적어도 일부가 둘러싸일 수 있다. 예시적인 실시예에서, 게이트 캡핑층(166)은 기판(101)을 향하여 볼록한 모양의 하면을 포함할 수 있다. 게이트 캡핑층(166)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질을 포함할 수 있다.
예시적인 실시예에서, 게이트 구조물들(160)은 게이트 구조물들(160)이 연장하는 방향인 y 방향으로 마주하면서 서로 분리된 제1 게이트 구조물들(160a) 및 제2 게이트 구조물들(160b)을 포함할 수 있다. 제1 게이트 구조물들(160a)은 제1 활성 영역(105a)을 교차하면서 서로 평행하고, 제2 게이트 구조물(160b)은 제2 활성 영역(105b)을 교차하면서 서로 평행할 수 있다. 제1 게이트 구조물들(160a) 및 제2 게이트 구조물들(160b)은 x 방향으로 실질적으로 동일한 폭을 가질 수 있다. 제1 게이트 구조물들(160a) 및 제2 게이트 구조물들(160b)은 물리적으로 이격되어 배치되고 전기적으로 분리될 수 있다.
실시예들에 따라, 반도체 소자(100)는 채널층들(140)의 사이에서 게이트 전극(165)과 나란하게 배치되는 내부 스페이서층들(130)을 더 포함할 수 있다. 채널층들(140) 중 최상부에 배치된 채널층의 하부에 위치한 게이트 전극(165)은 상기 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 상기 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 상기 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 실시예에 따라, 상기 내부 스페이서층들(130)은 생략될 수도 있다
콘택 플러그들(171)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)과 전기적으로 연결될 수 있다. 콘택 플러그(171)는 소스/드레인 영역(150) 상에 배치될 수 있다. 콘택 플러그(171)는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그(171)는 소스/드레인 영역들(150)을 소정 깊이로 리세스하도록 배치될 수 있다. 콘택 플러그(171)는 예를 들어, 금속 질화물(e.g., 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중 적어도 하나) 및 금속 물질(알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo) 중 적어도 하나) 중 적어도 하나를 포함할 수 있다.
분리 구조물들(170, 180)은 게이트 구조물들(160)을 관통하고, 제1 활성 영역(105a) 및 제2 활성 영역(105b) 사이의 제2 아이솔레이션 영역(107b) 상에서 제1 수평 방향(x)으로 연장될 수 있다.
분리 구조물들(170, 180)은 제2 아이솔레이션 영역(107b) 내로 연장되는 제1 분리 구조물(170) 및, 제1 분리 구조물(170) 상에 배치되고, 제1 분리 구조물(170)의 적어도 일부를 관통하는 제2 분리 구조물(180)을 포함할 수 있다.
제1 분리 구조물(170)은 제2 아이솔레이션 영역(107b)의 적어도 일부를 관통할 수 있다. 제1 분리 구조물(170)의 최상부 중 적어도 일부는 기판(101)의 상부면과 멀어지는 방향으로 볼록한 형상을 가질 수 있다. 제1 분리 구조물(170)은 게이트 구조물(160)과 수직하게 중첩하는 제1 영역(170_1) 및 제2 분리 구조물(180)과 수직하게 중첩하는 제2 영역(170_2)을 포함할 수 있다. 제1 분리 구조물(170)은 제1 및 제2 게이트 전극들(165a, 165b)과 이격될 수 있다.
제2 분리 구조물(180)은 제1 게이트 구조물(160a)의 제1 끝 부분(160e1)과 제2 게이트 구조물(160b)의 제2 끝 부분(160e2) 사이에 배치되고, 제1 분리 구조물(170)과 접촉하고, 제2 아이솔레이션 영역(107b) 보다 높은 레벨에 배치될 수 있다. 제2 분리 구조물(180)은 제1 및 제2 게이트 전극들(165a, 165b)과 접촉하고, 제1 분리 구조물(170) 내로 연장될 수 있다. 제2 분리 구조물(180)은 제1 게이트 구조물(160a)의 제1 끝 부분(160e1)과 제2 게이트 구조물(160b)의 제2 끝 부분(160e2) 사이에 배치되고, 제1 분리 구조물(170)과 접촉할 수 있다.
도 2d에서와 같이, 제2 분리 구조물(180)의 제2 수평 방향(y)을 따른 하부 영역의 폭(L5)은 제1 분리 구조물(170)의 제2 수평 방향(y)을 따른 상부 영역의 폭(L4) 보다 작을 수 있다. 제1 분리 구조물(170)의 최상부는 제2 아이솔레이션 영역(107b)의 최상부 보다 높은 레벨에 배치될 수 있다(도 2d의 L3 참조). 제2 분리 구조물(180)의 최하부는 제1 분리 구조물(170)과 인접하는 제2 아이솔레이션 영역(107b)의 상부면 보다 높은 레벨에 배치될 수 있다. 제1 분리 구조물(170)의 최상부(도 2d의 L3 참조)는 제1 분리 구조물(170)과 인접하는 제2 아이솔레이션 영역(107b)의 상부면과 및 복수의 채널층들(140) 중 최상부 채널층들의 최상부 사이(L2')의 1/2 레벨(L2)보다 낮은 레벨에 배치될 수 있다. 제1 분리 구조물(170)의 상부면과 제1 분리 구조물(170)의 하부면 사이의 거리는 제2 분리 구조물(180)의 상부면과 제2 분리 구조물(180)의 하부면 사이의 거리보다 작을 수 있다. 제1 분리 구조물(170)과 인접하는 제2 아이솔레이션 영역(107b)과 수직하게 중첩하는 제1 게이트 구조물(160a)의 하부면의 제1 높이 레벨과 제1 분리 구조물(170)의 하단의 제2 높이 레벨 사이의 차이는 제1 게이트 구조물(160a)의 하부면의 제1 높이 레벨과 제1 분리 구조물(170)의 상단의 제3 높이 레벨 사이의 차이 보다 클 수 있다.
분리 구조물들(170, 180)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 질화물 계열의 물질 중 적어도 하나를 포함할 수 있다. 분리 구조물들(170, 180)은 게이트 스페이서(164)와 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 분리 구조물(170) 및 제2 분리 구조물(180)은 실질적으로 동일한 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 아이솔레이션 영역(107)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 일부를 도시하는 부분 확대도이다. 도 3은 도 2c에서 'A' 영역과 대응되는 영역이 변형된 실시예들을 나타낸다.
도 3을 참조하면, 예시적인 실시예들에 따른 반도체 소자(100a)는 도 2c의 실시예와 달리 제2 분리 구조물(180)의 최하부가 채널층들(140) 중 최하부 채널층의 하면과 실질적으로 동일한 레벨에 배치될 수 있으나, 이에 한정되지 않고, 채널층들(140) 중 최하부 채널층의 하면보다 낮고 제2 활성 영역(105b)의 상면보다 높은 레벨에 배치될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 소자(100b)를 도시하는 단면도이다. 도 4는 도 1의 절단선 Ⅳ-Ⅳ'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 4를 참조하면, 도 2e의 실시예와 달리 제2 분리 구조물(180)을 더 포함할 수 있다. Ⅳ-Ⅳ'을 따라서 절단한 단면에서, 제2 분리 구조물(180)은 도 12 및 도 13c 공정을 통해 형성될 수 있다. 도 12 공정에서 제1 분리 구조물(170) 상부에서 개구부를 형성한 후, 도 13c 공정에서 제2 예비 분리 구조물(180')을 매립하고, 평탄화 공정을 통해 제2 분리 구조물(180)을 형성할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자(100c)를 도시하는 단면도이다. 도 5는 도 1의 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 5를 참조하면, 예시적인 실시예들에 따른 반도체 소자(100c)는 도 2c와 다른 형상의 제1 분리 구조물(170)을 포함할 수 있다. 제1 분리 구조물(170) 형성하는 공정에서 에칭 공정에 따라, 도 2c 에서는, 제1 분리 구조물(170)의 최상부 중 적어도 일부가 제1 수평 방향(x) 및 제2 수평 방향(y)과 수직한 수직 방향(z)으로 위로 볼록한 형상을 갖는 반면, 도 3에서는, 제1 분리 구조물(170)의 최상부 중 적어도 일부가 제1 수평 방향(x) 및 제2 수평 방향(y)과 수직한 수직 방향(z)으로 아래로 볼록한 형상을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 소자(100d)를 도시하는 단면도이다. 도 6은 도 1의 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 6을 참조하면, 예시적인 실시예들에 따른 반도체 소자(100d)는 상술한 설명들과 달리, 채널 구조물은 서로 수직하게 이격되어 배치되는 채널층들(140)이 아니라 활성 영역들(105) 상에 배치되는 복수의 핀 구조일 수 있다. 이에 따르면, 반도체 소자(100d)는 상기 채널 구조물, 소스/드레인 영역들(150), 및 게이트 구조물들(160)에 의한 핀(Fin)형 전계 효과 트랜지스터일 수도 있다.
제1 활성 영역(105a)은 아이이솔레이션 영역(107)을 관통하는 부분으로부터 상부로 돌출되는 활성 핀(105f)을 포함할 수 있고, 제2 활성 영역(105b)은 아이솔레이션 영역(107)을 관통하는 부분으로부터 상부로 돌출되는 활성 핀(105f)을 포함할 수 있다.
게이트 구조물(160)은 제1 활성 영역(105a)의 활성 핀(105f)의 상부면 및 측벽들을 감싸며 아이솔레이션 영역(107) 상으로 연장될 수 있고, 게이트 구조물(160)은 제1 활성 영역(105a)의 활성 핀(105f)의 상부면 및 측벽들을 감싸며 아이솔레이션 영역(107) 상으로 연장될 수 있다.
제1 분리 구조물(170)의 최상부는 아이솔레이션 영역(107)의 최상부 및 활성 핀들(105f)의 최상부 사이의 1/2 레벨보다 낮은 레벨에 배치될 수 있다. 또한, 제1 분리 구조물(170)의 적어도 일부를 관통하는 제2 분리 구조물(180)의 최하부는 아이솔레이션 영역(107)의 최상부 및 제1 분리 구조물(170)의 최상부 사이에 배치될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 소자(100e)를 도시하는 단면도이다. 도 7은 도 1의 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 7을 참조하면, 예시적인 실시예들에 따른 반도체 소자(100e)는 상술한 설명들과 달리, 채널 구조물은 서로 수직하게 이격되어 배치되는 채널층들(140)을 관통하고, 활성 영역들(105)의 적어도 일부를 관통하는 절연 구조물(200)을 더 포함할 수 있다.
제1 분리 구조물(170)의 최상부는 아이솔레이션 영역(107)의 최상부 및 복수의 채널층들(140) 중 최상부 채널층들의 최상부 사이의 1/2 레벨보다 낮은 레벨에 배치될 수 있다. 게이트 유전층들(162)은 절연 구조물(200)의 상면 및 측면들을 감싸며 배치될 수 있다.
이에 따라, 반도체 소자(100e)는 포크시트(Forksheet) FET구조의 트랜지스터일 수 있다. 포크시트 FET은 n형 디바이스와 p형 디바이스가 서로 가깝게 형성되게 하며, 게이트 구조물(160)이 서로 물리적 및 전기적으로 결합되어, CMOS 프로세스에 사용되는 게이트 콘택의 양을 줄일 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 소자(100f)를 도시하는 단면도이다. 도 8은 도 1의 절단선 Ⅲ-Ⅲ'을 따라서 절단한 단면에 대응하는 영역을 도시한다.
도 8을 참조하면, 예시적인 실시예들에 따른 반도체 소자(100d)는 상술한 설명들과 달리 제2 분리 구조물(180)을 포함하지 않을 수 있다.
제1 게이트 구조물(160a)은 제1 아이솔레이션 영역(107a) 및, 제1 활성 영역(105a) 및 제2 활성 영역(105b) 사이의 제2 아이솔레이션 영역(107b) 중 일부 영역 상에 배치되고, 제1 게이트 유전층(162a) 및 제1 게이트 유전층(162a) 상의 제1 게이트 전극(165a)을 포함할 수 있다. 제1 게이트 유전층(162a)은 제1 아이솔레이션 영역(107a)의 상부를 덮고, 제2 아이솔레이션 영역(107b)의 상부 일부 및 제1 분리 구조물(170)의 상부 일부를 덮을 수 있다.
제2 게이트 구조물(160b)은 제2 아이솔레이션 영역(107b) 중 일부 영역 및 제3 아이솔레이션 영역(107c) 상에 배치되고, 제1 게이트 유전층(162a)과 다른 물질로 이루어진 제2 게이트 유전층(162b) 및 제1 게이트 전극(165a)과 다른 물질로 이루어지고 제2 게이트 유전층(162b) 상의 제2 게이트 전극(165b)을 포함할 수 있다. 제1 게이트 전극(165a) 및 제2 게이트 전극(165b)은 일함수가 서로 다른 물질을 포함할 수 있다. 제2 게이트 유전층(162b)은 제3 아이솔레이션 영역(107c)의 상부를 덮고, 제2 아이솔레이션 영역(107b)의 상부 일부 및 제1 분리 구조물(170)의 상부 일부를 덮을 수 있다.
제1 분리 구조물(170)은 제1 게이트 구조물(160a) 및 제2 게이트 구조물(160b)의 적어도 일부를 관통하고, 제2 아이솔레이션 영역(107b)의 적어도 일부를 관통할 수 있다. 제1 게이트 전극(165a) 및 제2 게이트 전극(165b)은 제1 분리 구조물(170) 상에서 접촉할 수 있다. 제1 분리 구조물(170)의 최상부는 제2 아이솔레이션 영역(107b)의 최상부 및 복수의 채널층들(140) 중 최상부 채널층들의 최상부 사이의 1/2 레벨보다 낮은 레벨에 배치될 수 있다.
제1 게이트 전극(165a)과 제2 게이트 전극(165b)은 제1 분리 구조물(170) 상에서 서로 접촉하고, 제1 게이트 유전체 층(162a)은 제1 게이트 전극(165a)과 제1 분리 구조물(170) 사이에 개재된 부분을 포함하고, 제2 게이트 유전체 층(162b)은 제2 게이트 전극(165b)과 제1 분리 구조물(170) 사이에 개재된 부분을 포함할 수 있다.
반도체 소자(100f)는 제1 활성 영역(105a), 제1 소스/드레인 영역들(150a), 및 제1 게이트 구조물들(160a)이 배치되는 제1 트랜지스터 영역(TR1) 및 제2 활성 영역(105b), 제2 소스/드레인 영역들(150b), 및 제2 게이트 구조물들(160b)이 배치되는 제2 트랜지스터 영역들(TR2)을 포함할 수 있다. 제1 및 제2 트랜지스터 영역들(TR1, TR2) 중 어느 하나는 NMOS 트랜지스터 영역일 수 있고, 나머지 하나는 PMOS 트랜지스터 영역일 수 있다. 제1 및 제2 트랜지스터 영역들(TR1, TR2) 각각은 상술한 MBCFETTM(Multi Bridge Channel FET), FinFET, Forksheet 등의 구조로 이루어진 트랜지스터를 포함할 수 있다. 제1 및 제2 트랜지스터 영역들(TR1, TR2)은 제1 분리 구조물(170)에 의해 경계가 구분될 수 있다.
도 9a 내지 도 13c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 9a 내지 도 13c에서는 도 1a 내지 도 2e의 반도체 소자(100)를 제조하기 위한 제조 방법의 일 실시예를 설명한다. 도 9a, 도 10a, 도 11a. 및 도 13a는 도 2a에 대응되는 단면들을 도시하고, 도 9b, 도 10b, 도 11b, 도 12 및 도 13b는 도 2c에 대응되는 단면들을 도시하고, 도 9c, 및 도 13c는 도 2e에 대응되는 단면들을 도시한다. 반도체 소자(100)의 공정을 진행하면서 도 2a, 도 2c 및 도 2e에 대응되는 단면들 중 중복되는 도면은 생략한다.
도 9a 내지 도 9c를 참조하면, 기판(101) 상에 활성 구조물들(105, 118, 140)을 형성하고, 활성 구조물들(105, 118, 140)과 교차하는 희생 게이트 구조물들(SG) 및 게이트 스페이서(164)를 형성하며, 희생 게이트 구조물들(SG) 및 게이트 스페이서(164)를 식각 마스크로 이용하여 희생층들(118) 및 채널층들(140)의 일부를 식각하여 활성 영역들(105)을 노출시키고, 상기 노출된 활성 영역들(105) 상에 배치되는 소스/드레인 영역들(150)을 형성하고, 층간 절연층(190)을 형성할 수 있다. 다음으로, 제1 분리 구조물(170)을 형성할 수 있다.
기판(101) 상에 교대로 적층된 희생층들(118) 및 채널층들(140)을 형성하고, 상기 교대로 적층된 희생층들(118) 및 채널층들(140), 및 기판(101)의 적어도 일부를 식각하여 활성 영역들(105)을 정의하는 트렌치를 형성하여 활성 구조물들(105, 118, 140)을 형성할 수 있다. 활성 구조물들(105, 118, 140)은 활성 영역들(105), 및 활성 영역들(105) 상에서 교대로 적층된 희생층들(118) 및 채널층들(140)을 포함할 수 있다.
희생층들(118) 및 채널층들(140)은 에피택셜 성장 공정에 의해 형성될 수 있다. 희생층들(118)은 후속 공정을 통해 도 2a와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(118)은 채널층들(140)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 희생층들(118) 및 채널층들(140)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있다. 희생층들(118)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함하고, 채널층들(140)은 실리콘(Si)을 포함할 수 있다. 예시적인 실시예에서, 채널층들(140)은 4개의 층이 실질적으로 동일한 두께를 갖고 적층될 수 있으나, 이에 한정되지 않고 채널층들의 개수 및 두께는 실시예들에 따라 다양하게 변경될 수 있다.
활성 영역들(105)은 상기 트렌치에 의해 정의되는 영역일 수 있다. 활성 영역들(105)은 기판(101)의 일부를 제거하여 기판(101)의 상면으로 돌출되도록 형성된 영역일 수 있다. 활성 영역들(105)은 기판(101)으로부터 수직한 방향인 z 방향으로 돌출된 모양일 수 있고, 기판(101)과 동일한 물질로 형성될 수 있다. 활성 영역들(105)은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있고, 서로 y 방향으로 이격되어 배치될 수 있다.
예시적인 실시예에서, 활성 구조물들(105, 118, 140)은 y 방향으로 서로 이격되어 배치되는 제1 활성 구조물 및 제2 활성 구조물을 포함할 수 있다. 상기 제1 활성 구조물은 제1 활성 영역(105a), 제1 활성 영역(105a) 상에서 교대로 적층되는 제1 희생층들 및 제1 채널층들을 포함하고, 상기 제2 활성 구조물은 제2 활성 영역(105b), 제2 활성 영역(105b) 상에서 교대로 적층되는 제2 희생층들 및 제2 채널층들을 포함할 수 있다. 제1 활성 영역(105a) 및 제2 활성 영역(105b)은 서로 다른 도전형을 가질 수 있다. 예시적인 실시예에서, 제1 활성 영역(105a)은 N형의 도전형이고 제2 활성 영역(105b)은 P형의 도전형일 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연성 물질을 일부 제거함으로써 아이솔레이션 영역(107)이 형성될 수 있다. 아이솔레이션 영역(107)은 활성 영역들(105)의 일부 측면을 덮도록 형성될 수 있다. 아이솔레이션 영역(107)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다. 아이솔레이션 영역(107)은 실리콘 산화물을 포함할 수 있다.
다음으로, 활성 구조물들(105, 118, 140)을 가로지르고 서로 평행한 희생 게이트 구조물들(SG)을 형성할 수 있다. 희생 게이트 구조물들(SG) 각각은 일 방향, 예를 들어, y 방향으로 연장되는 라인 형태일 수 있다. 희생 게이트 구조물들(SG)은, 후속 공정을 통해 도 2a와 같이 채널층들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(SG)은 희생 게이트층(SGL)을 포함할 수 있다. 희생 게이트층(SGL)은, 예를 들어 폴리실리콘으로 이루어질 수 있다.
다음으로, 희생 게이트 구조물들(SG)의 양 측벽 상에 게이트 스페이서(164)를 형성할 수 있다. 게이트 스페이서(164)는 희생 게이트 구조물들(SG) 및 활성 구조물들(105, 118, 140)의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서(164)는, 절연성 물질, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 본 명세서에서, 희생 게이트 구조물들(SG) 및 게이트 스페이서(164)는 예비 게이트 구조물로 지칭될 수 있다.
다음으로, 희생 게이트 구조물들(SG) 사이에서, 노출된 희생층들(118) 및 채널층들(140)을 제거하여 리세스부를 형성하고 활성 영역들(105)을 노출시킬 수 있다. 상기 리세스부를 깊게 형성하여 기판(101)의 일부를 리세스할 수 있으나, 이에 한정되지 않고 상기 리세스부의 하면이 기판(101)에 접촉하도록 리세스할 수도 있다.
본 단계에서, 상기 리세스부에 의해 노출된 희생층들(118)의 측면으로부터 일부를 더 제거할 수 있다. 상기 리세스부에 의해 노출된 희생층들은 예를 들어, 습식 식각 공정에 의해 채널층들(140)에 대하여 선택적으로 식각되어 x 방향을 따른 측면으로부터 일부 제거될 수 있다. 다음으로, 희생층들(118)의 측면의 일부가 제거된 영역에 내부 스페이서층들을 형성할 수 있다. 상기 내부 스페이서 층들은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 상기 내부 스페이서 층들은 게이트 스페이서(164)와 동일한 물질로 형성될 수 있으나, 이에 한정되지 않는다. 다만, 실시예들에 따라, 희생층들(118)의 일부를 제거하고 상기 내부 스페이서층들을 형성하는 단계는 생략될 수도 있다.
다음으로, 희생 게이트 구조물들(SG) 및 게이트 스페이서(164)의 적어도 일측에서, 활성 영역들(105) 상에 소스/드레인 영역들(150)을 형성할 수 있다. 소스/드레인 영역들(150)은 상기 리세스부 내에서 에피택셜 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(150)은 예를 들어, 인-시츄(in-situ) 도핑에 의해 불순물들을 포함할 수 있다.
다음으로, 층간 절연층(190)은 절연성 물질을 희생 게이트 구조물들(SG), 게이트 스페이서(164), 소스 드레인 영역들(150), 및 아이솔레이션 영역(107)을 덮도록 채우고 평탄화 공정을 수행하여 형성할 수 있다. 상기 절연성 물질은 산화물, 질화물, 산질화물 또는 저유전율 물질로 형성될 수 있다.
다음으로, 희생 게이트 구조물들(SG), 게이트 스페이서(164), 및 층간 절연층(190)을 관통하는 개구부를 형성한 후 개구부 내에 제1 예비 분리 구조물(170')을 형성할 수 있다. 제1 예비 분리 구조물(170')은 절연 물질을 개구부 내에 채움으로써 형성될 수 있다. 제1 예비 분리 구조물(170')은 실리콘 질화물 또는 질화물 계열의 물질을 포함할 수 있다. 제1 예비 분리 구조물(170')에 대해 평탄화 공정을 수행할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 예비 분리 구조물(170')의 일부를 식각 하여 제1 분리 구조물(170)을 형성한 후, 희생층들(118) 및 희생 게이트 구조물들(SG)을 제거할 수 있다.
제1 예비 분리 구조물(170')을 식각 공정을 통해 제1 분리 구조물(170)의 최상부가 아이솔레이션 영역(107)의 최상부 보다 높은 레벨에 배치될 수 있도록 제1 분리 구조물(170)을 형성할 수 있다.
다음으로, 희생층들(118) 및 희생 게이트 구조물들(SG)은, 게이트 스페이서층들(164), 층간 절연층(190), 및 채널층들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(SG)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(118)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 상기 제거 공정 중에, 제1 및 제2 소스/드레인 영역들(150a, 150b)은 층간 절연층(190)에 의해 보호될 수 있다.
도 11a 및 도 11b를 참조하면, 게이트 유전층들(162) 및 게이트 전극(165)을 형성하여 게이트 구조물들(160)을 형성할 수 있다.
게이트 유전층들(162) 및 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수도 있다.
게이트 유전층들(162), 게이트 전극(165), 및 게이트 스페이서층들(164)은 Y 방향에서 연속적으로 연장되도록 형성된 후, 식각 공정에 의해 일부 영역에서 제거될 수 있다. 다음으로, 게이트 캡핑층(166)이 형성될 수 있다.
도 12를 참조하면, 게이트 구조물들(160) 및 제1 분리 구조물(170)의 적어도 일부를 관통하고, 층간 절연층(190)을 관통하는 개구부(OP)를 형성할 수 있다.
개구부(OP)는 게이트 구조물들(160) 및 층간 절연층(190)을 관통하여 제1 분리 구조물(170) 내로 연장하여 제1 분리 구조물(170)과 접촉할 수 있다. 개구부(OP)의 최하부는 제1 분리 구조물(170)과 인접하는 아이솔레이션 영역(107)의 상부면보다 높은 레벨에 배치될 수 있다. 예시적인 실시예에서, 개구부(OP)는 종횡비에 따라 기판(101)을 향하는 방향으로 폭이 감소하는 경사진 측면을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 13a 내지 도 13c를 참조하면, 게이트 구조물들(160) 및 층간 절연층(190) 상에 제2 예비 분리 구조물(180')을 형성할 수 있다. 개구부(OP) 내에 제2 예비 분리 구조물(180')을 형성할 수 있다.
개구부(OP) 내에 제2 예비 분리 구조물(180')을 매립함으로써, 게이트 구조물들(160)을 이격시킬 수 있다. 상기 영역에서, 제2 예비 분리 구조물(180')은 층간 절연층들(190) 및 제1 분리 구조물(170)을 관통하여 형성될 수 있다.
다음으로, 도 1 내지 도 2e를 참조하면, 제2 예비 분리 구조물(180')을 평탄화 공정을 통해 제2 분리 구조물(180)을 형성할 수 있다. 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 접촉하는 콘택 플러그들(171)을 형성할 수 있다. 이에 의해, 도 1 내지 도 2e의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역들
107: 아이솔레이션 영역 118: 희생층들
140: 채널층들 150: 소스/드레인 영역들
160: 게이트 구조물들 170: 제1 분리 구조물
171: 콘택 플러그들 180: 제2 분리 구조물
190: 층간 절연층 200: 절연 구조물

Claims (10)

  1. 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 활성 영역들;
    상기 활성 영역들을 정의하는 아이솔레이션 영역;
    상기 아이솔레이션 영역 상에 배치되고, 상기 활성 영역들과 교차하여 제2 수평 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물을 관통하고, 상기 제1 활성 영역 및 상기 제2 활성 영역 사이의, 상기 아이솔레이션 영역 상에 배치되는 분리 구조물들을 포함하되,
    상기 분리 구조물들은 상기 아이솔레이션 영역 내로 연장되는 제1 분리 구조물 및, 상기 제1 분리 구조물 상에 배치되고 상기 제1 분리 구조물의 적어도 일부를 관통하는 제2 분리 구조물을 포함하고,
    상기 제2 분리 구조물의 상기 제2 수평 방향을 따른 하부 영역의 폭은 상기 제1 분리 구조물의 상기 제2 수평 방향을 따른 상부 영역의 폭 보다 작은 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 분리 구조물의 최상부는 상기 아이솔레이션 영역의 최상부 보다 높은 레벨에 배치되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 분리 구조물의 최하부는 상기 제1 분리 구조물과 인접하는 상기 아이솔레이션 영역의 상부면 보다 높은 레벨에 배치되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 분리 구조물과 인접하는 상기 아이솔레이션 영역과 수직하게 중첩하는 상기 게이트 구조물의 하부면의 제1 높이 레벨과 상기 제1 분리 구조물의 하단의 제2 높이 레벨 사이의 차이는 상기 게이트 구조물의 상기 하부면의 상기 제1 높이 레벨과 상기 제1 분리 구조물의 상단의 제3 높이 레벨 사이의 차이 보다 큰 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 분리 구조물 및 상기 제2 분리 구조물은 동일한 절연 물질을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 게이트 구조물은 게이트 유전층 및 게이트 유전층 상의 게이트 전극을 포함하는 반도체 소자.

  7. 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역;
    상기 제1 활성 영역과 교차하며 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되고, 상기 아이솔레이션 영역 상에서 제1 끝 부분을 갖는 제1 게이트 구조물;
    상기 제2 활성 영역과 교차하며 상기 제2 수평 방향으로 연장되고, 상기 아이솔레이션 영역 상에서 상기 제1 게이트 구조물의 상기 제1 끝 부분과 마주보는 제2 끝 부분을 갖는 제2 게이트 구조물;
    상기 아이솔레이션 영역의 적어도 일부를 관통하는 제1 분리 구조물; 및
    상기 제1 게이트 구조물의 상기 제1 끝 부분과 상기 제2 게이트 구조물의 상기 제2 끝 부분 사이에 배치되고, 상기 제1 분리 구조물과 접촉하는 제2 분리 구조물을 포함하되,
    상기 제1 게이트 구조물은 제1 게이트 유전층 및 상기 제1 게이트 유전층 상의 제1 게이트 전극을 포함하고,
    상기 제2 게이트 구조물은 제2 게이트 유전층 및 제2 게이트 유전층 상의 제2 게이트 전극을 포함하고,
    상기 제1 분리 구조물의 상기 제2 수평 방향을 따른 최대 폭은 상기 제2 분리 구조물의 상기 제2 수평 방향을 따른 최소 폭보다 크고,
    상기 제1 분리 구조물은 상기 제1 및 제2 게이트 전극들과 이격되고,
    상기 제2 분리 구조물은 상기 제1 및 제2 게이트 전극들과 접촉하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 분리 구조물의 최상부는 상기 아이솔레이션 영역의 상부면 보다 높은 레벨에 배치되는 반도체 소자.

  9. 제7 항에 있어서,
    상기 제1 분리 구조물의 상부면 중 적어도 일부는 상기 기판의 상부면과 멀어지는 방향으로 볼록한 형상을 갖는 반도체 소자.

  10. 기판 상에서 서로 평행하고 각각 제1 수평 방향으로 연장되는 제1 활성 영역 및 제2 활성 영역;
    상기 제1 및 제2 활성 영역들 사이의 아이솔레이션 영역;
    상기 아이솔레이션 영역의 적어도 일부를 관통하는 제1 분리 구조물;
    상기 제1 활성 영역 상에서, 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격된 제1 채널층들;
    상기 제2 활성 영역 상에서, 상기 수직 방향으로 서로 이격된 제2 채널층들;
    상기 제1 활성 영역 및 상기 제1 채널층들과 교차하며 상기 제1 채널층들을 각각 둘러싸고, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되고, 상기 제1 분리 구조물의 상부면 상에서 제1 끝 부분을 갖는 제1 게이트 구조물;
    상기 제2 활성 영역 및 상기 제2 채널층들과 교차하며 상기 제2 채널층들을 각각 둘러싸고, 상기 제2 수평 방향으로 연장되고, 상기 제1 분리 구조물의 상부면 상에서 제2 끝 부분을 갖는 제2 게이트 구조물; 및
    상기 제1 게이트 구조물은 제1 게이트 유전층 및 상기 제1 게이트 유전층 상의 제1 게이트 전극을 포함하고,
    상기 제2 게이트 구조물은 제2 게이트 유전층 및 제2 게이트 유전층 상의 제2 게이트 전극을 포함하는 반도체 소자.


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