KR20230174071A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20230174071A
KR20230174071A KR1020220075121A KR20220075121A KR20230174071A KR 20230174071 A KR20230174071 A KR 20230174071A KR 1020220075121 A KR1020220075121 A KR 1020220075121A KR 20220075121 A KR20220075121 A KR 20220075121A KR 20230174071 A KR20230174071 A KR 20230174071A
Authority
KR
South Korea
Prior art keywords
buried structure
source
drain regions
vertical
vertical buried
Prior art date
Application number
KR1020220075121A
Other languages
English (en)
Inventor
차승민
곽민찬
황동훈
유소라
이성문
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220075121A priority Critical patent/KR20230174071A/ko
Priority to US18/295,867 priority patent/US20230411471A1/en
Priority to CN202310700153.6A priority patent/CN117276276A/zh
Priority to TW112122749A priority patent/TW202414787A/zh
Publication of KR20230174071A publication Critical patent/KR20230174071A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되어 배치되는 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들, 및 상기 제2 방향을 따라 상기 제1 및 제2 게이트 구조물들과 이격되어 배치되며, 상기 제2 방향을 따른 측면의 일부를 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립(buried) 구조물을 포함하고, 상기 수직 매립 구조물은, 상기 제1 및 제2 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치된다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되어 배치되는 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들, 및 상기 제2 방향을 따라 상기 제1 및 제2 게이트 구조물들과 이격되어 배치되며, 상기 제2 방향을 따른 측면의 일부를 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립(buried) 구조물을 포함하고, 상기 수직 매립 구조물은, 상기 제1 및 제2 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되는 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들, 및 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치되며, 상기 제2 방향을 따른 제1 측면의 일부를 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립 구조물을 포함하고, 평면도 상에서, 상기 수직 매립 구조물은 상기 제1 콘택 플러그의 상기 제2 방향을 따른 일단을 둘러쌀 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되는 제1 및 제2 게이트 구조물들, 상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들, 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들, 상기 제2 방향을 따른 측면의 상부 영역을 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립 구조물, 및 상기 수직 매립 구조물의 하단과 연결되는 수평 매립 구조물을 포함하고, 상기 수직 매립 구조물의 상면은 상기 소스/드레인 영역들의 상면들보다 높은 레벨에 위치할 수 있다.
소스/드레인 콘택 플러그와 수직 매립(buried) 구조물의 연결 형태를 최적화함으로써, 집적도 및 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도들이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 8a 내지 도 19c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 20a 내지 도 20d는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도들이다. 도 1b는 도 1a의 'A' 영역의 일부 구성들을 확대하여 도시한다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 2a 내지 도 2c는 각각 도 1의 반도체 소자를 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1a 및 도 1b에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1a 내지 도 2c를 참조하면, 반도체 소자(100)는, 활성 영역들(105)을 포함하는 기판(101), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함하는 채널 구조물들(140), 활성 영역들(105)과 교차하여 연장되며 게이트 전극(165)을 각각 포함하는 제1 및 제2 게이트 구조물들(160A, 160B), 채널 구조물들(140)과 접촉하는 제1 및 제2 소스/드레인 영역들(150A, 150B), 제1 및 제2 소스/드레인 영역들(150A, 150B)에 각각 연결되는 제1 및 제2 콘택 플러그들(195A, 195B), 및 제1 콘택 플러그(195A)와 연결되는 수직 매립(buried) 구조물(170)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 수직 절연층(172), 수평 매립 구조물(180), 및 제1 및 제2 층간 절연층들(192, 194)을 더 포함할 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B) 각각은, 게이트 유전층들(162), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다.
반도체 소자(100)에서는, 게이트 전극(165)이 활성 영역(105)과 채널 구조물들(140)의 사이, 채널 구조물들(140)의 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이, 및 채널 구조물들(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)은 상부에 배치되는 활성 영역들(105)을 포함할 수 있다. 다만, 설명 방식에 따라, 활성 영역들(105)은 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 일부 실시예들에서, 활성 영역들(105)의 아래에서의 기판(101)은 제거된 상태일 수도 있다.
활성 영역들(105)은 제1 방향, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부에서 상면으로부터 소정 깊이로 정의될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 활성 영역들(105) 각각은 상부로 돌출된 활성 핀(fin)들을 포함할 수 있다. 활성 영역들(105)은 채널 구조물들(140)과 함께 트랜지스터의 채널 영역이 형성되는 활성 구조물을 이룰 수 있다. 활성 영역들(105)은 각각 불순물 영역을 포함할 수 있다. 상기 불순물 영역은 트랜지스터의 웰 영역의 적어도 일부를 이룰 수 있다.
Y 방향을 따라 인접하는 활성 영역들(105)의 사이에는 소자 분리층(110)이 위치할 수 있다. 활성 영역들(105)의 상면들은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B)의 양측에서는 활성 영역들(105)이 일부 리세스되며, 상기 리세스 영역들 상에 제1 및 제2 소스/드레인 영역들(150A, 150B)이 각각 배치될 수 있다.
소자 분리층(110)은 활성 영역들(105)의 사이를 채우며, 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 활성 영역(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물, 또는 그들의 조합을 포함할 수 있다.
제1 및 제2 게이트 구조물들(160A, 160B)은 활성 영역들(105) 상에서 활성 영역들(105)과 교차하여 제2 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B)의 게이트 전극(165)과 교차되는 활성 영역들(105) 및 채널 구조물(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)은 Y 방향을 따라 일직선 상에 배치되면서, 서로 이격되어 배치될 수 있다. 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)은 서로 다른 전기적 특성을 갖는 트랜지스터들을 구성할 수 있다.
제1 및 제2 게이트 구조물들(160A, 160B) 각각은 게이트 유전층들(162), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 구조물들(160A, 160B) 각각은 게이트 전극(165)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 제1 및 제2 게이트 구조물들(160A, 160B) 상의 제1 층간 절연층(192)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층들(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(165)의 최상면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층들(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층 구조로 이루어질 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 다층 구조로 이루어질 수도 있다.
게이트 스페이서층들(164)은 채널 구조물(140) 상에서 게이트 전극(165)의 양 측면들 상에 배치될 수 있다. 게이트 스페이서층들(164)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 게이트 전극들(165)을 절연시킬 수 있다. 실시예들에 따라, 게이트 스페이서층들(164)의 상단의 형상은 다양하게 변경될 수 있으며, 게이트 스페이서층들(164)은 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예컨대, 저유전율막으로 이루어질 수 있다.
일부 실시예들에서, 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)은 서로 게이트 전극(165)의 물질이 다르거나, 게이트 전극(165)의 X 방향에서의 길이가 다를 수도 있다.
채널 구조물들(140)은, 활성 영역들(105)이 제1 및 제2 게이트 구조물들(160A, 160B)과 교차하는 영역들에서, 활성 영역들(105) 상에 배치될 수 있다. 채널 구조물들(140) 각각은 z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 채널 구조물들(140)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 연결될 수 있다. 채널 구조물들(140)은 Y 방향에서 활성 영역(105)과 동일하거나 작은 폭을 가질 수 있으며, X 방향에서 제1 및 제2 게이트 구조물들(160A, 160B)과 동일하거나 유사한 폭을 가질 수 있다. Y 방향을 따른 단면에서, 제1 내지 제4 채널층들(141, 142, 143, 144) 중 하부에 배치된 채널층은 상부에 배치된 채널층과 동일하거나 그보다 큰 폭을 가질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 X 방향에서 제1 및 제2 게이트 구조물들(160A, 160B)의 아래에 측면들이 위치하도록, 제1 및 제2 게이트 구조물들(160A, 160B)에 비하여 감소된 폭을 가질 수도 있다.
채널 구조물들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물들(140)은 예를 들어, 활성 영역들(105)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 제1 및 제2 게이트 구조물들(160A, 160B)의 양측에서, 채널 구조물들(140)과 접하도록 각각 배치될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 활성 영역(105)의 상부가 일부 리세스된 영역들에 배치될 수 있다. 제1 소스/드레인 영역(150A)은 수직 매립 구조물(170)과 제1 콘택 플러그(195A)를 통해 연결되는 소스/드레인 영역을 지칭하고, 제2 소스/드레인 영역들(150B)은 그 외의 소스/드레인 영역들을 지칭할 수 있다. 제1 소스/드레인 영역(150A)은 제1 콘택 플러그(195A) 및 수직 매립 구조물(170)을 통해 수평 매립 구조물(180)과 전기적으로 연결되어 파워를 인가받을 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들은 채널 구조물들(140) 상의 제1 및 제2 게이트 구조물들(160A, 160B)의 하면들과 동일하거나 유사한 레벨에 위치할 수 있으나, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들의 레벨은 실시예들에서 다양하게 변경될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 Y 방향을 따른 단면에서, 도 2c에 도시된 것과 같이 다각형 형상을 갖거나, 타원형 등의 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 반도체 물질, 예를 들어 실리콘(Si) 및/또는 게르마늄(Ge)을 포함할 수 있으며, 불순물들을 더 포함할 수 있다.
내부 스페이서층들(130)은 Z 방향을 따라 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 게이트 전극(165)은 내부 스페이서층들(130)에 의해 제1 및 제2 소스/드레인 영역들(150A, 150B)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예컨대, 저유전율막으로 이루어질 수 있다. 다만, 일부 실시예들에서, 내부 스페이서층들(130)은 생략될 수도 있다.
제1 및 제2 콘택 플러그들(195A, 195B)은 제1 및 제2 소스/드레인 영역들(150A, 150B) 상에 배치될 수 있다. 제1 콘택 플러그(195A)는 제1 층간 절연층(192)을 관통하여 제1 소스/드레인 영역(150A)과 연결될 수 있으며, 제2 콘택 플러그들(195B)은 제1 층간 절연층(192)을 관통하여 제2 소스/드레인 영역들(150B)과 연결될 수 있다.
제1 콘택 플러그(195A)는, 도 1a에 도시된 것과 같이, 제1 및 제2 게이트 구조물들(160A, 160B)이 배치되지 않는 영역으로 Y 방향을 따라 돌출되어 배치될 수 있다. 제1 콘택 플러그(195A)는 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)이 Z 방향에서 이격된 영역, 또는 상기 영역과 X 방향을 따라 중첩되는 영역으로 돌출되어 배치될 수 있다. 제1 콘택 플러그(195A)는 상기 영역에서 수직 매립 구조물(170)과 연결될 수 있다. 도 1b에 도시된 것과 같이, 제1 콘택 플러그(195A)는 X 방향으로 제1 길이(L1)를 갖고, Y 방향으로 제1 길이(L1)보다 긴 제2 길이(L2)를 가질 수 있다. 도 1a에서, 제1 콘택 플러그(195A)는 제2 콘택 플러그들(195B)보다 Y 방향에서 긴 길이를 갖는 것으로 도시되었으나, 제1 및 제2 콘택 플러그들(195A, 195B)의 상대적인 길이는 이에 한정되지는 않는다. Y 방향에서, 제1 콘택 플러그(195A)와 인접하는 제2 콘택 플러그(195B) 사이의 이격 거리(D1)는 예를 들어, 약 20 nm 내지 약 30 nm의 범위일 수 있다.
제1 콘택 플러그(195A)는 일부 영역이 수직 매립 구조물(170) 상에 위치할 수 있다. 제1 콘택 플러그(195A)에서, Y 방향을 따른 측면들 중 수직 매립 구조물(170)을 향하는 측면은, 수직 매립 구조물(170) 상에 위치할 수 있다. 도 1a에 도시된 것과 같이, 제1 콘택 플러그(195A)에서, 수직 매립 구조물(170)과 연결되는 단부(195EP)는 평면도 상에서 수직 매립 구조물(170)과 중첩되어 배치될 수 있다. 제1 콘택 플러그(195A)는 Z 방향을 따라 단부(195EP)를 포함하는 일부 영역이 수직 매립 구조물(170)과 중첩될 수 있다. 단부(195EP)는 평면도 상에서 수직 매립 구조물(170)으로 둘러싸일 수 있다. 제1 콘택 플러그(195A)는 X 방향 및 Y 방향에서도 단부(195EP)를 포함하는 일부 영역이 수직 매립 구조물(170)과 중첩될 수 있다. 제1 콘택 플러그(195A)는 수직 매립 구조물(170)과 접촉하는 단부(195EP)에서, 도 2c에 도시된 것과 같이 복수의 곡률을 갖는 불규칙한 곡면들을 포함하는 측면을 가질 수 있다. 다만, 상기 측면의 구체적인 형상은 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 콘택 플러그들(195A, 195B)은 종횡비로 인하여 기판(101)을 향하여 폭이 감소하도록 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 콘택 플러그들(195A, 195B)은 제1 및 제2 소스/드레인 영역들(150A, 150B)을 일부 리세스하여, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면 및 경사진 측면들의 일부와 접촉되도록 배치될 수 있다. 다만, 일부 실시예들에서, 제1 및 제2 콘택 플러그들(195A, 195B)은 제1 및 제2 소스/드레인 영역들(150A, 150B)을 리세스하지 않고 상면과 접촉하도록 배치될 수도 있다. 도시되지 않은 영역에서 게이트 전극들(165) 상에도 별도의 게이트 콘택 플러그들이 더 배치될 수 있다.
제1 및 제2 콘택 플러그들(195A, 195B)은 각각 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 제1 및 제2 콘택 플러그들(195A, 195B)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 콘택 플러그들(195A, 195B)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
수직 매립 구조물(170)은 제1 콘택 플러그(195A) 및 수평 매립 구조물(180)을 연결하도록 배치될 수 있다. 수직 매립 구조물(170)은 Y 방향에서 제1 및 제2 게이트 구조물들(160A, 160B)로부터 이격되어 배치될 수 있다. 수직 매립 구조물(170)은 도 1a 및 도 1b에 도시된 것과 같이, 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)이 Y 방향에서 이격된 영역 및/또는 상기 영역과 X 방향을 따라 중첩되는 영역에 배치될 수 있다. 이에 따라, 수직 매립 구조물(170)은 X 방향을 따라 제1 및 제2 게이트 구조물들(160A, 160B)과 중첩되지 않을 수 있다.
도 1b에 도시된 것과 같이, 수직 매립 구조물(170)은 X 방향으로 제3 길이(L3)를 갖고, Y 방향으로 제3 길이(L3)보다 짧은 제4 길이(L4)를 가질 수 있다. 제4 길이(L4)는 예를 들어, 약 10 nm 내지 약 40 nm의 범위, 예컨대, 약 20 nm 내지 약 30 nm의 범위일 수 있다. 다만, 일부 실시예들에서, 수직 매립 구조물(170)은 평면도 상에서 원형의 형상을 가질 수도 있을 것이다. 수직 매립 구조물(170)이 평면도 상에서 제1 콘택 플러그(195A)와 중첩되는 영역의 Y 방향을 따른 길이(L5)는, 단부(195EP)가 수직 매립 구조물(170) 상에 위치하는 범위에서 다양하게 변경될 수 있다.
본 실시예에서 수직 매립 구조물(170)의 상면은 제1 및 제2 콘택 플러그들(195A, 195B)의 상면들의 레벨과 실질적으로 동일한 레벨에 위치할 수 있다. 수직 매립 구조물(170)의 상면 또는 상단은 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면 또는 상단의 레벨보다 높은 레벨에 위치할 수 있다. 수직 매립 구조물(170)의 하면은 제1 및 제2 소스/드레인 영역들(150A, 150B)의 하면의 레벨보다 낮은 레벨에 위치할 수 있으며, 활성 영역들(105)의 상면 및 하면의 레벨들보다 낮은 레벨에 위치할 수 있다. 수직 매립 구조물(170)은 종횡비로 인하여 기판(101)을 향하여 폭이 감소하도록 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 수직 매립 구조물(170)에서, Y 방향으로의 폭: Z 방향으로의 높이는, 약 1:2 내지 1:10의 범위, 예컨대, 약 1:3 내지 1:8의 범위일 수 있다.
수직 매립 구조물(170)은, 도 2c에 도시된 것과 같이, Y 방향을 따라 인접하는 제1 소스/드레인 영역(150A)과 제2 소스/드레인 영역(150B)의 사이에 배치될 수 있다. 수직 매립 구조물(170)은, 일 측면의 상부 영역인 제1 상측면(170L1)을 통해 제1 콘택 플러그(195A)와 접촉하도록 배치될 수 있다. 제1 상측면(170L1)은 대향하는 제2 상측면(170L2)과 비대칭적인 형상을 가지며, 서로 다른 정도의 경사를 가지는 영역을 포함할 수 있다. 제2 상측면(170L2)은, 제1 상측면(170L1)에 비하여, 기판(101)의 상면을 기준으로 수직에 가까운 경사를 가질 수 있다. 제1 상측면(170L1)은 상부로부터 일부가 제거 또는 리세스됨에 따른 형상을 가질 수 있다. 제1 상측면(170L1)은 제1 소스/드레인 영역(150A)에 가까울수록 상단의 위치가 낮아지도록 경사를 가질 수 있다. 상기 경사는, 직선이 아니며, 복수의 곡선들로 이루어질 수 있으나, 이에 한정되지는 않는다. 이에 따라, 수직 매립 구조물(170)은 Y 방향을 따른 단면에서 중심을 기준으로 비대칭적인 형상을 가질 수 있다.
수직 매립 구조물(170)은 인접하는 제2 콘택 플러그(195B)와는 제1 층간 절연층(192) 및 수직 절연층(172)에 의해 이격되어 배치될 수 있으며, 서로 전기적으로 분리될 수 있다. 수직 매립 구조물(170)은 도전성 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 또는 텅스텐(W) 등의 금속 물질을 포함할 수 있다.
수직 매립 구조물(170)이 측면을 통해 제1 콘택 플러그(195A)와 접촉되도록 배치되므로, 상면을 통해서만 제1 콘택 플러그(195A)와 접촉되는 경우에 비하여 접촉 면적을 확보하면서도 상대적으로 제1 콘택 플러그(195A)의 Y 방향을 따른 길이를 최소화할 수 있다. 이에 따라, 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B) 사이의 이격 거리도 최소화될 수 있어, 반도체 소자(100)의 집적도가 더욱 향상될 수 있다.
수직 절연층(172)은 수직 매립 구조물(170)의 측면들을 덮도록 배치될 수 있다. 수직 절연층(172)은 제1 콘택 플러그(195A)와 접촉하는 영역에서는 상부로부터 일부 제거되어 수직 매립 구조물(170)을 노출시키는 형태를 가질 수 있다. 수직 절연층(172)은 절연성 물질을 포함할 수 있으며, 예를 들어, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
수평 매립 구조물(180)은 수직 매립 구조물(170)의 하단 또는 하면과 연결될 수 있다. 수평 매립 구조물(180)은 파워 또는 그라운드 전압을 인가하는 백사이드 파워 전달 네트워크(backside power delivery network, BSPDN)를 이룰 수 있으며, 매립 파워 레일로 지칭될 수도 있다. 예를 들어, 수평 매립 구조물(180)은 수직 매립 구조물(170)의 아래에서 일 방향, 예를 들어 X 방향으로 연장되는 매립 배선 라인일 있으나, 수평 매립 구조물(180)의 형태는 이에 한정되지는 않는다. 수평 매립 구조물(180)은 도시되지 않은 영역에서 도시되지 않은 수직 매립 구조물(170)과 더 연결될 수 있다.
수평 매립 구조물(180)의 측면들은 제2 층간 절연층(194)으로 덮일 수 있다. 수평 매립 구조물(180)은 상부를 향하여 폭이 감소하도록 경사진 측면들을 가질 수 있다. 수평 매립 구조물(180)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 티타늄(Ti), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제1 층간 절연층(192)은 제1 및 제2 소스/드레인 영역들(150A, 150B) 및 제1 및 제2 게이트 구조물들(160A, 160B)의 상면들을 덮고, 소자 분리층(110)의 상면을 덮도록 배치될 수 있다. 제2 층간 절연층(194)은 기판(101)의 하면을 덮고 수평 매립 구조물(180)을 둘러싸도록 배치될 수 있다.
제1 및 제2 층간 절연층들(192, 194)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 층간 절연층들(192, 194) 각각은 복수의 절연층을 포함할 수 있다. 예를 들어, 제1 층간 절연층(192)에서, 수직 매립 구조물(170)과 제2 콘택 플러그(195B)의 사이 영역에는 예컨대, 도 15를 참조하여 하기에 설명하는 상부 절연층(192S)에 대응하는 질화물층이 배치되고, 그 외의 영역에는 산화물층이 배치될 수 있다.
반도체 소자(100)는 수평 매립 구조물(180)이 상부에 위치하도록 도 2a 내지 도 2c의 구조가 반전되어 패키징될 수 있으나, 반도체 소자(100)의 패키징 형태는 이에 한정되지는 않는다. 반도체 소자(100)는 제1 및 제2 소스/드레인 영역들(150A, 150B)의 아래에 배치되는 수평 매립 구조물(180)을 포함하므로, 집적도가 향상될 수 있다. 또한, 수직 매립 구조물(170)이 측면을 통해 제1 콘택 플러그(195A)와 연결되도록 배치되므로, 접촉 저항이 최소화되면서, 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B) 사이의 이격 거리가 최소화되어 반도체 소자(100)의 집적도가 더욱 향상될 수 있다.
이하의 실시예들에 대한 설명에서, 도 1a 내지 도 2c를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 3a 및 도 3b는 도 2c에 대응하는 영역을 도시한다.
도 3a를 참조하면, 반도체 소자(100a)의 수직 매립 구조물(170a)에서, 제1 콘택 플러그(195A)와 접촉하는 제1 상측면(170L1)의 형상의 도 2c의 실시예에서와 다를 수 있다.
제1 상측면(170L1)은 대향하는 제2 상측면(170L2)과 실질적으로 대칭적인 형상을 가지며, 서로 동일하거나 유사한 경사를 가질 수 있다. 제1 및 제2 상측면들(170L1, 170L2)은, 수직 매립 구조물(170a)의 종횡비에 따른 측면 경사를 동일하게 가질 수 있다. 이에 따라, 수직 매립 구조물(170)은 Y 방향을 따른 단면에서 중심을 기준으로 대칭적인 형상을 가질 수 있다. 이와 같이, 예시적인 실시예들에서, 수직 매립 구조물(170, 170a)이 상면으로부터 제거된 정도 및 이에 따른 제1 상측면(170L1)의 형상은 다양하게 변경될 수 있다.
본 실시예에서도 수직 절연층(172)은 제1 콘택 플러그(195A)와 접촉하는 영역에서는 상부로부터 일부 제거되어 수직 매립 구조물(170a)을 노출시키는 형태를 가질 수 있다.
도 3b를 참조하면, 반도체 소자(100b)에서, 제1 콘택 플러그(195Ab)는 수직 매립 구조물(170)의 측면의 일부 및 상면의 일부와 접촉할 수 있다. 제1 콘택 플러그(195Ab)는 수직 매립 구조물(170)에서 수평한 상면의 일부와 접촉할 수 있다. 제1 콘택 플러그(195Ab)는 수직 매립 구조물(170)의 상면 상에서 소정 두께로 배치될 수 있다. 본 실시예에서, 제1 콘택 플러그(195Ab)의 상면의 레벨은 수직 매립 구조물(170)의 상면의 레벨보다 높을 수 있다. 예시적인 실시예들에서, 제1 콘택 플러그(195Ab)가 수직 매립 구조물(170)의 상면과 접하는 영역의 길이는 실시예들에서 다양하게 변경될 수 있다. 본 실시예의 제1 콘택 플러그(195Ab)의 형태는 다른 실시예들에도 적용될 수 있을 것이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다. 도 4는 도 2c에 대응하는 영역을 도시한다.
도 4를 참조하면, 반도체 소자(100c)에서, 수직 매립 구조물(170c)은 제1 콘택 플러그(195Ac)와 일체를 이룰 수 있다. 제1 콘택 플러그(195Ac)와 수직 매립 구조물(170c)은 하나의 도전층으로 이루어질 수 있다. 상기 도전층은, 예를 들어 제2 콘택 플러그들(195B)의 물질과 동일한 물질로 이루어질 수 있다. 이와 같이 수직 매립 구조물(170c)과 제1 콘택 플러그(195Ac)가 일체로 이루어진 형태는 다른 실시예들에도 적용될 수 있을 것이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 5a는 도 2b에 대응하는 영역을 도시하고, 도 5b는 도 2c에 대응되는 영역을 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 소자(100d)에서, 수직 매립 구조물(170)의 외측에 제1 층간 절연층(192)이 배치되지 않을 수 있다. 수직 매립 구조물(170)은 수직 절연층(172)에 의해서 제1 및 제2 게이트 구조물들(160A, 160B)의 게이트 전극들(165)과 전기적으로 분리될 수 있다. 또한, 수직 매립 구조물(170)은 수직 절연층(172)에 의해서 인접하는 제2 소스/드레인 영역(150B) 및 제2 콘택 플러그(195B)와 전기적으로 분리될 수 있다.
이와 같이, 본 실시예는 다른 실시예들에도 적용될 수 있으며, 실시예들에서 수직 매립 구조물(170)의 외측에서의 제1 층간 절연층(192)의 배치 여부 및 두께는 다양하게 변경될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다. 도 6은 도 1a에 대응하는 평면을 도시한다.
도 6을 참조하면, 반도체 소자(100e)는 수직 매립 구조물(170e)은 X 방향으로 연장되는 라인 형태를 가질 수 있다. 수직 매립 구조물(170e)은, 예를 들어, 복수의 제1 게이트 구조물들(160A)과 복수의 제2 게이트 구조물들(160B)의 사이에서 연장될 수 있다. 다만, 수직 매립 구조물(170e)의 X 방향에서의 길이는 실시예들에서 다양하게 변경될 수 있다.
본 실시예에서, 수평 매립 구조물(180)(도 2c 참조)은 다양한 방향으로 연장되도록 배치될 수 있을 것이다. 일부 실시예들에서, 수직 매립 구조물(170e)과 수평 매립 구조물(180)의 사이에 원기둥 형상의 비아 구조물이 더 배치될 수도 있다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 7a 내지 도 7c는 각각 도 2a 내지 도 2c에 대응하는 단면을 도시한다.
도 7a 내지 도 7c를 참조하면, 반도체 소자(100f)는 도 1a 내지 도 2c의 실시예에서와 달리, 채널 구조물들(140)을 포함하지 않을 수 있으며, 이에 따라 제1 및 제2 게이트 구조물들(160A, 160B)의 배치가 상기 실시예에서와 다를 수 있다. 반도체 소자(100f)는 별도의 채널층을 포함하지 않는 FinFET들을 포함할 수 있다.
반도체 소자(100f)에서, 트랜지스터들의 채널 영역은 활성 구조물인 핀(fin) 구조의 활성 영역들(105)에 한정될 수 있다. 또한, 게이트 전극들(165) 내에는 별도의 채널층들이 개재되지 않을 수 있다. 다만, 게이트 전극들(165)에 대한 그 외의 설명 및 수직 매립 구조물(170)에 대한 설명은, 도 1 내지 도 2c의 실시예에서의 설명이 동일하게 적용될 수 있다. 이와 같은 반도체 소자(100f)는 다른 실시예들에 적용되거나, 다른 실시예들의 반도체 소자의 일 영역에 추가적으로 배치될 수도 있을 것이다.
도 8a 내지 도 19c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 8a 내지 도 19c에서는 도 1a 내지 도 2c의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명한다. 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 및 도 19a는 도 2a에 대응되는 단면들을 도시하고, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 및 도 19b는 도 2b에 대응되는 단면들을 도시하고, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c 내지 도 18, 및 도 19c는 도 2c에 대응되는 단면들을 도시한다.
도 8a 내지 도 8c를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 교대로 적층하고, 활성 영역들(105)을 포함하는 활성 구조물들을 형성할 수 있다.
희생층들(120)은 후속 공정을 통해, 도 2a 및 도 2b와 같이, 제4 채널층(144) 아래의 게이트 유전층들(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제4 채널층들(141, 142, 143, 144)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제4 채널층들(141, 142, 143, 144)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144) 각각은 약 1 내지 약 100 nm의 범위의 두께를 가질 수 있다. 희생층들(120)과 교대로 적층되는 채널층들(141, 142, 143, 144)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
다음으로, 상기 활성 구조물들은 희생층들(120), 제1 내지 제4 채널층들(141, 142, 143, 144), 및 기판(101)의 상부 영역을 패터닝하여 형성할 수 있다. 상기 활성 구조물들은 서로 교대로 적층되는 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)으로부터 돌출되도록 형성되는 활성 영역들(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, X 방향으로 연장되는 라인 형태로 형성될 수 있으며, Y 방향에서 서로 이격되어 형성될 수 있다. 종횡비에 따라, 상기 활성 구조물들의 측면들은 하부를 향하면서 폭이 증가하도록 경사진 형태를 가질 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(200)은, 후속 공정을 통해 도 2a 및 도 2b와 같이, 채널 구조물들(140) 상에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(200)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, Y 방향으로 연장되며, X 방향에서 서로 이격되어 배치될 수 있다.
희생 게이트 구조물(200)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 희생 게이트 구조물들(200) 사이에서, 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 일부 제거하고, 내부 스페이서층들(130) 및 제1 및 제2 소스/드레인 영역들(150A, 150B)을 형성할 수 있다.
먼저, 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)의 일부를 제거하여 리세스 영역들을 형성할 수 있다. 본 단계에서, 제1 내지 제4 채널층들(141, 142, 143, 144)은 X 방향을 따라 한정된 길이를 갖는 채널 구조물들(140)을 이룰 수 있다.
다음으로, 상기 리세스 영역들을 통해 노출된 희생층들(120)을 측면으로부터 일부 제거할 수 있다. 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, X 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 채우고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, 및 SiBN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 활성 영역들(105) 및 채널 구조물들(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 11a 내지 도 11c를 참조하면, 제1 층간 절연층(192)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(200)을 제거할 수 있다.
제1 층간 절연층(192)은, 희생 게이트 구조물들(200) 및 제1 및 제2 소스/드레인 영역들(150A, 150B)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(200)은, 게이트 스페이서층들(164), 제1 층간 절연층(192), 채널 구조물들(140), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(200)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 상기 제거 공정 중에, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 제1 층간 절연층(192) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 12a 내지 도 12c를 참조하면, 게이트 유전층들(162) 및 게이트 전극(165)을 형성하여 제1 및 제2 게이트 구조물들(160A, 160B)을 형성할 수 있다.
게이트 유전층들(162) 및 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수도 있다.
게이트 유전층들(162), 게이트 전극(165), 및 게이트 스페이서층들(164)은 Y 방향에서 연속적으로 연장되도록 형성된 후, 식각 공정에 의해 일부 영역에서 제거될 수 있다. 이에 의해, Y 방향에서 서로 분리된 제1 및 제2 게이트 구조물들(160A, 160B)이 형성될 수 있다. 일부 실시예들에서, 상기 제거 공정 중에, 상기 영역에서 게이트 전극(165)만 제거되거나, 게이트 유전층들(162) 및 게이트 전극(165)만 제거될 수도 있다.
제1 및 제2 게이트 구조물들(160A, 160B) 상에 제1 층간 절연층(192)을 더 형성할 수 있다. 제1 층간 절연층(192)은 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B) 사이의 영역을 채울 수 있다.
도 13a 내지 도 13c를 참조하면, 수직 매립 구조물(170) 및 수직 절연층(172)을 형성할 수 있다.
수직 매립 구조물(170)은 Y 방향을 따라 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)로부터 이격된 영역에 형성될 수 있다. 수직 매립 구조물(170)은 Y 방향을 따라 인접하는 제1 소스/드레인 영역(150A)과 제2 소스/드레인 영역(150B)의 사이의 영역에 형성될 수 있다. 상기 영역에서, 제1 층간 절연층(192)을 관통하여 기판(101) 내로 연장되는 홀을 형성한 후, 상기 홀 내에 절연층 및 도전층을 순차적으로 형성하여 수직 절연층(172) 및 수직 매립 구조물(170)을 형성할 수 있다. 수직 절연층(172)은 상기 홀의 바닥면 및 내측면들을 컨포멀하게 덮도록 형성되고, 수직 매립 구조물(170)은 홀을 채우도록 형성될 수 있다.
도 5a 내지 도 6의 실시예들과 같이 일부 실시예들의 경우, 도 12a 내지 도 12c를 참조하여 상술한 단계에서 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)의 사이에 제1 층간 절연층(192)을 추가로 형성하지 않고, 바로 본 단계에서와 같이 수직 절연층(172) 및 수직 매립 구조물(170)을 형성함으로써 제조될 수 있다. 다만, 도 5a 내지 도 6의 실시예들의 제조 방법이 이에 한정되는 것은 아니다.
도 14a 내지 도 14c를 참조하면, Y 방향을 따라 제1 및 제2 콘택 플러그들(195A, 195B)(도 1a 내지 도 2c 참조)이 연장되지 않는 영역을 노출시키는 마스크층(ML)을 형성할 수 있다.
구체적으로, 마스크층(ML)은 도 1a의 Y 방향을 따라 인접하는 제1 및 제2 콘택 플러그들(195A, 195B)의 사이 영역을 오픈하도록 패터닝되어 형성될 수 있다. 마스크층(ML)은 복수의 하드 마스크층 및 포토 마스크층을 포함할 수 있다.
이하의 도 15 내지 도 18은 도 2c에 대응하는 단면을 도시한다.
도 15를 참조하면, 마스크층(ML)을 통해 노출된 영역에서 제1 층간 절연층(192)을 소정 깊이로 제거하고 기존의 제1 층간 절연층(192)과 다른 물질을 포함하는 상부 절연층(192S)을 형성할 수 있다.
상부 절연층(192S)은 후속 공정을 통해 일부가 잔존하여 제1 층간 절연층(192)을 이룰 수 있다. 예를 들어, 제1 층간 절연층(192)은 실리콘 산화물을 포함하고, 상부 절연층(192S)은 실리콘 질화물을 포함할 수 있다.
도 16을 참조하면, 제1 및 제2 콘택 플러그들(195A, 195B)(도 1a 내지 도 2c 참조)을 형성하기 위한 개구부들(CR)을 형성할 수 있다.
개구부들(CR)은 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들을 노출하도록 형성될 수 있다. 개구부들(CR) 중 일부를 통해 수직 절연층(172) 및 수직 매립 구조물(170)도 노출될 수 있다. 개구부들(CR)은 제1 및 제2 콘택 플러그들(195A, 195B)이 배치될 영역들에서 상부 절연층(192S)을 제외한 제1 층간 절연층(192)의 영역을 선택적으로 제거하여 형성할 수 있다. 다만, 제1 층간 절연층(192)의 제거 시에 개구부(CR)를 통해 노출되는 수직 절연층(172)의 일부 및 수직 매립 구조물(170)의 일부도 함께 제거될 수 있다. 이에 따라, 수직 매립 구조물(170)은 Y 방향을 따른 단면에서 비대칭적인 형상을 갖게될 수 있다. 일부 실시예들에서, 상부 절연층(192S)도 일부 제거될 수 있다.
도 3a의 실시예의 경우, 제조 공정 시에, 본 단계에서 수직 절연층(172)이 거의 제거되지 않거나 상대적으로 적게 제거되고, 수직 매립 구조물(170)이 제거되지 않을 수 있다. 이에 따라, 트림(trim) 공정을 추가적으로 수행하여 좌측의 수직 절연층(172)을 추가적으로 제거함으로써 제조될 수 있다.
도 17을 참조하면, 개구부들(CR)을 채우는 예비 콘택 플러그층(195p)을 형성할 수 있다.
예비 콘택 플러그층(195p)은 개구부들(CR)을 채우고, Y 방향을 따라 인접하는 개구부들(CR) 사이에 위치하는 수직 매립 구조물(170)의 상면, 수직 절연층(172)의 상면, 및 상부 절연층(192S)의 상면도 덮도록 형성될 수 있다.
도 18을 참조하면, 평탄화 공정에 의해 예비 콘택 플러그층(195p)을 일부 제거하여, 제1 및 제2 콘택 플러그들(195A, 195B)을 형성할 수 있다.
상기 평탄화 공정은 수직 매립 구조물(170)의 상면, 수직 절연층(172)의 상면, 및 상부 절연층(192S)의 상면이 노출되도록 수행될 수 있다. 이에 의해, Y 방향을 따라 인접하는 제1 및 제2 콘택 플러그들(195A, 195B)은 서로 물리적으로 분리될 수 있으며, 수직 절연층(172) 및 상부 절연층(192S)에 의해 전기적으로도 분리될 수 있다. 잔존하는 상부 절연층(192S)은 제1 층간 절연층(192)의 일부를 이루는 것으로 설명될 수 있으며, 이하에서는 별도로 도면들에 표시하지 않는다.
도 3b의 실시예의 경우, 제조 공정 시, 도 15를 참조하여 상술한 단계에서 상부 절연층(192S)이 수직 매립 구조물(170)의 상면의 일부 상으로부터 우측으로부터 연장되도록 형성되고, 본 단계에서, 평탄화 두께를 상대적으로 얇게함으로써 제조될 수 있다.
도 19a 내지 도 19c를 참조하면, 도 8a 내지 도 18을 참조하여 형성한 상기 전체 구조물을 캐리어 기판(SUB)에 부착하고, 기판(101)을 일부 제거한 후, 제2 층간 절연층(194)을 형성하고 트렌치(BT)를 형성할 수 있다.
캐리어 기판(SUB)은 도 18의 기판(101)의 하면 상에 공정을 수행하기 위하여, 제1 층간 절연층(192) 상에 부착될 수 있다. 도 19a 내지 도 19c에서는 이해를 돕기 위하여, 상기 전체 구조물이 도 18에서 도시된 구조의 미러 이미지인 형태로 회전 또는 반전되는 것으로 도시하였다.
기판(101)의 상면으로부터 소정 두께로 기판(101)을 제거할 수 있다. 기판(101)은 예를 들어, 랩핑(lapping), 그라인딩(grinding), 또는 폴리싱(polishing) 공정에 의해 제거될 수 있다. 기판(101)이 제거되는 두께는 실시예들에서 다양하게 변경될 수 있다. 일부 실시예들에서, 기판(101)은 소자 분리층(110) 상에서 완전히 제거될 수도 있다.
제2 층간 절연층(194)은 박형화된 기판(101) 상에 형성될 수 있다. 제2 층간 절연층(194)에는 수평 매립 구조물(180)(도 2a 내지 도 2c 참조)이 배치될 영역들에 트렌치(BT)가 형성될 수 있다. 트렌치(BT)의 형성 시, 수직 매립 구조물(170)의 상면 상에서 수직 절연층(172)이 제거되어 수직 매립 구조물(170)이 노출될 수 있다.
다음으로, 도 2a 내지 도 2c를 함께 참조하면, 트렌치(BT)에 도전성 물질을 채워서 수평 매립 구조물(180)을 형성하고 캐리어 기판(210)을 제거할 수 있다. 이에 의해 도 1 내지 도 2c의 반도체 소자(100)까 제조될 수 있다. 반도체 소자(100)는, 수평 매립 구조물(180)이 상부에 위치하는 상태로 패키징될 수 있으나, 이에 한정되지는 않는다.
도 20a 내지 도 20d는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 20a 내지 도 20d에서는 도 4의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명하며, 도 4에 대응되는 단면들을 도시한다.
도 20a를 참조하면, 먼저 도 12a 내지 도 12c를 참조하여 상술한 공정이 동일하게 수행된 후, 수직 절연층(172) 및 수직 희생층(220)을 형성할 수 있다.
수직 희생층(220)은 수직 매립 구조물(170)(도 4 참조)에 대응되는 영역에 형성될 수 있다. 제1 층간 절연층(192)을 관통하여 기판(101) 내로 연장되는 홀을 형성한 후, 상기 홀 내에 수직 절연층(172) 및 수직 희생층(220)을 순차적으로 형성할 수 있다. 수직 절연층(172)은 상기 홀의 바닥면 및 내측면들을 컨포멀하게 덮도록 형성되고, 수직 희생층(220)은 홀을 채우도록 형성될 수 있다. 수직 희생층(220)은 예를 들어, 탄소계 물질일 수 있으나, 이에 한정되지 않는다. 예를 들어, 수직 희생층(220)은 SOH(Spin-on Hardmask)일 수 있다.
도 20b를 참조하면, 제1 및 제2 콘택 플러그들(195A, 195B)(도 1a 내지 도 2c 참조)을 형성하기 위한 개구부들(CR')을 형성할 수 있다.
개구부들(CR')은 도 16을 참조하여 상술한 것과 유사하게, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들을 노출하도록 형성될 수 있다. 다만, 본 단계에서의 개구부들(CR')은 수직 희생층(220)을 노출시키지 않도록 수직 희생층(220)로부터 이격되도록 형성될 수 있다. 이에 따라, 개구부들(CR')은 도 16의 개구부(CR)에 비하여 상대적으로 작은 크기로 형성될 수 있다
도 20c를 참조하면, 개구부들(CR')을 측면(lateral) 확장할 수 있다.
개구부들(CR')은 측면 식각 공정에 의해 측면으로부터 확장시킬 수 있다. 이에 의해 개구부들(CR')에 인접하는 수직 절연층(172)이 일부 제거될 수 있으며, 수직 절연층(172)이 제거된 후 노출되는 수직 희생층(220)도 일부 제거될 수 있다.
도 20d를 참조하면, 개구부(CR')를 통해 노출된 수직 희생층(220)을 제거할 수 있다.
수직 희생층(220)은 수직 절연층(172) 및 제1 층간 절연층(192)에 대하여 선택적으로 제거될 수 있다. 이에 의해, 개구부(CR')와 연결되어 연장되는 수직 개구부(VR)가 형성될 수 있다.
다음으로, 도 4를 함께 참조하면, 개구부들(CR') 및 수직 개구부(VR)에 도전성 물질을 채워서 제1 및 제2 콘택 플러그들(195Ac, 195B) 및 수직 매립 구조물(170c)을 형성할 수 있다. 이에 의해, 도 4의 반도체 소자(100c)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
150A, 150B: 제1 및 제2 소스/드레인 영역
160A, 160B: 제1 및 제2 게이트 구조물
162: 게이트 유전층 164: 게이트 스페이서층
165: 게이트 전극 170: 수직 매립 구조물
172: 수직 절연층 180: 수평 매립 구조물
192, 194: 제1 및 제2 층간 절연층

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되어 배치되는 제1 및 제2 게이트 구조물들;
    상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들; 및
    상기 제2 방향을 따라 상기 제1 및 제2 게이트 구조물들과 이격되어 배치되며, 상기 제2 방향을 따른 측면의 일부를 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립(buried) 구조물을 포함하고,
    상기 수직 매립 구조물은, 상기 제1 및 제2 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 수직 매립 구조물의 상면은 상기 소스/드레인 영역들의 상면들보다 높은 레벨에 위치하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 수직 매립 구조물의 하면은 상기 소스/드레인 영역들의 하면들보다 낮은 레벨에 위치하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 수직 매립 구조물의 상면은 상기 콘택 플러그들의 상면들과 동일 레벨에 위치하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 콘택 플러그에서 상기 제2 방향을 따라 상기 수직 매립 구조물을 향하는 측면은, 상기 수직 매립 구조물 상에 위치하는 반도체 소자.
  6. 제1 항에 있어서,
    각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 구조물들에 의해 둘러싸이도록 배치되는 복수의 채널층들을 더 포함하는 반도체 소자.
  7. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되는 제1 및 제2 게이트 구조물들;
    상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들; 및
    상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치되며, 상기 제2 방향을 따른 제1 측면의 일부를 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립 구조물을 포함하고,
    평면도 상에서, 상기 수직 매립 구조물은 상기 제1 콘택 플러그의 상기 제2 방향을 따른 일단을 둘러싸는 반도체 소자.
  8. 제7 항에 있어서,
    상기 수직 매립 구조물은, 상기 제1 방향에서 상기 제1 및 제2 게이트 구조물들과 중첩되지 않는 반도체 소자.
  9. 제7 항에 있어서,
    상기 수직 매립 구조물은 상기 제1 콘택 플러그와 일체를 이루며 하나의 층으로 이루어진 반도체 소자.
  10. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되며, 상기 제2 방향에서 서로 이격되는 제1 및 제2 게이트 구조물들;
    상기 제1 및 제2 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들;
    상기 제2 방향을 따른 측면의 상부 영역을 통해 상기 콘택 플러그들 중 제1 콘택 플러그와 접촉하는 수직 매립 구조물; 및
    상기 수직 매립 구조물의 하단과 연결되는 수평 매립 구조물을 포함하고,
    상기 수직 매립 구조물의 상면은 상기 소스/드레인 영역들의 상면들보다 높은 레벨에 위치하는 반도체 소자.
KR1020220075121A 2022-06-20 2022-06-20 반도체 소자 KR20230174071A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220075121A KR20230174071A (ko) 2022-06-20 2022-06-20 반도체 소자
US18/295,867 US20230411471A1 (en) 2022-06-20 2023-04-05 Semiconductor devices
CN202310700153.6A CN117276276A (zh) 2022-06-20 2023-06-13 半导体装置
TW112122749A TW202414787A (zh) 2022-06-20 2023-06-16 半導體元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220075121A KR20230174071A (ko) 2022-06-20 2022-06-20 반도체 소자

Publications (1)

Publication Number Publication Date
KR20230174071A true KR20230174071A (ko) 2023-12-27

Family

ID=89169389

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220075121A KR20230174071A (ko) 2022-06-20 2022-06-20 반도체 소자

Country Status (4)

Country Link
US (1) US20230411471A1 (ko)
KR (1) KR20230174071A (ko)
CN (1) CN117276276A (ko)
TW (1) TW202414787A (ko)

Also Published As

Publication number Publication date
CN117276276A (zh) 2023-12-22
US20230411471A1 (en) 2023-12-21
TW202414787A (zh) 2024-04-01

Similar Documents

Publication Publication Date Title
US12014957B2 (en) Semiconductor device having a source/drain contact plug with an upwardly protruding portion
CN110620110B (zh) 包括鳍型场效应晶体管的半导体器件
US11710796B2 (en) Semiconductor devices
KR20200136519A (ko) 반도체 장치
KR20220154266A (ko) 반도체 장치
US20220399449A1 (en) Semiconductor device
KR20230174071A (ko) 반도체 소자
US20240258204A1 (en) Semiconductor devices
US20230223451A1 (en) Semiconductor devices
US20230163178A1 (en) Semiconductor devices
KR20240049893A (ko) 반도체 소자
US20240006503A1 (en) Semiconductor devices
US20240282830A1 (en) Semiconductor devices
US20240072149A1 (en) Semiconductor devices
KR20230023874A (ko) 반도체 소자
KR20230105443A (ko) 반도체 소자
KR20230027350A (ko) 반도체 소자
KR20240152495A (ko) 반도체 소자
KR20240023913A (ko) 반도체 장치
KR20230153822A (ko) 반도체 소자
KR20220150490A (ko) 반도체 소자
KR20230086909A (ko) 반도체 소자
KR20230036580A (ko) 반도체 장치
KR20240011398A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal