TW202414787A - 半導體元件 - Google Patents

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車承珉
郭玟燦
黃東勳
劉素羅
李城門
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體元件，包含：第一主動區及第二主動區，位於基底上且在第一方向上延伸；第一閘極結構及第二閘極結構，分別位於第一主動區及第二主動區上，第一閘極結構及第二閘極結構在第二方向上延伸且在第二方向上彼此間隔開；第一源極/汲極區及第二源極/汲極區，分別位於第一主動區及第二主動區上且鄰近於第一閘極結構及第二閘極結構；第一接觸插塞及第二接觸插塞，位於第一源極/汲極區及第二源極/汲極區上且分別連接至第一源極/汲極區及第二源極/汲極區；以及豎直埋入結構，位於第一閘極結構與第二閘極結構之間及第一源極/汲極區與第二源極/汲極區之間。豎直埋入結構包含接觸第一接觸插塞的第一側表面。

Description

半導體元件
[相關申請案的交叉參考]
本申請案主張2022年6月20日在韓國智慧財產局申請的韓國專利申請案第10-2022-0075121號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是關於一種半導體元件。
隨著對半導體元件的高效能、高速度及/或多功能性的需求增加，半導體元件的整合度亦增加。具有高整合密度的半導體元件可包含其間具有精細寬度或精細間隔的圖案。此外，為了克服由平面金屬氧化物半導體FET（metal oxide semiconductor FET；MOSFET）的大小減小引起的操作特性的限制，已努力開發包含具有三維結構（例如，FinFET）的通道的半導體元件。
實例實施例提供一種具有增加的整合度及改良的電特性的半導體元件。
根據實例實施例，一種半導體元件包含：第一主動區及第二主動區，位於基底上且在第一方向上延伸；第一閘極結構及第二閘極結構，分別位於第一主動區及第二主動區上，第一閘極結構及第二閘極結構在第二方向上延伸且在第二方向上彼此間隔開；第一源極/汲極區及第二源極/汲極區，分別位於第一主動區及第二主動區上且鄰近於第一閘極結構及第二閘極結構；第一接觸插塞及第二接觸插塞，位於第一源極/汲極區及第二源極/汲極區上且分別連接至第一源極/汲極區及第二源極/汲極區；以及豎直埋入結構，位於第一閘極結構與第二閘極結構之間及第一源極/汲極區與第二源極/汲極區之間。豎直埋入結構可包含在第二方向上彼此間隔開的第一側表面及第二側表面，且第一接觸插塞接觸豎直埋入結構的第一側表面。
根據實例實施例，一種半導體元件包含：第一主動區及第二主動區，位於基底上且在第一方向上延伸；第一閘極結構及第二閘極結構，分別位於第一主動區及第二主動區上，第一閘極結構及第二閘極結構在第二方向上延伸且在第二方向上彼此間隔開；第一源極/汲極區及第二源極/汲極區，分別位於第一主動區及第二主動區上且鄰近於第一閘極結構及第二閘極結構；第一接觸插塞及第二接觸插塞，位於第一源極/汲極區及第二源極/汲極區上且分別連接至第一源極/汲極區及第二源極/汲極區；以及豎直埋入結構，位於第一源極/汲極區與第二源極/汲極區之間。豎直埋入結構可包含在第二方向上彼此間隔開的第一側表面及第二側表面，且第一接觸插塞接觸豎直埋入結構的第一側表面。第一接觸插塞可包含在第二方向上彼此間隔開的第一末端部分及第二末端部分，且第一接觸插塞的第一末端部分在平面圖中位於豎直埋入結構中。
根據實例實施例，一種半導體元件包含：第一主動區及第二主動區，位於基底上且在第一方向上延伸；第一閘極結構及第二閘極結構，分別位於第一主動區及第二主動區上，第一閘極結構及第二閘極結構在第二方向上延伸且在第二方向上彼此間隔開；第一源極/汲極區及第二源極/汲極區，分別位於第一主動區及第二主動區上且鄰近於第一閘極結構及第二閘極結構；第一接觸插塞及第二接觸插塞，位於第一源極/汲極區及第二源極/汲極區上且分別連接至第一源極/汲極區及第二源極/汲極區；豎直埋入結構，包含在第二方向上彼此間隔開的第一側表面及第二側表面，第一接觸插塞接觸第一側表面的上部部分；以及水平埋入結構，接觸豎直埋入結構的下部表面。豎直埋入結構的最上部末端可位於比第一源極/汲極區的最上部末端距基底更遠的層級上。
在下文中，將參考隨附圖式描述實例實施例。
在以下描述中，除非另有指示，否則參考圖式使用術語「上部」、「上部部分」、「上部表面」、「下部」、「下部部分」、「下部表面」、「側表面」以及類似者。儘管本文中可使用術語第一、第二以及其他術語來描述各種元件，但此等元件不應受此等術語限制。此等術語僅用於將一個元件與另一元件區分開。舉例而言，在不脫離本揭露的教示的情況下，第一元件可稱為第二元件，且類似地，第二元件可稱為第一元件。如本文中所使用，「覆蓋」或「包圍」或「填充」另一元件或區的元件或區可完全地或部分地覆蓋或包圍或填充另一元件或區。
圖1A及圖1B為示出根據實例實施例的半導體元件的平面圖。圖1B為圖1A的區「A」中的所選擇組件（例如，主要組件）的放大平面圖。
圖2A、圖2B以及圖2C為示出根據實例實施例的半導體元件的橫截面圖。圖2A至圖2C為分別沿著圖1A的線I-I'、線Ⅱ-Ⅱ'以及線Ⅲ-Ⅲ'截取的橫截面圖。為易於描述，圖1A及圖1B中僅示出半導體元件的所選擇組件（例如，主要組件）。
參考圖1A至圖2C，半導體元件100可包含：基底101，包含主動區105；通道結構140，包含在主動區105上彼此豎直間隔開的第一通道層141、第二通道層142、第三通道層143以及第四通道層144；第一閘極結構160A及第二閘極結構160B，在主動區105上延伸（例如，橫穿主動區105或與主動區105相交）且分別包含閘極電極165；第一源極/汲極區150A及第二源極/汲極區150B，接觸通道結構140；第一接觸插塞195A及第二接觸插塞195B，分別連接至第一源極/汲極區150A及第二源極/汲極區150B；以及豎直埋入結構170，連接至第一接觸插塞195A。半導體元件100可更包含隔離層110、內部間隔件層130、豎直絕緣層172、水平埋入結構180以及第一層間絕緣層192及第二層間絕緣層194。第一閘極結構160A及第二閘極結構160B中的各者可包含閘極介電層162、閘極間隔件層164以及閘極電極165。
在半導體元件100中，閘極電極165可安置於主動區105與通道結構140之間、通道結構140的第一通道層141、第二通道層142、第三通道層143以及第四通道層144之間以及通道結構140上。因此，半導體元件100可包含具有多橋通道FET（multi-bridge channel FET；MBCFET™）結構的電晶體、環繞式閘極類型場效電晶體。
基底101可具有在X方向（亦稱為第一方向或第一水平方向）及Y方向（亦稱為第二方向或第二水平方向）上延伸的上部表面。基底101可包含半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體。舉例而言，IV族半導體可包含矽、鍺或矽鍺。基底101可提供為塊體晶圓、磊晶層、絕緣體上矽（silicon-on-insulator；SOI）層、絕緣體上半導體（semiconductor-on-insulator；SeOI）層或類似者。
基底101可包含安置於其上的主動區105。然而，根據描述方法，主動區105可描述為與基底101分離。在一些實施例中，可移除主動區105下方的基底101。
主動區105可安置為在第一方向（例如，X方向）上延伸。主動區105可界定為距基底101的一部分的上部表面預定深度。主動區105可形成為基底101的一部分，或可包含自基底101生長的磊晶層。主動區105中的各者可包含向上突起的主動鰭片。主動區105可與通道結構140一起構成主動結構，其中形成電晶體的通道區。主動區105中的各者可包含雜質區。雜質區可構成電晶體的井區的至少一部分。如本文中所使用，「元件A在方向X上延伸」（或類似語言）可意謂元件A在方向X上縱向延伸。
隔離層110可在Y方向上安置於鄰近主動區105之間。主動區105的上部表面可安置於比隔離層110的上部表面的層級更高的層級上。主動區105的部分可在鄰近於第一閘極結構160A及第二閘極結構160B的相對側上凹陷，且第一源極/汲極區150A及第二源極/汲極區150B可分別安置於凹陷區中。
隔離層110可填充主動區105之間的空間，且可在基底101中界定主動區105。隔離層110可藉由例如淺溝渠隔離（shallow trench isolation；STI）製程形成。隔離層110可暴露主動區105的上部表面，或可暴露主動區105的上部表面的一部分。隔離層110可由絕緣材料形成。隔離層110可包含例如氧化物、氮化物或其組合。
第一閘極結構160A及第二閘極結構160B可安置於主動區105上以位於主動區105上（例如，橫穿主動區105或與主動區105相交）且在第二方向（例如，Y方向）上延伸。電晶體的通道區可形成於主動區105中，與第一閘極結構160A及第二閘極結構160B的閘極電極165及通道結構140相交。第一閘極結構160A及第二閘極結構160B可在Y方向上以直線安置，且可安置為彼此間隔開。第一閘極結構160A及第二閘極結構160B可構成具有不同電特性的電晶體。
第一閘極結構160A及第二閘極結構160B中的各者可包含閘極介電層162、閘極間隔件層164以及閘極電極165。在實例實施例中，第一閘極結構160A及第二閘極結構160B中的各者可更包含位於閘極電極165的上部表面上的封蓋層。在一些實施例中，第一閘極結構160A及第二閘極結構160B上的第一層間絕緣層192的一部分可稱為閘極封蓋層。
閘極介電層162可安置於主動區105與閘極電極165之間及通道結構140與閘極電極165之間，且可安置為覆蓋閘極電極165的表面的至少一部分。舉例而言，閘極介電層162可安置為包圍閘極電極165的除上部表面以外的所有表面。閘極介電層162可在閘極電極165與閘極間隔件層164之間延伸，但實例實施例不限於此。閘極介電層162可包含例如氧化物、氮化物或高κ介電材料。高κ介電材料可指具有高於氧化矽（SiO 2）的介電常數的介電常數的介電材料。高κ介電材料可為例如氧化鋁（Al 2O 3）、氧化鉭（Ta 2O 3）、氧化鈦（TiO 2）、氧化釔（Y 2O 3）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSi xO y）、氧化鉿（HfO 2）、氧化鉿矽（HfSi xO y）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAl xO y）、氧化鑭鉿（LaHf xO y）、氧化鉿鋁（HfAl xO y）及/或氧化鐠（Pr 2O 3）。在一些實施例中，閘極介電層162可具有多層結構。
閘極電極165可包含導電材料，例如金屬氮化物，諸如氮化鈦（TiN）、氮化鉭（TaN）及/或氮化鎢（WN）；金屬，諸如鋁（Al）、鎢（W）及/或鉬（Mo）；及/或半導體材料，諸如摻雜多晶矽。在一些實施例中，閘極電極165可具有多層結構。
閘極間隔件層164可在通道結構140上安置於閘極電極165的相對側表面上。閘極間隔件層164可使源極/汲極區150A及源極/汲極區150B與閘極電極165絕緣。根據實例實施例，閘極間隔件層164的上部末端的形狀可不同地改變，且閘極間隔件層164可具有多層結構。閘極間隔件層164可由例如氧化物、氮化物、氮氧化物及/或低κ介電材料形成。在一些實施例中，閘極間隔件層164可為低κ介電材料。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者的任何及所有組合。
在一些實施例中，第一閘極結構160A及第二閘極結構160B可包含閘極電極165的不同材料，或可具有閘極電極165在X方向上的不同長度。
通道結構140可在主動區105上安置於主動區105與第一閘極結構160A及第二閘極結構160B相交的區中。通道結構140中的各者可包含第一通道層141、第二通道層142、第三通道層143以及第四通道層144，兩個或大於兩個通道層安置為在Z方向（亦稱為第三方向或豎直方向）上彼此間隔開。通道結構140可連接至第一源極/汲極區150A及第二源極/汲極區150B。通道結構140可具有等於或小於主動區105在Y方向上的寬度的寬度，且可具有等於或類似於第一閘極結構160A及第二閘極結構160B在X方向上的寬度的寬度。在Y方向上的橫截面中，在第一通道層141、第二通道層142、第三通道層143以及第四通道層144當中，安置於下部部分中的通道層可具有等於或大於安置於上部部分中的通道層的寬度的寬度。在一些實施例中，與第一閘極結構160A及第二閘極結構160B的寬度相比，通道結構140可具有減小的寬度，使得通道結構140的側表面安置於第一閘極結構160A及第二閘極結構160B下方。
通道結構140可由例如半導體材料形成，且可包含例如矽（Si）、矽鍺（SiGe）以及鍺（Ge）中的至少一者。通道結構140可由例如與主動區105相同的材料形成。構成單一通道結構140的通道層的數目及形狀可根據實例實施例變化。
第一源極/汲極區150A及第二源極/汲極區150B可安置為分別在鄰近於第一閘極結構160A及第二閘極結構160B的相對側上接觸通道結構140。第一源極/汲極區150A及第二源極/汲極區150B可安置於部分地凹陷主動區105的上部部分的區中。第一源極/汲極區150A可指經由第一接觸插塞195A連接至豎直埋入結構170的源極/汲極區，且第二源極/汲極區150B可指另一源極/汲極區。第一源極/汲極區150A可經由第一接觸插塞195A及豎直埋入結構170電連接至水平埋入結構180以施加有電力。
第一源極/汲極區150A及第二源極/汲極區150B的上部表面可安置於與通道結構140上的第一閘極結構160A及第二閘極結構160B的下部表面的層級相同或類似的層級上。然而，第一源極/汲極區150A及第二源極/汲極區150B的上部表面的層級可根據實例實施例變化。如圖2C中所示出，第一源極/汲極區150A及第二源極/汲極區150B可在Y方向上的橫截面中具有例如多邊形形狀、橢圓形狀或類似者，但實例實施例不限於此。第一源極/汲極區150A及第二源極/汲極區150B可包含半導體材料，例如矽（Si）及/或鍺（Ge），且可更包含雜質。
內部間隔件層130可在Z方向上與閘極電極165並排地安置於第一通道層141、第二通道層142、第三通道層143以及第四通道層144之間。閘極電極165可藉由內部間隔件層130與第一源極/汲極區150A及第二源極/汲極區150B穩定地間隔開，以與第一源極/汲極區150A及第二源極/汲極區150B電分離。內部間隔件層130可具有面向閘極電極165的側表面在閘極電極165的內部凸出圓形的形狀，但實例實施例不限於此。內部間隔件層130可包含例如氧化物、氮化物、氮氧化物及/或低κ介電材料。在一些實施例中，內部間隔件層130可由低κ介電材料形成。然而，在一些實施例中，可省略內部間隔件層130。
第一接觸插塞195A及第二接觸插塞195B可安置於第一源極/汲極區150A及第二源極/汲極區150B上。第一接觸插塞195A可穿透第一層間絕緣層192以連接至第一源極/汲極區150A，且第二接觸插塞195B可穿透第一層間絕緣層192以連接至第二源極/汲極區150B。
如圖1A中所示出，第一接觸插塞195A可安置為在Y方向上突起至未安置第一閘極結構160A及第二閘極結構160B的區。第一接觸插塞195A可突起至第一閘極結構160A及第二閘極結構160B在Y方向上彼此間隔開的區，或在X方向上與所述區交疊的區。第一接觸插塞195A可連接至所述區中的豎直埋入結構170。如圖1B中所示出，第一接觸插塞195A可具有在X方向上的第一長度L1，及在Y方向上的大於第一長度L1的第二長度L2。在圖1A中，第一接觸插塞195A示出為具有大於第二接觸插塞195B在Y方向上的長度的長度，但第一接觸插塞195A及第二接觸插塞195B的相對長度不限於此。第一接觸插塞195A與鄰近第二接觸插塞195B之間的在Y方向上的距離D1可在例如約20奈米（nm）至約30奈米的範圍內。
第一接觸插塞195A的區可安置於豎直埋入結構170上。在第一接觸插塞195A在Y方向上的側表面當中，指向豎直埋入結構170的側表面可安置於豎直埋入結構170上。在第一接觸插塞195A中，連接至豎直埋入結構170的末端部分195EP可安置為在平面圖中與豎直埋入結構170交疊，如圖1A中所示出。在一些實施例中，第一接觸插塞195A的上部部分（例如，末端部分195EP）可在Z方向上與豎直埋入結構170的下部部分交疊，如圖2C中所示出。第一接觸插塞195A的包含末端部分195EP的區可在Z方向上與豎直埋入結構170交疊。末端部分195EP可在平面圖中由豎直埋入結構170包圍。第一接觸插塞195A的包含末端部分195EP的區亦可在X方向及Y方向上與豎直埋入結構170交疊。第一接觸插塞195A可具有包含在接觸豎直埋入結構170的末端部分195EP中具有多個曲率的不規則彎曲表面的側表面，如圖2C中所示出。然而，側表面的詳細形狀可根據實例實施例變化。
第一接觸插塞195A及第二接觸插塞195B中的各者可具有傾斜以具有由於縱橫比而在朝向基底101的方向上減小的寬度（例如，在X方向或Y方向上的寬度）的側表面，但實例實施例不限於此。第一接觸插塞195A及第二接觸插塞195B可安置為藉由凹陷第一源極/汲極區150A及第二源極/汲極區150B的部分來接觸第一源極/汲極區150A及第二源極/汲極區150B的上部表面及傾斜表面的部分。在一些實施例中，第一接觸插塞195A及第二接觸插塞195B可安置為在不凹陷第一源極/汲極區150A及第二源極/汲極區150B的情況下接觸第一源極/汲極區150A及第二源極/汲極區150B的上部表面。額外的閘極接觸插塞可進一步安置於未示出的區中的閘極電極165上。
第一接觸插塞195A及第二接觸插塞195B中的各者可包含安置於其下部末端上的金屬矽化物層，且可更包含安置於金屬矽化物層及其側壁上的障壁層。障壁層可包含例如金屬氮化物，諸如氮化鈦（TiN）、氮化鉭（TaN）或氮化鎢（WN）。第一接觸插塞195A及第二接觸插塞195B可包含例如金屬材料，諸如鋁（Al）、鎢（W）及/或鉬（Mo）。構成第一接觸插塞195A及第二接觸插塞195B的導電層的數目及安置形式可根據實例實施例變化。
豎直埋入結構170可安置為將第一接觸插塞195A及水平埋入結構180彼此連接。豎直埋入結構170可安置為在Y方向上與第一閘極結構160A及第二閘極結構160B間隔開。如圖1A及圖1B中所示出，豎直埋入結構170可形成於第一閘極結構160A及第二閘極結構160B在Y方向上彼此間隔開的區中，及/或在X方向上與所述區交疊的區中。因此，豎直埋入結構170可不在X方向上與第一閘極結構160A及第二閘極結構160B交疊。
如圖1B中所示出，豎直埋入結構170可具有在X方向上的第三長度L3，及在Y方向上的小於第三長度L3的第四長度L4。第四長度L4可具有例如約10奈米至約40奈米的範圍、詳言之約20奈米至約30奈米的範圍。在一些實施例中，豎直埋入結構170可在平面圖中具有圓形形狀。豎直埋入結構170在平面圖中在Y方向上與第一接觸插塞195A交疊的區的長度L5可在末端部分195EP安置於豎直埋入結構170上的範圍內變化。
在本發明實施例中，豎直埋入結構170的上部表面可安置於與第一接觸插塞195A及第二接觸插塞195B的上部表面實質上相同的層級上。基底101與豎直埋入結構170的最上部末端及第一接觸插塞195A及第二接觸插塞195B的最上部末端等距。豎直埋入結構170的上部表面或上部末端可安置於高於第一源極/汲極區150A及第二源極/汲極區150B的上部表面或上部末端的層級的層級上。豎直埋入結構170的最上部末端比第一源極/汲極區150A及第二源極/汲極區150B的最上部末端距基底101更遠。豎直埋入結構170的下部表面可安置於低於第一源極/汲極區150A及第二源極/汲極區150B的下部表面的層級的層級上，且可安置於低於主動區105的上部表面及下部表面的層級的層級上。豎直埋入結構170的最下部末端比第一源極/汲極區150A及第二源極/汲極區150B的最下部末端更接近基底101的底部。豎直埋入結構170可具有傾斜以具有由於縱橫比而在朝向基底101的方向上減小的寬度的側表面，但實例實施例不限於此。在豎直埋入結構170中，Y方向上的寬度比Z方向上的高度可在例如約1:2至1:10、詳言之約1:3至1:8的範圍內。如本文中所使用，「層級V高於層級W」（或類似語言）可意謂層級V比層級W距基底101更遠。
豎直埋入結構170可安置於在Y方向上彼此鄰近的第一源極/汲極區150A與第二源極/汲極區150B之間，如圖2C中所示出。豎直埋入結構170可安置為經由第一上部側表面170L1（一個側表面的上部區）接觸第一接觸插塞195A。第一上部側表面170L1可具有與相對第二上部側表面170L2不對稱的形狀，且可包含具有不同傾斜程度的區。與第一上部側表面170L1相比，第二上部側表面170L2可以幾乎豎直於基底101的上部表面的角度傾斜。第一上部側表面170L1可具有藉由自其上部部分部分地移除或凹陷第一上部側表面170L1而形成的形狀。第一上部側表面170L1可具有傾斜，使得其上部末端的位置在朝向第一源極/汲極區150A的方向上降低。傾斜不為直線但可包含多個曲線，但實例實施例不限於此。因此，豎直埋入結構170（例如，豎直埋入結構170的上部部分）可具有相對於Y方向上的橫截面中的中心不對稱的形狀。在一些實施例中，豎直埋入結構170具有在Y方向上的中心點且具有相對於在Z方向上延伸穿過中心點的虛線不對稱的形狀。
豎直埋入結構170可安置為藉由第一層間絕緣層192及豎直絕緣層172與鄰近第二接觸插塞195B間隔開，且可與鄰近第二接觸插塞195B電分離。豎直埋入結構170可包含導電材料，例如金屬材料，諸如鉬（Mo）、鋁（Al）或鎢（W）。
由於豎直埋入結構170安置為經由其側表面接觸第一接觸插塞195A，因此與豎直埋入結構170僅經由其上部表面接觸第一接觸插塞195A的情況相比，可確保接觸面積且可顯著地減小第一接觸插塞195A在Y方向上的長度。因此，第一閘極結構160A與第二閘極結構160B之間的距離亦可顯著地減小，以進一步增加半導體元件100的整合度。
豎直絕緣層172可安置為覆蓋豎直埋入結構170的側表面。在豎直絕緣層172接觸第一接觸插塞195A的區中，可自其上部部分部分地移除豎直絕緣層172以暴露豎直埋入結構170。豎直絕緣層172可包含絕緣材料，例如氧化物、氮化物以及氮氧化物中的至少一者。
水平埋入結構180可連接至豎直埋入結構170的下部末端或下部表面。水平埋入結構180可構成施加電力或接地電壓的背面電源輸送網路（backside power delivery network；BSPDN），且可稱為埋入電源軌。舉例而言，水平埋入結構180可為在一個方向（例如，X方向）上自豎直埋入結構170的底部延伸的埋入互連線，但水平埋入結構180的形狀不限於此。水平埋入結構180可進一步連接至未示出的區中的未示出的豎直埋入結構170。
水平埋入結構180的側表面可覆蓋有第二層間絕緣層194。水平埋入結構180可具有傾斜以在向上方向上具有減小寬度的側表面。水平埋入結構180可由導電材料形成，諸如鎢（W）、銅（Cu）、鋁（Al）、鈷（Co）、釕（Ru）、鈦（Ti）以及鉬（Mo）中的至少一者。
第一層間絕緣層192可安置為覆蓋第一源極/汲極區150A及第二源極/汲極區150B以及第一閘極結構160A及第二閘極結構160B的上部表面及隔離層110的上部表面。第二層間絕緣層194可安置為覆蓋基底101的下部表面且包圍水平埋入結構180。
第一層間絕緣層192及第二層間絕緣層194可包含例如氧化物、氮化物、氮氧化物及/或低κ介電材料。在實例實施例中，第一層間絕緣層192及第二層間絕緣層194中的各者可包含多個絕緣層。舉例而言，在第一層間絕緣層192中，對應於下文將參考圖15描述的上部絕緣層192S的氮化物層可安置於豎直埋入結構170與第二接觸插塞195B之間的區中，且氧化物層可安置於另一區中。
半導體元件100可藉由反轉圖2A至圖2C的結構來封裝，使得水平埋入結構180安置於上部部分中，但半導體元件100的封裝形式不限於此。由於半導體元件100包含安置於第一源極/汲極區150A及第二源極/汲極區150B下方的水平埋入結構180，因此可增加半導體元件100的整合度。另外，由於豎直埋入結構170安置為經由其側表面連接至第一接觸插塞195A，因此可顯著地減小接觸電阻，且可顯著地減小第一閘極結構160A與第二閘極結構160B之間的距離，使得可進一步增加半導體元件100的整合度。
在以下實例實施例的描述中，將省略與參考圖1A至圖2C提供的描述交疊的描述。
圖3A及圖3B為示出根據實例實施例的半導體元件的示意性橫截面圖。圖3A及圖3B示出對應於圖2C的區。
參考圖3A，在半導體元件100a的豎直埋入結構170a中，接觸第一接觸插塞195A的第一上部側表面170L1的形狀可不同於圖2C的實例實施例中的形狀。
第一上部側表面170L1可與相對第二上部側表面170L2實質上對稱，且可具有與第二上部側表面170L2的傾斜相同或類似的傾斜。第一上部側表面170L1及第二上部側表面170L2可取決於豎直埋入結構170a的縱橫比而具有相同的橫向傾斜度。因此，豎直埋入結構170可相對於Y方向上的橫截面中的中心對稱。如上文所描述，豎直埋入結構170及豎直埋入結構170a自上部表面移除的程度及取決於所述程度的第一上部側表面170L1的形狀可根據實例實施例變化。
在本發明實施例中，豎直絕緣層172亦可自其上部部分部分地移除以暴露豎直絕緣層172接觸第一接觸插塞195A的區中的豎直埋入結構170a。
參考圖3B，在半導體元件100b中，第一接觸插塞195Ab可接觸側表面的一部分及豎直埋入結構170的上部表面的一部分。第一接觸插塞195Ab可接觸豎直埋入結構170的水平上部表面的一部分。第一接觸插塞195Ab可在豎直埋入結構170的上部表面上安置為具有預定厚度。在本發明實施例中，第一接觸插塞195Ab的上部表面的層級可高於豎直埋入結構170的上部表面的層級。在實例實施例中，第一接觸插塞195Ab接觸豎直埋入結構170的上部表面的區的長度可根據實例實施例變化。在本發明實施例中的第一接觸插塞195Ab的形狀亦可應用於其他實施例。
圖4為示出根據實例實施例的半導體元件的示意性橫截面圖。圖4示出對應於圖2C的區。
參考圖4，在半導體元件100c中，豎直埋入結構170c可形成為與第一接觸插塞195Ac整合。第一接觸插塞195Ac及豎直埋入結構170c可包含單一導電層。導電層可由例如與第二接觸插塞195B相同的材料形成。如上文所描述，豎直埋入結構170c及第一接觸插塞195Ac形成為彼此整合的形式可應用於其他實施例。
圖5A及圖5B為示出根據實例實施例的半導體元件的示意性橫截面圖。圖5A示出對應於圖2B的區，且圖5B示出對應於圖2C的區。
參考圖5A及圖5B，在半導體元件100d中，第一層間絕緣層192可不安置於豎直埋入結構170的外部上。豎直埋入結構170可藉由豎直絕緣層172與第一閘極結構160A及第二閘極結構160B的閘極電極165電分離。此外，豎直埋入結構170可藉由豎直絕緣層172與鄰近第二源極/汲極區150B及鄰近第二接觸插塞195B電分離。
如上文所描述，本發明實施例可應用於其他實施例，且豎直埋入結構170的外部上的第一層間絕緣層192的安置及厚度可根據實例實施例變化。
圖6為示出根據實例實施例的半導體元件的平面圖。圖6示出對應於圖1A的平面。
參考圖6，在半導體元件100e中，豎直埋入結構170e可具有在X方向上延伸的線形狀。豎直埋入結構170e可例如在多個第一閘極結構160A與多個第二閘極結構160B之間延伸。然而，豎直埋入結構170e在X方向上的長度可根據實例實施例變化。
在本發明實施例中，水平埋入結構180（參見圖2C）可安置為在各個方向上延伸。在一些實施例中，柱形通孔結構可進一步安置於豎直埋入結構170e與水平埋入結構180之間。
圖7A至圖7C為示出根據實例實施例的半導體元件的橫截面圖。圖7A至圖7C示出分別對應於圖2A至圖2C的橫截面。
參考圖7A至圖7C，不同於根據圖1A至圖2C的實例實施例的半導體元件100，半導體元件100f可不包含通道結構140。因此，第一閘極結構160A及第二閘極結構160B的安置可不同於上述實例實施例中的安置。半導體元件100f可包含FinFET，所述FinFET不包含額外通道層。
在半導體元件100f中，電晶體的通道區可限制為具有鰭結構、主動結構的主動區105。此外，額外通道層可不插入於閘極電極165中。然而，閘極電極165的其他描述及豎直埋入結構170的描述可與圖1A至圖2C的實例實施例中的描述同樣應用。半導體元件100f可同樣應用於其他實施例，或可另外安置於根據其他實施例的半導體元件的區中。
圖8A至圖19C為示出製造根據實例實施例的半導體元件的方法的圖。在一些實施例中，可依序執行圖8A至圖19C中所示出的操作。在圖8A至圖19C中，示出製造圖1A至圖2C的半導體元件的方法的實例實施例。圖8A、圖9A、圖10A、圖11A、圖12A、圖13A、圖14A以及圖19A示出對應於圖2A的橫截面，圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B以及圖19B示出對應於圖2B的橫截面，且圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖15至圖18以及圖19C示出對應於圖2C的橫截面。
參考圖8A至圖8C，犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144可交替地堆疊於基底101上，且可形成包含主動區105的主動結構。
經由後續製程，犧牲層120可用第四通道層144下方的閘極介電層162及閘極電極165替換，如圖2A及圖2B中所示出。犧牲層120可由相對於第一通道層141、第二通道層142、第三通道層143以及第四通道層144具有蝕刻選擇性的材料形成。第一通道層141、第二通道層142、第三通道層143以及第四通道層144可包含不同於犧牲層120的材料的材料。犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144可包含半導體材料，所述半導體材料包含例如矽（Si）、矽鍺（SiGe）以及鍺（Ge）中的至少一者，但可包含不同材料，且可或可不包含雜質。舉例而言，犧牲層120可包含矽鍺（SiGe），且第一通道層141、第二通道層142、第三通道層143以及第四通道層144可包含矽（Si）。
犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144可藉由自基底101執行磊晶生長製程而形成。犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144中的各者可具有範圍介於約1埃（Å）至約100奈米（nm）的厚度。與犧牲層120交替堆疊的通道層141、通道層142、通道層143以及通道層144的數目可根據實例實施例變化。
隨後，可圖案化犧牲層120、第一通道層141、第二通道層142、第三通道層143以及第四通道層144以及基底101的上部區以形成主動結構。主動結構可包含交替堆疊的犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144，且可更包含經形成以藉由移除基底101的一部分而自基底101（例如，基底101的上部表面或頂部表面）突起的主動區105。主動結構可以在一個方向（例如，X方向）上延伸的線形狀形成，且可形成為在Y方向上彼此間隔開。主動結構的側表面可向下傾斜以取決於縱橫比而增加寬度。
隔離層110可藉由用絕緣材料填充移除基底101的一部分的區且隨後移除絕緣材料的一部分以使得主動區105自基底101（例如，基底101的上部表面或頂部表面）突起而形成。隔離層110的上部表面可形成為低於主動區105的上部表面。
參考圖9A至圖9C，犧牲閘極結構200及閘極間隔件層164可形成於主動結構上。
犧牲閘極結構200可為經由後續製程在通道結構140上的安置閘極介電層162及閘極電極165的區中形成的犧牲結構，如圖2A及圖2B中所示出。犧牲閘極結構200可具有在主動結構上延伸（例如，橫穿主動結構或與主動結構相交）且在一個方向上延伸的線形狀。犧牲閘極結構200可例如在Y方向上延伸且可安置為在X方向上彼此間隔開。
犧牲閘極結構200可包含依序堆疊的第一犧牲閘極層202及第二犧牲閘極層205以及遮罩圖案層206。第一犧牲閘極層202及第二犧牲閘極層205可使用遮罩圖案層206進行圖案化。第一犧牲閘極層202及第二犧牲閘極層205可分別為絕緣層及導電層。然而，實例實施例不限於此，且第一犧牲閘極層202及第二犧牲閘極層205可設置為單一層。舉例而言，第一犧牲閘極層202可包含氧化矽，且第二犧牲閘極層205可包含多晶矽。遮罩圖案層206可包含氧化矽及/或氮化矽。
閘極間隔件層164可形成於犧牲閘極結構200的兩個側壁上。閘極間隔件層164可由例如低κ介電材料形成，且在一些實施例中，可包含例如SiO、SiN、SiCN、SiOC、SiON、SiOCN及/或低κ介電材料。
參考圖10A至圖10C，可部分地移除經暴露犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144，且可在犧牲閘極結構200之間形成內部間隔件層130以及第一源極/汲極區150A及第二源極/汲極區150B。
可使用犧牲閘極結構200及閘極間隔件層164作為遮罩來部分地移除經暴露犧牲層120及第一通道層141、第二通道層142、第三通道層143以及第四通道層144以形成凹陷區。在本操作中，第一通道層141、第二通道層142、第三通道層143以及第四通道層144可構成具有在X方向上受限的長度的通道結構140。
隨後，可自其側表面移除經由凹陷區暴露的犧牲層120的一部分。犧牲層120可藉由例如濕式蝕刻製程相對於通道結構140選擇性地蝕刻，以自側表面移除至X方向上的預定深度。經由上述橫向蝕刻，犧牲層120可具有朝內凹面的側表面。然而，犧牲層120的側表面的形狀不限於圖式中所示出的形狀。
內部間隔件層130可藉由用絕緣材料填充移除犧牲層120的區且隨後移除安置於通道結構140的外部上的絕緣材料而形成。內部間隔件層130可由與閘極間隔件層164相同的材料形成，但實例實施例不限於此。舉例而言，內部間隔件層130可包含SiN、SiCN、SiOCN、SiBCN及/或SiBN。
第一源極/汲極區150A及第二源極/汲極區150B可生長為藉由例如選擇性磊晶製程自主動區105及通道結構140的側表面形成。第一源極/汲極區150A及第二源極/汲極區150B可經由原位摻雜包含雜質，且可包含具有不同摻雜元素及/或摻雜濃度的多個層。
參考圖11A至圖11C，可形成第一層間絕緣層192，且可移除犧牲層120及犧牲閘極結構200。
可藉由形成絕緣層以覆蓋犧牲閘極結構200以及第一源極/汲極區150A及第二源極/汲極區150B且隨後執行平坦化製程來形成第一層間絕緣層192。
可相對於閘極間隔件層164、第一層間絕緣層192、通道結構140以及內部間隔件層130選擇性地移除犧牲層120及犧牲閘極結構200。可移除犧牲閘極結構200以形成上部間隙區UR，且隨後可移除經由上部間隙區UR暴露的犧牲層120以形成下部間隙區LR。在移除製程期間，第一源極/汲極區150A及第二源極/汲極區150B可藉由第一層間絕緣層192及內部間隔件層130來保護。
參考圖12A至圖12C，可形成閘極介電層162及閘極電極165以形成第一閘極結構160A及第二閘極結構160B。
可形成閘極介電層162及閘極電極165以填充上部間隙區UR及下部間隙區LR。可形成閘極介電層162以共形地覆蓋上部間隙區UR及下部間隙區LR的內部表面。可形成閘極電極165以完全地填充上部間隙區UR及下部間隙區LR，且隨後可與閘極介電層162及閘極間隔件層164一起在上部間隙區UR中自其上部部分移除至預定深度。
閘極介電層162、閘極電極165以及閘極間隔件層164可形成為在Y方向上連續延伸，且隨後可藉由蝕刻製程在區中移除。因此，第一閘極結構160A及第二閘極結構160B可形成為在Y方向上彼此分離。在一些實施例中，可在移除製程期間在所述區中僅移除閘極電極165或僅移除閘極介電層162及閘極電極165。
第一層間絕緣層192可進一步形成於第一閘極結構160A及第二閘極結構160B上。第一層間絕緣層192可填充第一閘極結構160A與第二閘極結構160B之間的區。
參考圖13A至圖13C，可形成豎直埋入結構170及豎直絕緣層172。
豎直埋入結構170可形成於在Y方向上與第一閘極結構160A及第二閘極結構160B間隔開的區中。豎直埋入結構170可形成於在Y方向上彼此鄰近的第一源極/汲極區150A與第二源極/汲極區150B之間的區中。在所述區中，孔可形成為經由第一層間絕緣層192在基底101的內部延伸，且隨後可在孔中依序形成絕緣層及導電層以形成豎直絕緣層172及豎直埋入結構170。可形成豎直絕緣層172以共形地覆蓋孔的底部表面及內部表面，且可形成豎直埋入結構170以填充所述孔。
在一些實施例中，類似於圖5A至圖6的實例實施例，在上文參考圖12A至圖12C所描述的操作中，第一層間絕緣層192可不另外形成於第一閘極結構160A與第二閘極結構160B之間，但可在本操作中形成豎直絕緣層172及豎直埋入結構170以製造半導體元件。然而，根據圖5A至圖6的實例實施例的製造方法不限於此。
參考圖14A至圖14C，可形成遮罩層ML以暴露第一接觸插塞195A及第二接觸插塞195B（參見圖1A至圖2C）並不在Y方向上延伸的區。
舉例而言，可圖案化遮罩層ML以暴露在圖1A的Y方向上彼此鄰近的第一接觸插塞195A與第二接觸插塞195B之間的區。遮罩層ML可包含多個硬遮罩層及光遮罩層。
圖15至圖18示出對應於圖2C的橫截面。
參考圖15，可在經由遮罩層ML暴露的區中將第一層間絕緣層192移除至預定深度，且可形成包含不同於現有第一層間絕緣層192的材料的材料的上部絕緣層192S。
可經由後續製程保留上部絕緣層192S的一部分以形成第一層間絕緣層192。舉例而言，第一層間絕緣層192可包含氧化矽，且上部絕緣層192S可包含氮化矽。
參考圖16，可形成用於形成第一接觸插塞195A及第二接觸插塞195B（參見圖1A至圖2C）的開口CR。
可形成開口CR以暴露第一源極/汲極區150A及第二源極/汲極區150B的上部表面。亦可經由開口CR的一部分暴露豎直絕緣層172及豎直埋入結構170。開口CR可藉由選擇性地移除將安置第一接觸插塞195A及第二接觸插塞195B的區當中的除上部絕緣層192S以外的第一層間絕緣層192的區而形成。然而，當移除第一層間絕緣層192時，亦可移除經由開口CR暴露的豎直絕緣層172的一部分及豎直埋入結構170的一部分。因此，豎直埋入結構170可在Y方向上的橫截面中具有不對稱形狀。在一些實施例中，亦可移除上部絕緣層192S的一部分。
在圖3A的實例實施例中，在製造製程期間，可很少移除或相對較少地移除豎直絕緣層172，且可不在本操作中移除豎直埋入結構170。因此，可另外執行修整製程以另外移除左側豎直絕緣層172，且因此可製造半導體元件。
參考圖17，可形成初級接觸插塞層195p以填充開口CR。
可形成初級接觸插塞層195p以填充開口CR且覆蓋豎直埋入結構170的上部表面、豎直絕緣層172的上部表面以及安置於在Y方向上彼此鄰近的開口CR之間的上部絕緣層192S的上部表面。
參考圖18，可藉由平坦化製程移除初級接觸插塞層195p的一部分以形成第一接觸插塞195A及第二接觸插塞195B。
可執行平坦化製程以暴露豎直埋入結構170的上部表面、豎直絕緣層172的上部表面以及上部絕緣層192S的上部表面。因此，在Y方向上彼此鄰近的第一接觸插塞195A及第二接觸插塞195B可彼此實體上分離且亦可藉由豎直絕緣層172及上部絕緣層192S電分離。剩餘上部絕緣層192S可描述為構成第一層間絕緣層192的一部分，且將不在以下圖式中單獨示出。
在圖3B的實例實施例中，在製造製程中，在上文參考圖15所描述的操作中，上部絕緣層192S可形成為自豎直埋入結構170的上部表面的一部分向左延伸。在本操作中，可藉由相對減小平坦化厚度來製造半導體元件。
參考圖19A至圖19C，參考圖8A至圖18所形成的整個結構可附接至載體基底SUB，且可移除基底101的一部分，且隨後可形成第二層間絕緣層194且可形成溝渠BT。
載體基底SUB可附接至第一層間絕緣層192以對圖18的基底101的下部表面執行製程。為了更好的理解，在圖19A至圖19C中，整個結構示出為以圖18中所示出的結構的鏡像形式旋轉或反轉。
可自基底101的上部表面將基底101移除至預定厚度。基底101可藉由例如搭接、研磨或拋光製程來移除。移除基底101的厚度可根據實例實施例變化。在一些實施例中，可在隔離層110上完全移除基底101。
第二層間絕緣層194可形成於變薄的基底101上。溝渠BT可在第二層間絕緣層194中形成於將安置水平埋入結構180（參見圖2A至圖2C）的區中。當形成溝渠BT時，可自豎直埋入結構170的上部表面移除豎直絕緣層172以暴露豎直埋入結構170。
一起參考圖2A至圖2C，可用導電材料填充溝渠BT以形成水平埋入結構180，且可移除載體基底SUB。因此，可製造圖1A至圖2C的半導體元件100。半導體元件100可在水平埋入結構180安置於其上的狀態下進行封裝，但實例實施例不限於此。
圖20A至圖20D為示出製造根據實例實施例的半導體元件的方法的圖。圖20A至圖20D示出製造圖4的半導體元件的方法的實例，且示出對應於圖4的橫截面。
參考圖20A，可以相同方式執行上文參考圖12A至圖12C所描述的製程，且隨後可形成豎直絕緣層172及豎直犧牲層220。
豎直犧牲層220可形成於對應於豎直埋入結構170（參見圖4）的區中。孔可形成為經由第一層間絕緣層192在基底101的內部延伸，且豎直絕緣層172及豎直犧牲層220隨後可依序形成於孔中。可形成豎直絕緣層172以共形地覆蓋孔的底部表面及內部表面，且可形成豎直犧牲層220以填充所述孔。豎直犧牲層220可包含例如碳類材料，但實例實施例不限於此。舉例而言，豎直犧牲層220可為旋塗硬遮罩（spin-on hardmask；SOH）。
參考圖20B，可形成用於形成第一接觸插塞195A及第二接觸插塞195B（參見圖1A至圖2C）的開口CR'。
類似於參考圖16所提供的描述，可形成開口CR'以暴露第一源極/汲極區150A及第二源極/汲極區150B的上部表面。在本操作中，開口CR'可形成為與豎直犧牲層220間隔開，使得不暴露豎直犧牲層220。因此，與圖16的開口CR相比，開口CR'可形成為具有相對較小大小。
參考圖20C，開口CR'可橫向地擴展。
開口CR'可藉由橫向蝕刻製程自其側表面擴展。因此，可移除鄰近於開口CR'的豎直絕緣層172的一部分，且亦可移除在移除豎直絕緣層172之後暴露的豎直犧牲層220的一部分。
參考圖20D，可移除經由開口CR'暴露的豎直犧牲層220。
可相對於豎直絕緣層172及第一層間絕緣層192選擇性地移除豎直犧牲層220。因此，豎直開口VR可形成為延伸以連接至開口CR'。
一起參考圖4，可用導電材料填充開口CR'及豎直開口VR以形成第一接觸插塞195Ac及第二接觸插塞195B以及豎直埋入結構170c。因此，可製造圖4的半導體元件100c。
如上文所描述，藉由最佳化源極/汲極接觸插塞及豎直埋入結構彼此連接的形式，可提供具有增加的整合度及改良的電特性的半導體元件。
雖然上文已繪示且描述實例實施例，但對於所屬領域中具有通常知識者將顯而易見的是，可在不脫離如所附申請專利範圍所定義的本發明概念的範疇的情況下作出修改及變化。
100、100a、100b、100c、100d、100e、100f:半導體元件 101:基底 105:主動區 110:隔離層 120:犧牲層 130:內部間隔件層 140:通道結構 141:第一通道結構 142:第二通道結構 143:第三通道結構 144:第四通道結構 150A:第一源極/汲極區 150B:第二源極/汲極區 160A:第一閘極結構 160B:第二閘極結構 162:閘極介電層 164:閘極間隔件層 165:閘極電極 170、170a、170c、170e:豎直埋入結構 170L1:第一上部側表面 170L2:第二上部側表面 172:豎直絕緣層 180:水平埋入結構 192:第一層間絕緣層 192S:上部絕緣層 194:第二層間絕緣層 195A、195Ab、195Ac:第一接觸插塞 195B:第二接觸插塞 195EP:末端部分 195p:初級接觸插塞層 200:犧牲閘極結構 202:第一犧牲閘極層 205:第二犧牲閘極層 206:遮罩圖案層 220:豎直犧牲層 A:區 BT:溝渠 CR、CR':開口 D1:距離 I-I'、II-II'、III-III':線 L1:第一長度 L2:第二長度 L3:第三長度 L4:第四長度 L5:長度 LR:下部間隙區 ML:遮罩層 SUB:載體基底 UR:上部間隙區 VR:豎直開口 X:第一方向 Y:第二方向 Z:第三方向
自結合隨附圖式的以下詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵以及優點。 圖1A及圖1B為示出根據實例實施例的半導體元件的平面圖。 圖2A至圖2C為示出根據實例實施例的半導體元件的橫截面圖。 圖3A及圖3B為示出根據實例實施例的半導體元件的示意性橫截面圖。 圖4為示出根據實例實施例的半導體元件的示意性橫截面圖。 圖5A及圖5B為示出根據實例實施例的半導體元件的示意性橫截面圖。 圖6為示出根據實例實施例的半導體元件的平面圖。 圖7A至圖7C為示出根據實例實施例的半導體元件的橫截面圖。 圖8A至圖19C為示出製造根據實例實施例的半導體元件的方法的製程序列的圖。 圖20A至圖20D為示出製造根據實例實施例的半導體元件的方法的製程序列的圖。
100:半導體元件
105:主動區
140:通道結構
160A:第一閘極結構
160B:第二閘極結構
164:閘極間隔件層
165:閘極電極
170:豎直埋入結構
195A:第一接觸插塞
195B:第二接觸插塞
195EP:末端部分
A:區
I-I'、II-II'、III-III':線
X:第一方向
Y:第二方向
Z:第三方向

Claims (20)

  1. 一種半導體元件，包括： 第一主動區及第二主動區，位於基底上且在第一方向上延伸； 第一閘極結構及第二閘極結構，分別位於所述第一主動區及所述第二主動區上，其中所述第一閘極結構及所述第二閘極結構在第二方向上延伸且在所述第二方向上彼此間隔開； 第一源極/汲極區及第二源極/汲極區，分別位於所述第一主動區及所述第二主動區上且鄰近於所述第一閘極結構及所述第二閘極結構； 第一接觸插塞及第二接觸插塞，位於所述第一源極/汲極區及所述第二源極/汲極區上且分別連接至所述第一源極/汲極區及所述第二源極/汲極區；以及 豎直埋入結構，位於所述第一閘極結構與所述第二閘極結構之間及所述第一源極/汲極區與所述第二源極/汲極區之間， 其中所述豎直埋入結構包括在所述第二方向上彼此間隔開的第一側表面及第二側表面，且所述第一接觸插塞接觸所述豎直埋入結構的所述第一側表面。
  2. 如請求項1所述的半導體元件，其中所述豎直埋入結構的最上部末端比所述第一源極/汲極區的最上部末端距所述基底更遠。
  3. 如請求項1所述的半導體元件，其中所述豎直埋入結構的最下部末端比所述第一源極/汲極區的最下部末端更接近所述基底的底部。
  4. 如請求項1所述的半導體元件，其中所述基底與所述豎直埋入結構的最上部末端及所述第一接觸插塞的最上部末端等距。
  5. 如請求項1所述的半導體元件，其中所述豎直埋入結構的所述第一側表面的上部部分及所述豎直埋入結構的所述第二側表面的上部部分具有不同程度的傾斜。
  6. 如請求項1所述的半導體元件，其中所述第一接觸插塞接觸所述豎直埋入結構的所述第一側表面的上部部分，且所述豎直埋入結構的最上部末端比所述第一接觸插塞的最上部末端更接近所述基底。
  7. 如請求項1所述的半導體元件，其中所述第一接觸插塞具有在所述第一方向上的第一長度且具有在所述第二方向上的第二長度，且所述第二長度比所述第一長度更長，以及 所述豎直埋入結構具有在所述第一方向上的第三長度且具有在所述第二方向上的第四長度，且所述第四長度比所述第三長度更短。
  8. 如請求項1所述的半導體元件，其中所述第一接觸插塞包括在所述第二方向上彼此間隔開的第一末端部分及第二末端部分，以及 所述第一接觸插塞的所述第一末端部分在平面圖中位於所述豎直埋入結構中。
  9. 如請求項1所述的半導體元件，其中所述第一接觸插塞的上部部分在垂直於所述第一方向及所述第二方向的第三方向上與所述豎直埋入結構交疊。
  10. 如請求項1所述的半導體元件，其中所述豎直埋入結構在所述第二方向上的寬度在10奈米至40奈米的範圍內。
  11. 如請求項1所述的半導體元件，更包括： 豎直絕緣層，在所述豎直埋入結構的側表面上延伸。
  12. 如請求項1所述的半導體元件，更包括： 水平埋入結構，接觸所述豎直埋入結構的下部表面。
  13. 如請求項1所述的半導體元件，更包括： 多個通道層，位於所述第一主動區上， 其中所述多個通道層在垂直於所述第一方向及所述第二方向的第三方向上彼此間隔開且位於所述第一閘極結構中。
  14. 一種半導體元件，包括： 第一主動區及第二主動區，位於基底上且在第一方向上延伸； 第一閘極結構及第二閘極結構，分別位於所述第一主動區及所述第二主動區上，其中所述第一閘極結構及所述第二閘極結構在第二方向上延伸且在所述第二方向上彼此間隔開； 第一源極/汲極區及第二源極/汲極區，分別位於所述第一主動區及所述第二主動區上且鄰近於所述第一閘極結構及所述第二閘極結構； 第一接觸插塞及第二接觸插塞，位於所述第一源極/汲極區及所述第二源極/汲極區上且分別連接至所述第一源極/汲極區及所述第二源極/汲極區；以及 豎直埋入結構，位於所述第一源極/汲極區與所述第二源極/汲極區之間， 其中所述豎直埋入結構包括在所述第二方向上彼此間隔開的第一側表面及第二側表面，且所述第一接觸插塞接觸所述豎直埋入結構的所述第一側表面，以及 其中所述第一接觸插塞包括在所述第二方向上彼此間隔開的第一末端部分及第二末端部分，且所述第一接觸插塞的所述第一末端部分在平面圖中位於所述豎直埋入結構中。
  15. 如請求項14所述的半導體元件，其中所述豎直埋入結構的至少一部分在所述第二方向及垂直於所述第一方向及所述第二方向的第三方向上與所述第一接觸插塞交疊。
  16. 如請求項14所述的半導體元件，其中所述豎直埋入結構在所述第一方向上不與所述第一閘極結構及所述第二閘極結構交疊。
  17. 如請求項14所述的半導體元件，其中所述豎直埋入結構在所述第二方向上具有中心點且相對於在垂直於所述第一方向及所述第二方向的第三方向上延伸穿過所述中心點的虛線具有不對稱形狀。
  18. 如請求項14所述的半導體元件，其中所述豎直埋入結構為單一層的第一部分，且所述第一接觸插塞為所述單一層的第二部分。
  19. 一種半導體元件，包括： 第一主動區及第二主動區，位於基底上且在第一方向上延伸； 第一閘極結構及第二閘極結構，分別位於所述第一主動區及所述第二主動區上，其中所述第一閘極結構及所述第二閘極結構在第二方向上延伸且在所述第二方向上彼此間隔開； 第一源極/汲極區及第二源極/汲極區，分別位於所述第一主動區及所述第二主動區上且鄰近於所述第一閘極結構及所述第二閘極結構； 第一接觸插塞及第二接觸插塞，位於所述第一源極/汲極區及所述第二源極/汲極區上且分別連接至所述第一源極/汲極區及所述第二源極/汲極區； 豎直埋入結構，包括在所述第二方向上彼此間隔開的第一側表面及第二側表面，其中所述第一接觸插塞接觸所述第一側表面的上部部分；以及 水平埋入結構，接觸所述豎直埋入結構的下部表面， 其中所述豎直埋入結構的最上部末端比所述第一源極/汲極區的最上部末端距所述基底更遠。
  20. 如請求項19所述的半導體元件，其中所述豎直埋入結構在所述第一方向上在所述第一閘極結構與所述第二閘極結構之間延伸。
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