KR20230027350A - 반도체 소자 - Google Patents

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KR20230027350A
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박준모
박연호
이진석
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 및 제2 영역들을 갖는 기판, 상기 기판 상에서 제1 방향으로 연장되는 활성 영역들, 상기 제1 및 제2 영역들 상에 각각 배치되며, 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양측에서 상기 활성 영역들이 리세스된 영역들에 배치되는 소스/드레인 영역들, 상기 제1 영역 상에서 상기 제2 방향을 따라 인접하는 상기 활성 영역들의 사이에 배치되며, 상기 게이트 전극을 일부 분리하도록 배치되는 제1 댐(dam) 구조물, 및 상기 제2 영역 상에서 상기 제2 방향을 따라 인접하는 상기 활성 영역들의 사이에 배치되며, 상기 게이트 전극 전체를 분리하도록 배치되는 제2 댐 구조물을 포함하고, 상기 기판의 상면에 수직한 제3 방향에서, 상기 제1 댐 구조물의 상면은 제1 레벨에 위치하고, 상기 게이트 전극의 상면은 상기 제1 레벨보다 높은 제2 레벨에 위치한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 설계 자유도가 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 및 제2 영역들을 갖는 기판, 상기 기판 상에서 제1 방향으로 연장되는 활성 영역들, 상기 제1 및 제2 영역들 상에 각각 배치되며, 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 양측에서 상기 활성 영역들이 리세스된 영역들에 배치되는 소스/드레인 영역들, 상기 제1 영역 상에서 상기 제2 방향을 따라 인접하는 상기 활성 영역들의 사이에 배치되며, 상기 게이트 전극을 일부 분리하도록 배치되는 제1 댐(dam) 구조물, 및 상기 제2 영역 상에서 상기 제2 방향을 따라 인접하는 상기 활성 영역들의 사이에 배치되며, 상기 게이트 전극 전체를 분리하도록 배치되는 제2 댐 구조물을 포함하고, 상기 기판의 상면에 수직한 제3 방향에서, 상기 제1 댐 구조물의 상면은 제1 레벨에 위치하고, 상기 게이트 전극의 상면은 상기 제1 레벨보다 높은 제2 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되고, 제2 방향을 따라 서로 이격되어 배치되며, 서로 다른 도전형의 불순물들을 포함하는 제1 및 제2 활성 영역들, 상기 제1 및 제2 활성 영역들과 교차하여 상기 제2 방향으로 연장되는 게이트 전극, 및 상기 제1 및 제2 활성 영역들의 사이에 배치되며, 상기 게이트 전극을 일부 분리하도록 배치되는 댐 구조물을 포함하고, 상기 댐 구조물의 상면은 상기 게이트 전극으로 덮일 수 있다.
게이트 전극을 분리하는 댐 구조물의 구조를 최적화함으로써, 신뢰성 및 설계 자유도가 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 6a 내지 도 6o는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 2a 도 1의 반도체 소자를 절단선 I-I' 및 Ⅱ-Ⅱ'를 따라서 절단한 단면들을 도시하며, 도 2b는 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 소자(100)는, 제1 및 제2 영역들(R1, R2)을 갖는 기판(101), 기판(101) 상의 활성 영역들(105), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제4 채널층들(141, 142, 143, 144: 141-144)을 포함하는 채널 구조물들(140), 활성 영역들(105)과 교차하여 연장되며 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)을 포함하는 게이트 전극들(170N, 170P), 제1 내지 제4 채널층들(141-144)과 접촉되는 소스/드레인 영역들(150), 게이트 전극들(170N, 170P)의 일부를 관통하는 제1 및 제2 댐 구조물들(180A, 180B), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(195)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 게이트 유전층(162), 게이트 스페이서층들(164), 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극들(170N, 170P)이 활성 영역(105)과 채널 구조물들(140)의 사이, 채널 구조물들(140)의 제1 내지 제4 채널층들(141-144)의 사이, 및 채널 구조물들(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 제1 및 제2 영역들(R1, R2) 각각에 배치되는, 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)의 제1 및 제2 영역들(R1, R2)은 서로 인접하거나 이격된 영역일 수 있다. 제1 및 제2 영역들(R1, R2)은 제1 및 제2 댐 구조물들(180A, 180B)이 각각 배치된 영역들일 수 있다. 제2 영역(R2)에서, 도 1의 절단선 I-I' 및 Ⅱ-Ⅱ'에 대응되는 영역들의 단면 구조는, 도 2a에 도시된 제1 영역(R1)에서와 동일할 수 있다.
소자 분리층(110)은 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자 분리층(110)은 활성 영역들(105)의 상면을 노출시킬 수 있으며, 실시예들에 따라 상부를 일부 노출시킬 수도 있다. 예시적인 실시예들에서, 소자 분리층(110)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역들(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 각각 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 실시예들에 따라, 활성 영역들(105)의 상단들은 소자 분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 전극들(170N, 170P)의 양측에서는 활성 영역들(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예들에서, 활성 영역들(105)은 불순물 영역을 포함할 수 있다. 상기 불순물 영역은 트랜지스터의 웰 영역에 해당할 수 있다. p형 트랜지스터(pFET)의 경우, 상기 불순물 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 상기 불순물 영역은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다. 일 실시예에서, 제1 게이트 전극들(170N)과 교차하는 활성 영역들(105), 예컨대 도 2a의 제1 n 영역(R1_N)의 활성 영역들(105)은 상기 p형 불순물들을 포함할 수 있고, 제2 게이트 전극들(170P)과 교차하는 활성 영역들(105), 예컨대 도 2a의 제1 p 영역(R1_P)의 활성 영역들(105)은 상기 n형 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다. 상기 불순물 영역은 활성 영역들(105) 및 기판(101)의 상면에서부터 소정 깊이로 위치할 수 있다.
채널 구조물들(140) 각각은 활성 영역들(105) 상에서 활성 영역들(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제4 채널층들(141-144)을 포함할 수 있다. 제1 내지 제4 채널층들(141-144)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제4 채널층들(141-144)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 전극들(170N, 170P), 게이트 유전층(162), 및 게이트 스페이서층들(164)을 포함하는 게이트 구조물과 동일하거나 유사한 폭을 가질 수 있다. 예를 들어, 일부 실시예들에서, 제1 내지 제4 채널층들(141-144)은 x 방향에서 상기 게이트 구조물의 아래에 측면들이 위치하도록, 상기 게이트 구조물보다 작은 폭을 가질 수 있다.
제1 내지 제4 채널층들(141-144)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제4 채널층들(141-144)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 제1 내지 제4 채널층들(141-144)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 채널 구조물들(140) 각각의 채널층들(141-144)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물들(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역들(150)은 게이트 전극들(170N, 170P) 및 채널 구조물들(140)의 양측에서, 활성 영역들(105) 상에 각각 배치될 수 있다. 소스/드레인 영역들(150)은 활성 영역들(105)의 상부를 일부 리세스한 리세스 영역들에 배치될 수 있다. 소스/드레인 영역들(150)은, 채널 구조물들(140)의 제1 내지 제4 채널층들(141-144)과 접촉되며, 제1 내지 제4 채널층들(141-144) 각각의 측면들을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)의 상면들은 최상부의 게이트 전극들(170N, 170P)의 하면들과 동일하거나 유사한 높이에 위치할 수 있으며, 상기 높이는 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 소스/드레인 영역들(150)은 y 방향을 따라 인접하는 두 개 이상의 활성 영역들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged), 하나의 소스/드레인 영역(150)을 이룰 수도 있다.
소스/드레인 영역들(150)은 불순물들을 포함할 수 있다. 일 실시예에서, 제1 게이트 전극들(170N) 양 측의 소스/드레인 영역들(150)은 상기 n형 불순물들을 포함할 수 있고, 제2 게이트 전극들(170P)과 교차하는 활성 영역들(105)은 상기 p형 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다.
상기 게이트 구조물은 게이트 전극들(170N, 170P), 게이트 유전층(162), 및 게이트 스페이서층들(164)을 포함할 수 있다. 예시적인 실시예들에서, 상기 게이트 구조물은, 게이트 전극들(170N, 170P)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 상기 게이트 구조물 상의 층간 절연층(190)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 전극들(170N, 170P)은 활성 영역들(105) 및 채널 구조물들(140)의 상부에서 활성 영역들(105) 및 채널 구조물들(140)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 전극들(170N, 170P)과 교차되는 활성 영역들(105) 및/또는 채널 구조물들(140)에는 트랜지스터들의 물리적 채널 영역들이 형성될 수 있다. 게이트 전극들(170N, 170P)은 활성 영역(105)의 상부에서 제1 내지 제4 채널층들(141-144)의 사이를 채우며 채널 구조물들(140) 상으로 연장되어 배치될 수 있다. 게이트 전극들(170N, 170P)은 게이트 유전층(162)에 의해 제1 내지 제4 채널층들(141-144)로부터 이격될 수 있다.
게이트 전극들(170N, 170P)은 일 방향, 예컨대, y 방향을 따라 나란하게 배치되는 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)을 포함할 수 있다. 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)은, 제1 및 제2 영역들(R1, R2) 각각에서 제1 및 제2 댐 구조물들(180A, 180B)을 기준으로 y 방향을 따른 양 측에 각각 배치될 수 있다. 제1 게이트 전극(170N)은 순차적으로 적층된 제1 내지 제3 도전층들(172, 174, 176)을 포함할 수 있고, 제2 게이트 전극(170P)은 순차적으로 적층된 제2 및 제3 도전층들(174, 176)을 포함할 수 있다. 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)은 각각 nFET 및 pFET을 구성할 수 있다. 또는, 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)은 서로 다른 동작 전압을 갖는 nFET들을 구성하거나, 서로 다른 동작 전압을 갖는 pFET들을 구성할 수도 있다.
제1 영역(R1)에서, 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)의 사이에서 제2 및 제3 도전층들(174, 176)은 연속적으로 연장될 수 있다. 제1 영역(R1)에서, 제1 및 제2 도전층들(172, 174)은 제1 댐 구조물(180A)의 측면 및 상면을 덮으며 연장될 수 있다. 제1 댐 구조물(180A)의 일 측면에는 제1 및 제2 도전층들(172, 174)이 적층되어 배치되고, 타 측면에는 제2 도전층(174)만 배치될 수 있다.
제2 영역(R2)에서, 제1 게이트 전극(170N) 및 제2 게이트 전극(170P)의 사이에서 제1 내지 제3 도전층들(172, 174, 176)은 제2 댐 구조물(180B)에 의해 서로 분리되고 이격될 수 있다. 제2 영역(R2)에서, 제1 및 제2 도전층들(172, 174)은 제2 댐 구조물(180B)의 측면을 따라 연장될 수 있다. 제2 댐 구조물(180B)의 일 측면에는 제1 및 제2 도전층들(172, 174)이 적층되어 배치되고, 타 측면에는 제2 도전층(174)만 배치될 수 있다.
게이트 전극들(170N, 170P)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 내지 제3 도전층들(172, 174, 176)은 서로 동일하거나 다른 물질을 포함할 수 있다. 제1 내지 제3 도전층들(172, 174, 176)이 서로 동일한 물질을 포함하는 경우라도, 제1 내지 제3 도전층들(172, 174, 176)은 서로 다른 공정 단계에서 형성되어, 그 계면이 구분될 수 있다.
예를 들어, 제1 및 제2 도전층들(172, 174)은 금속층일 수 있다. 일 실시예에서, 제2 도전층(174)은 일함수(work function)가 제1 도전층(172)과 동일하거나 그보다 클 수 있다. 예를 들어, 제1 도전층(172)은 n형 금속을 포함할 수 있으며, 제2 도전층(174)은 p형 금속을 포함할 수 있다. 예를 들어, 제1 도전층(172)은 TiAlC 및 TiN 중 적어도 하나를 포함하고 제2 도전층(174)은 TiAlN 및 TiN 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극들(170N, 170P)의 사이 및 채널 구조물들(140)과 게이트 전극들(170N, 170P)의 사이에 배치될 수 있으며, 게이트 전극들(170N, 170P)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극들(170N, 170P)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극들(170N, 170P)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다.
게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.
게이트 스페이서층들(164)은 게이트 전극들(170N, 170P)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(170N, 170P)을 절연시킬 수 있다. 게이트 스페이서층들(164)은, 실시예들에 따라, 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
제1 및 제2 댐 구조물들(180A, 180B)은 각각 제1 및 제2 영역들(R1, R2)에 배치되어, 제1 게이트 전극(170N)과 제2 게이트 전극(170P)의 사이에서, 게이트 전극(170N, 170P)의 적어도 일부를 관통 또는 분리하도록 배치될 수 있다. 제1 및 제2 댐 구조물들(180A, 180B)은 하면들이 소자 분리층(110)과 접촉하고, 소자 분리층(110)으로부터 상부로 연장될 수 있다. 제1 및 제2 댐 구조물들(180A, 180B)은 측면들은 기판(101)의 상면에 수직하거나 경사질 수 있다. 예를 들어, 제1 및 제2 댐 구조물들(180A, 180B)이 경사진 측면들을 갖는 경우, 제1 및 제2 댐 구조물들(180A, 180B)의 폭이 하부를 향할수록 좁아지도록 경사진 측면들을 가질 수 있을 것이다. 제1 및 제2 댐 구조물들(180A, 180B)은, 도 1에 도시된 것과 같이, x 방향에서 한 쌍의 게이트 스페이서층들(164)의 사이에 배치될 수 있다. 다만, 실시예들에 따라, 제1 및 제2 댐 구조물들(180A, 180B)은 게이트 스페이서층들(164)을 관통하며 x 방향으로 확장된 형태를 가질 수도 있다.
제1 댐 구조물(180A)은 게이트 전극(170N, 170P)의 일부를 y 방향에서 분리하며, 상면이 제1 및 제2 도전층들(172, 174)로 덮일 수 있다. 제1 댐 구조물(180A) 상에서 제2 및 제3 도전층들(174, 176)은 연속적으로 연장될 수 있다. 따라서, 제1 댐 구조물(180A)의 상단은 게이트 전극(170N, 170P) 내에 위치할 수 있다. 제1 댐 구조물(180A)은 제1 게이트 전극(170N)과 제2 게이트 전극(170P)의 형성 시에, 식각 공정의 배리어로서 기능할 수 있다. 이에 대해서는 하기에 도 6m을 참조하여 더욱 상세히 설명한다. 제1 댐 구조물(180A)의 상면은 z 방향에서 제1 레벨(L1)에 위치할 수 있으며, 게이트 전극(170N, 170P)의 상면의 제2 레벨(L2)보다 낮게 위치할 수 있다. 본 명세서에서, "레벨"은, z 방향에서의 높이에 따른 것이므로, 레벨은, 기판(101)의 상면, 활성 영역(105)의 상면, 소자 분리층(110)의 상면 등을 기준으로 한 것일 수 있다.
제2 댐 구조물(180B)은 게이트 전극(170N, 170P)을 y 방향을 따라 완전히 서로 분리하며, 상면이 층간 절연층(190)으로 덮일 수 있다. 제2 댐 구조물(180B)의 y 방향을 따른 양 측에서, 제2 및 제3 도전층들(174, 176)은 서로 이격될 수 있다. 제2 댐 구조물(180B)의 상면은 제1 레벨(L1)보다 높은 제3 레벨(L3)에 위치할 수 있으며, 게이트 전극(170N, 170P)의 상면의 제2 레벨(L2)과 동일하거나 그보다 높게 위치할 수 있다.
제1 및 제2 댐 구조물들(180A, 180B)에서, y 방향을 따른 일 측면, 예컨대 도 2b의 좌측면은 제1 도전층(172)과 접하고, y 방향을 따른 타 측면, 예컨대 도 2b의 우측면은 제2 도전층(174)과 접할 수 있다. 이에 따라, 제1 도전층(172)과 제2 도전층(174)이 서로 다른 물질을 포함하는 경우, 제1 및 제2 댐 구조물들(180A, 180B)의 y 방향을 따른 양 측면들은 서로 다른 물질층과 접할 수 있다. 제1 도전층(172)과 제2 도전층(174)이 동일한 물질로 이루어진 경우, 제1 및 제2 댐 구조물들(180A, 180B)의 y 방향을 따른 양 측면들은 서로 다른 두께의 층과 접할 수 있다.
제1 및 제2 댐 구조물들(180A, 180B)은 절연 물질을 포함할 수 있다. 제1 및 제2 댐 구조물들(180A, 180B)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 댐 구조물들(180A, 180B)은 단일 절연층으로 이루어지거나, 복수의 절연층들이 적층된 구조로 이루어질 수 있다.
이와 같이, 반도체 소자(100)는, 서로 다른 제1 및 제2 영역들(R1, R2)에 각각 배치되는 제1 및 제2 댐 구조물들(180A, 180B)을 포함할 수 있다. 다만, 실시예들에 따라, 반도체 소자(100)는 제1 댐 구조물(180A)만 포함할 수도 있을 것이다.
내부 스페이서층들(130)은 z 방향을 따라 제1 내지 제4 채널층들(141-144)의 사이에서 게이트 전극들(170N, 170P)과 나란하게 배치될 수 있다. 게이트 전극들(170N, 170P)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극들(170N, 170P)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 다만, 실시예들에 따라, 내부 스페이서층들(130)은 생략될 수도 있다.
콘택 플러그들(195)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(195)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(195)은 상부로부터 예를 들어, 채널 구조물들(140) 각각의 최상부의 채널층들의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그들(195)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(195)은 하면을 포함하는 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층의 상면 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(195)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(195)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다. 또한, 콘택 플러그들(195) 상에는 콘택 플러그들(195) 및 게이트 전극들(170N, 170P)과 연결되는 배선 구조물이 더 배치될 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 상기 게이트 구조물들을 덮으며, 소자 분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(190)은 복수의 절연층을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 3은 도 2b에 대응하는 단면을 도시한다.
도 3을 참조하면, 반도체 소자(100a)에서, 제2 댐 구조물(180Ba)은 z 방향을 따라 적층된 제1 및 제2 분리층들(182, 184)을 포함할 수 있다. 제1 분리층(182)은 제1 영역(R1)의 제1 댐 구조물(180A)에 대응되는 형상 및 구조를 가질 수 있다. 제2 분리층(184)은 제1 분리층(182) 상에 배치되며, 게이트 전극(170N, 170P)의 일부를 관통하도록 배치될 수 있다. 제2 분리층(184)은 층간 절연층(190)의 적어도 일부를 관통하도록 배치될 수 있으나, 이에 한정되지는 않는다.
실시예들에 따라, 제2 분리층(184)은 제1 분리층(182)을 일부 리세스한 형태로 배치될 수도 있다. 제1 분리층(182)과 접하는 제2 분리층(184)의 하면은 제1 분리층(182)의 상면과 동일하거나 작은 폭을 가질 수 있다. 제1 및 제2 분리층들(182, 184)은 각각 절연 물질을 포함할 수 있으며, 서로 동일하거나 다른 물질을 포함할 수 있다.
예시적인 실시예들에서, 반도체 소자(100a)는, 제1 및 제2 댐 구조물들(180A, 180Ba) 외에, 도 2a의 제2 댐 구조물(180B)을 더 포함할 수도 있을 것이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 4는 도 2b에 대응하는 단면을 도시한다.
도 4를 참조하면, 반도체 소자(100b)에서, 적어도 일 영역, 예를 들어 제2 게이트 전극(170P)이 배치되는 제1 p 영역(R1_P)에는 내부 스페이서층(130)이 배치되지 않을 수 있다. 제1 p 영역(R1_P)에서, 소스/드레인 영역들(150)은 내부 스페이서층들(130)이 생략된 영역으로 확장된 형상을 가질 수 있다. 이에 따라, 소스/드레인 영역들(150)은 게이트 유전층들(162)과 접하는 영역에서, 제1 내지 제4 채널층들(141-144)의 사이 및 제1 채널층(141)의 아래로 연장되는 영역들을 포함할 수 있다. 다른 실시예에서, 소스/드레인 영역들(150)이 내부 스페이서층들(130)이 생략된 영역으로 확장되지 않고, 게이트 전극(170P)이 x 방향을 따라 확장되어 배치될 수도 있을 것이다.
이와 같은 구조에 의하면, 내부 스페이서층(130)이 생략되어, 소스/드레인 영역들(150)이 보다 향상된 결정성을 갖도록 형성될 수 있다. 예를 들어, pFET에서 소스/드레인 영역들(150)에 SiGe이 사용되는 경우, SiGe의 결정성 향상을 위하여, pFET에서만 선택적으로 내부 스페이서층(130)을 생략할 수 있다. 다만, 실시예들에 따라, 반도체 소자(100b) 내에서 이와 같이 내부 스페이서층(130)이 생략된 영역은 다양하게 변경될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 5a 및 도 5b는 각각 도 2a 및 도 2b에 대응하는 단면을 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 소자(100c)는 도 2a 및 도 2b의 실시예에서와 달리, 채널 구조물들(140)을 포함하지 않을 수 있으며, 이에 따라 게이트 전극들(170N, 170P)의 배치가 상기 실시예에서와 다를 수 있다. 반도체 소자(100c)는 별도의 채널층(141-144)을 포함하지 않는 FinFET들을 포함할 수 있다.
반도체 소자(100c)에서, 트랜지스터들의 채널 영역은 핀(fin) 구조의 활성 영역들(105)에 한정될 수 있다. 또한, 게이트 전극들(170N, 170P) 내에는 별도의 채널층들이 개재되지 않을 수 있다. 다만, 게이트 전극들(170N, 170P)에 대한 그 외의 설명 및 제1 및 제2 댐 구조물들(180A, 180B)에 대한 설명은, 도 2a 및 도 2b의 실시예에서의 설명이 동일하게 적용될 수 있다. 이와 같은 반도체 소자(100c)는 다른 실시예들의 반도체 소자의 일 영역에 추가적으로 배치될 수도 있을 것이다.
도 6a 내지 도 6o는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 6a 내지 도 6o에서는 도 1 내지 도 2b의 반도체 소자의 제1 영역(R1)을 제조하기 위한 제조 방법의 실시예를 설명하며, 각각 도 1의 절단선 I-I' 및 Ⅲ-Ⅲ'을 따른 단면들을 함께 도시한다.
도 6a를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제4 채널층들(141-144)을 교대로 적층할 수 있다.
희생층들(120)은 후속 공정을 통해 도 2a 및 도 2b와 같이 게이트 유전층(162) 및 게이트 전극(170N, 170P)으로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제4 채널층들(141-144)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제4 채널층들(141-144)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141-144)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제4 채널층들(141-144)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 제1 내지 제4 채널층들(141-144)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141-144) 각각은 약 1
Figure pat00001
내지 약 100 nm의 범위의 두께를 가질 수 있다. 희생층들(120)과 교대로 적층되는 채널층들(141-144)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 6b를 참조하면, 희생층들(120), 제1 내지 제4 채널층들(141-144), 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성하고, 소자 분리층(110)을 형성할 수 있다.
상기 활성 구조물들은 서로 교대로 적층되는 희생층들(120) 및 제1 내지 제4 채널층들(141-144)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)으로부터 돌출되도록 형성되는 활성 영역들(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 서로 이격되어 형성될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다.
도 6c를 참조하면, 상기 활성 구조물 상에 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(200)은, 후속 공정을 통해 도 2a 및 도 2b와 같이, 채널 구조물들(140)의 상부에서 게이트 유전층(162) 및 게이트 전극(170N, 170P)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(200)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(200)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 6d를 참조하면, 희생 게이트 구조물들(200) 사이에서, 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141-144)을 일부 제거하고, 내부 스페이서층들(130) 및 소스/드레인 영역들(150)을 형성할 수 있다.
먼저, 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141-144)의 일부를 제거하여 리세스 영역들을 형성할 수 있다. 이에 의해, 제1 내지 제4 채널층들(141-144)은 x 방향을 따라 한정된 길이를 갖는 채널 구조물들(140)을 이룰 수 있다.
다음으로, 상기 리세스 영역들을 통해 노출된 희생층들(120)을 측면으로부터 일부 제거하고 내부 스페이서층들(130)을 형성할 수 있다. 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다. 내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 채우고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
다음으로, 소스/드레인 영역들(150)은 활성 영역들(105) 및 채널 구조물들(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 6e를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(200)을 제거할 수 있다.
층간 절연층(190)은, 희생 게이트 구조물들(200) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(200)은, 게이트 스페이서층들(164), 층간 절연층(190), 채널 구조물들(140), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(200)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 6f를 참조하면, 게이트 유전층들(162) 및 희생층(SM)을 형성할 수 있다.
게이트 유전층들(162) 및 희생층(SM)은 상부 갭 영역들(UR)의 일부 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 희생층(SM)은 하부 갭 영역들(LR)을 완전히 채우고, 상부 갭 영역들(UR)의 일부를 채우도록 형성될 수 있다.
희생층(SM)은 후속 공정 중에, 습식 식각 공정으로 용이하게 선택적으로 제거될 수 있는 물질을 포함할 수 있다. 예를 들어, 희생층(SM)은 TiN을 포함할 수 있다.
도 6g를 참조하면, 희생층(SM) 상에 제1 마스크층(ML1)을 형성하고, 제1 마스크층(ML1)을 통해 노출된 게이트 유전층들(162) 및 희생층(SM)을 제거할 수 있다.
제1 마스크층(ML1)은, 제1 댐 구조물(180A)(도 2b 참조)에 대응되는 영역들을 노출하는 개구부(OP)를 갖도록, 패터닝되어 형성될 수 있다. 제1 마스크층(ML1)은 예를 들어, 에싱(ashing) 공정에 의해 제거될 수 있는 층일 수 있으며, 예를 들어, SOH(Spin On Hardmask)와 같은 탄소계 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
제1 마스크층(ML1)의 개구부(OP)에 의해 노출된 게이트 유전층들(162) 및 희생층(SM)은 습식 식각 공정 및/또는 건식 식각 공정에 의해 제거될 수 있다. 이에 의해, 개구부(OP)를 통해 소자 분리층(110)이 노출될 수 있다.
본 단계에서, 제1 마스크층(ML1)에 의해 제1 댐 구조물(180A)이 형성될 영역이 정의되므로, 제1 댐 구조물(180A)이 형성되는 위치 및 폭 등에 대한 제약이 없어, 반도체 소자의 설계 자유도가 확보될 수 있다.
도 6h를 참조하면, 개구부(OP)를 채우는 댐 구조물층(180)을 형성할 수 있다.
댐 구조물층(180)은 후속 공정을 통해 제1 댐 구조물(180A)(도 2b 참조)을 이루는 층일 수 있다. 댐 구조물층(180)은 절연층일 수 있으며, 단일층 또는 복수의 층들을 포함할 수 있다. 예를 들어, 댐 구조물층(180)은 SiN층일 수 있다.
도 6i를 참조하면, 댐 구조물층(180)을 일부 제거하여 제1 댐 구조물(180A)을 형성할 수 있다.
댐 구조물층(180)은, 예를 들어, 에치-백(etch-back) 공정에 의해 상면으로부터 일부 제거될 수 있다. 또는, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP)을 먼저 수행한 후, 에치-백 공정을 수행하여 제거될 수도 있다. 이에 의해, 잔존하는 댐 구조물층(180)은 제1 댐 구조물(180A)을 이룰 수 있다. 본 단계에서, 댐 구조물층(180)을 제거하는 정도에 따라 제1 댐 구조물(180A)의 높이가 선택될 수 있어, 반도체 소자의 설계 자유도가 확보될 수 있다.
도 6j를 참조하면, 제1 마스크층(ML1)을 제거할 수 있다.
제1 마스크층(ML1)은 에싱 공정과 같은 세정 공정에 의해 선택적으로 제거될 수 있다.
도 6k를 참조하면, 희생층(SM)을 제거할 수 있다.
희생층(SM)은 예를 들어, 습식 식각 공정에 의해 선택적으로 제거될 수 있다. 다만, 실시예들에 따라, 희생층(SM)은 제거되지 않을 수 있으며, 이 경우, 희생층(SM)은 후속에서 형성되는 제1 도전층(172)(도 2b 참조)의 적어도 일부를 이룰 수 있다.
도 6l를 참조하면, 제1 도전층(172)을 형성할 수 있다.
제1 도전층(172)은 균일한 두께로 증착될 수 있으며, 하부 갭 영역들(LR)을 완전히 채우고, 상부 갭 영역들(UR)의 일부를 채우도록 형성될 수 있다. 제1 도전층(172)은 예를 들어, 일함수 조절을 위한 금속층일 수 있다.
도 6m를 참조하면, 제2 마스크층(ML2)을 형성하고, 노출된 영역에서 제1 도전층(172)을 제거할 수 있다.
제2 마스크층(ML2)은 일부 영역, 예를 들어, y 방향을 따라 제1 댐 구조물(180A)의 일 측을 노출시키도록 형성될 수 있다. 예를 들어, 제2 마스크층(ML2)은 nFET 영역 또는 pFET 영역을 노출시킬 수 있다. 제2 마스크층(ML2)의 일단은 제1 댐 구조물(180A) 상에 위치할 수 있다. 제2 마스크층(ML2)은 도 6g의 제1 마스크층(ML1)과 동일한 물질을 포함할 수 있으며, 하드 마스크층을 더 포함할 수 있으나, 이에 한정되지는 않는다.
제2 마스크층(ML2)에 의해 노출된 영역에서, 제1 도전층(172)이 선택적으로 제거될 수 있다. 제1 도전층(172)은, 예를 들어 습식 식각 공정으로 제거될 수 있다. 제1 도전층(172)의 제거 공정 시, 제1 댐 구조물(180A)은 일 측으로의 식각제의 유입을 막는 식각 배리어층으로 기능할 수 있다. 제1 댐 구조물(180A)을 기준으로 양 측이 각각 nFET 및 pFET 영역인 경우, 제1 댐 구조물(180A)은 이와 같이 nFET 및 pFET의 경계를 정의하는 데 이용될 수 있으므로, 제조 공정이 용이하게 수행될 수 있다.
도 6n를 참조하면, 제2 마스크층(ML2)을 제거하고, 제2 도전층(174)을 형성할 수 있다.
제2 도전층(174)은 제1 도전층(172) 상에 균일한 두께로 증착될 수 있다. 제2 도전층(174)은 상부 갭 영역들(UR)의 일부를 채우도록 형성될 수 있다. 제2 도전층(174)은 제1 댐 구조물(180A)의 측면 및 상면을 따라 연장될 수 있다.
제2 도전층(174)은 일함수 조절을 위한 금속층일 수 있다. 실시예들에서, 제1 및 제2 도전층들(172, 174)의 상대적인 두께는 다양하게 변경될 수 있다. 제1 및 제2 도전층들(172, 174)은 서로 동일하거나 다른 물질일 수 있다.
도 6o를 참조하면, 제3 도전층(176)을 형성할 수 있다.
제3 도전층(176)은 제2 도전층(174) 상에 증착될 수 있다. 제3 도전층(176)은 상기 증착 공정 후에 평탄화 공정을 더 수행하여 형성될 수 있다. 제3 도전층(176)은 상부 갭 영역들(UR)을 완전히 채우도록 형성될 수 있다. 제3 도전층(176)은 제1 댐 구조물(180A)의 상부에서 y 방향으로 연장되도록 형성될 수 있다. 제3 도전층(176)은 실시예들에 따라 복수의 도전층들을 포함할 수도 있다. 이에 의해, 최종적으로 게이트 전극들(170N, 170P)이 형성될 수 있다.
다음으로, 도 2a 및 도 2b를 함께 참조하면, 층간 절연층(190)을 추가적으로 형성한 후, 소스/드레인 영역들(150)과 연결되는 콘택 플러그들(195)을 형성할 수 있다. 다음으로, 게이트 전극들(170N, 170P) 및 콘택 플러그들(195)과 연결되는 추가적인 배선 구조물들을 더 형성할 수 있다.
이와 같이, 제1 댐 구조물(180A)은 희생 게이트 구조물들(200)을 제거한 후에 형성되며, 게이트 전극들(170N, 170P)의 형성 전에 형성될 수 있다. 따라서, 희생 게이트 구조물들(200)의 일부를 제거하여 제1 댐 구조물(180A)을 형성하는 경우에 비하여, 희생 게이트 구조물들(200)의 일부가 완전히 제거되지 않고 잔존하여 발생하는 불량을 방지할 수 있다. 또한, 게이트 전극들(170N, 170P)의 일부를 제거하여 제1 댐 구조물(180A)을 형성하는 경우에 비하여, 게이트 전극들(170N, 170P)을 이루는 물질을 손상시켜 발생하는 불량을 방지할 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 7a 및 도 7b에서는 도 1 내지 도 2b의 반도체 소자의 제2 영역(R2)을 제조하기 위한 추가적인 단계들을 도시하며, 각각 도 1의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따른 단면들을 함께 도시한다.
도 7a를 참조하면, 먼저 도 6a 내지 도 6h를 참조하여 상술한 공정이 동일하게 수행될 수 있다. 다음으로, 댐 구조물층(180)을 일부 제거하여 제2 댐 구조물(180B)을 형성할 수 있다.
댐 구조물층(180)은 상기에 도 6i를 참조하여 설명한 공정과 동일하게 상면으로부터 일부 제거될 수 있다. 이에 의해, 잔존하는 댐 구조물층(180)은 제2 댐 구조물(180B)을 이룰 수 있다.
도 7b를 참조하면, 추가 마스크층(ML1')을 형성하고, 노출된 영역에서 제2 댐 구조물(180B)을 일부 제거하여 제1 댐 구조물(180A)을 형성할 수 있다.
추가 마스크층(ML1')은 제2 댐 구조물(180B)이 형성되는 제2 영역(R2)을 덮고, 제1 댐 구조물(180A)이 형성되는 영역인 제1 영역(R1)을 노출시키도록 패터닝되어 형성될 수 있다. 제1 영역(R1)에서 제2 댐 구조물(180B)은 상면으로부터 소정 깊이로 제거되어 제1 댐 구조물(180A)을 이룰 수 있다.
이후에, 도 6j 내지 도 6o를 참조하여 상술한 공정이 수행될 수 있다. 도 6o를 참조하여 상술한 공정 단계에서, 제3 도전층(176)의 평탄화 공정 시에, 제2 댐 구조물(180B)이 정지층으로 이용되거나, 또는, 제2 댐 구조물(180B)의 상부 일부가 제3 도전층(176)과 함께 제거될 수 있다. 이에 의해, 제1 및 제2 댐 구조물들(180A, 180B)을 포함하는 도 1 내지 도 2b의 실시예의 반도체 소자(100)가 형성될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 도 8에서는 도 3의 반도체 소자의 제2 영역(R2)을 제조하기 위한 추가적인 단계를 도시하며, 도 3에 대응하는 단면을 도시한다.
도 8을 참조하면, 먼저 도 6a 내지 도 6o를 참조하여 상술한 공정이 동일하게 수행될 수 있다. 다음으로, 층간 절연층(190) 상에 제3 마스크층(ML3)을 형성하고, 제2 영역(R2)에서 제1 분리층(182)을 노출하는 상부 개구부(CT)를 형성할 수 있다.
먼저, 제3 마스크층(ML3)은, 제1 영역(R1)을 덮고, 제2 영역(R2)에서, 제1 분리층(182) 상의 층간 절연층(190)을 노출시키도록 패터닝될 수 있다.
다음으로, 제3 마스크층(ML3)을 통해 노출된 층간 절연층(190) 및 그 아래의 게이트 전극(170N, 170P)을 제거하여 제1 분리층(182)을 노출시키는 상부 개구부(CT)를 형성할 수 있다. 상부 개구부(CT)는 경사진 측벽을 갖는 것으로 도시되었으나, 이에 한정되지는 않는다.
다음으로, 도 3을 함께 참조하면, 상부 개구부(CT)에 절연 물질을 증착하여 제2 분리층(184)을 형성함으로써 제2 댐 구조물(180Ba)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
141-144: 채널층 150: 소스/드레인 영역
162: 게이트 유전층 164: 게이트 스페이서층
170N, 170P: 게이트 전극 170, 172, 176: 도전층
180A, 180B: 댐 구조물 190: 층간 절연층
195: 콘택 플러그

Claims (10)

  1. 제1 및 제2 영역들을 갖는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 활성 영역들;
    상기 제1 및 제2 영역들 상에 각각 배치되며, 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양측에서 상기 활성 영역들이 리세스된 영역들에 배치되는 소스/드레인 영역들;
    상기 제1 영역 상에서 상기 제2 방향을 따라 인접하는 상기 활성 영역들의 사이에 배치되며, 상기 게이트 전극을 일부 분리하도록 배치되는 제1 댐(dam) 구조물; 및
    상기 제2 영역 상에서 상기 제2 방향을 따라 인접하는 상기 활성 영역들의 사이에 배치되며, 상기 게이트 전극 전체를 분리하도록 배치되는 제2 댐 구조물을 포함하고,
    상기 기판의 상면에 수직한 제3 방향에서, 상기 제1 댐 구조물의 상면은 제1 레벨에 위치하고, 상기 게이트 전극의 상면은 상기 제1 레벨보다 높은 제2 레벨에 위치하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제3 방향에서, 상기 제2 댐 구조물의 상면은 상기 제2 레벨과 동일하거나 그보다 높은 제3 레벨에 위치하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 영역에서, 상기 게이트 전극은 상기 제1 댐 구조물 상으로 연장되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 및 제2 댐 구조물들 각각은 단일층인 절연층으로 이루어진 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 댐 구조물은 단일층인 절연층으로 이루어지고,
    상기 제2 댐 구조물은 상기 제3 방향을 따라 적층된 복수의 절연층들을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 게이트 전극은,
    상기 제1 및 제2 댐 구조물들의 상기 제2 방향을 따른 제1 측에서, 순차적으로 적층된 제1 도전층, 제2 도전층, 및 제3 도전층을 포함하고,
    상기 제1 및 제2 댐 구조물들의 상기 제1 측에 대향하는 제2 측에서, 순차적으로 적층된 상기 제2 도전층 및 상기 제3 도전층을 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 및 제2 댐 구조물들에서, 상기 제1 측을 향하는 제1 측면은 상기 제1 도전층과 접하고, 상기 제2 측을 향하는 제2 측면은 상기 제2 도전층과 접하는 반도체 소자.
  8. 기판 상에서 제1 방향으로 연장되고, 제2 방향을 따라 서로 이격되어 배치되며, 서로 다른 도전형의 불순물들을 포함하는 제1 및 제2 활성 영역들;
    상기 제1 및 제2 활성 영역들과 교차하여 상기 제2 방향으로 연장되는 게이트 전극; 및
    상기 제1 및 제2 활성 영역들의 사이에 배치되며, 상기 게이트 전극을 일부 분리하도록 배치되는 댐 구조물을 포함하고,
    상기 댐 구조물의 상면은 상기 게이트 전극으로 덮이는 반도체 소자.
  9. 제8 항에 있어서,
    상기 댐 구조물의 상기 제2 방향을 따른 양 측면들은, 각각 서로 다른 조성을 갖거나 서로 다른 두께를 갖는 제1 및 제2 금속층으로 덮이는 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 및 제2 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며 상기 게이트 전극에 의해 둘러싸이도록 배치되는 복수의 채널층들을 각각 포함하는 채널 구조물들을 더 포함하는 반도체 소자.
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