KR20240040371A - 반도체 소자 - Google Patents

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KR20240040371A
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layers
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channel
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박범진
강명길
김동원
김영권
유휴민
정수진
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되, 상기 게이트 구조물은 상기 복수의 채널층들과 수직하게 중첩하는 영역에서, 상기 복수의 채널층들 중 최상부 채널층 상에 배치되는 상부 부분 및 각각의 상기 복수의 채널층들 사이에 배치되는 하부 부분들을 포함하고, 상기 복수의 채널층들 각각의 상기 제1 방향을 따른 폭은 상기 게이트 구조물의 상기 하부 부분들 중 상기 각각의 채널층들에 인접한 하부 부분들의 상기 제1 방향을 따른 폭보다 작을 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되, 상기 게이트 구조물은 상기 복수의 채널층들과 수직하게 중첩하는 영역에서, 상기 복수의 채널층들 중 최상부 채널층 상에 배치되는 상부 부분 및 각각의 상기 복수의 채널층들 사이에 배치되는 하부 부분들을 포함하고, 상기 복수의 채널층들 각각의 상기 제1 방향을 따른 폭은 상기 게이트 구조물의 상기 하부 부분들 중 상기 각각의 채널층들에 인접한 하부 부분들의 상기 제1 방향을 따른 폭보다 작을 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되, 상기 소스/드레인 영역들과 상기 복수의 채널층들이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 기판 상에서 제1 방향으로 연장되는 활성 영역; 상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및 상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되, 상기 게이트 구조물은 상기 복수의 채널층들과 수직하게 중첩하는 영역에서, 상기 복수의 채널층들 중 최상부 채널층 상에 배치되는 상부 부분 및 각각의 상기 복수의 채널층들의 아래에 배치되는 하부 부분들을 포함하고, 상기 복수의 채널층들 중 각각의 채널층들의 중앙 레벨에서, 상기 복수의 채널층들 중 상기 각각의 채널층들의 상기 제1 방향을 따른 폭은 상기 게이트 구조물의 상기 하부 부분들 각각의 중앙 레벨에서, 인접한 상기 소스/드레인 영역들의 외측면들 사이의 제1 방향을 따른 폭보다 작고, 상기 소스/드레인 영역들과 상기 복수의 채널층들이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 갖고, 상기 소스/드레인 영역들의 최하부는 상기 게이트 구조물의 상기 하부 부분들 중 최하부 보다 낮은 레벨에 배치될 수 있다.
게이트 구조물과 복수의 채널층들과 수직하게 중첩하는 영역에서, 복수의 채널층들 각각의 제1 방향을 따른 폭은 게이트 구조물의 하부 부분들 중 각각의 채널층에 인접한 하부 부분들의 제1 방향을 따른 폭보다 작은 구조를 제공함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 2d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 4a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 수평 단면도이다.
도 4c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 수평 단면도이다.
도 4d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 수평 단면도이다.
도 5a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 6a 내지 도 6g는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 2a는 각각 도 1의 반도체 소자를 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'을 따라서 절단한 단면들을 도시한다.
설명의 편의를 위하여, 도 1 및 도 2a에서는 반도체 소자의 주요 구성요소들만을 도시하였다.
도 1 및 도 2a를 참조하면, 반도체 소자(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물 (140), 복수의 채널층들(141, 142, 143)과 접촉되는 소스/드레인 영역(150), 활성 영역(105)과 교차하여 연장되는 게이트 구조물(160), 및 소스/드레인 영역(150)에 연결되는 콘택 플러그(180)를 포함할 수 있다. 반도체 소자(100)는, 소자분리층들(110) 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 게이트 스페이서층들(164), 제1 및 제2 게이트 유전층들(162a, 162b), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극층(163)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물들(140)의 복수의 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 채널 구조물(140), 소스/드레인 영역(150), 및 게이트 구조물(160)에 의한 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 즉 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다. 상기 트랜지스터는 예를 들어 NMOS 트랜지스터들일 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자분리층(110)은 활성 영역(105)의 상부를 일부 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜 층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역(150)이 배치될 수 있다. 활성 영역(105)은 불순물들을 포함하거나 불순물들을 포함하는 도핑 영역들을 포함할 수 있다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(150)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. 이로 인해, 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면적이 감소할 수 있다.
제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라, 채널 구조물(140)은 활성 영역(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역(150)은 복수의 채널층들(141, 142, 143)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(150)의 외측면은 은 복수의 채널층들(141, 142, 143)을 향해 돌출되어 있다. 이로 인해, 소스/드레인 영역들(150)은 복수의 채널층들(141, 142, 143)과 동일한 레벨에서, 복수의 채널층들(141, 142, 143)을 향해 돌출되는 돌출부를 포함할 수 있다. 소스/드레인 영역들(150) 및 제1 및 제2 게이트 유전층들(162a, 162b)이 접촉하는 면들은 라운드진 형상을 가질 수 있다. 소스/드레인 영역(150)은 복수의 채널층들(141, 142, 143)의 각각의 측면을 따라 배치되는 에피택셜 층들을 포함할 수 있다. 소스/드레인 영역(150)은 후술하는 도 2c 및 도 2d와 같이 복수의 에피택셜층들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소스/드레인 영역(150)은 실리콘(Si) 및/또는 게르마늄(SiGe)을 포함하는 반도체층일 수 있다. 소스/드레인 영역(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역(150)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 소스/드레인 영역(150)은 y 방향을 따른 단면이 원형, 타원형, 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역(150)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 복수의 채널층들(141, 142, 143)의 상부에서 활성 영역(105) 및 복수의 채널층들(141, 142, 143)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 복수의 채널층들(141, 142, 143)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 복수의 채널층들(141, 142, 143)과 수직하게 중첩하는 영역에서, 복수의 채널층들(141, 142, 143) 중 최상부 채널층 상에 배치되는 상부 부분(160A) 및 각각의 복수의 채널층들(141, 142, 143)의 아래에 배치되는 하부 부분들(160B)을 포함할 수 있다. 예시적인 실시예에 따르면, 소스/드레인 영역들(150)의 최하부는 게이트 구조물(160)의 하부 부분들(160B) 중 최하부 보다 낮은 레벨에 배치될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 복수의 채널층들(141, 142, 143) 사이의 제1 및 제2 게이트 유전층들(162a, 162b), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
제1 및 제2 게이트 유전층들(162a, 162b)은 활성 영역(105)과 게이트 전극(165)의 사이 및 복수의 채널층들(141, 142, 143)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 구조물(160)의 상부 부분(160A)에서, 제1 게이트 유전층(162a)은 게이트 전극(165)의 하면 상에서 제2 게이트 유전층(162b)의 하면 상에 배치될 수 있다. 제2 게이트 유전층(162b)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 제1 및 제2 게이트 유전층들(162a, 162b)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 게이트 유전층들(162a, 162b)은 서로 동일하거나 다른 두께를 가질 수 있다.
제1 및 제2 게이트 유전층들(162a, 162b)은 서로 동일한 물질로 이루어지거나, 서로 다른 물질을 포함할 수 있다. 제1 및 제2 게이트 유전층들(162, 163)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 복수의 채널층들(141, 142, 143)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 제1 및 제2 게이트 유전층들(162a, 162b)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있다. 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역(150)과 게이트 전극(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(166)의 측면들은 게이트 스페이서층들(164)에 의해 둘러싸일 수 있다. 게이트 캡핑층(166)의 상면은 게이트 스페이서층들(164)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 복수의 채널층들(141, 142, 143) 중 적어도 하나의 채널층과 소스/드레인 영역들(150)이 접촉하는 면들 사이의 제1 방향(x)을 따른 최소 폭은 게이트 구조물(160)의 하부 부분들(160B)과 실질적으로 동일한 레벨에서의 소스/드레인 영역들(150)의 외측면들 사이의 제1 방향(x)을 따른 최대 폭 보다 작을 수 있다. 예를 들어, 복수의 채널층들(141, 142, 143) 중 각각의 채널층들의 중앙 레벨에서, 복수의 채널층들(141, 142, 143) 중 각각의 채널층들의 상기 제1 방향(x)을 따른 폭은 게이트 구조물(160)의 하부 부분들(160B) 각각의 중앙 레벨에서, 인접한 소스/드레인 영역들(150)의 외측면들 사이의 제1 방향(x)을 따른 폭보다 작을 수 있다.
예시적인 실시예에 따르면, 게이트 구조물(160)과 복수의 채널층들(141, 142, 143)이 수직하게 중첩하는 영역에서, 복수의 채널층들(141, 142, 143) 중 적어도 하나의 채널층과 소스/드레인 영역들(150)이 접촉하는 면들 사이의 제1 방향(x)을 따른 최소 폭은 게이트 구조물(160)의 하부 부분들(160B) 각각의 게이트 전극(165)의 제1 방향(x)을 따른 최대 폭 보다 작을 수 있다.
예시적인 실시예에 따르면, 복수의 채널층들(141, 142, 143) 각각의 제1 방향(x)을 따른 폭은 게이트 구조물(160)의 하부 부분들(160B) 중 각각의 채널층들(141, 142, 143)에 인접한 하부 부분들(160B)의 제1 방향(x)을 따른 폭보다 작을 수 있다.
이로 인해, 전기적 특성이 향상된 반도체 소자를 제공할 수 있다.
층간 절연층(190)은 소스/드레인 영역(150), 게이트 구조물(160) 및 소자분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물, 산질화물 및 저유전체(low-k dielectric) 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(180)은 층간 절연층(190)의 적어도 일부를 관통하여 소스/드레인 영역(150)과 접촉할 수 있으며, 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 소스/드레인 영역(150) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(150)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 소스/드레인 영역(150)을 소정 깊이로 리세스하도록 배치될 수 있다.
콘택 플러그들(180)은 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다. 금속-반도체 화합물층(182)은 예를 들어, 금속 실리사이드층일 수 있다. 배리어층(184)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 플러그 도전층(186)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그(180)는 소스/드레인 영역(150) 중 적어도 일부를 관통하도록 배치될 수 있다. 예시적인 실시예들에서, 콘택 플러그들(180)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다. 또한, 게이트 전극(165) 상에도 콘택 플러그와 같은 배선 구조물이 더 배치될 수 있으며, 콘택 플러그들(180) 상에는 콘택 플러그들(180)과 연결되는 배선 구조물이 더 배치될 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 및 도 2a를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 2b는 예시적인 실시예들에 따른 반도체 소자(100a)를 도시하는 단면도이다.
도 2b를 참조하면, 반도체 소자(100a)는 도 2a의 실시예에서 복수의 채널층들(141, 142, 143) 각각의 하면 상에서 제1 방향(x)을 따른 게이트 구조물(160)의 하부 부분(160B)의 양측에 배치되는 내부 스페이서층들(130)을 더 포함할 수 있다. 내부 스페이서층들(130)은 복수의 채널층들(141, 142, 143)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 내부 스페이서층들(130)은 제1 게이트 유전층(162a)과 접촉할 수 있다. 내부 스페이서층들(130)의 측면은 소스/드레인 영역(150)과 접촉할 수 있다. 복수의 채널층들(141, 142, 143) 각각의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 내부 스페이서층들(130)은 다른 실시예들에도 적용될 수 있다.
예시적인 실시예에 따르면, 게이트 구조물(160)과 복수의 채널층들(141, 142, 143)이 수직하게 중첩하는 영역에서, 복수의 채널층들(141, 142, 143) 중 적어도 하나의 채널층과 소스/드레인 영역들(150)이 접촉하는 면들 사이의 제1 방향(x)을 따른 최소 폭은 소스/드레인 영역들(150)과 내부 스페이서층들(130)이 접촉하는 면들 사이의 제1 방향(x)을 따른 폭 보다 작을 수 있다.
도 2c는 예시적인 실시예들에 따른 반도체 소자(100b)를 도시하는 단면도이다.
소스/드레인 영역(150)은, 활성 영역(105) 상에 배치되고, 복수의 채널층들(141, 142, 143)과 접촉하도록 연장되는 제1 에피택셜 층(151), 제1 에피택셜 층(151) 상에 배치되는 제2 에피택셜 층(152), 제2 에피택셜 층(152) 상에 배치되는 제3 에피택셜 층(153)을 포함하되, 제2 에피택셜 층(152)의 두께는 컨포멀할 수 있다. 예를 들어, 제2 에피택셜 층(152)은 제1 에피택셜 층(151)의 외측면을 따라 제2 에피택셜 층(152)의 내측 및 외측으로 오목한 측면들을 가질 수 있다.
예시적인 실시예에 따르면, 복수의 채널층들(141, 142, 143) 중 각각의 채널층들의 중앙 레벨에서, 복수의 채널층들(141, 142, 143) 중 각각의 채널층들의 측면으로부터 제3 에피택셜 층(153)의 외측면까지의 제1 방향(x)을 따른 제1 거리는 게이트 구조물(160)의 하부 부분들(160B) 각각의 중앙 레벨에서, 제1 에피택셜 층(151)의 외측면으로부터 제3 에피택셜 층(153)의 외측면까지의 제1 방향(x)을 따른 제2 거리보다 작지 않을 수 있다.
도 2d는 예시적인 실시예들에 따른 반도체 소자(100c)를 도시하는 단면도이다.
도 2c를 참조하여 상술한 내용과 중복되는 내용은 생략한다. 도 2d를 참조하면, 제1 에피택셜 층(151) 및 제2 에피택셜 층(152)이 접촉하는 면은 wavy 형상이 아닌 완만한 U자 형상을 가질 수 있다. 또한, 제2 에피택셜 층(152) 및 제3 에피택셜 층(152)이 접촉하는 면은 완만한 U자 형상을 가질 수 있다. 다만, 이에 한정되지 않는다.
도 3a는 예시적인 실시예들에 따른 반도체 소자(100d)를 도시하는 단면도이다.
도 3a를 참조하면, 도 2a의 실시예와 달리, 소스/드레인 영역들(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 가질 수 있다. 이로 인해, 소스/드레인 영역들(150)의 외측면은 복수의 채널층들(141, 142, 143)은 중앙부를 향해 뾰족한 시그마(sigma) 형상을 가질 수 있으나, 이에 한정되지 않는다. 소스/드레인 영역들(150)과 활성 영역(105)이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 가질 수 있다. 예를 들어, 소스/드레인 영역들(150)과 활성 영역(105)이 접촉하는 면들은 뾰족한 모양을 가질 수 있다.
도 3b는 예시적인 실시예들에 따른 반도체 소자(100e)를 도시하는 단면도이다.
도 2b를 참조하여 상술한 설명과 중복되는 내용은 생략한다. 도 3b를 참조하면, 도 3a의 실시예에서 복수의 채널층들(141, 142, 143) 각각의 하면 상에서 제1 방향(x)을 따른 게이트 구조물(160)의 하부 부분(160B)의 양측에 배치되는 내부 스페이서층들(130)을 더 포함할 수 있다.
도 3c는 예시적인 실시예들에 따른 반도체 소자(100f)를 도시하는 단면도이다.
도 3a를 참조하여 상술한 설명과 중복되는 내용은 생략한다. 도 3c를 참조하면, 소스/드레인 영역들(150)과 활성 영역(105)이 접촉하는 면들 중 적어도 일부는 기판(101)의 상면과 평행할 수 있다. 예를 들어, 소스/드레인 영역들(150)과 활성 영역(105)이 접촉하는 면들 중 일부는 평평할 수 있다.
도 3d는 예시적인 실시예들에 따른 반도체 소자(100g)를 도시하는 단면도이다.
도 2b를 참조하여 상술한 설명과 중복되는 내용은 생략한다. 도 3d를 참조하면, 도 3c의 실시예에서 복수의 채널층들(141, 142, 143) 각각의 하면 상에서 제1 방향(x)을 따른 게이트 구조물(160)의 하부 부분(160B)의 양측에 배치되는 내부 스페이서층들(130)을 더 포함할 수 있다.
도 4a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 수평 단면도이다. 도 4c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 수평 단면도이다. 도 4d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 수평 단면도이다. 도 4b 내지 도 4d는 도 4a의 절단선 Ⅳ-Ⅳ'을 따라서 절단한 수평 단면을 도시한다.
도 4a 내지 도 4d를 참조하면, 기판(101)의 상면 및 복수의 채널층들(141, 142, 143)의 결정 배향에 따라 소스/드레인 영역(150) 및 복수의 채널층들(141, 142, 143)이 접촉하는 면은 다양한 형상을 가질 수 있다.
도 4b에서와 같이, 기판(101)의 상면이 (110) 결정 배향을 갖고 복수의 채널층들(141, 142, 143)이 (100) 결정 배향을 갖는 경우, 소스/드레인 영역들(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면들 중 적어도 일부는 복수의 채널층들(141, 142, 143)을 향해 (111) 결정 배향을 가질 수 있고, 소스/드레인 영역들(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면들 중 일부는 제2 방향(y)과 평행한 (110) 결정 배향을 가질 수 있다.
도 4c에서와 같이, 소스/드레인 영역들(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면들 중 적어도 일부는 라운드진 형상을 가질 수 있다. 이로 인해, 소스/드레인 영역(150)은 타원형 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 4d 에서와 같이, 기판(101)의 상면이 (110) 결정 배향을 갖고 복수의 채널층들(141, 142, 143)이 (111) 결정 배향을 갖는 경우, 소스/드레인 영역들(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면들 중 적어도 일부는 제2 방향(y)과 평행한 (111) 결정 배향을 가질 수 있다.
도 5a는 예시적인 실시예들에 따른 반도체 소자(100h)를 도시하는 단면도이다.
도 5a를 참조하면, 도 2a의 실시예와 달리 게이트 구조물(160)의 상부 부분(160B)에서, 제1 및 제2 게이트 유전층들(162a, 162b)은 층간 절연층(190) 및 소스/드레인 영역들(150) 중 적어도 하나와 접촉할 수 있다. 즉, 게이트 구조물(160)과 복수의 채널층들(141, 142, 143)이 수직하게 중첩하는 영역에서, 복수의 채널층들(141, 142, 143) 중 최상부 채널층(143) 위에서 제2 게이트 유전층(162b)은 층간 절연층(190) 및 소스/드레인 영역들(150) 중 적어도 하나와 접촉할 수 있다. 소스/드레인 영역(150)의 상면이 낮게 형성되는 경우 게이트 스페이서층들(164)은 소스/드레인 영역(150)과 이격될 수 있다.
도 5b는 예시적인 실시예들에 따른 반도체 소자(100i)를 도시하는 단면도이다.
도 5a를 참조하여 상술한 설명과 중복되는 내용은 생략한다. 도 5b를 참조하면, 도 5a의 실시예와 달리 소스/드레인 영역들(150)과 복수의 채널층들(141, 142, 143)이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 가질 수 있다. 이로 인해, 소스/드레인 영역들(150)의 외측면은 복수의 채널층들(141, 142, 143)은 중앙부를 향해 뾰족한 시그마(sigma) 형상을 가질 수 있으나, 이에 한정되지 않는다. 소스/드레인 영역들(150)과 활성 영역(105)이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 가질 수 있다.
도 6a 내지 도 6g는 예시적인 실시예들에 따른 반도체 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6g는 도 1 내지 도 2a의 반도체 소자(100)를 제조하기 위한 제조 방법의 실시예를 설명하며, 도 2a에 대응하는 단면들을 도시한다.
도 6a를 참조하면, 활성 영역(105) 상에 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 교대로 적층될 수 있다.
희생층들(120)은 후속 공정을 통해 도 2와 같이 제1 및 제2 게이트 유전층들(162a, 162b) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 채널층들(141, 142, 142)은 실리콘(Si)을 포함하고, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
희생층들(120) 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 채널층들(141, 142, 143) 각각은 약 1 Å 내지 100 nm의 범위의 두께를 가질 수 있다. 희생층(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 6b를 참조하면, 희생층들(120) 및 채널층들(141, 142, 143)의 적층 구조물 및 기판(101)의 일부를 제거하여 활성 구조물들을 형성할 수 있다.
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)의 상면으로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, 서로 y 방향에서 서로 이격되어 배치될 수 있다. 종횡비에 따라, 활성 영역(105)은 하부를 향하면서 폭이 증가하도록 경사진 형태를 가질 수 있다
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 영역(105)이 돌출되도록 리세스함으로써 소자분리층들(110)이 형성될 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 6c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2와 같이, 복수의 채널층들(141, 142, 143)의 상부에서 제1 및 제2 게이트 유전층들(162a, 162b) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175), 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 희생 게이트 구조물들(170) 및 상기 활성 구조물들의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 6d를 참조하면, 희생 게이트 구조물들(170) 사이에서, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)을 일부 제거하여 리세스 영역(RC)을 형성하고, 복수의 채널층들(141, 142, 143) 및 활성 영역(105)을 일부 제거할 수 있다.
희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 복수의 채널층들(141, 142, 143)의 일부를 제거하여 리세스 영역(RC)을 형성할 수 있다. 상기 리세스 공정은 예를 들어, 건식 식각 공정과 습식 식각 공정을 순차적으로 적용하여 형성할 수 있다. 먼저, 건식 식각 공정을 통해 수직 방향으로 리세스 영역(RC)을 형성할 수 있다. 다음으로, 습식 식각 공정을 통해 수평 방향으로 리세스 영역(RC)을 형성할 수 있다. 이에 의해, 복수의 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 가질 수 있다.
복수의 채널층들(141, 142, 143) 및 활성 영역(105)을 식각하는 것은 결정학적 이방성 에칭(Crystallographic anisotropic etching)을 이용할 수 있다. 습식 식각에 의한 결정학적 이방성 에칭은 예를 들어, KOH, NaOH, NH4OH, 또는 TMAH(TetraMethylAmmonium Hydroxide) 등을 식각액으로 이용할 수 있다. 결정학적 이방성 에칭을 이용하면 복수의 채널층들(141, 142, 143) 및 기판(101)의 결정 배향에 따라 서로 다른 식각 속도로 복수의 채널층들(141, 142, 143)을 식각한다. 이로 인해, 복수의 채널층들(141, 142, 143)의 외측면 및 활성 영역(105)의 상면 중 적어도 일부는 (111) 결정 배향을 가질 수 있고, 복수의 채널층들(141, 142, 143)은 중앙부를 향해 뾰족한 시그마(sigma) 형상을 가질 수 있다. 다만, 복수의 채널층들(141, 142, 143)의 측면 및 활성 영역(105)의 상부의 구체적인 형상은 도 6d에 도시된 것에 한정되지 않는다.
도 6e를 참조하면, 프리 베이크(prebake) 공정을 진행한 후, 리세스 영역(RC)을 채우도록 소스/드레인 영역(150)의 에피택셜 층을 형성할 수 있다.
먼저, 리세스 영역(RC)에 대해 프리 베이크(prebake) 공정을 진행하여, 리세스 영역(RC)의 외측면들을 라운드진 형상으로 변형할 수 있다. 프리 베이크(prebake) 공정은 후속 공정에 영향을 줄 수 있으므로, 정교하게 이루어져야 한다. 다만, 필수적인 공정은 아니며 필요에 따라 진행하지 않을 수 있으며 이로 인해 도 3a 내지 도 3d와 같은 반도체 소자를 제조할 수 있다.
다음으로, 소스/드레인 영역(150)은 에피택셜 성장(epitaxial growth) 공정에 의해 형성될 수 있다. 소스/드레인 영역(150)은 에피택셜 성장 및 식각 공정을 반복하여 형성될 수 있으며, 복수의 채널층들(141, 142, 143) 및 게이트 구조물들(160)의 하부 부분(160B)과 접촉하도록 연장될 수 있다. 예시적인 실시예에 따르면, 소스/드레인 영역(150)이 복수의 채널층들(141, 142, 143) 및 희생층들(120)을 향하는 면은 굴곡진(wavy) 형상을 가질 수도 있다. 소스/드레인 영역(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있다. 소스/드레인 영역들(150)의 상면은 게이트 구조물들(160)의 상부 부분(160A)의 하면과 실질적으로 동일하거나 하면보다 높은 높이 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니다.
도 6f를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(170)은 게이트 스페이서층들(164), 층간 절연층(190), 및 복수의 채널층들(141, 142, 143)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 복수의 채널층들(141, 142, 143)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid) 및/또는 SC1(Standard clean-1) 세정 공정에 이용되는 용액(NH4OH:H2O2:H2O=1:1:5)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다.
도 6g를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물(160)을 형성할 수 있다.
제1 및 제2 게이트 유전층들(162a, 162b)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 매립하도록 형성할 수 있다. 게이트 전극(165) 및 게이트 스페이서층들(164)은 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극(165) 및 게이트 스페이서층들(164)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 제1 및 제2 게이트 유전층들(162a, 162b), 게이트 전극(165), 및 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물(160)이 형성될 수 있다.
다음으로 도 2a를 참조하면, 콘택 플러그들(180)을 형성할 수 있다. 콘택 플러그(180)는 하단에 위치하는 금속-반도체 화합물층(182), 측벽들을 따라 배치되는 배리어층(184), 및 플러그 도전층(186)을 포함할 수 있다.
먼저, 층간 절연층(190)을 패터닝하여 소스/드레인 영역들(150)을 노출시키는 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들 내에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다. 구체적으로, 상기 콘택 홀들 내에 배리어층(184)을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층(182)을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(180)을 형성할 수 있다. 이에 의해, 도 1 및 도 2a의 반도체 소자(100)가 제조될 수 있다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 소자(100h)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7c는 도 6a의 반도체 소자(100h)를 제조하기 위한 제조 방법의 실시예를 설명한다.
이하의 설명에서, 도 6a 내지 도 6g를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 7a를 참조하면, 활성 영역(105) 상에 희생층들(120) 및 복수의 채널층들(141, 142, 143)이 교대로 적층될 수 있다. 다만, 도 6a의 복수의 채널층들(141, 142, 143) 중 최상위 채널층(143) 상에 도 6a의 희생층들(120) 보다 얇은 희생층(120)을 더 형성할 수 있다. 추가로 형성된 희생층(120)은 소스/드레인 영역(150)을 형성하는데 도움을 줄 수 있다.
다음으로, 상술한 도 6b 내지 도 6e와 동일한 공정이 수행될 수 있다.
도 7b를 참조하면, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거할 수 있다.
이러한 공정을 진행 시 도 7a에서 복수의 채널층들(141, 142, 143) 중 최상위 채널층(143) 상에 추가로 형성된 희생층(120)이 제거되면서, 게이트 스페이서층들(164)은 복수의 채널층들(141, 142, 143) 중 최상위 채널층(143)과 이격될 수 있다.
도 7c를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물(160)을 형성할 수 있다.
도 6g와 같은 공정을 수행하면서 제1 및 제2 게이트 유전층들(162a, 162b)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 제2 게이트 유전층(162b)은 층간 절연층(190) 및 소스/드레인 영역(150) 중 적어도 하나와 접촉할 수 있다. 소스/드레인 영역(150)의 상면이 낮게 형성되는 경우 게이트 스페이서층들(164)은 소스/드레인 영역(150)과 이격될 수 있다.
다음으로, 콘택 플러그들(180) 형성 공정이 진행됨으로써, 도 5a와 같은 반도체 소자(100h)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 소자 101: 기판
105: 활성 영역 110: 소자분리층
120: 희생층 130: 내부 스페이서층
140: 복수의 채널층들 150: 소스/드레인 영역
160: 게이트 구조물 164: 게이트 스페이서층
162a, 162b: 제1 및 제2 게이트 유전층
165: 게이트 전극 170: 희생 게이트 구조물
180: 콘택 플러그 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되,
    상기 게이트 구조물은 상기 복수의 채널층들과 수직하게 중첩하는 영역에서, 상기 복수의 채널층들 중 최상부 채널층 상에 배치되는 상부 부분 및 각각의 상기 복수의 채널층들 사이에 배치되는 하부 부분들을 포함하고,
    상기 복수의 채널층들 각각의 상기 제1 방향을 따른 폭은 상기 게이트 구조물의 상기 하부 부분들 중 상기 각각의 채널층들에 인접한 하부 부분들의 상기 제1 방향을 따른 폭보다 작은 반도체 소자.

  2. 제1 항에 있어서,
    상기 소스/드레인 영역들의 최하부는 상기 게이트 구조물의 상기 하부 부분들 중 최하부 보다 낮은 레벨에 배치되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 소스/드레인 영역들과 상기 복수의 채널층들이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 갖는 반도체 소자.
  4. 제3 항에 있어서,
    상기 소스/드레인 영역들과 상기 복수의 채널층들이 접촉하는 면들 중 일부는 (110) 결정 배향을 갖는 반도체 소자.
  5. 제3 항에 있어서,
    상기 소스/드레인 영역들과 상기 활성 영역이 접촉하는 면들 중 적어도 일부는 상기 기판의 상면과 평행한 반도체 소자.
  6. 제1 항에 있어서,
    상기 소스/드레인 영역들과 상기 활성 영역이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 소스/드레인 영역들을 덮는 층간 절연층을 더 포함하되,
    상기 게이트 구조물은 게이트 유전층 및 게이트 유전층 상의 게이트 전극을 포함하고,
    상기 게이트 구조물의 상기 상부 부분에서, 상기 게이트 유전층은 상기 층간 절연층 및 상기 소스/드레인 영역들 중 적어도 하나와 접촉하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 복수의 채널층들 각각의 하면 상에서 상기 제1 방향을 따른 상기 게이트 구조물의 양측에 배치되는 내부 스페이서층들을 더 포함하는 반도체 소자.
  9. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되,
    상기 소스/드레인 영역들과 상기 복수의 채널층들이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 갖는 반도체 소자.
  10. 기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면에 수직한 수직 방향으로 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 영역 및 상기 복수의 채널층들과 교차하여 상기 복수의 채널층들을 각각 둘러싸고, 제2 방향으로 연장되는 게이트 구조물; 및
    상기 게이트 구조물의 적어도 일측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들과 접촉하는 소스/드레인 영역들을 포함하되,
    상기 게이트 구조물은 상기 복수의 채널층들과 수직하게 중첩하는 영역에서, 상기 복수의 채널층들 중 최상부 채널층 상에 배치되는 상부 부분 및 각각의 상기 복수의 채널층들의 아래에 배치되는 하부 부분들을 포함하고,
    상기 복수의 채널층들 중 각각의 채널층들의 중앙 레벨에서, 상기 복수의 채널층들 중 상기 각각의 채널층들의 상기 제1 방향을 따른 폭은 상기 게이트 구조물의 상기 하부 부분들 각각의 중앙 레벨에서, 인접한 상기 소스/드레인 영역들의 외측면들 사이의 제1 방향을 따른 폭보다 작고,
    상기 소스/드레인 영역들과 상기 복수의 채널층들이 접촉하는 면들 중 적어도 일부는 (111) 결정 배향을 갖고,
    상기 소스/드레인 영역들의 최하부는 상기 게이트 구조물의 상기 하부 부분들 중 최하부 보다 낮은 레벨에 배치되는 반도체 소자.

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