KR20230108565A - 반도체 소자 - Google Patents

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이두현
신헌종
김선배
박진영
박현호
유지민
장재란
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층, 상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되는 소스/드레인 영역들, 상기 소자 분리층과 상기 게이트 구조물의 사이에 배치되는 제1 보호층들, 및 상기 소스/드레인 영역들의 아래에 배치되며, 상면을 통해 상기 소스/드레인 영역들 중 하나와 연결되는 매립 배선 라인을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층, 상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물들, 상기 활성 영역 상에서 상기 활성 영역의 상면에 수직한 제3 방향을 따라 서로 이격되어 배치되며, 상기 게이트 구조물들 각각에 의해 둘러싸이도록 배치되는 복수의 채널층들, 상기 게이트 구조물들의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들, 상기 소자 분리층 상에 배치되며, 상기 게이트 구조물들의 하면들을 덮는 제1 보호층들, 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들 중 최하부의 채널층들 아래에 배치되는 제2 보호층들, 및 상기 소스/드레인 영역들의 아래에 배치되며, 상기 제1 방향을 따라 인접하는 상기 제2 보호층들의 사이에서 상기 소스/드레인 영역들 중 하나와 연결되는 매립(buried) 배선 라인을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층, 상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되는 소스/드레인 영역들, 상기 소자 분리층과 상기 게이트 구조물의 사이에 배치되는 제1 보호층들, 및 상기 소스/드레인 영역들의 아래에 배치되며, 상면을 통해 상기 소스/드레인 영역들 중 하나와 연결되는 매립 배선 라인을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역, 상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층, 상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 구조물들, 상기 게이트 구조물들의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되는 소스/드레인 영역들, 상기 소자 분리층과 상기 게이트 구조물들의 사이에 배치되는 보호층들, 및 상기 소스/드레인 영역들의 아래에 배치되며, 상기 제1 방향을 따라 인접하는 상기 보호층들의 사이에서 상기 소스/드레인 영역들 중 하나와 연결되며, 상기 보호층들 중 적어도 하나와 접하는 매립 배선 라인을 포함할 수 있다.
매립(buried) 배선 라인이 보호층들에 의해 소스/드레인 영역에 자가-정렬(self-align)되도록 배치함으로써, 집적도 및 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 9a 내지 도 20b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 2a 내지 도 2c는 각각 도 1의 반도체 소자를 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1 내지 도 2c를 참조하면, 반도체 소자(100)는, 활성 영역들(105), 활성 영역들(105)을 정의하는 소자 분리층(110), 활성 영역들(105) 상에서 활성 영역들(105)과 교차하여 연장되는 게이트 구조물들(160), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제5 채널층들(141, 142, 143, 144, 145)을 포함하는 채널 구조물들(140), 게이트 구조물들(160)의 양 측에서 채널 구조물들(140)과 접촉하도록 배치되는 제1 및 제2 소스/드레인 영역들(150A, 150B), 게이트 구조물들(160)의 하면의 일부를 덮는 제1 보호층들(172), 채널 구조물들(140)의 최하면의 아래에 배치되는 제2 보호층들(174), 제2 소스/드레인 영역(150B)과 연결되는 매립 배선 라인(185) 및 제1 소스/드레인 영역들(150A)과 연결되는 콘택 플러그들(195)을 포함할 수 있다. 게이트 구조물(160)은, 게이트 유전층들(162), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다. 반도체 소자(100)는, 내부 스페이서층들(130), 배선 스페이서층들(182), 하부 배선층(187), 및 제1 및 제2 층간 절연층들(192, 194)을 더 포함할 수 있다.
반도체 소자(100)에서는, 게이트 전극(165)이, 채널 구조물들(140)의 제1 내지 제5 채널층들(141, 142, 143, 144, 145)의 사이 및 채널 구조물들(140)의 상부에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
활성 영역들(105)은 제1 방향, 예컨대 x 방향으로 연장되도록 배치될 수 있으며, 제2 방향, 예컨대 y 방향에서 서로 이격되도록 배치될 수 있다. 활성 영역들(105)은 반도체 소자(100)가 제조되는 기반이 되는 기판의 일부에 해당하는 영역들일 수 있으며, 반도체 소자(100)의 제조 공정 중에 제거되지 않고 잔존하는 영역들일 수 있다. 상기 기판은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수 있다. 활성 영역들(105)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 활성 영역들(105)은 도핑된 영역인 불순물 영역을 더 포함할 수 있다.
게이트 구조물들(160)의 아래에서, 활성 영역들(105)의 상면은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있으며, 소자 분리층(110)으로부터 돌출된 형태를 가질 수 있다. 게이트 구조물들(160)의 양측에서는 활성 영역들(105)이 일부 리세스되거나 관통될 수 있다. 활성 영역들(105)이 리세스된 영역들에 제1 및 제2 소스/드레인 영역들(150A, 150B)이 배치될 수 있다.
소자 분리층(110)은 상기 기판 내에서 활성 영역들(105)을 정의하도록 배치될 수 있다. 소자 분리층(110)은 활성 영역(105)의 측면들 및 배선 스페이서층들(182)의 외측면들 상에 배치될 수 있다. 소자 분리층(110)은 활성 영역들(105)의 사이를 채울 수 있으며, 매립 배선 라인(185)이 복수 개 배치되는 경우 매립 배선 라인들(170)의 사이를 채울 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다.
게이트 구조물들(160)은 활성 영역들(105) 상에서 활성 영역들(105)과 교차하여 y 방향으로 연장되며, x 방향에서 서로 이격되도록 배치될 수 있다. 게이트 구조물(160)의 게이트 전극(165)과 교차되는 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 유전층(162), 및 게이트 스페이서층들(164)을 포함할 수 있다. 예시적인 실시예들에서, 게이트 구조물들(160)은, 게이트 전극(165)의 최상면 상의 캡핑층을 더 포함할 수 있다. 또는, 게이트 구조물들(160) 상의 제1 층간 절연층(192)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층들(162)은 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(165)의 최상면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 채널 구조물(140)의 상부에서, 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서층들(164)은 채널 구조물(140)의 상부에서 게이트 전극(165)의 양 측면들 상에 배치될 수 있다. 게이트 스페이서층들(164)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 게이트 전극들(165)을 절연시킬 수 있다. 실시예들에 따라, 게이트 스페이서층들(164)의 형상은 다양하게 변경될 수 있으며, 게이트 스페이서층들(164)은 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물, 및 산질화물 중 적어도 하나로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
채널 구조물들(140)은, 활성 영역들(105)이 게이트 구조물들(160)과 교차하는 영역들에서, 활성 영역들(105) 상에 배치될 수 있다. 채널 구조물들(140)은 z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제5 채널층들(141, 142, 143, 144, 145)을 포함할 수 있다. 채널 구조물들(140)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 연결될 수 있다. 채널 구조물들(140)은 y 방향에서 활성 영역들(105)과 동일하거나 작은 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있다. y 방향을 따른 단면에서, 제1 내지 제5 채널층들(141, 142, 143, 144, 145) 중 아래에 배치된 채널층은 상부에 배치된 채널층과 동일하거나 그보다 큰 폭을 가질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 x 방향에서 게이트 구조물들(160)의 아래에 측면들이 위치하도록, 감소된 폭을 가질 수도 있다.
최하부의 제1 채널층들(141)은 하면이 게이트 유전층(162)으로 둘러싸이지 않을 수 있다. 제1 채널층들(141)의 하면은 제2 보호층들(174)과 접촉할 수 있다. 이에 따라, 제1 채널층들(141)의 하면을 포함하는 일부 영역은 실질적으로 트랜지스터의 채널 영역으로 기능하지 않을 수 있다. 따라서, 설명 방식에 따라, 제1 채널층들(141)을 다른 제2 내지 제5 채널층들(142, 143, 144, 145)과 구분하여, 활성 영역(105)의 일부로 지칭하거나, 별도의 반도체층으로 지칭할 수도 있을 것이다.
채널 구조물들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물들(140)은 예를 들어, 활성 영역들(105)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 게이트 구조물들(160)의 양측에서, 채널 구조물들(140)과 접하도록 각각 배치될 수 있다. 제2 소스/드레인 영역(150B)은 매립 배선 라인(185)과 연결되어 파워를 인가받는 소스/드레인 영역일 수 있다. 제1 소스/드레인 영역들(150A)은 콘택 플러그들(195)과 연결되며 매립 배선 라인(185)으로부터 이격될 수 있다.
제2 소스/드레인 영역(150B)은 하면으로부터 일부가 리세스된 형태를 가질 수 있으며, 이에 따라, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 하단들은 서로 다른 레벨에 위치할 수 있다. 제2 소스/드레인 영역(150B)의 하단의 레벨은 제1 소스/드레인 영역들(150A)의 하단들의 레벨보다 높을 수 있다. 다만, 실시예들에서, 제2 소스/드레인 영역(150B)이 리세스된 깊이는 다양하게 변경될 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들은 채널 구조물들(140) 상의 게이트 구조물들(160)의 하면들과 동일하거나 유사한 레벨에 위치할 수 있으며, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들의 레벨은 실시예들에서 다양하게 변경될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은, 게이트 구조물들(160)의 외측에서의 y 방향을 따른 단면에서, 다각형 형상을 갖거나, 타원형 등의 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 반도체 물질을 포함할 수 있으며, 불순물들을 더 포함할 수 있다.
제1 보호층들(172)은 소자 분리층(110) 상에서 게이트 구조물들(160)의 하면을 덮도록 배치될 수 있다. 도 2b에 도시된 것과 같이, 제1 보호층들(172)은 게이트 구조물들(160)과 소자 분리층(110)의 사이에 배치될 수 있다. 제1 보호층들(172)은 게이트 유전층들(162)의 하면 및 게이트 스페이서층들(164)의 하면과 접촉하며 게이트 유전층들(162) 및 게이트 스페이서층들(164)의 아래에 배치될 수 있다. 제1 보호층들(172)의 x 방향을 따른 폭은 게이트 구조물(160)의 x 방향을 따른 폭과 실질적으로 동일하거나 그보다 클 수 있다. 일부 실시예들에서, 제1 보호층들(172)은 게이트 구조물들(160)의 외측에서 소자 분리층(110) 상에 일부 잔존할 수도 있다. 제1 보호층들(172)은 적어도 일 영역에서 배선 스페이서층들(182) 및 매립 배선 라인(185)과 접촉할 수 있다.
도 2c에 도시된 것과 같이, 제1 보호층들(172)은 y 방향을 따라 게이트 구조물(160)의 하면 상에 제1 채널층(141) 및 제2 보호층들(174)의 적층 구조물과 교대로 배열될 수 있다. 제1 보호층들(172)은 y 방향을 따라 인접하는 활성 영역들(105)의 사이의 영역들에 배치될 수 있다. 제1 보호층들(172)의 y 방향을 따른 양 단부들은 소자 분리층(110) 상에 위치할 수 있다. 제1 보호층들(172)의 y 방향을 따른 양 단부들은 제2 보호층들(174) 및 활성 영역들(105)과 접촉할 수 있으나, 이에 한정되지는 않는다. 제1 보호층들(172)은 z 방향을 따라 소자 분리층(110) 및 게이트 구조물들(160)과 중첩될 수 있으며, 예를 들어, 전체가 소자 분리층(110) 및 게이트 구조물들(160)과 중첩될 수 있다. 제1 보호층들(172)은 활성 영역들(105) 상으로 연장되지 않으며, z 방향을 따라 활성 영역들(105) 및 채널 구조물들(140)과 중첩되지 않을 수 있다. 제1 보호층들(172)은 소자 분리층(110) 및 게이트 구조물(160)로 둘러싸일 수 있으며, 위치하는 레벨에 따라 제2 보호층들(174) 및/또는 활성 영역들(105)과 더 접촉할 수 있다.
제1 보호층들(172)은 절연성 물질을 포함할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제2 보호층들(174)은 채널 구조물들(140)의 최하부의 제1 채널층들(141)의 하면 상에 배치될 수 있다. 제2 보호층들(174)은 활성 영역들(105) 상에 배치되며, 활성 영역들(105)과 제1 채널층들(141)의 사이를 채우도록 배치될 수 있다. 도 2a에 도시된 것과 같이, x 방향을 따른 단면에서, 제2 보호층들(174)의 측면들은 채널 구조물들(140)의 측면들과 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 제2 보호층들(174)은 x 방향을 따라 제1 소스/드레인 영역(150A)과 제2 소스/드레인 영역(150B)의 사이에 배치될 수 있다. 제2 보호층들(174)은 적어도 일 영역에서 배선 스페이서층들(182) 및 매립 배선 라인(185)과 접촉할 수 있다.
도 2c에 도시된 것과 같이, 제2 보호층들(174)의 측면들은 y 방향을 따른 단면에서 채널 구조물들(140)의 측면들 및 활성 영역들(105)의 측면들과 일직선 상에 위치할 수 있다. 상기 일직선은, 상부를 향하여 채널 구조물들(140) 등의 폭이 감소하도록 경사를 가질 수 있으나, 이에 한정되지는 않으며, 활성 영역들(105)의 상면에 수직할 수도 있다. 제2 보호층들(174)은 z 방향을 따라 채널 구조물들(140) 및 활성 영역들(105)과 중첩될 수 있다. 제2 보호층들(174)은 z 방향을 따라 게이트 구조물들(160)과 중첩될 수 있으며, 예를 들어, 전체가 게이트 구조물들(160)과 중첩될 수 있다. 제2 보호층들(174)은 직접 게이트 구조물들(160)의 하면과 접촉하는 것은 아니나, 게이트 구조물들(160)의 하면 상에서 게이트 구조물들(160)의 연장 방향을 따라 제1 보호층들(172)과 교대로 배치될 수 있다.
제2 보호층들(174)은 절연성 물질을 포함할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 제2 보호층들(174)은 제1 보호층들(172)과 동일하거나 다른 물질을 포함할 수 있다. 예를 들어, 제1 보호층들(172)은 실리콘 질화물을 포함하고, 제2 보호층들(174)은 실리콘 산화물을 포함할 수 있다.
제1 및 제2 보호층들(172, 174)은 매립 배선 라인(185)의 형성 시, 매립 배선 라인(185)이 제2 소스/드레인 영역(150B)에 자가-정렬되도록 하기 위한 층들일 수 있다. 제1 및 제2 보호층들(172, 174)은 활성 영역(105) 및 제2 소스/드레인 영역(150B)과 다른 물질을 포함함으로써, 매립 배선 라인(185)의 형성을 위한 개구부(OP)(도 19a 참조) 형성 시, 개구부(OP)가 제2 소스/드레인 영역(150B)에 정렬되도록 유도할 수 있다. 이에 대해서는, 하기에 도 19a를 참조하여 더욱 상세히 설명한다. 실시예들에서, 제1 및 제2 보호층들(172, 174)은 매립 배선 라인(185)과 접촉하는 영역에서, 하면으로부터 일부 리세스된 형태를 가질 수 있다. 다만, 실시예들에 따라, 제1 및 제2 보호층들(172, 174)이 리세스된 정도 및 매립 배선 라인(185)과 인접하는 영역에서의 형상은 다양하게 변경될 수 있다.
제1 보호층들(172)은 제1 두께(T1)를 갖고 제2 보호층들(174)은 제1 두께(T1)와 동일하거나 다른 제2 두께(T2)를 가질 수 있다. 제1 두께(T1) 및 제2 두께(T2)는 각각 예를 들어, 약 5 nm 내지 약 100 nm의 범위일 수 있다. 예를 들어, 제1 두께(T1)보다 제2 두께(T2)가 클 수 있으나, 이에 한정되지는 않는다. 실시예들에서, 제1 및 제2 보호층들(172, 174)의 두께 및 이에 따른 상면 및 하면의 레벨은 다양하게 변경될 수 있다.
매립 배선 라인(185)은 인접하는 게이트 구조물들(160)의 사이에 배치될 수 있으며, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 매립 배선 라인(185)은 파워 또는 그라운드 전압을 인가하기 위한 파워 배선 라인일 수 있으며, 매립 파워 레일로 지칭될 수도 있다. 매립 배선 라인(185)은 활성 영역(105) 및 소자 분리층(110)을 관통할 수 있으며, 제2 층간 절연층(194)을 더 관통할 수 있다. 매립 배선 라인(185)은 상면을 통해 제2 소스/드레인 영역(150B)의 하면과 직접 연결되어, 제2 소스/드레인 영역(150B)에 전기적 신호를 인가할 수 있다. 매립 배선 라인(185)은 제2 소스/드레인 영역(150B)을 일부 리세스한 형태를 가질 수 있다. 다만, 일부 실시예들에서, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 깊이에 따라, 매립 배선 라인(185)은 제2 소스/드레인 영역(150B)을 리세스하지 않고, 제2 소스/드레인 영역(150B)의 하면과 접촉할 수도 있다.
매립 배선 라인(185)은 제1 및 제2 보호층들(172, 174)에 의해, x 방향에서 게이트 구조물들(160)의 사이 및 채널 구조물들(140)의 사이로 정렬될 수 있다. 매립 배선 라인(185)은 x 방향을 따라 인접하는 제2 보호층들(174)의 사이로 연장되어 제2 소스/드레인 영역(150B)과 연결될 수 있다. 이에 의해, 매립 배선 라인(185)은 채널 구조물들(140)과 안정적으로 전기적으로 분리될 수 있다. 또한, 매립 배선 라인(185)은 x 방향을 따라 인접하는 제1 보호층들(172)의 사이로 돌출된 형태를 가질 수 있다. 매립 배선 라인(185)은 제1 보호층들(172)에 의해 게이트 전극들(165)과 안정적으로 전기적으로 분리될 수 있다.
매립 배선 라인(185)은 제1 및 제2 보호층들(172, 174)의 하면들 및 측면들 중 적어도 일부와 접할 수 있으며, 상기 하면들 및 측면들을 따라 굴곡을 가질 수 있다. 제2 소스/드레인 영역(150B)과 연결되는 영역에서, 매립 배선 라인(185)의 상면은, x 방향을 따른 가장자리들 또는 단부들에서 제1 레벨(L1)에 위치하고, x 방향을 따른 중심에서 제1 레벨(L1)보다 높은 제2 레벨(L2)에 위치할 수 있다. 제2 소스/드레인 영역(150B)과 연결되지 않는 영역에서, 매립 배선 라인(185)의 상면은, x 방향을 따른 중심에서 제3 레벨(L3)에 위치할 수 있으며, 이는 제2 레벨(L2)과 동일하거나 그보다 낮을 수 있다. 매립 배선 라인(185)의 x 방향을 따른 측면들 상에는 배선 스페이서층들(182)이 배치될 수 있다.
매립 배선 라인(185)은 금속 물질 및/또는 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 매립 배선 라인(185)은 반도체층 및 금속층을 포함하는 다층 구조를 가질 수도 있다. 매립 배선 라인(185)은 예를 들어, 다결정 실리콘(Si), 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 티타늄(Ti), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
배선 스페이서층들(182)은 매립 배선 라인(185)의 측면들 상에 배치될 수 있으며, 매립 배선 라인(185)을 따라 y 방향으로 연장될 수 있다. 배선 스페이서층들(182)은 매립 배선 라인(185)과 활성 영역들(105)의 사이에 배치되어, 매립 배선 라인(185)을 활성 영역들(105)과 전기적으로 분리할 수 있다. 일부 실시예들에서, 배선 스페이서층들(182)은 활성 영역들(105)과 매립 배선 라인(185)의 사이에만 한정되어 배치될 수도 있다. 배선 스페이서층들(182)의 상면들은 제1 및 제2 보호층들(172, 174)과 접촉할 수 있다.
배선 스페이서층들(182)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 배선 스페이서층들(182)의 두께는 다양하게 변경될 수 있다. 일부 실시예들에서, 제2 보호층들(174)의 아래에서 활성 영역들(105)이 전부 제거되어 잔존하지 않을 수 있으며, 이 경우, 배선 스페이서층들(182)은 생략될 수도 있다.
하부 배선층(187)은 제2 층간 절연층(194) 내에 배치되며, 매립 배선 라인(185)의 하면 상에 배치될 수 있다. 하부 배선층(187)은 매립 배선 라인(185)과 함께 파워 전달 네트워크(power delivery network, PDN)를 이룰 수 있다. 하부 배선층(187)은 도전성 물질을 포함할 수 있으며, 매립 배선 라인(185)을 따라 연장될 수 있다. 하부 배선층(187)은 x 방향에서 매립 배선 라인(185)보다 큰 폭을 가질 수 있으나, 이에 한정되지는 않는다. 하부 배선층(187)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 티타늄(Ti), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에서, 하부 배선층(187)의 두께, 형상 등은 다양하게 변경될 수 있다.
내부 스페이서층들(130)은 z 방향을 따라 제1 내지 제5 채널층들(141, 142, 143, 144, 145)의 사이에서 게이트 전극들(165)과 함께 배치될 수 있다. 게이트 전극들(165)은 내부 스페이서층들(130)에 의해 제1 및 제2 소스/드레인 영역들(150A, 150B)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극들(165)과 마주하는 측면이 게이트 전극들(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물 중 적어도 하나로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
일부 실시예들에서, 내부 스페이서층들(130)은 제2 보호층들(174)의 x 방향을 따른 양측면들 상에 더 배치될 수 있다. 다만, 실시예들에 따라, 내부 스페이서층들(130)은 생략될 수도 있다.
제1 층간 절연층(192)은 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들, 게이트 구조물들(160)의 상면들, 및 소자 분리층(110)의 상면을 덮도록 배치될 수 있다. 제2 층간 절연층(194)은 활성 영역들(105)의 하면 및 소자 분리층(110)의 하면을 덮도록 배치될 수 있다. 제1 및 제2 층간 절연층들(192, 194)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 층간 절연층들(192, 194) 각각은 복수의 절연층을 포함할 수 있다.
콘택 플러그들(195)은 매립 배선 라인(185)의 상부에 배치될 수 있다. 콘택 플러그들(195)은 제1 층간 절연층(192)을 관통하여 제1 소스/드레인 영역들(150A)과 연결될 수 있으며, 제1 소스/드레인 영역들(150A)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(195)은 종횡비에 따라 제1 소스/드레인 영역들(150A)을 향하여 폭이 감소하도록 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(195)은 상부로부터 예를 들어, 채널 구조물들(140) 각각의 최상부의 제5 채널층들(145)의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그들(195)은 제1 소스/드레인 영역들(150A)을 리세스하지 않고, 제1 소스/드레인 영역들(150A)의 상면을 따라 접촉되도록 배치될 수도 있다. 콘택 플러그들(195)은 도시되지 않은 영역에서 게이트 전극들(165)과 연결되도록 더 배치될 수 있다. 또한, 콘택 플러그들(195) 상에 배선 라인을 포함하는 배선 구조물이 더 배치될 수 있다.
콘택 플러그들(195)은 각각 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(195)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(195) 각각을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
반도체 소자(100)는 매립 배선 라인(185)이 상부에 위치하도록 도 2a 내지 도 2c의 구조가 반전되어 패키징될 수 있으나, 반도체 소자(100)의 패키징 형태는 이에 한정되지는 않는다. 반도체 소자(100)는 제1 및 제2 소스/드레인 영역들(150A, 150B)의 아래에 배치되는 매립 배선 라인(185)을 포함하므로, 집적도가 향상될 수 있다. 또한, 매립 배선 라인(185)이 제1 및 제2 보호층들(172, 174)에 의해 자가-정렬되어 제2 소스/드레인 영역(150B)과 연결되므로, 다른 구성들과의 전기적 단락을 방지할 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 내지 도 2c를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 3a 및 도 3b는 도 2a에 대응하는 영역을 도시한다.
도 3a를 참조하면, 반도체 소자(100a)에서, 매립 배선 라인(185a)은 제1 및 제2 보호층들(172, 174)을 리세스하지 않고, 제1 및 제2 보호층들(172, 174)의 하면들의 일부 및 측면들의 일부을 따라 연장될 수 있다. 매립 배선 라인(185a)은 제1 및 제2 보호층들(172, 174)의 마주보는 측면들 사이에서 제2 소스/드레인 영역(150B)을 향하여 상부로 연장될 수 있다. 이러한 구조는, 도 19a를 참조하여 하기에 설명하는 개구부(OP)의 형성 공정에서, 제1 및 제2 보호층들(172, 174)과 제2 소스/드레인 영역(150B)의 선택비가 상대적으로 높은 경우에 형성될 수 있다.
도 3b를 참조하면, 반도체 소자(100b)에서, 매립 배선 라인(185) 및 하부 배선층(187)은 경사진 측면들을 가질 수 있다. 매립 배선 라인(185) 및 하부 배선층(187)에서, x 방향을 따른 양 측면들은 하부를 향하여 폭이 증가하도록 경사를 가질 수 있다. 이에 따라, 매립 배선 라인(185) 및 하부 배선층(187) 각각의 폭은 아래로 향하면서 증가할 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 4a 및 도 4b는 도 2c에 대응하는 영역을 도시한다.
도 4a를 참조하면, 반도체 소자(100c)에서, 제1 보호층들(172)의 배치가 도 2c의 실시예에서와 다를 수 있다. 제1 보호층들(172)은 활성 영역들(105)의 측면들로부터 소정 거리(D1)로 이격되어 소자 분리층(110) 상에 위치할 수 있다. 상기 거리(D1)는 실시예들에서 다양하게 변경될 수 있다. 제1 보호층들(172)은 제2 보호층들(174)과도 이격될 수 있다.
이러한 구조는, 도 12b를 참조하여 설명하는 제조 공정 중에, 제거되는 예비 제1 보호층(172P)의 깊이가 변경됨에 따라 형성될 수 있다. 이와 같이, 실시예들에서 제1 보호층들(172)의 단부의 위치는 변경될 수 있으며, 이에 따라 제1 보호층들(172)의 상면의 굴곡진 형상 등도 변경될 수 있다.
도 4b를 참조하면, 반도체 소자(100d)에서, 제1 보호층들(172)의 배치가 도 2c의 실시예에서와 다를 수 있다. 제1 보호층들(172)은 제2 보호층들(174)에 비하여 낮은 레벨에 위치할 수 있으며, 이에 따라 제2 보호층들(174)과 접촉하지 않을 수 있다.
이러한 구조는, 도 9b를 참조하여 설명하는 제조 공정 중에 형성되는 소자 분리층(110)의 상면의 레벨이 변경됨에 따라 형성될 수 있다. 이와 같이, 실시예들에서 제1 보호층들(172)의 상대적인 레벨은 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 제1 보호층들(172)의 최상단은 제2 보호층들(174)의 하면보다 낮은 레벨에 위치할 수도 있을 것이다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다. 도 5는 도 2a에 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 소자(100e)에서, 하부 배선층(187e)은, 도 2a의 실시예에서와 달리, x 방향을 따라 연장될 수 있다. 하부 배선층(187e)은, 예를 들어, 활성 영역들(105)의 아래에서 활성 영역들(105)을 따라 연장될 수 있다. 이 경우, 매립 배선 라인(185)은 라인 형상을 갖는 대신, x 방향 및 y 방향을 따라 한정적인 길이를 가질 수 있으며, 콘택 구조물로 기능할 수 있다.
일부 실시예들에서, 매립 배선 라인(185)과 하부 배선층(187e)의 사이에 x 방향을 따라 연장되는 도전층이 더 배치될 수 있다. 이와 같이, 실시예들에서, 하부 배선층(187e)의 연장 방향은 다양하게 변경될 수 있으며, 이에 따라 매립 배선 라인(185)의 형상도 변경될 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 6a 내지 도 6c는 각각 도 2a 내지 도 2c에 대응하는 단면을 도시한다.
도 6a 내지 도 6c를 참조하면, 반도체 소자(100f)는 도 2a 내지 도 2c의 실시예에서와 달리, 제2 보호층들(174)을 포함하지 않을 수 있다. 매립 배선 라인(185f)의 상면은 굴곡이 없거나 제1 보호층들(172)을 따른 굴곡만을 가질 수 있다. 반도체 소자(100f)에서, 상대적으로 매립 배선 라인(185f)과 채널 구조물들(140) 사이의 전기적인 단락보다, 매립 배선 라인(185f)과 게이트 전극들(165) 사이의 전기적인 단락이 주로 문제되는 경우, 이와 같이 반도체 소자(100f)는 제1 보호층들(172)만 포함할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 7은 도 2a에 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 소자(100g)는 도 2a의 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 이 경우, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 내부 스페이서층들(130)이 생략된 영역으로 확장된 형상을 가질 수 있다. 또한, 게이트 전극들(165)은 게이트 유전층들(162)에 의해 제1 및 제2 소스/드레인 영역들(150A, 150B)과 이격될 수 있다. 다른 실시예에서, 제1 및 제2 소스/드레인 영역들(150A, 150B)이 내부 스페이서층들(130)이 생략된 영역으로 확장되지 않고, 게이트 전극들(165)이 x 방향을 따라 확장되어 배치될 수도 있을 것이다.
이와 같은 구조에 의하면, 내부 스페이서층(130)이 생략되어, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 성장 시에 제1 및 제2 소스/드레인 영역들(150A, 150B)이 보다 향상된 결정성을 가질 수 있다. 일부 실시예들에서, 반도체 소자(100g)의 일부 소자들에서만 내부 스페이서층(130)이 생략될 수도 있을 것이다. 예를 들어, pFET에서 제1 및 제2 소스/드레인 영역들(150A, 150B)에 SiGe이 사용되는 경우, SiGe의 결정성 향상을 위하여, pFET에서만 선택적으로 내부 스페이서층(130)을 생략할 수 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 8a 내지 도 8c는 각각 도 2a 내지 도 2c에 대응하는 단면을 도시한다.
도 8a 내지 도 8c를 참조하면, 반도체 소자(100h)는 도 2a 내지 도 2c의 실시예에서와 달리, 채널 구조물들(140)을 포함하지 않을 수 있으며, 이에 따라 게이트 구조물들(160)의 배치가 상기 실시예에서와 다를 수 있다. 반도체 소자(100h)는 별도의 채널층을 포함하지 않는 FinFET들을 포함할 수 있다.
반도체 소자(100h)에서, 트랜지스터들의 채널 영역은 활성 구조물인 핀(fin) 구조의 활성 영역들(105)에 한정될 수 있다. 또한, 게이트 전극들(165) 내에는 별도의 채널층들이 개재되지 않을 수 있다. 다만, 게이트 전극들(165)에 대한 그 외의 설명, 제1 및 제2 보호층들(174)에 대한 설명, 및 매립 배선 라인(185)에 대한 설명은, 도 2a 내지 도 2c의 실시예에서의 설명이 동일하게 적용될 수 있다. 이와 같은 반도체 소자(100h)는 다른 실시예들의 반도체 소자의 일 영역에 추가적으로 배치될 수도 있을 것이다.
도 9a 내지 도 20b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 9a 내지 도 20b에서는 도 1 내지 도 2c의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명하며, 각각 도 1의 절단선 I-I' 및 Ⅲ-Ⅲ'를 따른 단면들을 함께 도시한다.
도 9a 및 도 9b를 참조하면, 기판(101) 상에 제1 및 제2 희생층들(121, 120) 및 제1 내지 제5 채널층들(141, 142, 143, 144, 145)을 교대로 적층하고, 활성 영역들(105)을 포함하는 활성 구조물들을 형성할 수 있다.
제1 희생층들(121)은 후속 공정을 통해, 도 2a 및 도 2c와 같이, 제2 보호층들(174)로 교체되는 층일 수 있다. 제2 희생층들(120)은 후속 공정을 통해, 도 2a 및 도 2c와 같이, 제5 채널층(145) 아래의 게이트 유전층들(162) 및 게이트 전극들(165)로 교체되는 층일 수 있다. 제1 및 제2 희생층들(121, 120)은 제1 내지 제5 채널층들(141, 142, 143, 144, 145)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제5 채널층들(141, 142, 143, 144, 145)은 제1 및 제2 희생층들(121, 120)과 다른 물질을 포함할 수 있다. 제1 및 제2 희생층들(121, 120) 및 제1 내지 제5 채널층들(141, 142, 143, 144, 145)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 제1 및 제2 희생층들(121, 120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제5 채널층들(141, 142, 143, 144, 145)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 제1 및 제2 희생층들(121, 120)은 서로 다른 조성의 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 제1 희생층들(121)은 제2 희생층들(120)보다 높은 농도의 게르마늄(Ge)을 포함할 수 있다.
제1 및 제2 희생층들(121, 120) 및 제1 내지 제5 채널층들(141, 142, 143, 144, 145)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 제1 및 제2 희생층들(121, 120)과 교대로 적층되는 채널층들(141, 142, 143, 144, 145)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
다음으로, 상기 활성 구조물들은 제1 및 제2 희생층들(121, 120), 제1 내지 제5 채널층들(141, 142, 143, 144, 145), 및 기판(101)의 상부 영역을 패터닝하여 형성할 수 있다. 상기 활성 구조물들은 서로 교대로 적층되는 제1 및 제2 희생층들(121, 120) 및 제1 내지 제5 채널층들(141, 142, 143, 144, 145)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 상부로 돌출되도록 형성되는 활성 영역들(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 서로 이격되어 형성될 수 있다. 종횡비에 따라, 상기 활성 구조물들의 측면들은 하부를 향하면서 폭이 증가하도록 경사진 형태를 가질 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 활성 구조물들 상에 예비 제1 보호층(172P)을 형성할 수 있다.
예비 제1 보호층(172P)은 증착 공정에 의해 상기 활성 구조물들을 따라 컨포멀(conformal)하게 연장되도록 형성될 수 있다. 예를 들어, 예비 제1 보호층(172P)은 소자 분리층(110)과 다른 물질을 포함할 수 있으며, 실리콘 질화물을 포함할 수 있으나, 이에 한정되지는 않는다.
도 11a 및 도 11b를 참조하면, 예비 제1 보호층(172P) 상에 마스크층(SL)을 형성할 수 있다.
마스크층(SL)은 상기 활성 구조물들 사이를 일부 채우도록 형성할 수 있다. 예를 들어, 마스크층(SL)은 탄소 함유 물질을 스핀 코팅한 후, 평탄화 공정을 수행하여 상기 활성 구조물들 및 예비 제1 보호층(172P)이 마스크층(SL) 상으로 돌출되도록 형성될 수 있다. 일부 실시예들에서, 상기 코팅 공정 및 상기 평탄화 공정은 반복하여 각각 두번씩 수행될 수 있다. 마스크층(SL)은 예를 들어, SOH(Spin-on Hardmask)층일 수 있다.
도 12a 및 도 12b를 참조하면, 예비 제1 보호층(172P)을 일부 제거하여 제1 보호층들(172)을 형성할 수 있다.
예비 제1 보호층(172P)은 노출된 상면으로부터 마스크층(SL) 및 상기 활성 구조물에 대하여 선택적으로 제거될 수 있다. 예비 제1 보호층(172P)은, 예를 들어 습식 식각 공정에 의해 상부로부터 소정 깊이로 제거될 수 있다. 예비 제1 보호층(172P)은 최하부의 제2 희생층들(120)의 하면보다 낮은 레벨까지 제거될 수 있다. 다만, 예비 제1 보호층(172P)이 제거되는 깊이는 실시예들에서 다양하게 변경될 수 있다. 제1 보호층들(172)은 y 방향을 따라 상기 활성 구조물들에 의해 서로 이격된 형태로 소자 분리층(110) 상에 형성될 수 있다.
다음으로, 마스크층(SL)을 제거할 수 있다. 마스크층(SL)은 에싱(ashing) 공정 및 스트립(strip) 공정을 수행하여 제거할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 활성 구조물들 및 제1 보호층들(172) 상에 희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(200)은, 후속 공정을 통해 도 2a 및 도 2c와 같이, 채널 구조물들(140) 상에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(200)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
희생 게이트 구조물(200)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 희생 게이트 구조물(200)에 의해 노출된 제1 및 제2 희생층들(121, 120) 및 제1 내지 제5 채널층들(141, 142, 143, 144, 145)을 일부 제거하여 리세스 영역들을 형성하고, 상기 리세스 영역들에 제1 및 제2 소스/드레인 영역들(150A, 150B)을 형성할 수 있다.
먼저, 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 제1 및 제2 희생층들(121, 120) 및 제1 내지 제5 채널층들(141, 142, 143, 144, 145)의 일부를 제거하여 상기 리세스 영역들을 형성할 수 있다. 이에 의해, 제1 내지 제5 채널층들(141, 142, 143, 144, 145)은 x 방향을 따라 한정된 길이를 갖는 채널 구조물들(140)을 이룰 수 있다.
다음으로, 제2 희생층들(120)을 일부 제거하고, 내부 스페이서층들(130)을 형성할 수 있다. 제2 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140) 및 제1 희생층들(121)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 제2 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 제2 희생층들(120)의 측면의 구체적인 형상은 도 14a에 도시된 것에 한정되지 않는다. 내부 스페이서층들(130)은 제2 희생층들(120)이 제거된 영역에 절연 물질을 채우고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
다음으로, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 활성 영역들(105) 및 채널 구조물들(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 15a 및 도 15b를 참조하면, 제1 층간 절연층(190)을 형성하고, 희생 게이트 구조물들(200)을 제거하여 상부 갭 영역들(UR)을 형성할 수 있다.
제1 층간 절연층(190)은, 희생 게이트 구조물들(200) 및 제1 및 제2 소스/드레인 영역들(150A, 150B)을 덮는 절연막을 형성하고 평탄화 공정을 수행하여, 마스크 패턴층(206)을 노출시킴으로써 형성될 수 있다.
희생 게이트 구조물들(200)은, 게이트 스페이서층들(164), 제1 층간 절연층(190), 채널 구조물들(140), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거될 수 있다. 희생 게이트 구조물들(200)을 제거하여 채널 구조물들(140) 및 제1 보호층들(172)이 노출되는 상부 갭 영역들(UR)을 형성할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 희생층들(121)을 제거하여 제1 하부 갭 영역들(LR1)을 형성할 수 있다.
상부 갭 영역들(UR)을 통해 노출된 제1 희생층들(121)의 y 방향을 따른 측면들로부터 제1 희생층들(121)을 선택적으로 제거할 수 있다. 본 단계에서, 제1 희생층들(121)은 채널 구조물들(140)과 다른 물질을 포함하므로, 습식 식각 공정에 의하여 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 또한, 제1 희생층들(121)은 제2 희생층들(120)과 조성, 예컨대 게르마늄(Ge) 농도가 다르므로, 제2 희생층들(120)에 대하여 선택적으로 제거될 수 있다.
도 17a 및 도 17b를 참조하면, 제1 하부 갭 영역들(LR1)에 제2 보호층들(174)을 형성하고, 제2 희생층들(120)을 제거하여 제2 하부 갭 영역들(LR2)을 형성할 수 있다.
먼저, 제2 보호층들(174)은 절연 물질로 제1 하부 갭 영역들(LR1)을 채운 후 에치-백(etch-back) 공정을 수행하여 형성할 수 있다. 제2 보호층들(174)은 채널 구조물들(140)과 활성 영역들(105)의 사이에만 잔존하도록 형성될 수 있다. 제2 보호층들(174)은 제1 보호층들(172) 및 소자 분리층(110)과 다른 물질을 포함할 수 있다.
다음으로, 상부 갭 영역들(UR)을 통해 노출된 제2 희생층들(120)을 제거하여 제2 하부 갭 영역들(LR2)을 형성할 수 있다. 제2 희생층들(120)은 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다.
도 18a 및 도 18b를 참조하면, 게이트 구조물들(160)을 형성할 수 있다.
게이트 구조물들(160)은 상부 갭 영역들(UR) 및 제2 하부 갭 영역들(LR2)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 제2 하부 갭 영역들(LR2)의 내표면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 제2 하부 갭 영역들(LR2)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 및 게이트 스페이서층들(164)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 게이트 구조물들(160) 상에 제1 층간 절연층(192)을 추가로 형성할 수 있다.
도 19a 및 도 19b를 참조하면, 콘택 플러그들(180)을 형성하고, 캐리어 기판(210)을 본딩하고, 개구부(OP)를 형성할 수 있다.
먼저, 제1 층간 절연층(192)을 패터닝하여 제1 및 제2 소스/드레인 영역들(150A, 150B)을 노출시키는 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들 내에 도전성 물질을 채워 콘택 플러그들(195)을 형성할 수 있다. 구체적으로, 상기 콘택 홀들 내에 배리어층을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(195)을 형성할 수 있다. 도시하지는 않았으나, 콘택 플러그들(195) 상에 콘택 플러그들(195)과 연결되는 배선 구조물을 더 형성할 수 있다.
다음으로, 제조된 전체 구조물을 캐리어 기판(210)에 플립 본딩할 수 있다. 이에 의해, 상기 전체 구조물은 상하가 뒤집어질 수 있으며, 이에 의해 기판(101)이 상부로 노출될 수 있다.
다음으로, 기판(101) 및 활성 영역들(105)을 상면으로부터 소정 두께로 제거하고, 제2 소스/드레인 영역(150B)을 노출시키는 개구부(OP)를 형성할 수 있다. 본 단계에서, 소자 분리층(110)도 상면으로부터 일부가 제거될 수 있다. 실시예들에서, 기판(101) 및 활성 영역들(105)이 제거되는 두께는 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서 활성 영역들(105)은 제거되지 않을 수도 있다.
개구부(OP)는 제2 소스/드레인 영역(150B)이 노출되도록 형성될 수 있다. 개구부(OP)는 활성 영역들(105) 및 제2 소스/드레인 영역(150B)을 제1 및 제2 보호층들(172, 174)에 대하여 선택적으로 제거함으로써 형성할 수 있다. 다만, 식각비에 따라 제1 및 제2 보호층들(172, 174)도 일부 제거될 수 있다. 이 경우에도, 제1 및 제2 보호층들(172, 174)이 제거된 두께는 제2 소스/드레인 영역(150B)이 제거된 두께보다 작을 수 있다. 실시예들에서, 제2 소스/드레인 영역(150B)이 리세스되는 두께는 다양하게 변경될 수 있다.
도 20a 및 도 20b를 참조하면, 개구부(OP)에 배선 스페이서층들(182) 및 매립 배선 라인(185)을 형성할 수 있다.
먼저, 배선 스페이서층들(182)을 개구부(OP)의 양측벽들 상에 형성한 후, 도전성 물질을 증착하고 평탄화함으로써 매립 배선 라인(185)을 형성할 수 있다. 매립 배선 라인(185)의 상면은 활성 영역들(105)의 상면 및 소자 분리층(110)의 상면과 공면을 이룰 수 있다.
다음으로, 매립 배선 라인(185) 상에 제2 층간 절연층(194)을 형성할 수 있다.
다음으로, 도 2a 내지 도 2c를 함께 참조하면, 제2 층간 절연층(194)을 패터닝하고 하부 배선층(187)을 형성하고, 캐리어 기판(210)을 제거할 수 있다.
하부 배선층(187) 상에는 배선 구조물이 더 형성될 수 있다. 이에 의해, 도 2a 내지 도 2c의 반도체 소자(100)가 제조될 수 있다. 반도체 소자(100)는, 도 20a 및 도 20b와 같이, 매립 배선 라인(185)이 상부에 위치하는 상태로 패키징될 수 있으나, 이에 한정되지는 않는다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성층
110: 소자 분리층 120, 121: 희생층
130: 내부 스페이서층 140: 채널 구조물
150A, 150B: 제1 및 제2 소스/드레인 영역
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
172: 제1 보호층 174: 제2 보호층
182: 배선 스페이서층 185: 매립 배선 라인
187: 하부 배선층 192, 194: 제1 및 제2 층간 절연층
195: 콘택 플러그

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층;
    상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물들;
    상기 활성 영역 상에서 상기 활성 영역의 상면에 수직한 제3 방향을 따라 서로 이격되어 배치되며, 상기 게이트 구조물들 각각에 의해 둘러싸이도록 배치되는 복수의 채널층들;
    상기 게이트 구조물들의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들;
    상기 소자 분리층 상에 배치되며, 상기 게이트 구조물들의 하면들을 덮는 제1 보호층들;
    상기 활성 영역 상에 배치되며, 상기 복수의 채널층들 중 최하부의 채널층들 아래에 배치되는 제2 보호층들; 및
    상기 소스/드레인 영역들의 아래에 배치되며, 상기 제1 방향을 따라 인접하는 상기 제2 보호층들의 사이에서 상기 소스/드레인 영역들 중 하나와 연결되는 매립(buried) 배선 라인을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 및 제2 보호층들은, 상기 제2 방향을 따라 상기 게이트 구조물들의 상기 하면들 상에 교대로 배치되는 반도체 소자.
  3. 제1 항에 있어서,
    상기 매립 배선 라인의 상면은, 상기 제1 방향을 따른 양 가장자리들에서 제1 레벨에 위치하고, 상기 제1 방향을 따른 중심에서 상기 제1 레벨보다 높은 제2 레벨에 위치하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 매립 배선 라인의 상면은, 상기 제1 및 제2 보호층들을 따른 굴곡을 갖는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 보호층들의 두께는 5 nm 내지 100 nm의 범위인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 보호층들은 상기 복수의 채널층들 중 최하부의 채널층들과 상기 활성 영역의 사이를 채우는 반도체 소자.
  7. 제1 항에 있어서,
    상기 매립 배선 라인의 상기 제1 방향을 따른 양측면들 상에 배치되는 배선 스페이서층들을 더 포함하는 반도체 소자.
  8. 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층;
    상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물;
    상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되는 소스/드레인 영역들;
    상기 소자 분리층과 상기 게이트 구조물의 사이에 배치되는 제1 보호층들; 및
    상기 소스/드레인 영역들의 아래에 배치되며, 상면을 통해 상기 소스/드레인 영역들 중 하나와 연결되는 매립 배선 라인을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 보호층들은, 상기 활성 영역 상으로 연장되지 않으며, 상기 소자 분리층의 상면에 수직한 제3 방향을 따라 전체가 상기 소자 분리층과 중첩되는 반도체 소자.
  10. 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역의 측면들 상에 배치되며, 상기 활성 영역을 정의하는 소자 분리층;
    상기 활성 영역 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 구조물들;
    상기 게이트 구조물들의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되는 소스/드레인 영역들;
    상기 소자 분리층과 상기 게이트 구조물들의 사이에 배치되는 보호층들; 및
    상기 소스/드레인 영역들의 아래에 배치되며, 상기 제1 방향을 따라 인접하는 상기 보호층들의 사이에서 상기 소스/드레인 영역들 중 하나와 연결되며, 상기 보호층들 중 적어도 하나와 접하는 매립 배선 라인을 포함하는 반도체 소자.
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