KR20220115701A - 반도체 소자 형성 방법 - Google Patents

반도체 소자 형성 방법 Download PDF

Info

Publication number
KR20220115701A
KR20220115701A KR1020210018361A KR20210018361A KR20220115701A KR 20220115701 A KR20220115701 A KR 20220115701A KR 1020210018361 A KR1020210018361 A KR 1020210018361A KR 20210018361 A KR20210018361 A KR 20210018361A KR 20220115701 A KR20220115701 A KR 20220115701A
Authority
KR
South Korea
Prior art keywords
forming
etch stop
stop layer
layer
region
Prior art date
Application number
KR1020210018361A
Other languages
English (en)
Inventor
유해준
최경인
이승훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210018361A priority Critical patent/KR20220115701A/ko
Publication of KR20220115701A publication Critical patent/KR20220115701A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명의 실시예에 따른 반도체 소자 형성 방법은, 도전성 영역을 포함하는 하부 구조물을 형성하는 단계; 상기 하부 구조물 상에 식각 정지층을 형성하는 단계; 상기 식각 정지층 상에 절연층을 형성하는 단계; 상기 절연층을 관통하며 상기 식각 정지층을 노출시키는 상부 개구부를 형성하는 단계; 상기 상부 개구부를 통해 노출된 상기 식각 정지층 내에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계; 상기 불순물 주입 영역을 포함하는 상기 식각 정지층의 적어도 일부를 제거하여 상기 상부 개구부의 최소 폭보다 큰 폭을 가지며, 상기 도전성 영역을 노출시키는 하부 개구부를 형성하는 단계; 및 상기 상부 개구부 및 상기 하부 개구부를 채우는 도전성 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자 형성 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 형성 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고 있다. 반도체 장치의 소형화에 따라, 인접하여 형성되는 도전성 비아들 및 콘택 구조물들 간의 전류 누설이 문제될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예 들에 따른 반도체 소자 형성 방법은, 도전성 영역을 포함하는 하부 구조물을 형성하는 단계; 상기 하부 구조물 상에 식각 정지층을 형성하는 단계; 상기 식각 정지층 상에 절연층을 형성하는 단계; 상기 절연층을 관통하며 상기 식각 정지층을 노출시키는 상부 개구부를 형성하는 단계; 상기 상부 개구부를 통해 노출된 상기 식각 정지층 내에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계; 상기 불순물 주입 영역을 포함하는 상기 식각 정지층의 적어도 일부를 제거하여 상기 상부 개구부의 최소 폭보다 큰 폭을 가지며, 상기 도전성 영역을 노출시키는 하부 개구부를 형성하는 단계; 및 상기 상부 개구부 및 상기 하부 개구부를 채우는 도전성 패턴을 형성하는 단계를 포함할 수 있다.
도전성 비아 형성시, 식각 정지층에 이온 주입 공정을 통해 불순물을 주입함으로써 도전성 비아들 간의 전류 누설을 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 부분 확대 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 소자의 도전성 비아를 형성하는 방법을 나타내는 공정 흐름도이다.
도 5 내지 도 12b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 2는 도 1의 반도체 소자를 절단선 I-I' 및 II-II'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 소자의 주요 구성요소들만을 도시하였다.
도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 부분 확대 단면도이다. 도 2b는 도 2a의 반도체 소자의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 2b를 참조하면, 반도체 소자(100)는, 기판(101), 기판(101) 상의 활성 영역(105), 소자분리층들(110), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 채널 구조물(140)의 복수의 채널층들(141, 142, 143)과 접촉하는 소스/드레인 영역들(120), 활성 영역(105)과 교차하여 연장되는 게이트 구조물들(160), 소스/드레인 영역들(120)에 연결되는 제1 콘택 구조물(170a), 및 게이트 구조물(160)의 게이트 전극(165)에 연결되는 제2 콘택 구조물(170b)을 포함하는 하부 구조물을 포함할 수 있다. 또한, 반도체 소자(100)는 상기 하부 구조물 상에 배치되는 식각 정지층(180), 식각 정지층(180) 상의 상부 층간 절연층(195), 상부 층간 절연층(195)을 관통하며 제1 콘택 구조물(170a)에 연결되는 제1 도전성 비아(190a), 및 상부 층간 절연층(195)을 관통하며 제2 콘택 구조물(170b)에 연결되는 제2 도전성 비아(190b)를 더 포함할 수 있다.
반도체 소자(100)는, 활성 영역(105) 상에 이격되어 적층되며 게이트 전극(135)에 의해 일부 둘러싸인 복수의 채널층들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터를 포함할 수 있다. 다만, 본 발명에서 반도체 소자(100)는 이에 한정하지 않으며, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(135)과 교차되는 활성 영역(105)에 트랜지스터의 채널 영역이 형성된 트랜지스터인 FinFET일 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 영역(105)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 활성 영역(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 기판(101) 상의 활성 영역(105)이 일부 리세스되며, 리세스된 활성 영역(105) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 실시예들에 따라, 활성 영역(105)은 불순물들을 포함할 수 있고, 활성 영역들(105) 중 적어도 일부는 서로 다른 도전형의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다. 활성 영역(105)은 y 방향에서 서로 이격되어 복수개로 배치될 수 있다.
소자분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층(110)은 활성 영역(105)의 상부 측벽들을 노출시킬 수 있다. 실시예들에 따라, 소자분리층(110)은 활성 영역(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있다. 소자분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
소스/드레인 영역들(120)은 게이트 구조물(160)의 양측에서, 활성 영역(105) 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(120)은 활성 영역(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 소스/드레인 영역들(120)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다. 소스/드레인 영역들(120)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(120)은 n형으로 도핑된 실리콘(Si) 및/또는 p형으로 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다. 예시적인 실시예에서, 소스/드레인 영역(120)은 y 방향을 따라 인접하는 활성 영역들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다.
채널 구조물(140)은 활성 영역(105) 상에서 활성 영역(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 소스/드레인 영역(120)과 연결되면서, 활성 영역(105)의 상면과는 이격될 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 y 방향에서 활성 영역(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향에서 게이트 구조물(160)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. 제1 내지 제3 채널층들(141, 142, 143)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들(141, 142, 143)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물들(140)의 상부에서 활성 영역(105) 및 채널 구조물들(140)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 영역(105) 및 채널 구조물들(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 유전층(161), 게이트 전극(165)의 측면들 상의 스페이서층들(164), 및 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 유전층(161)은 활성 영역(105)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(161)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(161)은 게이트 전극(165)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(161)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(161)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 복수의 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(161)에 의해 복수의 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치되고, 기판(101)의 상면에 수직한 z 방향으로 연장될 수 있다. 예시적인 실시예에서, 스페이서층들(164) 각각의 상부의 폭이 하부의 폭보다 작도록 외측면이 곡면인 부분을 포함할 수 있다. 스페이서층들(164)은 소스/드레인 영역들(120)과 게이트 전극들(135a, 135b)을 절연시킬 수 있다. 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)의 상면을 따라 제2 방향, 예를 들어 y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(166)의 측면들은 스페이서층들(164)에 의해 둘러싸일 수 있다. 게이트 캡핑층(166)의 상면은 스페이서층들(164)의 상면과 실질적으로 공면을 이룰 수 있으나, 이에 한정되지는 않는다. 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 내부 스페이서층들(130)은 제1 내지 제3 채널층들(141, 142, 143)의 각각의 하면 상에서 제1 방향, 예를 들어 x 방향을 따른 게이트 구조물(160)의 양측에 배치될 수 있다. 내부 스페이서층들(130)은 제1 내지 제3 채널층들(141, 142, 143)의 외측면과 실질적으로 공면을 이루는 외측면을 가질 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 실시예들에 따라, 내부 스페이서층들(130)은 생략될 수도 있다.
제1 콘택 구조물(170a)은 게이트 구조물들(160)의 사이에서 하부 층간 절연층(178)을 수직 방향, 예를 들어 z 방향을 따라 관통할 수 있다. 제1 콘택 구조물(170a)은 소스/드레인 영역들(120)과 연결될 수 있다. 제1 콘택 구조물(170a)은 소스/드레인 영역들(120)에 전기적인 신호를 인가할 수 있다. 제1 콘택 구조물(170a)은 소스/드레인 영역들(120) 상에 배치될 수 있으며, 실시예들에 따라, 소스/드레인 영역(120)보다 y 방향을 따라 긴 길이를 갖도록 배치될 수도 있다. 제1 콘택 구조물(170a)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 제1 콘택 구조물(170a)은 제1 플러그 금속층(174a), 및 제1 플러그 금속층(174a)의 하면 및 측면들을 덮는 제1 배리어층(176a)을 포함할 수 있다. 제1 콘택 구조물(170a)은 콘택 플러그로 지칭될 수 있다. 즉, 제1 배리어층(176a)과 제1 플러그 금속층(174a)은 '콘택 플러그'(174a, 176a)를 구성할 수 있다.
제1 배리어층(176a)은 제1 플러그 금속층(174a)의 하면 및 측면들을 둘러쌀 수 있다. 제1 배리어층(176a)은 콘택 홀의 내벽을 컨포멀하게 덮을 수 있다. 제1 배리어층(176a)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에 따라, 제1 배리어층(176a)은 생략될 수도 있다.
제1 플러그 금속층(174a)은 제1 배리어층(176a)의 내측벽 사이 공간을 채우도록 배치될 수 있다. 제1 플러그 금속층(174a)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 콘택 구조물(170b)은 게이트 캡핑층(166)을 수직 방향, 예를 들어 z 방향을 따라 관통하여 게이트 전극(165)과 연결될 수 있다. 제2 콘택 구조물(170b)은 게이트 전극(165) 상에 배치될 수 있다. 제2 콘택 구조물(170b)은 제2 플러그 금속층(174b) 및 제2 플러그 금속층(174b)의 하면 및 측면들을 덮는 제2 배리어층(176b)을 포함할 수 있다. 제2 콘택 구조물(170b)은 게이트 콘택 플러그로 지칭될 수 있다. 제2 배리어층(176b)과 제2 플러그 금속층(174b)은 '게이트 콘택 플러그'(174b, 176b)를 구성할 수 있다.
제2 배리어층(176b)은 제2 플러그 금속층(174b)의 하면 및 측면들을 둘러쌀 수 있다. 제2 배리어층(176b)은 게이트 전극(165)과 직접 접할 수 있다. 제2 배리어층(176b)은 게이트 콘택 홀의 내벽을 컨포멀하게 덮을 수 있다. 제2 배리어층(176b)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
제2 플러그 금속층(174b)은 제2 배리어층(176b)의 내측벽 사이 공간을 채우도록 배치될 수 있다. 제2 플러그 금속층(174b)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
식각 정지층(180)은 게이트 구조물(160), 하부 층간 절연층(178), 제1 및 제2 콘택 구조물(170a, 170b) 상에 배치될 수 있다. 식각 정지층(180)은 단일 층으로 도시되어 있으나, 서로 다른 물질을 포함하는 복수의 층을 포함할 수 있다. 식각 정지층(180)의 두께(t)는, 예를 들어, 약 20Å 내지 약 80 Å 범위일 수 있다.
식각 정지층(180)은 상부 층간 절연층(195)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 식각 정지층(180)은 유전체층 또는 금속 산화물층일 수 있다. 식각 정지층(180)은, 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 실리콘 질화물, 실리콘 카바이드 또는 이들의 조합을 포함할 수 있다. 식각 정지층(180)은 알루미늄(Al) 이외에, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 지르코늄(Zr), 루테늄(Ru), 란탄(La), 하프늄(Hf) 중 적어도 하나를 더 포함할 수 있다.
제1 도전성 비아(190a)은 제1 콘택 구조물(170a) 상에 배치되어 제1 콘택 구조물(170a)과 연결될 수 있다. 제2 도전성 비아(190b)는 제2 콘택 구조물(170b) 상에 배치되어 제2 콘택 구조물(170b)과 연결될 수 있다. 제1 및 제2 도전성 비아(190a, 190b) 각각은 상부 층간 절연층(195)을 수직 방향, 예를 들어 z 방향을 따라 관통할 수 있다. 제1 도전성 비아(190a)은 제1 도전성 패턴(192a) 및 제1 도전성 패턴(192a)의 하면 및 측면들을 덮는 제1 배리어 금속층(194a)를 포함할 수 있다. 제2 도전성 비아(190b)은 제2 도전성 패턴(192b) 및 제2 도전성 패턴(192b)의 하면 및 측면들을 덮는 제2 배리어 금속층(194b)를 포함할 수 있다.
제1 도전성 비아(190a) 및 제2 도전성 비아(190b) 각각은 식각 정지층(180)에 의해 둘러싸이는 제1 부분 및 상부 층간 절연층(195)에 의해 둘러싸이는 제2 부분을 포함할 수 있다. 제1 도전성 비아(190a) 및 제2 도전성 비아(190b) 각각의 제2 부분은 상부 층간 절연층(195)을 관통할 수 있다. 제1 및 제2 도전성 비아(190a, 190b) 각각의 제2 부분은 제1 및 제2 도전성 비아(190a, 190b) 각각의 제1 부분 상에 배치되고, 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있다.
제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은 상기 제1 도전성 비아(190a)의 제2 부분의 최소 폭(W2a)보다 클 수 있다. 제1 도전성 비아(190a)는 제2 부분의 최소 폭보다 큰 폭을 갖는 제1 부분을 포함하므로, 제1 도전성 패턴(192a)이 비아 홀 외부로 이탈되지 않고 안정적으로 형성될 수 있다. 즉, 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)이 제1 도전성 비아(190a)의 제2 부분의 최소 폭(W2a)보다 크므로, 제1 도전성 비아(190a)의 제1 부분은 상부 층간 절연층(195)에 대한 걸림턱으로 기능할 수 있다.
제1 도전성 비아(190a)의 제1 부분은 도 10a 내지 도 11b를 참조하여 설명한 것과 같이, 이온 주입 공정에 의하여 불순물을 주입한 후 식각 공정에 의하여 제거된 개구부 내에 형성하므로, 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은 이온 주입 공정을 수행하지 않는 경우보다 작게 형성될 수 있다. 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은 식각 정지층(180)의 두께(t)보다 작을 수 있다. 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은, 예를 들어, 약 1.5nm 내지 약 3.5nm 범위일 수 있다. 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은, 예를 들어, 약 1.75nm 내지 약 3nm 범위일 수 있다. 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)이 상기 범위보다 큰 경우, 인접한 도전성 비아들 간의 누설 전류 발생을 방지하는데 어려움이 있을 수 있다. 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)이 상기 범위 보다 작은 경우, 제2 부분의 최소 폭(W2a)보다 크게 형성되지 않아 걸림턱으로서 기능하지 않을 수 있다.
예시적인 실시예에서, 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은 제1 도전성 비아(190a)의 제2 부분의 최소 폭(W2a)의 약 1.2 배 내지 약 1.55배 범위일 수 있다. 예시적인 실시예에서, 제1 도전성 비아(190a)의 제1 부분의 폭(W1a)은 제1 도전성 비아(190a)의 제2 부분의 최소 폭(W2a)의 약 1.2 배 내지 약 1.4배 범위일 수 있다. 본 발명에서, 제1 도전성 비아(190a)는 점진적으로 작아지는 폭을 갖는 제2 부분의 최소 폭보다 큰 폭을 갖되, 인접한 도전성 비아로 전류가 누설되지 않을 정도의 폭을 갖는 제1 부분을 가질 수 있다.
제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은 상기 제2 도전성 비아(190b)의 제2 부분의 최소 폭(W2b)보다 클 수 있다. 제2 도전성 비아(190b)는 제2 부분의 최소 폭보다 큰 폭을 갖는 제1 부분을 포함하므로, 제2 도전성 패턴(192b)이 비아 홀 외부로 이탈되지 않고 안정적으로 형성될 수 있다. 즉, 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)이 제2 도전성 비아(190b)의 제2 부분의 최소 폭(W2b)보다 크므로, 제2 도전성 비아(190b)의 제1 부분은 상부 층간 절연층(195)에 대한 걸림턱으로 기능할 수 있다.
제2 도전성 비아(190b)의 제1 부분은 도 10a 내지 도 11b를 참조하여 설명한 것과 같이, 이온 주입 공정에 의하여 불순물을 주입한 후 식각 공정에 의하여 제거된 개구부 내에 형성하므로, 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은 이온 주입 공정을 수행하지 않는 경우보다 작게 형성될 수 있다. 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은 식각 정지층(180)의 두께(t)보다 작을 수 있다. 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은, 예를 들어, 약 1.5nm 내지 약 3.5nm 범위일 수 있다. 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은, 예를 들어, 약 1.75nm 내지 약 3nm 범위일 수 있다. 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)이 상기 범위보다 큰 경우, 인접한 도전성 비아들 간의 누설 전류 발생을 방지하는데 어려움이 있을 수 있다. 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)이 상기 범위 보다 작은 경우, 제2 부분의 최소 폭(W2b)보다 크게 형성되지 않아 걸림턱으로서 기능하지 않을 수 있다.
예시적인 실시예에서, 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은 제2 도전성 비아(190b)의 제2 부분의 최소 폭(W2b)의 약 1.2 배 내지 약 1.55배 범위일 수 있다. 예시적인 실시예에서, 제2 도전성 비아(190b)의 제1 부분의 폭(W1b)은 제2 도전성 비아(190b)의 제2 부분의 최소 폭(W2b)의 약 1.2 배 내지 약 1.4배 범위일 수 있다. 본 발명에서, 제2 도전성 비아(190b)는 점진적으로 작아지는 폭을 갖는 제2 부분의 최소 폭보다 큰 폭을 갖되, 인접한 도전성 비아로 전류가 누설되지 않을 정도의 폭을 갖는 제1 부분을 가질 수 있다.
제1 및 제2 도전성 패턴(192a, 192b)은 선택적 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 도전성 패턴(192a)은 비아 홀 아래에 배치되는 제1 콘택 구조물(170a)의 제1 플러그 금속층(174a) 상에 선택적으로 형성되고, 상부 층간 절연층(195) 상에는 형성되지 않을 수 있다. 예를 들어, 제2 도전성 패턴(192b)은 비아 홀 아래에 배치되는 제2 콘택 구조물(170b)의 제2 플러그 금속층(174b) 상에 선택적으로 형성되고, 상부 층간 절연층(195) 상에는 형성되지 않을 수 있다. 제1 및 제2 도전성 패턴(192a, 192b)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제1 및 제2 배리어 금속층(194a, 194b)는 금속 물질, 예를 들어 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있으나, 이에 한정하지 않는다.
하부 층간 절연층(178)은 소스/드레인 영역들(120), 게이트 구조물(160)의 측면들, 및 제1 콘택 구조물(170a)의 측면들을 덮도록 배치될 수 있다. 상부 층간 절연층(195)은 식각 정지층(180) 상에 배치될 수 있다. 하부 층간 절연층(178) 및 상부 층간 절연층(195)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다.
본 발명의 제1 및 제2 도전성 비아(190a, 190b)에 대한 설명은, 예를 들어 DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 소자 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래쉬 메모리 등과 같은 비휘발성 메모리 소자에서, 콘택 구조물 또는 비아 구조물에도 동일하게 적용될 수 있다.
이하에서, 도 1 내지 도 2b를 참조하여 상술한 것과 동일한 설명은 생략한다.
도 3은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 3은 도 1의 절단선 I-I' 및 II-II'를 따라서 절단한 단면들에 대응하는 영역을 도시한다.
도 3을 참조하면, 반도체 소자(100a)는, 게이트 구조물(160)이 활성 영역(105)의 3면, 예를 들어 활성 영역(105)의 상면 및 y 방향을 따른 측면들을 둘러싸는 FinFET을 포함할 수 있다. 도 2a의 실시예에서와 달리, 반도체 소자(100a)는 복수의 채널층들을 포함하지 않을 수 있으며, 게이트 전극(165)과 교차되는 활성 영역(105)에 트랜지스터의 채널 영역이 형성될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 형성하는 방법을 나타내는 공정 흐름도이다.
반도체 소자 형성 방법은, 도전성 영역을 포함하는 하부 구조물을 형성하는 단계(S1), 상기 하부 구조물 상에 식각 정지층을 형성하는 단계(S2), 상기 식각 정지층 상에 절연층을 형성하는 단계(S3), 상기 절연층을 관통하며 상기 식각 정지층을 노출시키는 상부 개구부를 형성하는 단계(S4), 상기 상부 개구부를 통해 노출된 상기 식각 정지층 내에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계(S5), 상기 불순물 주입 영역을 포함하는 상기 식각 정지층의 적어도 일부를 제거하여 상기 상부 개구부의 최소 폭보다 큰 폭을 가지며 상기 도전성 영역을 노출시키는 하부 개구부를 형성하는 단계(S6), 및 상기 상부 개구부 및 하부 개구부를 채우는 도전성 패턴(S7)을 형성하는 단계를 포함할 수 있다.
도전성 영역을 포함하는 하부 구조물을 형성하는 단계(S1)에서, 상기 도전성 영역은 도전 물질을 포함한 영역일 수 있다. 예를 들어, 상기 도전성 영역은 콘택 구조물, 비아 구조물, 및 배선 구조물 등일 수 있다. 상기 하부 구조물 형성 단계(S1)는 MBCFETTM(Multi Bridge Channel FET) 또는 FinFET 트랜지스터 등을 형성하는 단계를 포함할 수 있다.
상기 하부 구조물 상에 식각 정지층을 형성할 수 있다(S2). 상기 식각 정지층을 형성하는 단계(S2)에서, 상기 식각 정지층은, 예를 들어, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 식각 정지층(180)은 알루미늄(Al) 이외에, 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 지르코늄(Zr), 루테늄(Ru), 란탄(La), 하프늄(Hf) 중 적어도 하나를 더 포함할 수 있다.
상기 식각 정지층은 단일층으로 형성될 수 있으나, 이에 한정하지 않으며, 서로 다른 물질을 포함하는 복수의 층으로 형성될 수 있다.
다음으로, 상기 식각 정지층 상에 절연층을 형성할 수 있다(S3). 상기 절연층은 상기 식각 정지층과 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 식각 정지층 상에 형성되는 상기 절연층은, 상기 식각 정지층과 서로 다른 절연 물질, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다.
다음으로, 상기 식각 정지층 상에 형성된 절연층을 관통하며 상기 식각 정지층을 노출시키는 상부 개구부를 형성할 수 있다(S4). 상기 상부 개구부를 형성하는 단계(S4)는 상기 절연층 상에 하드 마스크층을 형성하는 단계, 상기 하드 마스크층을 형성한 후 감광성 절연 패턴을 형성하는 단계, 및 상기 하드 마스크층 및 상기 절연층을 식각하여 제거하는 단계를 포함할 수 있다.
예시적인 실시예에서, 상기 절연층 상에 형성하는 하드 마스크층은 복수의 층으로 형성될 수 있다. 상기 하드 마스크층은, 예를 들어, SOH(Spin On Hardmask) 층을 포함할 수 있다.
감광성 절연 패턴은 감광성 절연 물질 상에 포토레지스트 및 식각 공정을 수행하여 도전성 영역과 대응되는 영역에서 하드 마스크층이 노출되도록 형성될 수 있다.
감광성 절연 패턴에 의하여 노출된 하드 마스크층에 식각 공정 수행하여 절연층이 노출될 수 있다. 이 때, 상기 식각 공정은, 예를 들어, 건식 식각(dry etch) 공정일 수 있다.
하드 마스크층에 의하여 노출된 절연층에 식각 공정 수행하여 식각 정지층이 노출될 수 있다. 이 때, 상기 식각 공정은, 예를 들어, 건식 식각(dry etch) 공정 일 수 있다. 식각 공정에 의하여 상기 절연층의 일부가 제거되고, 상기 식각 정지층이 노출되며, 식각 정지층의 상면의 일부가 제거되어 리세스된 구조를 형성할 수 있다. 절연층의 일부가 제거되어 형성되는 상기 상부 개구부는 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있다.
다음으로, 상기 절연층을 관통하여 형성된 상기 상부 개구부를 통해 불순물을 주입하여 상기 식각 정지층 내에 불순물 주입 영역을 형성할 수 있다(S5). 상기 불순물 주입 영역을 형성하는 단계(S5)에서 불순물 주입 공정은 식각 정지층 상면의 수직한 방향으로 주입되는 이온 주입 공정(Ion Implantation)이 수행될 수 있다. 이온 주입 공정에 의해, 예를 들어, C, Ge, Si, P, B, 및 BF3 중 적어도 하나를 식각 정지층에 주입할 수 있다.
이온 주입 공정을 수행하는 경우, 식각 정지층의 불순물 주입 영역은 불순물이 주입되지 않은 식각 정지층의 영역보다 식각률(etch rate)이 커질 수 있다. 예를 들어, 식각 정지층에서, 불순물이 주입된 영역은 불순물이 주입되지 않은 영역 보다 비정질화될 수 있다. 이온 주입 공정에서, 상기 상부 개구부의 측 방향으로는 이온 주입되는 불순물의 양은 상기 상부 개구부의 하부 수직 방향으로 주입되는 불순물의 양보다 상대적으로 작으므로, 식각 공정에서, 상기 상부 개구부의 측면을 둘러싸는 식각 정지층의 영역 및 상기 상부 개구부의 하부에 배치되는 식각 정지층의 영역은 각각 서로 다른 식각 속도로 식각될 수 있다. 상기 식각 정지층의 불순물 주입 영역은 상기 상부 개구부의 하부 수직 방향에서 상기 상부 개구부의 측 방향에서보다 넓게 형성될 수 있다.
다음으로, 상기 불순물 주입 영역을 포함하는 상기 식각 정지층의 적어도 일부를 제거하여 상기 도전성 영역을 노출시키는 하부 개구부를 형성할 수 있다(S6). 상기 하부 개구부를 형성하는 단계(S6)에서, 상기 식각 정지층에 식각 공정이 수행될 수 있다. 상기 식각 공정은, 예를 들어, 습식 식각 공정일 수 있다.
불순물 주입 영역을 형성하는 단계(S5)에서 설명한 것과 같이, 상기 식각 정지층의 불순물 주입 영역은 상기 상부 개구부의 하부 수직 방향에서 상기 상부 개구부의 측 방향보다 넓게 형성되므로, 상기 도전성 영역을 노출시키는 상기 상부 개구부의 하부 수직 방향으로의 식각되는 양이 상기 상부 개구부의 측 방향에서 식각되는 양보다 더 클 수 있다.
식각 정지층은 이온 주입 공정에 의한 불순물 주입 영역을 포함하므로, 도전성 영역을 노출시키는 하부 개구부의 폭이 인접한 비아간 전류가 누설될 정도로 크게 형성되지 않을 수 있다.
예시적인 실시예에서, 상기 하부 개구부의 폭은 상부 개구부의 최소 폭의 약 1.2 배 내지 약 1.55배 범위일 수 있다. 예시적인 실시예에서, 상기 하부 개구부의 폭은 상기 상부 개구부의 최소 폭의 약 1.2 배 내지 약 1.4배 범위일 수 있다.
상기 하부 개구부의 폭은 상기 상부 개구부의 최소 폭보다 큰 폭을 가질 수 있다. 상기 하부 개구부의 폭이 상기 상부 개구부의 최소 폭보다 큰 폭을 갖도록 식각 정지층의 일부가 제거되므로, 후속 공정에서 형성되는 도전성 패턴이 상기 하부 개구부 및 상부 개구부 내에 안정적으로 형성되며 이탈되지 않을 수 있다.
다음으로, 상기 상부 개구부 및 하부 개구부를 채우는 도전성 패턴을 형성할 수 있다(S7). 상기 도전성 패턴은 선택적 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 도전성 패턴은 상기 도전성 영역 상에 위치한 상기 하부 개구부 및 상기 상부 개구부 내에 선택적으로 형성되고, 상기 절연층 상에는 형성되지 않을 수 있다. 도전성 패턴은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 상기 상부 개구부 및 하부 개구부를 채우는 도전성 패턴을 형성하는 단계는 제1 도전성 패턴을 형성하는 단계 및 상기 제1 도전성 패턴 상에 상기 제1 도전성 패턴과 서로 다른 물질을 포함하는 제2 도전성 패턴을 형성하는 단계를 포함할 수 있다. 상기 제1 도전성 패턴은 배리어 금속층으로, 금속 물질, 예를 들어 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 상기 제2 도전성 패턴은 선택적 증착 공정을 이용하여 형성될 수 있다. 상기 제2 도전성 패턴은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
도 5 내지 도 12b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 5 내지 도 12b는 도 4를 참조하여 설명한 반도체 소자 형성 방법의 일 실시예를 도시한 도면들이다.
도 5를 참조하면, 도 4를 참조하여 설명한 도전성 영역을 포함하는 하부 구조물을 형성하는 단계(S1)를 도시한다.
예시적인 실시예에서, 기판(101)을 패터닝하여 x 방향으로 연장되는 라인 형태의 트렌치를 형성하고, 상기 트렌치를 절연성 물질로 매립하고 상기 절연성 물질의 일부를 제거할 수 있다. 이에 의해, 활성 영역(105)이 기판(101) 상으로 돌출되도록 하여 소자분리층(110)을 형성할 수 있다. 소자분리층들(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
다음으로, 희생층들 및 채널층들(141, 142, 143)을 교대로 적층할 수 있다. 희생층들은 후속 공정을 통해 도 2a와 같이 게이트 유전층(161) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들은 기판(101)과 제1 채널층(141)의 사이, 제1 채널층(141)과 제2 채널층(142)의 사이, 및 제2 채널층(142)과 제3 채널층(143)의 사이에 형성될 수 있다. 희생층들은 채널층들(141, 142, 143)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 채널층들(141, 142, 143)은 희생층들과 다른 물질을 포함할 수 있다. 희생층들 및 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들은 실리콘 저마늄(SiGe)을 포함하고, 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다. 희생층들 및 채널층들(141, 142, 143)은 기판(101)을 시드로 이용하여 에피텍셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다.
다음으로, 희생 게이트 구조물 및 스페이서층들(164)을 형성할 수 있다. 상기 희생 게이트 구조물은, 후속 공정을 통해 도 2a와 같이 채널 구조물들(140)의 상부에서 게이트 유전층(161) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들은 활성 영역(105)과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
스페이서층들(164)은 희생 게이트 구조물들의 양 측벽에 형성될 수 있다. 스페이서층들(164)은 희생 게이트 구조물들 및 활성 영역(105)의 상면 및 측면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
다음으로, 희생 게이트 구조물들의 양 측에서, 활성 영역(105) 상에 소스/드레인 영역들(120)을 형성할 수 있다. 소스/드레인 영역들(120)은 희생 게이트 구조물들(140)의 양 측에서, 활성 영역(105)의 리세스된 영역 내에 에피택셜 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(120)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
희생 게이트 구조물들 및 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들 및 채널층들(141, 142, 143)을 제거할 수 있다. 이에 의해, 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖게 되며 채널 구조물(140)을 이루게 된다. 다른 예에서, 희생 게이트 구조물들의 하부에서, 희생층들 및 채널 구조물(140)이 측면으로부터 일부 제거되어 x 방향을 따른 양 측면이 희생 게이트 구조물들 및 스페이서층들(164)의 하부에 위치할 수도 있다.
희생 게이트 구조물들의 양 측에서, 활성 영역(105) 상에 소스/드레인 영역들(120)을 형성할 수 있다. 소스/드레인 영역들(120)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
소스/드레인 영역들(120) 상에 하부 층간 절연층(178)을 형성하고, 희생 게이트 구조물들 및 희생층들을 제거할 수 있다. 희생 게이트 구조물들 및 희생층들이 제거된 영역에서 게이트 유전층(161), 게이트 전극(165), 스페이서층들(164), 및 게이트 캡핑층(166)을 형성하여 게이트 구조물(160)을 형성할 수 있다.
도 6을 참조하면, 도 4를 참조하여 설명한 상기 하부 구조물 상에 식각 정지층(180)을 형성하는 단계(S2)를 도시한다.
식각 정지층(180)은 식각 정지층(180)의 두께는 약 20Å 내지 약 80 Å 범위로 형성될 수 있다. 식각 정지층(180)은 상부 층간 절연층(195)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 식각 정지층(180)은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 실리콘 질화물, 실리콘 카바이드 또는 이들의 조합을 포함할 수 있다.
도 7 내지 도 9b를 참조하면, 도 4를 참조하여 설명한 식각 정지층(180) 상에 절연층(195)을 형성하는 단계(S3) 및 절연층(195)을 관통하며 식각 정지층(180)을 노출시키는 상부 개구부(OPU1, OPU2)를 형성하는 단계(S4)를 도시한다.
식각 정지층(180) 상에 상부 층간 절연층(195)을 형성한 후, 제1 하드 마스크층(210) 및 제2 하드 마스크층(220)을 형성할 수 있다. 제1 하드 마스크층(210)은 SOH(Spin On Hardmask)로 이루어질 수 있다. 제2 하드 마스크층(220)은, 예를 들어, SiON 등을 포함할 수 있으나 이에 한정하지 않는다.
상기 하드 마스크층(210, 220) 상부에 감광성 절연 패턴(225)을 형성할 수 있다. 도전성 영역에 대응되는 영역의 하드 마스크층이 노출되도록 감광성 절연 패턴을 형성할 수 있다. 상기 도전성 영역은, 제1 콘택 구조물(170a) 및 제2 콘택 구조물(170b)일 수 있다. 하드 마스크층(210, 220)에 식각 공정을 수행하여 일부를 제거한 후, 상부 층간 절연층(195)에 식각 공정을 수행하여 상부 층간 절연층(195)의 일부를 제거하여 각각 상부 개구부(OPU1, OPU2)를 형성할 수 있다. 상기 식각 공정은, 예를 들어, 건식 식각 공정일 수 있다. 예시적인 실시예에서, 제1 콘택 구조물(170a)의 상부에 위치하는 제1 상부 개구부(OPU1) 및 제2 콘택 구조물(170b)의 상부에 위치하는 제2 상부 개구부(OPU2)를 형성할 수 있다.
상부 개구부(OPU1, OPU2) 형성 후, 애싱(ashing) 공정 및 제거 공정을 수행하여 하드 마스크층(210, 220) 및 감광성 절연 패턴(225)을 제거할 수 있다.
도 10a 및 도 10b를 참조하면, 도 4를 참조하여 설명한 상부 개구부(OPU1, OPU2)를 통해 노출된 식각 정지층(180) 내에 불순물을 주입하여 불순물 주입 영역(180i)을 형성하는 단계(S5)를 도시한다.
상부 개구부(OPU1, OPU2)를 통해, 식각 정지층(180) 상면의 수직한 방향으로 주입되는 이온 주입 공정(X)이 수행될 수 있다. 이온 주입 공정에 의하여, 상부 개구부(OPU1, OPU2)의 하면에 수직한 방향으로 불순물 주입 영역(180i)이 형성될 수 있다. 또한, 이온 주입 공정에 의하여, 상부 층간 절연층(195)의 상면의 수직한 방향으로 절연층 불순물 영역(195i)이 형성될 수 있다. 도시되지 않았으나, 상부 개구부(OPU1, OPU2)의 측벽을 따른 상부 층간 절연층(195) 및 식각 정지층(180) 영역에도 불순물 주입 영역이 형성될 수 있다. 다만, 이온 주입 공정(X)이 상부 층간 절연층(195) 상면과 수직한 방향으로 수행되므로, 상부 개구부(OPU1, OPU2)의 측벽을 따라 주입되는 불순물의 양은 상부 개구부(OPU1, OPU2)의 하면 수직 방향에 주입되는 불순물의 양보다 작을 수 있다. 즉, 불순물 주입 영역(180i)은 상부 개구부(OPU1, OPU2)의 하부 수직 방향에서 넓게 형성되며, 상부 개구부(OPU1, OPU2)의 측 방향으로는 상대적으로 적게 형성될 수 있다.
이온 주입되는 불순물은, 예를 들어, 이온 주입 공정에 의해, 예를 들어, C, Ge, Si, P, 및 B 중 적어도 하나일 수 있다.
도 11a 및 도 11b를 참조하면, 불순물 주입 영역(180i)을 포함하는 식각 정지층(180)의 적어도 일부를 제거하여 상부 개구부(OPU1, OPU2)의 최소 폭보다 큰 폭을 가지며 상기 도전성 영역을 노출시키는 하부 개구부(OPL1, OPL2)를 형성하는 단계(S6)를 도시한다.
상부 개구부(OPU1, OPU2)를 통하여 식각 공정이 수행되어 식각 정지층(180)의 일부가 제거되어 하부 개구부(OPL1, OPL2)를 형성할 수 있다. 상기 식각 공정은, 예를 들어, 습식 식각 공정일 수 있다. 제1 상부 개구부(OPU1)를 통해 제거되어 식각 정지층(180)을 관통하는 제1 하부 개구부(OPL1)가 형성될 수 있고, 제2 상부 개구부(OPU2)를 통해 제거되어 식각 정지층(180)을 관통하는 제2 하부 개구부(OPL2)가 형성될 수 있다. 제1 상부 개구부(OPU1) 및 제1 하부 개구부(OPL1)는 서로 연결되어 제1 개구부(OP1)를 이룰 수 있다. 제2 상부 개구부(OPU2) 및 제2 하부 개구부(OPL2)는 서로 연결되어 제2 개구부(OP2)를 이룰 수 있다.
식각 정지층(180)의 불순물 주입 영역(180i)은 상부 개구부(OPU1, OPU2)의 하부 수직 방향에서 상부 개구부(OPU1, OPU2)의 측 방향보다 넓게 형성되므로, 상부 개구부(OPU1, OPU2)의 하부 수직 방향으로 상부 개구부(OPU1, OPU2)의 측 방향에서보다 상대적으로 더 제거될 수 있다. 불순물 주입 영역(180i)이 불순물이 주입되지 않은 영역보다 높은 식각 속도로 제거되며, 불순물이 더 많은 양이 주입된 영역이 상대적으로 적은 양이 주입된 영역보다 높은 식각 속도로 제거될 수 있다. 이에 따라, 하부 개구부(OPL1, OPL2)의 x 방향을 따른 폭은 상부 개구부(OPU1, OPU2)의 x 방향을 따른 최소 폭보다 크게 형성되나, 하부 개구부(OPL1, OPL2)의 폭이 상부 개구부(OPU1, OPU2)의 최소 폭의 약 1.2 배 내지 약 1.55배 범위 내로 형성될 수 있다. 예시적인 실시예에서, 하부 개구부(OPL1, OPL2)의 폭은 상부 개구부(OPU1, OPU2)의 최소 폭의 약 1.2 배 내지 약 1.4배 범위 내로 형성될 수 있다.
하부 개구부(OPL1, OPL2)는 상부 개구부(OPU1, OPU2)의 최소 폭보다 큰 폭을 가지므로 후속 공정에서 형성되는 도전성 패턴이 이탈하지 않도록 걸림턱으로서 기능할 수 있으며, 상부 개구부(OPU1, OPU2)의 최소 폭보다 약 1.55배 이상 크지 않으므로 후속 공정에서 형성되는 인접한 도전성 비아들 사이의 누설 전류 등의 문제접을 방지할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 개구부(OP1) 및 제2 개구부(OP2)를 채우는 배리어 금속층(194a, 194b) 형성할 수 있다. 다음으로 도 2a를 함께 참조하면, 배리어 금속층(194a, 194b) 상에 선택적 증착 방법에 의하여 제1 및 제2 도전성 패턴(192a, 192b)을 형성하여, 제1 및 제2 도전성 비아(190a, 190b)를 형성할 수 있다. 즉, 도 4를 참조하여 설명한 도전성 패턴 형성 단계(S7)에서, 소스/드레인 영역(120)에 연결되는 제1 콘택 구조물(170a) 상에 배치되는 제1 도전성 비아(190a)를 형성할 수 있고, 게이트 구조물(160)의 게이트 전극(165) 상에 연결되는 제2 콘택 구조물(170b) 상에 배치되는 제2 도전성 비아(190b)를 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판
110: 소자분리층
120: 소스/드레인 영역
160: 게이트 구조물
161: 게이트 유전층
164: 스페이서층
165: 게이트 전극
166: 게이트 캡핑층
170a. 170b: 제1 및 제2 콘택 구조물
180: 식각 정지층
190a, 190b: 제1 및 제2 도전성 비아
OPU1, OPU2: 상부 개구부
OPL1, OPL2 : 하부 개구부
180i: 불순물 주입 영역

Claims (10)

  1. 도전성 영역을 포함하는 하부 구조물을 형성하는 단계;
    상기 하부 구조물 상에 식각 정지층을 형성하는 단계;
    상기 식각 정지층 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하며 상기 식각 정지층을 노출시키는 상부 개구부를 형성하는 단계;
    상기 상부 개구부를 통해 노출된 상기 식각 정지층 내에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계;
    상기 불순물 주입 영역을 포함하는 상기 식각 정지층의 적어도 일부를 제거하여 상기 상부 개구부의 최소 폭보다 큰 폭을 가지며, 상기 도전성 영역을 노출시키는 하부 개구부를 형성하는 단계; 및
    상기 상부 개구부 및 상기 하부 개구부를 채우는 도전성 패턴을 형성하는 단계를 포함하는 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 하부 개구부의 폭은 상기 상부 개구부의 최소 폭의 1.2 배 내지 1.55배 범위인 반도체 소자 형성 방법.
  3. 제1 항에 있어서,
    상기 식각 정지층의 두께보다 상기 하부 개구부의 폭이 더 작은 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 불순물 주입 영역을 형성하는 단계는 상기 식각 정지층 내에 상기 식각 정지층의 상면으로부터 수직 방향으로 불순물을 주입하는 이온 주입 공정을 포함하는 반도체 소자 형성 방법.
  5. 제1 항에 있어서,
    상기 하부 구조물 상에 형성되는 상기 식각 정지층은 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 실리콘 질화물, 및 실리콘 카바이드 중 적어도 하나를 포함하는 반도체 소자 형성 방법.
  6. 제1 항에 있어서,
    상기 하부 개구부를 형성하는 단계는 상기 식각 정지층의 일부를 습식 식각 공정으로 제거하는 것을 포함하는 반도체 소자 형성 방법.
  7. 제1 항에 있어서,
    상기 불순물 주입 영역을 형성하는 단계에서 주입되는 불순물은 인(P), 저마늄(Ge), 실리콘(Si), 보론(B), 및 탄소(C) 중 적어도 하나를 포함하는 반도체 소자 형성 방법.
  8. 제1 항에 있어서,
    상기 도전성 영역은 콘택 구조물을 포함하는 반도체 소자 형성 방법.
  9. 제1 항에 있어서,
    상기 하부 구조물은,
    기판 상에서 제1 방향으로 연장되는 활성 영역;
    상기 활성 영역 상에 상기 기판의 상면과 수직한 방향을 따라 서로 이격되어 배치되는 복수의 채널층들을 포함하는 채널 구조물;
    상기 기판 상에서 상기 활성 영역 및 상기 채널 구조물과 교차하여 제2 방향으로 연장되며 상기 채널 구조물의 상기 복수의 채널층들을 둘러싸는 게이트 구조물;
    상기 게이트 구조물의 적어도 일 측에서 상기 활성 영역 상에 배치되며, 상기 복수의 채널층들 각각에 접촉하는 소스/드레인 영역; 및
    상기 소스/드레인 영역에 연결되는 제1 콘택 구조물 및 상기 게이트 구조물과 연결되는 제2 콘택 구조물을 포함하는 반도체 소자 형성 방법.
  10. 제9 항에 있어서,
    상기 도전성 패턴을 형성하는 단계는
    상기 제1 콘택 구조물 상에 배치되는 제1 도전성 비아를 형성하고,
    상기 제2 콘택 구조물 상에 배치되는 제2 도전성 비아를 형성하는 것을 포함하는 반도체 소자 형성 방법.

KR1020210018361A 2021-02-09 2021-02-09 반도체 소자 형성 방법 KR20220115701A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210018361A KR20220115701A (ko) 2021-02-09 2021-02-09 반도체 소자 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210018361A KR20220115701A (ko) 2021-02-09 2021-02-09 반도체 소자 형성 방법

Publications (1)

Publication Number Publication Date
KR20220115701A true KR20220115701A (ko) 2022-08-18

Family

ID=83112129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210018361A KR20220115701A (ko) 2021-02-09 2021-02-09 반도체 소자 형성 방법

Country Status (1)

Country Link
KR (1) KR20220115701A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116207035A (zh) * 2022-09-23 2023-06-02 北京超弦存储器研究院 存储器的形成方法及存储器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116207035A (zh) * 2022-09-23 2023-06-02 北京超弦存储器研究院 存储器的形成方法及存储器
CN116207035B (zh) * 2022-09-23 2024-02-23 北京超弦存储器研究院 存储器的形成方法及存储器

Similar Documents

Publication Publication Date Title
US20220216348A1 (en) Semiconductor devices
KR20210080662A (ko) 반도체 장치
US11710796B2 (en) Semiconductor devices
KR20220030374A (ko) 반도체 장치
US20230411517A1 (en) Semiconductor devices
KR20220115701A (ko) 반도체 소자 형성 방법
US20220367453A1 (en) Semiconductor device
KR20230107960A (ko) 반도체 소자
KR20220169041A (ko) 반도체 장치
KR20220099143A (ko) 반도체 장치
KR20220108283A (ko) 반도체 장치
KR20220111792A (ko) 반도체 장치
KR20220043945A (ko) 반도체 장치 및 그 제조 방법
US20230215867A1 (en) Semiconductor device
US20240096995A1 (en) Semiconductor devices
US20240072149A1 (en) Semiconductor devices
US20230187519A1 (en) Semiconductor devices
US20230135975A1 (en) Semiconductor devices
US20230223451A1 (en) Semiconductor devices
US20240021615A1 (en) Semiconductor device and method of manufacturing the same
US20220352309A1 (en) Semiconductor device
KR20240049893A (ko) 반도체 소자
KR20240105758A (ko) 반도체 장치
KR20230027350A (ko) 반도체 소자
KR20230118257A (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination