KR20240049893A - 반도체 소자 - Google Patents

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KR20240049893A
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이선정
유동곤
황정원
김석훈
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삼성전자주식회사
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Abstract

예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판; 상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층; 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들; 상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들; 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들; 상기 소자 분리층의 적어도 일부를 관통하고, 상기 제2 방향을 따라 상기 게이트 구조물들과 이격되어 배치되며, 상기 콘택 플러그들과 접촉하는 수직 매립 구조물; 상기 수직 매립 구조물의 측면들의 적어도 일부를 덮는 수직 절연층; 상기 수직 매립 구조물 아래에 배치되는 수평 매립 구조물; 상기 수평 매립 구조물의 상면 및 측면들의 적어도 일부를 덮는 제1 도전성 배리어; 및 상기 수직 매립 구조물 및 상기 제1 도전성 배리어 사이에 배치되는 금속-반도체 화합물 패턴을 포함하되, 상기 수직 매립 구조물은, 상기 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 전기적 특성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판; 상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층; 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들; 상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들; 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들; 상기 소자 분리층의 적어도 일부를 관통하고, 상기 제2 방향을 따라 상기 게이트 구조물들과 이격되어 배치되며, 상기 콘택 플러그들과 접촉하는 수직 매립 구조물; 상기 수직 매립 구조물의 측면들의 적어도 일부를 덮는 수직 절연층; 상기 수직 매립 구조물 아래에 배치되는 수평 매립 구조물; 상기 수평 매립 구조물의 상면 및 측면들의 적어도 일부를 덮는 제1 도전성 배리어; 및 상기 수직 매립 구조물 및 상기 제1 도전성 배리어 사이에 배치되는 금속-반도체 화합물 패턴을 포함하되, 상기 수직 매립 구조물은, 상기 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 소자는,제1 방향으로 연장되는 활성 영역들을 포함하는 기판; 상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층; 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들; 상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들; 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들; 상기 소자 분리층의 적어도 일부를 관통하는 제1 수직 매립(buried) 구조물, 및 상기 제2 방향을 따라 상기 게이트 구조물들과 이격되어 배치되며, 상기 콘택 플러그들과 접촉하는 제2 수직 매립 구조물을 포함하는 수직 매립 구조물들; 상기 수직 매립 구조물들의 측면들의 적어도 일부를 덮는 수직 절연층; 상기 제1 수직 매립 구조물 하면 상에 배치되는 수평 매립 구조물; 및 상기 수평 매립 구조물의 상면 및 측면들의 적어도 일부를 덮는 제1 도전성 배리어를 포함하되, 상기 수직 매립 구조물들은, 상기 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치될 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판; 상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층; 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들; 상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들; 상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들; 상기 소자 분리층의 적어도 일부를 관통하는 제1 수직 매립(buried) 구조물 및, 상기 제1 수직 매립 구조물 상에 배치되고, 상기 콘택 플러그들과 접촉하는 제2 수직 매립 구조물을 포함하는 수직 매립 구조물들; 상기 수직 매립 구조물들의 측면들의 적어도 일부를 덮는 수직 절연층; 상기 제1 수직 매립 구조물 아래에 배치되는 수평 매립 구조물; 및 상기 제1 수직 매립 구조물 및 상기 수평 매립 구조물 상에 배치되는 금속-반도체 화합물 패턴을 포함하되, 상기 제2 수직 매립 구조물의 상면은 상기 소스/드레인 영역들의 상면들 보다 높은 레벨에 위치하고, 상기 수직 절연층의 최하부는 상기 소스/드레인 영역의 상기 제2 방향을 따른 최대 폭이 위치하는 레벨 보다 낮은 레벨에 위치할 수 있다.
수직 매립(buried) 구조물들의 측면들의 적어도 일부를 덮는 수직 절연층을 포함함으로써, 집적도 및 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 10은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 12c 및 도 12d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 13a 내지 도 22은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 23 내지 도 25는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 26a 내지 도 26e는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 27a 내지 도 27f는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 2a 내지 도 2c는 각각 도 1의 반도체 소자를 절단선 I-I', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1 내지 도 2c를 참조하면, 반도체 소자(100)는, 활성 영역들(105)을 포함하는 기판(101), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함하는 채널 구조물들(140), 활성 영역들(105)과 교차하여 연장되며 게이트 전극(165)을 각각 포함하는 제1 및 제2 게이트 구조물들(160A, 160B), 채널 구조물들(140)과 접촉하는 제1 및 제2 소스/드레인 영역들(150A, 150B), 제1 및 제2 소스/드레인 영역들(150A, 150B)에 각각 연결되는 콘택 플러그들(195), 및 콘택 플러그들(195)과 연결되는 수직 매립(buried) 구조물(170)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 수직 절연층(172), 수평 매립 구조물(180), 제1 도전성 배리어(182), 금속-반도체 화합물 패턴(190), 및 제1 및 제2 층간 절연층들(192, 194)을 더 포함할 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B) 각각은, 게이트 유전층들(162), 게이트 스페이서층들(164), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함할 수 있다.
반도체 소자(100)에서는, 게이트 전극(165)이 활성 영역(105)과 채널 구조물들(140)의 사이, 채널 구조물들(140)의 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이, 및 채널 구조물들(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
기판(101)은 X 방향과 Y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)은 상부에 배치되는 활성 영역들(105)을 포함할 수 있다. 다만, 설명 방식에 따라, 활성 영역들(105)은 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 일부 실시예들에서, 활성 영역들(105)의 아래에서의 기판(101)은 제거된 상태일 수도 있다.
활성 영역들(105)은 제1 방향, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부에서 상면으로부터 소정 깊이로 정의될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 활성 영역들(105) 각각은 상부로 돌출된 활성 핀(fin)들을 포함할 수 있다. 활성 영역들(105)은 채널 구조물들(140)과 함께 트랜지스터의 채널 영역이 형성되는 활성 구조물을 이룰 수 있다. 활성 영역들(105)은 각각 불순물 영역을 포함할 수 있다. 상기 불순물 영역은 트랜지스터의 웰 영역의 적어도 일부를 이룰 수 있다.
Y 방향을 따라 인접하는 활성 영역들(105)의 사이에는 소자 분리층(110)이 위치할 수 있다. 활성 영역들(105)의 상면들은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B)의 양측에서는 활성 영역들(105)이 일부 리세스되며, 상기 리세스 영역들 상에 제1 및 제2 소스/드레인 영역들(150A, 150B)이 각각 배치될 수 있다.
소자 분리층(110)은 활성 영역들(105)의 사이를 채우며, 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 활성 영역(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물, 또는 그들의 조합을 포함할 수 있다.
게이트 구조물들(160)은 제1 및 제2 게이트 구조물들(160A, 160B)을 포함할 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B)은 활성 영역들(105) 상에서 활성 영역들(105)과 교차하여 제2 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 게이트 구조물들(160A, 160B)의 게이트 전극(165)과 교차되는 활성 영역들(105) 및 채널 구조물(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)은 Y 방향을 따라 일직선 상에 배치되면서, 서로 이격되어 배치될 수 있으나, 이에 한정되지는 않는다. 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)은 서로 다른 전기적 특성을 갖는 트랜지스터들을 구성할 수 있다.
제1 및 제2 게이트 구조물들(160A, 160B) 각각은 게이트 유전층들(162), 게이트 스페이서층들(164), 및 게이트 전극(165)을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 게이트 구조물들(160A, 160B) 각각은 게이트 전극(165)의 상면 상의 게이트 캡핑층(166)을 더 포함할 수 있다.
게이트 유전층들(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(165)의 최상면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층들(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층 구조로 이루어질 수 있다.
게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 다층 구조로 이루어질 수도 있다.
게이트 스페이서층들(164)은 채널 구조물(140) 상에서 게이트 전극(165)의 양 측면들 상에 배치될 수 있다. 게이트 스페이서층들(164)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 게이트 전극들(165)을 절연시킬 수 있다. 실시예들에 따라, 게이트 스페이서층들(164)의 상단의 형상은 다양하게 변경될 수 있으며, 게이트 스페이서층들(164)은 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예컨대, 저유전율막으로 이루어질 수 있다.
일부 실시예들에서, 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)은 서로 게이트 전극(165)의 물질이 다르거나, 게이트 전극(165)의 X 방향에서의 길이가 다를 수도 있다.
게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서층들(164)에 의해 하면이 둘러싸일 수 있다.
채널 구조물들(140)은, 활성 영역들(105)이 제1 및 제2 게이트 구조물들(160A, 160B)과 교차하는 영역들에서, 활성 영역들(105) 상에 배치될 수 있다. 채널 구조물들(140) 각각은 z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 채널 구조물들(140)은 제1 및 제2 소스/드레인 영역들(150A, 150B)과 연결될 수 있다. 채널 구조물들(140)은 Y 방향에서 활성 영역(105)과 동일하거나 작은 폭을 가질 수 있으며, X 방향에서 제1 및 제2 게이트 구조물들(160A, 160B)과 동일하거나 유사한 폭을 가질 수 있다. Y 방향을 따른 단면에서, 제1 내지 제4 채널층들(141, 142, 143, 144) 중 하부에 배치된 채널층은 상부에 배치된 채널층과 동일하거나 그보다 큰 폭을 가질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 X 방향에서 제1 및 제2 게이트 구조물들(160A, 160B)의 아래에 측면들이 위치하도록, 제1 및 제2 게이트 구조물들(160A, 160B)에 비하여 감소된 폭을 가질 수도 있다.
채널 구조물들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물들(140)은 예를 들어, 활성 영역들(105)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 제1 및 제2 게이트 구조물들(160A, 160B)의 양측에서, 채널 구조물들(140)과 접하도록 각각 배치될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 활성 영역(105)의 상부가 일부 리세스된 영역들에 배치될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 콘택 플러그들(195) 및 수직 매립 구조물들(170A, 170B)을 통해 수평 매립 구조물(180)과 전기적으로 연결되어 파워를 인가받을 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들은 채널 구조물들(140) 상의 제1 및 제2 게이트 구조물들(160A, 160B)의 하면들과 동일하거나 유사한 레벨에 위치할 수 있으나, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들의 레벨은 실시예들에서 다양하게 변경될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 Y 방향을 따른 단면에서, 도 2c에 도시된 것과 같이 다각형 형상을 갖거나, 타원형 등의 형상을 가질 수 있으나, 이에 한정되지는 않는다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 반도체 물질, 예를 들어 실리콘(Si) 및/또는 게르마늄(Ge)을 포함할 수 있으며, 불순물들을 더 포함할 수 있다.
내부 스페이서층들(130)은 Z 방향을 따라 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 게이트 전극(165)은 내부 스페이서층들(130)에 의해 제1 및 제2 소스/드레인 영역들(150A, 150B)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예컨대, 저유전율막으로 이루어질 수 있다. 다만, 일부 실시예들에서, 내부 스페이서층들(130)은 생략될 수도 있다.
콘택 플러그들(195)은 제1 및 제2 소스/드레인 영역들(150A, 150B) 상에 배치될 수 있다. 콘택 플러그들(195)은 제1 층간 절연층(192)을 관통하여 제1 및 제2 소스/드레인 영역들(150A, 150B)과 연결될 수 있다.
콘택 플러그들(195)은 종횡비로 인하여 기판(101)을 향하여 폭이 감소하도록 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(195)은 제1 및 제2 소스/드레인 영역들(150A, 150B)을 일부 리세스하여, 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면 및 경사진 측면들의 일부와 접촉되도록 배치될 수 있다. 다만, 일부 실시예들에서, 콘택 플러그들(195)은 제1 및 제2 소스/드레인 영역들(150A, 150B)을 리세스하지 않고 상면과 접촉하도록 배치될 수도 있다. 도시되지 않은 영역에서 게이트 전극들(165) 상에도 별도의 게이트 콘택 플러그들이 더 배치될 수 있다.
콘택 플러그들(195)은 각각 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(195)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(195)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
수직 매립 구조물 (170)은 콘택 플러그들(195) 및 수평 매립 구조물(180)을 연결하도록 배치될 수 있다. 수직 매립 구조물(170)은 Y 방향에서 제1 및 제2 게이트 구조물들(160A, 160B)로부터 이격되어 배치될 수 있다. 수직 매립 구조물(170)은 Y 방향 및 기판(101)의 상면에 수직한 Z 방향에서 콘택 플러그들(195)과 적어도 일부가 중첩될 수 있다. 수직 매립 구조물(170)은 도 1에 도시된 것과 같이, 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)이 Y 방향에서 이격된 영역 및/또는 상기 영역과 X 방향을 따라 연장되어 중첩되는 영역에 배치될 수 있다. 이에 따라, 수직 매립 구조물(170)은 X 방향을 따라 제1 및 제2 게이트 구조물들(160A, 160B)과 중첩되지 않을 수 있다.
수직 매립 구조물(170)은 종횡비로 인하여 기판(101)을 향하여 폭이 감소하도록 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 수직 매립 구조물(170)에서, Y 방향을 따른 양 측면들은 서로 다른 경사를 갖는 영역들을 포함할 수 있다. 수직 매립 구조물(170)은, 도 2c에 도시된 것과 같이, Y 방향을 따라 인접하는 제1 소스/드레인 영역(150A)과 제2 소스/드레인 영역(150B)의 사이에 배치될 수 있다. 수직 매립 구조물(170)은 도전성 물질, 예를 들어, 몰리브덴(Mo), 루테늄(Ru), 또는 텅스텐(W) 등의 금속 물질을 포함할 수 있다.
수직 매립 구조물(170)은 소자 분리층(110)의 적어도 일부를 관통할 수 있다. 수직 매립 구조물(170)의 하면은 소스/드레인 영역들(150A, 150B)의 하면의 레벨보다 낮은 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니며 활성 영역들(105)의 상면 및 하면의 레벨들보다 낮은 레벨에 위치할 수 있다. 수직 매립 구조물(170)의 하면은 제1 도전성 배리어(182)와 접촉할 수 있다. 수직 매립 구조물(170)의 상면 또는 상단은 소스/드레인 영역들(150A, 150B)의 상면 또는 상단의 레벨보다 높은 레벨에 위치할 수 있다. 수직 매립 구조물(170)은 상면을 통해 콘택 플러그들(195)과 접촉할 수 있다.
수직 절연층(172)은 수직 매립 구조물(170)의 측면들의 일부를 덮도록 배치될 수 있다. 수직 절연층(172)은 수직 매립 구조물(170)의 측면들의 적어도 일부를 덮을 수 있다. 수직 절연층(172)은 절연성 물질을 포함할 수 있으며, 예를 들어, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 수직 절연층(172)의 최하부는 제1 및 제2 소스/드레인 영역들(150A, 150B)의 제2 방향(y)을 따른 폭이 가장 큰 부분과 실질적으로 동일한 레벨에 위치하거나, 낮게 위치할 수 있으나, 이에 한정되지 않는다.
예시적인 실시예에 따르면, 수직 절연층(172)의 최하부는 제1 및 제2 게이트 구조물들(160A, 160B)의 최하부 보다 낮은 레벨에 위치할 수 있으나, 이에 한정되지 않는다.
수평 매립 구조물(180)은 수직 매립 구조물(170) 아래에 배치되어, 수직 매립 구조물(170)의 하단 또는 하면과 연결될 수 있다. 수평 매립 구조물(180)은 수직 매립 구조물(170) 하면 상에 배치되고, 수직 절연층(172)과 이격될 수 있다. 수평 매립 구조물(180)은 파워 또는 그라운드 전압을 인가하는 백사이드 파워 전달 네트워크(backside power delivery network, BSPDN)를 이룰 수 있으며, 매립 파워 레일로 지칭될 수도 있다. 예를 들어, 수평 매립 구조물(180)은 수직 매립 구조물(170)의 아래에서 일 방향, 예를 들어 X 방향으로 연장되는 매립 배선 라인일 있으나, 수평 매립 구조물(180)의 형태는 이에 한정되지는 않는다. 수평 매립 구조물(180)은 도시되지 않은 영역에서 도시되지 않은 수직 매립 구조물(170)과 더 연결될 수 있다.
수평 매립 구조물(180)은 상부를 향하여 폭이 감소하도록 경사진 측면들을 가질 수 있다. 즉, 수평 매립 구조물(180)은 사다리꼴 형상을 가질 수 있다. 수평 매립 구조물(180)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 코발트(Co), 루테늄(Ru), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제1 도전성 배리어(182)는 수평 매립 구조물(180)의 상면 및 측면들의 적어도 일부를 덮을 수 있다. 제1 도전성 배리어(182)의 측면들은 제2 층간 절연층(194)으로 덮일 수 있다. 제1 도전성 배리어(182)는 수직 매립 구조물(170)의 하면과 접촉할 수 있다. 제1 도전성 배리어(182)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 몰리브덴 질화막(MoN) 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있으나, 이에 한정되지 않는다.
금속-반도체 화합물 패턴(190)은 수직 매립 구조물(170)의 아래 및 제1 도전성 배리어(182) 상에 배치될 수 있다. 금속-반도체 화합물 패턴(190)은 수직 매립 구조물(170), 수직 절연층(172), 및 제1 도전성 배리어(182)와 접촉할 수 있다. 금속-반도체 화합물 패턴(190)의 상면과 수직 매립 구조물(170)의 하면과 접촉할 수 있다. 금속-반도체 화합물 패턴(190)의 하면과 제1 도전성 배리어(182)와 접촉할 수 있다. 금속-반도체 화합물 패턴(190)은 기판(101)의 적어도 일부를 관통할 수 있다. 금속-반도체 화합물 패턴(190)은 예를 들어, TiSix와 같은 금속 실리사이드층일 수 있다.
예시적인 실시예에 따르면, 수직 절연층(172)은 금속-반도체 화합물 패턴(190)의 측면의 적어도 일부를 덮을 수 있다. 예를 들어, 금속-반도체 화합물 패턴(190)의 상면은 수직 매립 구조물(170)의 하면과 접촉할 수 있다. 금속-반도체 화합물 패턴(190)의 측면 중 일부는 수직 절연층(172)과 접촉할 수 있다. 금속-반도체 화합물 패턴(190)의 측면 중 일부는 기판(101)과 접촉할 수 있다. 금속-반도체 화합물 패턴(190)의 하면은 제1 도전성 배리어(182)와 접촉할 수 있다.
제1 층간 절연층(192)은 제1 및 제2 소스/드레인 영역들(150A, 150B), 제1 및 제2 게이트 구조물들(160A, 160B), 및 소자 분리층(110)의 적어도 일부를 덮을 수 있다. 구체적으로, 제1 층간 절연층(192)은 제1 및 제2 소스/드레인 영역들(150A, 150B) 및 제1 및 제2 게이트 구조물들(160A, 160B)의 상면들을 덮고, 소자 분리층(110)의 상면을 덮도록 배치될 수 있다. 제2 층간 절연층(194)은 기판(101)의 하면을 덮고 수평 매립 구조물(180)을 둘러싸도록 배치될 수 있다.
제1 및 제2 층간 절연층들(192, 194)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 제1 및 제2 층간 절연층들(192, 194) 각각은 복수의 절연층을 포함할 수 있다.
반도체 소자(100)는 수평 매립 구조물(180)이 상부에 위치하도록 도 2a 내지 도 2c의 구조가 반전되어 패키징될 수 있으나, 반도체 소자(100)의 패키징 형태는 이에 한정되지는 않는다. 반도체 소자(100)는 제1 및 제2 소스/드레인 영역들(150A, 150B)의 아래에 배치되는 수평 매립 구조물(180)을 포함하므로, 집적도가 향상될 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 내지 도 2c를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 3a 내지 도 3c는 각각 도 2a 내지 도 2c에 대응하는 단면을 도시한다.
도 3a 내지 도 3c를 참조하면, 반도체 소자(100a)는 도 1 내지 도 2c의 실시예와 달리, 제2 층간 절연층(194)의 최상부는 소자 분리층(110)의 최하부 보다 높은 레벨에 위치할 수 있다. 도 22의 공정 진행 시 기판(101)은 소자 분리층(110) 상에서 완전히 제거될 수 있다. 이로 인해, 금속-반도체 화합물 패턴(190)이 노출될 수 있다. 또한, 금속-반도체 화합물 패턴(190), 제1 도전성 배리어(182), 및 수평 매립 구조물(180)은 제2 층간 절연층(194) 내에 매립될 수 있다. 예시적인 실시예에 따르면, 제2 층간 절연층(194)은 수평 매립 구조물(180) 및 금속-반도체 화합물 패턴(190)의 적어도 일부를 덮을 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 4a 및 도 4b는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 소자(100b)는 도 1 내지 도 2c의 실시예와 달리, 제1 도전성 배리어(182)는 수직 절연층(172)과 접촉할 수 있다. 이로 인해, 금속-반도체 화합물 패턴(190)은 수직 절연층(172)에 의해 기판(101) 및/또는 제2 층간 절연층(194)과 이격될 수 있다. 다만, 도 22 공정에서, 트렌치(BT)를 형성할 때, 금속-반도체 화합물 패턴(190)이 제거되어 금속-반도체 화합물 패턴(190)을 포함하지 않을 수 있다. 이에 따라, 수직 매립 구조물(170)의 하면 및 제1 층간 절연층(192)은 제1 도전성 배리어(182)와 접촉할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자(100c)를 도시하는 개략적인 단면도이다. 도 5는 도 2b에 대응하는 단면을 도시한다.
도 5를 참조하면, 반도체 소자(100c)는 도 1 내지 도 2c의 실시예와 달리, 수직 매립 구조물 (170)의 외측에서 제1 층간 절연층(192)이 배치되지 않을 수 있다. 수직 매립 구조물 (170)은 수직 절연층(172)에 의해서 제1 및 제2 게이트 구조물들(160A, 160B)의 게이트 전극들(165)과 전기적으로 분리될 수 있다. 수직 매립 구조물(170)의 상면은 소자 분리층(110)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자(100d)를 도시하는 개략적인 단면도들이다. 도 6a 내지 도 6c는 각각 도 2a 내지 도 2c에 대응하는 단면을 도시한다.
도 6a 내지 도 6c를 참조하면, 반도체 소자(100d)는 도 1 내지 도 2c의 실시예와 달리, 채널 구조물들(140)을 포함하지 않을 수 있으며, 이에 따라 제1 및 제2 게이트 구조물들(160A, 160B)의 배치가 상기 실시예와 다를 수 있다. 반도체 소자(100d)는 별도의 채널층을 포함하지 않는 FinFET들을 포함할 수 있다.
반도체 소자(100d)에서, 트랜지스터들의 채널 영역은 활성 구조물인 핀(fin) 구조의 활성 영역들(105)에 한정될 수 있다. 또한, 게이트 전극들(165) 내에는 별도의 채널층들이 개재되지 않을 수 있다. 다만, 게이트 전극들(165)에 대한 그 외의 설명 및 수직 매립 구조물들(170)에 대한 설명은, 도 1 내지 도 2c의 실시예에서의 설명이 동일하게 적용될 수 있다. 이와 같은 반도체 소자(100d)는 다른 실시예들에 적용되거나, 다른 실시예들의 반도체 소자의 일 영역에 추가적으로 배치될 수도 있을 것이다.
이하에서 설명하는 도 7a 내지 도 11b의 실시예들에서는 수직 매립 구조물들(170)은 제1 및 제2 수직 매립(buried) 구조물(170A, 170B)을 포함할 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 소자(100e)를 도시하는 개략적인 단면도들이다. 도 7a 및 도 7b는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다.
도 7a 및 도 7b를 참조하면, 수직 매립 구조물들(170)은 제1 및 제2 수직 매립(buried) 구조물(170A, 170B)을 포함할 수 있다. 제1 수직 매립 구조물(170A)은 소자 분리층(110)의 적어도 일부를 관통할 수 있다. 제1 수직 매립 구조물(170A)의 하면은 소스/드레인 영역들(150A, 150B)의 하면의 레벨보다 낮은 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니며 활성 영역들(105)의 상면 및 하면의 레벨들보다 낮은 레벨에 위치할 수 있다. 제1 수직 매립 구조물(170A)의 하면은 제1 도전성 배리어(182)와 접촉할 수 있다.
제2 수직 매립 구조물(170B)은 제2 방향(y)을 따라 게이트 구조물들(160)과 이격되어 배치되며, 콘택 플러그들(195)과 접촉할 수 있다. 제2 수직 매립 구조물(170B)의 상면 또는 상단은 소스/드레인 영역들(150A, 150B)의 상면 또는 상단의 레벨보다 높은 레벨에 위치할 수 있다. 제2 수직 매립 구조물(170B)은 상면을 통해 콘택 플러그들(195)과 접촉할 수 있다.
제1 수직 매립 구조물(170A) 및 제2 수직 매립 구조물(170B)은 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정되지 않는다.
예시적인 실시예들에 따르면, 수직 절연층(172)은 제1 수직 매립 구조물(170A)을 형성한 후에 제1 수직 매립 구조물(170A) 상에 형성하기 때문에 제1 수직 매립 구조물(170A)보다 높은 레벨에 배치될 수 있다.
도 7a에서 제1 수직 매립 구조물(170A)의 상면 및 제2 수직 매립 구조물(170B)의 하면이 게이트 전극(165)의 하면보다 높은 레벨에 위치하는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 다른 실시예로써, 제1 수직 매립 구조물(170A)의 상면 및 제2 수직 매립 구조물(170B)의 하면은 게이트 유전층(162) 및 소자 분리층(110)이 접하는 지점보다 낮은 레벨에 위치할 수도 있다. 예시적인 실시예에 따르면, 수직 절연층(172)의 최하부는 제1 및 제2 게이트 구조물들(160A, 160B)의 최하부 보다 낮은 레벨에 위치할 수도 있다.
예시적인 실시예에 따르면 제1 수직 매립 구조물(170A)의 상면 및 제2 수직 매립 구조물(170B)의 하면은 제1 및 제2 소스/드레인 영역들(150A, 150B)의 제2 방향(y)을 따른 폭이 가장 큰 부분과 실질적으로 동일한 레벨 또는 그보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예에 따르면, 수직 절연층(172)의 최하부는 제1 및 제2 소스/드레인 영역들(150A, 150B)의 제2 방향(y)을 따른 폭이 가장 큰 부분과 실질적으로 동일한 레벨 또는 그보다 낮은 레벨에 위치할 수 있으나, 이에 한정되는 것은 아니다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 소자(100f)를 도시하는 개략적인 단면도들이다. 도 8a 및 도 8b는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다.
도 8a 및 도 8b를 참조하면, 제1 수직 매립 구조물(170A) 및 제2 수직 매립 구조물(170B)을 제외하고 상술한 도 3a 내지 도 3c의 반도체 소자(100a)와 실질적으로 동일한 특징을 갖는 것으로 이해할 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 소자(100g)를 도시하는 개략적인 단면도들이다. 도 9a 및 도 9b는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다.
도 9a 및 도 9b를 참조하면, 반도체 소자(100g)는 도 1 내지 도 2c의 실시예와 달리, 금속-반도체 화합물 패턴(190)을 포함하지 않을 수 있다. 이에 따라, 수직 매립 구조물(170)의 하면 및 제1 층간 절연층(192)은 제1 도전성 배리어(182)와 접촉할 수 있다. 도 9a 및 도 9b의 반도체 소자(100g)는 도 19의 공정에서 금속-반도체 화합물 패턴(190)을 형성하는 공정을 생략하고 수직 매립 구조물(170), 및 수직 절연층(172)을 순차적으로 형성하는 공정을 통해 제조할 수 있다. 이로 인해, 금속-반도체 화합물 패턴(190)을 형성한 후 수직 매립 구조물 (170)을 형성하는 도 1 내지 도 2c의 실시예와 비교하여 수직 매립 구조물 (170)의 저항이 높을 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 소자(100h)를 도시하는 개략적인 단면도들이다. 도 10은 도 2b에 대응하는 단면을 도시한다.
도 10을 참조하면, 제1 및 제2 수직 매립 구조물(170A, 170B)의 외측에서 제1 층간 절연층(192)이 배치되지 않을 수 있다. 또한, 상술한 도 5의 반도체 소자(100c)와 실질적으로 동일한 특징을 갖는 것으로 이해할 수 있다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 소자(100i)를 도시하는 개략적인 단면도들이다. 도 11a 및 도 11b는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다.
도 11a 및 도 11b를 참조하면, 제1 수직 매립 구조물(170A) 및 제2 수직 매립 구조물(170B)을 제외하고 상술한 도 6a 내지 도 6c의 반도체 소자(100d)와 실질적으로 동일한 특징을 갖는 것으로 이해할 수 있다.
도 12a 및 도 12b는 예시적인 실시예들에 따른 반도체 소자(100j)를 도시하는 개략적인 단면도들이다. 도 12a 및 도 12b는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다.
도 12a 및 도 12b를 참조하면, 반도체 소자(100j)는 도 7a 및 도 7b의 실시예에서와 달리, 금속-반도체 화합물 패턴(190)을 포함하지 않을 수 있으며, 이에 따라, 제1 수직 매립 구조물(170A)의 아래 및 제1 도전성 배리어(182) 상에 배치되는 제2 도전성 배리어(191)를 더 포함할 수 있다. 제2 도전성 배리어(191)는 제1 수직 매립 구조물(170A) 및 제1 도전성 배리어(182)와 접촉할 수 있다.
도 7a 및 도 7b의 실시예에서는 금속-반도체 화합물 패턴(190)의 적어도 일부가 기판(101) 내에 배치되는 반면에, 도 12a 및 도 12b의 실시예에서는 제2 도전성 배리어(191)는 기판(101)의 상면 상에 배치될 수 있다. 예시적인 실시예에서, 제1 수직 매립 구조물(170A)의 최하부는 소자 분리층(110) 내에 배치될 수 있다. 제2 도전성 배리어(191)는 가운데가 오목한 모양을 가질 수 있다. 제2 도전성 배리어(191)는 제1 도전성 배리어(182)와 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정되지 않는다. 제2 도전성 배리어(191)는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 몰리브덴 질화막(MoN), 텅스텐 질화막(WN), 티타늄(Ti), 몰리브덴(Mo) 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 12c 및 도 12d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 12c 및 도 12d는 각각 도 2b 및 도 2c에 대응하는 단면을 도시한다. 이하의 실시예에 대한 설명에서, 도 12a 및 도 12b를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 12c 및 도 12d를 참조하면, 반도체 소자(100k)에서, 수직 절연층(172)은 제1 도전성 배리어(182) 및 제2 도전성 배리어(191)와 접촉할 수 있다. 또한, 수직 절연층(172)은 수직 매립 구조물(170)의 외측면 전부를 덮을 수 있다. 수직 절연층(172)이 제2 도전성 배리어(191)보다 먼저 형성되므로 제2 도전성 배리어(191)의 외측면은 수직 절연층(172)과 접촉할 수 있다. 제2 도전성 배리어(191)의 하면은 제1 도전성 배리어(182)의 상면과 접촉할 수 있다.
도 13a 내지 도 22은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 13a 내지 도 22에서는 도 1 내지 도 2c의 반도체 소자(100)를 제조하기 위한 제조 방법의 일 실시예를 설명한다. 도 13a, 도 14a, 도 15a, 도 16a, 및 17a는 도 2a에 대응되는 단면들을 도시하고, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 도 2b에 대응되는 단면들을 도시하고, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18 내지 도 22은 도 2c에 대응되는 단면들을 도시한다.
도 13a 내지 도 13c를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 교대로 적층하고, 활성 영역들(105)을 포함하는 활성 구조물들을 형성할 수 있다.
희생층들(120)은 후속 공정을 통해, 도 2a 및 도 2b와 같이, 제4 채널층(144) 아래의 게이트 유전층들(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제4 채널층들(141, 142, 143, 144)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제4 채널층들(141, 142, 143, 144)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제4 채널층들(141, 142, 143, 144)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144) 각각은 약 1 내지 약 100 nm의 범위의 두께를 가질 수 있다. 희생층들(120)과 교대로 적층되는 채널층들(141, 142, 143, 144)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
다음으로, 상기 활성 구조물들은 희생층들(120), 제1 내지 제4 채널층들(141, 142, 143, 144), 및 기판(101)의 상부 영역을 패터닝하여 형성할 수 있다. 상기 활성 구조물들은 서로 교대로 적층되는 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)으로부터 돌출되도록 형성되는 활성 영역들(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, X 방향으로 연장되는 라인 형태로 형성될 수 있으며, Y 방향에서 서로 이격되어 형성될 수 있다. 종횡비에 따라, 상기 활성 구조물들의 측면들은 하부를 향하면서 폭이 증가하도록 경사진 형태를 가질 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물들(200)은, 후속 공정을 통해 도 2a 및 도 2b와 같이, 채널 구조물들(140) 상에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(200)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, Y 방향으로 연장되며, X 방향에서 서로 이격되어 배치될 수 있다.
희생 게이트 구조물(200)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 15a 내지 도 15c를 참조하면, 희생 게이트 구조물들(200) 사이에서, 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)을 일부 제거하고, 내부 스페이서층들(130) 및 제1 및 제2 소스/드레인 영역들(150A, 150B)을 형성할 수 있다.
먼저, 희생 게이트 구조물들(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 제1 내지 제4 채널층들(141, 142, 143, 144)의 일부를 제거하여 리세스 영역들을 형성할 수 있다. 본 단계에서, 제1 내지 제4 채널층들(141, 142, 143, 144)은 X 방향을 따라 한정된 길이를 갖는 채널 구조물들(140)을 이룰 수 있다.
다음으로, 상기 리세스 영역들을 통해 노출된 희생층들(120)을 측면으로부터 일부 제거할 수 있다. 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140)에 대하여 선택적으로 식각되어, X 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 채우고, 채널 구조물들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, 및 SiBN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 활성 영역들(105) 및 채널 구조물들(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 제1 및 제2 소스/드레인 영역들(150A, 150B)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 16a 내지 도 16c를 참조하면, 제1 층간 절연층(192)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(200)을 제거할 수 있다.
제1 층간 절연층(192)은, 희생 게이트 구조물들(200) 및 제1 및 제2 소스/드레인 영역들(150A, 150B)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물들(200)은, 게이트 스페이서층들(164), 제1 층간 절연층(192), 채널 구조물들(140), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(200)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 상기 제거 공정 중에, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 제1 층간 절연층(192) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 17a 내지 도 17c를 참조하면, 게이트 유전층들(162) 및 게이트 전극(165)을 형성하여 제1 및 제2 게이트 구조물들(160A, 160B)을 형성할 수 있다.
게이트 유전층들(162) 및 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수도 있다. 상부 갭 영역들(UR)에서 게이트 전극(165) 및 게이트 스페이서층들(164)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 게이트 유전층들(162), 게이트 전극(165), 게이트 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 제1 및 제2 게이트 구조물들(160A, 160B)을 형성할 수 있다.
게이트 유전층들(162), 게이트 전극(165), 및 게이트 스페이서층들(164)은 Y 방향에서 연속적으로 연장되도록 형성된 후, 식각 공정에 의해 일부 영역에서 제거될 수 있다. 이에 의해, Y 방향에서 서로 분리된 제1 및 제2 게이트 구조물들(160A, 160B)이 형성될 수 있다. 일부 실시예들에서, 상기 제거 공정 중에, 상기 영역에서 게이트 전극(165)만 제거되거나, 게이트 유전층들(162) 및 게이트 전극(165)만 제거될 수도 있다.
제1 및 제2 게이트 구조물들(160A, 160B) 상에 제1 층간 절연층(192)을 더 형성할 수 있다. 제1 층간 절연층(192)은 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B) 사이의 영역을 채울 수 있다.
도 18을 참조하면, 개구부(OH)를 형성하고, 예비 수직 절연층(172')을 형성할 수 있다.
먼저, 제1 층간 절연층(192), 및 소자 분리층(110)을 식각 공정을 통해 식각 하여 개구부(OH)를 형성할 수 있다. 식각 공정 진행시 기판(101)이 일부 제거될 수 있으나, 이에 한정되지 않는다.
다음으로, 개구부(OH) 내에 제1 층간 절연층(192)의 측면, 소자 분리층(110)의 측면, 및 기판(101)의 상면을 컨포멀하게 덮도록 예비 수직 절연층(172')을 형성할 수 있다.
도 19을 참조하면, 예비 수직 절연층(172')의 일부를 제거하고, 금속-반도체 화합물 패턴(190)을 형성할 수 있다.
먼저, 기판(10)의 상면 상에 예비 수직 절연층(172')을 제거할 수 있다. 이로 인해, 수직 절연층(172)이 형성되고, 수직 절연층(172)은 제1 층간 절연층(192)의 측면에 존재할 수 있다.
다음으로, 일부 노출된 기판(101) 상에서 실리사이드 공정과 같은 공정을 수행하여, 개구부(OH)의 바닥면에 금속-반도체 화합물 패턴(190)을 형성할 수 있다. 이로 인해, 금속-반도체 화합물 패턴(190)은 기판(101)의 일부를 관통할 수 있다. 또한, 금속-반도체 화합물 패턴(190)의 최상부는 수직 절연층(172)의 최하부 보다 높은 레벨에 위치할 수 있으나, 이에 한정되지 않는다.
도 5의 실시예와 같은 경우, 도 17a 내지 도 17c를 참조하여 상술한 단계에서 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)의 사이에 제1 층간 절연층(192)을 추가로 형성하지 않고, 바로 본 단계에서와 같이 수직 매립 구조물을 형성함으로써 제조될 수 있다. 다만, 도 5의 실시예들의 제조 방법이 이에 한정되는 것은 아니다.
도 20을 참조하면, 개구부(OH) 내에 수직 매립 구조물(170)을 형성할 수 있다.
먼저, 개구부(OH)내에 수직 매립 구조물(170)을 Bottom-up 방식에 의해 도전성 물질을 채울 수 있다. 예를 들어, 금속-반도체 화합물 패턴(190) 및 기판(101)과 소자 분리층(110) 및 제1 층간 절연층(192)의 선택비를 이용하여 원자층 증착(Atomic Layer Deposition, ALD) 방법에 의해 수직 매립 구조물(170)을 형성할 수 있다. 이로 인해, 수직 매립 구조물(170)은 Y 방향을 따라 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)로부터 이격된 영역에 형성될 수 있다. 또한, 수직 매립 구조물(170)은 Y 방향을 따라 인접하는 제1 소스/드레인 영역(150A)과 제2 소스/드레인 영역(150B)의 사이의 영역에 형성될 수 있다.
도 21을 참조하면, 콘택 플러그들(195)을 형성할 수 있다.
먼저, 콘택 플러그들(195)을 형성하기 위한 콘택 홀들을 형성할 수 있다. 콘택 홀들은 제1 및 제2 소스/드레인 영역들(150A, 150B)의 상면들을 노출하도록 형성될 수 있다. 콘택 홀들은 콘택 플러그들(195)이 배치될 영역들에서 제1 층간 절연층(192)의 영역을 선택적으로 제거하여 형성할 수 있다. 다만, 제1 층간 절연층(192)의 제거 시에 수직 절연층(172)의 일부 및 수직 매립 구조물(170)의 일부도 함께 제거될 수 있다.
다음으로, 콘택 홀들을 채울 수 있다. 콘택 홀들을 채울 때, Y 방향을 따라 인접하는 콘택 홀들 사이에 위치하는 수직 매립 구조물(170)의 상면, 및 수직 절연층(172)의 상면도 덮도록 형성될 수 있다. 필요에 따라 평탄화 공정을 진행하여 콘택 플러그들(195)을 형성할 수 있다.
도 22을 참조하면, 도 13a 내지 도 21을 참조하여 형성한 상기 전체 구조물을 캐리어 기판(SUB)에 부착하고, 기판(101)을 일부 제거한 후, 제2 층간 절연층(194)을 형성하고 트렌치(BT)를 형성할 수 있다.
캐리어 기판(SUB)은 도 17의 기판(101)의 하면 상에 공정을 수행하기 위하여, 제1 층간 절연층(192) 상에 부착될 수 있다. 도 22에서는 이해를 돕기 위하여, 상기 전체 구조물이 도 21에서 도시된 구조의 미러 이미지인 형태로 회전 또는 반전되는 것으로 도시하였다.
기판(101)의 상면으로부터 소정 두께로 기판(101)을 제거할 수 있다. 기판(101)은 예를 들어, 랩핑(lapping), 그라인딩(grinding), 또는 폴리싱(polishing) 공정에 의해 제거될 수 있다. 기판(101)이 제거되는 두께는 실시예들에서 다양하게 변경될 수 있다. 일부 실시예들에서, 기판(101)은 소자 분리층(110) 상에서 완전히 제거될 수도 있다(도 3a 내지 도 3c 참조).
제2 층간 절연층(194)은 박형화된 기판(101) 상에 형성될 수 있다. 제2 층간 절연층(194)에는 수평 매립 구조물(180) 및 제1 도전성 배리어(182)(도 2a 내지 도 2c 참조)이 배치될 영역들에 트렌치(BT)가 형성될 수 있다. 트렌치(BT)의 형성 시, 기판(101), 및 제2 층간 절연층(194)의 적어도 일부를 제거할 수 있다. 이로 인해, 금속-반도체 화합물 패턴(190)이 노출될 수 있다.
다음으로, 도 2a 내지 도 2c를 함께 참조하면, 트렌치(BT)에 도전성 물질을 채워서 수평 매립 구조물(180)을 형성하고 캐리어 기판(SUB)을 제거할 수 있다. 이에 의해 도 1 내지 도 2c의 반도체 소자(100)가 제조될 수 있다. 반도체 소자(100)는, 수평 매립 구조물(180)이 상부에 위치하는 상태로 패키징될 수 있으나, 이에 한정되지는 않는다.
도 23 내지 도 25는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 23 내지 도 25에서는 도 7b의 반도체 소자(100e)를 제조하기 위한 제조 방법의 일 실시예를 설명하며, 도 7b에 대응되는 단면들을 도시한다.
먼저, 상술한 도 13a 내지 도 17c와 동일한 공정이 수행될 수 있다.
다음으로, 도 23를 참조하면, 개구부(OH)를 형성하고, 금속-반도체 화합물 패턴(190)을 형성할 수 있다.
먼저, 제1 층간 절연층(192), 및 소자 분리층(110)을 식각 공정을 통해 식각 하여 개구부(OH)를 형성할 수 있다. 식각 공정 진행시 기판(101)이 일부 제거될 수 있으나, 이에 한정되지 않는다.
다음으로, 실리사이드 공정과 같은 공정을 수행하여, 개구부(OH)의 바닥면에 금속-반도체 화합물 패턴(190)을 형성할 수 있다. 이로 인해, 금속-반도체 화합물 패턴(190)은 기판(101)의 일부를 관통할 수 있다.
도 24을 참조하면, 제1 수직 매립 구조물(170A)을 형성한 후 예비 수직 절연층(172')을 형성할 수 있다.
먼저, 개구부(OH)내에 제1 수직 매립 구조물(170A)을 Bottom-up 방식에 의해 도전성 물질을 채울 수 있다. 예를 들어, 금속-반도체 화합물 패턴(190) 및 기판(101)과 소자 분리층(110) 및 제1 층간 절연층(192)의 선택비를 이용하여 원자층 증착(Atomic Layer Deposition, ALD) 방법에 의해 제1 수직 매립 구조물(170A)을 형성할 수 있다. 제1 수직 매립 구조물(170A)의 상면은 소자 분리층(110)의 상면 보다 높은 레벨에 배치될 수 있으나, 이에 한정되지 않는다.
다음으로, 제1 층간 절연층(192)의 측면 및 제1 수직 매립 구조물(170A)의 상면을 컨포멀하게 덮도록 예비 수직 절연층(172')을 형성할 수 있다.
도 25를 참조하면, 예비 수직 절연층(172')의 일부를 제거하고, 제2 수직 매립 구조물(170B)을 형성할 수 있다.
먼저, 제1 수직 매립 구조물(170A)의 상면 상에 예비 수직 절연층(172')을 제거할 수 있다. 이로 인해, 수직 절연층(172)이 형성되고, 수직 절연층(172)은 제1 층간 절연층(192)의 측면에 존재할 수 있다.
다음으로, 제2 수직 매립 구조물(170B)은 개구부(OH)를 채우도록 형성될 수 있다. 이로 인해, 수직 매립 구조물들(170A, 170B)은 Y 방향을 따라 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)로부터 이격된 영역에 형성될 수 있다. 또한, 수직 매립 구조물들(170A, 170B)은 Y 방향을 따라 인접하는 제1 소스/드레인 영역(150A)과 제2 소스/드레인 영역(150B)의 사이의 영역에 형성될 수 있다.
도 10의 실시예와 같은 경우, 도 17a 내지 도 17c를 참조하여 상술한 단계에서 제1 게이트 구조물(160A)과 제2 게이트 구조물(160B)의 사이에 제1 층간 절연층(192)을 추가로 형성하지 않고, 바로 본 단계에서와 같이 수직 매립 구조물들(170A, 170B)을 형성함으로써 제조될 수 있다. 다만, 도 10의 실시예의 제조 방법이 이에 한정되는 것은 아니다.
다음으로, 상술한 도 21 및 도 22과 동일한 공정이 수행된 후, 제1 도전성 배리어(182) 및 수평 매립 구조물(180)을 형성하는 공정이 진행됨으로써, 도 7b의 반도체 소자(100e)가 제조될 수 있다.
도 26a 내지 도 26e는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 26a 내지 도 26e에서는 도 12b의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명하며, 도 12b에 대응되는 단면들을 도시한다.
먼저, 상술한 도 13a 내지 도 17c와 동일한 공정이 수행될 수 있다.
다음으로, 도 26a를 참조하면, 도 17a를 참조하여 상술한 일부 공정이 동일하게 수행된 후, 예비 제2 도전성 배리어(191')를 형성할 수 있다.
제1 층간 절연층(192)을 관통하여 소자 분리층(110) 내로 연장되는 수직 개구부(VR)를 형성한 후, 상기 수직 개구부(VR) 내에 예비 제2 도전성 배리어(191')를 형성할 수 있다. 다만, 이에 한정되지 않으며, 상기 수직 개구부(VR)는 기판(101)의 적어도 일부를 관통할 수 있다. 예비 제2 도전성 배리어(191')는 상기 수직 개구부(VR)의 바닥면, 내측면들, 및 상기 제1 층간 절연층(192)을 컨포멀하게 덮도록 형성될 수 있다. 예비 제2 도전성 배리어(191')는 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 몰리브덴 질화막(MoN) 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있으나, 이에 한정되지 않는다.
도 26b를 참조하면, 예비 제2 도전성 배리어(191')를 형성한 후 남은 수직 개구부(VR) 영역을 채우도록 수직 희생층(220)을 형성할 수 있다.
수직 희생층(220)은 수직 매립 구조물들(170A, 170B)(도 12b 참조)에 대응되는 영역에 형성될 수 있다. 예비 제2 도전성 배리어(191')를 형성한 후 남은 수직 개구부(VR) 영역을 채우도록 수직 희생층(220)을 형성할 수 있다. 수직 희생층(220)은 예를 들어, 탄소계 물질일 수 있으나, 이에 한정되지 않는다. 예를 들어, 수직 희생층(220)은 SOH(Spin-on Hardmask)일 수 있다.
도 26c를 참조하면, 수직 희생층(220)을 일부 제거할 수 있다.
수직 희생층(220)의 일부는 예비 제2 도전성 배리어(191') 및 제1 층간 절연층(192)에 대하여 선택적으로 제거될 수 있다. 이에 의해, 수직 개구부(VR)가 형성될 수 있다. 제2 도전성 배리어(191)를 형성하기 위해, 수직 희생층(220)의 일부만 제거할 수 있다.
도 26d를 참조하면, 예비 제2 도전성 배리어(191')를 일부 제거한 후 남은 수직 희생층(220)을 제거하여 제2 도전성 배리어(191)를 형성할 수 있다.
노출된 예비 제2 도전성 배리어(191')는 수직 희생층(220)에 대하여 습식 식각 공정에 의해 선택적으로 제거된 후, 수직 희생층(220)은 예비 제2 도전성 배리어(191')에 대하여 선택적으로 제거될 수 있다. 이로 인해, 제2 도전성 배리어(191)를 형성할 수 있다.
다음으로, 상술한 도 23 내지 도 25, 및 도 21과 동일한 공정이 수행될 수 있다.
도 26e를 참조하면, 도 22와 실질적으로 동일한 공정이 수행되어, 트렌치(BT)를 형성할 수 있다. 트렌치(BT)는 소자 분리층(110) 또는 기판(101) 내에 존재하는 제2 도전성 배리어(191)의 일부를 노출하도록 형성될 수 있다.
다음으로, 상술한 제1 도전성 배리어(182) 및 수평 매립 구조물(180)을 형성하는 공정이 진행됨으로써, 도 12b와 같은 반도체 소자(100j)가 제조될 수 있다.
도 27a 내지 도 27f는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 27a 내지 도 27f에서는 도 12d의 반도체 소자(100k)를 제조하기 위한 제조 방법의 일 실시예를 설명하며, 도 12d에 대응되는 단면들을 도시한다.
도 27a를 참조하면, 도 17a를 참조하여 상술한 일부 공정이 동일하게 수행된 후, 예비 수직 절연층(172')을 형성할 수 있다. 제1 층간 절연층(192)을 관통하여 소자 분리층(110) 내로 연장되는 수직 개구부(VR)를 형성한 후, 상기 수직 개구부(VR) 내에 제1 층간 절연층(192)의 측면 및 소자 분리층(110)의 노출된 면들을 따라 컨포멀하게 덮도록 예비 수직 절연층(172')을 형성할 수 있다.
도 27b를 참조하면, 예비 수직 절연층(172')상에 예비 제2 도전성 배리어(191')를 형성할 수 있다. 예비 수직 절연층(172')의 측면 및 상면들을 따라 컨포멀하게 덮도록 예비 제2 도전성 배리어(191')를 형성할 수 있다.
도 27c를 참조하면, 예비 제2 도전성 배리어(191')를 형성한 후 남은 수직 개구부(VR) 영역을 채우도록 수직 희생층(220)을 형성할 수 있다. 수직 희생층(220)은 수직 매립 구조물(170)(도 12d 참조)에 대응되는 영역에 형성될 수 있다.
도 27d를 참조하면, 수직 희생층(220)을 일부 제거할 수 있다. 도 26c와 실질적으로 동일한 공정이 수행될 수 있다.
도 27e를 참조하면, 예비 제2 도전성 배리어(191')를 일부 제거한 후 남은 수직 희생층(220)을 제거하여 제2 도전성 배리어(191)를 형성할 수 있다.
노출된 예비 제2 도전성 배리어(191')는 수직 희생층(220)에 대하여 습식 식각 공정에 의해 선택적으로 제거된 후, 수직 희생층(220)은 예비 제2 도전성 배리어(191')에 대하여 선택적으로 제거될 수 있다. 이로 인해, 제2 도전성 배리어(191)를 형성할 수 있다.
도 27f를 참조하면, 도 26e와 실질적으로 동일한 공정이 수행되어 트렌치(BT)를 형성할 수 있다. 트렌치(BT) 형성시 예비 수직 절연층(172')의 일부를 제거하여, 소자 분리층(110) 또는 기판(101) 내에 존재하는 제2 도전성 배리어(191)의 일부를 노출하도록 형성될 수 있다.
다음으로, 상술한 제1 도전성 배리어(182) 및 수평 매립 구조물(180)을 형성하는 공정이 진행됨으로써, 도 12d와 같은 반도체 소자(100k)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
150A, 150B: 제1 및 제2 소스/드레인 영역
160A, 160B: 제1 및 제2 게이트 구조물
162: 게이트 유전층 164: 게이트 스페이서층
165: 게이트 전극 170: 수직 매립 구조물
170A, 170B: 제1 및 제2 수직 매립 구조물들
172: 수직 절연층 180: 수평 매립 구조물
192, 194: 제1 및 제2 층간 절연층

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들;
    상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들;
    상기 소자 분리층의 적어도 일부를 관통하고, 상기 제2 방향을 따라 상기 게이트 구조물들과 이격되어 배치되며, 상기 콘택 플러그들과 접촉하는 수직 매립 구조물;
    상기 수직 매립 구조물의 측면들의 적어도 일부를 덮는 수직 절연층;
    상기 수직 매립 구조물 아래에 배치되는 수평 매립 구조물;
    상기 수평 매립 구조물의 상면 및 측면들의 적어도 일부를 덮는 제1 도전성 배리어; 및
    상기 수직 매립 구조물 및 상기 제1 도전성 배리어 사이에 배치되는 금속-반도체 화합물 패턴을 포함하되,
    상기 수직 매립 구조물은, 상기 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치되는 반도체 소자.
  2. 제1 항에 있어서,
    상기 수직 매립 구조물의 상면은 상기 소스/드레인 영역들의 상면들보다 높은 레벨에 위치하는 반도체 소자.
  3. 제1 항에 있어서,
    각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물들에 의해 둘러싸이도록 배치되는 복수의 채널층들을 더 포함하고,
    상기 수직 매립 구조물은 상면을 통해 콘택 플러그들과 접촉하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 수직 절연층은 상기 제1 도전성 배리어와 접촉하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 금속-반도체 화합물 패턴은 상기 수직 매립 구조물, 상기 수직 절연층 및 상기 제1 도전성 배리어와 접촉하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 수직 절연층은 상기 금속-반도체 화합물 패턴의 측면의 적어도 일부를 덮는 반도체 소자.
  7. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들;
    상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들;
    상기 소자 분리층의 적어도 일부를 관통하는 제1 수직 매립(buried) 구조물, 및 상기 제2 방향을 따라 상기 게이트 구조물들과 이격되어 배치되며, 상기 콘택 플러그들과 접촉하는 제2 수직 매립 구조물을 포함하는 수직 매립 구조물들;
    상기 수직 매립 구조물들의 측면들의 적어도 일부를 덮는 수직 절연층;
    상기 제1 수직 매립 구조물 하면 상에 배치되는 수평 매립 구조물; 및
    상기 수평 매립 구조물의 상면 및 측면들의 적어도 일부를 덮는 제1 도전성 배리어를 포함하되,
    상기 수직 매립 구조물들은, 상기 게이트 구조물들의 외측에서, 상기 소스/드레인 영역들 중 상기 제2 방향을 따라 인접하는 소스/드레인 영역들의 사이에 배치되는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 수직 매립 구조물 및 상기 제1 도전성 배리어 사이에 배치되는 제2 도전성 배리어를 더 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 도전성 배리어는 Ti, TiN, Mo, MoN, Ta 및 TaN 중 적어도 하나를 포함하는 반도체 소자.
  10. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들을 둘러싸는 소자 분리층;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 구조물들;
    상기 게이트 구조물들의 외측에서 상기 활성 영역들 상에 배치되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 상에 배치되며, 상기 소스/드레인 영역들과 각각 연결되는 콘택 플러그들;
    상기 소자 분리층의 적어도 일부를 관통하는 제1 수직 매립(buried) 구조물 및, 상기 제1 수직 매립 구조물 상에 배치되고, 상기 콘택 플러그들과 접촉하는 제2 수직 매립 구조물을 포함하는 수직 매립 구조물들;
    상기 수직 매립 구조물들의 측면들의 적어도 일부를 덮는 수직 절연층;
    상기 제1 수직 매립 구조물 아래에 배치되는 수평 매립 구조물; 및
    상기 제1 수직 매립 구조물 및 상기 수평 매립 구조물 상에 배치되는 금속-반도체 화합물 패턴을 포함하되,
    상기 제2 수직 매립 구조물의 상면은 상기 소스/드레인 영역들의 상면들 보다 높은 레벨에 위치하고,
    상기 수직 절연층의 최하부는 상기 소스/드레인 영역의 상기 제2 방향을 따른 최대 폭이 위치하는 레벨 보다 낮은 레벨에 위치하는 반도체 소자.

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