KR20230016255A - 반도체 소자 및 반도체 소자의 제조방법 - Google Patents

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KR20230016255A
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김웅기
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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 제1 및 제2 영역들을 갖는 기판 상에 제1 희생층 및 제1 반도체층을 형성하는 단계, 상기 제2 영역에서, 상기 제1 희생층이 잔존하도록 상기 제1 반도체층을 제거하는 단계, 상기 제1 영역의 상기 제1 반도체층 및 상기 제2 영역의 상기 제1 희생층 상에, 제2 희생층 및 제2 반도체층을 형성하는 단계, 상기 제2 반도체층 상에 일 방향으로 연장되는 희생 게이트 구조물들을 형성하는 단계, 및 상기 희생 게이트 구조물들 및 상기 제1 및 제2 희생층들을 제거하고 게이트 구조물들을 형성하는 단계를 포함한다.

Description

반도체 소자 및 반도체 소자의 제조방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 양산성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 제1 내지 제3 영역들을 갖는 기판 상에 제1 희생층 및 제1 반도체층을 형성하는 단계, 상기 제2 및 제3 영역들에서, 상기 제1 반도체층을 제거하는 단계, 상기 기판 상에 제2 희생층 및 제2 반도체층을 형성하는 단계, 상기 제2 및 제3 영역들에서, 상기 제2 반도체층을 제거하는 단계, 상기 기판 상에 제3 희생층 및 제3 반도체층을 형성하는 단계, 상기 제3 영역에서, 상기 제3 반도체층을 제거하는 단계, 상기 기판 상에 제4 희생층 및 제4 반도체층을 형성하는 단계, 상기 제1 내지 제4 희생층들, 상기 제1 내지 제4 반도체층들, 및 상기 기판을 일부 제거하여 제1 방향으로 연장되는 활성 구조물들을 형성하는 단계, 상기 활성 구조물들 상에 상기 활성 구조물들과 교차하여 제2 방향으로 연장되는 희생 게이트 구조물들 및 상기 희생 게이트 구조물들의 양 측벽들 상의 게이트 스페이서층들을 형성하는 단계, 상기 희생 게이트 구조물들의 양 측에서 상기 활성 구조물들을 일부 제거하여 리세스 영역들을 형성하는 단계, 상기 리세스 영역들에 소스/드레인 영역들을 형성하는 단계, 상기 희생 게이트 구조물들 및 상기 제1 내지 제4 희생층들을 제거하고 게이트 구조물들을 형성하는 단계, 및 상기 소스/드레인 영역들에 연결되는 콘택 플러그들을 형성하는 단계를 포함하고, 상기 제1 영역에는 상기 제1 내지 제4 반도체층들에 의해 형성된 제1 내지 제4 채널층들을 포함하는 제1 채널 구조물이 형성되고, 상기 제2 영역에는 상기 제3 및 제4 반도체층들에 의해 형성된 제5 및 제6 채널층들을 포함하는 제2 채널 구조물이 형성되고, 상기 제3 영역에는 상기 제4 반도체층에 의해 형성된 제7 채널층을 포함하는 제3 채널 구조물이 형성될 수 있다.
예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 제1 및 제2 영역들을 갖는 기판 상에 제1 희생층 및 제1 반도체층을 형성하는 단계, 상기 제2 영역에서, 상기 제1 희생층이 잔존하도록 상기 제1 반도체층을 제거하는 단계, 상기 제1 영역의 상기 제1 반도체층 및 상기 제2 영역의 상기 제1 희생층 상에, 제2 희생층 및 제2 반도체층을 형성하는 단계, 상기 제2 반도체층 상에 일 방향으로 연장되는 희생 게이트 구조물들을 형성하는 단계, 및 상기 희생 게이트 구조물들 및 상기 제1 및 제2 희생층들을 제거하고 게이트 구조물들을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 내지 제3 영역들을 갖는 기판, 상기 제1 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 순차적으로 배치되는 제1 내지 제4 채널층들을 포함하는 제1 채널 구조물들, 상기 제2 영역 상에서, 상기 제3 방향을 따라 서로 이격되어 순차적으로 배치되는 제5 및 제6 채널층들을 포함하는 제2 채널 구조물들, 상기 제3 영역 상에 배치되는 제7 채널층을 포함하는 제3 채널 구조물들, 및 상기 기판 상에서 상기 제1 내지 제3 채널 구조물들을 둘러싸며 일 방향으로 연장되고, 상기 제1 내지 제3 채널 구조물들 각각과 접하는 게이트 유전층 및 상기 게이트 유전층 상의 게이트 전극층을 각각 포함하는 게이트 구조물들을 포함하고, 상기 제1 내지 제7 채널층들은 동일한 두께를 갖고, 상기 제5 내지 제7 채널층들 중 적어도 하나는 상기 제1 내지 제4 채널층들과 다른 레벨에 위치할 수 있다.
서로 다른 개수의 채널층을 갖는 트랜지스터들을 배치함으로써, 전기적 특성이 향상된 반도체 소자가 제공될 수 있다.
서로 다른 개수의 채널층을 갖는 트랜지스터들을 간소화된 공정으로 형성함으로써, 양산성이 향상된 반도체 소자의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도들이다.
도 7a 내지 도 20b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 2a 도 1의 반도체 소자를 절단선 I-I'를 따라서 절단한 단면을 도시하며, 도 2b는 절단선 Ⅱ-Ⅱ', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 소자(100)는, 제1 내지 제3 영역들(R1, R2, R3)을 갖는 기판(101), 기판(101) 상의 활성 영역들(105), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제7 채널층들(141-147)을 포함하는 제1 내지 제3 채널 구조물들(140A, 140B, 140C), 활성 영역들(105)과 교차하여 연장되는 게이트 구조물들(160), 제1 내지 제7 채널층들(141-147)과 접촉되는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(160)은, 게이트 유전층(162), 게이트 전극(165), 및 게이트 스페이서층들(164)을 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 제1 내지 제3 채널 구조물들(140A, 140B, 140C)의 사이, 제1 내지 제3 채널 구조물들(140A, 140B, 140C)의 제1 내지 제7 채널층들(141-147)의 사이, 및 제1 내지 제3 채널 구조물들(140A, 140B, 140C)의 상부에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 제1 내지 제3 영역들(R1, R2, R3) 각각에 배치되는, 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)의 제1 내지 제3 영역들(R1, R2, R3)은 서로 인접하거나 이격된 영역일 수 있다. 제1 내지 제3 영역들(R1, R2, R3)은 제1 내지 제7 채널층들(141-147) 중 일부를 서로 다른 개수로 포함하는 트랜지스터가 각각 배치된 영역들일 수 있다.
소자 분리층(110)은 기판(101)에서 활성 영역들(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자 분리층(110)은 활성 영역들(105)의 상면을 노출시킬 수 있으며, 실시예들에 따라 상부를 일부 노출시킬 수도 있다. 예시적인 실시예들에서, 소자 분리층(110)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 영역들(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 각각 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)으로부터 돌출된 구조를 가질 수 있다. 실시예들에 따라, 활성 영역들(105)의 상단들은 소자 분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 활성 영역들(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예들에서, 활성 영역들(105)은 불순물 영역을 포함할 수 있다. 상기 불순물 영역은 트랜지스터의 웰 영역에 해당할 수 있다. 따라서, p형 트랜지스터(pFET)의 경우, 상기 불순물 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 상기 불순물 영역은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다. 상기 불순물 영역은 활성 영역들(105) 및 기판(101)의 상면에서부터 소정 깊이로 위치할 수 있다.
제1 내지 제3 채널 구조물들(140A, 140B, 140C)은 활성 영역들(105) 상에서 활성 영역들(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 하나 이상의 채널층(141-147)을 포함할 수 있다. 제1 내지 제3 채널 구조물들(140A, 140B, 140C)은 서로 다른 개수의 채널층(141-147)을 포함할 수 있다. 구체적으로, 제1 영역(R1)에서, 제1 채널 구조물(140A)은 하부로부터 순차적으로 적층된 네 개의 채널층들인 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함할 수 있다. 제2 영역(R2)에서, 제2 채널 구조물(140B)은 하부로부터 순차적으로 적층된 두 개의 채널층들인 제5 및 제6 채널층들(145, 146)을 포함할 수 있다. 제3 영역(R3)에서, 제3 채널 구조물(140C)은 하나의 채널층인 제7 채널층(147)을 포함할 수 있다.
제1 내지 제7 채널층들(141-147)은 서로 동일한 두께를 가질 수 있다. 제1 내지 제7 채널층들(141-147)은 동일하거나 제조 공정 상 발생하는 편차의 범위에서의 차이만 포함하는, 실질적으로 동일한 두께를 가질 수 있다. 본 실시예에서, 제1 내지 제7 채널층들(141-147) 각각의 제1 두께(T1)는 제1 내지 제7 채널층들(141-147) 사이에서의 게이트 구조물들(160)의 제2 두께(T2)와 동일하거나 유사할 수 있으나, 이에 한정되지는 않는다.
제2 및 제3 채널 구조물들(140B, 140C)의 제5 내지 제7 채널층들(145, 146, 147) 중 적어도 하나는 제1 채널 구조물(140A)의 제1 내지 제4 채널층들(141, 142, 143, 144)과 다른 레벨, 즉 다른 높이에 위치할 수 있다. 제5 및 제6 채널층들(145, 146)은 제1 채널층(141)의 상면과, 제4 채널층(144)의 하면 사이의 레벨에 위치할 수 있다. 제7 채널층(147)은 제2 채널층(142)의 하면과, 제3 채널층(143)의 상면 사이의 레벨에 위치할 수 있다. 예를 들어, 본 실시예에서, 제5 및 제6 채널층들(145, 146)은 각각 제2 및 제3 채널층들(142, 143)과 동일한 레벨에 위치하고, 제7 채널층(147)은 제2 및 제3 채널층들(142, 143)의 사이, 예를 들어, 제5 채널층(145)의 하면과 제6 채널층(146)의 상면 사이의 레벨에 해당하는 레벨에 위치할 수 있다. 다만, 제5 내지 제7 채널층들(145, 146, 147)의 상대적인 레벨은 제1 내지 제7 채널층들(141-147)과 제1 내지 제7 채널층들(141-147) 사이에서의 게이트 구조물들(160)의 상대적인 두께 관계에 따라 변경될 수 있다. 이에 대해서는, 하기에 도 3a 및 도 3b를 참조하여 더욱 상세히 설명한다.
제1 내지 제7 채널층들(141-147)은 소스/드레인 영역들(150)과 연결되면서, 활성 영역들(105)의 상면과는 이격될 수 있다. 제1 내지 제7 채널층들(141-147)은 y 방향에서 활성 영역들(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 실시예들에 따라, 예를 들어, 제1 내지 제7 채널층들(141-147)은 x 방향에서 게이트 구조물(160)의 전체 폭보다 작은 폭을 갖도록, 감소된 폭을 가질 수 있다.
제1 내지 제7 채널층들(141-147)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제7 채널층들(141-147)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 제1 내지 제7 채널층들(141-147)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다.
제1 채널 구조물(140A)은 상대적으로 많은 개수의 채널층들을 포함함으로써, 상대적으로 많은 전류를 흐르게 하는 고속(high speed) 및 고전력(high power) 소자를 이룰 수 있다. 제2 채널 구조물(140B)은 제1 채널 구조물(140A)보다 적은 개수의 채널층들을 포함함으로써, 상대적으로 적은 전류를 흐르게 하는 저속(low speed) 및 저전력(low power) 소자를 이룰 수 있다. 제3 채널 구조물(140C)은 제2 채널 구조물(140B)보다 적은 개수의 채널층을 포함함으로써, 최저속(ultra-low speed) 및 최저전력(ultra-low power) 소자를 이룰 수 있다.
다만, 실시예들에서, 제1 내지 제3 채널 구조물들(140A, 140B, 140C)의 상기와 같은 채널층들의 개수의 대소 관계를 만족하는 범위에서, 각각의 제1 내지 제3 채널 구조물들(140A, 140B, 140C)을 이루는 채널층들(141-147)의 개수 및 형상은 다양하게 변경될 수 있다. 또한, 실시예들에 따라, 제1 내지 제3 채널 구조물들(140A, 140B, 140C)은 활성 영역들(105)의 상면 상에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역들(150)은 게이트 구조물들(160) 및 제1 내지 제3 채널 구조물들(140A, 140B, 140C)의 양측에서, 활성 영역들(105) 상에 각각 배치될 수 있다. 소스/드레인 영역들(150)은, 제1 내지 제7 채널층들(141-147) 각각의 측면들 및 활성 영역들(105)의 상면들을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)은 활성 영역들(105)의 상부를 일부 리세스 영역들에 배치될 수 있다. 본 실시예에서, 소스/드레인 영역들(150)은 제1 내지 제3 영역들(R1, R2, R3)에서 동일한 두께를 갖도록 배치될 수 있다.
소스/드레인 영역들(150)의 상면들은 제1 내지 제3 채널 구조물들(140A, 140B, 140C) 상의 게이트 구조물(160)의 하면들과 동일하거나 유사한 높이에 위치할 수 있으며, 상면들의 높이는 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 소스/드레인 영역들(150)은 y 방향을 따라 인접하는 두 개 이상의 활성 영역들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged), 하나의 소스/드레인 영역(150)을 이룰 수도 있다.
게이트 구조물들(160)은 활성 영역들(105) 및 제1 내지 제3 채널 구조물들(140A, 140B, 140C)의 상부에서 활성 영역들(105) 및 제1 내지 제3 채널 구조물들(140A, 140B, 140C)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)의 게이트 전극(165)과 교차되는 활성 영역들(105) 및/또는 제1 내지 제3 채널 구조물들(140A, 140B, 140C)에는 트랜지스터들의 물리적 채널 영역들이 형성될 수 있다. 게이트 구조물들(160)은 제1 내지 제3 영역들(R1, R2, R3)에서 최상면들의 레벨이 서로 다르고, 최하면들의 레벨이 동일할 수 있다. 게이트 구조물들(160)은 제1 영역(R1)으로부터 순차적으로 최상면들의 레벨이 낮아질 수 있다.
예를 들어, 제1 영역(R1)에서, 게이트 구조물(160)은 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이 및 제1 채널층(141)의 아래에서 동일한 두께를 가질 수 있다. 제2 영역(R2)에서, 게이트 구조물(160)은 제5 채널층(145)과 제6 채널층(146) 사이에서의 두께가, 제5 채널층(145) 아래에서의 두께보다 상대적으로 얇을 수 있다. 제3 영역(R3)에서, 게이트 구조물(160)은 제7 채널층(147) 아래에서의 두께가, 제2 영역(R2)의 제5 채널층(145) 아래에서의 두께보다 두꺼울 수 있다.
게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 제1 내지 제7 채널층들(141-147) 사이의 게이트 유전층(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다. 예시적인 실시예들에서, 게이트 구조물(160)은, 게이트 전극(165)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 게이트 구조물(160) 상의 층간 절연층(190)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 제1 내지 제3 채널 구조물들(140A, 140B, 140C)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 제1 내지 제3 영역들(R1, R2, R3)에 함께 형성되어 서로 동일한 두께를 가질 수 있다.
게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 제1 내지 제7 채널층들(141-147)의 사이를 채우며 제1 내지 제3 채널 구조물들(140A, 140B, 140C) 상으로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 제1 내지 제7 채널층들(141-147)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서층들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은, 실시예들에 따라, 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
내부 스페이서층들(130)은 z 방향을 따라 제1 내지 제7 채널층들(141-147)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 다만, 실시예들에 따라, 내부 스페이서층들(130)은 생략될 수도 있다.
콘택 플러그들(180)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 상부로부터 예를 들어, 제1 내지 제3 채널 구조물들(140A, 140B, 140C) 각각의 최상부의 채널층들의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그들(180)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(180)은 하면을 포함하는 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층의 상면 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(180)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(180)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
콘택 플러그들(180)은 제1 영역(R1)으로부터 순차적으로 깊이가 깊어질 수 있으나, 이에 한정되지는 않는다. 즉, 콘택 플러그들(180)은 제1 내지 제3 영역들(R1, R2, R3)에서 순차적으로 z 방향에서의 길이가 길어질 수 있다. 이는, 제1 내지 제3 영역들(R1, R2, R3)에서 게이트 구조물들(160)의 최상면의 레벨이 낮아지고, 소스/드레인 영역들(150)의 레벨도 함께 낮아짐에 따른 것일 수 있다. 이와 같은 제1 내지 제3 채널 구조물들(140A, 140B, 140C), 게이트 구조물들(160), 소스/드레인 영역들(150), 및 콘택 플러그들(180)의 상대적인 배치에 의해, 제2 및 제2 영역들(R2, R3)에서도 트랜지스터의 소스/드레인 접합(junction)에 의한 저항이 증가되지 않을 수 있다. 즉, 제2 및 제3 채널 구조물들(140B, 140C)에서, 제5 내지 제7 채널층들(145, 146, 147)은 게이트 구조물들(160)에 가깝도록 위치하며, 제1 채널층(141)에 비하여 상대적으로 높게 위치함으로써, 소스/드레인 접합에 의한 저항이 최소화될 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 소자 분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(190)은 복수의 절연층을 포함할 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 3a 및 도 3b는 도 2a에 대응하는 단면을 도시한다.
도 3a를 참조하면, 반도체 소자(100a)에서, 채널층들(141-147) 각각의 제1 두께(T1a)는 제1 내지 제7 채널층들(141-147) 사이에서의 게이트 구조물들(160)의 제2 두께(T2a)보다 작을 수 있다.
이 경우, 제5 내지 제7 채널층들(145, 146, 147)은 각각 제1 내지 제4 채널층들(141, 142, 143, 144)과 다른 레벨에 위치할 수 있다. 예를 들어, 제5 및 제6 채널층들(145, 146)은 제2 채널층(142)의 하면과, 제4 채널층(144)의 하면 사이의 레벨에 위치할 수 있다. 예를 들어, 제7 채널층(147)은 제2 채널층(142)의 상면과, 제4 채널층(144)의 하면 사이의 레벨에 위치할 수 있다.
도 3b를 참조하면, 반도체 소자(100b)에서, 채널층들(141-147) 각각의 제1 두께(T1b)는 제1 내지 제7 채널층들(141-147) 사이에서의 게이트 구조물들(160)의 제2 두께(T2b)보다 클 수 있다.
이 경우, 제5 내지 제7 채널층들(145, 146, 147)은 각각 제1 내지 제4 채널층들(141, 142, 143, 144)과 다른 레벨에 위치할 수 있다. 예를 들어, 제5 및 제6 채널층들(145, 146)은 제2 채널층(142)의 하면과, 제4 채널층(144)의 상면 사이의 레벨에 위치할 수 있다. 예를 들어, 제7 채널층(147)은 제2 채널층(142)의 상면과, 제4 채널층(144)의 하면 사이의 레벨에 위치할 수 있다.
이와 같이, 실시예들에서, 제1 내지 제4 채널층들(141, 142, 143, 144)과 제5 내지 제7 채널층들(145, 146, 147)의 상대적인 레벨은 다양하게 변경될 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 4a 및 도 4b는 도 2a에 대응하는 단면을 도시한다.
도 4a를 참조하면, 반도체 소자(100c)에서는, 제2 채널 구조물(140B)의 제5 채널층(145c)의 레벨이 도 2a 및 도 2b의 실시예에서와 다를 수 있다. 예를 들어, 제5 채널층(145c)은 제1 채널층(141)과 동일한 레벨에 위치할 수 있다. 이에 따라, 제5 채널층(145c)과 제6 채널층(146) 사이의 게이트 구조물(160)의 두께가, 제5 채널층(145c) 아래의 게이트 구조물(160)의 두께보다 상대적으로 두꺼울 수 있다.
도 4b를 참조하면, 반도체 소자(100d)에서는, 제2 채널 구조물(140B)의 제5 채널층(145d)의 레벨이 도 2a 및 도 2b의 실시예 및 도 4a의 실시예에서와 다를 수 있다. 예를 들어, 제5 채널층(145d)은 제1 채널층(141)과 제2 채널층(142)의 사이에 해당하는 레벨에 위치할 수 있다. 이에 따라, 예를 들어, 제5 채널층(145d)과 제6 채널층(146) 사이의 게이트 구조물(160)의 두께는, 제5 채널층(145d) 아래의 게이트 구조물(160)의 두께와 동일하거나 유사할 수 있다.
이와 같이, 실시예들에서, 제5 채널층(145c, 145d)의 상대적인 레벨은 다양하게 변경될 수 있으며, 이에 따라 상하에서 게이트 구조물(160)의 두께도 변경될 수 있다. 또한, 실시예들에서, 제6 및 제7 채널층들(146, 147)의 레벨도, 제1 내지 제4 채널층들(141, 142, 143, 144)의 사이에 해당하는 레벨 내에서, 다양하게 변경될 수 있을 것이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 5a 및 도 5b는 도 2a에 대응하는 단면을 도시한다.
도 5a를 참조하면, 반도체 소자(100e)에서, 소스/드레인 영역들(150e)은 제1 내지 제3 영역들(R1, R2, R3)에서 하면들의 레벨이 일정하게 배치될 수 있다. 이에 따라, 소스/드레인 영역들(150e)은 제1 영역(R1)에서보다 제2 영역(R2)에서 얇은 두께를 갖고, 제2 영역(R2)에서보다 제3 영역(R3)에서 얇은 두께를 가질 수 있다. 실시예들에 따라, 소스/드레인 영역들(150e)의 아래에는 별도의 식각 정지층이 더 배치될 수도 있을 것이다.
도 5b를 참조하면, 반도체 소자(100f)는 도 2a의 실시예에서와 달리 내부 스페이서층(130)을 포함하지 않을 수 있다. 본 실시예에서, 소스/드레인 영역들(150)은 내부 스페이서층들(130)이 생략된 영역으로 확장된 형상을 가질 수 있다. 이에 따라, 소스/드레인 영역들(150)은 게이트 유전층들(162)과 접하는 영역에서, 수직하게 제1 내지 제6 채널층들(141-146)의 사이 및 제7 채널층(147)의 아래로 연장되는 영역들을 포함할 수 있다.
다른 실시예에서, 소스/드레인 영역들(150)이 내부 스페이서층들(130)이 생략된 영역으로 확장되지 않고, 게이트 전극들(165)이 x 방향을 따라 확장되어 배치될 수도 있을 것이다.
이와 같은 구조에 의하면, 내부 스페이서층(130)이 생략되어, 소스/드레인 영역들(150)이 보다 향상된 결정성을 갖도록 형성될 수 있다. 실시예들에 따라, 반도체 소자(100f)의 일부 소자들에서만 또는 제1 내지 제3 영역들(R1, R2, R3) 중 일부에서만 내부 스페이서층(130)이 생략될 수도 있을 것이다. 예를 들어, pFET에서 소스/드레인 영역들(150)에 SiGe이 사용되는 경우, SiGe의 결정성 향상을 위하여, pFET에서만 선택적으로 내부 스페이서층(130)을 생략할 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도들이다.
도 7a 내지 도 20b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 7a 내지 도 20b에서는 도 1 내지 도 2b의 반도체 소자를 제조하기 위한 제조 방법의 실시예를 설명하며, 각각 도 2a 및 도 2b에 대응되는 단면들을 함께 도시한다.
먼저, 아래에서 도 6b, 도 7a 내지 도 13b를 참조하여, 제1 내지 제3 영역들(R1, R2, R3)을 갖는 기판(101) 상에 제1 내지 제4 희생층들(121, 122, 123, 124) 및 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)을 교대로 적층하는 단계(S110)를 설명한다.
도 6b, 도 7a, 및 도 7b를 참조하면, 기판(101) 상에 제1 희생층(121) 및 제1 반도체층(SL1)을 형성할 수 있다(S111).
제1 희생층(121) 및 하기에 설명하는 제2 내지 제4 희생층들(122, 123, 124)(도 8a 내지 도 13b 참조)은 후속 공정을 통해 도 2a 및 도 2b와 같이 게이트 유전층(162) 및 게이트 전극(165)으로 교체되는 층들일 수 있다. 제1 내지 제4 희생층들(121, 122, 123, 124)은 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 반도체층(SL1) 및 하기에 설명하는 제2 내지 제4 반도체층들(SL2, SL3, SL4)은 제1 내지 제7 채널층들(141-147)을 이루는 층들일 수 있다. 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)은 제1 내지 제4 희생층들(121, 122, 123, 124)과 다른 물질을 포함할 수 있다.
제1 내지 제4 희생층들(121, 122, 123, 124) 및 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 제1 내지 제4 희생층들(121, 122, 123, 124)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)은 실리콘(Si)을 포함할 수 있다.
제1 희생층(121) 및 제1 반도체층(SL1)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 제1 희생층(121) 및 제1 반도체층(SL1) 각각은 예를 들어, 약 1
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내지 약 100 nm의 범위의 두께를 가질 수 있다.
도 6b, 도 8a, 및 도 8b를 참조하면, 제2 및 제3 영역들(R2, R3)에서 제1 반도체층(SL1)을 제거할 수 있다(S112).
먼저, 제1 영역(R1)에 제1 마스크층(ML1)을 형성하여, 제2 및 제3 영역들(R2, R3)을 노출시킬 수 있다. 제1 마스크층(ML1)은 예를 들어, 포토마스크층일 수 있다. 다음으로, 제2 및 제3 영역들(R2, R3)에서 제1 반도체층(SL1)을 제1 희생층(121)에 대하여 선택적으로 제거할 수 있다. 제1 반도체층(SL1)은 건식 식각 또는 습식 식각 공정에 의해 제거될 수 있다.
도 6b, 도 9a, 및 도 9b를 참조하면, 기판(101) 상에 제2 희생층(122) 및 제2 반도체층(SL2)을 형성할 수 있다(S113).
제2 희생층(122) 및 제2 반도체층(SL2)은 제1 내지 제3 영역들(R1, R2, R3) 전체에 형성될 수 있다. 제2 및 제3 영역들(R2, R3)에서 제2 희생층(122)은 제1 희생층(121) 상에 형성될 수 있다. 제2 희생층(122) 및 제2 반도체층(SL2)은 아래의 제1 반도체층(SL1) 또는 제1 희생층(121)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다.
도 6b, 도 10a, 및 도 10b를 참조하면, 제2 및 제3 영역들(R2, R3)에서 제2 반도체층(SL2)을 제거할 수 있다(S114).
제2 반도체층(SL2)은 상술한 제1 반도체층(SL1)과 동일한 방식으로 제거될 수 있다. 먼저, 제1 영역(R1)에 제2 마스크층(ML2)을 형성하여, 제2 및 제3 영역들(R2, R3)을 노출시킬 수 있다. 제2 마스크층(ML2)은 예를 들어, 포토마스크층일 수 있다. 다음으로, 제2 및 제3 영역들(R2, R3)에서 제2 반도체층(SL2)을 제2 희생층(122)에 대하여 선택적으로 제거할 수 있다.
도 6b, 도 11a, 및 도 11b를 참조하면, 기판(101) 상에 제3 희생층(123) 및 제3 반도체층(SL3)을 형성할 수 있다(S115).
제3 희생층(123) 및 제3 반도체층(SL3)은 제1 내지 제3 영역들(R1, R2, R3) 전체에 형성될 수 있다. 제2 및 제3 영역들(R2, R3)에서 제3 희생층(123)은 제2 희생층(122) 상에 형성될 수 있다. 제3 희생층(123) 및 제3 반도체층(SL3)은 아래의 제2 반도체층(SL2) 또는 제2 희생층(122)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다.
도 6b, 도 12a, 및 도 12b를 참조하면, 제3 영역(R3)에서 제3 반도체층(SL3)을 제거할 수 있다(S116).
먼저, 제1 및 제2 영역들(R1, R2)에 제3 마스크층(ML3)을 형성하여, 제3 영역(R3)을 노출시킬 수 있다. 제3 마스크층(ML3)은 예를 들어, 포토마스크층일 수 있다. 다음으로, 제3 영역(R3)에서 제3 반도체층(SL3)을 제3 희생층(123)에 대하여 선택적으로 제거할 수 있다.
도 6b, 도 13a, 및 도 13b를 참조하면, 기판(101) 상에 제4 희생층(124) 및 제4 반도체층(SL4)을 형성할 수 있다(S117).
제4 희생층(124) 및 제4 반도체층(SL4)은 제1 내지 제3 영역들(R1, R2, R3) 전체에 형성될 수 있다. 제3 영역(R3)에서 제4 희생층(124)은 제3 희생층(123) 상에 형성될 수 있다. 제4 희생층(124) 및 제4 반도체층(SL4)은 아래의 제3 반도체층(SL3) 또는 제3 희생층(123)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다.
이에 의해, 제1 영역(R1)에는, 제1 내지 제4 희생층들(121, 122, 123, 124) 및 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)이 교대로 적층될 수 있다. 제2 영역(R2)에는 제1 내지 제3 희생층들(121, 122, 123), 제3 반도체층(SL3), 제4 희생층(124), 및 제4 반도체층(SL4)이 순차적으로 적층될 수 있다. 제3 영역(R3)에는 제1 내지 제4 희생층들(121, 122, 123, 124) 및 제4 반도체층(SL4)이 순차적으로 적층될 수 있다.
이상의 단계들에서, 제1 내지 제4 희생층들(121, 122, 123, 124) 및 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)은 제1 내지 제3 영역들(R1, R2, R3) 전체에 함께 형성되고, 제1 내지 제3 반도체층들(SL1, SL2, SL3)의 제거 공정만 일부 영역들에서 형성될 수 있다. 이에 의해, 제1 내지 제3 영역들(R1, R2, R3)에 서로 다른 적층 구조물들을 형성하면서도 공정이 간소화될 수 있다.
도 6a, 도 14a, 및 도 14b를 참조하면, 제1 내지 제4 희생층들(121, 122, 123, 124), 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4), 및 기판(101)의 일부를 제거하여 활성 구조물들(AS1, AS2, AS3)을 형성하고, 소자 분리층(110)을 형성할 수 있다(S120).
활성 구조물들(AS1, AS2, AS3)은 제1 내지 제4 희생층들(121, 122, 123, 124) 및 제1 내지 제7 채널층들(141-147) 중 일부를 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)으로부터 돌출되도록 형성되는 활성 영역들(105)을 더 포함할 수 있다. 활성 구조물들(AS1, AS2, AS3)은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 서로 이격되어 형성될 수 있다. 본 단계에서, 제1 영역(R1)에서, 제1 내지 제4 반도체층들(SL1, SL2, SL3, SL4)에 의한 제1 내지 제4 채널층들(141, 142, 143, 144)을 포함하는 제1 채널 구조물(140A)이 정의될 수 있다. 제2 영역(R2)에서, 제3 및 제4 반도체층들(SL3, SL4)에 의한 제5 및 제6 채널층들(145, 146)을 포함하는 제2 채널 구조물(140B)이 정의될 수 있다. 제3 영역(R3)에서, 제4 반도체층(SL4)에 의한 제7 채널층(147)을 포함하는 제3 채널 구조물(140C)이 정의될 수 있다. 다만, 본 단계에서는, 제1 내지 제3 채널 구조물들(140A, 140B, 140C)이 x 방향으로 연장되는 형태를 가질 수 있다. 따라서, 설명 방식에 따라, 제1 내지 제3 채널 구조물들(140A, 140B, 140C)은 이후의 단계, 예를 들어, 도 16a 및 도 16b를 참조하여 하기에 설명하는 리세스 영역들(RC)의 형성 단계에서 정의되는 것으로 볼 수도 있을 것이다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역들(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역들(105)의 상면보다 낮게 형성될 수 있다.
도 6a, 도 15a, 및 도 15b를 참조하면, 활성 구조물들(AS1, AS2, AS3) 상에 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 형성할 수 있다(S130).
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2a 및 도 2b와 같이, 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 175) 및 마스크 패턴층(176)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 마스크 패턴층(176)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 175)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(176)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물들(170)은 활성 구조물들(AS1, AS2, AS3)과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(170)은 예를 들어, y 방향으로 연장되며, x 방향에서 서로 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물들(170)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 6a, 도 16a, 및 도 16b를 참조하면, 희생 게이트 구조물들(170)의 양측에서, 활성 구조물들(AS1, AS2, AS3)의 일부를 제거하여 리세스 영역들(RC)을 형성할 수 있다(S140).
먼저, 희생 게이트 구조물들(170) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 제1 내지 제4 희생층들(121, 122, 123, 124) 및 제1 내지 제7 채널층들(141-147)의 일부를 제거하여 리세스 영역들(RC)을 형성할 수 있다. 이에 의해, 제1 내지 제3 채널 구조물들(140A, 140B, 140C)은 x 방향을 따라 한정된 길이를 가질 수 있다. 리세스 영역들(RC)은 제1 내지 제3 영역들(R1, R2, R3)에서 일정한 크기 및 깊이로 형성될 수 있다.
다음으로, 제1 내지 제4 희생층들(121, 122, 123, 124)은 예를 들어, 습식 식각 공정에 의해 제1 내지 제7 채널층들(141-147)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 제1 내지 제4 희생층들(121, 122, 123, 124)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 제1 내지 제4 희생층들(121, 122, 123, 124)의 측면의 형상은 도시된 것에 한정되지 않는다.
도 6a, 도 17a, 및 도 17b를 참조하면, 내부 스페이서층들(130)을 형성하고, 리세스 영역들(RC)을 채우는 소스/드레인 영역들(150)을 형성할 수 있다(S150).
먼저, 제1 내지 제4 희생층들(121, 122, 123, 124)이 일부 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다. 내부 스페이서층들(130)은 제1 내지 제4 희생층들(121, 122, 123, 124)이 제거된 영역에 절연 물질을 채우고, 제1 내지 제7 채널층들(141-147)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
다음으로, 소스/드레인 영역들(150)은 활성 영역들(105) 및 제1 내지 제7 채널층들(141-147)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 6a, 도 18a, 및 도 18b를 참조하면, 층간 절연층(190)을 형성하고, 희생 게이트 구조물들(170) 및 제1 내지 제4 희생층들(121, 122, 123, 124)을 제거할 수 있다(S160).
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다. 본 단계에서, 제1 내지 제3 영역들(R1, R2, R3)에서 층간 절연층(190)의 상면들은 서로 다른 레벨에 위치할 수 있으나, 이에 한정되지는 않는다.
희생 게이트 구조물들(170) 및 제1 내지 제4 희생층들(121, 122, 123, 124)은 게이트 스페이서층들(164), 층간 절연층(190), 제1 내지 제7 채널층들(141-147), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR)을 형성한 후, 상부 갭 영역들(UR)을 통해 노출된 제1 내지 제4 희생층들(121, 122, 123, 124)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 제1 내지 제4 희생층들(121, 122, 123, 124)이 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제7 채널층들(141-147)이 실리콘(Si)을 포함하는 경우, 제1 내지 제4 희생층들(121, 122, 123, 124)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 6a, 도 19a, 및 도 19b를 참조하면, 게이트 구조물들(160)을 형성할 수 있다(S160).
게이트 구조물들(160)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수도 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 및 게이트 스페이서층들(164)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 게이트 구조물들(160) 상에 층간 절연층(190)을 더 형성할 수 있다.
도 6a, 도 20a, 및 도 20b를 참조하면, 콘택 플러그(180)를 형성할 수 있다(S170).
먼저 도 20a 및 도 20b에 도시된 것과 같이, 층간 절연층(190)을 패터닝하여 소스/드레인 영역들(150)을 노출시키는 콘택 홀들(CH)을 형성할 수 있다. 콘택 홀들(CH)의 하면은 소스/드레인 영역들(150) 내로 리세스되거나 소스/드레인 영역들(150)의 상면을 따라 형성될 수 있다.
다음으로, 도 2a 및 도 2b를 함께 참조하면, 콘택 홀들(CH) 내에 도전성 물질을 매립할 수 있다. 구체적으로, 콘택 홀들(CH) 내에 배리어층을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층을 형성할 수 있다. 다음으로, 콘택 홀들(CH)을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(180)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 121, 122, 123, 124: 희생층
130: 내부 스페이서층 140A, 140B, 140C: 채널 구조물
141-147: 채널층 150: 소스/드레인 영역
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
170: 희생 게이트 구조물 180: 콘택 플러그
190: 층간 절연층

Claims (10)

  1. 제1 내지 제3 영역들을 갖는 기판 상에 제1 희생층 및 제1 반도체층을 형성하는 단계;
    상기 제2 및 제3 영역들에서, 상기 제1 반도체층을 제거하는 단계;
    상기 기판 상에 제2 희생층 및 제2 반도체층을 형성하는 단계;
    상기 제2 및 제3 영역들에서, 상기 제2 반도체층을 제거하는 단계;
    상기 기판 상에 제3 희생층 및 제3 반도체층을 형성하는 단계;
    상기 제3 영역에서, 상기 제3 반도체층을 제거하는 단계;
    상기 기판 상에 제4 희생층 및 제4 반도체층을 형성하는 단계;
    상기 제1 내지 제4 희생층들, 상기 제1 내지 제4 반도체층들, 및 상기 기판을 일부 제거하여 제1 방향으로 연장되는 활성 구조물들을 형성하는 단계;
    상기 활성 구조물들 상에 상기 활성 구조물들과 교차하여 제2 방향으로 연장되는 희생 게이트 구조물들 및 상기 희생 게이트 구조물들의 양 측벽들 상의 게이트 스페이서층들을 형성하는 단계;
    상기 희생 게이트 구조물들의 양 측에서 상기 활성 구조물들을 일부 제거하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들에 소스/드레인 영역들을 형성하는 단계;
    상기 희생 게이트 구조물들 및 상기 제1 내지 제4 희생층들을 제거하고 게이트 구조물들을 형성하는 단계; 및
    상기 소스/드레인 영역들에 연결되는 콘택 플러그들을 형성하는 단계를 포함하고,
    상기 제1 영역에는 상기 제1 내지 제4 반도체층들에 의해 형성된 제1 내지 제4 채널층들을 포함하는 제1 채널 구조물이 형성되고,
    상기 제2 영역에는 상기 제3 및 제4 반도체층들에 의해 형성된 제5 및 제6 채널층들을 포함하는 제2 채널 구조물이 형성되고,
    상기 제3 영역에는 상기 제4 반도체층에 의해 형성된 제7 채널층을 포함하는 제3 채널 구조물이 형성되는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 내지 제4 희생층들 및 상기 제1 내지 제4 반도체층들 각각의 형성 공정은, 상기 제1 내지 제3 영역들 전체에 대하여 동시에 수행되는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제5 내지 제7 채널층들 중 적어도 하나는, 상기 제1 내지 제4 채널층들과 다른 레벨에 위치하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 제5 내지 제7 채널층들은, 상기 제1 채널층의 상면과 상기 제4 채널층의 하면 사이의 레벨에 위치하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 희생층은, 상기 제1 영역에서 상기 제1 반도체층 상에 형성되고, 상기 제2 및 제3 영역들에서 상기 제1 희생층 상에 형성되며,
    상기 제3 희생층은, 상기 제1 영역에서 상기 제2 반도체층 상에 형성되고, 상기 제2 및 제3 영역들에서 상기 제2 희생층 상에 형성되며,
    상기 제4 희생층은, 상기 제1 및 제2 영역들에서 상기 제3 반도체층 상에 형성되고, 상기 제3 영역에서 상기 제3 희생층 상에 형성되는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 게이트 구조물들을 형성하는 단계는,
    상기 제1 내지 제3 채널 구조물들 상에 게이트 유전층들을 형성하는 단계; 및
    상기 게이트 유전층들 상에 게이트 전극층들을 형성하는 단계를 포함하고,
    상기 게이트 유전층들은 상기 제1 내지 제3 영역들에서 동시에 형성되는 반도체 소자의 제조 방법.
  7. 제1 및 제2 영역들을 갖는 기판 상에 제1 희생층 및 제1 반도체층을 형성하는 단계;
    상기 제2 영역에서, 상기 제1 희생층이 잔존하도록 상기 제1 반도체층을 제거하는 단계;
    상기 제1 영역의 상기 제1 반도체층 및 상기 제2 영역의 상기 제1 희생층 상에, 제2 희생층 및 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 상에 일 방향으로 연장되는 희생 게이트 구조물들을 형성하는 단계; 및
    상기 희생 게이트 구조물들 및 상기 제1 및 제2 희생층들을 제거하고 게이트 구조물들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제1 내지 제3 영역들을 갖는 기판;
    상기 제1 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되어 순차적으로 배치되는 제1 내지 제4 채널층들을 포함하는 제1 채널 구조물들;
    상기 제2 영역 상에서, 상기 제3 방향을 따라 서로 이격되어 순차적으로 배치되는 제5 및 제6 채널층들을 포함하는 제2 채널 구조물들;
    상기 제3 영역 상에 배치되는 제7 채널층을 포함하는 제3 채널 구조물들; 및
    상기 기판 상에서 상기 제1 내지 제3 채널 구조물들을 둘러싸며 일 방향으로 연장되고, 상기 제1 내지 제3 채널 구조물들 각각과 접하는 게이트 유전층 및 상기 게이트 유전층 상의 게이트 전극층을 각각 포함하는 게이트 구조물들을 포함하고,
    상기 제1 내지 제7 채널층들은 동일한 두께를 갖고,
    상기 제5 내지 제7 채널층들 중 적어도 하나는 상기 제1 내지 제4 채널층들과 다른 레벨에 위치하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제5 채널층은 상기 제2 채널층과 동일한 레벨에 위치하고,
    상기 제6 채널층은 상기 제3 채널층과 동일한 레벨에 위치하며,
    상기 제7 채널층은 상기 제5 채널층의 하면과 상기 제6 채널층의 상면 사이의 레벨에 위치하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 내지 제3 영역들에서 상기 게이트 유전층들은 동일한 두께를 갖는 반도체 소자.
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