KR20230166596A - 반도체 소자 - Google Patents

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semiconductor
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gate structure
layer
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변효훈
임성근
고도현
김언기
조유영
조진영
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고, 상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되는 제1 내지 제3 반도체층들을 포함하고, 상기 제1 및 제3 반도체층들은 실리콘(Si)을 포함하고, 상기 제2 반도체층은 실리콘 게르마늄(SiGe)을 포함하며, 상기 제1 내지 제3 반도체층들의 상기 제2 방향을 따른 측면들은 상기 게이트 구조물과 접촉한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 양산성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고, 상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되는 제1 내지 제3 반도체층들을 포함하고, 상기 제1 및 제3 반도체층들은 실리콘(Si)을 포함하고, 상기 제2 반도체층은 실리콘 게르마늄(SiGe)을 포함하며, 상기 제1 내지 제3 반도체층들의 상기 제2 방향을 따른 측면들은 상기 게이트 구조물과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 및 제2 영역들을 갖고, 상기 제1 및 제2 영역들에 각각 제1 방향으로 연장되도록 배치되는 제1 및 제2 활성 영역들을 포함하는 기판, 상기 제1 영역 상에서 상기 제1 활성 영역과 교차하여 제2 방향으로 연장되는 제1 게이트 구조물, 상기 제2 영역 상에서 상기 제2 활성 영역과 교차하여 제2 방향으로 연장되는 제2 게이트 구조물, 각각의 상기 제1 및 제2 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 구조물들 각각에 의해 둘러싸이도록 배치되는 복수의 채널층들, 상기 제1 게이트 구조물의 양측에 배치되며, 상기 복수의 채널층들과 연결되는 제1 소스/드레인 영역들, 및 상기 제2 게이트 구조물의 양측에 배치되며, 상기 복수의 채널층들과 연결되는 제2 소스/드레인 영역들을 포함하고, 상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되며 상기 제1 및 제2 방향들을 따라 수평하게 연장되는 제1 내지 제3 반도체층들을 포함하고, 상기 제1 내지 제3 반도체층들 중 적어도 하나는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고, 상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되는 제1 및 제2 반도체층들을 포함하고, 상기 제2 반도체층은 실리콘 게르마늄(SiGe)을 포함하며, 제1 및 제2 반도체층들 각각의 상기 제2 방향을 따른 측면들은 공면을 이룰 수 있다.
서로 다른 물질을 포함하는 복수의 반도체층들을 포함하는 채널층을 포함함으로써, 전기적 특성 및 양산성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 10a 내지 도 10g는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 2는 도 1의 반도체 소자를 절단선 I-I' 및 Ⅱ-Ⅱ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는, 활성 영역(105)을 포함하는 기판(101), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제3 채널층들(140A, 140B, 140C)을 포함하는 채널 구조물(140), 활성 영역(105)과 교차하여 연장되며 게이트 전극(165)을 포함하는 게이트 구조물(160), 채널 구조물(140)과 접촉하는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(195)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 게이트 유전층들(162), 게이트 스페이서층들(164), 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극(165)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물(140)의 제1 내지 제3 채널층들(140A, 140B, 140C)의 사이, 및 채널 구조물(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)은 상부에 배치되는 활성 영역(105)을 포함할 수 있다. 활성 영역(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 다만, 설명 방식에 따라, 활성 영역(105)을 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 활성 영역(105)은 소자 분리층(110) 상으로 일부 돌출되어, 활성 영역(105)의 상면은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양측에서는 활성 영역(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예들에서, 활성 영역(105)은 불순물들을 포함하는 웰(well) 영역을 포함하거나 포함하지 않을 수 있다. 예를 들어, p형 트랜지스터(pFET)의 경우, 상기 웰 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 상기 웰 영역은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다. 상기 웰 영역은, 예컨대, 활성 영역(105)의 상면으로부터 소정 깊이로 위치할 수 있다.
소자 분리층(110)은 기판(101) 내에서 활성 영역(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리층(110)은 활성 영역(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 일부 실시예들에서, 소자 분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
게이트 구조물(160)은 활성 영역(105) 및 채널 구조물(140) 상에서 활성 영역(105) 및 채널 구조물(140)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)의 게이트 전극(165)과 교차되는 활성 영역(105) 및/또는 채널 구조물(140)에는 트랜지스터들의 기능상의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 제1 내지 제3 채널층들(140A, 140B, 140C) 사이의 게이트 유전층들(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다. 예시적인 실시예들에서, 게이트 구조물(160)은, 게이트 전극(165)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 게이트 구조물(160) 상의 층간 절연층(190)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층들(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층들(162)은 게이트 전극(165)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역(105) 상에서 제1 내지 제3 채널층들(140A, 140B, 140C)의 사이를 채우며 채널 구조물(140) 상으로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층들(162)에 의해 제1 내지 제3 채널층들(140A, 140B, 140C)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서층들(164)은 채널 구조물(140) 상에서 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은, 실시예들에 따라, 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
채널 구조물(140)은, 활성 영역(105)이 게이트 구조물(160)과 교차하는 영역들에서, 활성 영역(105) 상에 배치될 수 있다. 채널 구조물(140)은 z 방향으로 서로 이격되어 배치되는 복수의 채널층들인 제1 내지 제3 채널층들(140A, 140B, 140C)을 포함할 수 있다. 제1 내지 제3 채널층들(140A, 140B, 140C)은 활성 영역(105)으로부터 순차적으로 배치될 수 있다. 채널 구조물(140)은 소스/드레인 영역들(150)과 연결될 수 있다. 채널 구조물(140)은 y 방향에서 활성 영역(105)과 동일하거나 작은 폭을 가질 수 있으며, x 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 일부 실시예들에서, 채널 구조물(140)은 x 방향에서 게이트 구조물들(160)의 아래에 제1 측면들(S1)이 위치하도록, 감소된 폭을 가질 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다.
제1 내지 제3 채널층들(140A, 140B, 140C) 각각은, z 방향을 따라 순차적으로 적층된 제1 내지 제3 반도체층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 반도체층들(141, 142, 143) 각각은 기판(101)의 상면에 수평한 방향인 x 방향 및 y 방향으로 연장되며 평탄한 상면을 가질 수 있다. 제1 내지 제3 반도체층들(141, 142, 143) 각각은 z 방향으로 연장되는 영역을 포함하지 않을 수 있다. 제1 내지 제3 반도체층들(141, 142, 143)에서, x 방향을 따른 제1 측면들(S1)은 소스/드레인 영역들(150)과 접촉하고, y 방향을 따른 제2 측면들(S2)은 게이트 구조물(160)의 게이트 유전층들(162)과 접촉할 수 있다. 제1 내지 제3 채널층들(140A, 140B, 140C) 각각에서, 제1 내지 제3 반도체층들(141, 142, 143)의 제1 측면들(S1)은 서로 공면(coplanar)을 이루고, 제2 측면들(S2)도 서로 공면을 이룰 수 있다.
제1 내지 제3 반도체층들(141, 142, 143)은 x 방향을 따라 실질적으로 동일한 길이로 연장될 수 있다. 제1 내지 제3 반도체층들(141, 142, 143)은 y 방향을 따라 동일하거나 유사한 길이로 연장될 수 있으며, 예컨대, 제2 측면들(S2)의 경사에 의한 길이 차이를 가질 수 있다. x 방향을 따른 단면에서, 제1 및 제3 반도체층들(141, 143)은 상하의 내부 스페이서층들(130)과 더 접촉할 수 있다. 제1 내지 제3 반도체층들(141, 142, 143)의 제1 측면들(S1)은 내부 스페이서층들(130)의 x 방향을 따른 외측면들과도 공면을 이룰 수 있으나, 이에 한정되지는 않는다. y 방향을 따른 단면에서, 게이트 유전층(162)은 제1 내지 제3 채널층들(140A, 140B, 140C) 각각을 둘러쌀 수 있다. 게이트 유전층(162)은 제1 반도체층(141)의 하면, 제1 내지 제3 반도체층들(141, 142, 143)의 제2 측면들(S2), 및 제3 반도체층(143)의 상면을 따라 연장될 수 있다.
제1 내지 제3 반도체층들(141, 142, 143)은 z 방향을 따라 서로 동일하거나 다른 두께를 가질 수 있다. 제2 반도체층(142)의 두께(T1)는 제1 및 제3 반도체층들(141, 143)의 두께(T2, T3)와 동일하거나 그보다 작을 수 있다. 다만, 일부 실시예들에서, 제2 반도체층(142)의 두께(T1)는 제1 및 제3 반도체층들(141, 143)의 두께(T2, T3)와 동일하거나 그보다 클 수 있다. 예를 들어, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각에서, 제1 내지 제3 반도체층들(141, 142, 143)의 두께의 합은 약 30 내지 약 100 의 범위일 수 있다. 상기 두께의 합은, 제1 내지 제3 채널층들(140A, 140B, 140C)의 아래의 게이트 구조물(160)의 두께(T4)와 동일하거나 그보다 작을 수 있다. 다만, 실시예들에서, 상기 두께들(T1-T4)의 상대적인 크기는 다양하게 변경될 수 있으며, 일부 실시예들에서, 각각의 제1 내지 제3 채널층들(140A, 140B, 140C)에서의 제1 내지 제3 반도체층들(141, 142, 143)의 두께의 합은 상기 두께(T4)보다 클 수도 있을 것이다.
제1 및 제3 반도체층들(141, 143)은 서로 동일한 반도체 물질을 포함하고, 제2 반도체층(142)은 제1 및 제3 반도체층들(141, 143)과 다른 반도체 물질을 포함할 수 있다. 제2 반도체층(142)의 게르마늄(Ge) 함량은, 제1 및 제3 반도체층들(141, 143)의 게르마늄(Ge) 함량보다 클 수 있다. 예를 들어, 제1 및 제3 반도체층들(141, 143)은 실리콘(Si)을 포함하고, 제2 반도체층(142)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 예를 들어, 제2 반도체층(142)은 게르마늄(Ge)을 약 5 at % 내지 약 50 at %의 범위, 예를 들어, 약 5 at % 내지 약 25 at %의 범위로 포함할 수 있다. 일부 실시예들에서, 제1 내지 제3 반도체층들(141, 142, 143) 또는 제2 반도체층(142)은, 탄소(C), 비소(As), 인듐(In), 갈륨(Ga), 인(P), 및 붕소(B) 중 적어도 하나의 도핑 원소를 더 포함할 수 있다. 일부 실시예들에서, 제1 및 제3 반도체층들(141, 143)도 제2 반도체층(142)과 인접한 영역에서 실리콘 게르마늄(SiGe)을 일부 포함할 수 있다. 다만, 이 경우에도, 제1 및 제3 반도체층들(141, 143)의 게르마늄(Ge)의 함량은 제2 반도체층(142)의 게르마늄(Ge)의 함량보다 작을 수 있다.
제2 반도체층(142)은 실리콘(Si)보다 상대적으로 원자 사이즈가 큰 게르마늄(Ge)을 포함함으로써, 제1 및 제3 반도체층들(141, 143)과의 관계에서 압축 응력(compressive stress)을 가질 수 있으며, 상하의 제1 및 제3 반도체층들(141, 143)은 상대적으로 인장 응력(tensile stress)을 받을 수 있다. 이에 의해, 제1 내지 제3 반도체층들(141, 142, 143)은 변형된(strained) 상태, 즉, 변형된 실리콘(strained-Si)층 또는 변형된 실리콘 게르마늄(strained-SiGe)층일 수 있다. 서로 다른 응력을 갖는 제1 및 제3 반도체층들(141, 143)과 제2 반도체층(142)의 계면을 따른 2차원 홀 가스(2-Dimensional Hole Gas, 2DHG)에 의해 홀(hole)의 전도 경로(conduction path)가 형성되고, 제1 및 제3 반도체층들(141, 143)을 따라 전자(electron)의 전도 경로가 형성될 수 있다. 따라서, 전자와 홀 모두의 이동도(mobility)가 향상될 수 있다. 이에 의해, 반도체 소자(100)가 pFET인 경우와 nFET인 경우 모두에서 전기적 특성이 향상될 수 있으며, 채널 구조물(140)은 pFET 및 nFET에서 모두 적용될 수 있는 듀얼(dual) 채널일 수 있다.
소스/드레인 영역들(150)은, 게이트 구조물(160)의 양측에서, 활성 영역(105)의 상부를 일부 리세스한 리세스 영역들에 배치될 수 있다. 소스/드레인 영역(150)은, 채널 구조물(140)의 제1 내지 제3 채널층들(140A, 140B, 140C) 각각의 제1 측면들(S1)을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)의 상면들은 게이트 전극(165)의 최상부 영역의 하면과 동일하거나 유사한 높이에 위치할 수 있으며, 상기 높이는 실시예들에서 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 반도체 물질, 예를 들어 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있으며, 불순물들을 더 포함할 수 있다.
내부 스페이서층들(130)은 z 방향을 따라 제1 내지 제3 채널층들(140A, 140B, 140C)의 사이에서 게이트 전극(165)과 나란하게 배치될 수 있다. 게이트 전극(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 다만, 실시예들에 따라, 내부 스페이서층들(130)은 생략될 수도 있다
층간 절연층(190)은 소스/드레인 영역들(150) 및 상기 게이트 구조물들을 덮으며, 소자 분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(190)은 복수의 절연층을 포함할 수 있다.
콘택 플러그들(195)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(195)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(195)은 상부로부터 예를 들어, 채널 구조물(140)의 최상부의 제3 채널층들(140C)의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그들(195)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(195)은 하면을 포함하는 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 콘택 플러그들(195)의 측면들을 이루며 상기 금속 실리사이드층의 상면 상으로 연장되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(195)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(195)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다. 또한, 게이트 전극(165) 상에도 콘택 플러그와 같은 배선 구조물이 더 배치될 수 있으며, 콘택 플러그들(195) 상에는 콘택 플러그들(195)과 연결되는 배선 구조물이 더 배치될 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 및 도 2를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 3a 및 도 3b는 도 2에 대응하는 영역을 도시한다.
도 3a를 참조하면, 반도체 소자(100a)에서, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각의 제2 반도체층(142)은 y 방향을 따른 제2 측면들(S2a)이 중심을 향한 내측으로 리세스된 형상을 가질 수 있다. 이에 따라, 제2 반도체층(142)의 제2 측면들(S2a)은 제1 및 제3 반도체층들(141, 143)의 제2 측면들(S2a)보다 내측에 위치하며, 제1 및 제3 반도체층들(141, 143)의 제2 측면들(S2a)과 공면을 이루지 못할 수 있다. 실시예들에서, 제2 반도체층(142)의 제2 측면들(S2a)이 리세스된 정도 및 형상은 다양하게 변경될 수 있다.
도 3b를 참조하면, 반도체 소자(100b)는, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각의 제2 반도체층(142)의 제2 측면들(S2a) 상에 배치되는 측면 보호층들(135)을 더 포함할 수 있다.
측면 보호층들(135)은, 제1 반도체층(141)과 제3 반도체층(143)의 사이에서, 제2 반도체층(142)의 제2 측면들(S2b) 상에 배치될 수 있다. 측면 보호층들(135)의 외측면들은 제1 및 제3 반도체층들(141, 143)의 제2 측면들(S2b)보다 외측에 위치할 수 있으나, 이에 한정되지는 않는다.
측면 보호층들(135)은, 제2 반도체층(142)과 다른 물질을 포함할 수 있으며, 예를 들어, 게르마늄(Ge)을 포함하지 않을 수 있다. 예를 들어, 측면 보호층들(135)은 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 측면 보호층들(135)은, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 4a 내지 도 4c는 도 2에 대응하는 영역을 도시한다.
도 4a를 참조하면, 반도체 소자(100c)에서, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각은, z 방향을 따라 순차적으로 적층된 제1 및 제2 반도체층들(141, 142)을 포함할 수 있다.
제1 반도체층(141)과 제2 반도체층(142)은 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(141)은 실리콘(Si)을 포함하고, 제2 반도체층(142)은 실리콘 게르마늄(SiGe)을 포함할 수 있으며, 그 반대일 수도 있다. 제1 및 제2 반도체층들(141, 142)은 변형된(strained) 상태일 수 있다. 그 외에, 제1 및 제2 반도체층들(141, 142)에 대해서는 도 1 및 도 2를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 4b를 참조하면, 반도체 소자(100d)에서, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각은, z 방향을 따라 순차적으로 적층된 제1 내지 제5 반도체층들(141, 142, 143, 144, 145)을 포함할 수 있다.
제1, 제3, 및 제5 반도체층들(141, 143, 145)은 서로 동일한 반도체 물질을 포함하고, 제2 및 제4 반도체층들(142, 144)은 제1, 제3, 및 제5 반도체층들(141, 143, 145)과 다른 반도체 물질을 포함할 수 있다. 예를 들어, 제1, 제3, 및 제5 반도체층들(141, 143, 145)은 실리콘(Si)을 포함하고, 제2 및 제4 반도체층들(142, 144)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
일부 실시예들에서, 제1, 제3, 및 제5 반도체층들(141, 143, 145) 중 적어도 일부는 서로 다른 조성을 가질 수 있다. 예를 들어, 제1 및 제5 반도체층들(141, 145)은 동일한 조성을 갖고, 제3 반도체층(143)은 제1 및 제5 반도체층들(141, 145)과 다른 조성을 가질 수 있다. 예를 들어, 제1 및 제5 반도체층들(141, 145)은 실리콘(Si)을 포함하고, 제3 반도체층(143)은 탄소(C)가 도핑된 실리콘(Si:C)을 포함할 수 있다.
그 외에, 제4 반도체층(144)에 대해서는 도 1 및 도 2를 참조하여 상술한 제2 반도체층(142)에 대한 설명이 동일하게 적용되고, 제5 반도체층(145)에 대해서는 도 1 및 도 2를 참조하여 상술한 제1 및 제3 반도체층들(141, 143)에 대한 설명이 동일하게 적용될 수 있다.
도 4c를 참조하면, 반도체 소자(100e)에서, 제2 반도체층(142)의 형상이 도 2의 실시예에서와 다를 수 있다. 본 실시예에서, 제2 반도체층(142)은 불균일한 두께를 갖는 층일 수 있다. 도 4c에 도시된 것과 같이, 제2 반도체층(142)은 아일랜드 형상을 가질 수 있으나, 이에 한정되지는 않는다. 이 경우에도, 제2 반도체층(142)은 적어도 일부가 제1 측면들(S1) 및/또는 제2 측면들(S2)을 통해 노출될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다. 도 5는 도 2에 대응하는 영역을 도시한다.
도 5를 참조하면, 반도체 소자(100f)는 도 2의 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 이 경우, 소스/드레인 영역들(150)은 내부 스페이서층들(130)이 생략된 영역으로 확장된 형상을 가질 수 있다. 게이트 전극(165)은 게이트 유전층들(162)에 의해 제소스/드레인 영역들(150)과 이격될 수 있다. 다른 실시예에서, 소스/드레인 영역들(150)이 내부 스페이서층들(130)이 생략된 영역으로 확장되지 않고, 게이트 전극(165)이 x 방향을 따라 확장되어 배치될 수도 있을 것이다.
이와 같은 구조에 의하면, 내부 스페이서층(130)이 생략되어, 소스/드레인 영역들(150)의 성장 시에 소스/드레인 영역들(150)이 보다 향상된 결정성을 가질 수 있다. 일부 실시예들에서, 반도체 소자(100e)의 일부 소자들에서만 내부 스페이서층(130)이 생략될 수도 있을 것이다.
도 6은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도이다. 도 7은 도 6의 반도체 소자를 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 도시한다. 설명의 편의를 위하여, 도 6에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 6 및 도 7을 참조하면, 반도체 소자(100g)는 제1 및 제2 영역들(R1, R2)을 포함할 수 있다. 제1 및 제2 영역들(R1, R2)은 서로 인접하거나 이격된 영역일 수 있다. 제1 영역(R1)에는 제1 활성 영역(105A) 및 제1 소스/드레인 영역들(150A)이 배치되고, 제2 영역(R2)에는 제2 활성 영역(105B) 및 제2 소스/드레인 영역들(150B)이 배치될 수 있다. 게이트 구조물들(160)을 포함하는 그 외의 구성들은 제1 및 제2 영역들(R1, R2)에 각각 배치될 수 있다. 예를 들어, 제1 영역(R1)은 pFET이 배치된 영역이고 제2 영역(R2)은 nFET이 배치된 영역일 수 있다.
제1 및 제2 활성 영역들(105A, 105B)은 불순물들을 포함하는 웰(well) 영역을 각각 포함할 수 있다. 예를 들어, pFET이 배치되는 제1 영역(R1)의 제1 활성 영역(105A)에서, 상기 웰 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있다. nFET이 배치되는 제2 영역(R2)의 제2 활성 영역(105B)에서, 상기 웰 영역은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다.
제1 및 제2 소스/드레인 영역들(150A, 150B)은 동일한 내부 구조를 가질 수 있으며, 구체적으로, 동일한 물질로 이루어진 층을 동일한 형태로 포함할 수 있다. 다만, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 서로 다른 도전형의 불순물들을 포함할 수 있다. 예를 들어, 제1 및 제2 소스/드레인 영역들(150A, 150B)은 동일하게 적어도 하나의 실리콘(Si) 에피택셜층 또는 적어도 하나의 실리콘 게르마늄(SiGe) 에피택셜층으로 이루어질 수 있다. 예를 들어, 제1 소스/드레인 영역들(150A)은 상기 p형 불순물들로 도핑된 실리콘(Si)층을 포함하고, 제2 소스/드레인 영역들(150B)은 상기 n형 불순물들로 도핑된 실리콘(Si)층을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 소스/드레인 영역들(150A, 150B)이 복수의 에피택셜층들을 포함하는 경우, 상기 복수의 에피택셜층들의 적층 형태가 동일할 수 있다. 본 실시예에서, 제1 소스/드레인 영역들(150A)이 pFET을 이루는 경우에도, 제1 소스/드레인 영역들(150A)은 제2 소스/드레인 영역들(150B)과 동일하게 게르마늄(Ge)을 포함하지 않을 수 있다. 다만, 일부 실시예들에서, 제1 소스/드레인 영역들(150A)이 게르마늄(Ge)을 포함하는 것도 가능하다.
제1 및 제2 영역들(R1, R2)에서, 채널 구조물들(140)은 서로 동일한 구조를 가질 수 있고, 동일한 물질을 포함할 수 있다. 채널 구조물들(140)은 도핑 원소들을 포함하지 않을 수 있다. 본 실시예의 경우, 제2 반도체층들(142)이 게르마늄(Ge)을 포함하므로, 이에 의해 캐리어의 이동도를 확보할 수 있어, 트랜지스터의 타입에 상관없이 제1 및 제2 소스/드레인 영역들(150A, 150B)을 동일 물질을 기반으로 제조할 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 8a 및 도 8b는 도 7에 대응하는 영역을 도시한다.
도 8a를 참조하면, 반도체 소자(100h)에서, 제1 영역(R1)의 채널 구조물(140)의 물질은 도 7의 실시예에서와 다를 수 있다. 구체적으로, 제1 영역(R1)에서, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각은, z 방향을 따라 순차적으로 적층된 제1 내지 제3 반도체층들(141h, 142h, 143h)을 포함할 수 있다. 본 실시예에서, 제1 및 제3 반도체층들(141h, 143h)은 실리콘 게르마늄(SiGe)을 포함하고, 제2 반도체층(142h)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 제1 및 제3 반도체층들(141h, 143h)은 게르마늄(Ge)을 약 5 at % 내지 약 50 at %의 범위, 예를 들어, 약 5 at % 내지 약 25 at %의 범위로 포함할 수 있다. 일부 실시예들에서, 제1 내지 제3 반도체층들(141h, 142h, 143h) 중 적어도 하나는, 탄소(C), 비소(As), 인듐(In), 갈륨(Ga), 인(P), 및 붕소(B) 중 적어도 하나를 더 포함할 수 있다. 그 외에, 도 6 및 도 7을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
일부 실시예들에서, 제2 영역(R2)의 채널 구조물(140)도 제1 영역(R1)의 채널 구조물(140)과 동일하게, 제1 내지 제3 반도체층들(141h, 142h, 143h)을 포함할 수도 있을 것이다.
도 8b를 참조하면, 반도체 소자(100i)에서, 제1 영역(R1)의 채널 구조물(140)의 물질은 도 7의 실시예에서와 다를 수 있다. 구체적으로, 제1 영역(R1)에서, 제1 내지 제3 채널층들(140A, 140B, 140C) 각각은, z 방향을 따라 순차적으로 적층된 제1 내지 제3 반도체층들(141, 142i, 143)을 포함할 수 있다. 본 실시예에서, 제1 및 제3 반도체층들(141, 143)은 실리콘(Si)을 포함하고, 제2 반도체층(142i)은 불순물들이 도핑된 실리콘(Si)을 포함할 수 있다. 상기 불순물들에 의해 제1 내지 제3 반도체층들(141, 142i, 143)은 변형(strained)될 수 있다. 상기 불순물들은, 예를 들어, 탄소(C), 비소(As), 인듐(In), 갈륨(Ga), 인(P), 및 붕소(B) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 반도체층(142i)이 도핑된 탄소(C) 원소들을 포함하는 경우, 상대적으로 탄소(C) 원소의 크기가 실리콘(Si)보다 작아서, 제1 및 제3 반도체층들(141, 143)에 압축 응력이 인가될 수 있으며, 이에 의해 홀의 이동도가 향상될 수 있다. 그 외에, 도 6 및 도 7을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
일부 실시예들에서, 도 7 내지 도 8b의 실시예들 각각의 제1 및 제2 영역들(R1, R2)의 채널 구조물(140)의 구조들이 서로 다양하게 조합되어 배치될 수 있을 것이다.
도 9는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 10a 내지 도 10g는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 10a 내지 도 10g에서는 도 2의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명한다.
도 9 및 도 10a를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제3 채널층들(140A, 140B, 140C)을 교대로 적층할 수 있다(S110).
희생층들(120)은 후속 공정을 통해, 도 2와 같이, 제3 채널층(140C) 아래의 게이트 유전층들(162) 및 게이트 전극(165)으로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제3 채널층들(140A, 140B, 140C)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다.
제1 내지 제3 채널층들(140A, 140B, 140C)은 각각 제1 내지 제3 반도체층들(141, 142, 143)을 포함할 수 있다. 제1 내지 제3 채널층들(140A, 140B, 140C)은 희생층들(120)과 다른 물질을 포함할 수 있다. 예를 들어, 희생층들(120) 실리콘 게르마늄(SiGe)을 포함하고, 제1 및 제3 반도체층들(141, 143)은 실리콘(Si)을 포함하고, 제2 반도체층(142)은 희생층들(120)과 다른 조성의 실리콘 게르마늄(SiGe)을 포함할 수 있다. 희생층들(120)은 제2 반도체층(142)보다 높은 농도의 게르마늄(Ge)을 포함할 수 있다. 예를 들어, 희생층들(120)의 게르마늄(Ge) 함량은 약 30 at % 내지 약 50 at %의 범위일 수 있고, 제2 반도체층(142)의 게르마늄(Ge) 함량은 약 5 at % 내지 약 50 at %의 범위에서 희생층들(120)보다 낮은 값으로 선택될 수 있다. 예를 들어, 제2 반도체층(142)의 게르마늄(Ge) 함량은 약 5 at % 내지 약 25 at %의 범위일 수 있다.
희생층들(120) 및 제1 내지 제3 채널층들(140A, 140B, 140C)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120)과 교대로 적층되는 제1 내지 제3 채널층들(140A, 140B, 140C)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 9 및 도 10b를 참조하면, 희생층들(120), 제1 내지 제3 채널층들(140A, 140B, 140C), 및 기판(101)을 일부 제거하여 활성 영역(105A)을 포함하는 활성 구조물(AS)을 형성할 수 있다(S120).
활성 구조물(AS)은 희생층들(120), 제1 내지 제4 채널층들(141, 142, 143, 144), 및 기판(101)의 상부 영역을 패터닝하여 형성할 수 있다. 활성 구조물(AS)은 서로 교대로 적층되는 희생층들(120) 및 제1 내지 제3 채널층들(140A, 140B, 140C)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 상부로 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 활성 구조물(AS)은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있다. 종횡비에 따라, 활성 구조물(AS)의 측면들은 하부를 향하면서 폭이 증가하도록 경사진 형태를 가질 수 있다. 활성 구조물(AS)의 측면들을 통해 제1 내지 제3 반도체층들(141, 142, 143)의 y 방향을 따른 제2 측면들(S2)이 노출될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 9 및 도 10c를 참조하면, 활성 구조물(AS) 상에 희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 형성할 수 있다(S130).
희생 게이트 구조물(200)은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140) 상에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(200)은 활성 구조물(AS)과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물들(200)은 예를 들어, y 방향으로 연장될 수 있다. 희생 게이트 구조물(200)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 내지 제3 반도체층들(141, 142, 143)의 제2 측면들(S2)은 제1 희생 게이트층(202)으로 덮일 수 있다.
제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물(200)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 9 및 도 10d를 참조하면, 희생 게이트 구조물(200)로부터 노출된 희생층들(120) 및 제1 내지 제3 채널층들(140A, 140B, 140C)을 일부 제거하여 리세스 영역들(RC)을 형성하고(S140), 희생층들(120)을 일부 제거할 수 있다.
희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120)의 일부 및 제1 내지 제3 채널층들(140A, 140B, 140C)의 일부를 제거하여 리세스 영역들(RC)을 형성할 수 있다. 이에 의해, 제1 내지 제3 채널층들(140A, 140B, 140C)은 x 방향을 따라 한정된 길이를 갖는 채널 구조물(140)을 이룰 수 있다. 제1 내지 제3 반도체층들(141, 142, 143)의 x 방향을 따른 측면들(S1)은 리세스 영역들(RC)을 통해 노출될 수 있다.
희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물들(140) 및 희생층들(120)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 구체적인 형상은 도 10d에 도시된 것에 한정되지 않는다.
도 9 및 도 10e를 참조하면, 내부 스페이서층들(130)을 형성하고, 리세스 영역들(RC)에 소스/드레인 영역들(150)을 형성할 수 있다(S150).
내부 스페이서층들(130)은 희생층들(120)이 제거된 영역에 절연 물질을 채우고, 채널 구조물(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
소스/드레인 영역들(150)은 활성 영역(105) 및 채널 구조물(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추(in-situ) 도핑 또는 엑스-시추(ex-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다. 소스/드레인 영역들(150)은 제1 내지 제3 반도체층들(141, 142, 143)의 제1 측면들(S1)을 덮을 수 있다.
도 9 및 도 10f를 참조하면, 층간 절연층(190)을 형성하고, 희생 게이트 구조물(200) 및 희생층들(120)을 제거할 수 있다(S160).
층간 절연층(190)은, 희생 게이트 구조물들(200) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행하여, 마스크 패턴층(206)을 노출시킴으로써 형성될 수 있다.
희생 게이트 구조물(200) 및 희생층들(120)은, 게이트 스페이서층들(164), 층간 절연층(190), 채널 구조물(140), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물(200)을 제거하여 상부 갭 영역(UR)을 형성한 후, 상부 갭 영역(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물(140)의 제1 및 제3 반도체층들(141, 143)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 습식 식각 공정을 수행하여 제1 및 제3 반도체층들(141, 143)에 대하여 선택적으로 제거될 수 있다.
제2 반도체층(142)은 비록 실리콘 게르마늄(SiGe)을 포함하지만, 게르마늄(Ge)의 함량이 희생층들(120)의 게르마늄(Ge)의 함량보다 낮으므로, 희생층들(120)은 제2 반도체층(142)에 대해서도 선택적으로 제거될 수 있다. 이에 의해, 제1 내지 제3 반도체층들(141, 142, 143)의 제2 측면들(S2)이 노출될 수 있다.
도 3a의 실시예의 경우, 본 단계에서 희생층들(120)의 제거 시에, 제2 반도체층들(142)도 노출된 제2 측면들(S2a)로부터 일부 제거되어 제조될 수 있다. 도 3b의 실시예의 경우, 본 단계에서 제2 반도체층들(142)의 노출된 제2 측면들(S2b) 상에 산화 공정 등을 통해 선택적으로 측면 보호층들(135)을 형성한 후, 희생층들(120)을 제거하는 공정을 수행함으로써 제조될 수 있다.
도 9 및 도 10g를 참조하면, 게이트 구조물(160)을 형성할 수 있다(S170).
게이트 구조물(160)은 상부 갭 영역(UR) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 상부 갭 영역(UR) 및 하부 갭 영역들(LR)의 내표면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(165)은 상부 갭 영역(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 이에 의해, 게이트 유전층들(162), 게이트 전극(165), 및 게이트 스페이서층들(164)을 포함하는 게이트 구조물(160)이 형성될 수 있다. 제1 내지 제3 반도체층들(141, 142, 143)의 제2 측면들(S2)은 게이트 구조물(160)의 게이트 유전층들(162)로 덮일 수 있다.
게이트 구조물(160)을 형성한 후, 게이트 구조물(160) 상에 층간 절연층(190)을 더 형성할 수 있다.
다음으로, 도 9 및 도 2를 참조하면, 콘택 플러그들(195)을 형성할 수 있다(S180).
층간 절연층(190)을 패터닝하여 소스/드레인 영역들(150)을 노출시키는 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들 내에 도전성 물질을 채워 콘택 플러그들(195)을 형성할 수 있다. 구체적으로, 상기 콘택 홀들 내에 배리어층을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(195)을 형성할 수 있다. 이에 의해, 도 1 및 도 2의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형, 및 변경이 가능하고, 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
140A, 140B, 140C: 제1 내지 제3 채널층
141, 142, 143: 제1 내지 제3 반도체층
150: 소스/드레인 영역
160: 게이트 구조물 162: 게이트 유전층
164: 게이트 스페이서층 165: 게이트 전극
190: 층간 절연층 195: 콘택 플러그

Claims (20)

  1. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물;
    상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들; 및
    상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고,
    상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되는 제1 내지 제3 반도체층들을 포함하고, 상기 제1 및 제3 반도체층들은 실리콘(Si)을 포함하고, 상기 제2 반도체층은 실리콘 게르마늄(SiGe)을 포함하며,
    상기 제1 내지 제3 반도체층들의 상기 제2 방향을 따른 측면들은 상기 게이트 구조물과 접촉하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 내지 제3 반도체층들의 상기 제2 방향을 따른 상기 측면들은 공면(coplanar)을 이루는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 내지 제3 반도체층들 각각은 상기 기판의 상기 상면에 수평한 방향으로 연장되어 평탄한 상면을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 내지 제3 반도체층들은 상기 제1 방향을 따라 동일한 길이로 연장되는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 내지 제3 반도체층들의 상기 제1 방향을 따른 측면들은 상기 소스/드레인 영역들과 접촉하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 반도체층은 게르마늄(Ge)을 5 at % 내지 50 at %의 범위로 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 반도체층은 탄소(C), 비소(As), 인듐(In), 갈륨(Ga), 인(P), 및 붕소(B) 중 적어도 하나를 더 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 방향에서 상기 게이트 구조물과 상기 소스/드레인 영역들의 사이에 배치되는 내부 스페이서층들을 더 포함하고,
    상기 내부 스페이서층들은 상기 제3 방향을 따라 제1 및 제3 반도체층들과 접촉하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 게이트 구조물은 게이트 유전층 및 상기 게이트 유전층 상의 게이트 전극을 포함하고,
    상기 제1 내지 제3 반도체층들의 상기 제2 방향을 따른 상기 측면들은 상기 게이트 유전층과 접촉하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 게이트 유전층은, 상기 제2 방향을 따른 단면에서, 상기 제1 반도체층의 하면, 상기 제1 내지 제3 반도체층들의 상기 측면들, 및 상기 제3 반도체층의 상면을 따라 연장되어, 상기 복수의 채널층들 각각을 둘러싸는 반도체 소자.
  11. 제1 항에 있어서,
    상기 복수의 채널층들 각각은, 상기 제3 반도체층 상에 배치되며 실리콘 게르마늄(SiGe)을 포함하는 제4 반도체층 및 상기 제4 반도체층 상에 배치되며 실리콘(Si)을 포함하는 제5 반도체층을 더 포함하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 제2 반도체층의 상기 제2 방향을 따른 측면들은, 상기 제1 및 제3 반도체층들의 상기 제2 방향을 따른 측면들보다 내측에 위치하는 반도체 소자.
  13. 제1 및 제2 영역들을 갖고, 상기 제1 및 제2 영역들에 각각 제1 방향으로 연장되도록 배치되는 제1 및 제2 활성 영역들을 포함하는 기판;
    상기 제1 영역 상에서 상기 제1 활성 영역과 교차하여 제2 방향으로 연장되는 제1 게이트 구조물;
    상기 제2 영역 상에서 상기 제2 활성 영역과 교차하여 제2 방향으로 연장되는 제2 게이트 구조물;
    각각의 상기 제1 및 제2 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 구조물들 각각에 의해 둘러싸이도록 배치되는 복수의 채널층들;
    상기 제1 게이트 구조물의 양측에 배치되며, 상기 복수의 채널층들과 연결되는 제1 소스/드레인 영역들; 및
    상기 제2 게이트 구조물의 양측에 배치되며, 상기 복수의 채널층들과 연결되는 제2 소스/드레인 영역들을 포함하고,
    상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되며 상기 제1 및 제2 방향들을 따라 수평하게 연장되는 제1 내지 제3 반도체층들을 포함하고, 상기 제1 내지 제3 반도체층들 중 적어도 하나는 실리콘 게르마늄(SiGe)을 포함하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 실리콘(Si)을 포함하면서, 서로 다른 도전형의 불순물들을 각각 포함하고,
    상기 제1 및 제2 소스/드레인 영역들은 게르마늄(Ge)을 포함하지 않는 반도체 소자.
  15. 제13 항에 있어서,
    상기 제1 영역의 상기 제2 반도체층은, 상기 제2 영역의 상기 제2 반도체층과 다른 물질을 포함하는 반도체 소자.
  16. 제13 항에 있어서,
    상기 제1 영역에서, 상기 제1 및 제3 반도체층들은 실리콘 게르마늄(SiGe)을 포함하고, 상기 제2 반도체층은 실리콘(Si)을 포함하는 반도체 소자.
  17. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되는 게이트 구조물;
    상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 구조물에 의해 둘러싸이도록 배치되는 복수의 채널층들; 및
    상기 게이트 구조물의 양측에서 상기 활성 영역이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고,
    상기 복수의 채널층들 각각은, 상기 제3 방향을 따라 순차적으로 적층되는 제1 및 제2 반도체층들을 포함하고, 상기 제2 반도체층은 실리콘 게르마늄(SiGe)을 포함하며,
    제1 및 제2 반도체층들 각각의 상기 제2 방향을 따른 측면들은 공면을 이루는 반도체 소자.
  18. 제17 항에 있어서,
    제1 및 제2 반도체층들 각각의 상기 제2 방향을 따른 측면들은 상기 게이트 구조물과 접촉하고,
    제1 및 제2 반도체층들 각각의 상기 제1 방향을 따른 측면들은 상기 소스/드레인 영역들과 접촉하는 반도체 소자.
  19. 제17 항에 있어서,
    상기 제1 및 제2 반도체층들 중 적어도 하나는 탄소(C), 비소(As), 인듐(In), 갈륨(Ga), 인(P), 및 붕소(B) 중 적어도 하나의 도핑 원소를 더 포함하는 반도체 소자.
  20. 제17 항에 있어서,
    상기 복수의 채널층들 각각은, 상기 제2 반도체층 상에 배치되는 제3 반도체층을 더 포함하고,
    상기 제1 및 제3 반도체층들의 게르마늄(Ge)을 함량은 상기 제2 반도체층의 게르마늄(Ge) 함량보다 작은 반도체 소자.
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