KR20230064063A - 반도체 소자 - Google Patents

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KR20230064063A
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electrode
layer
thickness
channel
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송인현
권오성
양정길
정주호
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 순차적으로 적층된 제1 전극층들 및 제2 전극층을 포함하는 게이트 전극, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 채널층들, 상기 게이트 전극의 양측에 배치되며, 상기 채널층들과 연결되는 소스/드레인 영역들, 및 상기 제3 방향을 따라, 상기 채널층들의 사이 및 상기 채널층들 중 최하부의 채널층과 상기 활성 영역의 사이에서, 상기 제2 전극층 내에 위치하는 에어 갭(air-gap) 영역들을 포함하고, 상기 제1 전극층들 또는 상기 제2 전극층은, 상기 제3 방향을 따라 인접하는 상기 채널층들의 사이에서 제1 두께를 갖고, 상기 채널층들의 측면들 상에서 상기 제1 두께보다 큰 제2 두께를 갖는다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 순차적으로 적층된 제1 전극층들 및 제2 전극층을 포함하는 게이트 전극, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 채널층들, 상기 게이트 전극의 양측에 배치되며, 상기 채널층들과 연결되는 소스/드레인 영역들, 및 상기 제3 방향을 따라, 상기 채널층들의 사이 및 상기 채널층들 중 최하부의 채널층과 상기 활성 영역의 사이에서, 상기 제2 전극층 내에 위치하는 에어 갭(air-gap) 영역들을 포함하고, 상기 제1 전극층들 또는 상기 제2 전극층은, 상기 제3 방향을 따라 인접하는 상기 채널층들의 사이에서 제1 두께를 갖고, 상기 채널층들의 측면들 상에서 상기 제1 두께보다 큰 제2 두께를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 및 제2 영역들을 갖고, 상기 제1 및 제2 영역들에 각각 배치되는 활성 영역을 포함하는 기판, 상기 제1 영역 상에 상기 활성 영역과 교차하여 배치되며, 순차적으로 적층된 제1 전극층들 및 제2 전극층을 포함하는 제1 게이트 전극, 상기 제2 영역 상에 상기 활성 영역과 교차하여 배치되며, 순차적으로 적층된 제3 전극층들 및 제4 전극층을 포함하는 제2 게이트 전극, 각각의 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 전극들 각각에 의해 둘러싸이도록 배치되는 채널층들, 및 상기 제2 영역에서, 상기 수직 방향을 따라 적어도 일부의 상기 채널층들의 사이에서, 상기 제4 전극층 내에 위치하는 에어 갭 영역들을 포함하고, 상기 제3 전극층들은 상기 제1 전극층들과 동일한 물질로 이루어지고, 상기 제4 전극층은 상기 제2 전극층과 동일한 물질로 이루어지며, 상기 제1 영역에서 상기 제1 전극층들은 제1 두께를 갖고, 상기 제2 영역에서 상기 제3 전극층들은 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 일 방향으로 연장되는 활성 영역을 포함하는 기판, 상기 기판 상에서 상기 활성 영역과 교차하여 연장되며, 제1 전극층을 포함하는 게이트 전극, 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 채널층들, 상기 게이트 전극의 양측에 배치되며, 상기 채널층들과 연결되는 소스/드레인 영역들, 및 상기 수직 방향을 따른 상기 채널층들의 사이에서, 상기 게이트 전극 내에 위치하는 에어 갭 영역들을 포함하고, 상기 제1 전극층은, 상기 에어 갭 영역들 각각의 전체를 둘러싸며, 상기 에어 갭 영역들과 상기 수직 방향에서 중첩되는 영역을 포함하는 영역에서 감소된 두께를 가질 수 있다.
게이트 전극 내에 크기가 제어된 에어 갭(air gap)을 포함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 일부를 도시하는 부분확대도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도 및 부분확대도이다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 6a 및 도 6b는 각각 예시적인 실시예들에 따른 반도체 소자를 도시하는 레이아웃도 및 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 9는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 10a 내지 도 10h는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 11a 내지 도 11g는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 레이아웃도이다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였다.
도 2는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도들이다. 도 2는 도 1의 절단선 I-I' 및 II-II'를 따른 단면들을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 일부를 도시하는 부분확대도이다. 도 3에서는 도 2b의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역(105)을 포함하는 기판(101), 활성 영역(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제3 채널층들(141, 142, 143)을 포함하는 채널 구조물(140), 활성 영역(105)과 교차하여 연장되고 게이트 전극(170)을 포함하는 게이트 구조물(GS), 채널 구조물(140)과 접촉되는 소스/드레인 영역들(150), 게이트 전극(170) 내에 위치하는 에어 갭 영역들(AG), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(180)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 및 층간 절연층(190)을 더 포함할 수 있다. 게이트 구조물(GS)은, 게이트 유전층들(162), 게이트 스페이서층들(164), 및 제1 내지 제3 전극층들(172, 174, 176)을 포함하는 게이트 전극(170)을 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 형태를 갖고, 게이트 전극(170)이 활성 영역(105)과 채널 구조물(140)의 사이, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143)의 사이, 및 채널 구조물(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터를 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)은 상부에 배치되는 활성 영역(105)을 포함할 수 있다. 활성 영역(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 다만, 설명 방식에 따라, 활성 영역(105)을 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 활성 영역(105)은 상부로 돌출된 구조를 가질 수 있다. 활성 영역(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(GS)의 양측에서는 활성 영역(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예들에서, 활성 영역(105)은 불순물들을 포함하는 웰(well) 영역을 포함하거나 포함하지 않을 수 있다. 예를 들어, p형 트랜지스터(pFET)의 경우, 상기 웰 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 상기 웰 영역은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다. 상기 웰 영역을 포함하는 경우, 상기 웰 영역은 활성 영역(105)의 상면으로부터 소정 깊이로 위치할 수 있다.
소자 분리층(110)은 기판(101)에서 활성 영역(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 일부 실시예들에서, 소자 분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자 분리층(110)은 활성 영역(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 예시적인 실시예들에서, 소자 분리층(110)은 활성 영역(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
채널 구조물(140)은, 활성 영역(105)이 게이트 구조물(GS)과 교차하는 영역들에서, 활성 영역(105) 상에 배치될 수 있다. 채널 구조물(140)은 z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 채널 구조물(140)은 소스/드레인 영역들(150)과 연결될 수 있다. 채널 구조물(140)은 y 방향에서 활성 영역(105)과 동일하거나 작은 폭을 가질 수 있으며, x 방향에서 게이트 구조물(GS)과 동일하거나 유사한 폭을 가질 수 있다. 일부 실시예들에서, 채널 구조물(140)은 x 방향에서 게이트 구조물(GS)의 아래에 측면들이 위치하도록, 감소된 폭을 가질 수도 있다.
채널 구조물(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물(140)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 채널 구조물(140)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 채널 구조물(140)은 최하부의 게이트 전극(170)의 아래에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역들(150)은, 게이트 구조물(GS)의 양측에서, 활성 영역들(105)의 상부를 일부 리세스한 리세스 영역들에 배치될 수 있다. 소스/드레인 영역들(150)은, 채널 구조물(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면들을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)의 상면들은 최상부의 게이트 전극(170)의 하면과 동일하거나 유사한 높이에 위치할 수 있으며, 상기 높이는 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 소스/드레인 영역들(150)은 y 방향을 따라 인접하는 두 개 이상의 활성 영역들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged), 하나의 소스/드레인 영역(150)을 이룰 수도 있다. 소스/드레인 영역들(150)은 불순물들을 포함할 수 있다.
게이트 구조물(GS)은 활성 영역(105) 및 채널 구조물(140)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(GS)의 게이트 전극(170)과 교차되는 채널 구조물(140)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 게이트 구조물(GS)은 게이트 전극(170), 게이트 전극(170)과 채널 구조물(140) 사이의 게이트 유전층들(162), 및 게이트 전극(170)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다. 일부 실시예들에서, 게이트 구조물(GS)은, 게이트 전극(170)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 게이트 구조물(GS) 상의 층간 절연층(190)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층들(162)은 활성 영역(105)과 게이트 전극(170)의 사이 및 채널 구조물(140)과 게이트 전극(170)의 사이에 배치될 수 있으며, 게이트 전극(170)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층들(162)은 게이트 전극(170)의 최상면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층들(162)은 게이트 전극(170)과 게이트 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층들(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 일부 실시예들에서, 게이트 유전층들(162)은 다층막으로 이루어질 수 있다.
게이트 스페이서층들(164)은 게이트 전극(170)의 양 측면 상에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극(170)을 절연시킬 수 있다. 일부 실시예들에서, 게이트 스페이서층들(164)은 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 전극(170)은 활성 영역(105) 상에서 채널 구조물(140)의 사이를 채우며 채널 구조물(140)의 상부로 연장되어 배치될 수 있다. 게이트 전극(170)은 게이트 유전층들(162)에 의해 채널 구조물(140)로부터 이격될 수 있다. 게이트 전극(170)은 게이트 유전층들(162)로부터 순차적으로 적층되는 제1 내지 제3 전극층들(172, 174, 176)을 포함할 수 있다.
제1 전극층들(172)은, 도 2b 및 도 3에 도시된 것과 같이, 게이트 전극(170)의 연장 방향을 따른 단면에서, 제1 내지 제3 채널층들(141, 142, 143) 각각을 둘러싸도록 배치되며, z 방향을 따라 서로 이격되어 배치될 수 있다. 제1 전극층들(172)은 활성 영역(105) 및 소자 분리층(110)의 상면 상에 더 배치될 수 있다. 제1 전극층들(172)과 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 전극층들(172)과 활성 영역(105)의 사이에는 게이트 유전층(162)이 개재될 수 있다. 본 실시예에서, 제1 전극층들(172)은 균일한 또는 일정한 두께를 가지며 컨포멀하게(conformally) 배치될 수 있다. 제1 전극층들(172)은 에어 갭 영역들(AG)로부터 이격되어 에어 갭 영역들(AG)과 접촉하지 않을 수 있다.
제2 전극층(174)은 제1 전극층들(172) 상에 배치될 수 있다. 제2 전극층(174)은 제1 전극층들(172)과 함께, 제1 내지 제3 채널층들(141, 142, 143)의 사이에 배치될 수 있다. 제2 전극층(174)은, 도 2b 및 도 3에 도시된 것과 같이, 게이트 전극(170)의 연장 방향을 따른 단면에서, 제1 내지 제3 채널층들(141, 142, 143) 각각을 둘러싸도록 배치되며, z 방향을 따라 서로 연결되도록 배치될 수 있다. 제2 전극층(174)은 제1 내지 제3 채널층들(141, 142, 143)의 측면들을 따라 아래로 연장될 수 있으며, 제1 내지 제3 채널층들(141, 142, 143)의 측면들에 대응하는 굴곡을 가질 수 있다. 제2 전극층(174) 내에 에어 갭 영역들(AG)이 위치하며, 제2 전극층(174)은 에어 갭 영역들(AG) 각각을 완전히 둘러쌀 수 있다.
제2 전극층(174)은 제1 내지 제3 채널층들(141, 142, 143)의 둘레에서 불균일한 또는 일정하지 않은 두께를 가지며 컨포멀하지 않게 배치될 수 있다. 제2 전극층(174)은 활성 영역(105)의 상면, 제1 내지 제3 채널층들(141, 142, 143)의 상면들 중 일부, 및 제1 내지 제3 채널층들(141, 142, 143)의 하면들 상에서 상대적으로 얇은 두께 또는 감소된 두께를 가질 수 있다. 제2 전극층(174)은 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에서 상대적으로 얇은 두께를 가질 수 있다. 제2 전극층(174)은 에어 갭 영역들(AG)의 위 및 아래에서 상대적으로 얇은 두께를 가질 수 있다. 도 3에 도시된 것과 같이, 제2 전극층(174)은 에어 갭 영역들(AG)을 향하며 수평하게 연장되는 영역에서 제1 두께(T1)를 갖고, 제1 내지 제3 채널층들(141, 142, 143)의 측면들 및 소자 분리층(110)의 상면 상에서 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 제2 전극층(174)은 z 방향을 따라 에어 갭 영역들(AG)과 중첩하는 영역에서 제1 두께(T1)를 가질 수 있다. 제2 전극층(174)은 이와 같은 프로파일을 갖도록 제1 전극층들(172)과 다른 방법으로 형성될 수 있다. 이에 대해서는 하기에, 도 9 및 도 10g를 참조하여 더욱 상세히 설명한다.
제3 전극층(176)은 제2 전극층(174) 상에 배치되며, y 방향에서 인접하는 활성 영역들(105) 사이를 채우며 연장될 수 있다. 제3 전극층(176)은 제1 및 제2 전극층들(172, 174)과 달리, z 방향에서 제1 내지 제3 채널층들(141, 142, 143)의 사이에 개재되지 않을 수 있다. 제3 전극층(176)은 제1 및 제2 전극층들(172, 174)보다 두꺼운 두께를 가질 수 있다. 일부 실시예들에서, 제3 전극층(176)은 생략될 수도 있다.
게이트 전극(170)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 제1 내지 제3 전극층들(172, 174, 176)은 서로 다른 물질을 포함할 수 있다. 제1 전극층들(172)과 제2 전극층(174)은 일함수가 서로 다른 물질을 포함할 수 있다. 예를 들어, 제2 전극층(174)은 제1 전극층들(172)보다 일함수가 작은 물질을 포함할 수 있다. 예를 들어, 제1 전극층들(172)은 TiN을 포함하고, 제2 전극층(174)은 알루미늄(Al)을 포함할 수 있으며, 예컨대, TiAlC 또는 TiAlN을 포함할 수 있고, 제3 전극층(176)은 텅스텐(W) 또는 몰리브덴(Mo)을 포함할 수 있다.
에어 갭 영역들(AG)은 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에 위치할 수 있다. 에어 갭 영역들(AG)은 제2 전극층(172) 내에 위치할 수 있으며, 이에 따라 제2 전극층(172)에 의해 정의될 수 있다. 에어 갭 영역들(AG)은 공기(air) 또는 가스로 이루어진 영역들이나, 본 명세서에서는 이해를 돕기 위하여, 하나의 영역 또는 층으로 간주하여 설명한다. 에어 갭 영역들(AG)은 복수개가 z 방향으로 이격되어 배치될 수 있다. 에어 갭 영역들(AG)의 개수는 채널 구조물(140)을 이루는 채널층들의 개수에 따라 변경될 수 있다.
에어 갭 영역들(AG)은 수평 방향, 예컨대 x 방향 및 y 방향으로의 길이가 수직 방향, 예컨대 z 방향으로의 길이보다 상대적으로 길 수 있다. 에어 갭 영역들(AG)의 수직 방향으로의 길이는, 제1 내지 제3 채널층들(141, 142, 143)의 사이의 이격 거리 및 제1 및 제2 전극층들(172, 174)의 두께에 의해 결정될 수 있다. 제1 전극층(172)의 균일한 두께 및 제2 전극층(174)의 불균일한 두께 중 적어도 하나를 조절함으로써, 에어 갭 영역들(AG)의 크기를 조절할 수 있고, 이에 의해 게이트 전극(170)의 문턱 전압을 조절할 수 있다. 예를 들어, 에어 갭 영역들(AG)의 수직 방향으로의 길이는 인접하는 상기 채널층들(141, 142, 143) 사이의 거리의 약 20 % 내지 약 50 %의 범위일 수 있다. 예를 들어, 상기 길이는 약 1 nm 내지 약 5 nm의 범위일 수 있으나, 이에 한정되지는 않는다.
내부 스페이서층들(130)은 채널 구조물(140)의 사이에서 게이트 전극(170)과 나란하게 배치될 수 있다. 게이트 전극(170)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극(170)과 마주하는 측면이 게이트 전극(170)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 다만, 일부 실시예들에서, 내부 스페이서층들(130)은 생략될 수도 있다.
콘택 플러그들(180)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(180)은 상부로부터 예를 들어, 제3 채널층(143)의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그들(180)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(180)은 하면을 포함하는 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층의 상면 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(180)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(180)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물(GS)을 덮으며, 소자 분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 일부 실시예들에서, 층간 절연층(190)은 복수의 절연층을 포함할 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도 및 부분확대도이다. 도 4b에서는 도 4a의 'B' 영역을 확대하여 도시한다.
도 4a 및 도 4b를 참조하면, 반도체 소자(100a)에서, 게이트 전극층(170a)의 제1 및 제2 전극층들(172a, 174a)의 형상이 도 2 및 도 3의 실시예에서와 다를 수 있다.
제1 전극층들(172a)은 제1 내지 제3 채널층들(141, 142, 143)의 둘레에서 불균일한 또는 일정하지 않은 두께를 가지며 컨포멀하지 않게 배치될 수 있다. 제1 전극층들(172a)은 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 활성 영역(105)의 상면 상에서 상대적으로 얇은 제1 두께(T1')를 갖고, 제1 내지 제3 채널층들(141, 142, 143)의 측면들 상에서 제1 두께(T1')보다 큰 제2 두께(T2')를 가질 수 있다. 제1 전극층들(172a)은 z 방향을 따라 에어 갭 영역들(AG)과 중첩하는 영역에서 상대적으로 얇은 두께를 가질 수 있다. 이와 달리, 제2 전극층(174a)은 제1 전극층들(172a) 상에서 균일한 또는 일정한 두께를 가지며 컨포멀하게 배치될 수 있다.
일부 실시예들에서, 제1 전극층들(172a) 및 제2 전극층(174a)의 프로파일에 따라, 에어 갭 영역들(AGa)은 y 방향을 따른 단면에서, 중심부에서보다 단부들에서 얇아지는 형상을 가질 수도 있다. 다만, 에어 갭 영역들(AGa)의 구체적인 형상은 이에 한정되지는 않는다.
일부 실시예들에서, 게이트 유전층들(162)과 제1 전극층들(172a)의 사이에 제4 전극층이 더 배치될 수도 있다. 이 경우, 상기 제4 전극층은 제2 전극층(174a)과 유사하게 일정한 두께를 갖는 층일 수 있으며, 제1 전극층들(172a)과 다른 공정으로 형성되고, 제2 전극층(174a)과 동일한 공정으로 형성될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 5를 참조하면, 반도체 소자(100b)에서, 게이트 전극층(170b)은 도 2 및 도 3의 실시예에서의 제1 전극층(172)에 해당하는 층을 포함하지 않을 수 있다. 게이트 전극층(170b)은 제2 전극층(174) 및 제3 전극층(176)을 포함할 수 있다. 제2 전극층(174)은 게이트 유전층들(162) 상에 배치될 수 있으며, 도 1 내지 도 3을 참조하여 상술한 것과 같이, 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 활성 영역(105)의 상면 상에서 감소된 두께를 가질 수 있다.
도 6a 및 도 6b는 각각 예시적인 실시예들에 따른 반도체 소자를 도시하는 레이아웃도 및 개략적인 단면도이다. 도 6b는 도 6a의 절단선 Ⅲ-Ⅲ', Ⅳ-Ⅳ', 및 Ⅴ-Ⅴ'를 따른 단면들을 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 소자(100c)에서, 기판(101)은 제1 내지 제3 영역들(R1, R2, R3)을 가질 수 있다. 제1 내지 제3 영역들(R1, R2, R3)은 서로 인접하거나 이격된 영역일 수 있으며, 서로 다른 두께를 갖는 제1 전극층들(172)을 포함하는 제1 내지 제3 게이트 전극들(170A, 170B, 170C)이 각각 배치된 영역들일 수 있다.
제1 내지 제3 게이트 전극들(170A, 170B, 170C) 각각을 포함하는 제1 내지 제3 트랜지스터들은 서로 다른 문턱 전압(threshold voltage) 하에 구동되는 트랜지스터들일 수 있으며, 반도체 소자(100c) 내에서 동일하거나 다른 회로를 구성할 수 있다. 예를 들어, 상기 제1 내지 제3 트랜지스터들이 pFET인 경우, 절대값을 기준으로, 제1 영역(R1)의 상기 제1 트랜지스터가 가장 작은 문턱 전압 및 동작 전압을 가질 수 있으며, 제3 영역(R3)의 상기 제3 트랜지스터가 가장 큰 문턱 전압 및 동작 전압을 가질 수 있다.
제1 내지 제3 영역들(R1, R2, R3) 각각에서, 제1 전극층들(172)은 실질적으로 균일한 두께를 가질 수 있다. 제1 영역(R1) 상에서 제1 전극층(172)은 제3 두께(T3)를 갖고, 제2 영역(R2) 상에서 제1 전극층들(172)은 제3 두께(T3)보다 작은 제4 두께(T4)를 갖고, 제3 영역(R3) 상에서 제1 전극층들(172)은 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있다. 상기 두께들은, 예컨대, 평균 두께이거나 대응되는 위치에서의 두께일 수 있다. 예를 들어, 제1 영역(R1)의 제1 전극층(172)은 예비 제1 전극층을 3회 증착하여 형성하고, 제2 영역(R2)의 제1 전극층들(172)은 상기 예비 제1 전극층을 2회 증착하여 형성하고, 제3 영역(R3)의 제1 전극층들(172)은 상기 예비 제1 전극층을 1회 증착하여 형성할 수 있다. 이와 같은 제1 전극층들(172)의 구조는, 제2 전극층들(174)과 유사한 형태로 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 상대적으로 얇은 두께로 증착되는 보호층을 이용하여 패터닝함으로써 제조될 수 있다. 이에 대해서는, 하기에 도 11a 내지 도 11g를 참조하여 더욱 상세히 설명한다.
제1 영역(R1)에서, 제1 게이트 전극(170A) 내에는 에어 갭 영역들(AG)이 위치하지 않을 수 있다. 이에 따라, 제1 전극층(172)은 상하로 연결되어 하나의 층을 이룰 수 있으며, 제1 내지 제3 채널층들(141, 142, 143)의 사이는 제1 전극층(172)으로 채워질 수 있다. 제2 및 제3 영역들(R2, R3)에서, 제2 및 제3 게이트 전극들(170B, 170C) 내에는, 도 1 내지 도 3을 참조하여 설명한 것과 같이, 에어 갭 영역들(AG)이 위치할 수 있다.
제2 전극층(174)은 제1 내지 제3 영역들(R1, R2, R3)에서 서로 동일한 평균 두께를 가질 수 있으나, 이에 한정되지는 않는다. 제1 영역(R1)에서 제2 전극층(174)은 제1 전극층(172)을 따라 기판(101)을 향해 연장될 수 있다. 제2 및 제3 영역들(R2, R3)에서의 제2 전극층(174)에 대한 설명은 도 1 내지 도 3을 참조한 설명이 동일하게 적용될 수 있다. 예시적인 실시예들에서, 제1 전극층들(172)의 두께가 서로 다르므로, 제2 전극층들(174)의 두께가 서로 동일한 경우에, 제2 영역(R2)에서의 에어 갭 영역들(AG)의 높이(L1)는 제3 영역(R3)에서의 에어 갭 영역들(AG)의 높이(L2)보다 작을 수 있다. 일부 실시예들에서, 반도체 소자(100c)는 제1 내지 제3 영역들(R1, R2, R3) 중 두 개의 영역들만을 포함할 수도 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 7을 참조하면, 반도체 소자(100d)는, 도 6b의 실시예에서와 달리, 제1 영역(R1)에 배치된 제1 게이트 전극(170A) 내에도 에어 갭 영역들(AG)이 위치할 수 있다. 본 실시예에서도, 제1 영역(R1) 상에서 제1 전극층(172)은 제3 두께(T3d)를 갖고, 제2 영역(R2) 상에서 제1 전극층들(172)은 제3 두께(T3d)보다 작은 제4 두께(T4d)를 갖고, 제3 영역(R3) 상에서 제1 전극층들(172)은 제4 두께(T4d)보다 작은 제5 두께(T5d)를 가질 수 있다. 일부 실시예들에서, 반도체 소자(100d)는 제1 내지 제3 영역들(R1, R2, R3) 중 두 개의 영역들만을 포함할 수도 있을 것이다.
이와 같이, 실시예들에서, 영역에 따른 에어 갭 영역들(AG)의 유무는, 제1 내지 제3 채널층들(141, 142, 143) 사이의 이격 거리 및 제1 전극층들(172)의 상대적인 두께 등에 따라 변경될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 단면도이다.
도 8을 참조하면, 반도체 소자(100e)는 도 2 및 도 3의 실시예에서와 달리, 내부 스페이서층(130)을 포함하지 않을 수 있다. 이 경우, 소스/드레인 영역들(150)은 내부 스페이서층들(130)이 생략된 영역으로 확장된 형상을 가질 수 있다. 또한, 게이트 전극(170)은 게이트 유전층들(162)에 의해 소스/드레인 영역들(150)과 이격될 수 있다. 다른 실시예에서, 소스/드레인 영역들(150)이 내부 스페이서층들(130)이 생략된 영역으로 확장되지 않고, 게이트 전극(170)이 x 방향을 따라 확장되어 배치될 수도 있을 것이다.
이와 같은 구조에 의하면, 내부 스페이서층(130)이 생략되어, 소스/드레인 영역들(150)의 성장 시에 소스/드레인 영역들(150)이 보다 향상된 결정성을 가질 수 있다. 일부 실시예들에서, 반도체 소자(100e)의 일부 소자들에서만 내부 스페이서층(130)이 생략될 수도 있을 것이다. 예를 들어, pFET에서 소스/드레인 영역들(150)에 SiGe이 사용되는 경우, SiGe의 결정성 향상을 위하여, pFET에서만 선택적으로 내부 스페이서층(130)을 생략할 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 10a 내지 도 10h는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 10a 내지 도 10h에서는 도 1 내지 도 3의 반도체 소자를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 9 및 도 10a를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 교대로 적층할 수 있다(S110).
희생층들(120)은 후속 공정을 통해 도 2와 같이 게이트 유전층들(162) 및 게이트 전극(170)으로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제3 채널층들(141, 142, 143)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제3 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143) 각각은 약 1
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내지 약 100 nm의 범위의 두께를 가질 수 있다. 희생층들(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
도 9 및 도 10b를 참조하면, 희생층들(120), 제1 내지 제3 채널층들(141, 142, 143), 및 기판(101)의 일부를 제거하여 활성 구조물을 형성하고, 소자 분리층(110)을 형성할 수 있다(S120).
상기 활성 구조물은 서로 교대로 적층되는 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)으로부터 돌출되도록 형성되는 활성 영역(105)을 더 포함할 수 있다. 상기 활성 구조물은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 서로 이격되어 형성될 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 9 및 도 10c를 참조하면, 상기 활성 구조물 상에 희생 게이트 구조물(SS) 및 게이트 스페이서층들(164)을 형성할 수 있다(S130).
희생 게이트 구조물(SS)은, 후속 공정을 통해 도 2와 같이, 채널 구조물(140)의 상부에서 게이트 유전층들(162) 및 게이트 전극(170)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(SS)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 204) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 204)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(202, 204)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 204)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 희생 게이트 구조물(SS)은 상기 활성구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물(SS)은 예를 들어, y 방향으로 연장되며, x 방향에서 인접하는 희생 게이트 구조물(SS)과 이격되어 배치될 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물(SS)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 9 및 도 10d를 참조하면, 희생 게이트 구조물(SS)의 외측에서, 노출된 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 일부 제거하여 리세스 영역들을 형성하고, 내부 스페이서층들(130)을 형성하고, 상기 리세스 영역들을 채우는 소스/드레인 영역들(150)을 형성할 수 있다(S140).
먼저, 희생 게이트 구조물(SS) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 제거하여 리세스 영역들을 형성할 수 있다. 이에 의해, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖는 채널 구조물(140)을 이룰 수 있다.
다음으로, 희생층들(120)을 일부 제거할 수 있다. 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 형상은 도시된 것에 한정되지 않는다.
다음으로, 희생층들(120)이 일부 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
다음으로, 소스/드레인 영역들(150)은 활성 영역(105)의 상면 및 채널 구조물(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 9 및 도 10e를 참조하면, 층간 절연층(190)을 형성한 후, 희생층들(120) 및 희생 게이트 구조물(SS)을 제거할 수 있다(S150).
층간 절연층(190)은 희생 게이트 구조물(SS) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물(SS)은, 게이트 스페이서층들(164), 층간 절연층(190), 및 채널 구조물(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물(SS)을 제거하여 상부 갭 영역(UR)을 형성한 후, 상부 갭 영역(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
이하에서는, 도 9 및 도 10f 내지 도 10h를 참조하여, 게이트 구조물(160)을 형성하는 단계(S160)를 설명한다.
먼저, 도 9 및 도 10f를 참조하면, 게이트 유전층들(162)을 형성하고(S162), 제1 전극층들(172)을 균일한 두께로 형성할 수 있다(S164).
게이트 유전층들(162)은 상부 갭 영역(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다.
제1 전극층들(172)은 상부 갭 영역(UR) 및 하부 갭 영역들(LR)에서 게이트 유전층들(162)을 컨포멀하게 덮도록 형성될 수 있다. 예를 들어, 제1 전극층들(172)은 써멀 원자층 증착법(thermal Atomic Layer Deposition)을 이용하여 균일한 두께로 형성할 수 있다. 제1 전극층들(172)은 채널 구조물(140)의 둘레에서 실질적으로 균일한 두께로 형성될 수 있다. 제1 전극층들(172)의 두께에 의해 후속에서 형성되는 에어 갭 영역들(AG)(도 10g 참조)의 크기가 조절될 수 있다.
도 9 및 도 10g를 참조하면, 제2 전극층(174)을 불균일한 두께로 형성할 수 있다(S166).
제2 전극층(174)은 상부 갭 영역(UR) 및 하부 갭 영역들(LR)에서 제1 전극층들(172)을 둘러싸고, 활성 영역(105) 및 소자 분리층(110) 상으로 연장될 수 있다. 제2 전극층(174)은 하부 갭 영역들(LR)을 완전히 채우도록 형성될 수 있다.
제2 전극층(174)은, 제1 전극층들(172)과 다른 증착 공정을 이용하여, 컨포멀하지 않게 형성할 수 있다. 예를 들어, 제2 전극층(174)은 플라즈마 원자층 증착법(Plasma-Enhanced Atomic Layer Deposition, PEALD)을 이용하여 불균일한 두께로 형성할 수 있다. 이는 PEALD 공정에서는 증착 물질이 플라즈마에 의해 방향성을 갖고 공급되어 증착되기 때문일 수 있다. 제2 전극층(174)은 채널 구조물(140)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이의 수평하게 연장되는 영역에서는 상대적으로 얇게 형성되고, 그 외의 영역에서는 상대적으로 두껍게 형성될 수 있다.
제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에서, 제2 전극층(174)은 제1 내지 제3 채널층들(141, 142, 143)의 사이를 채우지 않는 두께로 증착될 수 있다. 이에 따라, 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에는 에어 갭 영역들(AG)이 형성될 수 있다. 에어 갭 영역들(AG)의 크기는 제2 전극층(174)의 두께에 의해서도 조절될 수 있다. 실시예들에서, 제1 전극층들(172)과 제2 전극층(174)의 상대적인 두께는 다양하게 변경될 수 있다.
도 4a 및 도 4b의 실시예의 경우, 본 실시예에서와 반대로, 제1 전극층들(172a)을 PEALD로 형성한 후, 제2 전극층(174a)을 써멀(thermal) ALD로 형성하여 제조할 수 있다.
도 9 및 도 10h를 참조하면, 제3 전극층(176)을 형성할 수 있다(S168).
제3 전극층(176)은 상부 갭 영역(UR)에서 제2 전극층(174) 상에 형성되며, 상부 갭 영역(UR)을 완전히 채우도록 형성될 수 있다. 이에 의해, 게이트 구조물(GS)이 형성될 수 있다. 제3 전극층(176)은, 평탄화 공정 등에 의해, 실질적으로 평탄한 상면을 갖도록 형성될 수 있다. 일부 실시예들에서, 제3 전극층(176)은 복수의 도전층들을 포함할 수 있다.
다음으로, 게이트 구조물(GS) 상에 층간 절연층(190)을 더 형성할 수 있다.
다음으로, 도 2를 함께 참조하면, 콘택 플러그들(180)을 형성할 수 있다(S170).
먼저, 층간 절연층(190)을 패터닝하여 소스/드레인 영역들(150)을 노출시키는 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들 내에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다. 구체적으로, 상기 콘택 홀들 내에 배리어층을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(180)을 형성할 수 있다. 이에 의해, 도 1 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
도 11a 내지 도 11g는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 11a 내지 도 11g에서는 도 6a 및 도 6b의 반도체 소자를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 11a를 참조하면, 제1 내지 제3 영역들(R1, R2, R3)에, 도 10a 내지 도 10e를 참조하여 상술한 단계들을 동일하게 수행하여, 상부 갭 영역(UR) 및 하부 갭 영역들(LR)을 형성한 후, 예비 제1 전극층들(172P)을 형성할 수 있다.
예비 제1 전극층들(172P)은 제1 내지 제3 영역들(R1, R2, R3)에서 상부 갭 영역(UR) 및 하부 갭 영역들(LR)에서 게이트 유전층들(162)을 컨포멀하게 덮도록 형성될 수 있다. 본 단계에서, 예비 제1 전극층들(172P)은 제5 두께(T5)로 형성될 수 있다. 이하의 제조 방법 실시예에서는, 도 6b의 제3 두께(T3), 제4 두께(T4), 및 제5 두께(T5)의 비(T3:T4:T5)가 3:2:1인 경우를 설명한다. 다만, 상기 비(T3:T4:T5)는 이에 한정되지는 않는다.
도 11b를 참조하면, 제1 내지 제3 영역들(R1, R2, R3)에 제1 보호층(PL1)을 형성하고, 제1 영역(R1)에 제1 마스크층(ML1)을 형성할 수 있다.
제1 보호층(PL1)은 예비 제1 전극층들(172P)을 둘러싸며 컨포멀하지 않게 형성할 수 있다. 제1 보호층(PL1)은 예를 들어, 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 제1 보호층(PL1)은, 도 10g를 참조하여 상술한 제2 전극층(174)과 동일한 방식으로 형성될 수 있다. 예를 들어, 제1 보호층(PL1)은 PEALD를 이용하여 불균일한 두께로 형성할 수 있다. 제1 보호층(PL1)은 채널 구조물(140)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이의 수평하게 연장되는 영역에서는 상대적으로 얇게 형성되고, 그 외의 영역에서는 상대적으로 두껍게 형성될 수 있다. 이에 따라, 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에서, 제1 보호층(PL1) 내에는 에어 갭 영역들(AG')이 형성될 수 있다.
제1 마스크층(ML1)은 제1 영역(R1)을 덮도록 형성될 수 있다. 제1 마스크층(ML1)은 예를 들어, 포토레지스트층일 수 있으나, 이에 한정되지는 않는다.
도 11c를 참조하면, 제2 및 제3 영역들(R2, R3)에서 제1 보호층(PL1) 및 예비 제1 전극층들(172P)을 제거할 수 있다.
제1 마스크층(ML1)으로부터 노출된 제2 및 제3 영역들(R2, R3)에서 제1 보호층(PL1)을 제거하고, 이에 의해 노출된 예비 제1 전극층들(172P)을 제거할 수 있다. 이에 따라, 예비 제1 전극층들(172P)은 제1 영역(R1)에만 잔존할 수 있다.
본 단계에서, 제1 보호층(PL1) 내에는 에어 갭 영역들(AG')이 형성되어 있으므로, 식각제의 경로가 확보되어, 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에 제1 보호층(PL1)이 잔류하는 불량이 발생하는 것을 방지할 수 있다.
도 11d를 참조하면, 제1 영역(R1)에서 제1 마스크층(ML1) 및 제1 보호층(PL1)을 제거하고, 제1 내지 제3 영역들(R1, R2, R3)에 예비 제1 전극층들(172P)을 추가 형성할 수 있다.
먼저, 제1 영역(R1)에서 제1 마스크층(ML1) 및 제1 보호층(PL1)을 순차적으로 제거하여, 예비 제1 전극층들(172P)을 노출시킬 수 있다. 본 단계에서, 제1 보호층(PL1) 내에는 에어 갭 영역들(AG')이 형성되어 있으므로, 식각제의 경로가 확보되어, 제1 내지 제3 채널층들(141, 142, 143)의 사이 및 제1 채널층(141)과 활성 영역(105)의 사이에 제1 보호층(PL1)이 잔류하거나, 하부의 예비 제1 전극층들(172P)이 손상되는 불량이 발생하는 것을 방지할 수 있다.
다음으로, 제1 내지 제3 영역들(R1, R2, R3) 전체에 예비 제1 전극층들(172P)을 추가 형성할 수 있다. 본 단계에서, 예비 제1 전극층들(172P)은 제5 두께(T5)로 더 형성될 수 있다. 이에 따라, 제1 영역(R1)에서 예비 제1 전극층들(172P)은 제5 두께(T5)의 두 배인 제4 두께(T4)를 갖고, 제2 및 제3 영역들(R2, R3)에서 예비 제1 전극층들(172P)은 제5 두께(T5)를 가질 수 있다.
도 11e를 참조하면, 제1 내지 제3 영역들(R1, R2, R3)에 제2 보호층(PL2)을 형성하고, 제1 및 제2 영역들(R1, R2)에 제2 마스크층(ML2)을 형성할 수 있다.
제2 마스크층(ML2)은 제3 영역(R3)을 노출시키도록 형성될 수 있다. 제2 보호층(PL2) 및 제2 마스크층(ML2)은 도 11b를 참조하여 상술한 제1 보호층(PL1) 및 제1 마스크층(ML1) 각각과 동일한 방식으로 형성될 수 있다.
도 11f를 참조하면, 제3 영역(R3)에서 제2 보호층(PL2) 및 예비 제1 전극층들(172P)을 제거할 수 있다.
제2 마스크층(ML2)으로부터 노출된 제3 영역(R3)에서 제2 보호층(PL2)을 제거하고, 이에 의해 노출된 예비 제1 전극층들(172P)을 제거할 수 있다. 이에 따라, 제1 영역(R1)에서 예비 제1 전극층들(172P)은 제4 두께(T4)를 갖고, 제2 영역(R2)에서 예비 제1 전극층들(172P)은 제5 두께(T5)를 갖고, 제3 영역(R3)에는 예비 제1 전극층들(172P)이 잔존하지 않을 수 있다.
도 11g를 참조하면, 제1 및 제2 영역들(R1, R2)에서 제2 마스크층(ML2) 및 제2 보호층(PL2)을 제거하고, 제1 내지 제3 영역들(R1, R2, R3)에 예비 제1 전극층들(172P)을 추가 형성하여, 제1 전극층들(172)을 형성할 수 있다.
먼저, 제1 및 제2 영역들(R1, R2)에서 제2 마스크층(ML2) 및 제2 보호층(PL2)을 순차적으로 제거하여, 예비 제1 전극층들(172P)을 노출시킬 수 있다. 다음으로, 제1 내지 제3 영역들(R1, R2, R3) 전체에 예비 제1 전극층들(172P)을 추가 형성할 수 있다. 본 단계에서, 예비 제1 전극층들(172P)은 제5 두께(T5)로 더 형성될 수 있다. 이에 따라, 제1 영역(R1)에서 예비 제1 전극층들(172P)은 3회 적층되어 제5 두께(T5)의 세 배인 제3 두께(T3)를 갖고, 제2 영역(R2)에서 예비 제1 전극층들(172P)은 2회 적층되어 제5 두께(T5)의 두 배인 제4 두께(T4)를 갖고, 제3 영역(R3)에서 예비 제1 전극층들(172P)은 1회 형성되어 제5 두께(T5)를 가질 수 있다.
다음으로, 도 10g 및 도 10h를 참조하여 상술한 공정을 더 수행하여, 도 6a 및 도 6b의 반도체 소자를 제조할 수 있다. 이와 같은 제조 방법에 의하면, 서로 다른 영역들에서, 제1 전극층들(172)을 서로 다른 두께로 형성함으로써, 다양한 문턱 전압을 갖는 MBCFETTM 소자를 불량없이 용이하게 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 영역
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
150: 소스/드레인 영역 162: 게이트 유전층
164: 게이트 스페이서층 170: 게이트 전극
180: 콘택 플러그 190: 층간 절연층
AG: 에어갭 영역 GS: 게이트 구조물
SS: 희생 게이트 구조물

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 제2 방향으로 연장되며, 순차적으로 적층된 제1 전극층들 및 제2 전극층을 포함하는 게이트 전극;
    상기 활성 영역 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 채널층들;
    상기 게이트 전극의 양측에 배치되며, 상기 채널층들과 연결되는 소스/드레인 영역들; 및
    상기 제3 방향을 따라, 상기 채널층들의 사이 및 상기 채널층들 중 최하부의 채널층과 상기 활성 영역의 사이에서, 상기 제2 전극층 내에 위치하는 에어 갭(air-gap) 영역들을 포함하고,
    상기 제1 전극층들 또는 상기 제2 전극층은, 상기 제3 방향을 따라 인접하는 상기 채널층들의 사이에서 제1 두께를 갖고, 상기 채널층들의 측면들 상에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 전극층들 또는 상기 제2 전극층이 상기 제1 두께를 갖는 영역은, 상기 제3 방향에서 상기 에어 갭 영역들과 중첩되는 영역을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 전극층들은 상기 채널층들 각각을 둘러싸며 상기 제3 방향에서 서로 이격되어 배치되고,
    상기 제2 전극층은 상기 채널층들 각각을 둘러싸며 상기 제3 방향을 따라 연결된 하나의 층으로 배치되는 반도체 소자.
  4. 제1 항에 있어서,
    상기 에어 갭 영역들 각각은, 상기 제3 방향에서, 서로 인접하는 상기 채널층들 사이의 거리의 20 % 내지 50 %의 범위의 길이를 갖는 반도체 소자.
  5. 제1 및 제2 영역들을 갖고, 상기 제1 및 제2 영역들에 각각 배치되는 활성 영역을 포함하는 기판;
    상기 제1 영역 상에 상기 활성 영역과 교차하여 배치되며, 순차적으로 적층된 제1 전극층들 및 제2 전극층을 포함하는 제1 게이트 전극;
    상기 제2 영역 상에 상기 활성 영역과 교차하여 배치되며, 순차적으로 적층된 제3 전극층들 및 제4 전극층을 포함하는 제2 게이트 전극;
    각각의 상기 활성 영역 상에서, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 전극들 각각에 의해 둘러싸이도록 배치되는 채널층들; 및
    상기 제2 영역에서, 상기 수직 방향을 따라 적어도 일부의 상기 채널층들의 사이에서, 상기 제4 전극층 내에 위치하는 에어 갭 영역들을 포함하고,
    상기 제3 전극층들은 상기 제1 전극층들과 동일한 물질로 이루어지고, 상기 제4 전극층은 상기 제2 전극층과 동일한 물질로 이루어지며,
    상기 제1 영역에서 상기 제1 전극층들은 제1 두께를 갖고, 상기 제2 영역에서 상기 제3 전극층들은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제2 전극층 및 상기 제4 전극층 각각은, 상기 수직 방향을 따라 상하로 인접하는 상기 채널층들의 사이에서 제3 두께를 갖고, 상기 채널층들의 측면들 상에서 상기 제3 두께보다 큰 제4 두께를 갖는 반도체 소자.
  7. 제5 항에 있어서,
    상기 제1 게이트 전극을 포함하는 제1 트랜지스터 및 상기 제2 게이트 전극을 포함하는 제2 트랜지스터는 서로 다른 문턱 전압을 갖는 반도체 소자.
  8. 일 방향으로 연장되는 활성 영역을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역과 교차하여 연장되며, 제1 전극층을 포함하는 게이트 전극;
    상기 활성 영역 상에서, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 채널층들;
    상기 게이트 전극의 양측에 배치되며, 상기 채널층들과 연결되는 소스/드레인 영역들; 및
    상기 수직 방향을 따른 상기 채널층들의 사이에서, 상기 게이트 전극 내에 위치하는 에어 갭 영역들을 포함하고,
    상기 제1 전극층은, 상기 에어 갭 영역들 각각의 전체를 둘러싸며, 상기 에어 갭 영역들과 상기 수직 방향에서 중첩되는 영역을 포함하는 영역에서 감소된 두께를 갖는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 전극층은, 상기 수직 방향을 따라 인접하는 상기 채널층들의 사이에서 제1 두께를 갖고, 상기 채널층들의 측면들 상에서 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 소자.
  10. 제8 항에 있어서,
    상기 게이트 전극은 제2 전극층을 더 포함하고,
    상기 제1 및 제2 전극층들은, 서로 다른 물질을 포함하며, 상기 수직 방향을 따라 인접하는 상기 채널층들의 사이에 함께 배치되는 반도체 소자.
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