KR20210018573A - 활성 영역 및 게이트 구조물을 갖는 반도체 소자 - Google Patents

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KR20210018573A
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semiconductor layers
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김진범
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Abstract

활성 영역 및 게이트 구조물을 갖는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서 활성 영역을 한정하는 소자분리 막; 상기 활성 영역 상의 소스/드레인 영역들; 상기 활성 영역으로부터 상기 반도체 기판의 상부면과 수직한 수직 방향으로 연장되고, 상기 소스/드레인 영역들 사이에 배치되는 핀 구조물; 및 상기 핀 구조물과 중첩하고, 상기 소자분리 막 상으로 연장되는 게이트 구조물을 포함한다. 상기 활성 영역은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 소스/드레인 영역들은 상기 핀 구조물의 상기 제1 방향의 측면들과 접촉하고, 상기 게이트 구조물은 상기 핀 구조물의 제2 방향의 측면들, 및 상기 핀 구조물의 상부면을 덮고, 상기 제2 방향은 상기 제1 방향과 수직한 방향이고, 상기 핀 구조물은 상기 활성 영역으로부터 상기 수직 방향으로 연장되는 하부 반도체 층, 상기 하부 반도체 층 상의 적층 구조물, 및 적어도 상기 게이트 구조물과 상기 적층 구조물 사이에 개재된 부분을 포함하는 반도체 캐핑 층을 포함하고, 상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고, 상기 핀 구조물의 상기 제1 방향의 측면들 중 적어도 하나의 측면은 상기 소자분리 막의 일부와 중첩한다.

Description

활성 영역 및 게이트 구조물을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING ACTIVE REGION AND GATE STRUCTURE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 활성 영역 및 게이트 구조물을 갖는 반도체 소자에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 평면형(planar) 모스펫(MOSFET)의 크기가 축소되고 있고, 이러한 모스펫의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 모스펫을 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 전기적 특성을 개선할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판으로부터 수직 방향으로 연장된 제1 활성 영역, 상기 제1 활성 영역은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 제1 활성 영역 상에서 서로 이격된 제1 소스/드레인 영역들; 상기 제1 활성 영역 상에서 상기 제1 소스/드레인 영역들 사이에 배치되는 핀 구조물; 상기 반도체 기판 상에서 상기 제1 활성 영역의 측면을 덮는 제1 소자분리 막; 상기 핀 구조물과 중첩하며 상기 제1 방향과 수직한 제2 방향으로 연장되어, 상기 핀 구조물의 상부면 및 상기 핀 구조물의 상기 제2 방향의 측면들을 덮는 제1 게이트 구조물; 및 상기 제1 게이트 구조물 양 옆에서, 상기 제1 소스/드레인 영역들과 전기적으로 연결되는 제1 콘택 플러그들을 포함한다. 상기 핀 구조물은 상기 제1 활성 영역으로부터 연장된 제1 하부 반도체 영역, 상기 하부 반도체 영역 상의 적층 구조물, 및 상기 제1 게이트 구조물과 상기 적층 구조물 사이에 개재되며 상기 제1 게이트 구조물과 상기 제1 하부 반도체 영역 사이로 연장되는 반도체 캐핑 층을 포함하고, 상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고, 상기 복수의 제1 반도체 층들 중 적어도 하나의 제1 반도체 층의 측면은 상기 제2 방향으로 리세스된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서 활성 영역을 한정하는 소자분리 막; 상기 활성 영역 상의 소스/드레인 영역들; 상기 활성 영역으로부터 상기 반도체 기판의 상부면과 수직한 수직 방향으로 연장되고, 상기 소스/드레인 영역들 사이에 배치되는 핀 구조물; 및 상기 핀 구조물과 중첩하고, 상기 소자분리 막 상으로 연장되는 게이트 구조물을 포함한다. 상기 활성 영역은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 소스/드레인 영역들은 상기 핀 구조물의 상기 제1 방향의 측면들과 접촉하고, 상기 게이트 구조물은 상기 핀 구조물의 제2 방향의 측면들, 및 상기 핀 구조물의 상부면을 덮고, 상기 제2 방향은 상기 제1 방향과 수직한 방향이고, 상기 핀 구조물은 상기 활성 영역으로부터 상기 수직 방향으로 연장되는 하부 반도체 영역, 상기 하부 반도체 영역 상의 적층 구조물, 및 적어도 상기 게이트 구조물과 상기 적층 구조물 사이에 개재된 부분을 포함하는 반도체 캐핑 층을 포함하고, 상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고, 상기 핀 구조물의 상기 제1 방향의 측면들 중 적어도 하나의 측면은 상기 소자분리 막의 일부와 중첩한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서 복수의 활성 영역들을 한정하는 얕은 소자분리 막; 상기 복수의 활성 영역들 상의 소스/드레인 영역들; 상기 복수의 활성 영역들로부터 상기 반도체 기판의 상부면과 수직한 수직 방향으로 연장되고, 상기 소스/드레인 영역들과 접촉하는 핀 구조물들; 및 상기 핀 구조물들과 중첩하고, 상기 얕은 소자분리 막 상으로 연장되는 게이트 구조물을 포함한다. 상기 복수의 활성 영역들의 각각은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고, 상기 소스/드레인 영역들은 상기 핀 구조물들의 상기 제1 방향의 측면들과 접촉하고, 상기 게이트 구조물은 상기 핀 구조물들의 제2 방향의 측면들, 및 상기 핀 구조물들의 상부면들을 덮고, 상기 제2 방향은 상기 제1 방향과 수직한 방향이고, 상기 핀 구조물들의 각각은 각각의 상기 활성 영역들로부터 상기 수직 방향으로 연장되는 하부 반도체 영역, 상기 하부 반도체 영역 상의 적층 구조물, 및 적어도 상기 적층 구조물의 상기 제2 방향의 측면들을 덮는 반도체 캐핑 층을 포함하고, 상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고, 상기 복수의 제2 반도체 층들은 상기 복수의 제1 반도체 층들과 다른 물질을 포함하고, 상기 복수의 제1 반도체 층들의 상기 제2 방향의 측면들은 상기 복수의 제2 반도체 층들의 상기 제2 방향의 측면들 보다 오목하다. 상기 복수의 제1 반도체 층들 중 적어도 하나의 제1 반도체 층에서, 가운데 부분의 상기 제2 방향의 폭은 상부면 및 하부면의 상기 제2 방향의 폭 보다 작다.
실시 예들에 따르면, 전기적 특성이 향상된 채널 구조를 갖는 반도체 소자를 제공할 수 있다. 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자 형성 방법을 나타낸 공정 흐름도이다.
도 12a 내지 14b는 본 발명의 실시예들에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 15a 및 15b는 본 발명의 실시예들에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위하여 도 1의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위하여 도 1의 III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
우선, 도 1 및 도 2a를 참조하면, 제1 트랜지스터 영역(TR1) 내에서, 반도체 기판(3)으로부터 수직 방향(Z)으로 돌출되고 제1 방향(D1)으로 연장되는 제1 활성 영역(6a), 상기 제1 활성 영역(6a) 상의 핀 구조물(33), 상기 핀 구조물(33)와 중첩하는 제1 게이트 구조물(45a), 및 상기 제1 활성 영역(6a) 상의 제1 소스/드레인 영역들(40a)이 배치될 수 있다. 상기 핀 구조물(33)는 제1 하부 반도체 영역(6b), 적층 구조물(10a, 10b, 10c, 12a1, 12b1, 12c1), 및 반도체 캐핑 층(27)을 포함할 수 있다.
상기 반도체 기판(3)은 실리콘 기판일 수 있다. 상기 수직 방향(Z)은 상기 반도체 기판(3)의 상부면(3S)과 수직한 방향일 수 있다. 상기 제1 활성 영역(6a)은 상기 반도체 기판(3)의 상부면(3S)과 평행한 제1 방향(D1)으로 연장될 수 있다.
상기 반도체 기판(3) 상에서 상기 제1 활성 영역(6a)의 측면들을 덮는 제1 소자분리막(16a)이 배치될 수 있다. 상기 제1 소자분리 막(16a)은 상기 반도체 기판(3)의 상기 상부면(3S) 및 상기 제1 활성 영역(6a)의 측면들을 덮는 제1 버퍼 절연 층(18a), 상기 제1 버퍼 절연 층(18a)을 덮는 제1 절연성 라이너(19a), 및 상기 제1 절연성 라이너(19a)를 덮는 제1 갭필 절연 층(20a)을 포함할 수 있다.
상기 핀 구조물(33)는 상기 제1 방향(D1)의 제1 측면들(33S1) 및 상기 제1 방향(D1)과 수직한 제2 방향(D2)의 제2 측면들(33S2)을 가질 수 있다. 상기 제2 방향(D2)은 상기 반도체 기판(3)의 상부면(3S)과 평행할 수 있다.
명세서 전체에 걸쳐서, "상기 제1 방향(D1)의 측면들"은 상기 제1 방향(D1)을 따라 배열된 측면들을 의미할 수 있고, "상기 제2 방향(D2)의 측면들"은 상기 제2 방향(D2)을 따라 배열된 측면들을 의미할 수 있다.
상기 핀 구조물(33)는 상기 제1 활성 영역(6a)으로부터 상기 수직 방향(Z)으로 연장된 부분을 포함할 수 있다. 예를 들어, 상기 핀 구조물(33)의 상기 제1 하부 반도체 영역(6b)은 상기 제1 활성 영역(6a)으로부터 상기 수직 방향(Z)으로 연장될 수 있다. 따라서, 상기 제1 하부 반도체 영역(6b)은 상기 제1 활성 영역(6a)과 동일한 물질, 예를 들어 실리콘으로 형성될 수 있다.
상기 핀 구조물(33)의 상기 적층 구조물(10a, 10b, 10c, 12a1, 12b1, 12c1)은 상기 제1 하부 반도체 영역(6b) 상에서 교대로 적층된 복수의 제1 반도체 층들(10a, 10b, 10c) 및 복수의 제2 반도체 층들(12a1, 12b1, 12c1)을 포함할 수 있다.
상기 복수의 제1 반도체 층들(10a, 10b, 10c)은 상기 수직 방향(Z)으로 서로 이격된 제1 실리콘-저마늄 층(10a), 제2 실리콘-저마늄 층(10b) 및 제3 실리콘-저마늄 층(10c)을 포함할 수 있다. 상기 제1 실리콘-저마늄 층(10a)은 상기 제1 하부 반도체 영역(6b)과 접촉할 수 있다.
상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1)은 상기 수직 방향(Z)으로 서로 이격된 제1 실리콘 층(12a1), 제2 실리콘 층(12b1) 및 제3 실리콘 층(12c1)을 포함할 수 있다. 상기 제1 실리콘 층(12a1)은 상기 제1 실리콘-저마늄 층(10a)과 상기 제2 실리콘-저마늄 층(10b) 사이에 개재되고, 상기 제2 실리콘 층(12b1)은 상기 제2 실리콘-저마늄 층(10b)과 상기 제3 실리콘-저마늄 층(10c) 사이에 개재되고, 상기 제3 실리콘 층(12c1)은 상기 제3 실리콘-저마늄 층(10c)의 상부면 상에 배치될 수 있다.
일 예에서, 상기 제1 실리콘-저마늄 층(10a), 상기 제2 실리콘-저마늄 층(10b) 및 상기 제3 실리콘-저마늄 층(10c)은 서로 동일한 제1 두께를 가질 수 있다.
일 예에서, 상기 제1 하부 반도체 영역(6b)의 두께는 상기 복수의 제1 반도체 층들(10a, 10b, 10c) 각각의 두께 보다 클 수 있다.
일 예에서, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중 적어도 하나의 두께는 상기 복수의 제1 반도체 층들(10a, 10b, 10c) 각각의 두께 보다 작을 수 있다.
상기 핀 구조물(33)의 상기 반도체 캐핑 층(27)은 상기 제1 게이트 구조물(45a)과 상기 적층 구조물(10a, 10b, 10c, 12a1, 12b1, 12c1) 사이에 개재되며 상기 제1 게이트 구조물(45a)과 상기 제1 하부 반도체 영역(6b) 사이로 연장될 수 있다. 상기 반도체 캐핑 층(27)은 상기 제1 하부 반도체 영역(6b)의 상기 제2 방향(D2)의 측면들(6S2), 및 상기 적층 구조물(10a, 10b, 10c, 12a1, 12b1, 12c1)의 상기 제2 방향의 측면들, 및 상기 적층 구조물(10a, 10b, 10c, 12a1, 12b1, 12c1)의 상부면을 덮을 수 있다.
일 예에서, 상기 복수의 제1 반도체 층들(10a, 10b, 10c) 및 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중에서, 최하위 층은 최하위의 제1 반도체 층(12a1)일 수 있고, 상기 반도체 캐핑 층(27)에서, 상기 제1 하부 반도체 영역(6b)의 측면을 덮는 부분(27L)의 최대 두께는 상기 최하위의 제1 반도체 층(10a)의 측면의 덮는 부분(27S1)의 최소 두께와 다를 수 있다. 예를 들어, 상기 반도체 캐핑 층(27)에서, 상기 제1 하부 반도체 영역(6b)의 측면을 덮는 부분(27L)의 최대 두께는 상기 최하위의 제1 반도체 층(10a)의 측면의 덮는 부분(27S1)의 최소 두께 보다 클 수 있다.
일 예에서, 상기 반도체 캐핑 층(27)에서, 상기 제1 하부 반도체 영역(6b)을 덮는 부분(27L)의 최대 두께는 상기 복수의 제1 반도체 층들(10a, 10b, 10c)을 덮는 부분들(27S1)의 최소 두께 보다 클 수 있다.
일 예에서, 상기 반도체 캐핑 층(27)에서, 상기 복수의 제1 반도체 층들(10a, 10b, 10c)을 덮는 부분들(27S1)의 두께와, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1)을 덮는 부분들(27S2)의 두께는 서로 다를 수 있다.
일 예에서, 상기 반도체 캐핑 층(27)에서, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중 최상위의 제2 반도체 층(12c1)의 상부에 위치하는 상기 반도체 캐핑 층(27)의 상기 수직 방향(Z)의 두께는 대략 4nm 이상의 두께일 수 있고, 상기 복수의 제1 반도체 층들(10a, 10b, 10c)을 덮는 상기 반도체 캐핑 층(27)의 부분들(27S1)의 두께는 대략 2nm이하의 두께일 수 있다. 따라서, 상기 반도체 캐핑 층(27)에서, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중 최상위의 제2 반도체 층(12c1)의 상부에 위치하는 상기 반도체 캐핑 층(27)의 상기 수직 방향(Z)의 두께는 상기 복수의 제1 반도체 층들(10a, 10b, 10c)을 덮는 상기 반도체 캐핑 층(27)의 부분들(27S1)의 두께 보다 2배 이상일 수 있다.
상기 반도체 캐핑 층(27)에서, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중 최상위의 제2 반도체 층(12c1)의 상부에 위치하는 상기 반도체 캐핑 층(27)의 상기 수직 방향(Z)의 두께는 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중 상기 제1 및 제2 실리콘 층들(12a1, 12b)의 측면을 덮는 상기 반도체 캐핑 층(27)의 부분들(27S1)의 두께의 두배 이상일 수 있다.
상기 복수의 제1 반도체 층들(10a, 10b, 10c) 중 적어도 하나의 제1 반도체 층은 상부면 및 하부면의 상기 제2 방향(D2)의 폭들 보다 가운데 부분의 상기 제2 방향(D2)의 폭이 좁아지도록 오목한 측면들을 가질 수 있다. 예를 들어, 각각의 상기 복수의 제1 반도체 층들(10a, 10b, 10c)은 오목한 측면들을 가질 수 있다.
상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들(33S2) 중 적어도 하나의 측면은 상기 제1 활성 영역(6a)의 상기 제2 방향의 측면들 중 어느 하나의 측면 보다 상기 제2 방향(D2)으로 돌출되어 상기 제1 소자분리 막(16a)의 일부와 중첩할 수 있다. 예를 들어, 상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들(33S2)은 상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들(33S2)과 인접하는 상기 제1 활성 영역(6a)의 상기 제2 방향(D2)의 측면들 보다 상기 제2 방향(D2)으로 돌출되어 상기 제1 소자분리 막(16a)의 일부와 중첩할 수 있다.
상기 제1 하부 반도체 영역(6b)을 덮은 상기 반도체 캐핑 층(27)의 부분은 상기 제1 소자분리 막(16a)의 일부와 중첩할 수 있다.
일 예에서, 상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들(33S) 중 적어도 일부의 측면은 상기 제1 버퍼 절연 층(18a)의 상단과 중첩할 수 있다.
일 예에서, 상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들은 상기 제1 버퍼 절연 층(20a)의 상단과 중첩할 수 있고, 상기 제1 갭필 절연 층(20a)과 중첩하지 않을 수 있다.
일 예에서, 상기 핀 구조물(33)의 상기 반도체 캐핑 층(27)은 상기 제1 버퍼 절연 층(18a)의 상단과 중첩할 수 있고, 상기 제1 갭필 절연 층(20a)과 중첩하지 않을 수 있다.
일 예에서, 상기 핀 구조물(33)는 상기 반도체 기판(3)으로부터 멀어지는 상기 수직 방향(Z)으로 갈수록 점차적으로 폭이 증가하다가 다시 폭이 감소하는 영역을 포함할 수 있다. 예를 들어, 상기 핀 구조물(33)의 상부 영역(27U)은 상기 반도체 기판(3)으로부터 멀어지는 상기 수직 방향(Z)으로 갈수록 점차적으로 폭이 증가하다가 다시 폭이 감소할 수 있다.
일 예에서, 상기 복수의 제1 반도체 층들(10a, 10b, 10c)은 상기 제1 소자분리 막(16a)과 중첩하지 않을 수 있다.
일 예에서, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1)은 상기 제1 소자분리 막(16a)과 중첩하지 않을 수 있다.
상기 제1 게이트 구조물(45a)은 상기 핀 구조물(33)의 상부면 및 상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들(33S2)을 덮으며 상기 제1 소자분리 막(16a) 상으로 연장될 수 있다. 상기 제1 게이트 구조물(45a)은 제1 게이트 유전체 층(47a) 및 상기 제1 게이트 유전체 층(47a) 상의 제1 게이트 전극(49a)을 포함할 수 있다.
상기 제1 게이트 유전체 층(47a)은 상기 제1 소자분리 막(16a)의 상부면, 상기 핀 구조물(33)의 상기 제2 방향(D2)의 측면들 및 상기 핀 구조물(33)의 상기 상부면과 접촉할 수 있다. 상기 제1 게이트 유전체 층(47a)의 두께는 상기 반도체 캐핑 층(27)의 두께 보다 클 수 있다.
일 예에서, 상기 제1 게이트 유전체 층(47a)은 제1 물질 층(47a_1) 및 상기 제1 물질 층(47a_1) 상의 제2 물질 층(47a_2)을 포함할 수 있다. 상기 제2 물질 층(47a_2)은 상기 제1 게이트 전극(49a)의 측면 상으로 연장될 수 있다. 상기 제1 물질 층(47a_1)은 실리콘 산화물로 형성될 수 있고, 상기 제2 물질 층(47a_2)은 고유전체(high-k dielectric)로 형성될 수 있다.
상기 제1 게이트 구조물(45a)의 상기 제1 게이트 유전체 층(47a)의 상기 제1 물질 층(47a_1)은 산화 산화물(oxidation oxide) 및 증착 산화물(deposition oxide)으로 형성될 수 있다. 예를 들어, 상기 제1 게이트 구조물(45a)의 상기 제1 게이트 유전체 층(47a)의 상기 제1 물질 층(47a_1)을 형성하는 것은 상기 반도체 캐핑 층(27)의 표면을 산화시키어 산화 산화물(oxidation oxide)을 형성하고, 상기 산화 산화물 상에 증착 공정을 진행하여 증착 산화물을 형성하는 것을 포함할 수 있다.
일 예에서, 상기 제1 물질 층(47a_1)은 상기 제2 물질 층(47a_2)의 두께 보다 큰 두께를 가질 수 있다.
상기 제1 게이트 구조물(45a) 상에 제1 게이트 캐핑 층(53a)이 배치될 수 있다. 상기 제1 게이트 캐핑 층(53a)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 게이트 구조물(45a) 및 상기 제1 게이트 캐핑 층(53a)의 측면들 상에 제1 게이트 스페이서들(56a)이 배치될 수 있다. 상기 제1 게이트 스페이서들(56a)은 상기 핀 구조물(33)의 상기 반도체 캐핑 층(27) 상에 배치될 수 있다.
상기 제1 소스/드레인 영역들(40a)은 상기 핀 구조물(33)의 상기 제1 방향(D1)의 측면들(33S1)과 접촉할 수 있다.
상기 제1 게이트 구조물(45a) 양 옆에 배치되며 상기 제1 소스/드레인 영역들(40a)과 전기적으로 연결되는 제1 콘택 플러그들(62a)이 배치될 수 있다.
일 예에서, 상기 제1 콘택 플러그들(62a)과 상기 제1 게이트 스페이서들(56a) 사이에 제1절연 층(59a)이 배치될 수 있다.
다음으로, 도 1 및 도 2a와 함께, 도 2b를참조하면, 제2 트랜지스터 영역(TR2) 내에서, 상기 반도체 기판(3)으로부터 상기 수직 방향(Z)으로 돌출된 제2 활성 영역(8a), 상기 제2 활성 영역(8a)으로부터 상기 수직 방향(Z)으로 연장된 제2 하부 반도체 영역(8b), 상기 제2 하부 반도체 영역(8b) 상에서 상기 수직 방향(Z)으로 이격된 복수의 반도체 채널 층들(12a2, 12b2, 12c2), 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)과 중첩하는 제2 게이트 구조물(45b), 및 상기 제2 활성 영역(8a) 상의 제2 소스/드레인 영역들(40b)이 배치될 수 있다.
상기 제2 활성 영역(8a)은 상기 제1 활성 영역(6a)과 이격될 수 있다. 상기 제2 활성 영역(8a)은 상기 제1 방향(D1)으로 연장될 수 있다.
상기 반도체 기판(3)의 상부면(3S)및 상기 제2 활성 영역(8a)의 측면들을 덮는 제2 소자분리 막(16b)이 배치될 수 있다.
상기 제2 소자분리 막(16b)은 상기 제2 활성 영역들(8a)의 측면들을 덮는 제2 버퍼 절연 층(18b), 상기 제2 버퍼 절연 층(18b)을 덮는 제2 절연성 라이너(19b), 및 상기 제2 절연성 라이너(19b)를 덮는 제2 갭필 절연 층(20b)을 포함할 수 있다.
상기 제1 버퍼 절연 층(18a) 및 상기 제2 버퍼 절연 층(18b)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있고, 상기 제2 절연성 라이너(19a) 및 상기 제2 절연성 라이너(19b)는 서로 동일한 물질, 예를 들어 실리콘 질화물로 형성될 수 있고, 상기 제1 갭필 절연 층(20a) 및 상기 제2 갭필 절연 층(20b)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)은 상기 제2 하부 반도체 영역(8b) 상의 제1 반도체 채널 층(12a2), 상기 제1 반도체 채널 층(12a2) 상의 제2 반도체 채널 층(12b2), 및 상기 제2 반도체 채널 층(122b) 상의 제3 반도체 채널 층(12c2)을 포함할 수 있다.
각각의 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)의 두께는 각각의 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1)의 두께와 실질적으로 동일할 수 있다.
상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2) 및 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1)은 서로 동일한 물질, 예를 들어 에피택시얼 성장된 실리콘 물질로 형성될 수 있다.
상기 제2 게이트 구조물(45b)은 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)과 중첩하며 상기 제2 방향(D2)으로 연장되어 상기 제2 소자분리 막(16b) 상에 배치될 수 있다.
상기 제2 게이트 구조물(45b)은 상기 제2 방향(D2)으로 연장되면서 상기 제2 하부 반도체 영역(8b)의 상부면 및 상기 제2 방향(D2)의 측면들(8S2)을 덮고, 각각의 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)을 둘러쌀 수 있다. 상기 제2 게이트 구조물(45b)은 상기 제2 방향(D2)으로 연장되면서, 각각의 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)의 상부면, 하부면, 및 상기 제2 방향(D2)의 측면을 덮을 수 있다.
상기 제2 소스/드레인 영역들(40b)은 상기 제2 활성 영역(8a) 상에서 상기 수직 방향(Z)으로 연장되어 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)의 상기 제1 방향(D1)의 측면들과 접촉할 수 있다.
상기 제2 게이트 구조물(45b)은 제2 게이트 유전체 층(47b) 및 제2 게이트 전극(49b)을 포함할 수 있다.
상기 제2 게이트 유전체 층(47b)은 제3 물질 층(47b_1) 및 제4 물질 층(47b_2)을 포함할 수 있다.
상기 제2 게이트 유전체 층(47b)의 상기 제4 물질 층(47b_2)은 상기 제2 게이트 전극(49b)과 상기 제2 하부 반도체 영역(8b) 사이, 상기 제2 게이트 전극(49b)과 상기 제2 하부 반도체 영역(8b) 사이, 상기 제2 게이트 전극(49b)과 상기 제1 반도체 채널 층(12a2) 사이, 상기 제2 게이트 전극(49b)과 상기 제2 반도체 채널 층(12b2) 사이, 및 상기 제2 게이트 전극(49b)과 상기 제3 반도체 채널 층(12c2) 사이, 및 상기 제2 게이트 전극(49b)과 상기 제2 소스/드레인 영역들(40b) 사이에 개재되며, 상기 제2 게이트 전극(49b)의 측면들을 덮을 수 있다.
일 예에서 상기 제2 게이트 유전체 층(47b)의 상기 제3 물질 층(47b_1)은 상기 제4 물질 층(47b_2)과 상기 제2 하부 반도체 영역(8b) 사이, 상기 제4 물질 층(47b_2)과 상기 제1 반도체 채널 층(12a2) 사이, 상기 제4 물질 층(47b_2)과 상기 제2 반도체 채널 층(12b2) 사이, 및 상기 제4 물질 층(47b_2)과 상기 제3 반도체 채널 층(12c2) 사이에 개재될 수 있다.
일 예에서, 상기 제1 게이트 유전체 층(47a)의 두께는 상기 제2 게이트 유전체 층(47b)의 두께 보다 클 수 있다.
실시예들에 따르면, 상기 제1 트랜지스터 영역(TR1) 내에서, 상기 제1 게이트 구조물(45a), 상기 제1 소스/드레인 영역들(40a), 및 상기 제1 소스/드레인 영역들(40a) 사이의 상기 핀 구조물(33)를 포함하는 제1 트랜지스터가 제공될 수 있다. 상기 핀 구조물(33)는 상기 제1 트랜지스터의 채널 영역으로 제공될 수 있다.
상기 제1 게이트 구조물(45a)의 상기 제1 게이트 유전체 층(47a)은 실리콘-저마늄으로 형성될 수 있는 상기 복수의 제1 반도체 층들(10a, 10b, 10c)과 직접적으로 접촉하지 않고 실리콘으로 형성될 수 있는 상기 반도체 캐핑 층(27)과 직접적으로 접촉할 수 있다. 이와 같이, 상기 제1 게이트 구조물(45a)의 상기 제1 게이트 유전체 층(47a)이 상기 복수의 제1 반도체 층들(10a, 10b, 10c)과 이격되고 상기 반도체 캐핑 층(27)과 직접적으로 접촉하도록 형성됨으로써, 상기 제1 게이트 유전체 층(47a)의 신뢰성을 향상시킬 수 있고, 상기 제1 트랜지스터의 문턱전압이 비정상적으로 낮아지거나, 불안정해지는 것을 방지할 수 있고, 상기 제1 트랜지스터의 전기적 특성을 향상시킬 수 있다.
실시예들에 따르면, 상기 제2 트랜지스터 영역(TR2) 내에서, 상기 제2 게이트 구조물(45b), 상기 제2 소스/드레인 영역들(40b), 및 상기 제2 소스/드레인 영역들(40b) 사이의 상기 반도체 채널 층들(12a2, 12b2, 12c2)을 포함하는 제2 트랜지스터가 제공될 수 있다. 이와 같은 제2 트랜지스터는 게이트-올-어라운드(Gate-All-Around, GAA) 형 모스펫(MOSFET)일 수 있다.
일 예에서, 상기 제2 게이트 구조물(45b)은 상기 제2 소스/드레인 영역들(40b)과 직접적으로 접촉할 수 있다. 그렇지만, 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 구조물(45b)은 상기 제2 소스/드레인 영역들(40b)과 이격될 수 있다. 이와 같이, 상기 제2 게이트 구조물(45b)과 상기 제2 소스/드레인 영역들(40b)이 서로 이격되는 변형 예에 대하여, 도 3을 참조하여 설명하기로 한다. 도 3은 상기 제2 게이트 구조물(45b)과 상기 제2 소스/드레인 영역들(40b)이 서로 이격되는 변형 예를 설명하기 위하여, 도 1의 III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 3을 참조하면, 제2 게이트 구조물(45b)과 제2 소스/드레인 영역들(40b) 사이에 절연성 스페이서들(38)이 배치될 수 있다. 상기 절연성 스페이서들(38)은 상기 제2 게이트 구조물(45b)과 상기 제2 소스/드레인 영역들(40b)을 서로 이격시킬 수 있다.
다시, 도 2a 및 도 2b를 참조하면, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 및 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2)의 각각은 서로 동일한 두께를 가질 수 있다. 그렇지만, 실시예들은 이에 한정되지 않을 수 있다. 예를 들어, 변형 예에서, 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중 어느 하나의 제2 반도체 층은 나머지 제2 반도체 층들과 다른 두께를 가질 수 있고, 상기 복수의 반도체 채널 층들(12a2, 12b2, 12c2) 중 어느 하나의 반도체 채널 층은 나머지 반도체 채널 층들과 다른 두께를 가질 수 있다. 이와 같은 변형 예에 대하여, 도 4a 및 도 4b, 및 도 5a 및 도 5b를 참조하여 설명하기로 한다.
변형 예에서, 도 4a 및 도 4b를 참조하면, 상기 수직 방향(Z)으로 서로 이격된 복수의 제2 반도체 층들(12a1, 12b1, 12c1a) 중에서, 최상위의 제2 반도체 층(12c1a)의 두께는 나머지 제2 반도체 층들(12a1, 12b1) 각각의 두께 보다 클 수 있다. 상기 수직 방향(Z)으로 서로 이격된 복수의 반도체 채널 층들(12a2, 12b2, 12c2a) 중에서, 최상위의 반도체 채널 층(12c2a)의 두께는 나머지 반도체 채널 층들(12a2, 12b2) 각각의 두께 보다 클 수 있다.
다른 변형 예에서, 도 5a 및 도 5b를 참조하면, 상기 수직 방향(Z)으로 서로 이격된 복수의 제2 반도체 층들(12a1, 12b1, 12c1b) 중에서, 최상위의 제2 반도체 층(12c1b)의 두께는 나머지 제2 반도체 층들(12a1, 12b1) 각각의 두께 보다 클 수 있다. 상기 수직 방향(Z)으로 서로 이격된 복수의 반도체 채널 층들(12a2, 12b2, 12c2b) 중에서, 최상위의 반도체 채널 층(12c2b)의 두께는 나머지 반도체 채널 층들(12a2, 12b2) 각각의 두께 보다 작을 수 있다.
다음으로, 도 6을 참조하여 앞에서 상술한 반도체 캐핑 층(도 2a의 27)의 변형 예에 대하여 설명하기로 한다.
변형 예에서, 도 6을 참조하면, 두께가 증가된 반도체 캐핑 층(27a)이 배치될 수 있다. 상기 반도체 캐핑 층(27a)은 상기 제1 버퍼 절연 층(18a)의 상단 및 상기 제1 절연성 라이너(19a)의 상단과 상기 수직 방향(Z)으로 중첩할 수 있다.
다음으로, 도 7을 참조하여 앞에서 상술한 핀 구조물(도 2a의 33)의 변형 예에 대하여 설명하기로 한다.
도 7을 참조하면, 핀 구조물(33a)는 상기 제1 하부 반도체 영역(6b) 상에서 교대로 적층된 복수의 제1 반도체 층들(10a, 10b, 10c, 10d) 및 복수의 제2 반도체 층들(12a1, 12b1, 12c1)을 포함할 수 있다. 교대로 적층된 상기 복수의 제1 반도체 층들(10a, 10b, 10c, 10d) 및 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 중에서, 최하위 층은 최하위 제1 반도체 층(10a)일 수 있고, 최상위 층은 최상위 제1 반도체 층(10d)일 수 있다.
다음으로, 도 8 및 도 9를 참조하여 앞에서 상술한 상기 제1 활성 영역(도 1 및 도 2a의 6a), 상기 제1 게이트 전극(도 1 및 도 2a의 45a), 상기 제1 소스/드레인 영역들(도 1 및 도 2a의 40a), 상기 제1 소자 분리 막(도 1 및 도 2a의 16a)의 변형 예에 대하여 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이고, 도 9는 도 8의 V-V'선 및 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이다.
도 8 및 도 9를 참조하면, 반도체 기판(103)으로부터 돌출된 베이스 활성 영역(104), 상기 베이스 활성 영역(104)으로부터 수직 방향(Z)으로 연장된 복수의 제1 활성 영역들(106a), 및 상기 제1 활성 영역들(106a)로부터 상기 수직 방향(Z)으로 연장된 핀 구조물들(133)이 배치될 수 있다. 상기 제1 활성 영역들(106a)은 제1 방향(D1)으로 연장될 수 있다.
상기 베이스 활성 영역(104) 상에 배치되며 상기 복수의 제1 활성 영역들(106a)을 한정하는 얕은 소자분리 막들(116a)이 배치될 수 있다. 상기 베이스 활성 영역(104)을 한정하며 상기 얕은 소자분리 막들(116a)의 외측을 둘러싸는 깊은 소자분리 막들(122)이 배치될 수 있다.
상기 얕은 소자분리 막들(116a)은 제1 얕은 소자분리 부분(116a1) 및 제2 얕은 소자분리 부분(116a2)을 포함할 수 있다. 상기 제1 얕은 소자분리 부분(116a1)은 상기 제 2 방향(D2)에서 상기 깊은 소자분리 막(122)과 접촉할 수 있다. 상기 제2 얕은 소자분리 부분(116a2)은 상기 제1 활성 영역들(106a) 사이에 개재될 수 있다.
상기 얕은 소자분리 막들(116a)의 각각은 상기 베이스 활성 영역(104)의 표면을 덮으며 각각의 상기 제1 활성 영역들(106a)의 측면들 상으로 연장되는 버퍼 절연 층(118a), 상기 버퍼 절연 층(118a)을 덮는 절연성 라이너(119a) 및 상기 절연성 라이너(119a)를 덮는 갭필 절연 층(120a)을 포함할 수 있다.
상기 제1 활성 영역들(106a) 상에 핀 구조물들(133)이 배치될 수 있다. 각각의 상기 핀 구조물들(133)은 각각의 상기 제1 활성 영역들(106a)로부터 상기 수직 방향(Z)으로 연장될 수 있다.
각각의 상기 핀 구조물들(133)은 앞에서 상술한 상기 핀 구조물(도 2a의 33)와 실질적으로 동일한 구조 및 동일한 물질로 형성될 수 있다. 따라서, 각각의 상기 핀 구조물들(133)은 도 2a에서 상술한 상기 제1 하부 반도체 영역(6b), 상기 복수의 제1 반도체 층들(10a, 10b, 10c), 상기 복수의 제2 반도체 층들(12a1, 12b1, 12c1) 및 상기 반도체 캐핑 층(27)을 포함할 수 있다.
상기 핀 구조물들(133)과 중첩하며 제2 방향(D2)으로 연장되고 서로 평행한 복수의 게이트 구조물들(145)이 배치될 수 있다.
상기 복수의 게이트 구조물들(145)의 각각은 앞에서 설명한 상기 제1 게이트 구조물(도 2a의 45a)과 실질적으로 동일한 구조 및 동일한 물질로 형성될 수 있다. 따라서, 상기 복수의 게이트 구조물들(145)의 구조 및 물질은 앞에서 상술한 상기 제1 게이트 구조물(도 2a의 45a)로부터 알 수 있으므로, 자세한 설명은 생략하기로 한다.
상기 제1 활성 영역들(106a) 상에서, 각각의 상기 핀 구조물들(133)의 상기 제1 방향(D1)의 측면들(33S1)과 접촉하는 소스/드레인 영역들(140a)이 배치될 수 있다.
도 2a에서 상술한 것과 마찬가지로, 각각의 상기 복수의 게이트 구조물들(145) 상에 게이트 캐핑 층(53a)이 배치될 수 있고, 각각의 상기 복수의 게이트 구조물들(145)의 측면들 및 상기 게이트 캐핑 층(43a)의 측면들 상에 게이트 스페이서(56a)가 배치될 수 있고, 상기 소스/드레인 영역들(140a) 상에 콘택 플러그(62a)가 배치될 수 있고, 상기 콘택 플러그(62a)와 상기 게이트 스페이서(56a) 사이에 절연 층(59a)이 배치될 수 있다.
상기 제1 얕은 소자분리 부분(116a1) 및 상기 제2 얕은 소자분리 부분(116a2)은 실질적으로 동일한 레벨에 위치하는 상부면들을 가질 수 있다. 그렇지만, 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 제2 얕은 소자분리 부분(116a2)의 상부면은 상기 제1 얕은 소자분리 부분(116a1)의 상부면과 다른 높이 레벨에 위치하도록 변형될 수 있다. 이와 같은 변형 예에 대하여 도 10을 참조하여 설명하기로 한다. 도 10은 도 8의 V-V'선 및 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이다.
변형 예에서, 도 10을 참조하면, 도 9에서 상술한 얕은 소자분리 막들(116a)은 제1 얕은 소자분리 부분(116a1) 및 상기 제1 얕은 소자분리 부분(116a1)의 상부면 보다 낮은 높이 레벨의 상부면을 갖는 제2 얕은 소자분리 부분(116a2')을 포함할 수 있다.
상기 제2 얕은 소자분리 부분(116a')의 상부면이 상기 제1 얕은 소자분리 부분(116a1)의 상부면 보다 낮게 배치됨으로 인하여, 상기 제2 얕은 소자분리 부분(116a2)과 접촉하는 상기 핀 구조물들(133)의 하단들은 상기 제1 얕은 소자분리 부분(116a1)과 접촉하는 상기 핀 구조물들(133)의 하단들 보다 낮을 수 있다.
다음으로, 도 1, 도 11, 및 도 12a 내지 14b를 참조하여 본 발명의 실시예들에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다. 도 11은 본 발명의 실시예들에 따른 반도체 소자 형성 방법을 나타낸 공정 흐름도이고, 도 12a 내지 도 14b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다. 도12a 내지 도 14b에서, 도 12a, 도 13a 및 도 14a는 도 1의 I-I'선 및 III-III'선을 따라 취해진 영역들을 나타낸 단면도들이고, 도 12b, 도 13b 및 도 14b는 도 1의 II-II'선 및 IV-IV'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 1, 도 11, 도 12a 및 도 12b를 참조하면, 소자분리 막(16a, 16b)을 관통하며 상기 소자분리 막(16a, 16b)으로부터 돌출 된 제1 핀 구조물 및 제2 핀 구조물을 형성할 수 있다 (S10). 상기 소자분리 막(16a, 16b)을 관통하며 상기 소자분리 막(16a, 16b)으로부터 돌출 된 제1 핀 구조물 및 제2 핀 구조물을 형성하는 것은 반도체 기판(3) 상에 에피택시얼 성장 공정을 진행하여 교대로 적층된 복수의 실리콘-저마늄 층들(10) 및 복수의 실리콘 층들(12)을 형성하고, 상기 복수의 실리콘-저마늄 층들(10), 상기 복수의 실리콘 층들(12), 및 상기 반도체 기판(3)을 식각하여 상기 제1 핀 구조물 및 상기 제2 핀 구조물을 형성하고, 상기 반도체 기판(3) 상에서 상기 복수의 실리콘-저마늄 층들(10) 및 상기 복수의 실리콘 층들(12) 아래에 위치하는 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 하부 측면들을 덮는 상기 소자분리 막(16a, 16b)을 형성하는 것을 포함할 수 있다.
상기 소자분리 막(16a, 16b)을 형성하는 것은 상기 복수의 실리콘-저마늄 층들(10) 및 상기 복수의 실리콘 층들(12), 및 상기 반도체 기판(3)을 식각하여 상기 제1 핀 구조물 및 상기 제2 핀 구조물을 형성한 후에, 상기 반도체 기판(3)의 표면 및 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 표면들을 산화시키어 버퍼 절연 층(18a, 18b)을 형성하고, 상기 버퍼 절연 층(18a, 18b)을 콘포멀하게 덮는 절연성 라이너(19a, 19b)를 형성하고, 상기 절연성 라이너(19a, 19b) 상에 갭필 절연 층(20a, 20b)을 형성하고, 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 상부 영역들을 노출시키도록 상기 갭필 절연 층(20a, 20b), 상기 절연성 라이너(19a, 19b) 및 상기 버퍼 절연 층(18a, 18b)을 식각하는 것을 포함할 수 있다.
상기 소자분리 막(16a, 16b)을 형성하면서 상기 복수의 실리콘-저마늄 층들(10)의 측면들은 상기 복수의 실리콘 층들(12)의 측면들 보다 오목하게 리세스될 수 있다. 예를 들어, 상기 버퍼 절연 층(18a, 18b)을 형성하기 위하여, 상기 복수의 실리콘-저마늄 층들(10) 및 상기 복수의 실리콘 층들(12)을 열산화시키면서 상기 복수의 실리콘-저마늄 층들(10)의 측면들은 상기 복수의 실리콘 층들(12)의 측면들 보다 오목하게 리세스될 수 있다.
상기 제1 핀 구조물은 상기 제1 트랜지스터 영역(도 1의 TR1) 내에 형성될 수 이고, 상기 제2 핀 구조물은 상기 제2 트랜지스터 영역(도 1의 TR2) 내에 형성될 수 있다. 상기 제1 트랜지스터 영역(도 1의 TR1) 내에 위치하는 소자분리 막은 제1 소자분리 막(16a)으로 정의될 수 있고, 상기 제2 트랜지스터 영역(도 1의 TR2) 내에 위치하는 소자분리 막은 제2 소자분리 막(16a)으로 정의될 수 있다.
상기 제1 트랜지스터 영역(도 1의 TR1) 내에 형성된 상기 제1 핀 구조물은 상기 제1 소자분리 막(16a)에 의해 측면이 둘러싸이는 제1 활성 영역(6a), 상기 제1 소분리 막(16a) 보다 높은 레벨에 위치하는 제1 하부 반도체 영역(6b), 상기 제1 하부 반도체 영역(6b) 상에 형성된 상기 복수의 실리콘-저마늄 층들(10) 및 상기 복수의 실리콘 층들(12)을 포함할 수 있다. 여기서, 상기 제1 활성 영역(6a) 및 상기 제1 하부 반도체 영역(6b)은 상기 반도체 기판(3)이 식각되면서 형성될 수 있다.
상기 제2 트랜지스터 영역(도 1의 TR2) 내에 형성된 상기 제2 핀 구조물은 상기 제2 소자분리 막(16b)에 의해 측면이 둘러싸이는 제2 활성 영역(8a), 상기 제2 소분리 막(16b) 보다 높은 레벨에 위치하는 제2 하부 반도체 영역(8b), 상기 제2 하부 반도체 영역(8b) 상에 형성된 상기 복수의 실리콘-저마늄 층들(10) 및 상기 복수의 실리콘 층들(12)을 포함할 수 있다. 여기서, 상기 제2 활성 영역(8a) 및 상기 제2 하부 반도체 영역(8b)은 상기 반도체 기판(3)이 식각되면서 형성될 수 있다.
상기 제1 핀 구조물에서, 상기 제1 소자분리 막(16a)으로부터 돌출된 부분은 제1 핀 돌출 영역(6P)으로 정의하고, 상기 제2 핀 구조물에서, 상기 제2 소자분리 막(16b)으로부터 돌출된 부분은 제2 핀 돌출 영역(8P)으로 정의할 수 있다.
상기 제2 핀 구조물의 핀 돌출 영역(8P)을 덮는 희생 보호 층을 형성할 수 있다 (S20). 예를 들어, 상기 제1 및 제2 핀 돌출 영역들(6P, 8P), 및 상기 제1 및 제2 소자분리 막들(16a, 16b)의 표면들을 덮는 제1 희생 보호 층(24a), 제2 희생 보호 층(24b) 및 제3 희생 보호 층(24c)을 차례로 형성할 수 있다. 상기 제1 희생 보호 층(24a) 및 상기 제3 희생 보호 층(24c)은 실리콘 산화물로 형성될 수 있고, 상기 제2 희생 보호 층(24b)은 실리콘 질화물로 형성할 수 있다.
도 11, 도 13a 및 도 13b를 참조하면, 상기 제1 핀 구조물의 핀 돌출 영역(6P)으로부터 에피택시얼 성장된 반도체 캐핑 층(27)을 형성할 수 있다. 예를 들어, 상기 제1 소자분리 막(16a) 및 상기 제1 핀 돌출 영역(6P) 상의 상기 제1 희생 보호 층(24a), 상기 제2 희생 보호 층(24b) 및 상기 제3 희생 보호 층(24c)을 제거하고, 상기 제1 핀 구조물의 핀 돌출 영역(6P)으로부터 에피택시얼 성장된 상기 반도체 캐핑 층(27)을 형성할 수 있다.
이어서, 상기 제2 소자분리 막(16b) 및 상기 제2 핀 돌출 영역(8P) 상에 잔존하는 상기 제1 희생 보호 층(24a), 상기 제2 희생 보호 층(24b) 및 상기 제3 희생 보호 층(24c) 중에서, 상기 제3 희생 보호 층(24c)을 제거할 수 있다.
도 11, 도 14a 및 도 14b를 참조하면, 희생 보호 층을 제거할 수 있다 (S40). 상기 희생 보호 층을 제거하는 것은 상기 제2 소자분리 막(16b) 및 상기 제2 핀 돌출 영역(8P) 상에 잔존하는 상기 제1 희생 보호 층(24a) 및 상기 제2 희생 보호 층(24b)을 제거하는 것을 포함할 수 있다.
따라서, 상기 제1 트랜지스터 영역(TR1) 내에, 상기 제1 핀 돌출 영역(6P) 및 상기 반도체 캐핑 층(27)이 형성될 수 있고, 상기 제2 트랜지스터 영역(TR1) 내에, 상기 반도체 캐핑 층(27)에 의해 덮이지 않은 상기 제2 핀 돌출 영역(8P)이 형성될 수 있다. 상기 제1 핀 돌출 영역(6P) 및 상기 반도체 캐핑 층(27)은 도 2a에서 설명한 상기 핀 구조물(도 2a의 33)를 형성하는데 이용될 수 있다.
다음으로, 도 15a 및 15b를 참조하여 본 발명의 실시예들에 따른 반도체 소자 형성 방법의 변형 예를 설명하기로 한다.
변형 예에서, 도 15a 및 도 15b을 참조하면, 도 12a 및 도 12b에서 설명한 것과 동일한 상기 제1 핀 구조물 및 상기 제2 핀 구조물을 형성할 수 있다. 도 12a 및 도 12b에서 설명한 것과 동일하게, 상기 제1 핀 구조물은 상기 제1 소자분리 막(16a)으로부터 돌출된 상기 제1 핀 돌출 영역(6P)을 가질 수 있고, 상기 제2 핀 구조물은 상기 제2 소자분리 막(16b)으로부터 돌출된 상기 제2 핀 돌출 영역(8P)을 가질 수 있다.
상기 제2 핀 구조물의 상기 제2 핀 돌출 영역(8P)을 덮는 희생 보호 층(24)을 형성할 수 있다. 상기 희생 보호 층(24)으로 상기 제2 핀 구조물의 상기 제2 핀 돌출 영역(8P)을 에피택시얼 성장 공정으로부터 보호하면서, 상기 제1 핀 구조물의 상기 제1 핀 돌출 영역(6P)의 표면으로부터 에피택시얼 성장된 반도체 캐핑 층(27)을 형성할 수 있다. 이어서, 상기 희생 보호 층(24)을 선택적으로 제거할 수 있다. 따라서, 도 14a의 구조와 동일한 구조를 형성할 수 있다.
이어서, 도 1, 도 2a, 도 2b, 및 도 11을 참조하면, 게이트 및 소스/드레인 공정을 진행할 수 있다 (S50). 상기 게이트 및 소스/드레인 공정을 진행하여, 도 2a 및 도 2b에서 설명한 것과 같은 상기 제1 및 제2 게이트 구조물들(45a, 45b), 및 상기 제1 및 제2 소스/드레인 영역들(40a, 40b)을 형성할 수 있다.
상기 제1 게이트 구조물(45a) 및 상기 제1 소스/드레인 영역들(40a)을 형성하는 것은 상기 제1 핀 돌출 영역(도 14a 및 도 14b의 6P) 및 상기 반도체 캐핑 층(도 14a 및 도 14b의 27)을 가로지르며 차례로 적층된 제1 물질 층(47a_1) 제1 희생 게이트 구조물을 형성하고, 상기 제1 희생 게이트 구조물의 측면 상에 제1 게이트 스페이서(56a)를 형성하고, 상기 제1 희생 게이트 구조물 양 옆의 상기 제1 핀 돌출 영역(도 14a 및 도 14b의 6P) 및 상기 반도체 캐핑 층(도 14a 및 도 14b의 27)을 식각하여 도 2a에서 설명한 것과 같은 핀 구조물(33)를 형성하고, 상기 핀 구조물(33)의 양 옆에 상기 제1 소스/드레인 영역들(40a)을 형성하고, 상기 제1 소스/드레인 영역들(40a) 상에 제1 절연 층(59a)을 형성하고, 상기 제1 희생 게이트 구조물을 제거하여 제1 게이트 트렌치를 형성하고, 상기 제1 게이트 트렌치 내에 도 2a에서 설명한 것과 같은 제2 물질 층(47a2) 및 제1 게이트 전극(49a)을 차례로 형성하고, 상기 제1 게이트 전극(49a) 상에 도 2a에서 설명한 것과 같은 게이트 캐핑 층(53a)을 형성하는 것을 포함할 수 있다. 이어서, 상기 제1 절연 층(59a)을 관통하는 제1 콘택 플러그들(62a)을 형성할 수 있다.
상기 제2 게이트 구조물(45b) 및 상기 제2 소스/드레인 영역들(40b)을 형성하는 것은 상기 제2 핀 돌출 영역(도 14a 및 도 14b의 8P)을 가로지르며 차례로 적층된 제1 물질 층 제2 희생 게이트 구조물을 형성하고, 상기 제2 희생 게이트 구조물의 측면 상에 제2 게이트 스페이서(56b)를 형성하고, 상기 제2 희생 게이트 구조물 양 옆의 상기 제2 핀 돌출 영역(도 14a 및 도 14b의 8P)을 식각하여 상기 제2 핀 돌출 영역(도 14a 및 도 14b의 8P)의 상기 복수의 실리콘-저마늄 층들(도 14a 및 도 14b의 10) 및 복수의 실리콘 층들(도 14a 및 도 14b의 12)의 측면들을 노출시키는 리세스들을 형성하고, 상기 리세스들을 채우는 제2 소스/드레인 영역들(40b)을 형성하고, 상기 제2 소스/드레인 영역들(40b)을 형성하고, 상기 제2 소스/드레인 영역들(40b) 상에 제2 절연 층(59b)을 형성하고, 상기 제1 물질 층 및 제2 희생 게이트 구조물을 제거하여 상기 제2 핀 돌출 영역(도 14a 및 도 14b의 8P)의 상기 복수의 실리콘-저마늄 층들(도 14a 및 도 14b의 10)의 측면들을 노출시키는 제2 게이트 트렌치를 형성하고, 상기 제2 게이트 트렌치 의해 노출된 상기 제2 핀 돌출 영역(도 14a 및 도 14b의 8P)의 상기 복수의 실리콘-저마늄 층들(도 14a 및 도 14b의 10)을 선택적으로 제거하고, 상기 게이트 트렌치 내에 그리고 상기 복수의 실리콘-저마늄 층들(도 14a 및 도 14b의 10)을 선택적으로 제거된 공간 내에 도 2b에서 설명한 것과 같은 제3 물질 층(47b_1), 제4 물질 층(47b_2) 및 제2 게이트 전극(49b)을 차례로 형성하고, 상기 제2 게이트 전극(49b) 상에 도 2b에서 설명한 것과 같은 게이트 캐핑 층(53b)을 형성하는 것을 포함할 수 있다. 이어서, 상기 제2 절연 층(59b)을 관통하는 제2 콘택 플러그들(62b)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TR1 : 제1 트랜지스터 영역 TR2 : 제2 트랜지스터 영역
3 : 반도체 기판 6a : 제1 활성 영역
6b : 제1 하부 반도체 영역 8a : 제2 활성 영역
8b : 제2 하부 반도체 영역 10a, 10b, 10c : 제1 반도체 층들
12a1, 12b1, 12c1 : 제2 반도체 층들
12a2, 12b2, 12c2 : 반도체 채널 층들
16a : 제1 소자분리 막 16b : 제2 소자분리 막
18a : 제1 버퍼 절연 층 18b : 제2 버퍼 절연 층
19a : 제1 절연성 라이너 19b : 제2 절연성 라이너
20a : 제1 갭필 절연 층 20b : 제2 갭필 절연 층
27 : 반도체 캐핑 층 33 : 핀 구조물
38 : 절연성 스페이서 40a : 제1 소스/드레인 영역들
40b : 제2 소스/드레인 영역들 45a : 제1 게이트 구조물
45b : 제2 게이트 구조물 47a : 제1 게이트 유전체 층
47a_1 : 제1 물질 층 47a_2 : 제2 물질 층
47b : 제2 게이트 유전체 층 47b_1 : 제3 물질 층
47b_2 : 제4 물질 층 49a : 제1 게이트 전극
49b : 제2 게이트 전극 53a : 제1 게이트 캐핑 층
53b : 제2 게이트 캐핑 층 56a : 제1 게이트 스페이서
56b : 제2 게이트 스페이서 59a : 제1 절연 층
59b : 제2 절연 층 62a : 제1 콘택 플러그
62b : 제2 콘택 플러그

Claims (20)

  1. 반도체 기판으로부터 수직 방향으로 연장된 제1 활성 영역, 상기 제1 활성 영역은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고,
    상기 제1 활성 영역 상에서 서로 이격된 제1 소스/드레인 영역들;
    상기 제1 활성 영역 상에서 상기 제1 소스/드레인 영역들 사이에 배치되는 핀 구조물;
    상기 반도체 기판 상에서 상기 제1 활성 영역의 측면을 덮는 제1 소자분리 막;
    상기 핀 구조물과 중첩하며 상기 제1 방향과 수직한 제2 방향으로 연장되어, 상기 핀 구조물의 상부면 및 상기 핀 구조물의 상기 제2 방향의 측면들을 덮는 제1 게이트 구조물; 및
    상기 제1 게이트 구조물 양 옆에서, 상기 제1 소스/드레인 영역들과 전기적으로 연결되는 제1 콘택 플러그들을 포함하되,
    상기 핀 구조물은 상기 제1 활성 영역으로부터 연장된 제1 하부 반도체 영역, 상기 제1 하부 반도체 영역 상의 적층 구조물, 및 상기 제1 게이트 구조물과 상기 적층 구조물 사이에 개재되며 상기 제1 게이트 구조물과 상기 제1 하부 반도체 영역 사이로 연장되는 반도체 캐핑 층을 포함하고,
    상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고,
    상기 복수의 제1 반도체 층들 중 적어도 하나의 제1 반도체 층의 측면은 상기 제2 방향으로 리세스된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 핀 구조물의 상기 제2 방향의 측면들 중 적어도 하나의 측면은 상기 제2 방향으로 돌출되어 상기 제1 소자분리 막의 일부와 중첩하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 복수의 제1 반도체 층들은 상기 제1 소자분리 막과 중첩하지 않는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 제1 하부 반도체 영역을 덮은 상기 반도체 캐핑 층의 부분은 상기 제1 소자분리 막의 일부와 중첩하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 반도체 캐핑 층에서, 상기 복수의 제2 반도체 층들 중 최상위의 제2 반도체 층의 상부에 위치하는 상기 반도체 캐핑 층의 상기 수직 방향의 두께는 상기 복수의 제1 반도체 층들의 측면들을 덮는 상기 반도체 캐핑 층의 부분들 각각의 두께의 두배 이상인 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 게이트 구조물은 게이트 유전체 층 및 상기 게이트 유전체 층 상의 게이트 전극을 포함하고,
    상기 게이트 유전체 층은 상기 제1 소자분리 막의 상부면, 상기 핀 구조물의 상기 제2 방향의 측면들 및 상기 핀 구조물의 상기 상부면과 접촉하고,
    상기 게이트 유전체 층의 두께는 상기 반도체 캐핑 층의 두께 보다 큰 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 소자분리 막은 상기 제1 활성 영역의 측면을 덮는 버퍼 절연 층, 상기 버퍼 절연 층을 덮는 절연성 라이너, 및 상기 절연성 라이너를 덮는 갭필 절연 층을 포함하고,
    상기 핀 구조물의 상기 제2 방향의 측면들 중 적어도 하나의 측면은 상기 제2 방향으로 돌출되어 상기 버퍼 절연 층의 상단과 중첩하고, 상기 갭필 절연 층의 상부면과 중첩하지 않는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 복수의 제1 반도체 층들의 각각은 실리콘-저마늄 층으로 형성되고,
    상기 복수의 제2 반도체 층들의 각각은 실리콘 층으로 형성되고,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최하위 층은 최하위의 제1 반도체 층이고, 최상위 층은 최상위의 제1 반도체 층이고,
    각각의 상기 복수의 제1 반도체 층들의 두께는 각각의 상기 복수의 제1 반도체 층들의 두께 보다 큰 반도체 소자.
  9. 제 1 항에 있어서,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최하위 층은 최하위의 제1 반도체 층이고,
    상기 제1 하부 반도체 영역은 상기 제1 소자분리 막 보다 높은 레벨에 배치되고,
    상기 제1 하부 반도체 영역의 두께는 상기 최하위의 제1 반도체 층의 두께 보다 크고,
    상기 제1 하부 반도체 영역의 두께는 상기 복수의 제2 반도체 층들 중에서 최하위의 제2 반도체 층의 두께 보다 큰 반도체 소자.
  10. 제 1 항에 있어서,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최하위 층은 최하위의 제1 반도체 층이고,상기 반도체 캐핑 층에서, 상기 제1 하부 반도체 영역의 측면을 덮는 반도체 캐핑 층의 최대 두께는 상기 최하위의 제1 반도체 층의 측면의 덮는 반도체 캐핑 층의 최소 두께와 다른 반도체 소자.
  11. 제 1 항에 있어서,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최상위 층은 최상위의 제2 반도체 층이고,
    상기 복수의 제1 반도체 층들 중 최상위의 제1 반도체 층은 상기 최상위의 제2 반도체 층과 접촉하며 상기 최상위의 제2 반도체 층 아래에 위치하고,
    상기 최상위의 제1 반도체 층 보다 높은 레벨에 위치하는 상기 핀 구조물의 부분은 라운드된 모양인 반도체 소자.
  12. 제 1 항에 있어서,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최상위 층은 최상위의 제2 반도체 층이고,
    상기 복수의 제2 반도체 층들 중에서, 상기 최상위의 제2 반도체 층은 나머지의 제2 반도체 층들 각각의 두께와 다른 두께를 갖는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최상위 층은 최상위의 제1 반도체 층이고, 최하위 층은 최하위의 제1 반도체 층이고,
    상기 복수의 제1 반도체 층들은 실리콘 층이고,
    상기 복수의 제2 반도체 층들은 실리콘-저마늄 층인 반도체 소자.
  14. 제 1 항에 있어서,
    상기 반도체 기판으로부터 상기 수직 방향으로 돌출되고 상기 제1 방향으로 연장되는 제2 활성 영역;
    상기 제2 활성 영역으로부터 상기 수직 방향으로 연장된 제2 하부 반도체 영역;
    상기 제2 하부 반도체 영역 상에서 상기 수직 방향으로 이격된 복수의 반도체 채널 층들;
    상기 제2 활성 영역의 측면을 덮는 제2 소자분리 막;
    상기 제2 소자분리 막 상에서 상기 제2 방향으로 연장되어 상기 복수의 반도체 채널 층들을 둘러싸는 제2 게이트 구조물;
    상기 제2 활성 영역 상에서 상기 수직 방향으로 연장되어 상기 복수의 반도체 채널 층들의 상기 제1 방향의 측면들과 연결되는 제2 소스/드레인 영역들; 및
    상기 제2 소스/드레인 영역들과 전기적으로 연결되는 제2 콘택 플러그들을 더 포함하되,
    상기 제1 게이트 구조물은 제1 게이트 유전체 층 및 상기 제1 게이트 유전체 층 상의 제1 게이트 전극을 포함하고,
    상기 제2 게이트 구조물은 제2 게이트 유전체 층 및 상기 제2 게이트 유전체 층 상의 제2 게이트 전극을 포함하고,
    상기 제1 게이트 유전체 층의 두께는 상기 제2 게이트 유전체 층의 두께 보다 큰 반도체 소자.
  15. 반도체 기판 상에서 활성 영역을 한정하는 소자분리 막;
    상기 활성 영역 상의 소스/드레인 영역들;
    상기 활성 영역으로부터 상기 반도체 기판의 상부면과 수직한 수직 방향으로 연장되고, 상기 소스/드레인 영역들 사이에 배치되는 핀 구조물; 및
    상기 핀 구조물과 중첩하고, 상기 소자분리 막 상으로 연장되는 게이트 구조물을 포함하되,
    상기 활성 영역은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고,
    상기 소스/드레인 영역들은 상기 핀 구조물의 상기 제1 방향의 측면들과 접촉하고,
    상기 게이트 구조물은 상기 핀 구조물의 제2 방향의 측면들, 및 상기 핀 구조물의 상부면을 덮고,
    상기 제2 방향은 상기 제1 방향과 수직한 방향이고,
    상기 핀 구조물은 상기 활성 영역으로부터 상기 수직 방향으로 연장되는 하부 반도체 영역, 상기 하부 반도체 영역 상의 적층 구조물, 및 적어도 상기 게이트 구조물과 상기 적층 구조물 사이에 개재된 부분을 포함하는 반도체 캐핑 층을 포함하고,
    상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고,
    상기 핀 구조물의 측면들 중 적어도 하나의 측면은 상기 소자분리 막의 일부와 중첩하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 복수의 제1 반도체 층들 및 상기 복수의 제2 반도체 층들 중에서, 최상위 층은 최상위의 제2 반도체 층이고,
    상기 복수의 제1 반도체 층들 중 최상위의 제1 반도체 층은 상기 최상위의 제2 반도체 층과 접촉하며 상기 최상위의 제2 반도체 층 아래에 위치하고,
    상기 최상위의 제1 반도체 층 보다 높은 레벨에 위치하는 상기 핀 구조물의 부분은 상기 수직 방향의 두께가 상기 제2 방향의 폭 보다 큰 반도체 소자.
  17. 반도체 기판 상에서 복수의 활성 영역들을 한정하는 얕은 소자분리 막;
    상기 복수의 활성 영역들 상의 소스/드레인 영역들;
    상기 복수의 활성 영역들로부터 상기 반도체 기판의 상부면과 수직한 수직 방향으로 연장되고, 상기 소스/드레인 영역들과 접촉하는 핀 구조물들; 및
    상기 핀 구조물들과 중첩중첩하고, 상기 얕은 소자분리 막 상으로 연장되는 게이트 구조물을 포함하되,
    상기 복수의 활성 영역들의 각각은 상기 반도체 기판의 상부면과 평행한 제1 방향으로 연장되고,
    상기 소스/드레인 영역들은 상기 핀 구조물들의 상기 제1 방향의 측면들과 접촉하고,
    상기 게이트 구조물은 상기 핀 구조물들의 제2 방향의 측면들, 및 상기 핀 구조물들의 상부면들을 덮고,
    상기 제2 방향은 상기 제1 방향과 수직한 방향이고,
    상기 핀 구조물들의 각각은 각각의 상기 활성 영역들로부터 상기 수직 방향으로 연장되는 하부 반도체 영역, 상기 하부 반도체 영역 상의 적층 구조물, 및 적어도 상기 적층 구조물의 상기 제2 방향의 측면들을 덮는 반도체 캐핑 층을 포함하고,
    상기 적층 구조물은 상기 수직 방향으로 교대로 적층된 복수의 제1 반도체 층들 및 복수의 제2 반도체 층들을 포함하고,
    상기 복수의 제2 반도체 층들은 상기 복수의 제1 반도체 층들과 다른 물질을 포함하고,
    상기 복수의 제1 반도체 층들의 상기 제2 방향의 측면들은 상기 복수의 제2 반도체 층들의 상기 제2 방향의 측면들 보다 오목하되,
    상기 복수의 제1 반도체 층들 중 적어도 하나의 제1 반도체 층에서, 가운데 부분의 상기 제2 방향의 폭은 상부면 및 하부면의 상기 제2 방향의 폭 보다 작은 반도체 소자.
  18. 제 17 항에 있어서,
    상기 반도체 기판으로부터 상기 수직 방향으로 연장되는 베이스 활성 영역; 및
    상기 반도체 기판 상에서 상기 베이스 활성 영역을 한정하는 깊은 소자분리 막을 더 포함하되,
    상기 활성 영역들은 상기 베이스 활성 영역으로부터 상기 수직 방향으로 연장되고,
    상기 얕은 소자분리 막은 상기 베이스 활성 영역 상에서 상기 활성 영역들을 한정하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 얕은 소자분리 막은 갭필 절연 층, 상기 갭필 절연 층의 측면 및 바닥면을 덮는 버퍼 절연 층, 상기 갭필 절연 층과 상기 버퍼 절연 층 사이에 개재된 절연성 라이너를 포함하고,
    상기 절연성 라이너는 상기 갭필 절연 층 및 상기 버퍼 절연 층과 다른 물질로 형성되는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 얕은 소자분리 막은 제1 얕은 소자분리 부분들, 및 상기 제1 얕은 소자분리 부분들 사이의 제2 얕은 소자분리 부분을 포함하고,
    상기 제2 방향에서, 상기 제1 얕은 소자분리 부분들은 상기 깊은 소자분리 막과 인접 또는 접촉하고,
    상기 제2 얕은 소자분리 부분은 상기 활성 영역들 사이에 배치되고,
    상기 활성 영역들과 인접하는 상기 제2 얕은 소자분리 부분의 상부면은 상기 활성 영역들과 인접하는 상기 제1 얕은 소자분리 부분의 상부면 보다 낮은 반도체 소자.
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