KR100707208B1 - Ｇａａ 구조의 핀-펫 및 그 제조 방법 - Google Patents
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Abstract
핀의 한 바퀴 전체 면적을 채널 영역으로 이용할 수 있는 GAA 구조의 핀-펫이 제공된다. 본 발명에 따른 GAA 구조의 핀-펫은 몸체, 한 쌍의 지지기둥들 및 핀을 갖는 반도체 기판을 포함한다. 한 쌍의 지지기둥들은 몸체로부터 상향 돌출되고, 핀은 몸체로부터 이격되고 한 쌍의 지지기둥들에 양단이 연결되어 지지된다. 게이트 전극은 반도체 기판의 핀의 적어도 일 부분을 한바퀴 둘러싸고, 반도체 기판으로부터 절연된다. 게이트 절연막은 게이트 전극 및 반도체 기판의 핀 사이에 개재된다.
Description
도 1은 본 발명의 일 실시예에 따른 핀-펫을 보여주는 사시도이고;
도 2는 도 1의 핀-펫의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 핀-펫의 III-III'선에서 절취한 단면도이고;
도 4 내지 도 11은 본 발명의 일 실시예에 따른 핀-펫의 제조 방법을 보여주는 사시도들이고;
도 12, 도 14, 도 16 및 도 18은 본 발명의 다른 실시예에 따른 핀-펫의 제조 방법을 보여주는 사시도들이고; 그리고
도 13, 도 15, 도 17 및 도 19는 도 12, 도 14, 도 16 및 도 18의 구조 각각에 대한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 핀(Fin)-타입 채널 영역을 구비하는 핀-펫(Fin-FET) 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되게 된다. 트랜지스터의 채널 길이 감소는 이른 바 단채널 효과(short channel effect)를 증가시킨다.
단채널 효과란 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 문턱전압(threshold voltage)이 감소하는 것을 말한다. 이에 따라, 트랜지스터에 대한 제어가 어려워지고, 더불어 트랜지스터의 오프 전류(off current)가 증가한다. 그 결과, 트랜지스터의 신뢰성이 나빠지며, 예컨대 메모리 소자의 리프레시(refresh) 특성이 나빠진다.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 단채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른 바 핀-펫(Fin-FET)이 연구되고 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 6,664,582호는 핀-펫(Fin-FET) 및 핀 메모리 셀에 대해서 개시하고 있다. David M. Fired에 의한 핀-펫은 핀의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 다른 예로, Yee-Chla Yeo 등에 의한 미국등록특허 6,844,238호의 "MULTIPLE-GATE TRANSISTORS WITH IMPROVED GATE CONTROL"에는 반도체 핀의 측면, 상면 및 하면의 일부분을 채널 영역으로 이용하는 핀-펫이 개시되어 있다.
하지만, David M. Fried 및 Yee-Chla Yeo 등에 의한 핀-펫은 SOI 기판을 이용하여 제조되어 제조 비용이 높다는 문제가 있다. 또한, 핀의 하면 전체를 채널 영역으로 이용하지 못함으로써 동작 전류의 증가에 한계가 있다. 이에 따라, 핀의 한바퀴 전체 면적, 즉 측면, 상면 및 하면까지 채널 영역으로 이용할 수 있는 GAA(gate all around) 구조의 핀-펫이 연구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 핀의 한바퀴 전체 면적을 채널 영역으로 이용할 수 있는 GAA 구조의 핀-펫을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 벌크 반도체 기판을 이용한 GAA 구조의 핀-펫의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, GAA 구조의 핀-펫은 몸체, 상기 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 몸체로부터 이격되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 포함하는 반도체 기판을 포함한다. 게이트 전극은 상기 반도체 기판의 핀의 적어도 일 부분을 한바퀴 둘러싸고, 상기 반도체 기판으로부터 절연된다. 게이트 절연막은 상기 게이트 전극 및 상기 반도체 기판의 핀 사이에 개재된다.
상기 본 발명의 일 측면에 따르면, 상기 한 쌍의 지지기둥들은 상기 반도체 기판의 핀과 연결된 부분의 아래에 한 바퀴를 둘러 형성된 함몰 영역을 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 기판은 상기 몸체로부터 돌출되고 상기 한 쌍의 지지기둥들에 양단이 연결되고 상기 핀 아래에 분리된 다른 핀을 더 포함할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 게이트 절연막은 상기 다른 핀의 상단의 표면상에 더 형성되고, 상기 게이트 전극은 상기 핀 및 상기 다른 핀 사이를 관통할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 다음의 단계들을 포함하는 GAA 구조의 핀-펫의 제조 방법이 제공된다. 반도체 기판을 선택적으로 식각하여, 상기 반도체 기판의 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 반도체 기판의 몸체로부터 상향 돌출되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 형성한다. 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 상부를 노출하도록 상기 반도체 기판의 몸체 상에 소자절연막을 형성한다. 상기 소자절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀 부분의 측벽들에 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 식각 마스크로 하여, 상기 소자절연막을 소정 두께만큼 식각하여 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 일부분을 상기 소자절연막으로부터 노출한다. 상기 반도체 기판의 핀의 노출된 일부분을 제거하여 상기 핀을 관통하는 터널을 형성한다. 상기 터널에 의해 상기 반도체 기판의 몸체로부터 이격된 상기 핀 부분의 표면상에 게이트 절연막을 형성한다. 그리고, 상기 게이트 절연막이 형성된 상기 반도체 기판의 핀 부분을 한 바퀴 둘러싸는 게이트 전극을 상기 소자절연막 상에 형성한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 다 음의 단계들을 포함하는 GAA 구조의 핀-펫의 제조 방법이 제공된다. 반도체 기판을 선택적으로 식각하여, 상기 반도체 기판의 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 반도체 기판의 몸체로부터 상향 돌출되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 형성한다. 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 상부를 노출하도록 상기 반도체 기판의 몸체 상에 소자절연막을 형성한다. 상기 소자절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀 부분의 측벽들에 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 식각 마스크로 하여, 상기 소자절연막을 소정 두께만큼 식각하여 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 일부분을 상기 소자절연막으로부터 노출한다. 상기 반도체 기판의 핀의 노출된 일부분을 제거하여 상기 핀을 관통하는 터널을 형성하고, 상기 반도체 기판의 한 쌍의 지지기둥들의 노출된 일부분의 표면에 함몰 영역을 형성한다. 상기 소자절연막 상에, 상기 터널 및 상기 터널에 의해 상기 반도체 기판의 몸체로부터 이격된 핀 부분을 노출하는 트렌치를 포함하는 절연막 마스크를 형성한다. 상기 절연막 마스크의 트렌치에 의해 노출된 상기 반도체 기판의 핀 부분 상에 게이트 절연막을 형성한다. 상기 절연막 마스크의 트렌치를 매립하고 상기 반도체 기판의 몸체로부터 이격된 상기 핀 부분을 한 바퀴 둘러싸는 게이트 전극을 상기 소자절연막 상에 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서 핀-펫(Fin-FET)은 핀의 표면을 채널 영역으로 이용하는 핀-타입 전계효과 트랜지스터일 수 있다. 예를 들어, 핀-펫은 고속의 동작을 요하는 로직 소자 또는 메모리 소자에서 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 핀-펫을 보여주는 사시도이고, 도 2는 도 1의 핀-펫의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 핀-펫의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 핀-펫은 몸체(105), 한 쌍의 지지기둥들(110, 115) 및 핀(120)을 갖는 반도체 기판을 포함한다. 반도체 기판은 벌크 웨이퍼일 수 있고, 이 경우 몸체(105), 지지기둥들(110, 115) 및 핀(120)은 동일한 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판은 불순물이 도핑된 벌크 실리콘 웨이퍼 또는 벌크 실리콘-게르마늄 웨이퍼일 수 있다.
지지기둥들(110, 115)은 몸체(105)로부터 각각 상향 돌출되어 형성된다. 핀(120)은 터널(122)에 의해 분리된 상단부(120a) 및 하단부(120b)를 포함할 수 있다. 핀(120)의 상단부(120a)는 터널(122)에 의해 몸체(105)로부터 이격되고, 양단이 지지기둥들(110, 115)에 연결되어 지지될 수 있다. 핀(120)의 하단부(120b)는 몸체(105)로부터 돌출되고, 양단이 지지기둥들(110, 115)에 의해 지지될 수 있다. 핀(120)의 상단부(120a) 및 하단부(120b)는 동일 단면에 배치될 수 있다. 즉, 핀 (120)은 하나의 판 형태로 형성된 후, 터널(122)에 의해 상단부(120a) 및 하단부(120b)로 분리될 수 있다.
터널(122)은 핀(120)의 내부로 갈수록 높이가 감소할 수 있다. 하지만, 도 1 내지 도 3에도 불구하고, 터널(120)의 높이는 일정하게 유지될 수도 있다. 지지기둥들(110, 115)은 핀(120)의 상단부(120a) 아래의 터널(120) 주변에 한바퀴 둘러서 형성된 함몰 영역들(112, 117)을 포함할 수 있다. 함몰 영역(112, 117)에서 지지기둥들(110, 115)의 폭은 다른 부분보다 감소된다.
소자절연막(130)은 지지기둥들(110, 115) 및 핀(120)의 하단부(120b)의 일부분을 둘러싸도록 몸체(105) 상에 형성될 수 있다. 예를 들어, 소자절연막(130)은 지지기둥들(110, 115)의 함몰 영역들(112, 117)을 노출하고, 핀(120)의 하단부(120b)의 상단을 노출할 수 있다. 소자절연막(130)은 게이트 전극(160) 및 몸체(105) 사이에 개재되어, 게이트 전극(160)을 몸체(105)로부터 절연시키는 역할을 할 수 있다. 예를 들어, 소자절연막(130)은 산화막을 포함할 수 있다.
게이트 전극(160)은 핀(120)의 상단부(120a)의 적어도 일부분을 한바퀴 둘러싸고, 반도체 기판, 즉 몸체(105) 및 핀(120)으로부터 절연된다. 이러한 의미에서, 게이트 전극(160)은 GAA(gate all around) 구조를 갖는다고 할 수 있다. 게이트 전극(160)에 의해 둘러싸인 핀(120)의 상단부(120a)의 표면 부근은 핀-펫의 채널 영역으로 이용될 수 있다. 예를 들어, 게이트 전극(160)은 폴리실리콘막, 금속막, 금속 실리사이드 또는 이들의 복합막을 포함할 수 있다.
GAA 구조는 핀(120)의 상단부(120a)의 측면뿐만 아니라, 상부 및 하부까지 채널 영역으로 이용할 수 있어 동작 전류를 높일 수 있고, 그 결과 핀-펫의 성능 향상에 기여할 수 있다. 게이트 전극(160)은 핀(120)의 하단부(120b)의 상단 표면상에 더 형성될 수 있다. 즉, 게이트 전극(160)은 핀(120)의 상단부(120a) 및 하단부(120b) 사이를 관통하도록 형성될 수 있다. 이에 따라, 핀-펫의 동작 전류는 더 높아질 수 있다.
게이트 절연막(150)은 게이트 전극(160) 및 핀(120)의 상단부(120a) 사이에 개재된다. 즉, 게이트 절연막(150)은 게이트 전극(160) 아래의 핀(120)의 상단부(120a)의 표면상에 형성되고, 소자절연막(130)으로부터 노출된 핀(120)의 하단부(120b)의 상단의 표면상에 형성될 수 있다. 게이트 절연막(150)은 게이트 전극(160)을 핀(120)으로부터 절연시킬 수 있다. 예를 들어, 게이트 절연막(150)은 산화막 또는 고유전율 절연막을 더 포함할 수 있다.
게이트 전극(160) 양편의 핀(120) 부분은 핀-펫의 소오스 영역 및 드레인 영역(미도시)으로 각각 이용될 수 있다. 소오스 영역 및 드레인 영역은 지지기둥들(110, 115)로 각각 더 확장될 수 있다. 즉, 소오스 영역 및 드레인 영역은 동일한 타입의 불순물로 도핑되어 형성될 수 있다. 소오스 영역 및 드레인 영역은 몸체(105)와 다이오드 접합될 수 있다.
비록 도 1 내지 도 3에서, 게이트 전극(160)은 핀(120)의 노출된 일부분을 한바퀴 둘러싸도록 도시되었지만, 게이트 전극(160)은 핀(120)의 노출된 전체부분을 한바퀴 둘러싸도록 형성될 수도 있다. 이 경우, 소오스 영역 및 드레인 영역은 지지기둥들(110, 115)에 형성될 수 있다.
전술한 본 발명의 실시예에 따른 핀-펫은 GAA 구조를 갖는다. 즉, 게이트 전극(160)은 핀(120)의 상단부(120a)를 한바퀴 둘러싸도록 형성되고, 이에 따라 채널영역은 핀(120)의 상단부(120a)의 한바퀴 전체 표면부근에 형성될 수 있다. 그러므로, 종래 핀의 일부 표면만을 채널영역으로 이용할 때에 비해서, 본 발명의 실시예에 따른 핀-펫은 동작 전류를 높일 수 있고, 그 결과 높은 성능을 가질 수 있다.
도 4 내지 도 11은, 본 발명의 일 실시예에 따른 GAA 구조의 핀-펫의 제조 방법을 설명하는 단면도들이다. 제조 방법에 있어서 핀-펫의 구조에 대한 설명은 도 1 내지 도 3을 참조할 수 있다. 본 발명의 실시예들에서 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 4를 참조하면, 반도체 기판을 선택적으로 식각하여, 몸체(105)로부터 돌출된 한 쌍의 지지기둥들(110', 115') 및 핀(120')을 형성한다. 핀(120')은 양단은 지지기둥들(110', 115')에 연결되어 지지된다. 반도체 기판은 벌크 반도체 웨이퍼, 예컨대 실리콘 웨이퍼 또는 실리콘-게르마늄 웨이퍼일 수 있다. 따라서, 몸체(105), 지지기둥들(110', 115') 및 핀(120')은 동일한 물질, 즉 반도체 기판의 일부분일 수 있다.
지지기둥들(110', 115') 및 핀(120')의 형성은, David M. Fried등에 의한 미국등록특허 6,664,582호 및 Yee-Chla Yeo 등에 의한 미국등록특허 6,844,238호를 참조할 수 있다. 예를 들어, 지지기둥들(110', 115') 및 핀(120') 부분을 노출하는 마스크 패턴을 반도체 기판 상에 형성할 수 있다. 이어서, 마스크 패턴을 식각 마스크로 하여 반도체 기판을 소정 깊이만큼 식각하여 지지기둥들(110', 115') 및 핀 (120')을 형성할 수 있다. 다른 예로, 핀(120')의 폭을 정밀하게 제어하기 위해서 스페이서 형태의 마스크 패턴을 이용할 수 있다. 즉, 지지기둥들(110', 115') 및 핀(120')이 따로 형성된다.
도 5를 참조하면, 지지기둥들(110', 115') 및 핀(120')의 상부를 노출하도록 몸체(105) 상에 소자절연막(130)을 형성한다. 예를 들어, 도 4의 결과물 상에 화학기상증착(CVD)법을 이용하여 소자절연막층(미도시)을 형성한다. 이어서, 소자절연막층을 평탄화하고 소정 두께만큼 식각함으로써 소자절연막(130)을 형성할 수 있다. 예를 들어, 소자절연막(130)은 산화막을 포함할 수 있다.
도 6을 참조하면, 소자절연막(130)으로부터 노출된 지지기둥들(110', 115') 및 핀(120') 부분의 측벽들에 버퍼 절연막(135) 및 스페이서 절연막(140)을 순차로 형성한다. 버퍼 절연막(135)은 스페이서 절연막(140)의 스트레스를 완화시키는 역할을 수행할 수 있으나, 본 발명의 변형된 실시예에서 생략될 수 있다.
예를 들어, 버퍼 절연막(135)은 산화막을 포함하고, 스페이서 절연막(140)은 질화막을 포함할 수 있다. 스페이서 절연막(140)은 스페이서 절연막층(미도시)을 형성하고, 이를 이방성 식각함으로써 형성될 수 있다. 스페이서 절연막(140)은 소자절연막(130)에 대해서 식각 선택비를 가질 수 있다.
도 7을 참조하면, 스페이서 절연막(140)을 식각 마스크로 하여, 소자절연막(130)을 소정 두께만큼 식각한다. 이에 따라, 스페이서 절연막(140)의 아래의 지지기둥들(110', 115') 및 핀(120')의 일부분(112', 117', 122')이 소자절연막(130)으로부터 노출된다. 예를 들어, 소자 절연막(130)은 등방성 습식 식각을 이용하여 소 정 두께만큼 식각될 수 있다. 핀(120')의 노출된 일부분(122')은 이후 터널(도 9의 122)이 형성될 부분을 한정할 수 있고, 따라서 식각 시간은 터널(122)의 높이에 따라서 조절될 수 있다.
도 8을 참조하면, 지지기둥들(110', 115')의 일부분(112', 117')의 표면 및 핀(120')의 일부분(122')을 산화시켜 희생 산화막(145)을 형성한다. 이 경우, 스페이서 절연막(140)으로부터 노출된 지지기둥들(110', 115') 및 핀(120')의 표면 부분에도 다른 희생 산화막(147)이 동시에 형성될 수 있다. 즉, 스페이서 절연막(140) 및 소자절연막(130)으로부터 노출된 지지기둥들(110', 115') 및 핀(120') 부분이 산화될 수 있다.
산화 단계에서, 핀(120')의 일부분(122')은 폭 전체에 걸쳐 산화된다. 다만, 핀(120')의 일부분(122')에 형성된 희생 산화막(145) 부분의 두께는 폭 방향으로 일정하지 않을 수 있다. 예컨대, 산화 시간을 짧게 하는 경우, 핀(120')의 일부분(122')의 표면으로부터 내부로 들어갈수록 희생 산화막(145)의 두께가 얇을 수 있다. 하지만, 산화 시간을 충분히 유지함으로써, 핀(120')의 일부분(122')의 희생 산화막(145)의 두께가 폭 방향으로 거의 일정하게 할 수도 있다. 하지만, 핀(120')의 높이는 폭보다 충분히 크기 때문에, 다른 희생 산화막(147)은 핀(120')의 상부에서 표면 부근에만 형성될 수 있다.
지지기둥들(110', 115')은 핀(120')보다는 상대적으로 큰 폭을 갖기 때문에, 표면 부분에만 희생 산화막들(145, 147)이 형성된다. 따라서, 산화시간은 핀(120')의 일부분(122')을 폭 방향으로 모두 산화시키고, 지지기둥들(110', 115')의 일부 분(112', 117')의 표면 부분만을 산화시키도록 제어될 수 있다.
도 9를 참조하면, 희생 산화막들(도 8의 145, 147), 버퍼 절연막(135) 및 스페이서 절연막(140)을 제거함으로써, 함몰 영역들(112, 117)을 갖는 지지기둥들(110, 115) 및 터널을 포함하는 핀(120)을 형성한다. 이에 따라, 핀(120)은 상단부(120a) 및 하단부(120b)로 구분되고, 상단부(120a)는 터널(122)에 의해 몸체(105)로부터 이격되나 지지기둥들(110, 115)에 의해 양단이 지지될 수 있다.
함몰 영역들(112, 117) 및 터널(122)의 모양은 희생 산화막(145)의 모양에 의해 결정된다. 따라서, 터널(122)은 실질적으로 일정한 폭을 가질 수도 있고, 핀(120)의 내부로 갈수록 폭이 감소할 수도 있다.
예를 들어, 희생 산화막들(145, 147), 버퍼 절연막(135) 및 스페이서 절연막(140)은 습식 식각에 의해 제거될 수 있다. 희생 산화막들(145, 147) 및 버퍼 절연막(135)은 불산을 포함하는 습식 식각액에서 제거될 수 있고, 스페이서 절연막(140)은 인산을 포함하는 습식 식각액에서 제거될 수 있다. 희생 산화막들(145, 147) 및 버퍼 절연막(135)의 제거 동안, 소자절연막(130)도 일부분 식각될 수 있다. 이에 따라, 핀(120)의 하단부(120b)의 상단이 소자절연막(130)으로부터 노출될 수 있다.
본 발명의 변형된 실시예에서는, 도 8의 희생 산화막들(145, 147)의 형성 단계를 생략하고 도 9의 제거 단계를 변형할 수도 있다. 예를 들어, 스페이서 절연막(140) 및 소자절연막(130)을 식각 마스크로 하여, 노출된 지지기둥들(110', 115')의 일부분(112', 117') 및 핀(120')의 일부분(122')을 식각하여, 함몰 영역들(112, 117) 및 터널(122)을 형성할 수도 있다. 이 경우, 스페이서 절연막(140)으로부터 노출된 지지기둥들(110', 115') 및 핀(120')의 상단 표면도 일부 식각될 수 있다.
도 10을 참조하면, 소자절연막(130)으로부터 노출된 지지기둥들(도 9의 110, 115) 및 핀(120) 부분의 표면상에 게이트 절연막층(150')을 형성한다. 예를 들어, 게이트 절연막층(150')은 열 산화법 또는 화학기상증착(CVD)법에 의해 형성할 수 있다. 열 산화법에 의한 경우, 지지기둥들(110, 115) 및 핀(120)의 노출된 표면이 산화될 수 있다.
도 11을 참조하면, 게이트 절연막층(도 10의 150')이 형성된 결과물 전면 상에 게이트 전극층(미도시)을 형성하고, 게이트 절연막층(150') 및 게이트 전극층을 패터닝하여, 게이트 절연막(150) 및 게이트 전극(160)을 형성한다. 게이트 절연막(150)은 터널(122)에 의해 몸체(105)로부터 이격된 핀(120)의 상단부(120a)의 표면 및 소자절연막(130)으로부터 노출된 하단부(120b)의 상단의 표면상에 형성된다.
게이트 전극(160)은 게이트 절연막(150)이 형성된 핀(120)의 상단부(120a)를 한 바퀴 둘러싸도록 소자절연막(130) 상에 형성된다. 나아가, 게이트 전극(160)은 핀(120)의 하단부(120a)의 상단 상에도 더 형성될 수 있다. 게이트 전극(160)은 게이트 절연막(150)에 의해 핀(120)과 절연되고, 소자절연막(130)에 의해 몸체(105)로부터 절연된다. 즉, 게이트 전극(160)은 반도체 기판으로부터 절연된다.
한편, 소오스 영역 및 드레인 영역(미도시)은 게이트 전극(160)의 양편 핀(120) 부분 및 지지기둥들(110, 115)에 불순물을 도핑하여 형성될 수 있다. 이어서, 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서, 금속 배 선이 형성될 수 있다.
전술한 본 발명의 실시예에 따르면, 핀-펫은 벌크 반도체 기판을 이용하여 GAA 구조를 갖도록 제조될 수 있다. 이에 따라, 본 발명의 실시예에 따른 GAA 구조의 핀-펫의 제조 방법은 종래 SOI 웨이퍼 또는 에피층을 이용한 제조 방법보다 제조 비용을 낮출 수 있다.
도 12 내지 도 19는 본 발명의 다른 실시예들에 따른 GAA 구조의 핀-펫의 제조 방법을 보여준다. 다른 실시예는 일 실시예에서 게이트 절연막 및 게이트 전극의 변형된 형성 방법을 제공할 수 있다. 따라서, 다른 실시예의 지지기둥들(110, 115) 및 핀(120)의 형성방법은 일 실시예의 도 4 내지 도 9를 참조할 수 있다. 두 실시예들에서 동일한 참조 부호는 동일 또는 유사한 구성 요소를 나타낸다.
도 12 및 도 13을 참조하면, 소자절연막(130) 상에 핀(120)의 일부분을 노출하는 트렌치(163)를 포함하는 절연막 마스크(165)를 형성한다. 예를 들어, 소자절연막(130) 상에 핀(120)을 둘러싸는 절연막 마스크층(미도시)을 형성한다. 이어서, 절연막 마스크층을 이방성 식각하여 핀(120)의 일부분을 노출하는 트렌치(163)를 형성한다. 예를 들어, 절연막 마스크(165)는 산화막을 포함할 수 있다. 트렌치(163)에 의해 핀(120)의 상단부(120a)가 소정 길이만큼 노출될 수 있고, 하단부(120b)의 상단 표면 부근이 노출될 수 있다. 터널(122) 내부에는 절연막 마스크층의 일부분(165a)이 제거되지 않고 남아 있을 수 있다.
도 14 및 도 15를 참조하면, 절연막 마스크(165)를 등방성 식각하여 트렌치(163)의 폭을 확장하고 절연막 마스크층의 일부분(165a)을 제거하여 터널(122)을 개방시킨다. 예를 들어, 이러한 확장 및 개방 단계는 습식 식각을 이용할 수 있다.
도 16 및 도 17을 참조하면, 트렌치(도 14의 163)에 의해 노출된 핀(120) 부분의 표면상에 게이트 절연막(150)을 형성한다. 예를 들어, 게이트 절연막(150)은 핀(120)의 상단부(120a)의 표면 및 핀(120)의 하단부(120b)의 상단 표면에 형성될 수 있다. 게이트 절연막(150)은 열 산화법 또는 화학기상증착(CVD)법에 의해 형성될 수 있다.
이어서, 게이트 절연막(150)이 형성된 결과물 상에, 트렌치(163)를 매립하고 절연막 마스크(165) 상으로 돌출한 게이트 전극층(160')을 형성한다. 예를 들어, 게이트 전극층(160')은 폴리실리콘층, 금속층, 금속 실리사이드 또는 이들의 복합층을 포함하고, 화학기상증착법에 의해 형성될 수 있다.
도 18 및 도 19를 참조하면, 게이트 전극층(160')을 절연막 마스크(165)가 노출될 때가지 평탄화하여, 트렌치(도 14의 163) 내에 매립된 게이트 전극(160)을 형성한다. 게이트 전극(160)은 핀(120)의 상단부(120a)를 한바퀴 둘러서 감싸고, 하단부(120b)의 상단 표면 및 소자절연막(130) 상에 형성될 수 있다.
전술한 본 발명의 다른 실시예에 따르면, 핀-펫은 벌크 반도체 기판을 이용하여 GAA 구조를 갖도록 제조될 수 있다. 이에 따라, 본 발명의 실시예에 따른 GAA 구조의 핀-펫의 제조 방법은 종래 SOI 웨이퍼 또는 에피층을 이용한 제조 방법보다 제조 비용을 낮출 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에 서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 핀-펫은 게이트 전극이 핀의 상단부를 한바퀴 둘러싸는 GAA 구조를 갖는다. 이에 따라 채널영역은 핀의 상단부의 한바퀴 전체 표면부근에 형성될 수 있다. 그러므로, 종래 핀의 일부 표면만을 채널영역으로 이용할 때에 비해서, 본 발명의 실시예에 따른 핀-펫은 동작 전류를 높일 수 있고, 그 결과 높은 성능을 가질 수 있다.
본 발명에 따른 핀-펫의 제조 방법에 따르면, 핀-펫은 벌크 반도체 기판을 이용하여 GAA 구조를 갖도록 제조될 수 있다. 따라서, 본 발명에 따른 GAA 구조의 핀-펫의 제조 방법은 종래 SOI 웨이퍼 또는 에피층을 이용한 제조 방법보다 제조 비용을 낮출 수 있다.
Claims (22)
- 삭제
- 몸체, 상기 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 몸체로부터 이격되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 포함하는 반도체 기판;상기 반도체 기판의 핀의 적어도 일 부분을 한바퀴 둘러싸고, 상기 반도체 기판으로부터 절연된 게이트 전극; 및상기 게이트 전극 및 상기 반도체 기판의 핀 사이에 개재된 게이트 절연막을 포함하고,상기 한 쌍의 지지기둥들은 상기 반도체 기판의 핀과 연결된 부분의 아래에 한 바퀴를 둘러 형성된 함몰 영역을 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫.
- 제 2 항에 있어서, 상기 반도체 기판은 상기 핀 및 상기 한 쌍의 지지기둥들이 동일한 반도체 물질로 형성된 벌크 웨이퍼인 것을 특징으로 하는 GAA 구조의 핀-펫.
- 제 2 항에 있어서, 상기 게이트 전극 및 상기 반도체 기판의 몸체 사이에 개재된 소자절연막을 더 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫.
- 몸체, 상기 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 몸체로부터 이격되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 포함하는 반도체 기판;상기 반도체 기판의 핀의 적어도 일 부분을 한바퀴 둘러싸고, 상기 반도체 기판으로부터 절연된 게이트 전극; 및상기 게이트 전극 및 상기 반도체 기판의 핀 사이에 개재된 게이트 절연막을 포함하고,상기 반도체 기판은 상기 몸체로부터 돌출되고 상기 한 쌍의 지지기둥들에 양단이 연결되고 상기 핀 아래에 분리된 다른 핀을 더 포함하고, 상기 게이트 전극은 상기 다른 핀의 상부를 더 둘러싸는 것을 특징으로 하는 GAA 구조의 핀-펫.
- 제 5 항에 있어서, 상기 게이트 전극 및 상기 반도체 기판의 몸체 사이에 개재된 소자절연막을 더 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫.
- 반도체 기판을 선택적으로 식각하여, 상기 반도체 기판의 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 반도체 기판의 몸체로부터 상향 돌출되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 형성하는 단계;상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 상부를 노출하도록 상기 반도체 기판의 몸체 상에 소자절연막을 형성하는 단계;상기 소자절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀 부분의 측벽들에 스페이서 절연막을 형성하는 단계;상기 스페이서 절연막을 식각 마스크로 하여, 상기 소자절연막을 소정 두께만큼 식각하여 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 일부분을 상기 소자절연막으로부터 노출하는 단계;상기 반도체 기판의 핀의 노출된 일부분을 제거하여 상기 핀을 관통하는 터 널을 형성하는 단계;상기 터널에 의해 상기 반도체 기판의 몸체로부터 이격된 상기 핀 부분의 표면상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 상기 반도체 기판의 핀 부분을 한 바퀴 둘러싸는 게이트 전극을 상기 소자절연막 상에 형성하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 7 항에 있어서, 상기 터널을 형성과 동시에, 상기 반도체 기판의 한 쌍의 지지기둥들의 노출된 일부분을 식각하여 함몰 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 8 항에 있어서, 상기 터널을 형성하는 단계 및 상기 함몰 영역을 형성하는 단계는,상기 스페이서 절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들의 일부분의 표면 및 상기 스페이서 절연막으로부터 노출된 핀의 일부분을 산화시키는 단계;상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 산화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 8 항에 있어서, 상기 터널을 형성하는 단계 및 상기 함몰 영역을 형성하 는 단계는,상기 스페이서 절연막을 식각 마스크로 하여, 상기 스페이서 절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들의 일부분의 표면 및 상기 스페이서 절연막으로부터 노출된 핀의 일부분을 식각하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 7 항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 게이트 절연막이 형성된 결과물 전면에 상기 반도체 기판의 핀을 둘러싸도록 게이트 전극층을 형성하는 단계; 및상기 게이트 전극층을 패터닝하여 상기 반도체 기판의 핀을 한바퀴 둘러싸는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 11 항에 있어서, 상기 게이트 절연막은, 상기 터널 아래의 상기 반도체 기판의 몸체와 연결된 핀 부분의 노출된 표면에 더 형성된 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 12 항에 있어서, 상기 게이트 절연막은, 열 산화법에 의해 형성하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 12 항에 있어서, 상기 게이트 전극은, 상기 터널 아래의 상기 반도체 기판의 몸체와 연결된 핀 부분의 게이트 절연막 상에 더 형성된 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 반도체 기판을 선택적으로 식각하여, 상기 반도체 기판의 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 반도체 기판의 몸체로부터 상향 돌출되고 상기 한 쌍의 지지기둥들에 양단이 연결되어 지지되는 핀을 형성하는 단계;상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 상부를 노출하도록 상기 반도체 기판의 몸체 상에 소자절연막을 형성하는 단계;상기 소자절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀 부분의 측벽들에 스페이서 절연막을 형성하는 단계;상기 스페이서 절연막을 식각 마스크로 하여, 상기 소자절연막을 소정 두께만큼 식각하여 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 일부분을 상기 소자절연막으로부터 노출하는 단계;상기 반도체 기판의 핀의 노출된 일부분을 제거하여 상기 핀을 관통하는 터널을 형성하고, 상기 반도체 기판의 한 쌍의 지지기둥들의 노출된 일부분의 표면에 함몰 영역을 형성하는 단계;상기 소자절연막 상에, 상기 터널 및 상기 터널에 의해 상기 반도체 기판의 몸체로부터 이격된 핀 부분을 노출하는 트렌치를 포함하는 절연막 마스크를 형성하는 단계;상기 절연막 마스크의 트렌치에 의해 노출된 상기 반도체 기판의 핀 부분 상에 게이트 절연막을 형성하는 단계;상기 절연막 마스크의 트렌치를 매립하고 상기 반도체 기판의 몸체로부터 이격된 상기 핀 부분을 한 바퀴 둘러싸는 게이트 전극을 상기 소자절연막 상에 형성하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 15 항에 있어서, 상기 터널을 형성하는 단계 및 상기 함몰 영역을 형성하는 단계는,상기 스페이서 절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들의 일부분의 표면 및 상기 스페이서 절연막으로부터 노출된 핀의 일부분을 산화시키는 단계;상기 반도체 기판의 한 쌍의 지지기둥들 및 핀의 산화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 15 항에 있어서, 상기 터널을 형성하는 단계 및 상기 함몰 영역을 형성하는 단계는,상기 스페이서 절연막을 식각 마스크로 하여, 상기 스페이서 절연막으로부터 노출된 상기 반도체 기판의 한 쌍의 지지기둥들의 일부분의 표면 및 상기 스페이서 절연막으로부터 노출된 핀의 일부분을 식각하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 15 항에 있어서, 상기 절연막 마스크의 트렌치는 상기 터널 아래의 상기 반도체 기판의 몸체와 연결된 핀 부분의 표면을 더 노출하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 18 항에 있어서, 상기 게이트 절연막은, 상기 터널 아래의 상기 반도체 기판의 몸체와 연결된 핀 부분의 노출된 표면에 더 형성된 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 19 항에 있어서, 상기 게이트 전극은, 상기 터널 아래의 상기 반도체 기판의 몸체와 연결된 핀 부분의 게이트 절연막 상에 더 형성된 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 15 항에 있어서, 상기 절연막 마스크를 형성하는 단계는,상기 소자 절연막 상에 상기 반도체 기판의 한 쌍의 지지기둥들 및 핀을 덮는 절연막 마스크층을 형성하는 단계;상기 절연막 마스크층을 식각하여, 상기 터널 및 상기 터널에 의해 상기 반도체 기판의 몸체로부터 이격된 핀 부분을 노출하는 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
- 제 21 항에 있어서, 상기 절연막 마스크층을 식각하는 단계는, 상기 트렌치를 형성하기 위한 이방성 식각 및 상기 트렌치를 확장하고 상기 터널 내에 형성된 상기 절연막 마스크층을 제거하기 위한 등방성 식각을 포함하는 것을 특징으로 하는 GAA 구조의 핀-펫의 제조 방법.
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