KR20060005041A - 핀 전계 효과 트랜지스터의 제조방법 - Google Patents

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Abstract

벌크 실리콘 기판을 이용하는 반도체 소자의 핀 전계 효과 트랜지스터(FinFET)의 제조방법에서, 벌크 실리콘 기판에 액티브 영역보다 돌출된 소자분리막을 형성하고, 비정질막 패턴을 액티브 영역 상에 형성한다. 상기 비정질막 패턴은 고상 에피택시(SPE : solid phase epitaxy) 공정에 의해 결정질의 액티브 핀으로 전환된다. 상기 돌출된 소자분리막을 평탄화시키고, 상기 액티브 핀 상에 담장 형상의 게이트 전극을 형성한다. 상기 게이트 전극 양측의 액티브 핀 및 상기 액티브 영역 표면 아래로 소오스/드레인을 형성한다. 따라서, 상기와 같은 핀 전계 효과 트랜지스터의 제조방법은 벌크 실리콘 기판을 사용하여 생산 단가를 절감시킬 수 있고, 상기 액티브 핀의 크기를 조절하여 소오스/드레인 영역을 증가시켜 기생 저항성분을 감소시키는 등의 효과가 있다.

Description

핀 전계 효과 트랜지스터의 제조방법{METHOD FOR MANUFACTURING A FinFET}
도 1 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 FinFET 제조방법을 설명하기 위한 공정 사시도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 벌크 실리콘 기판 104 : 액티브 영역
108 : 소자분리막 112 : 희생막
112a : 희생막 패턴 116 : 비정질막
116a : 비정질막 패턴 120 : 액티브 핀
124 : 게이트 전극 S/D : 소오스/드레인
본 발명은 핀 전계 효과 트랜지스터 제조방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판에서 구현 가능한 핀 구조를 갖는 핀 전계 효과 트랜지스터 제조방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
상기 반도체 장치로 사용되는 전계 효과 트랜지스터의 경우, 고속 동작을 위해 상기 전계 효과 트랜지스터의 채널 길이를 감소시켜야 한다. 그러나, 일반적인 플레너(Planer) 타입의 전계 효과 트랜지스터의 경우, 상기 채널 길이가 축소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생 된다.
또한, 문턱 전압을 조절하기 위해 채널 농도를 증가시키는 경우, 케리어의 이동도 및 전류 구동력이 감소되며, 소오스/드레인과의 접합 누설 전류(Junction leakage current)가 증가되고 있다.
상기 전계 효과 트랜지스터의 한계를 극복하기 위해, 벌크 실리콘, 인슐레이터 및 상부 실리콘의 적층 구조를 갖는 SOI(Silicon on insulator)기판 상에 소자를 형성하거나 또는 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터 등을 개발하고 있다.
상기 SOI기판에 반도체 소자를 형성하는 경우, 접합 용량의 감소, 집적도의 증가, 구동 전류의 증가 등의 장점을 갖고 있지만, 한편으로는, 상부 실리콘층의 막 두께 불균일성에 의한 문턱 전압 변화, 부동 채널 효과, 그리고 기판 하부면과의 절연에 의해 자체 히팅(self-heating) 효과에 의한 구동 전류의 열화 등의 단점을 갖고 있다.
상기 문제들을 해결하기 위해, 상부 실리콘 층의 두께를 증가시키거나 상기 SOI기판 전용의 회로 설계 기술의 개발이 필요하지만, 상부 실리콘 층의 두께를 증가시키면 소자의 집적도가 저하되고, 또한 전용 회로 설계 기술의 개발은 기술 자체의 난이도 및 설계 엔지니어의 육성에 따른 비용의 증가 등으로 인해 실제 제품의 개발에 많은 회사들이 어려움을 겪고 있다.
또한, 상기 핀 전계 효과 트랜지스터는 핀(fin)이라고 불리는 물고기의 지느러미 형상의 돌출된 액티브 영역과 상기 핀의 양측면 및 상부면을 둘러싸는 게이트를 포함하는 구조로 되어 있다. 상기 핀 전계 효과 트랜지스터에 의하면, 액티브 핀의 양측면 및 상부면 상에 게이트 전극이 형성되어 상기 양측면 및 상부에서 게이트 제어가 이루어짐으로써 쇼트 채널 효과를 감소시킬 수 있다.
또, 식각 공정에 의해 상기 핀 액티브 영역이 형성되므로 상기 핀은 에칭에 따른 손상이 발생한다. 따라서, 이와 같은 에칭 데미지(damage)를 없애기 위해 열산화 공정이 추가로 수반된다.
한편, 상기 SOI기판에 제작된 핀 전계 효과 트랜지스터의 경우, 공정의 안정성이 우수하고 전류 구동력이 증가되는 특징을 갖는다.
그러나, 상기 SOI기판에 제작된 핀 전계 효과 트랜지스터는 핀 구조에 따라 소오스/드레인이 형성되는 부위의 폭이 상기 핀에 의해 제한됨에 따라 소스/드레인에 기생 저항이 증가되는 등의 문제점을 안고 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 벌크 실리콘 기판 및 고상 에피택시 방법을 이용하여 공정을 단순화시키고 핀 크기를 조절할 수 있는 반 도체 소자의 핀 전계 효과 트랜지스터의 제조방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터의 제조방법은, 벌크 실리콘 기판에 형성되어 있는 소자 분리 트렌치 내부를 매립하면서 상기 기판 표면 보다 돌출되는 소자분리막을 형성하여 상기 기판을 액티브 영역과 소자 분리 영역으로 구분한다. 상기 액티브 영역 상에 상기 노출된 소자분리막의 측벽과 이격되도록 비정질막 패턴을 형성한다. 고상 에피택시(SPE : solid phase epitaxy) 방법을 실시하여 상기 비정질막 패턴을 결정질의 액티브 핀으로 전환한다. 상기 소자분리막의 상부면이 상기 액티브 영역의 상부면과 평탄하도록 상기 소자분리막의 돌출된 부분을 식각한다. 상기 액티브 핀 및 노출된 액티브 영역 상에 게이트 전극을 형성한다. 상기 게이트 전극 양측의 액티브 핀 및 상기 액티브 영역 표면 아래로 소오스/드레인을 형성하는 것을 포함한다.
상술한 바와 같은 본 발명에 따르면, 벌크 실리콘 기판을 사용하여 생산 단가를 절감시킬 수 있다. 상기 핀 형성에 에칭 공정이 수반되지 않으므로 에칭 데미지를 제거하기 위한 어닐링 공정이 불필요하여 공정을 단순화시킬 수 있다. 또한, 상기 핀 크기를 용이하게 조절하여 소오스/드레인을 증가시킴으로써 기생 저항성분을 줄일 수 있다. 때문에, 상기 방법에 의해 형성되는 FinFET을 포함하는 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 일 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 FinFET 제조방법을 설명하기 위한 공정 사시도들이다.
도 1을 참조하면, 벌크 실리콘 기판(100)에서, 액티브 영역(104)이 형성될 부위에 하드마스크 패턴(미도시)을 형성한다. 상기 하드마스크 패턴을 이용하여 상기 기판(100)을 건식 식각하므로서 상기 소자 분리 트렌치(미도시)를 형성한다.
상기 소자 분리 트렌치 내부 및 하드 마스크 패턴을 매립하는 실리콘 산화막(미도시)을 증착한다. 상기 하드 마스크 패턴 상부면과 평탄하도록 화학적 기계적 연마(CMP)를 실시한 후, 통상의 에싱/스트립 공정을 통해 상기 하드 마스크 패턴을 제거한다. 그리하여, 상기 기판(100) 표면 보다 돌출되는 소자분리막(108)을 형성하여 상기 기판(100)을 액티브 영역(104)과 소자 분리 영역으로 구분한다.
여기서, 상기 기판(100)상으로 돌출되어 있는 소자분리막(108)의 높이는 FinFET에서 액티브 핀(120)의 높이를 결정하며, 따라서 상기 돌출된 소자분리막(108)의 높이를 조절하여 상기 핀(120)의 높이를 조절할 수 있다. 예컨대, 상기 돌출된 소자분리막(108)의 상부면을 상기 액티브 영역(104)의 상부면보다 1 내지 100 나노미터(㎚) 높게 형성하여 핀(120)의 높이를 증가시킬 수 있다.
도 2를 참조하면, 상기 소자분리막(108) 상부면 및 상기 액티브 영역(104) 상부면에 희생막(112)을 연속적으로 증착한다. 상기 희생막(112)은 상기 기판(100)에 대해 식각 선택비가 높은 물질을 증착하여 형성하는 것이 바람직하다.
도 3을 참조하면, 상기 희생막(112)을 건식 식각하여 상기 기판(100)에 노출된 소자분리막(108)의 측벽에 희생막 패턴(112a)을 형성한다.
여기서, 상기 희생막 패턴(112a)의 두께는 FinFET에서 핀(120)의 폭을 결정하며, 따라서 상기 희생막 패턴(112a)의 두께를 조절하여 상기 핀(120)의 폭을 조절할 수 있다. 좀 더 상세하게 설명하면, 상기 희생막 패턴(112a)의 두께가 두꺼워질수록 상기 핀(120)의 폭이 감소된다.
상기 소자분리막(108) 사이의 액티브 영역(104)의 폭에 따라 달라지겠지만, 상기 희생막 패턴(112a)의 두께를 5 내지 100 나노미터 범위로 형성함으로서 상기 핀(120)의 폭을 감소시킬 수 있다.
도 4를 참조하면, 상기 기판(100)에 노출된 상기 액티브 영역(104), 상기 소자분리막(108) 및 상기 희생막 패턴(112a)의 상부면에 비정질막(116)을 증착한다. 상기 비정질막(116)은 Si, SiC, SiGe 등의 비정질 물질을 증착하여 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 소자분리막(108) 및 상기 희생막 패턴(112a)의 상부면을 노출시키도록 상기 비정질막(116)을 화학적 기계적 연마(CMP)한다. 그리하여, 상기 CMP된 비정질막(116)은 상기 소자분리막(108) 및 상기 희생막 패턴(112a)의 상부면과 평탄한 비정질막 패턴(116a)으로 전환된다.
도 6을 참조하면, 상기 희생막 패턴(112a)을 습식 식각하여 제거한다. 그리하여, 상기 비정질막 패턴(116a)은 상기 돌출된 소자분리막(108)의 측벽과 이격되어 형성된다. 이때, 상기 희생막 패턴(112a)은 상기 소자분리막(108) 및 상기 비정질막(116)에 비해 식각 선택비가 높기 때문에 상기 비정질막 패턴(116a) 및 상기 희생막 패턴(112a)은 식각되지 않는다.
상기 비정질막 패턴(116a)에 고상 에피택시(SPE : solid phase epitaxy) 방법을 실시하여 상기 비정질막 패턴(116a)을 결정질의 액티브 핀(120)으로 전환시킨다. 상기 고상 에피택시 방법은 500 내지 900℃의 온도에서 수행하는 것이 바람직하다.
이와 같이, 상기 액티브 핀(120)은 비정질막(116)의 증착과 CMP 및 SPE 공정에 의해 형성되므로, 종래와 같이 상기 핀(120)을 형성하기 위하여 실리콘 물질을 직접 식각하는 공정이 수반되지 않는다. 따라서, 상기 핀(120) 형성시 에칭 데미지(damage)가 발생되지 않기 때문에 어닐링 공정이 불필요하여 공정을 단순화시킬 수 있는 장점이 있다. 또한, 상기 SPE 방법을 이용하여 상기 핀(120) 상에 발생할 수 있는 결함이 억제된다.
도 7을 참조하면, 상기 소자분리막(108)의 상부면이 상기 액티브 영역(104)의 상부면과 평탄하도록 상기 소자분리막(108)의 돌출된 부분을 식각한다.
이후, 상기 액티브 핀(120) 및 노출된 액티브 영역(104) 상에 게이트 전극(124)을 형성한다.즉, 상기 액티브 핀(120) 및 노출된 액티브 영역(104) 상에 게이트 산화막(미도시) 및 도전막(미도시)을 증착하고, 상기 액티브 핀(120)의 길이 방향과 수직 방향으로 놓여지도록 상기 게이트 산화막 및 도전막을 패터닝하여 상기 게이트 전극(124)을 형성한다.
상기 게이트 산화막을 형성하기 전에 상기 액티브 핀(120)을 깨끗이 하고 공정에 따른 데미지를 제거하기 위해 희생 산화막(미도시)을 성장하였다가 제거한 후 질소나 아르곤 분위기에서 어닐링을 수행하는 것이 바람직하다.
한편, 상기 게이트 전극(124) 양측의 액티브 핀(120) 및 상기 액티브 영역(104) 표면 아래로 소오스/드레인(S/D)을 형성한다. 즉, 상기 게이트 전극(124)과 접하는 상기 액티브 핀(120) 부분을 제외한 상기 액티브 핀(120) 의 양측 부분 및 상기 액티브 영역(104) 표면 부분에 소오스/드레인(S/D)을 형성한다. 상기 소오스/드레인(S/D)은 상기 게이트 전극(124)과 자기정렬되게 에피층을 형성하므로 기생 저항성분을 줄일 수 있다.
이상에서와 같이, 본 발명에 의하면, 상기 소자분리막(108)의 돌출 부위의 크기, 희생막 패턴(112a)의 두께 등을 조절하여 상기 액티브 핀(120)의 크기를 조절하므로써 상기 소오스/드레인(S/D)의 형성 영역을 조절할 수 있다.
상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 소자분리막의 돌출된 부위의 높이, 희생막 패턴의 크기 등을 조절하여 액티브 핀의 높이를 용이하게 조절할 수 있다. 또한, 상기 핀 형성에 에칭 공정이 수반되지 않는다. 또한, 고상 에피택시 방법에 의해 상기 비정질막 패턴을 결정질의 액티브 핀으로 전환시키므로 상기 액티브 핀에 발생하는 결함을 억제할 수 있다.
따라서, 상기와 같은 방법에 의해 제조된 핀 전계 효과 트랜지스터는 벌크 실리콘 기판을 사용하므로 제조 단가를 절감시킬 수 있고, 핀 형성시 어닐링 공정이 불필요하여 공정을 단순화시킬 수 있고, 상기 소오스/드레인 영역을 증가시켜 기생 저항성분을 줄이는 등 소자의 특성을 향상시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. ⅰ) 벌크 실리콘 기판에 형성되어 있는 소자 분리 트렌치 내부를 매립하면서 상기 기판 표면 보다 돌출되는 소자분리막을 형성하여 상기 기판을 액티브 영역과 소자 분리 영역으로 구분하는 단계;
    ⅱ) 상기 액티브 영역 상에 상기 노출된 소자분리막의 측벽과 이격되도록 비정질막 패턴을 형성하는 단계;
    ⅲ) 고상 에피택시(SPE : solid phase epitaxy) 방법을 실시하여 상기 비정질막 패턴을 결정질의 액티브 핀으로 전환하는 단계;
    ⅳ) 상기 소자분리막의 상부면이 상기 액티브 영역의 상부면과 평탄하도록 상기 소자분리막의 돌출된 부분을 식각하는 단계;
    ⅴ) 상기 액티브 핀 및 노출된 액티브 영역 상에 게이트 전극을 형성하는 단계; 및
    ⅵ) 상기 게이트 전극 양측의 액티브 핀 및 액티브 영역 표면 아래로 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 ⅱ)단계의 비정질막 패턴을 형성하는 단계는,
    a) 상기 소자분리막 및 액티브 영역 상부면에 희생막을 연속적으로 증착하는 단계;
    b) 상기 희생막을 식각하여 상기 기판에서 노출된 소자분리막의 측벽에 희생막 패턴을 형성하는 단계;
    c) 상기 희생막의 식각에 의해 노출된 상기 액티브 영역, 소자분리막 및 희생막 패턴의 상부면에 비정질막을 증착하는 단계;
    d) 상기 소자분리막 및 희생막 패턴의 상부면이 노출되도록 화학적 기계적 연마(CMP)하는 단계; 및
    e) 상기 소자분리막의 돌출된 측벽에 잔존하는 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조방법.
  3. 제2항에 있어서, 상기 비정질막은 Si, SiC 및 SiGe로 이루어지는 군에서 선택된 하나의 비정질 물질을 증착하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 고상 에피택시 방법은 500 내지 900℃의 온도에서 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조방법.
  5. 제1항에 있어서, 상기 돌출된 소자분리막의 상부면은 상기 액티브 영역의 상부면보다 1 내지 100 나노미터(㎚) 높게 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조방법.
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