KR20140099212A - 맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법 - Google Patents

맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법 Download PDF

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Abstract

본 명세서에 개시된 일 예시적인 방법은 반도체 기판 위에 맨드렐 구조를 형성하는 단계와, 상기 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 맨드렐 구조 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와, 감소된 두께의 맨드렐 구조가 정의되도록 산화된 영역들을 제거하는 단계와, 상기 감소된 두께의 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와 그리고 상기 핀들의 각각의 적어도 일 부분을 노출시키도록 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계를 포함한다.

Description

맨드렐 산화 공정을 사용하여 FINFET 반도체 디바이스용 핀들을 형성하는 방법{METHODS OF FORMING FINS FOR A FINFET SEMICONDUCTOR DEVICE USING A MANDREL OXIDATION PROCESS}
일반적으로, 본 개시내용은 FET 반도체 디바이스의 제조에 관한 것으로, 보다 구체적으로는, FinFET 반도체 디바이스를 위한 핀(fin)들을 형성하기 위해 새로운 맨드렐 산화 공정(mandrel oxidation process)을 사용하여 FinFET 반도체 디바이스를 형성하는 다양한 방법에 관한 것이다.
CPU, 저장 디바이스, ASIC(Application Specific Integrated Circuit) 등과 같은 고급 집적 회로를 제조하기 위해서는 특정된 회로 레이아웃(circuit layout)에 따라 소정의 칩 면적에 다수의 회로 소자들을 형성할 필요가 있는바, 여기서 소위 금속 산화 전계 효과 트랜지스터(Metal Oxide Field Effect Transistor)(MOSFET 혹은 FET)들은 집적 회로의 성능을 실질적으로 결정하는 하나의 중요한 회로 소자 유형을 나타낸다. 종래의 FET는, 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에 배치되는 채널 영역, 그리고 채널 영역 위에 배치되는 게이트 전극을 전형적으로 포함하는 평면형 디바이스이다. FET를 통해 흐르는 전류는 게이트 전극에 가해진 전압을 제어함으로써 제어된다. 예를 들어, NMOS 디바이스에 있어서, 만약 게이트 전극에 가해지는 전압이 없다면 NMOS 디바이스를 통해 흐르는 전류는 존재하지 않는다(바람직하지 않은 누설 전류는 무시하며, 이러한 누설 전류는 상대적으로 작음). 그러나, 게이트 전극에 적절한 양의 전압이 가해지는 경우, NMOS 디바이스의 채널 영역은 전도성으로 되고, 이러한 전도성의 채널 영역을 통해 전류가 소스 영역과 드레인 영역 사이를 흐를 수 있게 된다.
FET의 동작 속도를 향상시키기 위해, 그리고 집적 회로 디바이스 상의 FET의 밀도를 증가시키기 위해, 디바이스 설계자는 과거 수십 년에 걸쳐 FET의 물리적 크기를 크게 감소시켜왔다. 보다 구체적으로, FET의 채널 길이는 크게 감소되어왔는바, 이것은 결과적으로 스위칭 속도를 향상시켰으며 FET의 동작 전류 및 전압을 낮추었다. 그러나, FET의 채널 길이의 감소는 또한, 소스 영역과 드레인 영역 간의 거리를 감소시킨다. 일부 경우에 있어, 소스와 드레인 간의 이러한 분리 영역의 감소는 드레인의 전위가 소스 영역과 채널의 전위에 악영향을 미치는 것을 효과적으로 방지하는 것을 어렵게 한다. 이러한 것은 때때로 소위 단채널 효과(short channel effect)로서 지칭되는바, 이로 인해 능동 스위치로서의 FET의 특성은 저하된다.
평면형 FET와는 대조적으로, 3-차원 구조인 소위 3D 디바이스(예컨대, 예시적인 FinFET 디바이스)가 존재한다. 보다 구체적으로, FinFET에서는, 일반적으로 수직으로 배치되는 핀(fin)-형상의 능동 영역이 형성되고, 게이트 전극은 핀-형상의 능동 영역의 양쪽 측면 및 상부 표면을 둘러싸 트라이-게이트 구조(tri-gate structure)를 형성하게 되며, 이에 따라 평면형 구조가 아닌 3-차원 구조를 갖는 채널이 사용되게 된다. 일부 경우에 있어서, 핀의 상부에는 절연 캡 층(insulating cap layer)(예를 들어, 실리콘 질화물(silicon nitride))이 배치되며, FinFET 디바이스는 듀얼-게이트 구조(dual-gate structure)를 단지 갖는다(측벽들만을 가짐). 평면형 FET와는 달리, FinFET 디바이스에서는, 채널이 반도체 기판의 표면에 수직으로 형성되어 반도체 디바이스의 물리적 크기가 감소하게 된다. 또한, FinFET에서, 디바이스의 드레인 영역에서의 접합 커패시턴스(junction capacitance)는 크게 감소되는바, 이는 단채널 효과를 크게 감소시키는 경향이 있다. FinFET 디바이스의 게이트 전극에 적절한 전압이 가해지는 경우, 핀의 표면(그리고 표면 가까이 있는 안쪽 부분), 즉 핀의 상부 위쪽 표면과 수직으로 배향된 측벽들은 전류 전도에 기여하는 표면 역전층(surface inversion layer) 혹은 볼륨 역전층(volume inversion layer)을 형성한다. FinFET 디바이스에서, "채널-폭(channel-width)"은 수직 핀-높이의 대략 2배(×2)에 핀의 상부 표면의 폭(즉, 핀 폭)을 더한 값으로 산정된다. 복수의 핀들이 평면형 트랜지스터 디바이스의 풋-프린트(foot-print)와 동일한 풋-프린트로 형성될 수 있다. 이에 따라, 소정의 플롯 공간(plot space)(혹은 풋-프린트)에 대해, FinFET는 평면형 트랜지스터 디바이스보다 훨씬 더 높은 구동 전류 밀도를 발생시킬 수 있는 특징이 있다. 추가적으로, FinFET 디바이스가 "오프(OFF)" 상태로 된 이후 FinFET 디바이스의 누설 전류는 평면형 FET의 누설 전류에 비해 크게 감소되는데, 이는 FinFET 디바이스 상의 "핀(fin)" 채널의 월등한 게이트 정전 제어(gate electrostatic control)로 인한 것이다. 요약하면, FinFET 디바이스의 3D 구조는 평면형 FET의 구조와 비교해, 특히 20 nm CMOS 기술 노드 및 그 이상의 기술 노드에서, 월등한 MOSFET 구조이다.
FinFET 디바이스를 형성하기 위해 전형적으로 수행되는 일 공정 흐름은, STI 영역들이 형성될 구역들을 정의하기 위해 그리고 핀들의 초기 구조를 정의하기 위해, 기판에 복수의 트렌치(trench)들을 형성하는 것을 포함하고, 그리고 이러한 트렌치들은 공정의 간단화를 위해 동일한 공정 동작 동안 기판에 형성될 수 있다. 일부 경우에 있어, 트렌치들은 바람직하게는 (리소그래피(lithography) 동안 분해능(resolution)을 더 좋게 하기 위해) 동일한 피치(pitch)를 갖도록 설계됨과 아울러, 트렌치들은 (공정의 간단화 그리고 다양한 기능적 요건을 충족시키기 위해) 동일한 깊이 및 폭으로 형성되며, 트렌치들의 깊이는 필요한 핀 높이에 대해 충분함과 아울러 유효한 STI 영역이 형성될 수 있도록 충분히 깊다. 트렌치들의 형성 이후, 트렌치들이 오버필(overfill)되도록 실리콘 이산화물(silicon dioxide)과 같은 절연 물질의 층이 형성된다. 이후, 절연 물질의 상부 표면을 핀의 상부(혹은 패터닝된 하드 마스크의 상부)와 평탄화시키기 위해 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정이 수행된다. 이후, 핀들 사이에 있는 절연 물질의 층을 리세스(recess)시켜 핀들의 위쪽 부분들(핀들의 최종 핀 높이에 대응함)이 노출되도록 에칭-백 공정(etch-back process)이 수행된다.
디바이스 제조자들은 이전의 디바이스 세대보다 성능이 증가되고 생산 비용이 낮아진 집적 회로 제품을 생산하도록 지속적인 압력을 받고 있다. 따라서, 디바이스 설계자들은 제조 비용을 감소시킴과 아울러 제조 신뢰성을 향상시키는 방법들을 찾는 동시에 디바이스 성능을 최대화시키기 위해 매우 많은 시간과 노력을 소모한다. 3D 디바이스와 관련하여, 디바이스 설계자들은 이러한 디바이스의 성능 능력 및 신뢰성을 향상시키기 위해 수년의 시간 동안 다양한 기법들을 사용하는 노력을 해왔다. 디바이스 설계자들은 FinFET 디바이스의 성능 능력을 증진시키도록 의도된(예를 들어, 저전압 동작이 가능하도록 의도된) FinFET 디바이스들의 제조를 위해 소위 Ⅲ-Ⅴ 물질과 같은 대안적 반도체 물질을 사용하는 것을 현재 연구중이다. 그러나, 실리콘 기판(산업계에서 지배적으로 사용되고 있는 기판) 상에 이러한 대안적 물질을 통합시키는 것은, 다른 문제들 중에서도, 이러한 물질과 실리콘 간의 격자 상수가 너무 차이가 나기 때문에 수월한 일이 아니다.
본 개시내용은 FinFET 반도체 디바이스를 위한 핀들을 형성하기 위해 새로운 맨드렐 산화 공정을 사용하여 FinFET 반도체 디바이스를 형성하는 다양한 방법에 관한 것이다.
다음은 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위해 본 발명의 간략화된 요약을 제시한다. 이 요약은 본 발명의 완전한 개요가 아니다. 이는 본 발명의 주요한(key) 또는 중대한 요소들을 식별하거나 또는 본 발명의 범위를 기술하고자 의도된 것이 아니다. 본 요약의 유일한 목적은 이후에 논의되는 더욱 상세한 설명의 서막으로서 간략화된 형태로 일부 개념들을 제시하기 위한 것이다.
일반적으로, 본 발명은 디바이스에 대한 핀들을 형성하도록 신규한 맨드렐 산화 공정(mandrel oxidation process)을 사용하여 FinFET 반도체 디바이스를 형성하는 다양한 방법들에 관한 것이다. 본 명세서에 개시된 일 예시적인 방법은 측벽들을 가진 맨드렐 구조를 형성하는 단계와, 상기 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 맨드렐 구조의 측벽들 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와, 감소된 두께의 맨드렐 구조가 정의되도록 산화된 영역들을 제거하는 단계와, 상기 감소된 두께의 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와 그리고 핀들의 각각의 적어도 일 부분이 노출되도록, 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계를 포함한다.
본 명세서에 개시된 다른 예시적인 방법은 반도체 기판 위에 핀 맨드렐 구조를 형성하는 단계와, 핀 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 핀 맨드렐 구조 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와, 감소된 두께의 핀 맨드렐 구조가 정의되도록 상기 산화된 영역을 제거하는 단계와, 감소된 두께의 핀 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와, 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 핀 멘드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계와 그리고 핀들의 노출된 부분들 주위에 최종 게이트 구조를 형성하는 단계를 수반한다.
본 명세서에 개시된 또다른 예시적인 방법은 제1 반도체 물질과 다른 제2 반도체 물질로 구성된 반도체 기판 위에 상기 제1 반도체 물질로 구성된 핀 맨드렐 구조를 형성하는 단계와, 상기 핀 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 핀 맨드렐 구조 상에 산화된 반도체 물질 영역들이 정의되도록 산화 공정을 수행하는 단계와, 감소된 두께의 핀 맨드렐 구조가 정의되도록 상기 산화된 반도체 물질 영역들을 제거하는 단계와, 상기 감소된 두께의 핀 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와, 여기서 상기 핀들은 에피텍셜(epitaxially)로 성장된 반도체 물질로 구성되고, 상기 핀들의 적어도 일 부분이 노출되도록, 감소된 두께의 핀 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계와 그리고 상기 핀들의 적어도 일 부분 주위에 최종 게이트 구조를 형성하는 단계를 수반한다.
본 출원은 동일한 참조 번호들이 동일한 요소들을 식별하는 첨부된 도면들과 결합하여 하기의 명세서를 참조하여 이해될 것이다.
도 1a 내지 도 1l은 장치의 핀들을 형성하기 위해 새로운 맨드렐 산화 처리를 사용하여 핀펫(FinFET) 반도체 디바이스를 형성하기 위해 본 명세서에서 개시된 여러 예시적인 방법들을 도시한다.
본 명세서에서 개시된 대상이 여러 변형들 및 대안의 형식들을 허용하는 동안, 본 명세서의 구체적인 실시예들은 도면들에서 예로서 도시될 수 있고, 본 명세서에서 상세하게 기술된다. 하지만, 구체적인 실시예들의 본 명세서 기재는 본 발명을 개시된 특정 형태들로 제한하도록 의도되지 않고, 이와는 반대로, 첨부된 청구항들에 의해 정의된 본 발명의 정신 및 범위 내에 포함되는 모든 변형들, 등가물들 및 대안들을 커버하도록 의도된다.
본 발명의 여러 예시적인 실시예들은 아래에서 기술된다. 명확함을 위해, 실제 구현의 모든 특징들이 본 명세서에서 기술되지 않는다. 어떤 그와 같은 실제 실시예의 개발에서, 많은 구현-특정 결정들은 개발자들의 특정 목표들, 예를 들어, 시스템-관련 및 사업-관련 제약들의 준수와 같은, 하나의 구현에서 다른 구현으로 변하는 개발자들의 특정 목표들을 달성하기 위해 행해져야 한다. 더욱이, 그와 같은 개발 노력은 복잡하고 시간이 소모될 수 있지만, 그럼에도 불구하고, 본 개시물의 이득을 갖는 당업자를 위해 수행하는 일상적인 것으로 이해될 것이다.
본 출원의 대상은 첨부된 도면들을 참조하여 이제 기술될 것이다. 여러 구조들, 시스템들 및 디바이스들은 단지 설명의 목적으로 당업자에게 잘 알려진 세부상황들로 본 발명을 모호하게 하지 않도록 개략적으로 도시된다. 그럼에도 불구하고, 첨부된 도면들은 본 명세서의 예시적인 예들을 기술하고 설명하기 위해 포함된다. 본 명세서에 사용된 단어들 및 어구들은 당업자에 의한 이러한 단어들 및 어구들의 이해와 일치하는 의미를 갖도록 이해되고 해석되어야 한다. 용어 또는 어구의 특별한 정의, 즉, 당업자에 의해 이해되는 통상적이고 관습적인 의미와 다른 정의는 본 명세서의 용어 또는 어구의 일관된 사용에 의해 적용되도록 의도된다. 용어 또는 어구가 특별한 의미, 즉, 당업자에 의해 이해되는 것과 다른 의미를 갖도록 확장하기 위해, 그와 같은 특별한 정의는 용어 또는 어구의 특별한 정의를 직접적으로 그리고 명백하게 정의하는 정의적 방식으로 본 명세서에서 명시적으로 제시될 것이다.
본 명세서는 디바이스의 핀들을 형성하기 위해 새로운 맨드렐 산화 처리를 사용하는 핀펫(FinFET) 반도체 디바이스를 형성하는 여러 방법들에 관한 것이다. 본 출원을 다 읽었을 때 쉽게 이해될 수 있도록, 본 발명은 로직 디바이스들, 메모리 디바이스들 등을 포함하는 여러 디바이스들에 적용가능하고, 본 명세서에 개시된 방법들은 N-타입 또는 P-타입 반도체 디바이스들을 형성하기 위해 이용될 수 있다. 첨부된 도면들을 참조하여, 본 명세서에 개시된 방법들 및 디바이스들의 여러 예시적인 실시예들은 이제 더욱 상세하게 기술될 것이다.
도 1a는 반도체 기판 B 위에 형성된 기준 핀펫 반도체 디바이스의 사시도이다. 디바이스 A는 복수의 핀들 C, 게이트 전극 D, 측벽 스페이서들 E 및 게이트 캡 층 F을 포함한다. 도 1a는 본 명세서에서 개시된 디바이스들의 여러 횡단면도들이 아래에서 논의된 도면들에서 얻을 수 있는 위치들을 도시한다. 더 구체적으로, 뷰 "X-X"는 게이트 전극 D의 장축에 평행한 방향, 즉, 게이트 길이 방향으로 게이트 전극 D를 통해 얻어진 사시도이다. 게이트 전극 D로 덮힌 핀들 C의 부분들은 핀펫 디바이스 A의 채널 영역들이다. 뷰 "Y-Y"는 (게이트 전극 D 및 스페이서 E의 외곽의) 핀들 C의 장축을 가로지르는 방향으로 핀들 C를 통해, 즉, 디바이스의 소스/드레인 영역들이 될 것을 통해 얻어진 사시도이다. 종래의 프로세스 흐름에서, 소스/드레인 영역들에 위치된 핀들 C의 부분들은 하나 이상의 에피텍셜 성장 프로세스들을 수행함으로써 크기에서 또는 (도 1a에서 도시되지 않은) 함께 병합되어 증가될 수 있다. 디바이스의 소스/드레인 영역들의 핀들 C의 크기 또는 핀들 C의 통합을 증가시키는 프로세스는 소스/드레인 영역들의 저항을 감소시키는 것 또는 채널 영역의 장력 또는 압축력을 유도하는 것이다. 도 1a는 아래의 도면들에서 도시될 수 있는 여러 사시도들의 위치를 보여주기 위해서만 제공되고, 아래에서 논의된 많은 측면들은 도 1a에 도시된 디바이스 A를 과도하게 복잡하게 하지 않도록 도 1a에서 도시되지 않는다.
도 1b-1l은 본 명세서에 개시된 새로운 핀펫 반도체 디바이스(100)의 여러 예시적인 실시예들, 및 핀펫 디바이스(100)를 만드는 여러 방법들을 도시한다. 디바이스(100)는 N-타입 디바이스 또는 P-타입 디바이스일 수 있고, 디바이스의 게이트 구조는 소위 "게이트-퍼스트(gate-first)" 또는 "대체 게이트(replacement gate)"("게이트-라스트(gate-last)") 기술들 중 하나를 사용하여 형성될 수 있다. 첨부된 도면들에서, 디바이스(100)는, 예를 들어, 실리콘 등과 같은 제 1 반도체 물질로 구성되는 반도체 기판(10) 위에 형성되는 것으로 도시된다. 도시되는 기판(10)은 벌크 반도체 기판들일 수 있거나 소위 SOI(silicon-on-insulator) 기판 또는 SGOI(silicon germanium on insulator) 기판이 될 수 있다. 따라서, 용어 "기판(substrate)", "반도체 기판(semiconductor substrate)" 또는 "반도성 기판(semiconducting substrate)"는 모든 반도체 물질들 및 그와 같은 반도체 물질들의 모든 형태들을 다루도록 이해되어야 한다. (도시되지 않은) 트렌치 격리 구조는 디바이스(100)가 형성될 액티브 영역을 정의하기 위해 기판(10)에 형성될 수 있다. 물론, 본 출원을 다 읽었을 때 당업자에 의해 인식될 수 있는 것처럼, 격리 구조는 (아래에서 기술된) 여러 핀들이 디바이스(100)에 대해 형성되기 이전 또는 이후에 형성될 수 있다.
도 1b에 도시된 제조의 시점의, 일 실시예에서, 반도체 물질의 층(11) 및 패터닝된 마스킹 층(16)은 기판(10) 위에 형성되고 있다. 하나의 예시적인 실시예에서, 기판(10)의 반도체 물질과 상이한 반도체 물질로 구성될 수 있다. 예를 들어, 기판(10)이 실리콘인 경우에, 반도체 물질의 층(11)은 실리콘 게르마늄, 게르마늄, InP, InAs, GaAs의 층이 될 수 있고, 에피텍셜 성장 프로세스를 수행함으로써 기판(10) 위에 형성될 수 있다. 하나의 예시적인 실시예에서, 반도체 물질의 층(11)은 약 10-100nm의 두께를 가질 수 있지만, 그것의 두께는 특정 애플리케이션에 따라 변할 수 있다.
패터닝된 마스킹 층(16)은 패터닝된 하드 마스크 층이 될 수 있고, 알려진 증착, 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 패터닝된 마스크 층(16)은 예를 들어 포토레지스트 물질, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride), 실리콘 산화물 등과 같은 다양한 물질들로 구성될 수 있는 것처럼 실질적으로 표시되도록 의도된다. 더욱이, 패터닝된 마스크 층(16)은 예를 들어 반도체 물질의 층(11)에 형성된 (도시되지 않은) 패드 산화 층 및 패드 산화 층에 형성된 (도시되지 않은) 실리콘 질화물 층과 같은 다수의 물질 층들로 구성될 수 있다. 따라서, 패터닝된 마스크 층(16)의 특정 형태 및 구성과 패터닝된 마스크 층이 만들어지는 방식은 현재 개시된 발명들으로 제한되도록 고려되어서는 않된다. 패터닝된 마크스 층(16)은 하나 이상의 하드 마스크 층들로 구성되는 경우에, 화학 기상 증착(CVD) 프로세스, 원자층 증착(ALD) 프로세스, 애피텍셜 증착 프로세스(EPI), 또는 그와 같은 프로세스들의 플라스마 향상 버전들과 같은 다양하게 알려진 프로세싱 기술들을 수행함으로써 형성될 수 있고, 그와 같은 층(들)의 두께는 특정 애플리케이션에 따라 변할 수 있다. 하나의 예시적인 실시예에서, 패터닝된 마스크 층(16)은, 실리콘 질화물의 층을 증착하기 위해 CVD 프로세스를 수행하고 그 후에 알려진 측벽 이미지 전달 기술들 및/또는 수행하는 알려진 에칭 기술들과 결합된 포토리소그래픽 기술들을 사용하여 실리콘 질화물의 층을 패터닝함으로써 초기에 형성된 실리콘 질화물의 하드 마스크 층이다.
다음으로, 도 1c에 도시된 바와 같이, 하나 이상의 건식 혹은 습식 에칭 공정이 패터닝된 마스크 층(16)을 통해 반도체 물질(11)의 층 상에 수행되어, 복수의 트렌치들(12)을 형성한다. 상기 일례에서, 에칭 공정들은 기판 위에서 중단된다. 이러한 에칭 공정은 복수의 맨드렐 구조들(11A)을 정의하게 되는바, 상기 특정 실시예에서는, 그 각각이 반도체 물질(11)의 층의 일부로 구성된 핀(fin) 맨드렐 구조들이 정의된다. 도시된 일례에서, 맨드렐 구조들(11A)은 실질적으로 수직 방향인 측벽들을 갖는다. 트렌치들(12)과 맨드렐 구조들(11A)의 전체 사이즈, 형상 및 구조는 특정 어플리케이션에 따라 변할 수 있다. 트렌치들(12)의 깊이 및 폭 뿐만 아니라 핀 맨드렐 구조들(11A)의 높이와 폭은, 특정 어플리케이션에 따라 변할 수 있다. 예시적인 일실시예에서는, 오늘날의 기술에 기초하여, 트렌치들(12)의 폭은 약 10-40nm 의 범위가 될 수 있다. 일부 실시예들에서, 핀 맨드렐 구조들(11A)은 약 20-60nm 범위의 폭을 가질 수 있다. 핀 맨드렐 구조들(11A)은 어떤 원하는 피치로 형성될 수 있다. 첨부된 도면들에 도시된 예시적인 일례에서, 트렌치들(12)과 핀 맨드렐 구조들(11A)은 모두 균일한 사이즈 및 형상이다. 하지만, 트렌치들(12)과 핀 맨드렐 구조들(11A)의 사이즈 및 형상의 이러한 균일성은, 본 명세서에 개시된 본 발명의 적어도 일부 양상을 구현하는데 있어 반드시 요구되는 것은 아니다. 본 명세서에 개시된 일례에서, 트렌치들(12)은, 이방성 에칭 공정을 수행함에 의해서 형성되는 것으로 도시되는바, 이방성 에칭 공정은 트렌치들(12)이 도시된 바와 같은 실질적으로 수직인 측벽들을 갖는 일반적으로 직사각형인 구성을 갖게 한다. 실제 디바이스에서, 트렌치들(12)의 측벽들은 어느 정도는 안쪽으로 경사질 수도 있지만, 이러한 구성이 도면에 도시되어 있지는 않다. 일부 경우들에서, 트렌치들(12)은 트렌치들(12)의 바닥부 인근에서 오목한 프로파일(reentrant profile)을 가질 수도 있다. 트렌치들(12)이 습식 에칭 공정을 수행함으로써 형성되는 한, 이방성 에칭 공정을 수행함으로써 형성되는 일반적으로 직사각형인 트렌치들(12)의 구조에 비하여, 트렌치들(12)은 좀더 둥근 구조 혹은 비-선형 구조를 가지는 경항이 있을 수도 있다. 따라서, 트렌치들(12)의 사이즈 및 구조, 그리고 트렌치들이 형성되는 방법은, 본 발명을 제한하는 것으로 간주되지 않아야 한다. 개시의 용이함을 위하여, 다음의 도면들에서는 실질적으로 직사각형인 트렌치들(12)만이 도시될 것이다.
도 1d는 여러 공정들이 수행된 이후의 디바이스(100)를 도시한다. 먼저, 트렌치들(12)을 과도충전(overfill)하도록 절연 물질(22)의 층이 디바이스(100) 상에 형성되었다. 절연 물질(22)의 층은 예컨대, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 혹은 반도체 제조 분야에서 통상적으로 이용되는 어떤 다른 유전체 물질들 기타 등등과 같은 서로 다른 다양한 물질들로 구성될 수 있으며 혹은 이들의 다중 층들로 구성될 수도 있다. 그리고 절연 물질(22)의 층은 다양한 기법들(예컨대, CVD 등등)을 수행함으로써 형성될 수 있다. 다음으로, 패터닝된 마스크 층(16)을 연마-정지층으로 이용하는 하나 이상의 화학기계연마(CMP) 공정들이 수행되어, 절연 물질(22)의 층의 상부 표면을 평탄화한다. 이러한 CMP 공정 이후, 절연 물질(22)의 층의 상부 표면은 패터닝된 마스크 층(16)의 상부 표면(16S)과 실질적으로 같은 높이를 갖는다. 계속해서 도 1d를 참조하면, 이후, 절연 물질(22)의 평탄화된 층의 두께를 감소시키기 위하여, 절연 물질(22)의 평탄화된 층 상에 에칭 공정이 수행되며, 따라서 리세스된 상부 표면(22R)을 갖는 절연 물질의 층이 형성된다. 절연 물질(22)의 층의 리세스된 상부 표면(22R)은 후속 공정을 위해서 핀 맨드렐 구조들(11A)의 일부를 노출시킨다. 이러한 공정에서 노출되는 핀 맨드렐 구조들(11A)의 높이는 특정 어플리케이션에 따라 변할 수 있으며, 예시적인 일실시예에서는 약 30-50nm의 범위를 가질 수 있다.
다음으로, 도 1e에 도시된 바와 같이, 산화 공정이 수행되어 핀 맨드렐 구조들(11A)의 노출된 부분들 상에 반도체 기반의 산화물 영역들(semiconductor based oxide regions)(24)을 형성한다. 반도체 물질(11)의 층이 게르마늄을 포함하는 경우(도 1i), 상기 반도체 기반의 산화물 영역들(24)은 게르마늄 산화물을 포함할 수 있다. 비록, 반도체 기반의 산화물 영역들(24)의 두께는 특정 어플리케이션에 따라 혹은 디바이스(100)에 대한 최종 핀 구조들의 바람직한 폭에 따라 변할 수도 있지만, 예시적인 일실시예에서 반도체 기반의 산화물 영역들(24)은 약 4-12nm 인 수평 두께 혹은 폭을 가질 수 있으며 이에 대해서는 후술한다.
다음으로, 도 1f에 도시된 바와 같이, 가령 습식 에칭 공정과 같은 에칭 공정이 수행되어, 반도체 기반의 산화물 영역들(24)을 제거한다. 이러한 공정은 감소된 두께의 핀 맨드렐 구조들(11B)이 형성되게 할 수 있으며, 여기서 오리지널 핀 맨드렐 구조들(11A)의 노출된 부분들의 폭 혹은 두께는, 반도체 기반의 산화물 영역들(24)의 폭 혹은 두께의 대략 2배에 해당하는 양 만큼 감소된다. 감소된 두께의 핀 맨드렐 구조들(11B)의 최종 두께 혹은 수평 폭은 특정 어플리케이션에 따라 변할 수 있는바, 예컨대, 오리지널 핀 맨드렐 구조들(11A)의 폭 혹은 두께와 반도체 기반의 산화물 영역들(24)의 폭 혹은 두께에 따라 약 10-40 nm 정도의 두께를 가질 수 있다.
도 1g는 감소된 두께의 핀 맨드렐 구조들(11B) 상에 반도체 물질(28)이 에피택셜 성장된 이후의 디바이스를 도시한다. 일반적으로, 반도체 물질(28)은 감소된 두께의 핀 맨드렐 구조들(11B)의 물질에 대하여 선택적으로 에칭될 수 있는 반도체 물질로 구성될 수 있다. 예시적인 일실시예에서, 반도체 물질(28)은 Ⅲ-Ⅴ 물질들, InGaAs, GaAs, InAs, GaSb, InSbAs 등이 될 수 있다. 몇몇의 경우, 반도체 물질(28)은 기판(10) 및 반도체 물질(11)의 층에 대해 이용된 반도체 물질들과는 다른 반도체 물질로 구성될 수도 있다. 반도체 물질(28)은 감소된 두께의 핀 맨드렐 구조들(11B)의 결정 구조에 따라, 다이아몬드-형상 혹은 자연적으로 불규칙한 형상이 될 수도 있으며 혹은 이런 형상이 아닐 수도 있다. 특정 실시예에서는, 도면들에 도시된 것과 유사한 방식 혹은 약간 다른 방식으로 반도체 물질(28)이 실제로 서로 합쳐지도록(merge), 충분한 반도체 물질(28)이 성장된다. 합쳐짐(merging)의 정도 및 형상은, 성장 조건들 및 특정 반도체 물질의 다양한 결정 평면들의 상대적인 성장 동력학(growth kinetics)에 의존한다.
다음으로, 도 1h에 도시된 바와 같이, 패터닝된 마스크 층(16)을 통해 이방성 에칭 공정이 수행되어, 상기 패터닝된 마스크 층(16)에 의해서 보호되지 않는 반도체 물질(28)의 일부분들을 제거한다. 이러한 이방성 에칭은 공정은 복수의 반도체 물질 스페이서들/핀들(28A)이 정의되게 할 것이며, 이들은 최종 FinFET 디바이스(100)를 위한 핀들(fins)이 될 것이다. 이러한 에칭 공정이 수행된 이후, 핀들(28A)은 패터닝된 마스크 층(16)의 부분들 아래에 위치한다는 점을 유의해야 한다. 도시된 바와 같이, 예시적인 일실시예에서, 반도체 물질 스페이서들/핀들(28A)은, 반도체 기반의 산화물 영역들(24)(도 1e)의 수평 폭 혹은 두께에 대략적으로 대응하는 수평 폭 혹은 두께를 갖는다.
도 1i는 패터닝된 마스크 층(16)을 주변 구조들에 대해서 선택적으로 제거하기 위한 하나 이상의 에칭 공정들이 수행된 이후의 디바이스(100)를 도시한다.
다음으로, 도 1h에 도시된 바와 같이 가령, 시한 습식 혹은 건식(timed wet or dry) 에칭 공정 등과 같은 에칭 공정이 수행되어, 반도체 물질 스페이서들/핀들(28A)에 대하여, 감소된 두께의 핀 맨드렐 구조들(11B)의 부분들을 제거한다. 도시된 바와 같이, 일부 실시예들에서, 에칭 공정은 감소된 두께의 핀 맨드렐 구조들(11B) 전부 보다는 적은 것이 제거되도록 소정 지속기간 동안 수행되는바, 예컨대, 리세스 이후의, 감소된 두께의 핀 맨드렐 구조들(11B)의 표면(11R)은 절연 물질(22)의 층의 리세스된 표면(22R) 보다 약 10-40nm 위에 위치될 수 있다.
도 1k는 여러 공정들이 수행된 이후의 디바이스(100)를 도시한다. 먼저, 절연 물질(30)의 층이 디바이스(100) 상에 형성되어, 반도체 물질 스페이서들/핀들(28A) 사이의 공간 혹은 트렌치들을 과도충전한다. 절연 물질(30)의 층은, 예컨대, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 혹은 반도체 제조 분야에서 통상적으로 이용되는 어떤 다른 유전체 물질들 기타 등등과 같은 서로 다른 다양한 물질들로 구성될 수 있으며 혹은 이들의 다중 층들로 구성될 수도 있다. 그리고 절연 물질(30)의 층은 다양한 기법들(예컨대, CVD, ALD 등등)을 수행함으로써 형성될 수 있다. 다음으로, 반도체 물질 스페이서/핀들(28A)을 연마-정지층으로 이용하는 하나 이상의 화학기계연마(CMP) 공정이 수행되어, 절연 물질(30)의 층의 상부 표면을 평탄화한다. 이러한 CMP 공정 이후에, 절연 물질(30)의 층의 상부 표면은 반도체 물질 스페이서/핀들(28A)의 상부 표면과 실질적으로 같은 높이를 갖는다. 계속해서 도 1k를 참조하면, 두께를 감소시키고자 절연 물질(30)의 평탄화된 층 상에 에칭 공정이 수행되며, 그 결과 리세스된 표면(30R)을 갖는 절연 물질(30)의 층이 형성된다. 절연 물질(30)의 층의 리세스된 표면(30R)은 핀들(28A)의 최종 높이를 유효하게 정의하며, 상기 최종 높이는 특정 어플리케이션에 따라 변경될 수 있으며, 그리고 예시적인 일실시예에서, 약 30-50nm 범위를 가질 수 있다.
그 다음, 도 1l에 도시된 바와 같이, 최종 게이트 구조(40)가 잘 알려진 기법들, 즉 게이트-퍼스트(gate-first) 또는 게이트-라스트(gate-last) 기법들을 이용하여 디바이스(100) 상에 형성된다. 게이트-퍼스트 제조 기법을 채용하는 일 예시적인 실시예에서, 개략적으로 도시된 게이트 구조(40)는 예시적인 게이트 절연층(40A) 및 예시적인 게이트 전극(40B)을 포함한다. 예시적인 게이트 캡 층(미도시)가 또한, 상기 예시적인 게이트 전극(40B) 위에 형성될 수 있다. 게이트 절연층(40A)은 예를 들어, 실리콘 이산화물, 이른바 하이-k(high-k)(7보다 큰 k) 절연 물질(여기서 k는 상대적인 유전 상수이다) 등과 같은 다양한 서로 다른 물질들로 구성될 수 있다. 게이트 절연층(40A)의 두께는 또한, 특별한 응용에 따라 달라질 수 있는 바, 예컨대, 이는 약 1 내지 2 nm의 물리적 두께를 가질 수 있다. 마찬가지로, 게이트 전극(40B)은 또한, 폴리실리콘 또는 아머포스 실리콘(amorphous silicon)과 같은 다양한 도전성 물질들로 이루어질 수 있거나 또는 이는 게이트 전극(40B)으로서 역할하는 하나 이상의 금속 층들로 구성될 수 있다. 본 특허 출원서의 완전한 독해 이후에 이 기술 분야의 숙련자에 의해 인지될 바와 같이, 도면들에 도시된 디바이스(100)의 게이트 구조(40), 즉 게이트 절연층(40A) 및 게이트 전극(40B)은 사실 상 대표적인 것으로 의도된 것이다. 다시 말해, 게이트 구조(40)는 다양한 서로 다른 물질들로 구성될 수 있고, 이는 다양한 구성들을 가질 수 있다. 일 예시적인 실시예에서, 열적 산화 공정이 게르마늄 산화물, 실리콘 이산화물, 절연 물질의 하이-k 층, Al2O3, 등과 같은 반도체 기반의 산화물로 구성된 게이트 절연층(40A)을 형성하도록 수행될 수 있다. 이후, 게이트 전극 물질(40B) 및 게이트 캡층 물질(미도시)은 디바이스(100) 위에 증착될 수 있고, 상기 층들은 알려진 포토리소그래피 및 에칭 기법들을 이용하여 패터닝될 수 있다. 다른 예시적인 실시예에서, 컨포멀한 CVD 또는 ALD 공정이 하프늄 산화물로 구성된 게이트 절연층(40A)을 형성하도록 수행될 수 있다. 이후, (게이트 전극(40B)이 될)하나 이상의 금속 층들 및 게이트 캡층 물질(미도시), 예컨대 실리콘 질화물이 디바이스(100) 위에 증착될 수 있다.
이 시점에서, 종래의 제조 기법들이 디바이스(100)의 제조를 완료하도록 수행될 수 있다. 예를 들어, 예컨대 실리콘 질화물로 구성된 측벽 스페이서(미도시)가 최종 게이트 구조(40)에 인접하여 형성될 수 있다. 스페이서가 형성된 이후에, 요구되는 경우, 에피텍셜 성장 공정이 스페이서의 외부에 위치된 핀들(28A)의 부분들 상에 추가적인 반도체 물질(미도시)을 형성하도록 수행될 수 있다. 그 다음, 추가적인 컨택들 및 금속화 층들이 종래의 기법들을 사용하여 디바이스 위에 형성될 수 있다.
본 특허 출원서의 완전한 독해 이후에 이 기술 분야의 숙련자에 의해 인지될 바와 같이, 본 명세서에 개시된 방법들은 넓게는, FinFET 디바이스에 대한 핀들을 형성하는 다양한 방법들에 관한 것인 바, 상기 FinFET 디바이스에 대한 핀들을 형성하는 것은 맨드렐 구조의 측벽들을 산화시키고, 상기 맨드렐 구조의 산화된 부분들을 제거하며 그럼으로써 감소된 두께의 맨드렐 구조를 정의하고, 상기 감소된 두께의 맨드렐 구조 상에 복수의 핀들을 형성하고, 그리고 상기 핀들의 각각의 적어도 일 부분이 노출되도록 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행함으로써 이루어진다. 도시된 예에서, 상기 맨드렐 구조는 반도체 물질에 복수의 트렌치들을 형성함으로써 형성되는 핀-모양의 맨드렐 구조(11A)이지만, 현재 개시된 발명들은 여기에 도시된 예들에 제한되는 것으로 간주되지 않아야만 한다. 다시 말해, 맨드렐 구조는 반도체 구조 내에 또는 위에 형성될 수 있고, 이는 여기에 도시된 예시적인 핀-모양의 구조를 가질 필요가 없다. 예를 들어, 일 실시예에서, 맨드렐은 기판에 바로 형성될 수 있고, 반도체 물질의 추가적인 층, 즉 층(11)의 형성은 생략될 수 있다. 그 다음, 기판에 형성된 맨드렐 구조들은 상술된 바와 같이, 즉 핀 맨드렐의 측벽의 산화, 감소된 두께의 맨드렐을 정의하도록 산화된 영역들을 제거하는 것, 감소된 두께의 맨드렐의 측벽들 상의 반도체 물질의 성장, 등으로 공정처리될 수 있다.
상기 개시된 특별한 실시예들은 단지 예시적일 뿐인 바, 그 이유는 본 발명이 본 명세서에서의 교시들의 이익을 가지는 이 기술 분야의 숙련자들에게 분명한 서로 다르지만 균등한 방식들로 수정 및 실시될 수 있기 때문이다. 예를 들어, 상기에 제시된 공정 단계들은 서로 다른 순서로 수행될 수 있다. 더욱이, 어떤 제한들도 하기의 특허 청구 범위에 기술된 바 이외의 본 명세서에 도시된 구조 또는 설계의 세부사항에 의도되지 않는다. 그러므로, 상기에 개시된 특별한 실시예들이 변경 또는 수정될 수 있고, 이러한 모든 변형들이 본 발명의 범위 및 사상 내에 있는 것으로 간주됨이 명백하다.
따라서, 본 발명에서 보호받고자 하는 것은 하기의 특허 청구 범위에 제시되는 바와 같다.

Claims (39)

  1. 디바이스를 형성하는 방법으로서,
    측벽들을 가진 맨드렐 구조(mandrel structure)를 형성하는 단계와;
    상기 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 맨드렐 구조의 상기 측벽들 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와;
    감소된 두께의 맨드렐 구조를 정의하도록 상기 산화된 영역들을 제거하는 단계와;
    상기 감소된 두께의 맨드렐 구조 상에 복수의 핀(fin)들을 형성하는 단계와; 그리고
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로(selectively) 제거하는 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 핀들의 상기 노출된 부분들 중 적어도 일 부분 주위에 최종 게이트 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 맨드렐 구조를 형성하는 단계는 반도체 물질 내의 복수의 트렌치들을 에칭함으로써 핀-모양의 맨드렐 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 맨드렐 구조는 실리콘(silicon), 게르마늄(germanium) 또는 실리콘 게르마늄으로 구성된 반도체 기판 위에 형성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    상기 핀들은 Ⅲ-V 물질, InGaAs, GaAs, InAs 및 InSbAs 중 하나로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  6. 제1항에 있어서,
    상기 맨드렐 구조 및 상기 핀들은 서로 다른 반도체 물질들로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  7. 제1항에 있어서,
    상기 맨드렐 구조는 실리콘, 게르마늄 또는 실리콘 게르마늄으로 구성된 반도체 기판 내에 형성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  8. 제1항에 있어서,
    상기 감소된 두께의 맨드렐 구조 상에 상기 복수의 핀들을 형성하는 단계는
    상기 감소된 두께의 맨드렐 구조 상에 에피텍셜로(epitaxially) 성장된 반도체 물질을 형성하는 단계와; 그리고
    상기 감소된 두께의 맨드렐 구조 상의 상기 에피텍셜로 성장된 반도체 물질로 구성된 상기 복수의 핀들이 정의되도록, 상기 에피텍셜로 성장된 반도체 물질 상에서 이방성 에칭(anisotropic etching) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  9. 제1항에 있어서,
    상기 측벽들은 실질적으로 수직으로 지향된(vertically oriented) 측벽들인 것을 특징으로 하는 디바이스를 형성하는 방법.
  10. 디바이스를 형성하는 방법으로서,
    제1 반도체 물질 위에 패터닝된 마스킹 층을 형성하는 단계와;
    상기 제1 반도체 물질로 구성된 맨드렐 구조가 형성되도록 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제1 에칭 공정을 수행하는 단계 - 상기 맨드렐 구조는 측벽들을 가지고 - 와;
    상기 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 맨드렐 구조의 상기 측벽들 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와;
    감소된 두께의 맨드렐 구조가 정의되도록 상기 산화된 영역들을 제거하는 적어도 하나의 제2 에칭 공정을 수행하는 단계와;
    상기 감소된 두께의 맨드렐 구조 상에 제2 반도체 물질을 형성하는 단계와, 상기 제2 반도체 물질은 상기 제1 반도체 물질과 다르며;
    상기 감소된 두께의 맨드렐 구조 상에 상기 제2 반도체 물질로 구성된 복수의 핀들이 정의되도록, 상기 제2 반도체 물질의 부분들을 제거하도록 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제3 에칭 공정을 수행하는 단계와; 그리고
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 적어도 하나의 제4 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  11. 제10항에 있어서,
    상기 적어도 하나의 제3 에칭 공정을 수행하는 단계 이후에, 상기 복수의 핀들은 상기 패터닝된 마스킹 층의 부분들 아래에 위치되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  12. 디바이스를 형성하는 방법으로서,
    반도체 기판 위에 핀 맨드렐 구조를 형성하는 단계와;
    상기 핀 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 핀 맨드렐 구조 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와;
    감소된 두께의 핀 맨드렐 구조가 정의되도록 상기 산화된 영역들을 제거하는 단계와;
    상기 감소된 두께의 핀 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와; 그리고
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 핀 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  13. 제12항에 있어서,
    상기 핀들의 상기 노출된 부분들 중 적어도 일 부분 주위에 최종 게이트 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  14. 제12항에 있어서,
    상기 반도체 기판은 실리콘으로 구성되고, 상기 핀 맨드렐 구조는 실리콘, 게르마늄 및 실리콘 게르마늄 컴파운드(compound) 중 하나로 구성되며, 상기 핀들은 Ⅲ-V 물질, InGaAs, GaAs, InAs 및 InSbAs 중 하나로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  15. 제13항에 있어서,
    상기 최종 게이트 구조는 하이-k 절연 물질로 구성된 게이트 절연층 및 적어도 하나의 금속 층으로 구성된 게이트 전극을 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  16. 제13항에 있어서,
    상기 최종 게이트 구조는 산화물(oxide)로 구성된 게이트 절연층 및 폴리실리콘으로 구성된 게이트 전극을 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  17. 제12항에 있어서,
    상기 핀 맨드렐 구조를 형성하는 단계는
    상기 반도체 기판 위에 제1 반도체 물질의 제1 층을 형성하는 단계와;
    상기 제1 반도체 물질의 상기 제1 층 위에 패터닝된 마스킹 층을 형성하는 단계와; 그리고
    상기 제1 반도체 물질의 상기 제1 층에 복수의 이격된 트렌치(spaced-apart trench)들을 형성하고, 그럼으로써, 상기 제1 반도체 물질로 구성된 상기 핀 맨드렐 구조가 정의되도록 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제1 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  18. 제17항에 있어서,
    상기 기판은 상기 제1 반도체 물질과 다른 제2 반도체 물질로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  19. 제12항에 있어서,
    상기 산화된 영역들을 제거하는 단계는 상기 산화된 영역들을 제거하도록 습식 에칭 공정 또는 건식 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  20. 제12항에 있어서,
    상기 감소된 두께의 핀 맨드렐 구조 상에 상기 복수의 핀들을 형성하는 단계는
    상기 감소된 두께의 핀 맨드렐 구조 상에 에피텍셜로 성장된 반도체 물질을 형성하는 단계와; 그리고
    상기 감소된 두께의 핀 맨드렐 구조 상의 상기 에피텍셜로 성장된 반도체 물질로 구성된 상기 복수의 핀들이 정의되도록, 상기 에피텍셜로 성장된 반도체 물질 상에서 패터닝된 마스킹 층을 통해 이방성 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  21. 제12항에 있어서,
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 핀 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 상기 에칭 공정을 수행하는 단계는 시간 설정 에칭(timed etching) 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  22. 디바이스를 형성하는 방법으로서,
    제1 반도체 물질과 다른 제2 반도체 물질로 구성된 반도체 기판 위에 상기 제1 반도체 물질로 구성된 핀 맨드렐 구조를 형성하는 단계와;
    상기 핀 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 핀 맨드렐 구조 상에 산화된 반도체 물질 영역들이 정의되도록 산화 공정을 수행하는 단계와;
    감소된 두께의 핀 맨드렐 구조가 정의되도록 상기 산화된 반도체 물질 영역들을 제거하는 단계와;
    상기 감소된 두께의 핀 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와, 상기 핀들은 에피텍셜로 성장된 반도체 물질로 구성되고;
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 핀 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계와; 그리고
    상기 핀들의 상기 노출된 부분들 중 적어도 일 부분 주위에 최종 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  23. 제22항에 있어서,
    상기 반도체 기판은 실리콘으로 구성되고, 상기 핀 맨드렐 구조는 실리콘, 게르마늄 및 실리콘 게르마늄 컴파운드 중 하나로 구성되며, 상기 핀들은 Ⅲ-V 물질, InGaAs, GaAs, InAs 및 InSbAs 중 하나로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  24. 제22항에 있어서,
    상기 에피텍셜로 성장된 반도체 물질은 상기 제1 및 제2 반도체 물질들의 반도체 물질과 다른 반도체 물질인 것을 특징으로 하는 디바이스를 형성하는 방법.
  25. 제22항에 있어서,
    상기 핀 맨드렐 구조를 형성하는 단계는
    상기 반도체 기판 위에 상기 제1 반도체 물질의 제1 층을 형성하는 단계와;
    상기 제1 반도체 물질의 상기 제1 층 위에 패터닝된 마스킹 층을 형성하는 단계와; 그리고
    상기 제1 반도체 물질의 상기 제1 층에 복수의 이격된 트렌치들을 형성하고, 그럼으로써, 상기 제1 반도체 물질로 구성된 상기 핀 맨드렐 구조가 정의되도록, 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제1 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  26. 제22항에 있어서,
    상기 산화된 반도체 물질 영역들을 제거하는 단계는 상기 산화된 반도체 물질 영역들을 제거하도록 습식 에칭 공정 또는 건식 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  27. 제22항에 있어서,
    상기 감소된 두께의 핀 맨드렐 구조 상에 상기 복수의 핀들을 형성하는 단계는
    상기 감소된 두께의 핀 맨드렐 구조 상에 상기 에피텍셜로 성장된 반도체 물질을 형성하는 단계와; 그리고
    상기 감소된 두께의 핀 맨드렐 구조 상의 상기 에피텍셜로 성장된 반도체 물질로 구성된 상기 복수의 핀들이 정의되도록 상기 에피텍셜로 성장된 반도체 물질 상에서 패터닝된 마스킹 층을 통해 이방성 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  28. 제22항에 있어서,
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 핀 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 상기 에칭 공정을 수행하는 단계는 시간 설정 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  29. 디바이스를 형성하는 방법으로서,
    제1 반도체 물질과 다른 제2 반도체 물질로 구성된 반도체 기판 위에 상기 제1 반도체 물질의 제1 층을 형성하는 단계와;
    상기 제1 반도체 물질의 상기 제1 층 위에 패터닝된 마스킹 층을 형성하는 단계와;
    상기 제1 반도체 물질의 상기 층에 복수의 이격된 트렌치들을 형성하고, 그럼으로써, 상기 제1 반도체 물질로 구성된 핀 맨드렐 구조가 정의되도록, 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제1 에칭을 수행하는 단계와;
    상기 기판 위에 그리고 상기 이격된 트렌치들에 절연 물질의 층을 형성하는 단계와, 상기 절연 물질의 층은 상기 핀 맨드렐 구조의 일 부분을 노출시키는 상부 표면을 가지고;
    상기 핀 맨드렐 구조의 상기 노출된 부분을 산화시킴으로써 상기 핀 맨드렐 구조 상에 산화된 반도체 물질 영역들이 정의되도록 산화 공정을 수행하는 단계와;
    감소된 두께의 핀 맨드렐 구조가 정의되도록 상기 산화된 반도체 물질 영역들을 제거하는 단계와;
    상기 패터닝된 마스킹 층의 존재 하에서 상기 감소된 두께의 핀 맨드렐 구조 상에 에피텍셜로 성장된 반도체 물질을 형성하는 단계와;
    상기 감소된 두께의 핀 맨드렐 구조 상의 상기 에피텍셜로 성장된 반도체 물질로 구성된 상기 복수의 핀들이 정의되도록, 상기 에피텍셜로 성장된 반도체 물질 상에서 패터닝된 마스킹 층을 통해 이방성 에칭 공정을 수행하는 단계와;
    상기 패터닝된 마스킹 층을 제거하는 단계와;
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 핀 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계와; 그리고
    상기 핀들의 상기 노출된 부분들 중 적어도 일 부분 주위에 최종 게이트 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  30. 제29항에 있어서,
    상기 제1 반도체 물질은 실리콘 게르마늄으로 구성되고, 상기 제2 반도체 물질은 실리콘으로 구성되며, 상기 에피텍셜로 성장된 반도체 물질은 Ⅲ-V 물질, InGaAs, GaAs, InAs 및 InSbAs 중 하나로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  31. 제29항에 있어서,
    상기 에피텍셜로 성장된 반도체 물질은 상기 제1 및 제2 반도체 물질들의 반도체 물질과 다른 반도체 물질인 것을 특징으로 하는 디바이스를 형성하는 방법.
  32. 제29항에 있어서,
    상기 패터닝된 마스킹 층은 실리콘 질화물(silicon nitride)로 구성되는 것을 특징으로 하는 디바이스를 형성하는 방법.
  33. 디바이스를 형성하는 방법으로서,
    반도체 물질로 구성된 맨드렐 구조가 정의되도록 상기 반도체 물질로 구성된 기판에 복수의 이격된 트렌치들을 형성하는 단계와;
    상기 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 맨드렐 구조 상에 산화된 영역들이 정의되도록 산화 공정을 수행하는 단계와;
    감소된 두께의 맨드렐 구조가 정의되도록 상기 산화된 영역들을 제거하는 단계와;
    상기 감소된 두께의 맨드렐 구조 상에 복수의 핀들을 형성하는 단계와; 그리고
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  34. 제33항에 있어서,
    상기 맨드렐 구조를 형성하는 단계는
    상기 기판 위에 패터닝된 마스킹 층을 형성하는 단계와; 그리고
    복수의 이격된 트렌치들이 형성되도록, 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제1 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  35. 제33항에 있어서,
    상기 감소된 두께의 맨드렐 구조 상에 상기 복수의 핀들을 형성하는 단계는
    상기 감소된 두께의 맨드렐 구조 상에 에피텍셜로 성장된 반도체 물질을 형성하는 단계와; 그리고
    상기 감소된 두께의 맨드렐 구조 상의 상기 에피텍셜로 성장된 반도체 물질로 구성된 상기 복수의 핀들이 정의되도록, 상기 에피텍셜로 성장된 반도체 물질 상에서 패터닝된 마스킹 층을 통해 이방성 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  36. 제33항에 있어서,
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 상기 에칭 공정을 수행하는 단계는 시간 설정 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  37. 제33항에 있어서,
    상기 맨드렐 구조는 핀-모양의 맨드렐 구조인 것을 특징으로 하는 디바이스를 형성하는 방법.
  38. 디바이스를 형성하는 방법으로서,
    제1 반도체 물질로 구성된 기판 위에 패터닝된 마스킹 층을 형성하는 단계와;
    상기 기판에 복수의 이격된 트렌치들이 형성되도록 적어도 하나의 제1 에칭 공정을 수행하는 단계와, 상기 트렌치들은 상기 제1 반도체 물질로 구성된 맨드렐 구조를 정의하고;
    상기 맨드렐 구조의 적어도 일 부분을 산화시킴으로써 상기 맨드렐 구조 상에 산화된 영역들이 정의되도록, 산화 공정을 수행하는 단계와;
    감소된 두께의 맨드렐 구조가 정의되도록 상기 산화된 영역들을 제거하는 하나의 제2 에칭 공정을 수행하는 단계와;
    상기 감소된 두께의 맨드렐 구조 상에 제2 반도체 물질을 형성하는 단계와, 상기 제2 반도체 물질은 상기 제1 반도체 물질과 다르고;
    상기 감소된 두께의 맨드렐 구조 상의 상기 제2 반도체 물질로 구성된 복수의 핀들이 정의되도록, 상기 제2 반도체 물질의 부분들을 제거하도록 상기 패터닝된 마스킹 층을 통해 적어도 하나의 제3 에칭 공정을 수행하는 단계와; 그리고
    상기 핀들의 각각의 적어도 일 부분이 노출되도록, 상기 감소된 두께의 맨드렐 구조의 적어도 일 부분을 선택적으로 제거하는 적어도 하나의 제4 에칭 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 디바이스를 형성하는 방법.
  39. 제38항에 있어서,
    상기 적어도 하나의 제3 에칭 공정을 수행하는 단계 이후에, 상기 복수의 핀들은 상기 패터닝된 마스킹 층의 부분들 아래에 위치되는 것을 특징으로 하는 디바이스를 형성하는 방법.
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