CN103972100B - 使用心轴氧化工艺形成鳍式场效应晶体管半导体设备的鳍部的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 155
- 238000000034 method Methods 0.000 title claims abstract description 131
- 238000005516 engineering process Methods 0.000 title claims abstract description 37
- 230000003647 oxidation Effects 0.000 title claims abstract description 23
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 23
- 230000005669 field effect Effects 0.000 title abstract description 5
- 230000008569 process Effects 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000000463 material Substances 0.000 claims description 54
- 239000011810 insulating material Substances 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- DLISVFCFLGSHAB-UHFFFAOYSA-N antimony arsenic Chemical compound [As].[Sb] DLISVFCFLGSHAB-UHFFFAOYSA-N 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000012774 insulation material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011435 rock Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- VTGARNNDLOTBET-UHFFFAOYSA-N gallium antimonide Chemical compound [Sb]#[Ga] VTGARNNDLOTBET-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
一种使用心轴氧化工艺形成鳍式场效应晶体管半导体设备的鳍部的方法，揭示于本文的一个示意方法包括：形成心轴结构于半导体衬底上面，进行氧化工艺以氧化该心轴结构的至少一部份以便从而在该心轴结构上定义氧化区，移除该等氧化区以便从而定义厚度减少的心轴结构，在该厚度减少的心轴结构上形成多个鳍部以及进行蚀刻工艺以选择性地移除该厚度减少的心轴结构的至少一部份，以便从而暴露该等鳍部中的每一者的至少一部份。
Description
技术领域
本揭示内容大致有关于FET半导体设备的制造，且更特别的是，有关于使用新颖心轴氧化工艺形成鳍式场效应晶体管半导体设备以形成该设备的鳍部的各种方法。
背景技术
制造诸如CPU、储存装置、ASIC(特殊应用集成电路)之类的先进集成电路需要根据指定的电路布局在给定芯片区中形成大量电路组件，其中所谓金属氧化物场效应晶体管(MOSFET或FET)为一种重要的电路组件，其实质决定集成电路的效能。习知FET(不论是NFET还是PFET)为通常包含源极区、漏极区、位于源极区和漏极区间之沟道区以及位于沟道区上方之栅极电极的平面设备。流过FET的电流通过控制施加至栅极电极的电压来控制。例如，以NMOS设备而言，如果栅极电极没有外加电压，则没有电流流过NMOS设备(忽略极小、不合需要的泄露电流)。不过，当施加适当的正电压至栅极电极时，NMOS设备的沟道区变为导电，并且通过导通的沟道区允许电流在源极区、漏极区之间流动。
为了改善FET的操作速度，以及提高FET在集成电路设备上的密度，设备设计者过去几十年来已大幅缩减FET的实际尺寸。更特别的是，FET的沟道长度已大幅减小，而得以改善切换速度以及降低FET的操作电流及电压。不过，减小FET的沟道长度也减小源极区与漏极区的距离。在有些情形下，这会减少源极与漏极的分离，使得难以有效地防止源极区及沟道的电位受到漏极电位的不利影响。这有时被称作所谓的短沟道效应，其中作为主动开关之FET的特性会恶化。
对比于平面型FET，有所谓的3D设备，例如有三维结构的例示FinFET设备。更特别的是，在FinFET中，形成大致垂直地安置的鳍状主动区，以与栅极电极围封鳍状主动区的两侧及上表面以形成三栅极结构，以便利用具有三维结构而不是平面结构的沟道。在有些情形下，绝缘帽盖层(例如，氮化硅)位于鳍之顶部，而FinFET设备只有双栅极结构(只有侧壁)。不同于平面型FET，在FinFET设备中，形成垂直于半导体衬底之表面的沟道，以便缩减半导体设备的实际大小。再者，在FinFET中，大幅减少在设备之漏极区处的接面电容，这倾向大幅减少短沟道效应。当适当的电压施加至FinFET设备的栅极电极时，鳍部的表面(以及靠近表面的内在部份)，亦即，鳍部的垂直取向侧壁与上表面形成对电流传导有贡献的表面反转层或容积反转层。在FinFET设备中，“沟道宽度”估计约为两倍垂直鳍部高度加鳍部的顶面宽度，亦即，鳍部宽度。在与平面晶体管设备相同的足迹（foot-print）中可形成多个鳍部。因此，对于给定的标定空间(plotspace)或足迹，FinFET倾向能够产生明显高于平面晶体管设备的驱动电流密度。另外，与平面型FET的泄露电流相比，FinFET设备在设备“关闭”后的泄露电流大幅减少，因为FinFET设备上的“鳍部”沟道有优异的栅极静电控制。简言之，相较于平面型FET，FinFET设备的3D结构为优异的MOSFET结构，特别是在20纳米CMOS技术节点及以下者。
通常用来形成FinFET设备的一个加工流程涉及在衬底中形成多个沟槽以定义将形成STI区的区域以及定义鳍部的初始结构，以及为了简化加工，在同一个加工作业期间，可在该衬底中形成该等沟槽。在有些情形下，该等沟槽希望设计成有相同的间距(为了在微影时有更佳的分辨率)以及形成有相同的深度及宽度(为了简化加工以及各种功能要求)，其中该等沟槽的深度对于所需鳍部高度是足够的以及深度足以允许形成有效的STI区。在形成沟槽后，形成一层绝缘材料(例如，二氧化硅)以便过填(overfill)该等沟槽。之后，进行化学机械研磨(CMP)工艺以平坦化绝缘材料的上表面以及鳍部的顶面(或经图案化之硬屏蔽的顶面)。之后，进行回蚀工艺(etch-backprocess)以使在鳍部之间的该绝缘材料层凹陷，从而暴露对应至鳍部之最终鳍部高度的鳍部上半部。
在持续的压力下，设备制造商生产相对于前一设备世代具有提高效能及较低生产成本的集成电路产品。因此，设备设计者花费大量的时间及努力以最大化设备效能，同时寻找降低制造成本及改善制造可靠性的方法。至于与3D设备有关者，设备设计者已耗时多年及运用各种技术以努力改善此类设备的效能功能(performancecapability)及可靠性。设备设计者目前在研究使用替代半导体材料，例如所谓的III-V族材料，以制造旨在改善此类设备之效能功能的FinFET设备，例如，致能低电压操作。不过，整合此类替代材料于硅衬底(为用于本产业的主要衬底)上并非小事，因为除了其它问题以外，还包括此类材料与硅之间有很大的晶格常数差异。
本揭示内容系针对用新颖心轴氧化工艺形成鳍式场效应晶体管半导体设备以形成该设备之鳍部的各种方法。
发明内容
为供基本理解本发明的一些态样，提出以下简化的总结。此总结并非本发明的穷举式总览。它不是想要识别本发明的关键或重要组件或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细之说明的前言。
本揭示内容大体针对用新颖心轴氧化工艺形成FinFET半导体设备以形成该设备的鳍部的各种方法。揭示于本文的一个示意方法包括：形成具有侧壁的心轴结构，进行氧化工艺以氧化该心轴结构的至少一部份，从而在该心轴结构的该侧壁上定义氧化区，移除该氧化区，从而定义厚度减少的心轴结构，在该厚度减少的心轴结构上形成多个鳍部，以及进行蚀刻工艺以选择性地移除该厚度减少的心轴结构的至少一部份，从而暴露该鳍部中的每一者的至少一部份。
揭示于本文的另一示意方法包括：在半导体衬底上方形成鳍式心轴结构，进行氧化工艺以氧化该鳍式心轴结构的至少一部份，从而在该鳍式心轴结构上定义氧化区，移除该氧化区，从而定义厚度减少的鳍式心轴结构，在该厚度减少的鳍式心轴结构上形成多个鳍部，进行蚀刻工艺以选择性地移除该厚度减少的鳍式心轴结构的至少一部份，从而暴露该鳍部中的每一者的至少一部份，以及在该鳍部的暴露部份附近形成最终栅极结构。
揭示于本文的又一示意方法包括：形成由第一半导体材料构成的鳍式心轴结构于由不同于该第一半导体材料的第二半导体材料构成的半导体衬底上方，进行氧化工艺以氧化该鳍式心轴结构的至少一部份，从而在该鳍式心轴结构上定义氧化半导体材料区，移除该氧化半导体材料区，从而定义厚度减少的鳍式心轴结构，在该厚度减少的鳍式心轴结构上形成多个鳍部，其中该鳍部由外延生长半导体材料构成，进行蚀刻工艺以选择性地移除该厚度减少的鳍式心轴结构的至少一部份，从而暴露该鳍部的至少一部份，以及在该鳍部的至少一部份附近形成最终栅极结构。
附图说明
参考以下结合附图的说明可明白本揭示内容，其中类似的组件以相同的附图标记表示。
图1A至图1L图标揭示于本文用新颖心轴氧化工艺形成FinFET半导体设备以形成该设备的鳍部的各种示意方法。
尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图标几个本发明的特定具体实施例且详述其中的细节。不过，应了解本文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特定形式，反而是，本发明是要涵盖落入由随附权利要求书定义的本发明精神及范畴内的所有修改、等价及替代性陈述。
具体实施方式
以下描述本发明的各种示意具体实施例。为了清楚说明，本专利说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即复杂又花时间，但对本技术领域一般技术人员而言在阅读本揭示内容后仍将是例行工作。
此时以参照附图来描述本发明。示意图标于附图的各种结构、系统及装置系仅供解释以及避免熟谙此技术领域者所习知的细节混淆本发明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示意实施例。应使用与相关技术领域技术人员所熟悉之意思一致的方式理解及解释用于本文的字汇及词组。本文没有特别定义的术语或词组(亦即，与熟谙此技术领域者所理解之普通惯用意思不同的定义)是想要用术语或词组的一致用法来暗示。在这个意义上，希望术语或词组具有特定的意思时(亦即，不同于熟谙此技术领域者所理解的意思)，则会在本专利说明书中以直接明白地提供特定定义的方式清楚地陈述用于该术语或词组的特定定义。
本揭示内容针对用新颖心轴氧化工艺形成FinFET半导体设备以形成该设备之鳍部的各种方法。熟谙此技术领域者在读完本申请案后会了解，本发明方法可应用于各种设备，包括但不限于：逻辑设备、记忆设备、等等，以及揭示于本文的方法可用来形成N型或P型半导体设备。此时参考附图更详述地描述揭示于本文之方法及设备的各种示意具体实施例。
图1A的透视图图标形成于半导体衬底B上方的参考FinFET半导体设备A。设备A包含多个鳍部C、栅极电极D、侧壁间隔体E以与栅极帽盖层F。图1A图标本文所揭示之设备可绘于以下附图所示之各种横截面图的位置。更特别的是，视线“X-X”为沿着与栅极电极D之长轴平行之方向(亦即，栅极宽度方向)穿过栅极电极D的剖面线。鳍部C中被栅极电极D覆盖的部份为FinFET设备A的沟道区。视线“Y-Y”为沿着横亘鳍部C之长轴之方向穿过鳍部C(在栅极电极D及间隔体E之外)的剖面线，亦即，穿过会变成设备之源极/漏极区的鳍部C。在习知加工流程中，通过执行一个或多个外延生长工艺，鳍部C中位于源极/漏极区中的部份可增加尺寸，甚至并在一起(未图标于图1A)。在设备之源极/漏极区中增加鳍部C之大小或合并鳍部C的方法是要减少源极/漏极区的电阻或在沟道区中诱发拉伸或压缩应力。应了解，提供图1A只是用来图标可绘于以下附图之各种横截面图的位置，而有许多描述于下文的态样未图标于图1A以便不使图1A中所描绘的设备A过于复杂。
图1B至图1L图标揭示于本文之新颖FinFET半导体设备100的各种示意具体实施例，以及制作FinFET设备100的各种方法。设备100可为N型设备或者是P型设备，以及可用所谓“先形成栅极（gate-first）”或者是“取代栅极”(“后形成栅极（gate-last）”)的技术来形成它的栅极结构。在附图中，设备100图标成其系形成于由第一半导体材料(例如，硅等等)构成的半导体衬底10之上。示意衬底10可为块状半导体衬底，或可为所谓SOI(绝缘体上覆硅)衬底或所谓SGOI(绝缘体上覆硅锗)衬底的主动层。因此，应了解，用语“衬底”、“半导体衬底”或“半导体衬底”涵盖所有半导体材料以及该等半导体材料的所有形式。在衬底10中可形成沟槽隔离结构(未图标)以界定设备100会在此形成的主动区。当然，熟谙此技术领域者在读完本申请案后会了解，该隔离结构可在形成设备100的各种鳍部(如下述)之前或之后形成。
在图标于图1B的制造点，在一个示意具体实施例中，衬底10上已形成一层半导体材料11及经图案化之屏蔽层16。在一个示意具体实施例中，该层半导体材料11可由与衬底10之半导体材料不同的半导体材料构成。例如，在衬底10为硅的情形下，该层半导体材料11可为一层硅锗、锗、磷化铟、砷化铟、砷化镓等等，以及通过进行外延生长工艺可形成于衬底10上。在一个示意具体实施例中，该层半导体材料11可具有约10至100纳米的厚度，然而它的厚度可随着特定应用而有所不同。
经图案化之屏蔽层16可为经图案化之硬屏蔽层，以及可用习知的沉积、微影及蚀刻技术形成。希望经图案化之屏蔽层16在本质上有代表性，因为它可由各种材料构成，例如，光阻材料、氮化硅、氮氧化硅、二氧化硅等等。此外，经图案化之屏蔽层16可由多层材料构成，例如，形成于该层半导体材料11上的垫氧化物层(padoxidelayer，未图标)以及形成于该垫氧化物层上的氮化硅层(未图标)。因此，经图案化之屏蔽层16的特定形式及组合物及其制作方法应不被视作本发明的限制。在经图案化之屏蔽层16由一个或多个硬屏蔽层构成的情形下，通过进行各种习知加工技术可形成该等诸层，例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、外延沉积工艺(EPI)、或该等工艺的电浆增强版，而且该(等)层的厚度可随着特定应用而有所不同。在一个示意具体实施例中，经图案化之屏蔽层16为氮化硅之硬屏蔽层，其形成初始通过进行CVD工艺以沉积一层氮化硅，然后用习知侧壁图像转印技术及/或光微影技术的图案化该层氮化硅以及进行习知蚀刻技术。
接下来，如图1C所示，通过经图案化之屏蔽层16对于该层半导体材料11进行一个或多个干或湿蚀刻工艺以形成多个沟槽12。在此实施例中，该蚀刻工艺在衬底10上中止。此蚀刻工艺导致定义出多个心轴结构11A，以及在此特定具体实施例中，定义出为各自由该层半导体材料11之一部份构成的鳍式心轴结构。在示意实施例中，心轴结构11A都有实质垂直取向的侧壁。沟槽12及心轴结构11A的整体大小、形状及组构可随着特定应用而有所不同。沟槽12的深度及宽度以及鳍式心轴结构11A的高度及宽度可随着特定应用而有所不同。在一个示意具体实施例中，基于当今的技术，沟槽12的宽度可约在10至40纳米之间。在一些具体实施例中，鳍式心轴结构11A可具有约在20至60纳米之间的宽度。可形成有任何所欲间距的鳍式心轴结构11A。在图标于附图的示意实施例中，沟槽12及鳍式心轴结构11A都有一致的大小及形状。不过，沟槽12及鳍式心轴结构11A可以不需要有一致的大小及形状以实施揭示于本文之本发明的至少一些态样。揭示于本文的实施例中，沟槽12图标成已用导致沟槽12示意图标具有大体矩形组构及实质垂直侧壁的非等向性蚀刻工艺形成。在实际真实设备中，沟槽12的侧壁可能有点向内变尖，但此组构未图标于附图。在有些情形下，沟槽12可能有靠近沟槽12底部的凹角型轮廓(reentrantprofile)。相较于用非等向性蚀刻工艺形成有大致矩形组构的沟槽12，如果通过进行湿蚀刻工艺来形成沟槽12，沟槽12可能倾向有更圆的组构或非线性组构。因此，沟槽12的大小及组构及其制作方式不应被视作本发明的限制。为了便于揭示，以下附图只图标实质矩形的沟槽12。
图1D图标在已进行数个加工作业之后的设备100。首先，在设备100上形成一层绝缘材料22以便过填沟槽12。该层绝缘材料22可由各种不同的材料(例如，二氧化硅、氮化硅、氮氧化硅或常用于半导体制造工业等等的任何其它介电材料)或彼等之多层等等构成，以及可通过进行各种技术来形成，例如，CVD等等。接下来，用经图案化之屏蔽层16作为研磨中止层，进行一个或多个化学机械研磨(CMP)工艺以平坦化该层绝缘材料22的上表面。在该CMP工艺后，该层绝缘材料22的上表面与经图案化之屏蔽层16的上表面16S实质一样高。继续参考图1D，随后对于该经平坦化之绝缘材料22层进行蚀刻工艺以减少它的厚度，从而导致该层绝缘材料有凹陷上表面22R。绝缘材料22层的凹陷表面22R暴露部份鳍式心轴结构11A供进一步加工。鳍式心轴结构11A在此工艺露出的数量或高度可随着特定应用而有所不同，以及在一个示意具体实施例中，可约在30至50纳米之间。
然后，如图1E所示，进行氧化工艺以形成基于半导体之氧化物区24于鳍式心轴结构11A的暴露部份上。在该层半导体材料11(图11)由锗构成的情形下，基于半导体之氧化物区24可由氧化锗构成。在一个示意具体实施例中，基于半导体之氧化物区24可具有约4至12纳米的横向厚度或宽度，然而基于半导体之氧化物区24的厚度可随着特定应用以及设备100之最终鳍部结构的所欲宽度而有所不同，以下会有更完整的描述。
接下来，如图1F所示，进行蚀刻工艺(例如，湿蚀刻工艺)以移除基于半导体之氧化物区24。此工艺导致形成厚度减少之鳍式心轴结构11B，其中原始鳍式心轴结构11A之暴露部份之宽度或厚度的减少数量大约对应至基于半导体之氧化物区24的两倍宽度或厚度。厚度减少之鳍式心轴结构11B的最终厚度或横向宽度可随着特定应用而有所不同，例如，可具有约10至40纳米的厚度，这取决于原始鳍式心轴结构11A的宽度或厚度以及基于半导体之氧化物区24的宽度或厚度。
图1G图标半导体材料28已外延生长于厚度减少之鳍式心轴结构11B上之后的设备。一般而言，半导体材料28可由可对于厚度减少之鳍式心轴结构11B之材料选择性地加以蚀刻的半导体材料构成。在一个示意具体实施例中，半导体材料28可为III-V族材料、砷化镓铟(InGaAs)、砷化镓、砷化铟、锑化镓、砷化锑铟(InSbAs)等等。在有些情形下，半导体材料28可由与用于衬底10及该层半导体材料11之半导体材料不同的半导体材料制成。半导体材料28本质上可能是或不是钻石形状或其它不规则形状，这取决于厚度减少之鳍式心轴结构11B的结晶结构。在一个特定具体实施例中，生长足够的半导体材料28，使得半导体材料28实际并在一起，其方式与图标于附图者类似或稍微不同。合并的程度及形状取决于特定半导体材料之各种晶面的生长条件及相对生长动力学。
接下来，如图1H所示，通过经图案化之屏蔽层16进行非等向性蚀刻工艺，以移除半导体材料28中不被经图案化之屏蔽层16保护的部份。此非等向性蚀刻工艺导致定义出会变成最终FinFET设备100之鳍部的多个半导体材料间隔体/鳍部28A。应注意，在此蚀刻工艺完成后，鳍部28A都位在经图案化之屏蔽层16之部份下。如图标，在一个示意具体实施例中，半导体材料间隔体/鳍部28A的横向宽度或厚度大约对应至基于半导体之氧化物区24的横向宽度或厚度(图1E)。
图1I图标在进行一个或多个蚀刻工艺以对于周遭结构选择性地移除经图案化之屏蔽层16之后的设备100。
接下来，如图1H所示，进行蚀刻工艺(例如，定时之湿或干蚀刻工艺)以移除厚度减少之鳍式心轴结构11B相对于半导体材料间隔体/鳍部28A的部份。如图标，在一些具体实施例中，以比整个移除厚度减少之鳍式心轴结构11B还短的持续时间，进行该蚀刻工艺，例如，在凹陷步骤后，厚度减少之鳍式心轴结构11B的表面11R可位在绝缘材料22层的凹陷表面22R上方约10至40纳米。
图1K图标在进行数个加工作业之后的设备100。首先，在设备100上形成一层绝缘材料30以便过填在半导体材料间隔体/鳍部28A之间的空间或沟槽。该层绝缘材料30可由各种不同的材料(例如，二氧化硅、氮化硅、氮氧化硅或常用于半导体制造工业等的任何其它介电材料)或彼等之多层等等构成，以及可通过进行各种技术来形成，例如CVD、ALD等等。接下来，用半导体材料间隔体/鳍部28A作为研磨中止层，进行一个或多个化学机械研磨(CMP)工艺以平坦化绝缘材料30层的上表面。在该CMP工艺后，该层绝缘材料30的上表面与半导体材料间隔体/鳍部28A的上表面实质一样高。继续参考图1K，随后对于该经平坦化之绝缘材料30层进行蚀刻工艺以减少它的厚度，从而导致该层绝缘材料30有凹陷表面30R。绝缘材料30层的凹陷表面30R有效地界定鳍部28A的最终高度，这可随着特定应用而有所不同，以及在一个示意具体实施例中，可约在30至50纳米之间。
接下来，如图1L所示，用众所周知的技术（亦即，先形成栅极或后形成栅极技术）在设备100上形成最终栅极结构40。在使用先形成栅极制造技术的一个示意具体实施例中，示意图标之栅极结构40包含示意栅极绝缘层40A与示意栅极电极40B。也在示意栅极电极40B上方形成示意栅极帽盖层(未图标)。栅极绝缘层40A可由各种不同的材料构成，例如二氧化硅、所谓的高k(k大于7)绝缘材料(其中k为相对电介质常数)、等等。栅极绝缘层40A的厚度也可随着特定应用而有所不同，例如，可具有约1至2纳米的物理厚度。同样，栅极电极40B也可由各种导电材料构成，例如多晶硅或非晶硅，或可由用作为栅极电极40B的一层或多层金属层构成。熟谙此技术领域者在读完本申请案后会了解，图标于附图之设备100的栅极结构40(亦即，栅极绝缘层40A与栅极电极40B)旨在代表其本质。亦即，栅极结构40可由各种不同的材料构成，以及它可具有各种组构。在一个示意具体实施例中，可进行热氧化工艺以形成由基于半导体之氧化物材料构成的栅极绝缘层40A，例如氧化锗、二氧化硅、高k绝缘材料层、氧化铝等等。之后，栅极材料40B与栅极帽盖层材料(未图标)可沉积于设备100上方以及可用习知光微影及蚀刻技术加以图案化。在另一示意具体实施例中，可进行保形CVD或ALD工艺以形成由氧化铪构成的栅极绝缘层40A。之后，在设备100上方可沉积一层或多层金属层(会变成栅极电极40B)与栅极帽盖层材料(未图标)，例如，氮化硅。
在此时，可进行传统制造技术以完成设备100的制造。例如，可形成由诸如氮化硅之类构成与最终栅极结构40邻接的侧壁间隔体(未图标)。在形成该间隔体后，若需要，可进行外延生长工艺以在鳍部28A中位在间隔体外的部份上形成附加半导体材料(未图标)。然后，用传统技术在设备上方可形成附加接触及金属化层。
熟谙此技术领域者在读完本申请案后应了解，揭示于本文的方法系广泛地针对形成FinFET设备之鳍部的各种方法，其系通过氧化心轴结构的侧壁，移除该心轴结构的氧化部份，从而定义厚度减少之心轴结构，在该厚度减少之心轴结构上形成多个鳍部以及进行蚀刻工艺以选择性地移除该厚度减少之心轴结构的至少一部份，从而暴露该等鳍部中之每一者的至少一部份。在示意实施例中，该心轴结构系通过在半导体材料中形成多个沟槽来形成的鳍状心轴结构11A，但是本发明不应被视为受限于本文所揭示的示意实施例。亦即，该心轴结构可形成于半导体衬底中或上方，以及它不需要具有本文所描述的示意鳍状结构。例如，在一个具体实施例中，该心轴可直接形成于衬底中，以及可省略形成额外的半导体材料层，亦即，层11。然后，如上述，可加工形成于衬底中的心轴结构，亦即，氧化鳍状心轴的侧壁，移除该等氧化区以定义厚度减少之心轴，生长半导体材料于厚度减少之心轴的侧壁上、等等。
以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此技术领域者在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发明。例如，可用不同的顺序完成以上所提出的工艺步骤。此外，除非在以下权利要求书有提及，不希望本发明受限于本文所示之构造或设计的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提出以下的权利要求书寻求保护。
Claims (39)
1.一种形成设备的方法，包含：
形成具有侧壁的心轴结构；
进行氧化工艺，以氧化该心轴结构的至少一部份，从而在该心轴结构的该侧壁上定义氧化区；
移除该氧化区，从而定义厚度减少的心轴结构；
形成多个鳍部于该厚度减少的心轴结构上；以及
进行蚀刻工艺，以选择性地移除该厚度减少的心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份。
2.如权利要求1所述的方法，更包括：在该鳍部的该暴露部份的至少一部份附近形成最终栅极结构。
3.如权利要求1所述的方法，其中，形成该心轴结构包括：在半导体材料中，通过蚀刻多个沟槽而形成鳍状心轴结构。
4.如权利要求1所述的方法，其中，在由硅、锗或硅锗构成的半导体衬底上方形成该心轴结构。
5.如权利要求4所述的方法，其中，该鳍部由III-V族材料、砷化镓铟、砷化镓、砷化铟、或砷化锑铟中的一者构成。
6.如权利要求1所述的方法，其中，该心轴结构与该鳍部由不同的半导体材料构成。
7.如权利要求1所述的方法，其中，在由硅、锗或硅锗构成的半导体衬底中形成该心轴结构。
8.如权利要求1所述的方法，其中，形成该多个鳍部于该厚度减少的心轴结构上包括：
形成外延生长半导体材料于该厚度减少的心轴结构上；以及
对于该外延生长半导体材料进行非等向性蚀刻工艺，从而在该厚度减少的心轴结构上定义由该外延生长半导体材料构成的该多个鳍部。
9.如权利要求1所述的方法，其中，该侧壁为实质垂直取向的侧壁。
10.一种形成设备的方法，包含：
在第一半导体材料上方形成经图案化的屏蔽层；
通过该经图案化的屏蔽层，进行至少一个第一蚀刻工艺，以形成由该第一半导体材料构成的心轴结构，该心轴结构具有侧壁；
进行氧化工艺，以氧化该心轴结构的至少一部份，从而在该心轴结构的该侧壁上定义氧化区；
进行至少一个第二蚀刻工艺，以移除该氧化区，从而定义厚度减少的心轴结构；
在该厚度减少的心轴结构上形成第二半导体材料，该第二半导体材料与该第一半导体材料不同；
通过该经图案化的屏蔽层，进行至少一个第三蚀刻工艺，以移除该第二半导体材料的部份，以便从而定义由该第二半导体材料构成的多个鳍部于该厚度减少的心轴结构上；以及
进行至少一个第四蚀刻工艺，以选择性地移除该厚度减少的心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份。
11.如权利要求10所述的方法，其中，在进行该至少一个第三蚀刻工艺后，该多个鳍部位在该经图案化的屏蔽层的部份下方。
12.一种形成设备的方法，包含：
在半导体衬底上方形成鳍式心轴结构；
进行氧化工艺，以氧化该鳍式心轴结构的至少一部份，从而在该鳍式心轴结构上定义氧化区；
移除该氧化区，从而定义厚度减少的鳍式心轴结构；
在该厚度减少的鳍式心轴结构上形成多个鳍部；以及
进行蚀刻工艺，以选择性地移除该厚度减少的鳍式心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份。
13.如权利要求12所述的方法，更包括：在该鳍部的该暴露部份的至少一部份附近形成最终栅极结构。
14.如权利要求12所述的方法，其中，该半导体衬底由硅构成，以及该鳍式心轴结构由硅、锗或硅锗化合物中的一者构成，以及该鳍部由III-V族材料、砷化镓铟、砷化镓、砷化铟或砷化锑铟中的一者构成。
15.如权利要求13所述的方法，其中，该最终栅极结构包含由高k绝缘材料构成的栅极绝缘层，以及由至少一层金属构成的栅极电极。
16.如权利要求13所述的方法，其中，该最终栅极结构包含由氧化物构成的栅极绝缘层，以及由多晶硅构成的栅极电极。
17.如权利要求12所述的方法，其中，形成该鳍式心轴结构包括：
在该半导体衬底上方形成第一半导体材料的第一层；
在该第一半导体材料的该第一层上方形成经图案化的屏蔽层；以及
通过该经图案化的屏蔽层，进行至少一个第一蚀刻工艺，从而在该第一半导体材料的该第一层中形成多个隔开沟槽，从而定义由该第一半导体材料构成的该鳍式心轴结构。
18.如权利要求17所述的方法，其中，该衬底由与该第一半导体材料不同的第二半导体材料构成。
19.如权利要求12所述的方法，其中，移除该氧化区包括：进行湿蚀刻工艺或干蚀刻工艺，以移除该氧化区。
20.如权利要求12所述的方法，其中，在该厚度减少的鳍式心轴结构上形成该多个鳍部包括：
在该厚度减少的鳍式心轴结构上形成外延生长半导体材料；以及
通过经图案化的屏蔽层，对于该外延生长半导体材料进行非等向性蚀刻工艺，从而在该厚度减少的鳍式心轴结构上定义由该外延生长半导体材料构成的该多个鳍部。
21.如权利要求12所述的方法，其中，进行该蚀刻工艺以选择性地移除该厚度减少的鳍式心轴结构的至少一部份以便从而暴露该鳍部中的每一者的至少一部份包括：进行定时蚀刻工艺。
22.一种形成设备的方法，包含：
形成由第一半导体材料构成的鳍式心轴结构于由与该第一半导体材料不同的第二半导体材料构成的半导体衬底上方；
进行氧化工艺，以氧化该鳍式心轴结构的至少一部份，从而在该鳍式心轴结构上定义氧化半导体材料区；
移除该氧化半导体材料区，从而定义厚度减少的鳍式心轴结构；
在该厚度减少的鳍式心轴结构上形成多个鳍部，该鳍部由外延生长半导体材料构成；
进行蚀刻工艺，以选择性地移除该厚度减少的鳍式心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份；以及
在该鳍部的该暴露部份的至少一部份附近形成最终栅极结构。
23.如权利要求22所述的方法，其中，该半导体衬底由硅构成，以及该鳍式心轴结构由硅、锗或硅锗化合物中的一者构成，以及该鳍部由III-V族材料、砷化镓铟、砷化镓、砷化铟或砷化锑铟中的一者构成。
24.如权利要求22所述的方法，其中，该外延生长半导体材料为与该第一及该第二半导体材料不同的半导体材料。
25.如权利要求22所述的方法，其中，形成该鳍式心轴结构包括：
在该半导体衬底上方形成该第一半导体材料的第一层；
在该第一半导体材料的该第一层上方形成经图案化的屏蔽层；以及
通过该经图案化的屏蔽层，进行至少一个第一蚀刻工艺，从而在该第一半导体材料的该第一层中形成多个隔开沟槽，从而定义由该第一半导体材料构成的该鳍式心轴结构。
26.如权利要求22所述的方法，其中，移除该氧化半导体材料区包括：进行湿蚀刻工艺或干蚀刻工艺，以移除该氧化半导体材料区。
27.如权利要求22所述的方法，其中，在该厚度减少的鳍式心轴结构上形成该多个鳍部包括：
在该厚度减少的鳍式心轴结构上形成该外延生长半导体材料；以及
通过经图案化的屏蔽层，对于该外延生长半导体材料进行非等向性蚀刻工艺，从而在该厚度减少的鳍式心轴结构上定义由该外延生长半导体材料构成的该多个鳍部。
28.如权利要求22所述的方法，其中，进行该蚀刻工艺以选择性地移除该厚度减少的鳍式心轴结构的至少一部份以便从而暴露该鳍部中的每一者的至少一部份包括：进行定时蚀刻工艺。
29.一种形成设备的方法，包含：
形成第一半导体材料的第一层于由与该第一半导体材料不同的第二半导体材料构成的半导体衬底上方；
形成经图案化的屏蔽层于该第一半导体材料的该第一层上方；
通过该经图案化的屏蔽层，进行至少一个第一蚀刻工艺，从而在该第一半导体材料的该第一层中形成多个隔开沟槽，从而定义由该第一半导体材料构成的鳍式心轴结构；
形成一层绝缘材料于该衬底上方以及于该隔开沟槽中，该绝缘材料层具有暴露该鳍式心轴结构的一部份的上表面；
进行氧化工艺，以氧化该鳍式心轴结构的该暴露部份，从而在该鳍式心轴结构上定义氧化半导体材料区；
移除该氧化半导体材料区，从而定义厚度减少的鳍式心轴结构；
在存在该经图案化的屏蔽层下，形成外延生长半导体材料于该厚度减少的鳍式心轴结构上；
通过该经图案化的屏蔽层，对于该外延生长半导体材料进行非等向性蚀刻工艺，从而定义由该外延生长半导体材料构成的多个鳍部于该厚度减少的鳍式心轴结构上；
移除该经图案化的屏蔽层；
进行蚀刻工艺，以选择性地移除该厚度减少的鳍式心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份；以及
在该鳍部的该暴露部份的至少一部份附近形成最终栅极结构。
30.如权利要求29所述的方法，其中，该第一半导体材料由硅锗构成，该第二半导体材料由硅构成，以及该外延生长半导体材料由下列的其中一者构成：III-V族材料、砷化镓铟、砷化镓、砷化铟或砷化锑铟。
31.如权利要求29所述的方法，其中，该外延生长半导体材料为与该第一及该第二半导体材料不同的半导体材料。
32.如权利要求29所述的方法，其中，该经图案化的屏蔽层由氮化硅构成。
33.一种形成设备的方法，包含：
在由半导体材料构成的衬底中形成多个隔开沟槽，从而定义由该半导体材料构成的心轴结构；
进行氧化工艺，以氧化该心轴结构的至少一部份，从而在该心轴结构上定义氧化区；
移除该氧化区，从而定义厚度减少的心轴结构；
形成多个鳍部于该厚度减少的心轴结构上；以及
进行蚀刻工艺，以选择性地移除该厚度减少的心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份。
34.如权利要求33所述的方法，其中，形成该心轴结构包括：
形成经图案化的屏蔽层于该衬底上方；以及
通过该经图案化的屏蔽层，进行至少一个第一蚀刻工艺，从而形成该多个隔开沟槽。
35.如权利要求33所述的方法，其中，形成该多个鳍部于该厚度减少的心轴结构上包括：
形成外延生长半导体材料于该厚度减少的心轴结构上；以及
通过经图案化的屏蔽层，对于该外延生长半导体材料进行非等向性蚀刻工艺，从而在该厚度减少的心轴结构上定义由该外延生长半导体材料构成的该多个鳍部。
36.如权利要求33所述的方法，其中，进行该蚀刻工艺以选择性地移除该厚度减少的心轴结构的至少一部份以便从而暴露该鳍部中的每一者的至少一部份包括：进行定时蚀刻工艺。
37.如权利要求33所述的方法，其中，该心轴结构为鳍状心轴结构。
38.一种形成设备的方法，包含：
形成经图案化的屏蔽层于由第一半导体材料构成的衬底上方；
进行至少一个第一蚀刻工艺，以在该衬底中形成多个隔开沟槽，该沟槽定义由该第一半导体材料构成的心轴结构；
进行氧化工艺，以氧化该心轴结构的至少一部份，从而在该心轴结构上定义氧化区；
进行至少一个第二蚀刻工艺，以移除该氧化区，从而定义厚度减少的心轴结构；
在该厚度减少的心轴结构上形成第二半导体材料，该第二半导体材料与该第一半导体材料不同；
通过该经图案化的屏蔽层，进行至少一个第三蚀刻工艺，以移除该第二半导体材料的数个部份，以便从而定义由该第二半导体材料构成的多个鳍部于该厚度减少的心轴结构上；以及
进行至少一个第四蚀刻工艺，以选择性地移除该厚度减少的心轴结构的至少一部份，以便从而暴露该鳍部中的每一者的至少一部份。
39.如权利要求38所述的方法，其中，在进行该至少一个第三蚀刻工艺后，该多个鳍部位在该经图案化的屏蔽层的部份下方。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/757,069 US8716156B1 (en) | 2013-02-01 | 2013-02-01 | Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process |
| US13/757,069 | 2013-02-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103972100A CN103972100A (zh) | 2014-08-06 |
| CN103972100B true CN103972100B (zh) | 2016-03-16 |
Family
ID=50552776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410043318.8A Active CN103972100B (zh) | 2013-02-01 | 2014-01-29 | 使用心轴氧化工艺形成鳍式场效应晶体管半导体设备的鳍部的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8716156B1 (zh) |
| KR (1) | KR101504311B1 (zh) |
| CN (1) | CN103972100B (zh) |
| DE (1) | DE102014201625B4 (zh) |
| SG (1) | SG2014003149A (zh) |
| TW (1) | TWI511197B (zh) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140035069A1 (en) * | 2011-06-04 | 2014-02-06 | Avalanche Technology Inc. | Field effect transistor having a trough channel |
| US8987835B2 (en) | 2012-03-27 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with a buried semiconductor material between two fins |
| US9634000B2 (en) * | 2013-03-14 | 2017-04-25 | International Business Machines Corporation | Partially isolated fin-shaped field effect transistors |
| US9178043B2 (en) * | 2013-06-21 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-planar transistors with replacement fins and methods of forming the same |
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- 2014-01-29 CN CN201410043318.8A patent/CN103972100B/zh active Active
- 2014-01-29 KR KR1020140011729A patent/KR101504311B1/ko not_active IP Right Cessation
- 2014-01-30 DE DE102014201625.8A patent/DE102014201625B4/de active Active
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|---|---|
| TW201432811A (zh) | 2014-08-16 |
| US8716156B1 (en) | 2014-05-06 |
| DE102014201625B4 (de) | 2015-08-20 |
| TWI511197B (zh) | 2015-12-01 |
| SG2014003149A (en) | 2014-09-26 |
| CN103972100A (zh) | 2014-08-06 |
| KR101504311B1 (ko) | 2015-03-19 |
| KR20140099212A (ko) | 2014-08-11 |
| DE102014201625A1 (de) | 2014-08-07 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
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