KR102514505B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 기판 상에, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체층을 형성하는 것, 상기 반도체층을 패터닝하여, 예비 활성 패턴을 형성하는 것, 상기 예비 활성 패턴의 노출된 양 측벽들을 산화시켜, 상기 양 측벽들 상에 산화막들을 각각 형성하는 것, 상기 산화막들이 형성될 때 상부 패턴들이 이들 아래에 각각 형성되고, 및 한 쌍의 상기 상부 패턴들 사이에 개재된 반도체 패턴을 제거하여, 상기 한 쌍의 상부 패턴들을 포함하는 활성 패턴을 형성하는 것을 포함한다. 상기 산화막들은 상기 제1 반도체 물질의 산화물을 포함하고, 상기 상부 패턴들 내의 상기 제2 반도체 물질의 농도는 상기 반도체 패턴 내의 상기 제2 반도체 물질의 농도보다 더 크다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체층을 형성하는 것; 상기 반도체층을 패터닝하여, 예비 활성 패턴을 형성하는 것; 상기 예비 활성 패턴의 노출된 양 측벽들을 산화시켜, 상기 양 측벽들 상에 산화막들을 각각 형성하는 것, 상기 산화막들이 형성될 때 상기 예비 활성 패턴 내에 상부 패턴들이 형성되고; 및 한 쌍의 상기 상부 패턴들 사이에 개재된 반도체 패턴을 제거하여, 상기 한 쌍의 상부 패턴들을 포함하는 활성 패턴을 형성하는 것을 포함할 수 있다. 상기 상부 패턴들 내의 상기 제2 반도체 물질의 농도는 상기 반도체 패턴 내의 상기 제2 반도체 물질의 농도보다 더 클 수 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 활성 패턴을 형성하는 것; 및 상기 활성 패턴을 가로지르며 일 방향으로 연장되는 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 활성 패턴을 형성하는 것은, 하부 패턴 및 상기 하부 패턴 상의 한 쌍의 채널 패턴들을 형성하는 것을 포함하고, 상기 하부 패턴은 제1 반도체 물질을 포함하고, 상기 한 쌍의 채널 패턴들은 상기 제1 반도체 물질과는 다른 제2 반도체 물질을 포함하며, 상기 한 쌍의 채널 패턴들 사이에 개재된 상기 게이트 전극의 일 부분은, 상기 기판과 멀어질수록 그의 상기 일 방향으로의 폭이 감소할 수 있다.
본 발명의 개념에 따른 반도체 소자는 기판; 상기 기판 상의 활성 패턴, 상기 활성 패턴은 하부 패턴 및 상기 하부 패턴 상의 한 쌍의 채널 패턴들을 포함하고; 및 상기 채널 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극을 포함하되, 상기 하부 패턴은 제1 반도체 물질을 포함하고, 상기 한 쌍의 채널 패턴들은 상기 제1 반도체 물질과는 다른 제2 반도체 물질을 포함하며, 상기 한 쌍의 채널 패턴들 사이에 개재된 상기 게이트 전극의 일 부분은, 상기 기판과 멀어질수록 그의 상기 일 방향으로의 폭이 감소한다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판으로부터 돌출된 기저 패턴을 형성하는 것; 상기 기판 상에, 상기 기저 패턴을 덮는 반도체층을 형성하는 것; 상기 반도체층을 산화시켜 산화막을 형성함과 더불어, 상기 산화막과 상기 기판 사이 및 상기 산화막과 상기 기저 패턴 사이에 채널 반도체층을 형성하는 것; 상기 채널 반도체층을 패터닝하여, 상기 기저 패턴의 양 측벽들 상에 채널 반도체 패턴들을 각각 형성하는 것; 및 상기 채널 반도체 패턴들 사이의 상기 기저 패턴의 일부를 제거하여, 상기 한 쌍의 채널 반도체 패턴들을 포함하는 활성 패턴을 형성하는 것을 포함하되, 상기 기저 패턴은 제1 반도체 물질을 포함하고, 상기 반도체층은 상기 제1 반도체 물질 및 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함한다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판으로부터 돌출된 하부 패턴, 상기 하부 패턴 상에서 제1 방향으로 서로 이격된 한 쌍의 채널 패턴들을 포함하는 활성 패턴을 형성하는 것; 및 상기 활성 패턴을 가로지르며, 상기 제1 방향으로 연장되는 게이트 전극을 형성하는 것을 포함하고, 상기 활성 패턴을 형성하는 것은: 상기 기판 상에, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체층을 형성하는 것; 및 산화 공정을 수행하여 상기 제1 반도체 물질의 산화막을 형성함과 더불어, 싱기 산화막의 아래 또는 상기 산화막의 일측에 상기 제2 반도체 물질이 농축된 층을 형성하는 것을 포함하되, 상기 한 쌍의 채널 패턴들의 각각은 상기 농축된 층의 적어도 일부를 포함한다.
본 발명의 실시예들에 따르면, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체층을 산화시켜, 한 쌍의 채널 패턴들을 형성할 수 있다. 이때, 산화 공정 동안 상기 제2 반도체 물질이 농축되어, 상기 채널 패턴들은 상기 제2 반도체 물질을 고농도로 포함할 수 있다. 즉, 상기 제2 반도체 물질의 증착 및 패터닝과 같은 추가적인 공정 없이 상기 제2 반도체 물질을 포함하는 상기 채널 패턴들을 형성할 수 있으므로, 공정 비용을 감소시킬 수 있다. 나아가, 상기 채널 패턴들의 폭 및 이들간의 피치를 상대적으로 작게 형성할 수 있으므로, 소자의 고집적화에 유리할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선에 따른 단면도이며, 도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 및 10b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a의 A-A'선에 따른 단면도들이고, 도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 및 10c는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a의 B-B'선에 따른 단면도들이며, 도 8d, 9d, 및 10d는 각각 도 8a, 9a, 및 10a의 C-C'선에 따른 단면도들이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 11a는 도 1의 B-B'선에 따른 단면도이고, 도 11b는 도 1의 C-C'선에 따른 단면도이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 12는 도 4a의 B-B'선에 따른 단면도이고, 도 13은 도 5a의 B-B'선에 따른 단면도이다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 14a는 도 1의 A-A'선에 따른 단면도이고, 도 14b는 도 1의 B-B'선에 따른 단면도이고, 도 14c는 도 1의 C-C'선에 따른 단면도이다.
도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 15b, 16b, 17b, 18b, 19b, 20b, 21b 및 22b는 각각 도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a의 A-A'선에 따른 단면도들이고, 도 15c, 16c, 17c, 18c, 19c, 20c, 21c 및 22c는 각각 도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a의 B-B'선에 따른 단면도들이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로서, 도 22a의 B-B'선에 대응되는 단면도들이다.
도 25a 및 도 25b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 25a는 도 1의 B-B'선에 따른 단면도이고, 도 25b는 도 1의 C-C'선에 따른 단면도이다.
도 26 내지 도 28은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 26은 도 15a의 B-B'선에 따른 단면도이고, 도 27은 도 16a의 B-B'선에 따른 단면도이고, 도 28은 도 17a의 B-B'선에 따른 단면도이다.
이하 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이고, 도 2b는 도 1의 B-B'선에 따른 단면도이며, 도 2c는 도 1의 C-C'선에 따른 단면도이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 갖는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. PMOSFET 영역(PR)은 P형 트랜지스터들이 배치되는 활성 영역일 수 있고, NMOSFET 영역(NR)은 N형 트랜지스터들이 배치되는 활성 영역일 수 있다. 일 예로, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 복수개로 제공되어, 제1 방향(D1)을 따라 배열될 수 있다.
본 발명의 일 실시예에 따르면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 하나의 셀 영역을 구성할 수 있다. 셀 영역은 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 기판(100)의 셀 영역 상에, 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 다시 말하면, 셀 영역은 에스램 셀들의 일부일 수 있다. 반면, 셀 영역은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 셀 영역 상에, 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 다시 말하면, 셀 영역은 프로세서 코어 또는 I/O 단자의 일부일 수 있다.
PMOSFET 영역(PR) 상에, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 제1 활성 패턴(AP1)이 제공될 수 있다. NMOSFET 영역(NR) 상에, 제2 방향(D2)으로 연장되는 제2 활성 패턴(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 한 개씩 도시되었으나, 이에 한정되지 않는다. 일 예로, 도시되진 않았지만, 두 개 이상의 제1 활성 패턴들(AP1)이 PMOSFET 영역(PR) 상에 배치될 수 있고, 두 개 이상의 제2 활성 패턴들(A2)이 NMOSFET 영역(NR) 상에 배치될 수 있다.
제1 활성 패턴(AP1)은, 제1 하부 패턴(LP1) 및 제1 하부 패턴(LP1) 상의 제1 채널 패턴들(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은, 제2 하부 패턴(LP2) 및 제2 하부 패턴(LP2) 상의 제2 채널 패턴들(CH2)을 포함할 수 있다. 제1 및 제2 하부 패턴들(LP1, LP2)은, 기판(100)의 상면과 수직한 제3 방향(D3)으로 연장될 수 있다. 다시 말하면, 제1 및 제2 하부 패턴들(LP1, LP2)은 기판(100)으로부터 수직하게 돌출될 수 있다. 나아가, 평면적 관점에서, 제1 및 제2 하부 패턴들(LP1, LP2)은 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2 하부 패턴들(LP1, LP2)은 기판(100)의 일부일 수 있다. 다시 말하면, 제1 및 제2 하부 패턴들(LP1, LP2)은 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 제1 및 제2 하부 패턴들(LP1, LP2)은 제1 반도체 물질을 포함할 수 있으며, 일 예로 제1 반도체 물질은 실리콘(Si)일 수 있다. 제1 하부 패턴(LP1)은 N형의 도전형을 가질 수 있고, 제2 하부 패턴(LP2)은 P형의 도전형을 가질 수 있다.
제1 및 제2 하부 패턴들(LP1, LP2) 각각의 양 측에 소자 분리 패턴들(ST)이 제공될 수 있다. 일 예로, 적어도 하나의 소자 분리 패턴들(ST)이 제1 및 제2 하부 패턴들(LP1, LP2) 사이의 공간을 채울 수 있다. 일 예로, 소자 분리 패턴들(ST)은 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다.
제1 및 제2 하부 패턴들(LP1, LP2) 및 소자 분리 패턴들(ST) 사이에 산화 패턴들(115)이 각각 개재될 수 있다. 각각의 산화 패턴들(115)은, 제1 또는 제2 하부 패턴(LP1, LP2)의 제2 방향(D2)으로 연장되는 측벽을 직접 덮는 수직부를 포함할 수 있다. 나아가 각각의 산화 패턴들(115)은, 기판(100)의 상면의 일부를 직접 덮는 수평부를 포함할 수 있다. 한편, 수직부는 제1 두께(T1)를 가질 수 있고, 수평부 역시 제1 두께(T1)를 가질 수 있다. 즉, 산화 패턴들(115)은 콘포멀하게 형성된 것일 수 있다. 산화 패턴들(115)은 제1 반도체 물질의 산화물을 포함할 수 있다. 일 예로, 산화 패턴들(115)은 실리콘 산화물을 포함할 수 있다.
제1 및 제2 하부 패턴들(LP1, LP2)의 상면들은 서로 실질적으로 동일한 레벨에 위치할 수 있다. 산화 패턴들(115)의 상면들은 소자 분리 패턴들(ST)의 상면들과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들, 소자 분리 패턴들(ST)의 상면들 및 산화 패턴들(115)의 상면들은 실질적으로 서로 동일한 레벨에 위치할 수 있다. 다른 예로, 도시되진 않았지만, 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들은, 소자 분리 패턴들(ST) 및 산화 패턴들(115)의 상면들보다 더 높은 레벨에 위치할 수 있다. 또 다른 예로, 도시되진 않았지만, 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들은, 소자 분리 패턴들(ST) 및 산화 패턴들(115)의 상면들보다 더 낮은 레벨에 위치할 수 있다.
제1 채널 패턴들(CH1)은, 소자 분리 패턴들(ST) 및 산화 패턴들(115) 사이에서 수직하게 돌출된 형태를 가질 수 있다. 즉, 제1 채널 패턴들(CH1)은 핀 형태를 가질 수 있다. 마찬가지로, 제2 채널 패턴들(CH2)은, 소자 분리 패턴들(ST) 및 산화 패턴들(115) 사이에서 수직하게 돌출된 형태를 가질 수 있다. 즉, 제2 채널 패턴들(CH2)은 핀 형태를 가질 수 있다.
도 2b에 도시된 바와 같이, 한 쌍의 제1 채널 패턴들(CH1)은 제1 하부 패턴(LP1) 상에서 제1 방향(D1)으로 서로 이격될 수 있다. 즉, 제1 방향(D1)으로의 단면의 관점에서, 한 쌍의 제1 채널 패턴들(CH1)은 제1 하부 패턴(LP1)의 양 측부들(side portions) 상에 각각 배치될 수 있다. 일 예로, 제1 채널 패턴들(CH1) 각각의 일 측벽은 제1 하부 패턴(LP1)의 일 측벽과 정렬될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제1 채널 패턴들(CH1) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다. 이때, 제1 폭(W1)은 산화 패턴(115)의 제1 두께(T1)보다 더 작을 수 있다. 마찬가지로, 한 쌍의 제2 채널 패턴들(CH2)은 제2 하부 패턴(LP2) 상에서 제1 방향(D1)으로 서로 이격될 수 있다. 즉, 제1 방향(D1)으로의 단면의 관점에서, 한 쌍의 제2 채널 패턴들(CH2)은 제2 하부 패턴(LP2)의 양 측부들 상에 각각 배치될 수 있다. 일 예로, 제2 채널 패턴들(CH2) 각각의 일 측벽은 제2 하부 패턴(LP2)의 일 측벽과 정렬될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제2 채널 패턴들(CH2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2 채널 패턴들(CH1, CH2)은 제2 반도체 물질을 포함할 수 있다. 제2 반도체 물질은 제1 반도체 물질과 다를 수 있다. 다시 말하면, 제1 및 제2 채널 패턴들(CH1, CH2)은 제1 및 제2 하부 패턴들(LP1, LP2)과는 다른 반도체 물질을 포함할 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 제1 반도체 물질을 더 포함할 수 있다. 즉, 제1 및 제2 채널 패턴들(CH1, CH2)은 제1 반도체-제2 반도체 화합물을 포함할 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2) 내에서, 제2 반도체 물질의 농도(예컨대, 원자 농도(at%))는 제1 반도체 물질의 농도(예컨대, 원자 농도(at%))보다 더 클 수 있으나, 특별히 제한되지 않는다. 일 예로, 제2 반도체 물질은 게르마늄(Ge)일 수 있으며, 따라서 제1 및 제2 채널 패턴들(CH1, CH2)은 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 제1 채널 패턴들(CH1)은 N형의 도전형을 가질 수 있고, 제2 채널 패턴들(CH2)은 P형의 도전형을 가질 수 있다.
한편, 제1 및 제2 채널 패턴들(CH1, CH2)의 제2 반도체 물질의 농도는 이의 내에서 제1 방향(D1)에 따라 변화될 수 있다. 일 예로, 산화 패턴(115)과 인접하는 제1 채널 패턴(CH1)의 일 부분의 게르마늄의 농도는, 제1 하부 패턴(LP1)의 중심과 인접하는 제1 채널 패턴(CH1)의 다른 부분의 게르마늄의 농도보다 더 클 수 있다. 산화 패턴(115)과 인접하는 제2 채널 패턴(CH2)의 일 부분의 게르마늄의 농도는, 제2 하부 패턴(LP2)의 중심과 인접하는 제2 채널 패턴(CH2)의 다른 부분의 게르마늄의 농도보다 더 클 수 있다. 구체적으로, 제1 및 제2 채널 패턴들(CH1, CH2)의 게르마늄의 평균 농도는 약 20 at% 내지 100 at%일 수 있다. 바람직하기로, 제1 및 제2 채널 패턴들(CH1, CH2)의 게르마늄의 평균 농도는 약 50 at% 내지 99.9 at%일 수 있다.
기판(100) 상에, 제1 및 제2 활성 패턴들(AP1, AP2)과 교차하여 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 게이트 전극들(GE)은, 제1 채널 패턴들(CH1)의 상면들 및 측벽들, 그리고 제2 채널 패턴(CH2)들의 상면들 및 측벽들을 덮을 수 있다. 즉, 게이트 전극들(GE)은 트리-게이트(Tri-gate) 구조일 수 있다. 그리고, 각각의 게이트 전극들(GE)은, 한 쌍의 제1 채널 패턴들(CH1) 사이의 제1 하부 패턴(LP1)의 상면, 및 한 쌍의 제2 채널 패턴들(CH2) 사이의 제2 하부 패턴(LP2)의 상면을 덮을 수 있다. 나아가, 각각의 게이트 전극들(GE)은, 제1 방향(D1)으로 연장되면서 소자 분리 패턴들(ST)을 가로지를 수 있다.
게이트 전극들(GE) 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 나아가, 게이트 전극들(GE) 각각의 상면을 덮는 캐핑 패턴(GP)이 제공될 수 있다. 게이트 절연 패턴(GI)은, 게이트 전극(GE)과 게이트 스페이서들(GS) 사이의 공간으로 연장될 수 있다. 나아가, 게이트 절연 패턴(GI)은 게이트 전극(GE)을 따라 수평적으로 연장되어, 소자 분리 패턴들(ST) 및 산화 패턴들(115)을 직접 덮을 수 있다.
게이트 전극들(GE)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴들(GI)은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막(일 예로, 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트) 중 적어도 하나를 포함할 수 있다. 캐핑 패턴들(GP) 및 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)의 양측의 제1 하부 패턴(LP1) 상에 제1 소스/드레인 패턴들(SD1)이 배치될 수 있고, 게이트 전극(GE)의 양측의 제2 하부 패턴(LP2) 상에 제2 소스/드레인 패턴들(SD2)이 배치될 수 있다. 즉, 제1 채널 패턴들(CH1)의 각각은, 수직적으로 게이트 전극(GE) 아래에 위치하고, 수평적으로 서로 인접한 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 위치할 수 있다. 제2 채널 패턴들(CH2)의 각각은, 수직적으로 게이트 전극(GE) 아래에 위치하고, 수평적으로 서로 인접한 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 위치할 수 있다. 도 2c에 도시된 바와 같이, 제1 방향(D1)으로의 단면의 관점에서, 한 쌍의 제1 소스/드레인 패턴들(SD1)이 제1 하부 패턴(LP1)의 양 측부들 상에 각각 배치될 수 있다. 또한, 한 쌍의 제2 소스/드레인 패턴들(SD2)이 제2 하부 패턴(LP2)의 양 측부들 상에 각각 배치될 수 있다. 다른 예로, 도시된 바와 달리, 한 쌍의 제1 소스/드레인 패턴들(SD1)이 서로 연결되어, 하나의 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 이 경우, 한 쌍의 제1 채널 패턴들(CH1)이 제1 소스/드레인 패턴(SD1)과 공통으로 접촉할 수 있다. 마찬가지로, 한 쌍의 제2 소스/드레인 패턴들(SD2)이 서로 연결되어, 하나의 제2 소스/드레인 패턴(SD2)을 구성할 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 하부 패턴(LP1) 상에서 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 제1 채널 패턴들(CH1) 각각은 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 개재될 수 있다. 제1 소스/드레인 패턴들(SD1)의 상면은 제1 채널 패턴들(CH1)의 상면들보다 더 높은 레벨에 위치할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 하부 패턴(LP2) 상에서 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 제2 채널 패턴들(CH2) 각각은 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 개재될 수 있다. 제2 소스/드레인 패턴들(SD2)의 상면은 제2 채널 패턴들(CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다.
제1 소스/드레인 패턴들(SD1)은 에피택시얼 패턴들로서, 한 쌍의 이들 사이에 개재된 제1 채널 패턴(CH1)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 에피택시얼 패턴들로서, 한 쌍의 이들 사이에 개재된 제2 채널 패턴(CH2)에 인장성 스트레인을 제공하는 물질을 포함할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 제1 및 제2 채널 패턴들(CH1, CH2)에 각각 인장성 스트레인 및 압축성 스트레인을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 제1 및 제2 채널 패턴들(CH1, CH2) 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 일 예로, 제1 및 제2 채널 패턴들(CH1, CH2)이 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 경우, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 각각 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다. 이 경우, 제1 소스/드레인 패턴들(SD1) 내의 실리콘의 분율 및/또는 게르마늄의 분율은, 제2 소스/드레인 패턴들(SD2) 내의 실리콘 분율 및/또는 게르마늄의 분율과는 다를 수 있다. PMOSFET 영역(PR) 상의 제1 소스/드레인 패턴들(SD1)은 P형의 도전형을 가질 수 있고, NMOSFET 영역(NR) 상의 제2 소스/드레인 패턴들(SD2)은 N형의 도전형을 가질 수 있다.
기판(100) 상에 제1 층간 절연막(140)이 배치될 수 있다. 제1 층간 절연막(140)은 게이트 스페이서들(GS)의 측벽들, 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(140)의 상면은, 캐핑 패턴들(GP)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 배치될 수 있다. 일 예로, 제1 및 제2 층간 절연막들(140, 150) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
적어도 하나의 게이트 전극들(GE)의 양측에 소스/드레인 콘택들(CA)이 배치될 수 있다. 소스/드레인 콘택들(CA)은, 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결될 수 있다. 평면적 관점에서, 소스/드레인 콘택들(CA)은 적어도 하나의 제1 소스/드레인 패턴들(SD1)을 가로지를 수 있다. 평면적 관점에서, 소스/드레인 콘택들(CA)은 적어도 하나의 제2 소스/드레인 패턴들(SD2)을 가로지를 수 있다.
각각의 소스/드레인 콘택들(CA)은, 제1 도전 패턴(160), 및 제1 도전 패턴(160) 상의 제2 도전 패턴(165)을 포함할 수 있다. 제1 도전 패턴(160)은 배리어 도전막일 수 있다. 일 예로, 제1 도전 패턴(160)은 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제2 도전 패턴(165)은 금속막일 수 있다. 일 예로, 제2 도전 패턴(165)은 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나를 포함할 수 있다. 도시되진 않았지만, 각각의 소스/드레인 콘택들(CA)과 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 사이에 금속 실리사이드막이 개재될 수 있다. 일 예로, 금속 실리사이드막은 일 예로, 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
도시되지는 않았지만, 제2 층간 절연막(150) 상에 소스/드레인 콘택들(CA)과 각각 접속하는 배선들이 배치될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 제1 반도체 물질을 포함하는 기판 상에 제2 반도체 물질을 고농도로 함유하는 채널 패턴들을 포함할 수 있다. 이때, 제2 반도체 물질은 전계 효과 트랜지스터의 전기적 특성을 향상시킬 수 있는 물질들 중에 선택될 수 있다. 이로써, 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 및 10b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a의 A-A'선에 따른 단면도들이고, 도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 및 10c는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 및 10a의 B-B'선에 따른 단면도들이며, 도 8d, 9d, 및 10d는 각각 도 8a, 9a, 및 10a의 C-C'선에 따른 단면도들이다.
도 3a 내지 도 3c를 참조하면, 기판(100)의 전면 상에 반도체층(103)이 형성될 수 있다. 반도체층(103)은, 기판(100)의 상면을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있으며, 반도체층(103)은 제1 반도체 물질(예를 들어, 실리콘) 및 제2 반도체 물질(예를 들어, 게르마늄)을 포함할 수 있다. 다시 말하면, 반도체층(103)은 제1 반도체-제2 반도체 화합물을 포함할 수 있다. 일 예로, 반도체층(103)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 이 경우, 기판(100)과 반도체층(103) 간의 격자 상수 차이에 따른 결함의 발생을 최소화하기 위해, 반도체층(103) 내의 게르마늄의 평균 농도는 20 at% 미만일 수 있다.
기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)에 관한 구체적인 설명은, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 동일할 수 있다.
도 4a 내지 도 4c를 참조하면, 반도체층(103) 및 기판(100)의 상부를 패터닝하여, PMOSFET 영역(PR) 상에 제1 예비 활성 패턴(pAP1) 및 NMOSFET 영역(NR) 상에 제2 예비 활성 패턴(pAP2)이 형성될 수 있다. 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)은 제2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있다. 일 예로, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)을 형성하는 것은, 반도체층(103) 및 기판(100)을 순차적으로 식각하는 이방성 식각 공정을 이용할 수 있다.
제1 및 제2 예비 활성 패턴들(pAP1, pAP2)을 형성하는 것은, 반도체층(103) 상에 마스크 패턴들(MA)을 형성하는 것, 및 마스크 패턴들(MA)을 식각 마스크로 반도체층(103) 및 기판(100)의 상부를 이방성 식각하는 것을 포함할 수 있다. 이로써, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)을 정의하는 제1 트렌치들(TR1)이 형성될 수 있다. 각각의 마스크 패턴들(MA)은, 순차적으로 적층된 버퍼 패턴(M1) 및 하드 마스크 패턴(M2)을 포함할 수 있다. 일 예로, 버퍼 패턴(M1)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있고, 하드 마스크 패턴(M2)은 실리콘 질화막을 포함할 수 있다.
구체적으로, 반도체층(103)이 패터닝되어, 제1 및 제2 반도체 패턴들(105a, 105b)이 형성될 수 있고, 기판(100)의 상부가 패터닝되어, 제1 및 제2 하부 패턴들(LP1, LP2)이 형성될 수 있다. 제1 및 제2 반도체 패턴들(105a, 105b)은 제1 및 제2 하부 패턴들(LP1, LP2) 상에 각각 형성될 수 있다. 일 예로, 제1 및 제2 하부 패턴들(LP1, LP2)은 기판(100)의 일부일 수 있으며, 나아가 제1 및 제2 하부 패턴들(LP1, LP2)은 기판(100)으로부터 수직하게 돌출되도록 형성될 수 있다. 제1 반도체 패턴(105a) 및 제1 하부 패턴(LP1)은 제1 예비 활성 패턴(pAP1)을 구성할 수 있으며, 제2 반도체 패턴(105b) 및 제2 하부 패턴(LP2)은 제2 예비 활성 패턴(pAP2)을 구성할 수 있다.
도 5a 내지 도 5c를 참조하면, 기판(100)의 전면 상에 산화 공정을 수행하여, 산화막들(110)이 형성될 수 있다. 구체적으로, 산화 공정 동안 마스크 패턴들(MA)에 의해 노출되는 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 측벽들 및 기판(100)의 상면이 산화될 수 있다. 이에 따라, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 측벽들 및 기판(100)의 상면을 덮는 산화막들(110)이 형성될 수 있다. 산화막들(110)은 제1 트렌치들(TR1)의 일부들을 각각 채울 수 있다. 한편, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 상면들은, 산화 공정 동안 마스크 패턴들(MA)에 의해 보호되어, 산화되지 않을 수 있다. 일 예로, 산화 공정은, 산소, 수증기 및 오존 중 적어도 하나를 포함하는 산화 가스를 이용하여 수행될 수 있다.
산화 공정 동안, 기판(100) 및 제1 및 제2 예비 활성 패턴들(pAP1, pAP2) 내의 제1 반도체 물질(예를 들어, 실리콘)이 선택적으로 산화될 수 있고, 따라서 산화막들(110)은 제1 반도체 물질의 산화물(예를 들어, 실리콘 산화막)로 형성될 수 있다. 일 예로, 기판(100) 및 기판(100)의 일부인 제1 및 제2 하부 패턴들(LP1, LP2)은 실리콘으로 이루어져 있으므로, 산화막들(110)은 이들 내의 실리콘을 소모하며 성장될 수 있다. 산화막들(110)이 성장됨과 동시에 기판(100) 및 제1 및 제2 하부 패턴들(LP1, LP2)의 두께는 감소할 수 있다. 구체적으로, 산화 공정 전의 기판(100) 및 제1 및 제2 하부 패턴들(LP1, LP2)의 바운더리(IF)와 비교하여, 산화 공정 후의 기판(100) 및 제1 및 제2 하부 패턴들(LP1, LP2)의 바운더리는 제2 두께(T2)만큼 감소될 수 있다. 한편, 산화막들(110)은 제1 두께(T1)로 콘포멀하게 형성될 수 있으며, 제1 두께(T1)는 제2 두께(T2)보다 더 클 수 있다.
산화 공정을 통해, 제1 반도체 패턴(105a)으로부터 한 쌍의 제1 상부 패턴들(UP1), 및 한 쌍의 제1 상부 패턴들(UP1) 사이에 개재된 제3 반도체 패턴(107a)이 형성될 수 있다. 산화 공정을 통해, 제2 반도체 패턴(105b)으로부터 한 쌍의 제2 상부 패턴들(UP2), 및 한 쌍의 제2 상부 패턴들(UP2) 사이에 개재된 제4 반도체 패턴(107b)이 형성될 수 있다.
일반적으로, 실리콘-게르마늄 막에 산화 가스를 이용한 산화 공정을 수행할 경우, 실리콘이 우선적으로 산화될 수 있다. 구체적으로, 산화막들(110)은 제1 및 제2 반도체 패턴들(105a, 105b) 내의 제1 및 제2 반도체 물질들(예를 들어, 제1 반도체-제2 반도체 화합물인 실리콘-게르마늄) 중 제1 반도체 물질(예를 들어, 실리콘)을 우선적으로 소모하며 성장될 수 있다. 이 때, 산화 반응에 참여하지 않은 제2 반도체 물질(예를 들어, 게르마늄)은 제1 및 제2 반도체 패턴들(105a, 105b) 내로 이동될 수 있다. 이로써, 제1 및 제2 반도체 패턴들(105a, 105b) 상에서 성장되는 산화막들(110) 아래에 제2 반도체 물질(예를 들어, 게르마늄)이 농축된 층들이 각각 형성될 수 있다. 제2 반도체 물질이 농축된 층들은 제1 및 제2 상부 패턴들(UP1, UP2)에 해당될 수 있다.
제1 및 제2 상부 패턴들(UP1, UP2)은, 제1 및 제2 반도체 패턴들(105a, 105b) 내에서 제2 반도체 물질이 약 20 at% 이상으로 농축된 부분들로 정의될 수 있다. 바람직하기로, 제1 및 제2 상부 패턴들(UP1, UP2)은, 제1 및 제2 반도체 패턴들(105a, 105b) 내에서 제2 반도체 물질이 약 50 at% 이상으로 농축된 부분들로 정의될 수 있다. 한편, 제1 및 제2 상부 패턴들(UP1, UP2)의 제2 반도체 물질의 농도는 이의 내에서 제1 방향(D1)에 따라 변화될 수 있다. 일 예로, 산화막(110)과 인접하는 제1 상부 패턴(UP1)의 일 부분의 게르마늄의 농도는, 제3 반도체 패턴(107a)과 인접하는 제1 상부 패턴(UP1)의 다른 부분의 게르마늄의 농도보다 더 클 수 있다. 산화막(110)과 인접하는 제2 상부 패턴(UP2)의 일 부분의 게르마늄의 농도는, 제4 반도체 패턴(107b)과 인접하는 제2 상부 패턴(UP2)의 다른 부분의 게르마늄의 농도보다 더 클 수 있다.
한편, 제3 및 제4 반도체 패턴들(107a, 107b)의 제2 반도체 물질의 농도는, 산화 공정 전의 제1 및 제2 반도체 패턴들(105a, 105b)의 제2 반도체 물질의 농도에 비해 더 감소할 수 있다. 이는, 산화 공정 동안, 제1 및 제2 반도체 패턴들(105a, 105b)의 제2 반도체 물질이 제1 및 제2 상부 패턴들(UP1, UP2)로 편석(segregation)되었기 때문일 수 있다.
도 6a 내지 도 6c를 참조하면, 제1 트렌치들(TR1)을 완전히 채우는 소자 분리막(113)이 형성될 수 있다. 소자 분리막(113)은 마스크 패턴들(MA)을 덮을 수 있다. 일 예로, 소자 분리막(113)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 이어서, 마스크 패턴들(MA)의 상면들이 노출될 때까지 소자 분리막(113)에 평탄화 공정이 수행될 수 있다. 일 예로, 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다.
후속으로, 평탄화 공정으로 노출된 마스크 패턴들(MA)이 선택적으로 제거될 수 있다. 마스크 패턴들(MA)이 제거됨과 동시에, 소자 분리막(113)에 개구부들(OP)이 형성될 수 있다. 개구부들(OP)은 제1 및 제2 상부 패턴들(UP1, UP2)의 상면들 및 제3 및 제4 반도체 패턴들(107a, 107b)의 상면들을 노출시킬 수 있다.
도 7a 내지 도 7c를 참조하면, 개구부들(OP)에 의해 노출된 제3 및 제4 반도체 패턴들(107a, 107b)이 선택적으로 제거되어, 제1 및 제2 활성 패턴들(AP1, AP2)이 각각 형성될 수 있다. 제1 활성 패턴(AP1)은, 제1 하부 패턴(LP1) 및 제1 하부 패턴(LP1) 상의 한 쌍의 제1 상부 패턴들(UP1)을 포함할 수 있다. 제2 활성 패턴(AP2)은, 제2 하부 패턴(LP2) 및 제2 하부 패턴(LP2) 상의 한 쌍의 제2 상부 패턴들(UP2)을 포함할 수 있다. 한편, 제3 및 제4 반도체 패턴들(107a, 107b)이 선택적으로 제거되어, 한 쌍의 제1 상부 패턴들(UP1) 사이 및 한 쌍의 제2 상부 패턴들(UP2) 사이에 제2 트렌치들(TR2)이 각각 형성될 수 있다. 제2 트렌치들(TR2)은 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들을 각각 노출시킬 수 있다.
구체적으로, 제3 및 제4 반도체 패턴들(107a, 107b)의 식각 공정은, 제1 및 제2 상부 패턴들(UP1, UP2)과 제3 및 제4 반도체 패턴들(107a, 107b)간의 식각률 차이가 있는 식각 레서피를 이용할 수 있다. 다시 말하면, 식각 공정에 있어서, 제3 및 제4 반도체 패턴들(107a, 107b)의 식각률이 제1 및 제2 상부 패턴들(UP1, UP2)의 식각률보다 높을 수 있다. 일 예로, 식각 공정에 있어서, 제3 및 제4 반도체 패턴들(107a, 107b)의 식각률이 제1 및 제2 상부 패턴들(UP1, UP2)의 식각률보다 2배 이상 높을 수 있다. 바람직하게, 일 에천트에 대한 제3 및 제4 반도체 패턴들(107a, 107b)의 식각률은 제1 및 제2 상부 패턴들(UP1, UP2)의 식각률보다 10배 이상 높을 수 있다.
식각률의 차이는 제1 및 제2 상부 패턴들(UP1, UP2)과 제3 및 제4 반도체 패턴들(107a, 107b)간의 제2 반도체 물질의 농도 차이에 기인할 수 있다. 일 예로, 식각 공정은 수산화암모늄(ammonium hydroxide)을 포함하는 식각액을 이용한 습식 식각일 수 있다. 다른 예로, 식각 공정은 브롬화수소(hydrogen bromide)를 이용한 건식 식각일 수 있다. 이때, 실리콘 함량이 높은 제3 및 제4 반도체 패턴들(107a, 107b)의 식각률이, 게르마늄 함량이 높은 제1 및 제2 상부 패턴들(UP1, UP2)의 식각률에 비해 더 클 수 있다.
도 8a 내지 도 8d를 참조하면, 산화막들(110) 및 소자 분리막(113)이 리세스되어, 산화 패턴들(115) 및 소자 분리 패턴들(ST)이 형성될 수 있다. 이로써, 제1 및 제2 상부 패턴들(UP1, UP2)이 산화 패턴들(115) 및 소자 분리 패턴들(ST) 사이에서 노출될 수 있다. 구체적으로, 제1 및 제2 상부 패턴들(UP1, UP2)은 소자 분리 패턴들(ST) 및 산화 패턴들(115) 사이에서 수직하게 돌출된 핀 형태를 갖도록 형성될 수 있다.
이어서, 제1 및 제2 활성 패턴들(AP1, AP2) 상에, 순차적으로 적층된 희생 게이트 패턴들(120) 및 게이트 마스크 패턴들(125)이 형성될 수 있다. 희생 게이트 패턴들(120)은 제1 및 제2 상부 패턴들(UP1, UP2)을 가로지르며 제1 방향(D1)으로 연장되는 라인 또는 바 형태로 형성될 수 있다.
구체적으로, 희생 게이트 패턴들(120) 및 게이트 마스크 패턴들(125)을 형성하는 것은, 기판(100)의 전면 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 패터닝하는 것을 포함할 수 있다. 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 게이트 마스크막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
각각의 희생 게이트 패턴들(120)의 양 측벽들 상에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 희생 게이트 패턴들(120)이 형성된 기판(100) 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 게이트 스페이서막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 9a 내지 도 9d를 참조하면, 제1 활성 패턴(AP1) 상에서, 각각의 희생 게이트 패턴들(120)의 양측에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 제2 활성 패턴(AP2) 상에서, 각각의 희생 게이트 패턴들(120)의 양측에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다.
구체적으로, 제1 소스/드레인 패턴들(SD1)을 형성하는 것은, 게이트 마스크 패턴들(125) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 상부 패턴들(UP1)의 상부들을 식각하는 것, 및 잔류하는 제1 상부 패턴들(UP1)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)을 형성하는 것은, 게이트 마스크 패턴들(125) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 상부 패턴들(UP2)의 상부들을 식각하는 것, 및 잔류하는 제2 상부 패턴들(UP2)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 일 예로, 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 한편, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이의 제1 상부 패턴(UP1)은 제1 채널 패턴(CH1)으로 정의될 수 있고, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이의 제2 상부 패턴(UP2)은 제2 채널 패턴(CH2)으로 정의될 수 있다.
한 쌍의 제1 소스/드레인 패턴들(SD1)은, 이들 사이에 개재된 제1 채널 패턴(CH1)에 압축성 스트레인을 유발하도록 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 이들 사이에 개재된 제2 채널 패턴(CH2)에 인장성 스트레인을 유발하도록 형성될 수 있다. 일 예로, 제1 및 제2 채널 패턴들(CH1, CH2)이 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 경우, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 각각 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나로 형성될 수 있다. 이때, 제1 소스/드레인 패턴들(SD1) 내의 실리콘의 분율 및/또는 게르마늄의 분율을 조절하여, 제1 채널 패턴(CH1)에 압축성 스트레인을 제공할 수 있고, 제2 소스/드레인 패턴들(SD2) 내의 실리콘의 분율 및/또는 게르마늄의 분율을 조절하여, 제2 채널 패턴(CH2)에 인장성 스트레인을 제공할 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 제1 소스/드레인 패턴들(SD1)에 P형의 불순물이 도핑될 수 있고, 제2 소스/드레인 패턴들(SD2)에 N형의 불순물이 도핑될 수 있다.
도 10a 내지 도 10d를 참조하면, 기판(100)의 전면 상에 제1 층간 절연막(140)이 형성될 수 있다. 일 예로, 제1 층간 절연막(140)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 이어서, 희생 게이트 패턴들(120)의 상면들이 노출될 때까지 제1 층간 절연막(140)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백 및/또는 CMP 공정을 포함할 수 있다. 제1 층간 절연막(140)을 평탄화할 때, 희생 게이트 패턴들(120) 상의 게이트 마스크 패턴들(125)이 함께 제거될 수 있다.
희생 게이트 패턴들(120)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 게이트 전극들(GE)을 형성하는 것은, 노출된 희생 게이트 패턴들(120)을 제거하여 게이트 스페이서들(GS) 사이의 갭 영역들을 형성하는 것, 갭 영역들을 순차적으로 채우는 게이트 유전막 및 게이트 도전막을 형성하는 것, 및 게이트 유전막 및 게이트 도전막을 평탄화하여 각각의 갭 영역들 내에 게이트 절연 패턴(GI) 및 게이트 전극(GE)을 형성하는 것을 포함할 수 있다. 일 예로, 게이트 유전막은 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 게이트 도전막은 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다.
이후, 갭 영역들 내의 게이트 절연 패턴들(GI) 및 게이트 전극들(GE)을 일부 리세스하고, 게이트 전극들(GE) 상에 캐핑 패턴들(GP)이 각각 형성될 수 있다. 일 예로, 캐핑 패턴들(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
도 1 및 도 2a 내지 도 2c를 다시 참조하면, 제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 형성될 수 있다. 일 예로, 제2 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
이어서, 적어도 하나의 게이트 전극들(GE)의 양측에 소스/드레인 콘택들(CA)이 형성될 수 있다. 구체적으로, 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 노출하는 콘택 홀들이 형성될 수 있다. 콘택 홀들이 형성될 때, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상부들이 일부 식각될 수 있다. 이어서, 각각의 콘택 홀들을 순차적으로 채우는 제1 도전 패턴(160) 및 제2 도전 패턴(165)이 형성될 수 있다. 제1 도전 패턴(160)은 배리어 도전막일 수 있고, 일 예로, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다. 제2 도전 패턴(165)은 금속막일 수 있고, 일 예로, 텅스텐, 티타늄 및 탄탈륨 중 적어도 하나로 형성될 수 있다.
도시되지는 않았지만, 후속으로 제2 층간 절연막(150) 상에 소스/드레인 콘택들(CA)과 각각 접속하는 배선들이 형성될 수 있다. 배선들은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체 패턴의 측벽을 산화시켜, 한 쌍의 채널 패턴들을 형성할 수 있다. 이때, 산화 공정 동안 제2 반도체 물질이 농축되어, 채널 패턴들은 제2 반도체 물질을 고농도로 포함할 수 있다. 즉, 제2 반도체 물질의 증착 및 패터닝과 같은 추가적인 공정 없이 제2 반도체 물질을 포함하는 채널 패턴들을 형성할 수 있으므로, 공정 비용을 감소시킬 수 있다. 나아가, 채널 패턴들의 폭 및 이들간의 피치를 상대적으로 작게 형성할 수 있으므로, 소자의 고집적화에 유리할 수 있다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 11a는 도 1의 B-B'선에 따른 단면도이고, 도 11b는 도 1의 C-C'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1, 도 2a, 도 11a 및 도 11b를 참조하면, PMOSFET 영역(PR) 상에, 제2 방향(D2)으로 연장되는 제1 활성 패턴(AP1)이 제공될 수 있고, NMOSFET 영역(NR) 상에, 제2 방향(D2)으로 연장되는 제2 활성 패턴(AP2)이 제공될 수 있다.
제1 활성 패턴(AP1)은, 제1 하부 패턴(LP1) 및 제1 채널 패턴들(CH1)을 포함할 수 있다. 제2 활성 패턴(AP2)은, 제2 하부 패턴(LP2) 및 제2 채널 패턴들(CH2)을 포함할 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 제1 방향(D1)으로의 단면의 관점에서, 제1 및 제2 하부 패턴들(LP1, LP2) 각각은 수직한 방향(제3 방향(D3))으로 갈수록 감소하는 폭을 가질 수 있다. 다시 말하면, 제1 및 제2 하부 패턴들(LP1, LP2) 각각의 측벽은 양의 기울기를 가질 수 있다.
제1 채널 패턴들(CH1) 각각의 일 측벽은 제1 하부 패턴(LP1)의 측벽과 정렬될 수 있다. 즉, 제1 채널 패턴들(CH1) 각각의 일 측벽은 양의 기울기를 가질 수 있다. 따라서, 각각의 제1 채널 패턴들(CH1)은 제1 하부 패턴(LP1)의 상면과 일 각도(θ)를 이룰 수 있고, 일 각도(θ)는 60°내지 89° 일 수 있다. 제2 채널 패턴들(CH2) 각각의 일 측벽은 제2 하부 패턴(LP2)의 측벽과 정렬될 수 있다. 즉, 제2 채널 패턴들(CH2) 각각의 일 측벽은 양의 기울기를 가질 수 있다. 따라서, 각각의 제2 채널 패턴들(CH2)은 제2 하부 패턴(LP2)의 상면과 일 각도(θ)를 이룰 수 있다.
기판(100) 상에, 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 도 11a를 다시 참조하면, 제1 방향(D1)으로의 단면의 관점에서, 각각의 게이트 전극들(GE)은 한 쌍의 제1 채널 패턴들(CH1) 사이에 개재된 일 부분(GEp)을 포함할 수 있다. 이때, 일 부분(GEp)은 기판(100)과 멀어질수록 그의 폭이 감소할 수 있다. 구체적으로, 일 부분(GEp)은, 이의 하부에 제2 폭(W2) 및 이의 상부에 제3 폭(W3)을 가질 수 있고, 제3 폭(W3)은 제2 폭(W2)보다 더 작을 수 있다. 각각의 게이트 전극들(GE)은 한 쌍의 제2 채널 패턴들(CH2) 사이에 개재된 다른 부분을 더 포함할 수 있으며, 이에 관한 구체적인 설명은 앞서 설명한 일 부분(GEp)과 유사할 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 12는 도 4a의 B-B'선에 따른 단면도이고, 도 13은 도 5a의 B-B'선에 따른 단면도이다. 본 예에서는, 앞서 도 3a 내지 도 10d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 4a, 도 4b 및 도 12를 참조하면, 도 3a 내지 도 3c의 결과물을 패터닝하여, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)이 형성될 수 있다. 앞서 도 4c를 참조하여 설명한 것과 달리, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2) 각각의 제1 방향(D1)으로의 폭은, 수직한 방향(제3 방향(D3))으로 갈수록 감소하도록 형성될 수 있다. 다시 말하면, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2) 각각은, 기판(100)과 멀어질수록 그의 폭이 감소하도록 형성될 수 있다. 제1 및 제2 예비 활성 패턴들(pAP1, pAP2) 각각의 측벽은 양의 기울기를 가질 수 있다.
도 5a, 도 5b 및 도 13을 참조하면, 기판(100)의 전면 상에 산화 공정을 수행하여, 산화막들(110)이 형성될 수 있다. 산화막들(110)이 형성됨과 동시에, 제1 반도체 패턴(105a)으로부터 한 쌍의 제1 상부 패턴들(UP1), 및 한 쌍의 제1 상부 패턴들(UP1) 사이에 개재된 제3 반도체 패턴(107a)이 형성될 수 있다. 또한, 제2 반도체 패턴(105b)으로부터 한 쌍의 제2 상부 패턴들(UP2), 및 한 쌍의 제2 상부 패턴들(UP2) 사이에 개재된 제4 반도체 패턴(107b)이 형성될 수 있다.
제1 및 제2 상부 패턴들(UP1, UP2)은, 앞서 도 4a, 도 4b 및 도 12를 참조하여 설명한 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 경사진 프로파일을 따라 형성될 수 있다. 따라서, 각각의 제1 상부 패턴들(UP1)은 제1 하부 패턴(LP1)의 상면과 일 각도(θ)를 이룰 수 있고, 일 각도(θ)는 60°내지 89° 일 수 있다. 각각의 제2 상부 패턴들(UP2)은 제2 하부 패턴(LP2)의 상면과 일 각도(θ)를 이룰 수 있다.
각각의 제3 및 제4 반도체 패턴들(107a, 107b)은, 기판(100)과 멀어질수록 그의 폭이 감소하도록 형성될 수 있다. 일 예로, 각각의 제3 및 제4 반도체 패턴들(107a, 107b)은, 이의 하부에 제1 방향(D1)으로 제4 폭(W4)을 가질 수 있고, 이의 상부에 제1 방향(D1)으로 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은 제4 폭(W4)보다 더 작을 수 있다.
이후의 공정은, 앞서 도 6a 내지 도 10d를 참조하여 설명한 것과 유사하게 수행될 수 있고, 최종적으로 도 1, 도 2a, 도 11a 및 도 11b를 참조하여 설명한 반도체 소자가 형성될 수 있다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 14a는 도 1의 A-A'선에 따른 단면도이고, 도 14b는 도 1의 B-B'선에 따른 단면도이고, 도 14c는 도 1의 C-C'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1 및 도 14a 내지 도 14c를 참조하면, PMOSFET 영역(PR) 상에 제2 방향(D2)으로 연장되는 제1 활성 패턴(AP1)이 제공될 수 있고, NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 제2 활성 패턴(AP2)이 제공될 수 있다.
제1 활성 패턴(AP1)은, 제1 하부 패턴(LP1) 및 제1 하부 패턴(LP1) 상의 한 쌍의 제1 채널 패턴들(CH1)을 포함할 수 있다. 제1 하부 패턴(LP1)은 리세스된 제1 기저 패턴(rBP1) 및 리세스된 제1 기저 패턴(rBP1)의 양 측벽들 상의 제1 측벽 패턴들(SWP1)을 포함할 수 있다. 제2 활성 패턴(AP2)은, 제2 하부 패턴(LP2) 및 제2 하부 패턴(LP2) 상의 한 쌍의 제2 채널 패턴들(CH2)을 포함할 수 있다. 제2 하부 패턴(LP2)은 리세스된 제2 기저 패턴(Rbp2) 및 리세스된 제2 기저 패턴(rBP1)의 양 측벽들 상의 제2 측벽 패턴들(SWP2)을 포함할 수 있다.
제1 및 제2 하부 패턴들(LP1, LP2)은, 기판(100)의 상면과 수직한 제3 방향(D3)으로 연장될 수 있다. 다시 말하면, 제1 및 제2 하부 패턴들(LP1, LP2)은 기판(100)으로부터 수직하게 돌출될 수 있다. 나아가, 평면적 관점에서, 제1 및 제2 하부 패턴들(LP1, LP2)은 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다.
본 발명의 일 실시예에 따르면, 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)은 기판(100)의 일부일 수 있다. 즉, 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)은 기판(100)과 동일한 반도체 물질을 포함할 수 있다. 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)은 제1 반도체 물질을 포함할 수 있으며, 일 예로 제1 반도체 물질은 실리콘일 수 있다. 한편, 제1 및 제2 측벽 패턴들(SWP1, SWP2)은 제2 반도체 물질을 포함할 수 있다. 제2 반도체 물질은 제1 반도체 물질과 다를 수 있다. 다시 말하면, 제1 및 제2 측벽 패턴들(SWP1, SWP2)은 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)과는 다른 반도체 물질을 포함할 수 있다. 제1 및 제2 측벽 패턴들(SWP1, SWP2)은 제1 반도체 물질을 더 포함할 수 있다. 즉, 제1 및 제2 측벽 패턴들(SWP1, SWP2)은 제1 반도체-제2 반도체 화합물을 포함할 수 있다. 제1 및 제2 측벽 패턴들(SWP1, SWP2) 내에서, 제2 반도체 물질의 농도(예컨대, 원자 농도(at%))는 제1 반도체 물질의 농도(예컨대, 원자 농도(at%))보다 더 클 수 있으나, 특별히 제한되지 않는다. 일 예로, 제2 반도체 물질은 게르마늄(Ge)일 수 있다. 이 경우, 제1 및 제2 측벽 패턴들(SWP1, SWP2)의 게르마늄의 평균 농도는 약 20 at% 내지 100 at%일 수 있다. 즉, 제1 및 제2 측벽 패턴들(SWP1, SWP2)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있다.
제1 및 제2 하부 패턴들(LP1, LP2) 각각의 양 측에 소자 분리 패턴들(ST)이 제공될 수 있다. 그리고, 제1 및 제2 하부 패턴들(LP1, LP2)과 소자 분리 패턴들(ST) 사이 및 기판(100)과 소자 분리 패턴들(ST) 사이에 라이너 패턴들(119)이 개재될 수 있다. 라이너 패턴들(119)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다.
제1 및 제2 하부 패턴들(LP1, LP2)의 상면들은 실질적으로 서로 동일한 레벨에 위치할 수 있다. 라이너 패턴들(119)의 상면들은 소자 분리 패턴들(ST)의 상면들과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들, 소자 분리 패턴들(ST)의 상면들 및 라이너 패턴들(119)의 상면들은 실질적으로 서로 동일한 레벨에 위치할 수 있다. 다른 예로, 도시되진 않았지만, 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들은, 소자 분리 패턴들(ST) 및 라이너 패턴들(119)의 상면들보다 더 높은 레벨에 위치할 수 있다. 또 다른 예로, 도시되진 않았지만, 제1 및 제2 하부 패턴들(LP1, LP2)의 상면들은, 소자 분리 패턴들(ST) 및 라이너 패턴들(119)의 상면들보다 더 낮은 레벨에 위치할 수 있다.
제1 채널 패턴들(CH1)은, 소자 분리 패턴들(ST) 및 라이너 패턴들(119) 사이에서 수직하게 돌출된 형태를 가질 수 있다. 즉, 제1 채널 패턴들(CH1)은 핀 형태를 가질 수 있다. 마찬가지로, 제2 채널 패턴들(CH2)은, 소자 분리 패턴들(ST) 및 라이너 패턴들(119) 사이에서 수직하게 돌출된 형태를 가질 수 있다. 즉, 제2 채널 패턴들(CH2)은 핀 형태를 가질 수 있다.
도 14b에 도시된 바와 같이, 한 쌍의 제1 채널 패턴들(CH1)은 제1 하부 패턴(LP1) 상에서 제1 방향(D1)으로 서로 이격될 수 있다. 즉, 제1 방향(D1)으로의 단면의 관점에서, 한 쌍의 제1 채널 패턴들(CH1)은 제1 하부 패턴(LP1)의 양 측부들(즉, 제1 측벽 패턴들(SWP1)) 상에 각각 배치될 수 있다. 일 예로, 제1 채널 패턴들(CH1) 각각의 일 측벽은 제1 측벽 패턴(SWP1)의 일 측벽과 정렬될 수 있다. 마찬가지로, 한 쌍의 제2 채널 패턴들(CH2)은 제2 하부 패턴(LP2) 상에서 제1 방향(D1)으로 서로 이격될 수 있다. 즉, 제1 방향(D1)으로의 단면의 관점에서, 한 쌍의 제2 채널 패턴들(CH2)은 제2 하부 패턴(LP2)의 양 측부들(즉, 제2 측벽 패턴들(SWP2)) 상에 각각 배치될 수 있다. 일 예로, 제2 채널 패턴들(CH2) 각각의 일 측벽은 제2 측벽 패턴(SWP2)의 일 측벽과 정렬될 수 있다. 제1 채널 패턴들(CH1)의 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있으며, 그 아래의 제1 측벽 패턴(SWP1)과 서로 연결되어 일체를 이룰 수 있다. 제2 채널 패턴들(CH2)의 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있으며, 그 아래의 제2 측벽 패턴(SWP2)과 서로 연결되어 일체를 이룰 수 있다. 제2 채널 패턴들(CH2) 각각은 제1 방향(D1)으로 제1 폭(W1)을 가질 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)은 제1 및 제2 측벽 패턴들(SWP1, SWP2)과 동일한 물질을 포함할 수 있다. 즉, 제1 및 제2 채널 패턴들(CH1, CH2)은 제2 반도체 물질 또는 제1 반도체-제2 반도체 화합물을 포함할 수 있다. 일 예로, 제1 및 제2 채널 패턴들(CH1, CH2)은 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 이 경우, 제1 및 제2 채널 패턴들(CH1, CH2)의 게르마늄의 평균 농도는 약 20 at% 내지 100 at%일 수 있다. 제1 채널 패턴들(CH1)은 N형의 도전형을 가질 수 있고, 제2 채널 패턴들(CH2)은 P형의 도전형을 가질 수 있다.
게이트 전극들(GE)이 제1 방향(D1)으로 연장되어 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지를 수 있다. 각각의 게이트 전극들(GE)은, 제1 채널 패턴들(CH1)의 상면들 및 측벽들, 그리고 제2 채널 패턴(CH2)들의 상면들 및 측벽들을 덮을 수 있다. 그리고, 각각의 게이트 전극들(GE)은, 한 쌍의 제1 채널 패턴들(CH1) 사이의 제1 하부 패턴(LP1)의 상면, 및 한 쌍의 제2 채널 패턴들(CH2) 사이의 제2 하부 패턴(LP2)의 상면을 덮을 수 있다. 나아가, 각각의 게이트 전극들(GE)은, 제1 방향(D1)으로 연장되면서 소자 분리 패턴들(ST)을 가로지를 수 있다.
게이트 전극(GE)의 양측의 제1 하부 패턴(LP1) 상에 제1 소스/드레인 패턴들(SD1)이 배치될 수 있고, 게이트 전극(GE)의 양측의 제2 하부 패턴(LP2) 상에 제2 소스/드레인 패턴들(SD2)이 배치될 수 있다. 즉, 제1 채널 패턴들(CH1)의 각각은, 수직적으로 게이트 전극(GE) 아래에 위치하고, 수평적으로 서로 인접한 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 위치할 수 있다. 마찬가지로, 제2 채널 패턴들(CH2)의 각각은, 수직적으로 게이트 전극(GE) 아래에 위치하고, 수평적으로 서로 인접한 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 위치할 수 있다. 도 14c에 도시된 바와 같이, 제1 방향(D1)으로의 단면의 관점에서, 한 쌍의 제1 소스/드레인 패턴들(SD1)이 제1 하부 패턴(LP1)의 양 측부들(즉, 제1 측벽 패턴들(SWP1)) 상에 각각 배치될 수 있다. 또한, 한 쌍의 제2 소스/드레인 패턴들(SD2)이 제2 하부 패턴(LP2)의 양 측부들(즉, 제2 측벽 패턴들(SWP2)) 상에 각각 배치될 수 있다. 다른 예로, 도시된 바와 달리, 한 쌍의 제1 소스/드레인 패턴들(SD1)이 서로 연결되어, 하나의 제1 소스/드레인 패턴(SD1)을 구성할 수 있다. 이 경우, 한 쌍의 제1 채널 패턴들(CH1)이 제1 소스/드레인 패턴(SD1)과 공통으로 접촉할 수 있다. 마찬가지로, 한 쌍의 제2 소스/드레인 패턴들(SD2)이 서로 연결되어, 하나의 제2 소스/드레인 패턴(SD2)을 구성할 수 있다.
그 외 구성들은 도 2a 내지 도 2c를 참조하여 설명한 바와 동일하므로, 상세한 설명은 생략한다.
도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 15b, 16b, 17b, 18b, 19b, 20b, 21b 및 22b는 각각 도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a의 A-A'선에 따른 단면도들이고, 도 15c, 16c, 17c, 18c, 19c, 20c, 21c 및 22c는 각각 도 15a, 16a, 17a, 18a, 19a, 20a, 21a 및 22a의 B-B'선에 따른 단면도들이다.
도 15a 내지 도 15c를 참조하면, 기판(100)의 상부를 패터닝하여, PMOSFET 영역(PR) 상에 제1 기저 패턴(BP1)이, 그리고 NMOSFET 영역(NR) 상에 제2 기저 패턴(BP2)이 형성될 수 있다. 제1 및 제2 기저 패턴들(BP1, BP2)은 제2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다. 또한, 제1 및 제2 기저 패턴들(BP1, BP2)은 기판(100)으로부터 수직하게 돌출될 수 있다. 일 실시예에 따르면, 제1 및 제2 기저 패턴들(BP1, BP2)의 제1 방향(D1)의 폭은 일정할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제1 및 제2 기저 패턴들(BP1, BP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들(MA)을 형성하는 것, 및 마스크 패턴들(MA)을 식각 마스크로 기판(100)의 상부를 이방성 식각하는 것을 포함할 수 있다. 이로써, 제1 및 제2 기저 패턴들(BP1, BP2)을 정의하는 제1 트렌치들(TR1)이 형성될 수 있다. 각각의 마스크 패턴들(MA)은, 순차적으로 적층된 버퍼 패턴(M1) 및 하드 마스크 패턴(M2)을 포함할 수 있다. 일 예로, 버퍼 패턴(M1)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있고, 하드 마스크 패턴(M2)은 실리콘 질화막을 포함할 수 있다.
도 16a 내지 도 16c를 참조하면, 기판(100)의 상에 반도체층(104)이 형성될 수 있다. 반도체층(104)은 기판(100)의 상면, 제1 및 제2 기저 패턴들(BP1, BP2)의 측벽들, 및 마스크 패턴들(MA)의 측벽들 및 상면들을 덮도록 형성될 수 있다. 일 실시예에 따르면, 반도체층(104)은 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 반도체층(104)은, 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고, 제1 및 제2 기저 패턴들(BP1, BP2)이 형성된 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 반도체층(104)은, 도 3a 내지 도 3c를 참조하여 설명한 반도체층(103)과 마찬가지로, 제1 반도체 물질(예를 들어, 실리콘) 및 제2 반도체 물질(예를 들어, 게르마늄)을 포함할 수 있다. 다시 말하면, 반도체층(104)은 제1 반도체-제2 반도체 화합물을 포함할 수 있다. 일 예로, 반도체층(104)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 이 경우, 기판(100)과 반도체층(104) 간의 격자 상수 차이에 따른 결함의 발생을 최소화하기 위해, 반도체층(104) 내의 게르마늄의 평균 농도는 20 at% 미만일 수 있다.
도 17a 내지 도 17c를 참조하면, 반도체층(104)이 산화되어 산화막(111)이 형성될 수 있다. 즉, 산화막(111)은 반도체층(104)의 프로파일을 따라 기판(100)의 상면, 제1 및 제2 기저 패턴들(BP1, BP2)의 측벽들, 및 마스크 패턴들(MA)의 측벽들과 상면들을 덮도록 형성될 수 있다.
일 실시예에 따르면, 산화막(111)을 형성하는 것은, 기판(100)의 전면 상에, 산화 공정 및 열처리 공정을 순차적으로 수행하는 것을 포함하는 공정 사이클을 적어도 한번 실시하는 것을 포함할 수 있다. 예컨대, 산화 공정은, 산소, 수증기 및 오존 중 적어도 하나를 포함하는 산화 가스를 이용하여 수행될 수 있다. 열처리 공정은 약 400 ℃ 내지 1200℃의 온도에서 수행될 수 있다. 바람직하게, 산화막(111)은 상기의 공정 사이클을 복수 회 실시하여 형성될 수 있다.
산화 공정 동안, 반도체층(104) 내의 제1 반도체 물질(예를 들어, 실리콘)이 선택적으로 산화될 수 있고, 따라서 산화막(111)은 제1 반도체 물질의 산화물(예를 들어, 실리콘 산화막)로 형성될 수 있다. 즉, 산화막(111)은 반도체층(104) 내의 제1 및 제2 반도체 물질들(예를 들어, 제1 반도체-제2 반도체 화합물인 실리콘-게르마늄) 중 제1 반도체 물질(예를 들어, 실리콘)을 우선적으로 소모하며 성장될 수 있다. 후속의 열처리 공정은, 기판(100) 및 제1 및 제2 기저 패턴들(BP1, BP2) 내의 제1 반도체 물질(예를 들어, 실리콘)이 반도체층(104) 내로 이동하는 것을 촉진할 수 있다. 이에 따라, 공정 사이클이 반복 진행되는 동안, 기판(100) 및 제1 및 제2 기저 패턴들(BP1, BP2) 내의 제1 반도체 물질(예를 들어, 실리콘)은, 인접한 반도체층(104) 내로 공급되어 산화 반응에 참여할 수 있다. 일 예로, 기판(100) 및 기판(100)의 일부인 제1 및 제2 기저 패턴들(BP1, BP2)은 실리콘으로 이루어져 있으므로, 공정 사이클이 반복되는 동안, 산화막은(111)은 이들로부터 공급되는 실리콘을 소모하며 성장될 수 있다. 그 결과, 기판(100)의 상면 및 제1 및 제2 기저 패턴들(BP1, BP2)의 측벽들 상의 산화막(111)은, 마스크 패턴들(MA)의 표면 상의 산화막(111)보다 두껍게 형성될 수 있다. 즉, 산화막(111)의 제3 두께(T3)는 제4 두께(T4)보다 클 수 있다.
한편, 공정 사이클 동안, 산화 반응에 참여하지 않은 반도체층(104)의 제2 반도체 물질(예를 들어, 게르마늄)은 기판(100) 및 제1 및 제2 기저 패턴들(BP1, BP2)의 내부로 이동되어 농축되거나, 마스크 패턴들(MA)의 표면으로 이동되어 농축될 수 있다. 이로써, 반도체층(104)이 산화되어 형성된 산화막(111)의 아래 또는 일측에 제2 반도체 물질(예를 들어, 게르마늄)이 농축된 층들이 형성될 수 있다. 이와 같이, 제2 반도체 물질(예를 들어, 게르마늄)이 농축된 층들은 채널 반도체층(112)으로 정의될 수 있다. 일 예로, 채널 반도체층(112) 내의 게르마늄의 평균 농도는 20 at% 내지 100 at% 일 수 있다. 즉, 채널 반도체층(112)은 실리콘 게르마늄층 또는 게르마늄층일 수 있다.
채널 반도체층(112)은 기판(100)의 상면 상의 제1 부분(P1), 기저 패턴들(BP1, BP2)의 측벽들 상의 제2 부분(P2), 및 마스크 패턴들(MA)의 표면 상의 제3 부분(P3)을 포함할 수 있다. 즉, 채널 반도체층(112)의 제1 부분(P1)은 산화막(111)과 기판(100) 사이에, 제2 부분(P2)은 산화막(111)과 기저 패턴들(BP1, BP2)의 측벽들 사이에, 제3 부분(P3)은 산화막(111)과 마스크 패턴들(MA) 사이에 각각 개재될 수 있다. 한편, 채널 반도체층(112)의 제2 부분(P2)의 적어도 일부는 마스크 패턴들(MA)과 중첩될 수 있다.
도 18a 내지 도 18c를 참조하면, 기판(100) 상에 전면 이방성 식각 공정이 수행되어, 제1 기저 패턴(BP1)의 측벽들 상에 제1 채널 반도체 패턴들(CSP1)이, 그리고 제2 기저 패턴(BP2)의 측벽들 상에 제2 채널 반도체 패턴들(CSP2)이 형성될 수 있다. 이방성 식각 공정은, 산화막(111) 및 채널 반도체층(112)이 순차적으로 식각되어 기판(100)의 상면 및 마스크 패턴들(MA)의 상면이 노출될 때까지 수행될 수 있다. 이방성 식각 공정의 결과, 산화막(111) 및 채널 반도체층(112)의 제1 및 제3 부분들(P1, P3)은 전부 제거되는 반면, 마스크 패턴들(MA) 아래의 채널 반도체층(112)의 제2 부분(P2)은 잔존되어 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)로 형성될 수 있다. 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 일 측벽들은 마스크 패턴들의 일 측벽들에 정렬될 수 있다. 즉, 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)은 마스크 패턴들(MA)에 자기 정렬(self-aligned)되는 방식으로 형성될 수 있다.
제1 채널 반도체 패턴들(CSP1)은 제1 기저 패턴(BP1)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 마찬가지로, 제2 채널 반도체 패턴들(CSP2)은 제2 기저 패턴(BP2)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 이하, 제1 기저 패턴(BP1) 및 제1 채널 반도체 패턴들(CSP1)은 제1 예비 활성 패턴(pAP1)으로 정의될 수 있고, 제2 기저 패턴(BP2) 및 제2 채널 반도체 패턴들(CSP2)은 제2 예비 활성 패턴(pAP2)으로 정의될 수 있다.
도 19a 내지 도 19c를 참조하면, 기판(100)의 전면 상에 라이너막(117)이 형성될 수 있다. 즉, 라이너막(117)은 기판(100)의 상면, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 측벽들 및 마스크 패턴들(MA) 상면을 덮을 수 있다. 일 실시예에 따르면, 라이너막(117)은 질화물 계열의 물질로 형성될 수 있다. 일 예로, 라이너막(117)은 실리콘 질화물(SiN), 실리콘 탄화 질화물(SiCN), 실리콘 붕소화 질화물(SiBN), 또는 실리콘 붕소화 탄화 질화물(SiCBN)을 포함할 수 있다. 라이너막(117)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD) 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다. 라이너막(117)은 후속 공정에서 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 손상을 방지할 수 있다. 예를 들어, 라이너막(117)은, 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 노출된 측벽들이 후속의 소자 분리막(113)의 형성 공정에서 발생하는 열 또는 소자 분리막(113)에 포함된 산소 원자에 의해 산화되는 것을 방지할 수 있다.
후속으로, 제1 트렌치들(TR1)을 완전히 채우는 소자 분리막(113)이 형성될 수 있다. 소자 분리막(113)은 마스크 패턴들(MA)을 덮을 수 있다. 일 예로, 소자 분리막(113)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 이어서, 마스크 패턴들(MA)의 상면들이 노출될 때까지 소자 분리막(113)에 평탄화 공정이 수행될 수 있다. 일 예로, 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다.
도 20a 내지 도 20c를 참조하면, 소자 분리막(113)이 리세스 되어 소자 분리 패턴들(ST)이 형성될 수 있다. 소자 분리 패턴들(ST)은, 기판(100)의 상면보다 높고 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 상면보다 낮은 상면을 갖도록 형성될 수 있다. 이에 따라, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 상부는 소자 분리 패턴들(ST) 사이에서 수직하게 돌출될 수 있다. 그리고, 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 돌출된 상부를 덮는 라이너막(117)은 소자 분리 패턴들(ST)에 의해 노출될 수 있다.
도 21a 내지 도 21c를 참조하면, 소자 분리 패턴들(ST)에 의해 노출된 라이너막(117)이 선택적으로 제거되어 라이너 패턴들(119)이 형성될 수 있다. 라이너 패턴들(115)의 최상면들은 소자 분리 패턴들(ST)의 상면들과 실질적으로 공면을 이룰 수 있다. 또한, 마스크 패턴들(MA)이 선택적으로 제거되어 제1 및 제2 예비 활성 패턴들(pAP1, pAP2)의 상면이 노출될 수 있다. 즉, 제1 및 제2 기저 패턴들(BP1, BP2)의 상면이 노출될 수 있다.
도 22a 내지 도 22c를 참조하면, 노출된 제1 및 제2 기저 패턴들(BP1, BP2)이 선택적으로 제거되어, 한 쌍의 제1 반도체 패턴들(CSP1) 사이 및 한 쌍의 제2 채널 반도체 패턴들(CSP2) 사이에 제2 트렌치들(TR2)이 각각 형성될 수 있다. 제2 트렌치들(TR2)은 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)의 상면들에 의해 정의되는 하면들을 가질 수 있다. 실시예들에 따르면, 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)의 상면들은 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 상면들보다 낮고, 기판(100)의 상면보다 높을 수 있다. 일 예로, 리세스된 제1 및 제2 기저 패턴들(BP1, BP2)의 상면들은 소자 분리 패턴들(ST)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 다른 예로, 도시되진 않았지만, 리세스된 제1 및 제2 기저 패턴들(BP1, BP2)의 상면들은, 소자 분리 패턴들(ST)의 상면들보다 더 높은 레벨에 위치할 수 있다. 또 다른 예로, 도시되진 않았지만, 리세스된 제1 및 제2 기저 패턴들(BP1, BP2)의 상면들은, 소자 분리 패턴들(ST)의 상면들보다 더 낮은 레벨에 위치할 수 있다.
한편, 제2 트렌치들(TR2)의 형성과 함께, 제1 및 제2 활성 패턴들(AP1, AP2)의 형성이 완료될 수 있다. 제1 활성 패턴(AP1)은, 제1 하부 패턴(LP1) 및 제1 하부 패턴(LP1) 상의 한 쌍의 제1 상부 패턴들(UP1)을 포함할 수 있다. 제1 하부 패턴(LP1)은 리세스된 제1 기저 패턴(rBP1) 및 리세스된 제1 기저 패턴(rBP1)의 양 측벽들 상의 제1 측벽 패턴들(SWP1)을 포함할 수 있다. 여기서, 제1 측벽 패턴(SWP1)은 리세스된 제1 기저 패턴(rBP1)의 상면보다 낮은 레벨에 위치하는 제1 채널 반도체 패턴(CSP1)의 일부로 정의되고, 제1 상부 패턴(UP1)은 리세스된 제1 기저 패턴(rBP1)의 상면보다 높은 레벨에 위치하는 제1 채널 반도체 패턴(CSP1)의 다른 일부로 정의될 수 있다. 제2 활성 패턴(AP2)은, 제2 하부 패턴(LP2) 및 제2 하부 패턴(LP2) 상의 한 쌍의 제2 상부 패턴들(UP2)을 포함할 수 있다. 제2 하부 패턴(LP2)은 리세스된 제2 기저 패턴(Rbp2) 및 리세스된 제2 기저 패턴(rBP1)의 양 측벽들 상의 제2 측벽 패턴들(SWP2)을 포함할 수 있다. 여기서, 제2 측벽 패턴(SWP2)은 리세스된 제2 기저 패턴(Rbp2)의 상면보다 낮은 레벨에 위치하는 제2 채널 반도체 패턴(CSP2)의 일부로 정의되고, 제2 상부 패턴(UP2)은 리세스된 제2 기저 패턴(rBP2)의 상면보다 높은 레벨에 위치하는 제2 채널 반도체 패턴(CSP2)의 다른 일부로 정의될 수 있다.
제1 및 제2 기저 패턴들(BP1, BP2)의 선택적 제거는, 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)과 제1 및 제2 기저 패턴들(BP1, BP2)간의 식각 선택성을 갖는 식각 공정을 이용하여 수행될 수 있다. 다시 말하면, 식각 공정에 있어서, 제1 및 제2 기저 패턴들(BP1, BP2)의 식각률이 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 식각률보다 높을 수 있다. 기판(100)의 일부인 제1 및 제2 기저 패턴들(BP1, BP2)이 제1 반도체 물질(예를 들어, 실리콘)을 포함하고, 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)이 제2 반도체 물질(예를 들어, 게르마늄)을 포함함에 따라, 일 에천트에 대한 제1 및 제2 기저 패턴들(BP1, BP2)의 식각률은 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 식각률보다 10배 이상 높을 수 있다. 일 예로, 식각 공정은 수산화암모늄(ammonium hydroxide)을 포함하는 식각액을 이용한 습식 식각일 수 있다. 다른 예로, 식각 공정은 브롬화수소(hydrogen bromide)를 이용한 건식 식각일 수 있다. 이때, 실리콘으로 형성된 제1 및 제2 기저 패턴들(BP1, BP2)의 식각률이, 게르마늄 함량이 높은 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 식각률에 비해 더 클 수 있다. 이에 따라, 제1 및 제2 기저 패턴들(BP1, BP2)의 선택적 제거가 보다 용이하여, 제1 및 제2 상부 패턴들(UP1, UP2)을 포함하는 제1 및 제2 활성 패턴들(AP1, AP2)의 형성의 공정 마진이 증대될 수 있다.
이후의 공정은, 앞서 도 8a 내지 도 10d를 참조하여 설명한 것과 유사하게 수행될 수 있고, 최종적으로 도 1 및 도 14a 내지 도 14c를 참조하여 설명한 반도체 소자가 형성될 수 있다.
도 23 및 도 24는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로서, 도 22a의 B-B'선에 대응되는 단면도들이다. 본 예에서는, 앞서 도 15a 내지 도 22c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 23을 참조하면, 도 19a 내지 도 19c의 단계 후 라이너막(117) 및 마스크 패턴들(MA)이 제거되어, 소자 분리막(13)에 개구부들(OP)이 형성될 수 있다. 개구부들(OP)은 제1 및 제2 채널 반도체 패턴들(CSP1, CSP2)의 상면들 및 제1 및 제2 기저 패턴들(BP1, BP2)의 상면들을 노출시킬 수 있다.
도 24를 참조하면, 개구부들(OP)에 의해 노출된 제1 및 제2 기저 패턴들(BP1, BP2)이 선택적으로 제거되어, 한 쌍의 제1 반도체 패턴들(CSP1) 사이 및 한 쌍의 제2 채널 반도체 패턴들(CSP2) 사이에 제2 트렌치들(TR2)이 각각 형성될 수 있다. 제2 트렌치들(TR2)은 리세스된 제1 및 제2 기저 패턴들(rBP1, rBP2)의 상면들에 의해 정의되는 하면들을 가질 수 있다. 제1 및 제2 기저 패턴들(BP1, BP2)의 선택적 제거는, 도 22a 내지 도 22c에서 설명한 바와 동일한 방법으로 수행될 수 있다.
이 후, 라이너막(117) 및 소자 분리막(113)이 리세스 되어, 라이너 패턴들(117) 및 소자 분리 패턴들(ST)이 형성될 수 있으며, 이와 동시에 도 22a 내지 도 22c에서 설명한 제1 및 제2 활성 패턴들(AP1, AP2)의 형성이 완료될 수 있다.
도 25a 및 도 25b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 25a는 도 1의 B-B'선에 따른 단면도이고, 도 25b는 도 1의 C-C'선에 따른 단면도이다. 본 예에서는, 앞서 도 1 및 도 14a 내지 도 14c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 1, 도 14a, 도 25a 및 도 25b를 참조하면, PMOSFET 영역(PR) 상에, 제2 방향(D2)으로 연장되는 제1 활성 패턴(AP1)이 제공될 수 있고, NMOSFET 영역(NR) 상에, 제2 방향(D2)으로 연장되는 제2 활성 패턴(AP2)이 제공될 수 있다.
제1 활성 패턴(AP1)은, 제1 하부 패턴(LP1) 및 제1 하부 패턴(LP1) 상의 한 쌍의 제1 채널 패턴들(CH1)을 포함할 수 있다. 제1 하부 패턴(LP1)은 리세스된 제1 기저 패턴(rBP1) 및 리세스된 제1 기저 패턴(rBP1)의 양 측벽들 상의 제1 측벽 패턴들(SWP1)을 포함할 수 있다. 제2 활성 패턴(AP2)은, 제2 하부 패턴(LP2) 및 제2 하부 패턴(LP2) 상의 한 쌍의 제2 채널 패턴들(CH2)을 포함할 수 있다. 제2 하부 패턴(LP2)은 리세스된 제2 기저 패턴(rBP2) 및 리세스된 제2 기저 패턴(rBP2)의 양 측벽들 상의 제2 측벽 패턴들(SWP2)을 포함할 수 있다.
도 25a 및 도 25b에 도시된 바와 같이, 제1 방향(D1)으로의 단면의 관점에서, 제1 및 제2 하부 패턴들(LP1, LP2) 각각은 수직한 방향(제3 방향(D3))으로 갈수록 감소하는 폭을 가질 수 있다. 다시 말하면, 제1 및 제2 하부 패턴들(LP1, LP2) 각각의 측벽은 양의 기울기를 가질 수 있다. 제1 채널 패턴들(CH1) 각각의 일 측벽은 제1 하부 패턴(LP1)의 측벽(즉, 제1 측벽 패턴(SWP1)의 측벽)과 정렬될 수 있다. 즉, 제1 채널 패턴들(CH1) 각각의 일 측벽은 양의 기울기를 가질 수 있다. 따라서, 각각의 제1 채널 패턴들(CH1)은 제1 하부 패턴(LP1)의 상면과 일 각도(θ)를 이룰 수 있고, 일 각도(θ)는 60°내지 89° 일 수 있다. 제2 채널 패턴들(CH2) 각각의 일 측벽은 제2 하부 패턴(LP2)의 측벽(즉, 제2 측벽 패턴(SWP2)의 측벽)과 정렬될 수 있다. 즉, 제2 채널 패턴들(CH2) 각각의 일 측벽은 양의 기울기를 가질 수 있다. 따라서, 각각의 제2 채널 패턴들(CH2)은 제2 하부 패턴(LP2)의 상면과 일 각도(θ)를 이룰 수 있다.
기판(100) 상에, 제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 도 25a를 다시 참조하면, 제1 방향(D1)으로의 단면의 관점에서, 각각의 게이트 전극들(GE)은 한 쌍의 제1 채널 패턴들(CH1) 사이에 개재된 일 부분(GEp)을 포함할 수 있다. 이때, 일 부분(GEp)은 기판(100)과 멀어질수록 그의 폭이 감소할 수 있다. 구체적으로, 일 부분(GEp)은, 이의 하부에 제2 폭(W2) 및 이의 상부에 제3 폭(W3)을 가질 수 있고, 제3 폭(W3)은 제2 폭(W2)보다 더 작을 수 있다. 각각의 게이트 전극들(GE)은 한 쌍의 제2 채널 패턴들(CH2) 사이에 개재된 다른 부분을 더 포함할 수 있으며, 이에 관한 구체적인 설명은 앞서 설명한 일 부분(GEp)과 유사할 수 있다.
도 26 내지 도 28은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 26은 도 15a의 B-B'선에 따른 단면도이고, 도 27은 도 16a의 B-B'선에 따른 단면도이고, 도 28은 도 17a의 B-B'선에 따른 단면도이다. 본 예에서는, 앞서 도 15a 내지 도 22c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다.
도 15a, 도 15b 및 도 26을 참조하면, 기판(100)의 상부를 패터닝하여, PMOSFET 영역(PR) 상에 제1 기저 패턴(BP1)이, 그리고 NMOSFET 영역(NR) 상에 제2 기저 패턴(BP2)이 형성될 수 있다. 앞서 도 15c를 참조하여 설명한 것과 달리, 제1 및 제2 기저 패턴들(BP1, BP2) 각각의 제1 방향(D1)으로의 폭은, 수직한 방향(제3 방향(D3))으로 갈수록 감소하도록 형성될 수 있다. 다시 말하면, 제1 및 제2 기저 패턴들(BP1, BP2) 각각은, 기판(100)과 멀어질수록 그의 폭이 감소하도록 형성될 수 있다. 제1 및 제2 기저 패턴들(BP1, BP2) 각각의 측벽은 양의 기울기를 가질 수 있다.
도 16a, 도 16b 및 도 27을 참조하면, 기판(100)의 상에 반도체층(104)이 형성될 수 있다. 반도체층(104)은 기판(100)의 상면, 제1 및 제2 기저 패턴들(BP1, BP2)의 경사진 측벽들, 및 마스크 패턴들(MA)의 측벽들 및 상면들을 덮도록 형성될 수 있다.
도 17a, 도 17b 및 도 28을 참조하면, 기판(100)의 전면 상에, 산화 공정 및 열처리 공정을 순차적으로 수행하는 것을 포함하는 공정 사이클을 적어도 한번 실시하여, 산화막(111)과 더불어 채널 반도체층(112)이 형성될 수 있다. 채널 반도체층(112)은 산화막(111)과 기판(100) 사이의 제1 부분(P1), 산화막(111)과 기저 패턴들(BP1, BP2)의 측벽들 사이의 제2 부분(P2), 및 산화막(111)과 마스크 패턴들(MA) 사이의 제3 부분(P3)을 포함할 수 있다.
채널 반도체층(112)의 제2 부분(P2)은, 앞서 도 15a, 도 15b 및 도 26을 참조하여 설명한 제1 및 제2 기저 패턴들(BP1, BP2)의 경사진 프로파일을 따라 형성될 수 있다. 따라서, 채널 반도체층(112)의 제2 부분(P2)은 제1 부분(P1)의 상면과 일 각도(θ)를 이룰 수 있고, 일 각도(θ)는 60°내지 89° 일 수 있다.
이후의 공정은, 앞서 도 18a 내지 도 22c를 참조하여 설명한 것과 유사하게 수행될 수 있고, 최종적으로 도 1, 도 14a, 도 25a 및 도 25b를 참조하여 설명한 반도체 소자가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체층을 형성하는 것;
    상기 반도체층을 패터닝하여, 예비 활성 패턴을 형성하는 것;
    상기 예비 활성 패턴의 노출된 양 측벽들을 산화시켜, 상기 양 측벽들 상에 산화막들을 각각 형성하는 것, 상기 산화막들이 형성될 때 상기 예비 활성 패턴 내에 상부 패턴들이 형성되고; 및
    한 쌍의 상기 상부 패턴들 사이에 개재된 반도체 패턴을 제거하여, 상기 한 쌍의 상부 패턴들을 포함하는 활성 패턴을 형성하는 것을 포함하되,
    상기 상부 패턴들 내의 상기 제2 반도체 물질의 농도는 상기 반도체 패턴 내의 상기 제2 반도체 물질의 농도보다 더 큰 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 산화막들은 상기 제1 반도체 물질의 산화물을 포함하고,
    상기 상부 패턴들은, 상기 산화막들이 형성될 때, 상기 예비 활성 패턴 내에 상기 제2 반도체 물질이 농축됨으로써 형성되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체층을 패터닝하는 것은, 상기 기판의 상부를 식각하여 상기 예비 활성 패턴을 정의하는 트렌치들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  4. 기판;
    상기 기판 상의 활성 패턴, 상기 활성 패턴은 하부 패턴 및 상기 하부 패턴 상의 한 쌍의 채널 패턴들을 포함하고; 및
    상기 채널 패턴들을 가로지르며 일 방향으로 연장되는 게이트 전극을 포함하되,
    상기 하부 패턴은 제1 반도체 물질을 포함하고, 상기 한 쌍의 채널 패턴들은 상기 제1 반도체 물질과는 다른 제2 반도체 물질을 포함하며,
    상기 한 쌍의 채널 패턴들 사이에 개재된 상기 게이트 전극의 일 부분은, 상기 기판과 멀어질수록 그의 상기 일 방향으로의 폭이 감소하는 반도체 소자.
  5. 기판으로부터 돌출된 기저 패턴을 형성하는 것;
    상기 기판 상에, 상기 기저 패턴을 덮는 반도체층을 형성하는 것;
    상기 반도체층을 산화시켜 산화막을 형성함과 더불어, 상기 산화막과 상기 기판 사이 및 상기 산화막과 상기 기저 패턴 사이에 채널 반도체층을 형성하는 것;
    상기 채널 반도체층을 패터닝하여, 상기 기저 패턴의 양 측벽들 상에 채널 반도체 패턴들을 각각 형성하는 것; 및
    상기 채널 반도체 패턴들 사이의 상기 기저 패턴의 일부를 제거하여, 상기 채널 반도체 패턴들을 포함하는 활성 패턴을 형성하는 것을 포함하되,
    상기 기저 패턴은 제1 반도체 물질을 포함하고, 상기 반도체층은 상기 제1 반도체 물질 및 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 산화막은 상기 제1 반도체 물질의 산화물을 포함하고,
    상기 채널 반도체층은, 상기 산화막이 형성될 때, 상기 산화막의 아래 또는 상기 산화막의 일측에 상기 제2 반도체 물질이 농축되어 형성되는 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 반도체층을 산화시키는 것은, 산화 공정 및 열처리 공정을 순차적으로 수행하는 것을 포함하는 공정 사이클을 적어도 1회 실시하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제5항에 있어서,
    상기 기저 패턴을 형성하는 것은:
    상기 기판 상에 마스크 패턴을 형성하는 것; 및
    상기 마스크 패턴을 식각 마스크로 상기 기판의 상부를 식각하여, 상기 기저 패턴을 정의하는 트렌치들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 트렌치들의 형성 후, 상기 마스크 패턴은 상기 기저 패턴의 상면 상에 잔존되되,
    상기 반도체층은 상기 기저 패턴의 상면을 덮도록 형성되는 반도체 소자의 제조 방법.
  10. 기판으로부터 돌출된 하부 패턴, 상기 하부 패턴 상에서 제1 방향으로 서로 이격된 한 쌍의 채널 패턴들을 포함하는 활성 패턴을 형성하는 것; 및
    상기 활성 패턴을 가로지르며, 상기 제1 방향으로 연장되는 게이트 전극을 형성하는 것을 포함하고,
    상기 활성 패턴을 형성하는 것은:
    상기 기판 상에, 제1 반도체 물질 및 제2 반도체 물질을 포함하는 반도체층을 형성하는 것; 및
    산화 공정을 수행하여 상기 제1 반도체 물질의 산화막을 형성함과 더불어, 싱기 산화막의 아래 또는 상기 산화막의 일측에 상기 제2 반도체 물질이 농축된 층을 형성하는 것을 포함하되,
    상기 한 쌍의 채널 패턴들의 각각은 상기 농축된 층의 적어도 일부를 포함하는 반도체 소자의 제조 방법.
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