KR20180096850A - 반도체 소자 - Google Patents

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이정윤
권태순
민경석
성금중
임보라
지아름
홍승수
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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 기판 상의 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 및 제2 게이트 전극들 사이에 개재되어, 이들을 서로 분리하는 절연 패턴을 포함한다. 상기 제1 게이트 전극, 상기 절연 패턴 및 상기 제2 게이트 전극은 제1 방향을 따라 배열되고, 상기 제1 게이트 전극은: 상기 제1 방향으로 연장되는 제1 부분; 및 상기 제1 부분과 상기 절연 패턴 사이의 제2 부분을 포함하고, 상기 제2 부분의 상면의 높이는 상기 제1 부분의 상면의 높이보다 낮다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 및 제2 게이트 전극들 사이에 개재되어, 이들을 서로 분리하는 절연 패턴을 포함할 수 있다. 상기 제1 게이트 전극, 상기 절연 패턴 및 상기 제2 게이트 전극은 제1 방향을 따라 배열되고, 상기 제1 게이트 전극은: 상기 제1 방향으로 연장되는 제1 부분; 및 상기 제1 부분과 상기 절연 패턴 사이의 제2 부분을 포함하고, 상기 제2 부분의 상면의 높이는 상기 제1 부분의 상면의 높이보다 낮을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 PMOSFET 영역 및 NMOSFET 영역; 상기 PMOSFET 영역을 가로지르는 제1 게이트 전극; 상기 NMOSFET 영역을 가로지르는 제2 게이트 전극; 및 상기 제1 및 제2 게이트 전극들 사이에 개재된 절연 패턴을 포함할 수 있다. 상기 제1 및 제2 게이트 전극들 각각은, 상기 절연 패턴에 인접하는 리세스된 상부를 가질 수 있다.
본 발명에 따른 반도체 소자는, 게이트 전극이 리세스된 상부를 가질 수 있다. 이로써 게이트 전극과 활성 콘택간의 전기적 쇼트가 방지되어, 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 제1 및 제2 게이트 전극들 및 절연 패턴을 개략적으로 나타내는 사시도이다.
도 4a 및 도 4b는 본 발명의 비교예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 B-B'선 및 D-D'선에 따른 단면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 6a, 도 8a, 도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b, 도 14b 및 도 16b는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다.
도 6c, 도 8c, 도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 C-C'선에 따른 단면도들이다.
도 8d, 도 10d, 도 12d, 도 14d 및 도 16d는 각각 도 7, 도 9, 도 11, 도 13, 및 도 15의 D-D'선에 따른 단면도들이다.
도 16e는 도 15의 E-E'선에 따른 단면도이다.
도 17 및 도 18 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2e는 각각 도 1의 A-A'선, B-B'선, C-C'선, D-D'선 및 E-E'선에 따른 단면도들이다. 도 3은 본 발명의 실시예들에 따른 제1 및 제2 게이트 전극들 및 절연 패턴을 개략적으로 나타내는 사시도이다.
도 1, 도 2a 내지 도 2e 및 도 3을 참조하면, 기판(100)의 상부에 소자 분리막들(ST)이 제공될 수 있다. 소자 분리막들(ST)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 소자 분리막들(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 도시되진 않았지만, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)은 활성 패턴들(AP1, AP2) 사이의 소자 분리막들(ST) 보다 더 깊을 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 로직 트랜지스터들 중 일부를 포함할 수 있다.
반면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 데이터를 저장하기 위한 메모리 셀 영역을 구성할 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 메모리 셀 트랜지스터들 중 일부를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP1, AP2)이 제공될 수 있다. 활성 패턴들(AP1, AP2)은 PMOSFET 영역(PR) 상의 제1 활성 패턴들(AP1)과 NMOSFET 영역(NR) 상의 제2 활성 패턴들(AP2)을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)을 따라 배열될 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이에 제1 트렌치(TR1)가 정의될 수 있고, 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 소자 분리막들(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막들(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 소자 분리막들(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 직접 덮을 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 3개씩 도시되었고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 3개씩 도시되었으나, 이에 한정되는 것은 아니다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막들(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 한 쌍의 소자 분리막들(ST) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)이 제공될 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)이 제공될 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높은 레벨에 위치할 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 영역들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 소스/드레인 영역들(SD2)은 제2 채널 영역들(CH2)에 인장 응력(tensile stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다 (도 2d 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
게이트 전극들(GE)은 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 PMOSFET 영역(PR)의 제1 활성 패턴들(AP1)을 가로지르고, 제2 게이트 전극(GE2)은 NMOSFET 영역(NR)의 제2 활성 패턴들(AP2)을 가로지를 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 제1 방향(D1)으로 나란히 정렬될 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(140)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
한 쌍의 게이트 스페이서들(GS)은 제1 게이트 스페이서(GS1) 및 제2 게이트 스페이서(GS2)를 포함할 수 있다. 제1 및 제2 게이트 스페이서들(GS1, GS2) 사이에 제1 및 제2 게이트 전극들(GE1, GE2)이 개재될 수 있다. 제1 게이트 스페이서(GS1)는 제1 게이트 전극(GE1)의 일 측벽 및 제2 게이트 전극(GE2)의 일 측벽 상에 위치할 수 있다. 제2 게이트 스페이서(GS2)는 제1 게이트 전극(GE1)의 반대 측벽 및 제2 게이트 전극(GE2)의 반대 측벽 상에 위치할 수 있다.
게이트 전극들(GE)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 유전 패턴들(GI)이 개재될 수 있다. 각각의 게이트 유전 패턴들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전 패턴들(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴들(GI)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 유전 패턴들(GI)은 제1 게이트 유전 패턴(GI1) 및 제2 게이트 유전 패턴(GI2)을 포함할 수 있다. 제1 게이트 유전 패턴(GI1)은 제1 게이트 전극(GE1)과 제1 활성 패턴들(AP1) 사이에 개재될 수 있다. 제2 게이트 유전 패턴(GI2)은 제2 게이트 전극(GE2)과 제2 활성 패턴들(AP2) 사이에 개재될 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 한 쌍의 게이트 스페이서들(GS) 사이에 개재될 수 있다. 게이트 캐핑 패턴들(GP)은 후술하는 제1 및 제2 층간 절연막들(140, 150)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 전극들(GE1, GE2) 사이에 절연 패턴(IP)이 개재될 수 있다. 절연 패턴(IP)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST) 상에 제공될 수 있다. 절연 패턴(IP)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST)과 수직적으로 중첩될 수 있다. 절연 패턴(IP)의 상부는 라운드진 부분을 가질 수 있다. 절연 패턴(IP)의 상부는 기판(100)과 멀어질수록 제1 방향(D1)으로의 폭이 감소할 수 있다. 절연 패턴(IP)은 제1 및 제2 게이트 전극들(GE1, GE2)을 물리적 및 전기적으로 분리시킬 수 있다. 일 예로, 절연 패턴(IP)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
제2 게이트 전극(GE2), 절연 패턴(IP) 및 제1 게이트 전극(GE1)은 제1 방향(D1)으로 배열될 수 있다. 다시 말하면, 제2 게이트 전극(GE2), 절연 패턴(IP) 및 제1 게이트 전극(GE1)은 제1 방향(D1)으로 서로 정렬될 수 있다 (도 1 및 도 3 참조). 절연 패턴(IP)은 제1 및 제2 게이트 스페이서들(GS1, GS2) 사이에 개재될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)의 상면들은 절연 패턴(IP)의 최상면보다 낮을 수 있다.
일 예로, 제1 게이트 전극(GE1)은 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 제1 부분(P1)은 제1 활성 패턴들(AP1)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 제2 부분(P2)은 제1 부분(P1)과 절연 패턴(IP) 사이에 개재될 수 있다. 제2 부분(P2)은 제1 리세스된 상부(RS1)를 가질 수 있다. 제2 부분(P2)의 상면의 높이는 제1 부분(P1)의 상면의 높이보다 낮을 수 있다. 제2 부분(P2)의 상면의 높이는, 제1 부분(P1)에서 절연 패턴(IP)으로 갈수록 낮아질 수 있다. 제2 부분(P2)의 제1 리세스된 상부(RS1)는 오목한 형태를 가질 수 있다.
제2 게이트 전극(GE2) 역시 앞서 제1 게이트 전극(GE1)과 동일하게 절연 패턴(IP)과 인접하는 제2 리세스된 상부(RS2)를 가질 수 있다. 게이트 캐핑 패턴(GP)이 제1 및 제2 리세스된 상부들(RS1, RS2)을 덮을 수 있다.
제1 게이트 유전 패턴(GI1)은 제1 게이트 전극(GE1)과 절연 패턴(IP) 사이에 개재되어, 수직적으로 연장될 수 있다. 제2 게이트 유전 패턴(GI2)은 제2 게이트 전극(GE2)과 절연 패턴(IP) 사이에 개재되어, 수직적으로 연장될 수 있다.
기판(100) 상에 제1 층간 절연막(140)이 제공될 수 있다. 제1 층간 절연막(140)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 영역들(SD1, DD2)을 덮을 수 있다. 제1 층간 절연막(140)의 상면은 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(140) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(150)이 배치될 수 있다.
나아가, 한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(140, 150)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 배치될 수 있다. 일 예로, 각각의 활성 콘택들(AC)은 복수개의 제1 소스/드레인 영역들(SD1) 또는 복수개의 제2 소스/드레인 영역들(SD2)과 연결될 수 있다. 다른 예로, 도시되지 않았지만, 적어도 하나의 활성 콘택들(AC)은 하나의 제1 소스/드레인 영역(SD1) 또는 하나의 제2 소스/드레인 영역(SD2)과 연결될 수 있으며, 특별히 제한되는 것은 아니다.
적어도 하나의 활성 콘택들(AC)은, 게이트 캐핑 패턴(GP)의 일부 및 게이트 스페이서(GS)의 상부를 덮으며 기판(100)을 향해 연장될 수 있다. 적어도 하나의 활성 콘택들(AC)의 제2 방향(D2)으로의 폭은, 소스/드레인 영역(SD1, SD2)을 사이에 두고 서로 인접하는 게이트 스페이서들(GS)간의 거리와 실질적으로 동일할 수 있다. 다시 말하면, 적어도 하나의 활성 콘택들(AC)은 자기 정렬적으로 형성된 콘택일 수 있다.
각각의 활성 콘택들(AC)은 도전 기둥(165), 및 도전 기둥(165)을 감싸는 베리어막(160)을 포함할 수 있다. 베리어막(160)은 도전 기둥(165)의 측벽들 및 바닥면을 덮을 수 있다. 도전 기둥(165)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 베리어막(160)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
도시되진 않았지만, 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 활성 콘택들(AC) 사이에 실리사이드층들이 개재될 수 있다. 즉, 활성 콘택들(AC)은 상기 실리사이드층들을 통해 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)의 제2 부분(P2)은 제1 리세스된 상부(RS1)를 가지므로, 제1 리세스된 상부(RS1)와 절연 패턴(IP)에 인접하는 활성 콘택(AC) 사이의 수직적 거리가 상대적으로 커질 수 있다. 예를 들어, 제1 리세스된 상부(RS1)와 활성 콘택(AC) 사이의 수직적 거리는 게이트 전극(GE)의 상면과 활성 콘택(AC) 사이의 수직적 거리보다 더 클 수 있다 (도 2b 참조).
도 4a 및 도 4b는 본 발명의 비교예에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 B-B'선 및 D-D'선에 따른 단면도들이다. 도 1, 도 4a 및 도 4b를 참조하면, 본 발명의 비교예에 따른 반도체 소자의 제1 및 제2 게이트 전극들(GE1, GE2)은 각각 제1 및 제2 돌출 부분들(PP1, PP2)을 포함할 수 있다. 제1 및 제2 돌출 부분들(PP1, PP2)은 절연 패턴(IP)에 인접할 수 있다. 제1 및 제2 돌출 부분들(PP1, PP2)은 절연 패턴(IP)을 따라 수직한 방향(제3 방향(D3))으로 연장될 수 있다. 제1 및 제2 돌출 부분들(PP1, PP2)의 상면들은 제1 및 제2 게이트 전극들(GE1, GE2)의 상면들보다 더 높을 수 있다. 이로써, 제1 돌출 부분(PP1)과 절연 패턴(IP)에 인접하는 활성 콘택(AC) 사이에 전기적 쇼트가 발생할 수 있다 (도 4a 참조).
본 발명의 실시예들에 따른 반도체 소자는, 앞서 도 4a 및 도 4b를 참조하여 설명한 비교예와는 달리, 제1 및 제2 게이트 전극들(GE1, GE2)이 절연 패턴(IP)에 인접하는 제1 및 제2 리세스된 상부들(RS1, RS2)을 각각 포함할 수 있다. 이로써, 제1 또는 제2 게이트 전극(GE1, GE2)과 절연 패턴(IP)에 인접하는 활성 콘택(AC) 사이에 전기적 쇼트가 발생하지 않을 수 있다. 결과적으로, 본 발명의 실시예들에 따른 반도체 소자의 신뢰성이 향상될 수 있다.
도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 6a, 도 8a, 도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다. 도 6b, 도 8b, 도 10b, 도 12b, 도 14b 및 도 16b는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다. 도 6c, 도 8c, 도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 C-C'선에 따른 단면도들이다. 도 8d, 도 10d, 도 12d, 도 14d 및 도 16d는 각각 도 7, 도 9, 도 11, 도 13, 및 도 15의 D-D'선에 따른 단면도들이다. 도 16e는 도 15의 E-E'선에 따른 단면도이다.
도 5 및 도 6a 내지 6c를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP1, AP2)이 형성될 수 있다. 활성 패턴들(AP1, AP2)은 제1 및 제2 활성 패턴들(AP1, AP2)을 포함할 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 제1 활성 패턴들(AP1) 사이에 제1 트렌치들(TR1)이 형성될 수 있다. 제2 활성 패턴들(AP2) 사이에 제2 트렌치들(TR2)이 형성될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(ST)이 형성될 수 있다. 구체적으로, 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 상기 절연막을 리세스할 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR)을 구성할 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR)을 구성할 수 있다.
기판(100)의 전면 상에 라이너막(EG)이 형성될 수 있다. 라이너막(EG)은 소자 분리막들(ST)의 상면들을 덮을 수 있다. 라이너막(EG)은 소자 분리막들(ST) 사이로 노출된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮을 수 있다. 일 예로, 라이너막(EG)은 실리콘 산화막을 포함할 수 있다.
도 7 및 도 8a 내지 도 8d를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(SP)이 형성될 수 있다. 희생 패턴들(SP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로 희생 패턴들(SP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 및 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘막을 포함할 수 있다.
희생 패턴들(SP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
희생 패턴들(SP) 각각의 양측에 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 기판(100)을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
먼저 희생 패턴들(SP) 각각의 양측의 제1 및 제2 활성 패턴들(AP1, AP2)이 선택적으로 식각될 수 있다. 식각된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 씨드층(seed layer)으로 하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)이 각각 형성될 수 있다. 제1 소스/드레인 영역들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 제1 채널 영역(CH1)이 정의될 수 있다. 제2 소스/드레인 영역들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 제2 채널 영역(CH2)이 정의될 수 있다.
제1 소스/드레인 영역들(SD1)은 불순물로 도핑되어 p형을 가질 수 있고, 제2 소스/드레인 영역들(SD2)은 불순물로 도핑되어 n형을 가질 수 있다. 일 예로, 불순물들은 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 형성한 후, 불순물들을 제1 및 제2 소스/드레인 영역들(SD1, SD2)에 도핑할 수 있다.
이어서, 제1 및 제2 소스/드레인 영역들(SD1, SD2), 희생 패턴들(SP) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 일 예로, 제1 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다. 후속으로, 희생 패턴들(SP)의 상면들이 노출될 때까지 제1 층간 절연막(140)이 평탄화될 수 있다. 제1 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 결과적으로, 제1 층간 절연막(140)의 상면은 희생 패턴들(SP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
제1 층간 절연막(140) 상에 식각 정지막(145)이 형성될 수 있다. 식각 정지막(145)은 희생 패턴들(SP)의 상면들을 덮을 수 있다. 일 예로, 식각 정지막(145)은 실리콘 질화막을 포함할 수 있다.
도 9 및 도 10a 내지 도 10d를 참조하면, 식각 정지막(145) 상에 제1 개구부(OP1)를 갖는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)을 형성하는 것은, 식각 정지막(145) 상에 제1 마스크 막을 형성하는 것, 상기 제1 마스크 막 상에 포토레지스트 패턴을 형성하는 것, 및 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 마스크 막을 식각하는 것을 포함할 수 있다. 제1 개구부(OP1)는, 앞서 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 절연 패턴(IP)이 형성될 위치를 정의할 수 있다. 제1 개구부(OP1)는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 소자 분리막(ST) 상에 형성될 수 있다.
제1 마스크 패턴(MP1)을 식각 마스크로 식각 정지막(145) 및 희생 패턴(SP)의 상부를 식각할 수 있다. 이때, 제1 층간 절연막(140)의 일부 및 게이트 스페이서들(GS)의 일부가 함께 식각될 수 있다. 제1 개구부(OP1)에 의해 희생 패턴(SP)의 상면의 일부가 노출될 수 있다.
제1 개구부(OP1)에 의해 노출된 희생 패턴(SP) 상에 이방성 식각 공정이 수행될 수 있다. 상기 이방성 식각 공정은 노출된 희생 패턴(SP)만을 선택적으로 제거할 수 있다. 희생 패턴(SP)이 제거됨으로써 제1 개구부(OP1)에 의해 노출된 라이너막(EG)이 선택적으로 제거될 수 있다. 제1 개구부(OP1)는 소자 분리막(ST)의 상면의 일부를 노출시킬 수 있다. 희생 패턴(SP)은 제1 개구부(OP1)에 의해 제1 희생 패턴(SP1) 및 제2 희생 패턴(SP2)으로 분리될 수 있다. 제1 희생 패턴(SP1)과 제2 희생 패턴(SP2)은 제1 개구부(OP1)를 사이에 두고 제1 방향(D1)으로 이격될 수 있다. 제1 희생 패턴(SP1)은 제1 활성 패턴들(AP1)을 가로지를 수 있고, 제2 희생 패턴(SP2)은 제2 활성 패턴들(AP2)을 가로지를 수 있다.
도 11 및 도 12a 내지 도 12d를 참조하면, 제1 개구부(OP1)를 채우는 절연 패턴(IP)이 형성될 수 있다. 절연 패턴(IP)은 갭 필 특성이 우수한 증착 공정(예를 들어, ALD 또는 CVD)을 이용하여 형성될 수 있다. 일 예로, 절연 패턴(IP)은 실리콘 질화물 또는 실리콘 산화질화물을 이용하여 형성될 수 있다.
희생 패턴들(SP)의 상면들이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정에 의하여 제1 마스크 패턴(MP1) 및 식각 정지막(145)이 제거될 수 있다. 상기 평탄화 공정에 의하여 절연 패턴(IP)의 상면, 희생 패턴들(SP)의 상면들 및 제1 층간 절연막(140)의 상면은 모두 공면을 이룰 수 있다. 절연 패턴(IP)은 제1 및 제2 희생 패턴들(SP1, SP2) 사이에 개재될 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 희생 패턴들(SP)이 게이트 전극들(GE)로 교체될 수 있다. 일 예로, 제1 및 제2 희생 패턴들(SP1, SP2)은 제1 및 제2 게이트 전극들(GE1, GE2)로 각각 교체될 수 있다.
구체적으로, 노출된 희생 패턴들(SP) 상에 이방성 식각 공정이 수행될 수 있다. 상기 이방성 식각 공정은 희생 패턴들(SP)만을 선택적으로 제거할 수 있다. 상기 이방성 식각 공정 동안 절연 패턴(IP) 및 제1 층간 절연막(140)은 그대로 잔류할 수 있다. 희생 패턴들(SP)이 제거된 빈 공간들 내의 라이너막(EG)이 제거될 수 있다.
각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI) 및 게이트 전극(GE)이 형성될 수 있다. 게이트 유전 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 유전 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 게이트 유전 패턴(GI)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 게이트 유전 패턴(GI) 상에 상기 빈 공간을 완전히 채우는 게이트 전극막을 형성하고, 상기 게이트 전극막을 평탄화함으로써 형성될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
도 15 및 도 16a 내지 도 16e를 참조하면, 제1 층간 절연막(140) 상에 제2 개구부(OP2)를 갖는 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)의 제2 개구부(OP2)는 절연 패턴(IP)의 상면, 제1 게이트 전극(GE1)의 상면의 일부 및 제2 게이트 전극(GE2)의 상면의 일부를 노출할 수 있다.
일 예로, 제1 게이트 전극(GE1)은 제1 활성 패턴들(AP1)을 가로지르며 제1 방향(D1)으로 연장되는 제1 부분(P1), 및 제1 부분(P1)과 절연 패턴(IP) 사이에 개재된 제2 부분(P2)을 포함할 수 있다. 제2 마스크 패턴(MP2)의 제2 개구부(OP2)는 제1 게이트 전극(GE1)의 제2 부분(P2)의 상면을 노출할 수 있다. 제2 게이트 전극(GE2) 역시 제1 부분 및 제2 부분을 포함할 수 있다. 제2 마스크 패턴(MP2)의 제2 개구부(OP2)는 제2 게이트 전극(GE2)의 제2 부분의 상면을 노출할 수 있다.
제2 마스크 패턴(MP2)을 식각 마스크로 제1 게이트 전극(GE1)의 제2 부분(P2)의 상부 및 제2 게이트 전극(GE2)의 제2 부분의 상부를 식각할 수 있다. 상기 식각 공정을 통해 제1 및 제2 게이트 전극들(GE1, GE2)에 제1 및 제2 리세스된 상부들(RS1, RS2)이 각각 형성될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)과 함께 제1 및 제2 게이트 유전 패턴들(GI1, GI2)이 리세스될 수 있다.
상기 식각 공정은 제1 및 제2 게이트 전극들(GE1, GE2) 및 제1 및 제2 게이트 유전 패턴들(GI1, GI2)을 선택적으로 식각할 수 있다. 그러나, 상기 식각 공정 동안 노출된 절연 패턴(IP)의 상부가 일부 식각되어, 라운드진 부분이 형성될 수 있다.
도 1 및 도 2a 내지 도 2e를 다시 참조하면, 제2 마스크 패턴(MP2)이 제거될 수 있다. 노출된 게이트 전극들(GE)의 상부를 선택적으로 식각하여, 게이트 전극들(GE)이 리세스될 수 있다. 리세스된 게이트 전극들(GE)의 상면들은 층간 절연막(140)의 상면 및 게이트 스페이서들(GS)의 상면보다 낮아질 수 있다.
리세스된 게이트 전극들(GE) 상에 게이트 캐핑 패턴들(GP)이 형성될 수 있다. 게이트 캐핑 패턴들(GP)을 형성하는 것은, 리세스된 게이트 전극들(GE)을 덮는 게이트 캐핑막을 형성하는 것, 및 층간 절연막(140)의 상면이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 일 예로, 상기 게이트 캐핑막은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
층간 절연막(140) 및 게이트 캐핑 패턴들(GP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여, 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다.
활성 콘택들(AC)은 자기 정렬적으로 형성될 수 있다. 구체적으로, 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 노출하는 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들을 형성하는 식각 공정 동안 게이트 전극들(GE)은 게이트 캐핑 패턴들(GP) 및 게이트 스페이서들(GS)에 의해 보호될 수 있다. 콘택 홀의 크기가 상대적으로 크게 형성되더라도, 게이트 전극들(GE)은 게이트 캐핑 패턴들(GP) 및 게이트 스페이서들(GS)에 의해 노출되지 않을 수 있다. 각각의 상기 콘택 홀들을 채우는 베리어막(160) 및 도전 기둥(165)이 형성될 수 있다. 베리어막(160)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 도전 기둥(165)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.
앞서 도 15 및 도 16a 내지 도 16e를 참조하여 설명한 식각 공정이 생략될 경우, 도 1, 도 4a 및 도 4b를 참조하여 설명한 것과 같이 제1 및 제2 게이트 전극들(GE1, GE2)에 제1 및 제2 돌출 부분들(PP1, PP2)이 각각 잔류할 수 있다. 이 경우, 제1 돌출 부분(PP1)과 활성 콘택(AC) 사이에 전기적 쇼트가 발생할 수 있다. 반면 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 앞서 도 15 및 도 16a 내지 도 16e를 참조하여 설명한 식각 공정을 통해 제1 및 제2 리세스된 상부들(RS1, RS2)을 형성할 수 있다. 이로써, 절연 패턴(IP) 부근에서 제1 및 제2 게이트 전극들(GE1, GE2)과 활성 콘택(AC)간의 전기적 쇼트를 방지할 수 있다.
도 17 및 도 18 각각은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 1, 도 2a 내지 도 2e 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
일 실시예로, 도 1, 도 2a 내지 도 2c, 도 2e 및 도 17을 참조하면, 제1 및 제2 리세스된 상부들(RS1, RS2)은 계단식 프로파일을 가질 수 있다. 제1 방향(D1)으로의 단면에서, 제1 및 제2 리세스된 상부들(RS1, RS2)은 L자 형태를 가질 수 있다. 일 예로, 제1 게이트 전극(GE1)의 제2 부분(P2)의 상면의 높이는, 제1 부분(P1)에서 절연 패턴(IP)으로 갈수록 급격하게 낮아질 수 있다.
일 실시예로, 도 1, 도 2a 내지 도 2c, 도 2e 및 도 18을 참조하면, 절연 패턴(IP)의 폭(W)은 기판(100)과 가까워질수록 점진적으로 감소할 수 있다. 제1 게이트 전극(GE1)은 절연 패턴(IP)의 일 측벽 상에 잔류 부분(RP)을 가질 수 있고, 제2 게이트 전극(GE2)은 절연 패턴(IP)의 반대 측벽 상에 잔류 부분(RP)을 가질 수 있다. 일 예로, 제1 게이트 전극(GE1)의 제2 부분(P2)의 상면의 높이는, 제1 부분(P1)에서 절연 패턴(IP)으로 갈수록 낮아지다가 다시 증가할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상의 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 게이트 전극 및 제2 게이트 전극; 및
    상기 제1 및 제2 게이트 전극들 사이에 개재되어, 이들을 서로 분리하는 절연 패턴을 포함하되,
    상기 제1 게이트 전극, 상기 절연 패턴 및 상기 제2 게이트 전극은 제1 방향을 따라 배열되고,
    상기 제1 게이트 전극은:
    상기 제1 방향으로 연장되는 제1 부분; 및
    상기 제1 부분과 상기 절연 패턴 사이의 제2 부분을 포함하고,
    상기 제2 부분의 상면의 높이는 상기 제1 부분의 상면의 높이보다 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 전극의 상기 제2 부분은 리세스된 상부를 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 부분의 상면의 높이는, 상기 제1 부분에서 상기 절연 패턴으로 갈수록 낮아지는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 부분의 상면의 높이는, 상기 제1 부분에서 상기 절연 패턴으로 갈수록 낮아지다가 다시 증가하는 반도체 소자.
  5. 제1항에 있어서,
    상기 기판의 상부에 제공되어, 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막을 더 포함하되,
    상기 절연 패턴은 상기 소자 분리막과 수직적으로 중첩되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 방향으로 연장되는 한 쌍의 게이트 스페이서들을 더 포함하되,
    상기 제1 게이트 전극, 상기 절연 패턴 및 상기 제2 게이트 전극은 상기 게이트 스페이서들 사이에 개재되는 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 활성 패턴과 상기 제1 게이트 전극 사이 및 상기 절연 패턴과 상기 제1 게이트 전극 사이에 개재된 게이트 유전 패턴을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 게이트 전극들의 상면들 및 상기 절연 패턴의 상면을 덮는 게이트 캐핑 패턴; 및
    상기 제1 게이트 전극 상의 상기 게이트 캐핑 패턴의 일부를 덮으며 상기 기판을 향해 연장되는 활성 콘택을 더 포함하되,
    상기 제1 및 제2 활성 패턴들 각각은, 채널 영역, 및 이를 사이에 두고 서로 이격된 한 쌍의 소스/드레인 영역들을 포함하고,
    상기 활성 콘택은, 상기 제1 활성 패턴의 적어도 하나의 상기 소스/드레인 영역들과 전기적으로 연결되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 활성 패턴 및 상기 제1 게이트 전극은 PMOSFET을 이루고,
    상기 제2 활성 패턴 및 상기 제2 게이트 전극은 NMOSFET을 이루는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 제1 활성 패턴의 상면 및 양 측벽들을 감싸고,
    상기 제2 게이트 전극은 상기 제2 활성 패턴의 상면 및 양 측벽들을 감싸는 반도체 소자.
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